KR20190038563A - 스위치들 및 필터들을 포함하는 패키지 - Google Patents

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KR20190038563A
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Abstract

패키지(300)는 재분배부(302), 제1 부분(204) 및 제2 부분(206)을 포함한다. 제1 부분은 재분배부에 커플링된다. 제1 부분은 복수의 스위치 상호연결부들(245)을 포함하는 제1 스위치(241), 및 제1 스위치를 적어도 부분적으로 캡슐화하는 제1 캡슐화 층(240)을 포함한다. 제2 부분은 제1 부분에 커플링된다. 제2 부분은 제1 복수의 필터들(261)을 포함한다. 각각의 필터는 복수의 필터 상호연결부들(265)을 포함한다. 제2 부분은 또한 제1 복수의 필터들을 적어도 부분적으로 캡슐화하는 제2 캡슐화 층(260)을 포함한다. 제1 부분은 제1 스위치 옆에 위치된 제2 스위치(243)를 포함하며, 여기서 제1 캡슐화 층은 제2 스위치를 적어도 부분적으로 캡슐화한다. 제2 부분은 제1 복수의 필터들 옆에 위치된 제2 복수의 필터들(263)을 포함하며, 여기서 제2 캡슐화 층은 제2 복수의 필터들을 적어도 부분적으로 캡슐화한다.

Description

스위치들 및 필터들을 포함하는 패키지
[0001] 본 출원은, 2016년 8월 12일자로 미국 특허청에 출원된 정규 특허 출원 제15/235,790호를 우선권으로 주장하고 그 권익을 청구하며, 이 정규 특허 출원의 전체 내용은 인용에 의해 본원에 포함된다.
[0002] 다양한 특징들은 일반적으로 패키지에 관한 것이며, 더 구체적으로는, 스위치들 및 필터들을 포함하는 패키지에 관한 것이다.
[0003] 도 1은 기판(102), 전력 증폭기(PA)(120), 스위치(122), 필터(124) 및 안테나 스위치(126)를 포함하는 패키지를 예시한다. 전력 증폭기(PA)(120), 스위치(122), 필터(124) 및 안테나 스위치(126)는 기판(126) 상에 실장된다. 전력 증폭기(PA)(120), 스위치(122), 필터(124) 및 안테나 스위치(126) 모두는 기판(102) 상에서 서로 동일 평면에 있다. 전력 증폭기(PA)(120), 스위치(122), 필터(124) 및 안테나 스위치(126)는 표면 실장 프로세스(surface mount process)를 사용하여 기판(102) 위에 실장될 수 있다. 기판(102)은 인쇄 회로 기판(PCB)(100) 위에 실장된다. 듀플렉서(110)는 또한 PCB(100) 위에 실장된다.
[0004] 전력 증폭기(PA)(120), 스위치(122), 필터(124) 및 안테나 스위치(126)가 서로 동일 평면에 있다는 것의 하나의 단점은, 그 구성이 기판(102) 상의 많은 공간(real estate)을 차지한다는 것이다. 도 1에 도시된 바와 같이, 전력 증폭기(PA)(120), 스위치(122), 필터(124) 및 안테나 스위치(126)는 기판(102) 위에 분산되어(spread out), 큰 표면적을 갖는 패키지를 발생시킨다.
[0005] 도 1의 구성에 대한 또 다른 단점은, 전력 증폭기(PA)(120), 스위치(122), 필터(124) 및 안테나 스위치(126)와 기판(102)을 커플링하는 데 사용되는 표면 실장 프로세스가 컴포넌트들 사이의 비교적 큰 간격을 요구한다는 것이고, 이는 기판(102)을 포함하는 패키지의 전체 표면적을 추가로 증가시킨다.
[0006] 디바이스들 및 패키지들이 더 작은 디바이스들에 배치될 수 있도록, 이들 디바이스들 및 패키지들의 크기, 높이 및/또는 공간들을 감소시키는 것이 바람직하다. 이상적으로, 그러한 디바이스 또는 패키지는, 모바일 디바이스들, IoT(Internet of things) 디바이스들 및/또는 웨어러블 디바이스들의 필요성 및/또는 요건을 충족시키면서, 동시에 더 양호한 폼 팩터(form factor)를 가지며, 제조 비용이 더 저렴할 것이다.
[0007] 다양한 특징들은 일반적으로 패키지에 관한 것이며, 더 구체적으로는, 스위치들 및 필터들을 포함하는 패키지에 관한 것이다.
[0008] 하나의 예는 재분배부(redistribution portion), 제1 부분 및 제2 부분을 포함하는 패키지를 제공한다. 제1 부분은 재분배부에 커플링된다. 제1 부분은 복수의 스위치 상호연결부들(switch interconnects)을 포함하는 제1 스위치, 및 제1 스위치를 적어도 부분적으로 캡슐화(encapsulate)하는 제1 캡슐화 층을 포함한다. 제2 부분은 제1 부분에 커플링된다. 제2 부분은 제1 복수의 필터들을 포함하며, 각각의 필터는 복수의 필터 상호연결부들을 포함한다. 제2 부분은 또한, 제1 복수의 필터들을 적어도 부분적으로 캡슐화하는 제2 캡슐화 층을 포함한다.
[0009] 하나의 예는 재분배부, 제1 부분 및 제2 부분을 포함하는 장치를 제공한다. 제1 부분은 재분배부에 커플링된다. 제1 부분은 복수의 스위치 상호연결부들을 포함하는 제1 스위칭 수단, 및 제1 스위칭 수단을 적어도 부분적으로 캡슐화하는 제1 캡슐화 층을 포함한다. 제2 부분은 제1 부분에 커플링된다. 제2 부분은 제1 복수의 필터링 수단을 포함하고, 각각의 필터링 수단은 복수의 필터 상호연결부들을 포함한다. 제2 부분은 또한 제1 복수의 필터링 수단을 적어도 부분적으로 캡슐화하는 제2 캡슐화 층을 포함한다.
[0010] 다른 예는 패키지를 제조하기 위한 방법을 제공한다. 방법은 재분배부를 형성한다. 방법은 제1 부분을 형성하고, 제1 부분과 재분배부를 커플링한다. 제1 부분을 형성하는 것은 복수의 스위치 상호연결부들을 포함하는 제1 스위치를 제공하는 것, 및 제1 스위치를 적어도 부분적으로 캡슐화하는 제1 캡슐화 층을 형성하는 것을 포함한다. 방법은 제2 부분을 형성하고, 제2 부분과 제1 부분을 커플링한다. 제2 부분을 형성하는 것은 제1 복수의 필터들을 제공하는 것을 포함하고, 각각의 필터는 복수의 필터 상호연결부들을 포함한다. 방법은, 제1 복수의 필터들을 적어도 부분적으로 캡슐화하는 제2 캡슐화 층을 형성한다.
[0011] 다양한 특징들, 속성 및 장점들은, 도면들과 관련하여 고려될 때 이하 설명된 상세한 설명으로부터 명백하게 될 수 있으며, 도면들에서는 유사한 참조 문자들이 전반에 걸쳐 대응되게 식별된다.
[0012] 도 1은 인쇄 회로 기판(PCB)에 커플링된 필터 및 스위치를 포함하는 패키지의 프로파일 도면을 예시한다.
[0013] 도 2는 몇몇의 필터들 및 몇몇의 스위치들을 포함하는 패키지의 프로파일 도면을 예시하고, 여기서 필터들은 스위치들 위에 위치된다.
[0014] 도 3은 몇몇의 필터들 및 몇몇의 스위치들을 포함하는 다른 패키지의 프로파일 도면을 예시하고, 여기서 필터들은 스위치들 위에 위치된다.
[0015] 도 4(도 4a-4c를 포함함)는 몇몇의 필터들 및 몇몇의 스위치들을 포함하는 패키지를 제조하기 위한 시퀀스의 예를 예시하고, 여기서 필터들은 스위치들 위에 위치된다.
[0016] 도 5(도 5a-5c를 포함함)는 몇몇의 필터들 및 몇몇의 스위치들을 포함하는 패키지를 제조하기 위한 시퀀스의 예를 예시하고, 여기서 필터들은 스위치들 위에 위치된다.
[0017] 도 6은 몇몇의 필터들 및 몇몇의 스위치들을 포함하는 패키지를 제조하기 위한 예시적인 방법의 흐름도를 예시하고, 여기서 필터들은 스위치들 위에 위치된다.
[0018] 도 7은 본원에 설명된 다양한 통합 디바이스들, 통합 디바이스 패키지들, 반도체 디바이스들, 다이들, 집적 회로들 및/또는 패키지들을 포함할 수 있는 다양한 전자 디바이스들을 예시한다.
[0019] 이하의 설명에서, 본 개시내용의 다양한 양상들의 완전한 이해를 제공하기 위해 특정 세부사항들이 제공된다. 그러나, 양상들이 이러한 특정 세부사항들 없이도 실행될 수 있다는 것이 당업자에 의해 이해될 것이다. 예컨대, 회로들은 불필요한 세부사항으로 양상들을 모호하게 하는 것을 회피하기 위해 블록도들로 도시될 수 있다. 다른 경우들에서, 잘-알려진 회로들, 구조들 및 기법들은 본 개시내용의 양상들을 모호하게 하지 않기 위해 상세하게 도시되지 않을 수 있다.
[0020] 일부 특징들은 재분배부, 제1 부분 및 제2 부분을 포함하는 패키지에 관한 것이다. 제1 부분은 재분배부에 커플링된다. 제1 부분은 복수의 스위치 상호연결부들(switch interconnects)을 포함하는 제1 스위치, 및 제1 스위치를 적어도 부분적으로 캡슐화(encapsulate)하는 제1 캡슐화 층을 포함한다. 제2 부분은 제1 부분에 커플링된다. 제2 부분은 제1 복수의 필터들을 포함하며, 각각의 필터는 복수의 필터 상호연결부들을 포함한다. 제2 부분은 또한, 제1 복수의 필터들을 적어도 부분적으로 캡슐화하는 제2 캡슐화 층을 포함한다. 일부 구현들에서, 제1 부분은 제1 스위치 옆에 위치된 제2 스위치를 더 포함하고, 제1 캡슐화 층은 제2 스위치를 적어도 부분적으로 캡슐화한다. 일부 구현들에서, 제2 부분은 제1 복수의 필터들 옆에 위치된 제2 복수의 필터들을 더 포함하고, 여기서 제2 캡슐화 층은 제2 복수의 필터들을 적어도 부분적으로 캡슐화한다. 일부 구현들에서, 제2 부분은, 제2 부분을 관통(travel through)하는 캡슐화 관통 상호연결부를 더 포함한다. 캡슐화 관통 상호연결부는 제1 복수의 필터들과 재분배부 사이에 전기 경로를 제공하도록 구성된다.
[0021] 일부 구현들에서, 패키지의 높이는, 본 개시내용의 도면들에 도시된 패키지의 Z-방향을 따라 정의될 수 있다. 일부 구현들에서, 패키지의 Z-방향은 패키지의 최상부와 최하부 사이의 축을 따라 정의될 수 있다. 그러나, 최상부 및 최하부라는 용어들은 임의로 할당될 수 있고, 예로서, 패키지의 최상부는 캡슐화 층을 포함하는 부분일 수 있은 반면, 패키지의 최하부는 재분배부 또는 복수의 땜납 볼들을 포함하는 부분일 수 있다. 일부 구현들에서, 패키지의 최상부는 패키지의 후방측일 수 있고, 패키지의 최하부는 패키지의 전방측일 수 있다. 패키지의 전방측은 패키지의 활성측일 수 있다. 최상부는 하위부에 비해 상위부일 수 있다. 최하부는 상위부에 비해 하위부일 수 있다. 최상부들 및 최하부들의 추가의 예들이 아래에서 추가로 설명될 것이다. 패키지의 X-Y 방향들은 패키지의 측면 방향 및/또는 풋프린트를 지칭할 수 있다. X-Y 방향들의 예들은 본 개시내용의 도면들에 도시되고 그리고/또는 이하에서 추가로 설명된다. 본 개시내용의 많은 도면들에서, 패키지들 및 그들 개개의 컴포넌트들이 X-Z 단면 또는 X-Z 평면에 걸쳐 도시된다. 그러나, 일부 구현들에서, 패키지들 및 그들의 대표적인 컴포넌트들은 Y-Z 단면 또는 Y-Z 평면에 걸쳐 표현될 수 있다.
[0022] 일부 구현들에서, 상호연결부는, 2개의 지점들, 엘리먼트들 및/또는 컴포넌트들 사이의 전기적 연결을 허용하거나 가능하게 하는, 디바이스 또는 패키지의 엘리먼트 또는 컴포넌트이다. 일부 구현들에서, 상호연결부는 트레이스, 비아, 패드, 필러(pillar), 재분배 금속층 및/또는 UBM(under bump metallization) 층을 포함할 수 있다. 일부 구현들에서, 상호연결부는 신호(예컨대, 데이터 신호, 접지 신호, 전력 신호)에 대한 전기 경로를 제공하도록 구성될 수 있는 전기 도전성 재료이다. 상호연결부는 회로의 일부일 수 있다. 상호연결부는 하나 초과의 엘리먼트 또는 컴포넌트를 포함할 수 있다.
스위치들 및 필터들을 포함하는 예시적인 패키지
[0023] 도 2는 복수의 땜납 상호연결부들(210)을 통해 인쇄 회로 기판(PCB)(100)에 커플링된 패키지(200)를 예시한다. 이하에서 추가로 설명될 바와 같이, 패키지(200)는 복수의 스위치들(예컨대, 스위칭하기 위한 수단, 스위칭 수단) 및 복수의 필터들(예컨대, 필터링하기 위한 수단, 필터링 수단)을 포함한다. 이들 스위치들 및 필터들은, 패키지(200)의 전체 크기를 최소화하는 방식으로 동일 평면 상에 및/또는 서로의 위에 위치될 수 있다. 이웃 스위치들 및/또는 이웃 필터들 중 적어도 일부 사이의 간격은 약 100 미크론(㎛) 또는 그 미만일 수 있다. 일부 구현들에서, 이웃 스위치들 및/또는 이웃 필터들 중 적어도 일부 사이의 간격은 약 50 미크론(㎛) 또는 그 미만일 수 있다. 도시되지 않지만, 패키지(200)는 통합 디바이스(예컨대, 칩, 다이)와 같은 다른 컴포넌트들 및/또는 디바이스들에 전기적으로 커플링될 수 있다. 패키지(200)는 RF(radio frequency) 필터들 및 스위치들을 제공하도록 구성될 수 있다.
[0024] 패키지(200)는 재분배부(202), 제1 부분(204) 및 제2 부분(206)을 포함한다. 재분배부(202)는 적어도 하나의 유전체 층(220), 복수의 제1 재분배 상호연결부들(223), 복수의 제2 재분배 상호연결부들(225) 및 복수의 제3 재분배 상호연결부들(227)을 포함한다. 복수의 제1 재분배 상호연결부들(223)은 트레이스들 및/또는 패드들을 포함할 수 있다. 복수의 제2 재분배 상호연결부들(225)은 비아들을 포함할 수 있다. 복수의 제3 재분배 상호연결부들(227)은 패드들을 포함할 수 있다. 복수의 제1 재분배 상호연결부들(223)은 복수의 제2 재분배 상호연결부들(225)에 커플링된다. 복수의 제2 재분배 상호연결부들(225)은 복수의 제3 재분배 상호연결부들(227)에 커플링된다. 복수의 제3 재분배 상호연결부들(227)은 복수의 땜납 상호연결부들(210)에 커플링된다.
[0025] 도 2는, 제1 부분(204)이 재분배부(202)에 커플링되는 것을 예시한다. 제1 부분(204)은 스위칭부일 수 있다. 제1 부분(204)은 제1 캡슐화 층(240), 제1 스위치(241)(예컨대, 제1 스위칭하기 위한 수단, 제1 스위칭 수단), 제2 스위치(243)(예컨대, 제2 스위칭하기 위한 수단, 제2 스위칭 수단), 복수의 제1 스위치 상호연결부들(245), 복수의 제2 스위치 상호연결부들(247) 및 복수의 캡슐화 관통 상호연결부들(249)을 포함한다. 제1 캡슐화 층(240)은 제1 스위치(241), 제2 스위치(243), 복수의 제1 스위치 상호연결부들(245), 복수의 제2 스위치 상호연결부들(247) 및 복수의 캡슐화 관통 상호연결부들(249)을 적어도 부분적으로 캡슐화한다. 복수의 제1 스위치 상호연결부들(245) 및 복수의 캡슐화 관통 상호연결부들(249)은 복수의 제1 재분배 상호연결부들(223)에 커플링된다. 복수의 제1 스위치 상호연결부들(245) 및 복수의 제2 스위치 상호연결부들(247)은 복수의 제1 재분배 상호연결부들(223)을 통해 복수의 캡슐화 관통 상호연결부들(249)에 커플링된다. 복수의 캡슐화 관통 상호연결부들(249)은 제1 캡슐화 층(240)을 전체적으로 관통한다. 복수의 캡슐화 관통 상호연결부들(249)은 상호연결 포스트들(예컨대, 구리(Cu) 포스트들)을 포함할 수 있다.
[0026] 제1 스위치(241)는 제1 부분(204)에서 제2 스위치(243)와 실질적으로 동일 평면에 있다. 그러나, 일부 구현들에서, 제1 스위치(241) 및 제2 스위치(243)는 제1 부분(204)에서 상이하게 위치될 수 있다.
[0027] 도 2는, 제2 부분(206)이 제1 부분(204)에 커플링되는 것을 예시한다. 제2 부분(206)은 필터링부일 수 있다. 제2 부분(206)은 제2 캡슐화 층(260), 복수의 제1 필터들(261), 복수의 제2 필터들(263), 복수의 제1 필터 상호연결부들(265), 복수의 제2 필터 상호연결부들(267), 패시베이션 층(262) 및 복수의 상호연결부들(269)을 포함한다.
[0028] 제2 캡슐화 층(260)은 복수의 제1 필터들(261)(예컨대, 제1 필터링하기 위한 수단, 제1 필터링 수단), 복수의 제2 필터들(263)(예컨대, 제2 필터링하기 위한 수단, 제2 필터링 수단), 복수의 제1 필터 상호연결부들(265) 및 복수의 제2 필터 상호연결부들(267)을 적어도 부분적으로 캡슐화한다. 복수의 제1 필터들(261)은 복수의 제1 필터 상호연결부들(265)을 통해 복수의 상호연결부들(269)에 커플링된다. 복수의 제2 필터들(263)은 복수의 제2 필터 상호연결부들(267)을 통해 복수의 상호연결부들(269)에 커플링된다. 복수의 상호연결부들(269)은 복수의 캡슐화 관통 상호연결부들(249)에 커플링된다. 패시베이션 층(262)은 복수의 상호연결부들(269)을 적어도 부분적으로 커버한다. 복수의 제1 필터들(261)은 실질적으로 제1 스위치(241) 위에 위치된다. 복수의 제2 필터들(263)은 실질적으로 제2 스위치(243) 위에 위치된다.
[0029] 도 2에 도시된 바와 같이, 복수의 제1 필터들(261)로부터의 제1 필터들의 적어도 일부는, 제1 필터들이 서로 실질적으로 동일 평면에 있도록, 제2 부분(206)에 위치된다. 일부 구현들에서, 복수의 제1 필터들(261)로부터의 이웃하는 제1 필터들의 적어도 일부는 약 100 미크론(㎛) 또는 그 미만의 간격을 갖는다. 일부 구현들에서, 이웃하는 제1 필터들의 적어도 일부 사이의 간격은 약 50 미크론(㎛) 또는 그 미만일 수 있다.
[0030] 복수의 제2 필터들(263)로부터의 제2 필터들의 적어도 일부는, 제2 필터들이 서로 실질적으로 동일 평면에 있도록, 제2 부분(206)에 위치된다. 일부 구현들에서, 복수의 제2 필터들(263)로부터의 이웃하는 제2 필터들의 적어도 일부는 약 100 미크론(㎛) 또는 그 미만인 간격을 갖는다. 일부 구현들에서, 이웃하는 제1 필터들의 적어도 일부 사이의 간격은 약 50 미크론(㎛) 또는 그 미만일 수 있다.
[0031] 일부 구현들에서, 작은 간격은, 여전히 상호연결부들의 정렬을 제어 하에서 그리고 허용오차들 내에서 유지할 수 있게 하면서, 필터들(예컨대, 필터링하기 위한 수단, 필터링 수단)이 서로 가깝게 배치될 수 있게 하는 제조 프로세스를 통해 가능해진다. 작은 간격은 또한 작은 폼 팩터(form factor)를 포함하는 패키지(200)를 가능하게 한다.
[0032] 패키지에서 스위치들 및 필터들을 서로 가깝게 위치시키는 것의 또 다른 장점은, 일부 구현들에서, (서로에 대한 자신들의 근접성으로 인해) 어떠한 임피던스 매칭도 요구되지 않을 수 있다는 것이다. 임피던스 매칭이 요구될 수 있는 경우들에서, 스위치들과 필터들 사이의 상호연결부들 중 일부는, 스위치들과 필터들 사이의 임피던스 매칭을 제공하기 위한 별개의 디바이스 또는 컴포넌트를 갖는 대신에, 임피던스 매칭을 위해 구성될 수 있다. 예컨대, 복수의 캡슐화 관통 상호연결부들(249), 복수의 제1 재분배 상호연결부들(223) 및/또는 복수의 제2 재분배 상호연결부들(225) 중 일부는 필터들(예컨대, 제1 필터)과 스위치들(예컨대, 제1 스위치(241)) 사이의 임피던스 매칭을 제공하도록 구성될 수 있고, 따라서 별개의 임피던스 매칭 디바이스 또는 컴포넌트에 대한 필요성을 회피한다.
[0033] 일부 구현들에서, 복수의 캡슐화 관통 상호연결부들(249), 복수의 제1 재분배 상호연결부들(223) 및/또는 복수의 제2 재분배 상호연결부들(225)로부터의 일부 상호연결부들은 복수의 제1 필터들(261)과 제1 스위치(241) 사이의 하나 또는 그 초과의 제1 임피던스 매칭(예컨대, 제1 임피던스 매칭을 위한 수단)을 제공하도록 구성될 수 있고, 그리고/또는 복수의 캡슐화 관통 상호연결부들(249), 복수의 제1 재분배 상호연결부들(223) 및/또는 복수의 제2 재분배 상호연결부들(225)로부터의 일부 상호연결부들은 복수의 제2 필터들(263)과 제2 스위치(243) 사이의 하나 또는 그 초과의 제2 임피던스 매칭(예컨대, 제2 임피던스 매칭을 위한 수단)을 제공하도록 구성될 수 있다.
[0034] 일부 구현들에서, 패키지(200)는 선택적인 접착층(208)을 포함할 수 있다. 접착층(208)은 제2 캡슐화 층(260)에 커플링된다. 접착층(208)은 복수의 제1 필터들(261) 및 복수의 제2 필터들(263)을 커버할 수 있다. 일부 구현들에서, 접착층(208)은 패키지(200)를 제조하는 제조 프로세스의 결과이다.
[0035] 상이한 구현들이 상이한 수의 스위치들 및 필터들(예컨대, 하나의 스위치 및 몇몇의 필터들)을 포함할 수 있다는 것이 주목된다. 따라서, 도 2의 패키지(200)는 단지 예시적인 것이고, 상이한 구현들은 스위치들 및 필터들의 다른 구성들 및/또는 조합들을 가질 수 있다.
스위치들 및 필터들을 포함하는 예시적인 패키지
[0036] 도 3은 스위치들 및 필터들을 포함하는 패키지의 다른 구성을 예시한다. 더 구체적으로, 도 3은 스위치들 및 필터들을 포함하는 패키지(300)를 예시한다. 패키지(300)는 도 2의 패키지(200)와 유사하다. 패키지(300)는 패키지(200)와 유사한 컴포넌트들을 포함한다. 패키지(300)는 복수의 땜납 상호연결부들(210)을 통해 PCB(100)에 커플링된다. 도시되지 않지만, 패키지(300)는 통합 디바이스(예컨대, 칩, 다이)와 같은 다른 컴포넌트들 및/또는 디바이스들에 전기적으로 커플링될 수 있다. 패키지(300)는 RF(radio frequency) 필터들 및 스위치들을 제공하도록 구성될 수 있다.
[0037] 패키지(300)는 재분배부(302), 제1 부분(204) 및 제2 부분(206)을 포함한다. 패키지(200)는 또한 제1 스위치(241), 제2 스위치(243), 복수의 제1 필터들(261) 및 복수의 제2 필터들(263)을 포함한다. 재분배부(302)는 제1 부분(204)에 커플링된다. 제1 부분(204)은 제2 부분(206)에 커플링된다. 재분배부(302)는 적어도 하나의 유전체 층(220), 복수의 제1 재분배 상호연결부들(323), 복수의 제2 재분배 상호연결부들(325) 및 복수의 UBM(under bump metallization) 층들(327)을 포함한다. 복수의 제1 재분배 상호연결부들(323), 복수의 제2 재분배 상호연결부들(325) 및 복수의 UBM(under bump metallization) 층들(327)은 U 형상 및/또는 V 형상인 부분들을 포함할 수 있다.
[0038] 복수의 제1 재분배 상호연결부들(323)은 복수의 제2 재분배 상호연결부들(325)에 커플링된다. 복수의 제2 재분배 상호연결부들(325)은 복수의 UBM(under bump metallization) 층들(327)에 커플링된다. 복수의 UBM 층들(327)은 복수의 땜납 상호연결부들(210)에 커플링된다.
[0039] 복수의 제1 재분배 상호연결부들(323)은 복수의 제1 스위치 상호연결부들(245) 및 복수의 제2 스위치 상호연결부들(247)에 커플링된다. 복수의 제1 재분배 상호연결부들(323)은 복수의 캡슐화 관통 상호연결부들(249)에 커플링된다.
[0040] 도 3은, 복수의 제1 필터들(261)로부터의 제1 필터들이 서로 실질적으로 동일 평면에 있도록, 제1 필터들의 적어도 일부가 제2 부분(206)에 위치되는 것을 예시한다. 일부 구현들에서, 복수의 제1 필터들(261)로부터의 이웃하는 제1 필터들의 적어도 일부는 약 100 미크론(㎛) 또는 그 미만의 간격을 갖는다. 일부 구현들에서, 이웃하는 제1 필터들의 적어도 일부 사이의 간격은 약 50 미크론(㎛) 또는 그 미만일 수 있다.
[0041] 도 3은 또한, 복수의 제2 필터들(263)로부터의 제2 필터들이 서로 실질적으로 동일 평면에 있도록, 제2 필터들의 적어도 일부가 제2 부분(206)에서 위치되는 것을 예시한다. 일부 구현들에서, 복수의 제2 필터들(263)로부터의 이웃하는 제2 필터들의 적어도 일부는 약 100 미크론(㎛) 또는 그 미만인 간격을 갖는다. 일부 구현들에서, 이웃하는 제1 필터들의 적어도 일부 사이의 간격은 약 50 미크론(㎛) 또는 그 미만일 수 있다.
[0042] 일부 구현들에서, 작은 간격은, 여전히 상호연결부들의 정렬을 제어 하에서 그리고 허용오차들 내에서 유지할 수 있게 하면서, 필터들(예컨대, 필터링하기 위한 수단, 필터링 수단)이 서로 가깝게 배치될 수 있게 하는 제조 프로세스를 통해 가능해진다. 작은 간격은 또한 작은 폼 팩터를 포함하는 패키지(300)를 가능하게 한다.
[0043] 위에 언급된 바와 같이, 패키지에서 스위치들 및 필터들을 서로 가깝게 위치시키는 것의 또 다른 장점은, 일부 구현들에서, (서로에 대한 자신들의 근접성으로 인해) 어떠한 임피던스 매칭도 요구되지 않을 수 있다는 것이다. 임피던스 매칭이 요구될 수 있는 경우들에서, 스위치들과 필터들 사이의 상호연결부들 중 일부는, 스위치들과 필터들 사이의 임피던스 매칭을 제공하기 위한 별개의 디바이스 또는 컴포넌트를 갖는 대신에, 임피던스 매칭을 위해 구성될 수 있다. 예컨대, 복수의 캡슐화 관통 상호연결부들(249), 복수의 제1 재분배 상호연결부들(323) 및/또는 복수의 제2 재분배 상호연결부들(325) 중 일부는 필터들(예컨대, 제1 필터)과 스위치들(예컨대, 제1 스위치(241)) 사이의 임피던스 매칭을 제공하도록 구성될 수 있고, 따라서 별개의 임피던스 매칭 디바이스 또는 컴포넌트에 대한 필요성을 회피한다.
[0044] 일부 구현들에서, 복수의 캡슐화 관통 상호연결부들(249), 복수의 제1 재분배 상호연결부들(323) 및/또는 복수의 제2 재분배 상호연결부들(325)로부터의 일부 상호연결부들은 복수의 제1 필터들(261)과 제1 스위치(241) 사이의 하나 또는 그 초과의 제1 임피던스 매칭(예컨대, 제1 임피던스 매칭을 위한 수단)을 제공하도록 구성될 수 있고, 그리고/또는 복수의 캡슐화 관통 상호연결부들(249), 복수의 제1 재분배 상호연결부들(323) 및/또는 복수의 제2 재분배 상호연결부들(325)로부터의 일부 상호연결부들은 복수의 제2 필터들(263)과 제2 스위치(243) 사이의 하나 또는 그 초과의 제2 임피던스 매칭(예컨대, 제2 임피던스 매칭을 위한 수단)을 제공하도록 구성될 수 있다.
[0045] 상이한 구현들이 상이한 수의 스위치들 및 필터들(예컨대, 하나의 스위치 및 몇몇의 필터들)을 포함할 수 있다는 것이 주목된다. 따라서, 도 3의 패키지(300)는 단지 예시적인 것이고, 상이한 구현들은 스위치들 및 필터들의 다른 구성들 및/또는 조합들을 가질 수 있다.
[0046] 스위치들 및 필터들을 포함하는 패키지들의 다양한 예들을 설명하였지만, 스위치들 및 필터들을 포함하는 패키지를 제조하기 위한 다양한 프로세스들 및 방법들이 이제 설명될 것이다.
스위치들 및 필터들을 포함하는 패키지를 제조하기 위한 예시적인 시퀀스
[0047] 일부 구현들에서, 스위치들 및 필터들을 포함하는 패키지를 제공/제조하는 것은 몇몇의 프로세스들을 포함한다. 도 4(도 4a-4c를 포함함)는 스위치들 및 필터들을 포함하는 패키지를 제공/제조하기 위한 예시적인 시퀀스를 예시한다. 일부 구현들에서, 도 4a-4c의 시퀀스는 도 2의 스위치들 및 필터들을 포함하는 패키지 및/또는 본 개시내용에 설명된 다른 패키지들을 제조하는 데 사용될 수 있다. 그러나, 간략함을 위해, 도 4a-4c는 도 2의 패키지를 제조하는 맥락에서 설명될 것이다. 특히, 도 4a-4c는 도 2의 패키지(200)를 제조하는 맥락에서 설명될 것이다.
[0048] 도 4a-4c의 시퀀스가 패키지를 제공하기 위한 시퀀스를 간략하고 그리고/또는 명확하게 하기 위해 하나 또는 그 초과의 스테이지들을 결합할 수 있음이 주목되어야 한다. 일부 구현들에서, 프로세스들의 순서는 변경되거나 수정될 수 있다.
[0049] 스테이지 1은, 도 4a에 도시된 바와 같이, 캐리어(400) 및 접착층(208)이 제공된 후의 상태를 예시한다. 접착층(208)은 캐리어(400) 위에 형성된다. 상이한 구현들은 캐리어(400)에 대해 상이한 재료들을 사용할 수 있다. 일부 구현들에서, 캐리어(400)는 유리 및/또는 실리콘을 포함한다.
[0050] 스테이지 2는, 복수의 제1 필터들(261) 및 복수의 제2 필터들(263)이 픽 앤 플레이스 프로세스(pick and place process)를 사용하여 접착층(208) 위에 배치된 후의 상태를 예시한다. 일부 구현들에서, 필터들은, (복수의 제1 필터들(261), 복수의 제2 필터들(263)로부터의) 이웃 필터들의 적어도 일부가 약 100 미크론(㎛) 또는 그 미만의 간격을 갖도록 배치된다. 일부 구현들에서, 이웃 필터들의 적어도 일부 사이의 간격은 약 50 미크론(㎛) 또는 그 미만일 수 있다.
[0051] 스테이지 3은, 제2 캡슐화 층(260)이 접착층(208), 복수의 제1 필터들(261), 복수의 제2 필터들(263), 복수의 제1 필터 상호연결부들(265) 및 복수의 제2 필터 상호연결부들(267) 위에 형성된 후의 상태를 예시한다. 제2 캡슐화 층(260)은 몰드 화합물(mold compound) 및/또는 에폭시 충전물(epoxy fill)을 포함할 수 있다. 일부 구현들에서, 제2 캡슐화 층(260)은, 복수의 제1 필터들(261), 복수의 제2 필터들(263), 복수의 제1 필터 상호연결부들(265) 및 복수의 제2 필터 상호연결부들(267)을 적어도 부분적으로 캡슐화하기 위해 형성될 수 있다. 일부 구현들에서, 제2 캡슐화 층(260)은 복수의 제1 필터들(261), 복수의 제2 필터들(263), 복수의 제1 필터 상호연결부들(265) 및 복수의 제2 필터 상호연결부들(267) 위에 형성되고, 제2 캡슐화 층(260)의 부분들이 제거(예컨대, 연마)된다.
[0052] 스테이지 4는, 복수의 상호연결부들(269)이 제2 캡슐화 층(260) 위에 형성된 후의 상태를 예시한다. 복수의 상호연결부들(269)은, 복수의 제1 필터 상호연결부들(265) 및 복수의 제2 필터 상호연결부들(267)에 커플링하기 위해 형성된다. 일부 구현들에서, 복수의 상호연결부들(269)은 도금 프로세스(예컨대, 다마신(Damascene), SAP(Semi Additive Process))를 사용하여 형성된다.
[0053] 스테이지 5는, 패시베이션 층(242)이 제2 캡슐화 층(260) 및 복수의 상호연결부들(269) 위에 형성한 후의 상태를 예시한다. 일부 구현들에서, 스테이지 5는 패키지(200)의 제2 부분(206)을 예시한다.
[0054] 스테이지 6은, 복수의 캡슐화 관통 상호연결부들(249)이 복수의 상호연결부들(269) 위에 형성된 후의 상태를 예시한다. 일부 구현들에서, 복수의 캡슐화 관통 상호연결부들(249)은, 복수의 캡슐화 관통 상호연결부들(249)을 형성하기 위해, 패시베이션 층(262)의 부분들을 제거하고, 도금 프로세스를 사용함으로써 형성된다. 복수의 캡슐화 관통 상호연결부들(249)은 구리(Cu) 포스트들을 포함할 수 있다.
[0055] 스테이지 7은, 도 4b에 도시된 바와 같이, 제1 스위치(241) 및 제2 스위치(243)가 패시베이션 층(262) 위에 배치된 후의 상태를 예시한다.
[0056] 스테이지 8은, 제1 캡슐화 층(240)이 패시베이션 층(262), 제1 스위치(241), 제2 스위치(243), 복수의 제1 스위치 상호연결부들(245), 복수의 제2 스위치 상호연결부들(247) 및 복수의 캡슐화 관통 상호연결부들(249) 위에 형성된 후의 상태를 예시한다. 제1 캡슐화 층(240)은 몰드 화합물 및/또는 에폭시 충전물을 포함할 수 있다. 일부 구현들에서, 제1 캡슐화 층(240)은, 제1 스위치(241), 제2 스위치(243), 복수의 제1 스위치 상호연결부들(245) 및 복수의 제2 스위치 상호연결부들(247)을 적어도 부분적으로 캡슐화하기 위해 형성될 수 있다. 일부 구현들에서, 제1 캡슐화 층(240)은 제1 스위치(241), 제2 스위치(243), 복수의 제1 스위치 상호연결부들(245) 및 복수의 제2 스위치 상호연결부들(247) 위에 형성되고, 제1 캡슐화 층(240)의 부분들이 제거(예컨대, 연마)된다.
[0057] 스테이지 9는, 복수의 제1 재분배 상호연결부들(223)이 제1 캡슐화 층(240) 위에 형성된 후의 상태를 예시한다. 복수의 제1 재분배 상호연결부들(223)은, 복수의 캡슐화 관통 상호연결부들(249), 복수의 제1 스위치 상호연결부들(245) 및 복수의 제2 스위치 상호연결부들(247)에 커플링하기 위해 형성된다. 도금 프로세스는 복수의 제1 재분배 상호연결부들(223)을 형성하는 데 사용될 수 있다.
[0058] 스테이지 10은, 적어도 하나의 유전체 층(220)이 제1 캡슐화 층(240) 및 복수의 제1 재분배 상호연결부들(223) 위에 형성된 후의 상태를 예시한다.
[0059] 스테이지 11은, 도 4c에 도시된 바와 같이, 복수의 캐비티들(420)이 적어도 하나의 유전체 층(220)에 형성된 후의 상태를 예시한다.
[0060] 스테이지 12는, 복수의 제2 재분배 상호연결부들(225)이 복수의 캐비티들(420)에 형성되고, 복수의 제3 재분배 상호연결부들(227)이 적어도 하나의 유전체 층(220) 위에 형성된 후의 상태를 예시한다. 도금 프로세스는, 복수의 제2 재분배 상호연결부들(225) 및 복수의 제3 재분배 상호연결부들(227)을 형성하는 데 사용될 수 있다.
[0061] 스테이지 13은, 복수의 땜납 상호연결부들(210)이 복수의 제3 재분배 상호연결부들(227) 위에 제공된 후의 상태를 예시한다.
[0062] 스테이지 14는, 캐리어(400)가 패키지(200)로부터 제거(예컨대, 연마)된 후의 상태를 예시한다. 일부 구현들에서, 접착층(208)은 또한 패키지(200)로부터 제거(예컨대, 연마)될 수 있다.
[0063] 일부 구현들에서, 몇몇의 제1 패키지들은 웨이퍼 상에 동시에 제조되고, 싱귤레이션 프로세스(singulation process)는 웨이퍼를 개별적인 패키지들로 절단하도록 수행된다.
스위치들 및 필터들을 포함하는 패키지를 제조하기 위한 예시적인 시퀀스
[0064] 일부 구현들에서, 스위치들 및 필터들을 포함하는 패키지를 제공/제조하는 것은 몇몇의 프로세스들을 포함한다. 도 5(도 5a-5c를 포함함)는 스위치들 및 필터들을 포함하는 패키지를 제공/제조하기 위한 예시적인 시퀀스를 예시한다. 일부 구현들에서, 도 5a-5c의 시퀀스는 도 3의 스위치들 및 필터들을 포함하는 패키지 및/또는 본 개시내용에서 설명된 다른 패키지들을 제조하는 데 사용될 수 있다. 그러나, 간략함을 위해, 도 5a-5c는 도 3의 패키지를 제조하는 맥락에서 설명될 것이다. 특히, 도 5a-5c는 도 3의 패키지(300)를 제조하는 맥락에서 설명될 것이다.
[0065] 도 5a-5c의 시퀀스가 패키지를 제공하기 위한 시퀀스를 간략하고 그리고/또는 명확하게 하기 위해 하나 또는 그 초과의 스테이지들을 결합할 수 있음이 주목되어야 한다. 일부 구현들에서, 프로세스들의 순서는 변경되거나 수정될 수 있다.
[0066] 스테이지 1은, 도 5a에 도시된 바와 같이, 캐리어(400) 및 접착층(208)이 제공된 후의 상태를 예시한다. 접착층(208)은 캐리어(400) 위에 형성된다. 상이한 구현들은 캐리어(400)에 대해 상이한 재료들을 사용할 수 있다. 일부 구현들에서, 캐리어(400)는 유리 및/또는 실리콘을 포함한다.
[0067] 스테이지 2는, 복수의 제1 필터들(261) 및 복수의 제2 필터들(263)이 픽 앤 플레이스 프로세스(pick and place process)를 사용하여 접착층(208) 위에 배치된 후의 상태를 예시한다. 일부 구현들에서, 필터들은, (복수의 제1 필터들(261), 복수의 제2 필터들(263)로부터의) 이웃 필터들의 적어도 일부가 약 100 미크론(㎛) 또는 그 미만의 간격을 갖도록 배치된다. 일부 구현들에서, 이웃 필터들의 적어도 일부 사이의 간격은 약 50 미크론(㎛) 또는 그 미만일 수 있다.
[0068] 스테이지 3은, 제2 캡슐화 층(260)이 접착층(208), 복수의 제1 필터들(261), 복수의 제2 필터들(263), 복수의 제1 필터 상호연결부들(265) 및 복수의 제2 필터 상호연결부들(267) 위에 형성된 후의 상태를 예시한다. 제2 캡슐화 층(260)은 몰드 화합물(mold compound) 및/또는 에폭시 충전물(epoxy fill)을 포함할 수 있다. 일부 구현들에서, 제2 캡슐화 층(260)은, 복수의 제1 필터들(261), 복수의 제2 필터들(263), 복수의 제1 필터 상호연결부들(265) 및 복수의 제2 필터 상호연결부들(267)을 적어도 부분적으로 캡슐화하기 위해 형성될 수 있다. 일부 구현들에서, 제2 캡슐화 층(260)은 복수의 제1 필터들(261), 복수의 제2 필터들(263), 복수의 제1 필터 상호연결부들(265) 및 복수의 제2 필터 상호연결부들(267) 위에 형성되고, 제2 캡슐화 층(260)의 부분들이 제거(예컨대, 연마)된다.
[0069] 스테이지 4는, 복수의 상호연결부들(269)이 제2 캡슐화 층(260) 위에 형성된 후의 상태를 예시한다. 복수의 상호연결부들(269)은, 복수의 제1 필터 상호연결부들(265) 및 복수의 제2 필터 상호연결부들(267)에 커플링하기 위해 형성된다. 일부 구현들에서, 복수의 상호연결부들(269)은 도금 프로세스(예컨대, 다마신(Damascene), SAP(Semi Additive Process))를 사용하여 형성된다.
[0070] 스테이지 5는, 패시베이션 층(242)이 제2 캡슐화 층(260) 및 복수의 상호연결부들(269) 위에 형성한 후의 상태를 예시한다. 일부 구현들에서, 스테이지 5는 패키지(200)의 제2 부분(206)을 예시한다.
[0071] 스테이지 6은, 복수의 캡슐화 관통 상호연결부들(249)이 복수의 상호연결부들(269) 위에 형성된 후의 상태를 예시한다. 일부 구현들에서, 복수의 캡슐화 관통 상호연결부들(249)은, 복수의 캡슐화 관통 상호연결부들(249)을 형성하기 위해, 패시베이션 층(262)의 부분들을 제거하고, 도금 프로세스를 사용함으로써 형성된다. 복수의 캡슐화 관통 상호연결부들(249)은 구리(Cu) 포스트들을 포함할 수 있다.
[0072] 스테이지 7은, 도 5b에 도시된 바와 같이, 제1 스위치(241) 및 제2 스위치(243)가 패시베이션 층(262) 위에 배치된 후의 상태를 예시한다.
[0073] 스테이지 8은, 제1 캡슐화 층(240)이 패시베이션 층(262), 제1 스위치(241), 제2 스위치(243), 복수의 제1 스위치 상호연결부들(245), 복수의 제2 스위치 상호연결부들(247) 및 복수의 캡슐화 관통 상호연결부들(249) 위에 형성된 후의 상태를 예시한다. 제1 캡슐화 층(240)은 몰드 화합물 및/또는 에폭시 충전물을 포함할 수 있다. 일부 구현들에서, 제1 캡슐화 층(240)은, 제1 스위치(241), 제2 스위치(243), 복수의 제1 스위치 상호연결부들(245) 및 복수의 제2 스위치 상호연결부들(247)을 적어도 부분적으로 캡슐화하기 위해 형성될 수 있다. 일부 구현들에서, 제1 캡슐화 층(240)은 제1 스위치(241), 제2 스위치(243), 복수의 제1 스위치 상호연결부들(245) 및 복수의 제2 스위치 상호연결부들(247) 위에 형성되고, 제1 캡슐화 층(240)의 부분들이 제거(예컨대, 연마)된다.
[0074] 스테이지 9는, 유전체 층(520) 및 복수의 제1 재분배 상호연결부들(323)이 제1 캡슐화 층(240) 위에 형성된 후의 상태를 예시한다. 복수의 제1 재분배 상호연결부들(323)은, 이를테면, 복수의 캡슐화 관통 상호연결부들(249), 복수의 제1 스위치 상호연결부들(245) 및 복수의 제2 스위치 상호연결부들(247)에 커플링하도록 형성된다. 도금 프로세스는 복수의 제1 재분배 상호연결부들(323)을 형성하는 데 사용될 수 있다.
[0075] 스테이지 10은, 유전체 층(522)이 유전체 층(522) 및 복수의 제1 재분배 상호연결부들(323) 위에 형성한 후의 상태를 예시한다. 일부 구현들에서, 유전체 층(520) 및 유전체 층(522)은 적어도 하나의 유전체 층(220)을 나타낼 수 있다.
[0076] 스테이지 11은, 도 5c에 도시된 바와 같이, 복수의 제2 재분배 상호연결부들(325)이 유전체 층(522) 및 복수의 제1 재분배 상호연결부들(323) 위에 형성된 후의 상태를 예시한다. 도금 프로세스는 복수의 제2 재분배 상호연결부들(325)을 형성하는 데 사용될 수 있다.
[0077] 스테이지 12는, 복수의 UBM 층들(327)이 복수의 제2 재분배 상호연결부들(325) 위에 형성된 후의 상태를 예시한다. 도금 프로세스는 복수의 UBM 층들(327)을 형성하는 데 사용될 수 있다.
[0078] 스테이지 13은, 복수의 땜납 상호연결부들(210)이 복수의 UBM 층들(327) 위에 제공된 후의 상태를 예시한다.
[0079] 스테이지 14는, 캐리어(400)가 패키지(300)로부터 제거(예컨대, 연마)된 후의 상태를 예시한다. 일부 구현들에서, 접착층(208)은 또한 패키지(300)로부터 제거(예컨대, 연마)될 수 있다.
[0080] 일부 구현들에서, 몇몇의 제1 패키지들은 웨이퍼 상에 동시에 제조되고, 싱귤레이션 프로세스(singulation process)는 웨이퍼를 개별적인 패키지들로 절단하도록 수행된다.
스위치들 및 필터들을 포함하는 패키지를 제조하기 위한 예시적인 방법
[0081] 일부 구현들에서, 스위치들 및 필터들을 포함하는 패키지를 제공/제조하는 것은 몇몇의 프로세스들을 포함한다. 도 6은 스위치들 및 필터들을 포함하는 패키지를 제조하기 위한 방법의 예시적인 흐름도를 예시한다. 일부 구현들에서, 도 6의 방법은 도 2-3의 패키지 및/또는 본 개시내용에 설명된 다른 패키지들을 제조하는 데 사용될 수 있다. 그러나, 간략함을 위해, 도 6은 도 2의 패키지를 제조하는 맥락에서 설명될 것이다.
[0082] 도 6의 흐름도는 패키지를 제공하기 위한 방법을 단순화하고 그리고/또는 명확하게 하기 위해 하나 또는 그 초과의 프로세스들을 결합할 수 있음이 주목되어야 한다. 일부 구현들에서, 프로세스들의 순서는 변경되거나 수정될 수 있다.
[0083] 방법은 캐리어(예컨대, 캐리어(400))를 (605에서) 제공한다. 캐리어는 또한 접착층(예컨대, 접착층(208))을 포함할 수 있다. 일부 구현들에서, 접착층은 캐리어 위에 형성된다. 상이한 구현들은 캐리어에 대해 상이한 재료들을 사용할 수 있다. 일부 구현들에서, 캐리어는 유리 및/또는 실리콘을 포함할 수 있다.
[0084] 방법은 복수의 필터들(예컨대, 261, 263)과 캐리어(예컨대, 400)를 (610에서) 커플링한다. 일부 구현들에서, 픽 앤드 플레이스(pick and place) 프로세스는, 접착층을 포함할 수 있는 캐리어와 필터들을 커플링하는 데 사용된다. 일부 구현들에서, 필터들은, (복수의 제1 필터들(261), 복수의 제2 필터들(263)로부터의) 이웃 필터들의 적어도 일부가 약 100 미크론(㎛) 또는 그 미만의 간격을 갖도록 배치된다. 일부 구현들에서, 이웃 필터들의 적어도 일부 사이의 간격은 약 50 미크론(㎛) 또는 그 미만일 수 있다.
[0085] 방법은 접착층, 필터들(예컨대, 복수의 제1 필터들(261), 복수의 제2 필터들(263)) 및 필터 상호연결부들(예컨대, 복수의 제1 필터 상호연결부들(265) 및 복수의 제2 필터 상호연결부들(267)) 위에 제2 캡슐화 층(예컨대, 제2 캡슐화 층(260))을 (615에서) 형성한다. 제2 캡슐화 층은 몰드 화합물 및/또는 에폭시 충전물을 포함할 수 있다.
[0086] 방법은 제2 캡슐화 층(260)에 그리고 그 위에 복수의 상호연결부들을 (620에서) 형성한다. 복수의 상호연결부들은 복수의 상호연결부들(269) 및 복수의 캡슐화 관통 상호연결부들(249)을 포함할 수 있다. 복수의 캡슐화 관통 상호연결부들(249)은 구리(Cu) 포스트들을 포함할 수 있다.
[0087] 방법은 제2 캡슐화 층 위에 스위치들(예컨대, 제1 스위치(241), 제2 스위치(243))을 (625에서) 제공한다. 일부 구현들에서, 스위치들을 제공하는 것은 제2 캡슐화 층(260)에 위치한 패시베이션 층(예컨대, 패시베이션 층(262)) 위에 스위치들을 제공하는 것을 포함한다.
[0088] 방법은 제1 캡슐화 층(예컨대, 제1 캡슐화 층(240)), 패시베이션 층, 스위치들(예컨대, 제1 스위치(241), 제2 스위치(243)), 스위치 상호연결부들(예컨대, 복수의 제1 스위치 상호연결부들(245), 복수의 제2 스위치 상호연결부들(247)) 및 복수의 캡슐화 관통 상호연결부들(249)을 (630에서) 형성한다. 제1 캡슐화 층은 몰드 화합물 및/또는 에폭시 충전물을 포함할 수 있다.
[0089] 방법은 제1 캡슐화 층 위에 재분배부를 (625에서) 형성한다. 상이한 구현들은 재분배부를 상이하게 형성할 수 있다. 일부 구현들에서, 재분배부를 형성하는 것은 적어도 하나의 유전체 층을 형성하고, 적어도 하나의 재분배 상호연결부를 형성하는 것을 포함한다. 재분배부들을 형성하는 예들은 도 4b-4c의 스테이지들 9-13, 및 도 5b-5c의 스테이지들 9-13에 예시되고 설명된다.
[0090] 방법은 복수의 땜납 상호연결부들(예컨대, 땜납 볼들, 땜납 상호연결부들(210))을 재분배부에 (640에서) 제공하고, 캐리어를 (640에서) 디커플링한다. 일부 구현들에서, 접착층이 또한 디커플링된다.
예시적인 전자 디바이스들
[0091] 도 7은 위에서 언급된 패키지, 통합 디바이스, 반도체 디바이스, 집적 회로, 다이, 인터포저, 패키지 또는 PoP(package-on-package) 중 임의의 것과 통합될 수 있는 다양한 전자 디바이스들을 예시한다. 예컨대, 모바일 전화 디바이스(702), 랩톱 컴퓨터 디바이스(704), 고정 위치 단말 디바이스(706), 웨어러블 디바이스(708)는 본원에서 설명되는 바와 같은 통합 디바이스(700)를 포함할 수 있다. 통합 디바이스(700)는, 예컨대, 본원에서 설명된 집적 회로들, 다이들, 통합 디바이스들, 통합 디바이스 패키지들, 집적 회로 디바이스들, 디바이스 패키지들, 집적 회로(IC) 패키지들, PoP(package-on-package) 디바이스들 중 임의의 것일 수 있다. 도 7에 예시된 디바이스들(702, 704, 706, 708)은 단지 예시적이다. 다른 전자 디바이스들은 또한, 모바일 디바이스들, 핸드-헬드 PCS(personal communication systems) 유닛들, 휴대가능 데이터 유닛들, 이를테면, 개인 휴대 정보 단말들, GPS(global positioning system) 인에이블 디바이스들, 내비게이션 디바이스들, 셋톱 박스들, 음악 플레이어들, 비디오 플레이어들, 엔터테인먼트 유닛들, 고정 위치 데이터 유닛들, 이를테면, 검침 장비(meter reading equipment), 통신 디바이스들, 스마트폰들, 태블릿 컴퓨터들, 컴퓨터들, 웨어러블 디바이스들(예컨대, 시계, 안경), IoT(Internet of things) 디바이스들, 서버들, 라우터들, 또는 자동차들(예컨대, 자율주행 차량들)에 구현된 전자 디바이스들, 또는 데이터 또는 컴퓨터 명령들을 저장 또는 리트리브하는 임의의 다른 디바이스, 또는 이들의 임의의 조합을 포함하는 디바이스들(예컨대, 전자 디바이스들)의 그룹을 포함하는(그러나 이에 제한되지 않음) 통합 디바이스(700)를 특징으로 할 수 있다.
[0092] 도 2, 3, 4a-4c, 5a-5c, 6, 및/또는 7에 예시된 컴포넌트들, 프로세스들, 피처들 및/또는 기능들 중 하나 또는 그 초과는, 단일 컴포넌트, 프로세스, 피처 또는 기능으로 재배열 및/또는 조합될 수 있거나 또는 몇몇 컴포넌트들, 프로세스들 또는 기능들로 구현될 수 있다. 본 개시내용을 벗어남이 없이, 추가의 엘리먼트들, 컴포넌트들, 프로세스들, 및/또는 기능들이 또한 추가될 수 있다. 또한, 도 2, 3, 4a-4c, 5a-5c, 6, 및/또는 7 및 그에 대응하는 본 개시내용의 설명이 다이들 및/또는 IC들로 제한되지 않는다는 것이 주목되어야 한다. 일부 구현들에서, 도 2, 3, 4a-4c, 5a-5c, 6, 및/또는 7 및 그에 대응하는 설명은 통합 디바이스들을 제조, 생성, 제공, 및/또는 생산하는 데 사용될 수 있다. 일부 구현들에서, 디바이스는 다이, 통합 디바이스, 다이 패키지, 집적 회로(IC), 디바이스 패키지, 집적 회로(IC) 패키지, 웨이퍼, 반도체 디바이스, PoP(package on package) 디바이스, 및/또는 인터포저를 포함할 수 있다.
[0093] "예시적인"이라는 단어는 본원에서 "예, 경우, 또는 예시로서 기능하는 것"을 의미하도록 사용된다. "예시적인" 것으로서 본원에 설명된 임의의 구현 또는 양상은 반드시 본 개시내용의 다른 양상들보다 바람직하거나 유리한 것으로서 해석되지는 않는다. 마찬가지로, "양상들"이라는 용어는, 본 개시내용의 모든 양상들이, 논의된 특징, 장점 또는 동작 모드를 포함하도록 요구하지 않는다. "커플링된"이라는 용어는, 2개의 오브젝트들 사이의 직접적인 또는 간접적인 커플링을 나타내기 위해 본원에서 사용된다. 예컨대, 오브젝트 A가 오브젝트 B를 물리적으로 터치하고 오브젝트 B가 오브젝트 C를 터치하면, 오브젝트들 A 및 C는, 그들이 서로를 물리적으로 직접 터치하지 않더라도, 서로 커플링된 것으로 여전히 고려될 수 있다.
[0094] 또한, 본원에 포함된 다양한 개시내용들이 플로우차트, 흐름도, 구조도, 또는 블록도로 도시된 프로세스로서 설명될 수 있다는 것이 주목된다. 플로우차트가 순차적인 프로세스로서 동작들을 설명할 수 있지만, 동작들 중 다수의 동작들은 병렬로 또는 동시에 수행될 수 있다. 또한, 동작들의 순서는 재배열될 수 있다. 프로세스는, 자신의 동작들이 완료될 때 종결된다.
[0095] 본원에서 설명된 본 개시내용의 다양한 특징들은, 본 개시내용을 벗어남이 없이 상이한 시스템들로 구현될 수 있다. 본 개시내용의 전술한 양상들은 단지 예들이며 본 개시내용을 제한하는 것으로서 해석되어서는 안된다는 것이 주목되어야 한다. 본 개시내용의 양상들의 설명은 예시적이며 청구항들의 범위를 제한하지 않는 것으로 의도된다. 이와 같이, 본 교시들은 다른 유형들의 장치들에 쉽게 적용될 수 있으며, 많은 대안들, 수정들, 및 변형들이 당업자들에게 명백하게 될 것이다.

Claims (18)

  1. 패키지로서,
    재분배부(redistribution portion);
    상기 재분배부에 커플링된 제1 부분; 및
    상기 제1 부분에 커플링된 제2 부분을 포함하고,
    상기 재분배부는:
    적어도 하나의 유전체 층(dielectric layer); 및
    적어도 하나의 재분배 상호연결부(redistribution interconnect)를 포함하고,
    상기 적어도 하나의 재분배 상호연결부는 복수의 제1 필터 다이들(filter dies)로부터의 적어도 하나의 제1 필터 다이와 제1 스위치 다이 사이의 임피던스 매칭(impedance matching)을 제공하도록 구성되고,
    상기 제1 부분은:
    복수의 스위치 상호연결부들을 포함하는 상기 제1 스위치 다이 ― 상기 제1 스위치 다이는 스위치로서 동작하도록 구성됨 ― ; 및
    상기 제1 스위치 다이를 적어도 부분적으로 캡슐화하는 제1 캡슐화 층(encapsulation layer)을 포함하고,
    상기 제2 부분은:
    상기 복수의 제1 필터 다이들 ― 각각의 제1 필터 다이는 복수의 제1 필터 상호연결부들을 포함하고, 각각의 제1 필터 다이는 필터로서 동작하도록 구성됨 ― ; 및
    상기 복수의 제1 필터 다이들을 적어도 부분적으로 캡슐화하는 제2 캡슐화 층을 포함하는,
    패키지.
  2. 제1 항에 있어서,
    상기 제1 부분은 상기 제1 스위치 다이 옆에 위치된 제2 스위치 다이를 더 포함하고, 상기 제1 캡슐화 층은 상기 제2 스위치 다이를 적어도 부분적으로 캡슐화하는,
    패키지.
  3. 제1 항에 있어서,
    상기 제2 부분은 상기 복수의 제1 필터 다이들 옆에 위치된 복수의 제2 필터 다이들을 더 포함하고, 상기 제2 캡슐화 층은 상기 복수의 제2 필터 다이들을 적어도 부분적으로 캡슐화하는,
    패키지.
  4. 제1 항에 있어서,
    상기 복수의 제1 필터 다이들로부터의 2개의 이웃하는 필터 다이들은 약 100 미크론(㎛) 또는 그 미만의 간격을 갖는,
    패키지.
  5. 제1 항에 있어서,
    상기 제2 부분은 상기 제2 부분을 관통하는(travel through) 캡슐화 관통 상호연결부를 더 포함하고, 상기 캡슐화 관통 상호연결부는 상기 복수의 제1 필터 다이들과 상기 재분배부 사이에 전기 경로를 제공하도록 구성되는,
    패키지.
  6. 제5 항에 있어서,
    상기 복수의 제1 필터 다이들 및 상기 제1 스위치 다이는, 복수의 제1 스위치 상호연결부들, 상기 재분배부, 상기 캡슐화 관통 상호연결부 및 상기 복수의 제1 필터 상호연결부들을 포함하는 적어도 하나의 전기 경로를 통해 서로에 전기적으로 커플링되는,
    패키지.
  7. 제1 항에 있어서,
    상기 제1 스위치 다이는 상기 재분배부와 상기 복수의 제1 필터 다이들 사이에 위치되는,
    패키지.
  8. 제1 항에 있어서,
    상기 패키지는, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 모바일 디바이스, 모바일 폰, 스마트폰, 개인 휴대 정보 단말(personal digital assistant), 고정 위치 단말, 태블릿 컴퓨터, 컴퓨터, 웨어러블 디바이스, IoT(Internet of things) 디바이스, 랩톱 컴퓨터, 서버, 및 자동차 내의 디바이스로 구성된 그룹으로부터 선택된 디바이스에 통합되는,
    패키지.
  9. 장치로서,
    재분배부;
    상기 재분배부에 커플링된 제1 부분; 및
    상기 제1 부분에 커플링된 제2 부분을 포함하고,
    상기 재분배부는:
    적어도 하나의 유전체 층; 및
    적어도 하나의 재분배 상호연결부를 포함하고,
    상기 적어도 하나의 재분배 상호연결부는 복수의 제1 필터링 수단으로부터의 적어도 하나의 제1 필터링 수단과 제1 스위칭 수단 사이의 임피던스 매칭을 제공하도록 구성되고,
    상기 제1 부분은:
    복수의 스위치 상호연결부들을 포함하는 상기 제1 스위칭 수단 ― 상기 제1 스위칭 수단은 스위치로서 동작하도록 구성됨 ― ; 및
    상기 제1 스위칭 수단을 적어도 부분적으로 캡슐화하는 제1 캡슐화 층을 포함하고,
    상기 제2 부분은:
    상기 복수의 제1 필터링 수단 ― 각각의 제1 필터링 수단은 복수의 필터 상호연결부들을 포함하고, 각각의 제1 필터링 수단은 필터로서 동작하도록 구성됨 ― ; 및
    상기 복수의 제1 필터링 수단을 적어도 부분적으로 캡슐화하는 제2 캡슐화 층을 포함하는,
    장치.
  10. 제9 항에 있어서,
    상기 제1 부분은 상기 제1 스위칭 수단 옆에 위치된 제2 스위칭 수단을 더 포함하고, 상기 제2 스위칭 수단은 스위치로서 동작하도록 구성되고, 상기 제1 캡슐화 층은 상기 제2 스위칭 수단을 적어도 부분적으로 캡슐화하는,
    장치.
  11. 제9 항에 있어서,
    상기 제2 부분은 상기 복수의 제1 필터링 수단 옆에 위치된 복수의 제2 필터링 수단을 더 포함하고, 각각의 제2 필터링 수단은 필터로서 동작하도록 구성되고, 상기 제2 캡슐화 층은 상기 복수의 제2 필터링 수단을 적어도 부분적으로 캡슐화하는,
    장치.
  12. 제9 항에 있어서,
    상기 복수의 제1 필터링 수단으로부터의 2개의 이웃하는 필터링 수단은 약 100 미크론(㎛) 또는 그 미만의 간격을 갖는,
    장치.
  13. 제9 항에 있어서,
    상기 제2 부분은 상기 제2 부분을 관통하는 캡슐화 관통 상호연결부를 더 포함하고, 상기 캡슐화 관통 상호연결부는 상기 복수의 제1 필터링 수단과 상기 재분배부 사이에 전기 경로를 제공하도록 구성되는,
    장치.
  14. 제9 항에 있어서,
    상기 장치는, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 모바일 디바이스, 모바일 폰, 스마트폰, 개인 휴대 정보 단말, 고정 위치 단말, 태블릿 컴퓨터, 컴퓨터, 웨어러블 디바이스, IoT(Internet of things) 디바이스, 랩톱 컴퓨터, 서버, 및 자동차 내의 디바이스로 구성된 그룹으로부터 선택된 디바이스에 통합되는,
    장치.
  15. 패키지를 제조하기 위한 방법으로서,
    적어도 하나의 유전체 층, 및 적어도 하나의 재분배 상호연결부를 포함하는 재분배부를 형성하는 단계 ― 상기 적어도 하나의 재분배 상호연결부는 복수의 제1 필터 다이들로부터의 적어도 하나의 제1 필터 다이와 제1 스위치 다이 사이의 임피던스 매칭을 제공하도록 구성됨 ― ;
    제1 부분을 형성하고, 상기 제1 부분과 상기 재분배부를 커플링하는 단계; 및
    제2 부분을 형성하고, 상기 제2 부분과 상기 제1 부분을 커플링하는 단계를 포함하고,
    상기 제1 부분을 형성하는 단계는:
    복수의 스위치 상호연결부들을 포함하는 상기 제1 스위치 다이를 제공하는 단계 ― 상기 제1 스위치는 스위치로서 동작하도록 구성됨 ― ; 및
    상기 제1 스위치 다이를 적어도 부분적으로 캡슐화하는 제1 캡슐화 층을 형성하는 단계를 포함하고,
    상기 제2 부분을 형성하는 단계는:
    상기 복수의 제1 필터 다이들을 제공하는 단계 ― 각각의 제1 필터 다이는 복수의 필터 상호연결부들을 포함하고, 각각의 필터 다이는 필터로서 동작하도록 구성됨 ― ; 및
    상기 복수의 제1 필터를 적어도 부분적으로 캡슐화하는 제2 캡슐화 층을 형성하는 단계를 포함하는,
    패키지를 제조하기 위한 방법.
  16. 제15 항에 있어서,
    상기 제1 부분을 형성하는 단계는 상기 제1 스위치 다이 옆에 제2 스위치 다이를 제공하는 단계를 더 포함하고, 상기 제1 캡슐화 층은 상기 제2 스위치 다이를 적어도 부분적으로 캡슐화하는,
    패키지를 제조하기 위한 방법.
  17. 제15 항에 있어서,
    상기 제2 부분을 형성하는 단계는 상기 복수의 제1 필터 다이들 옆에 복수의 제2 필터 다이들을 제공하는 단계를 더 포함하고, 상기 제2 캡슐화 층은 상기 복수의 제2 필터 다이들을 적어도 부분적으로 캡슐화하는,
    패키지를 제조하기 위한 방법.
  18. 제15 항에 있어서,
    상기 제2 부분을 형성하는 단계는 상기 제2 부분을 관통하는 캡슐화 관통 상호연결부를 제공하는 단계를 더 포함하고, 상기 캡슐화 관통 상호연결부는 상기 복수의 제1 필터 다이들과 상기 재분배부 사이에 전기 경로를 제공하도록 구성되는,
    패키지를 제조하기 위한 방법.
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* Cited by examiner, † Cited by third party
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DE102018102144A1 (de) * 2018-01-31 2019-08-01 Tdk Electronics Ag Elektronisches Bauelement
CN109087909A (zh) * 2018-08-10 2018-12-25 付伟 具有金属柱的多腔室封装结构及其制作方法
CN108766955A (zh) * 2018-08-10 2018-11-06 付伟 Rf开关芯片电极外设的多腔室封装结构及其制作方法
KR20200025543A (ko) * 2018-08-30 2020-03-10 삼성전자주식회사 패키지 볼을 갖는 반도체 패키지를 포함하는 전자 소자
KR102513085B1 (ko) * 2018-11-20 2023-03-23 삼성전자주식회사 팬-아웃 반도체 패키지
WO2020196752A1 (ja) * 2019-03-28 2020-10-01 株式会社村田製作所 モジュール
EP4068500A4 (en) * 2019-12-19 2022-11-30 Huawei Technologies Co., Ltd. ANTENNA IN HOUSING DEVICE AND WIRELESS COMMUNICATIONS DEVICE
JP2021158554A (ja) * 2020-03-27 2021-10-07 株式会社村田製作所 高周波モジュールおよび通信装置
JP2021158556A (ja) * 2020-03-27 2021-10-07 株式会社村田製作所 高周波モジュールおよび通信装置
EP4068341A4 (en) * 2020-08-31 2023-06-14 Huawei Technologies Co., Ltd. SWITCH POWER SUPPLY MODULE AND COMMUNICATION DEVICE
JP2023133675A (ja) * 2022-03-14 2023-09-27 住友電気工業株式会社 高周波装置の製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7566960B1 (en) * 2003-10-31 2009-07-28 Xilinx, Inc. Interposing structure
US8669140B1 (en) * 2013-04-04 2014-03-11 Freescale Semiconductor, Inc. Method of forming stacked die package using redistributed chip packaging
US20160044677A1 (en) * 2014-08-08 2016-02-11 Skyworks Solutions, Inc. Front end architecture for intermittent emissions and/or coexistence specifications

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002096166A1 (en) 2001-05-18 2002-11-28 Corporation For National Research Initiatives Radio frequency microelectromechanical systems (mems) devices on low-temperature co-fired ceramic (ltcc) substrates
US6873529B2 (en) 2002-02-26 2005-03-29 Kyocera Corporation High frequency module
JP3575478B2 (ja) * 2002-07-03 2004-10-13 ソニー株式会社 モジュール基板装置の製造方法、高周波モジュール及びその製造方法
US7307331B2 (en) 2004-03-31 2007-12-11 Intel Corporation Integrated radio front-end module with embedded circuit elements
CN105140136B (zh) * 2009-03-30 2018-02-13 高通股份有限公司 使用顶部后钝化技术和底部结构技术的集成电路芯片
JP2011198866A (ja) * 2010-03-18 2011-10-06 Renesas Electronics Corp 半導体装置およびその製造方法
JP5569354B2 (ja) * 2010-11-17 2014-08-13 富士通セミコンダクター株式会社 キャパシタおよび半導体装置
US8736065B2 (en) 2010-12-22 2014-05-27 Intel Corporation Multi-chip package having a substrate with a plurality of vertically embedded die and a process of forming the same
US8604597B2 (en) * 2011-04-28 2013-12-10 Monolithic Power Systems, Inc. Multi-die packages incorporating flip chip dies and associated packaging methods
US8611843B2 (en) 2011-05-09 2013-12-17 Bae Systems Information And Electronic Systems Integration Inc. Communications filter package for narrowband and wideband signal waveforms
EP2727146B1 (en) * 2011-06-30 2020-04-01 Murata Electronics Oy A system-in-package device
US20130043961A1 (en) * 2011-08-15 2013-02-21 Avago Technologies Wireless Ip (Singapore) Pte.Ltd Duplexer with shielding bondwires between filters
JP5241909B2 (ja) 2011-12-22 2013-07-17 太陽誘電株式会社 回路基板
US9111896B2 (en) 2012-08-24 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package semiconductor device
US10475732B2 (en) * 2013-07-12 2019-11-12 Taiwan Semiconductor Manufacturing Co., Ltd. 3DIC package integration for high-frequency RF system
KR101601388B1 (ko) 2014-01-13 2016-03-08 하나 마이크론(주) 반도체 패키지 및 그 제조 방법
US9595496B2 (en) * 2014-11-07 2017-03-14 Qualcomm Incorporated Integrated device package comprising silicon bridge in an encapsulation layer
US20160274316A1 (en) * 2015-03-17 2016-09-22 Samtec, Inc. Active-optical ic-package socket
CN105514094A (zh) * 2016-01-29 2016-04-20 宜确半导体（苏州）有限公司 一种射频天线开关芯片

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7566960B1 (en) * 2003-10-31 2009-07-28 Xilinx, Inc. Interposing structure
US8669140B1 (en) * 2013-04-04 2014-03-11 Freescale Semiconductor, Inc. Method of forming stacked die package using redistributed chip packaging
US20160044677A1 (en) * 2014-08-08 2016-02-11 Skyworks Solutions, Inc. Front end architecture for intermittent emissions and/or coexistence specifications

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