KR20190029282A - 금속 하드마스크 및 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명의 기술적 사상에 따른 반도체 소자 제조 방법은, 기판을 준비하는 단계, 기판 상에 피식각막을 형성하는 단계, 피식각막 상에 질소를 15at% 내지 25at% 포함하는 비정질(amorphous) 금속막을 형성하는 단계, 비정질 금속막을 패터닝하여, 비정질 금속 하드마스크를 형성하는 단계, 및 비정질 금속 하드마스크를 식각 마스크로, 피식각막을 식각하는 단계를 포함한다.

Description

금속 하드마스크 및 반도체 소자의 제조 방법{Method for fabricating metal hardmask and semiconductor device}
본 발명의 기술적 사상은 금속 하드마스크 및 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는, 고선택비의 금속 하드마스크를 이용하여 피식각막에 고종횡비의 홀 패턴을 형성하는 반도체 소자 제조 방법에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라, 전자기기는 더욱 소형화 및 경량화되고 있다. 따라서, 전자기기에 사용되는 높은 집적도를 가지는 반도체 소자가 요구되어, 반도체 소자의 구성들에 대한 디자인 룰이 감소되고 있다. 고도로 집적된 반도체 소자에서 고선택비의 금속 하드마스크를 이용하여 피식각막에 고종횡비의 홀 패턴을 형성하는 공정 시, 상기 금속 하드마스크 내의 결정립계(Grain Boundary)에 의하여 상기 홀 패턴에 원하지 않는 왜곡(distortion)을 유발할 수 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 고선택비의 금속 하드마스크를 이용하여 피식각막에 고종횡비의 홀 패턴을 형성하는 공정에서, 상기 홀 패턴에 원하지 않는 왜곡이 발생하는 현상을 개선할 수 있는 반도체 소자 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 균일한 식각 특성을 나타내는 금속막을 형성하여, 왜곡이 최소화된 개구부를 가지는 금속 하드마스크 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 실시예에 따른 반도체 소자 제조 방법은, 기판을 준비하는 단계; 상기 기판 상에 피식각막을 형성하는 단계; 상기 피식각막 상에 질소를 15at% 내지 25at% 포함하는 비정질(amorphous) 금속막을 형성하는 단계; 상기 비정질 금속막을 패터닝하여, 비정질 금속 하드마스크를 형성하는 단계; 및 상기 비정질 금속 하드마스크를 식각 마스크로, 상기 피식각막을 식각하는 단계;를 포함한다.
본 발명의 기술적 사상의 실시예에 따른 반도체 소자 제조 방법은, 피식각막이 형성된 기판을 준비하는 단계; 스퍼터링 장치의 공정 챔버 내에 상기 기판을 인입하는 단계; 상기 공정 챔버에 교류 바이어스 및 직류 전원을 인가하는 단계; 상기 공정 챔버에 비활성 가스 및 질소 가스를 공급하여 플라즈마를 생성하는 단계; 상기 피식각막 상에 질소를 포함하는 비정질 금속막을 형성하는 단계; 상기 공정 챔버에서 상기 기판을 인출하는 단계; 상기 비정질 금속막을 패터닝하여, 비정질 금속 하드마스크를 형성하는 단계; 및 상기 비정질 금속 하드마스크를 식각 마스크로, 상기 피식각막을 식각하는 단계;를 포함한다.
본 발명의 기술적 사상의 실시예에 따른 금속 하드마스크 제조 방법은, 질소를 15at% 내지 25at% 포함하는 비정질 금속막을 형성하는 단계; 상기 비정질 금속막 상에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각 마스크로, 상기 비정질 금속막을 식각하여, 복수의 홀 패턴을 가지는 비정질 금속 하드마스크를 형성하는 단계; 및 상기 포토레지스트 패턴을 제거하는 단계;를 포함한다.
본 발명의 기술적 사상에 따른 금속 하드마스크 및 반도체 소자의 제조 방법은, 균일한 식각 특성을 나타내는 금속막을 형성하여 왜곡이 최소화된 개구부를 가지는 금속 하드마스크를 제조할 수 있다. 상기 금속 하드마스크를 이용하여 피식각막에 고종횡비의 홀 패턴을 형성하는 공정에서, 상기 홀 패턴에 원하지 않는 왜곡이 발생하는 현상을 개선함으로써, 반도체 소자의 신뢰성 및 생산성을 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상의 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 공정 순서도이다.
도 2는 본 발명의 기술적 사상의 실시예에 따른 반도체 소자 제조 방법을 실시하기 위해서 이용될 수 있는 공정 챔버의 단면 구성도이다.
도 3은 금속막에 포함되는 질소 조성 차이에 따른 금속막의 결정화 정도를 비교하기 위한 주사전자현미경(SEM) 이미지들이다.
도 4는 본 발명의 기술적 사상의 실시예에 따른 반도체 소자 제조 방법으로 제조된 비정질 금속막의 XRD 스펙트럼을 나타내는 도면이다.
도 5a 내지 도 5h는 본 발명의 기술적 사상의 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 단면도들이다.
도 6a 및 도 6b는 본 발명의 기술적 사상의 실시예에 따른 반도체 소자 제조 방법을 이용하여, 수직형 메모리 소자의 채널을 형성하기 위한 홀 패턴의 제조 방법을 설명하는 단면도들이다.
도 7a 및 도 7b는 본 발명의 기술적 사상의 실시예에 따른 반도체 소자 제조 방법을 이용하여, 메모리 소자의 실린더형 커패시터를 형성하기 위한 홀 패턴의 제조 방법을 설명하는 단면도들이다.
도 8은 본 발명의 기술적 사상의 실시예에 따른 반도체 소자 제조 방법에 의해 제조된 반도체 소자를 포함하는 시스템을 나타내는 구성도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 기술적 사상의 실시예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 기술적 사상의 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 공정 순서도이다.
도 1을 참조하면, 기판을 준비하는 제1 단계(S10), 기판 상에 피식각막을 형성하는 제2 단계(S20), 피식각막 상에 질소를 15at% 내지 25at% 포함하는 비정질(amorphous) 금속막을 형성하는 제3 단계(S30), 비정질 금속막을 패터닝하여 비정질 금속 하드마스크를 형성하는 제4 단계(S40), 및 비정질 금속 하드마스크를 식각 마스크로 피식각막을 식각하는 제5 단계(S50)를 포함하는 반도체 소자 제조 방법을 나타낸다.
반도체 소자의 구성들에 대한 디자인 룰이 점차 감소되고 있다. 고도로 집적된 반도체 소자에서 고선택비의 금속 하드마스크를 이용하여 피식각막에 고종횡비의 홀 패턴을 형성하는 공정 시, 상기 금속 하드마스크 내의 결정립계(Grain Boundary)에 의하여 상기 홀 패턴에 원하지 않는 왜곡(distortion)을 유발하는 문제점이 있다.
본 발명의 기술적 사상은 이와 같은 문제점을 해결하기 위하여, 질소를 약 15at%(atomic percentage) 내지 약 25at% 포함하는 비정질 금속막을 하드마스크로 사용하는 반도체 제조 방법에 관한 것이다. 제1 단계(S10) 내지 제5 단계(S50)에서의 구체적인 반도체 소자 제조 방법은 후술하는 도 5a 내지 도 5h를 통하여 자세히 설명하도록 한다.
도 2는 본 발명의 기술적 사상의 실시예에 따른 반도체 소자 제조 방법을 실시하기 위해서 이용될 수 있는 공정 챔버의 단면 구성도이다.
도 2를 참조하면, 반도체 제조 장치 중 스퍼터링 장치의 공정 챔버(101)의 구성을 나타내는 개략적인 단면 구성도이다.
금속막을 형성하기 위해서는 여러 가지 박막 형성 기술이 이용될 수 있지만, 박막 형성 시에 과도한 온도가 가해지는 경우, 금속막의 결정화가 진행되기 쉽기 때문에, 다른 박막 형성 기술(예를 들어, 화학 기상 증착 방식)에 비하여 상대적으로 공정 온도가 낮은 물리 기상 증착 방식이 사용될 수 있다.
상기 물리 기상 증착 방식은, 예를 들어, DC 스퍼터링, RF 스퍼터링, 마그네트론(Magnetron) 스퍼터링, 바이어스(Bias) 스퍼터링, 반응(Reactive) 스퍼터링, 직진성 향상을 위한 LTS(Long Throw Sputtering), 콜리메이트(Collimated) 스퍼터링 등일 수 있다.
도면에는 본 발명의 기술적 사상에서 사용될 수 있는 스퍼터링 장치를 구성하는 공정 챔버의 개략적인 단면도를 나타낸다. 스퍼터링 장치는 공정 챔버(101)를 구비하고, 공정 챔버(101) 내에는 기판(S), 예를 들어, 반도체 웨이퍼를 탑재하는 탑재 부재(102)가 설치되어 있다. 공정 챔버(101)의 상부는 오픈 영역(101A)을 가질 수 있고, 공정 챔버(101)의 상부에는 원형의 리드(101B)가 형성되어 있다. 상기 리드(101B) 상에는 절연 부재(105)를 거쳐서 상기 오픈 영역(101A)을 막도록, 도전성의 타겟 지지 부재(104)가 설치되어 있고, 타겟 지지 부재(104)의 하면에는, 원하는 금속막의 조성을 가지는 타겟(103)이 배치되어 있다.
타겟 지지 부재(104)에는 직류 전원(111)이 연결되어 있고, 직류 전원(111)으로부터 타겟 지지 부재(104)를 거쳐서 타겟(103)에 직류 전압이 인가될 수 있다. 또한, 타겟 지지 부재(104)에는 교류 바이어스 발생기(121)가 연결되어 있고, 교류 바이어스 발생기(121)로부터 타겟 지지 부재(104)를 거쳐서 공정 챔버(101) 내에 교류 바이어스가 인가될 수 있다.
공정 챔버(101)의 측벽 상부에는, 공정 챔버(101) 내부로 가스 도입 노즐(135)이 삽입되어 있고, 상기 가스 도입 노즐(135)은 가스 공급관(133)을 거쳐서 공정 가스 공급원(131)에 연결되어 있다. 공정 가스 공급원(131)으로부터 가스 공급관(133) 및 가스 도입 노즐(135)을 거쳐서 공정 챔버(101) 내부에 적어도 한 종류의 공정 가스가 공급될 수 있다.
공정 챔버(101)의 일측벽 하부에는, 공정 챔버(101) 내부의 공정 온도 및 공정 압력을 검출하고 조절할 수 있는 컨트롤러(141)가 접속되어 있다. 또한, 공정 챔버(101)의 타측벽 하부에는, 배기 배관(153)이 연결되어 있고, 진공 펌프(151)에 의해 배기 배관(153)을 거쳐서 공정 챔버(101) 내부가 진공 배기될 수 있다.
이와 같이 구성되는 스퍼터링 장치에 있어서, 탑재 부재(102) 상에 기판(S)을 탑재한 상태로, 진공 펌프(151)에 의해 공정 챔버(101) 내부를 배기하면서, 공정 가스 공급원(131)으로부터 공정 가스를 공정 챔버(101) 내부에 공급하고, 공정 챔버(101) 내를 소정의 진공 분위기로 형성한다. 그 상태에서, 직류 전원(111)으로부터 타겟(103)에 직류 전압을 인가하고, 교류 바이어스 발생기(121)로부터 공정 챔버(101) 내에 교류 바이어스가 인가되도록 한다.
상기 직류 전압 및 상기 교류 바이어스의 인가로 인한 전계에 의해 공정 가스가 전리되어 전자를 생성하고, 상기 전자가 전계에 의해서 드리프트하여, 플라즈마가 형성된다. 상기 플라즈마 중의 공정 이온이 타겟(103)에 물리적인 힘을 가하여 스퍼터링된 금속 입자가 형성되고, 상기 스퍼터링된 금속 입자가 기판(S) 상에 퇴적되어 금속막이 형성된다.
아래의 표 1 내지 표 4를 살펴보면 본 발명의 기술적 사상에 따른 비정질 금속막을 형성하기 위한 실험 결과이다.
Figure pat00001
Figure pat00002
Figure pat00003
Figure pat00004
상기 표 1 내지 표 4에서 가로축은 인가된 교류 바이어스(단위: W)를 나타내고, 세로축은 공급된 공정 가스 중에서 비활성 가스(예를 들어, 아르곤) 대비 질소 가스가 차지하는 유량 비율(단위: %)을 나타낸다. 또한, 표 1은 인가된 직류 전압이 약 2kW, 표 2는 인가된 직류 전압이 약 3kW, 표 3은 인가된 직류 전압이 약 4kW, 표 4는 인가된 직류 전압이 약 5kW인 경우를 각각 나타낸다. 모든 실험에서 공정 온도는 약 100℃, 공정 압력은 질소 가스가 차지하는 유량 비율에 따라 변동될 수 있으나 약 13mTorr 내지 약 20mTorr로 이루어졌다.
즉, 직류 전원, 교류 바이어스, 및 질소 가스 유량비를 변경하면서 비정질 금속막이 형성되는 조건을 실험하였으며, 실험 결과 비정질 금속막이 형성된 시편은 O, 비정질 금속막이 형성되지 않고 적어도 부분적으로 결정질 금속막이 형성된 시편은 X로 표시하였다. 본 발명의 실시예에 따른 비정질 금속막이란 후술하는 도 4에 정의된 바와 같다.
결과적으로 본 발명의 기술적 사상에 따른 비정질 금속막을 형성하기 위하여, 공정 챔버(101)에 직류 전원을 약 2kW 내지 약 5kW로 인가하고, 교류 바이어스를 약 150W 내지 약 400W로 인가하여, 상기 공정 챔버(101) 내에 이온 충격(Ion bombardment)을 일으켜, 금속막의 결정 결함을 유발시켰다.
다만, 상기 실험 조건들은 공정 챔버(101)에서 비정질 금속막을 형성하기 위한 일부 실시예들을 나타낸 것이며, 기판(S) 상에 비정질 금속막이 형성될 수 있는 공정 조건이 상기 실험 조건들에 한정되는 것은 아니다.
도 3은 금속막에 포함되는 질소 조성 차이에 따른 금속막의 결정화 정도를 비교하기 위한 주사전자현미경(SEM) 이미지들이다.
도 3을 참조하면, 질소 조성 차이에 따른 금속막의 결정화 정도를 비교하기 위하여, 앞서 도 2에서 설명한 장치 및 방법을 이용하여 시편을 제작하였다. 타겟은 질소를 포함하지 않는 텅스텐 타겟을 이용하였으며, 공정 가스에서 질소 가스의 함량을 조절하여 금속막에 포함되는 질소 조성 차이를 얻을 수 있었다.
도 3의 (a)를 살펴보면, 텅스텐 박막 내에 질소의 함량이 약 0%인 시편의 이미지를 나타낸다. 이미지 분석 및 성분 분석을 통하여, 박막 내에서 텅스텐이 결정 상태를 이루고 있음을 알 수 있었다.
도 3의 (b)를 살펴보면, 텅스텐 박막 내에 질소의 함량이 약 4.8%인 시편의 이미지를 나타낸다. 이미지 분석 및 성분 분석을 통하여, 박막 내에서 텅스텐이 결정 상태를 이루고 있음을 알 수 있었다. 비록, 도 3의 (a)와 비교하여, 결정화의 정도가 낮아졌음을 보여주고 있으나, 비정질 상태의 금속막으로 형성되지 아니하였음을 알 수 있었다.
도 3의 (c)를 살펴보면, 텅스텐 박막 내에 질소의 함량이 약 10%인 시편의 이미지를 나타낸다. 이미지 분석 및 성분 분석을 통하여, 박막 내에서 텅스텐이 부분적으로 결정 상태 및 비정질 상태를 이루어 각각 분포하고 있음을 알 수 있었다.
도 3의 (d)를 살펴보면, 텅스텐 박막 내에 질소의 함량이 약 20.9%인 시편의 이미지를 나타낸다. 이미지 분석 및 성분 분석을 통하여, 박막 내에서 텅스텐이 비정질 상태를 이루고 있음을 알 수 있었다.
도 3의 (e)를 살펴보면, 텅스텐 박막 내에 질소의 함량이 약 31.2%인 시편의 이미지를 나타낸다. 이미지 분석 및 성분 분석을 통하여, 박막 내에서 텅스텐질화막이 부분적으로 결정 상태 및 비정질 상태를 이루어 각각 분포하고 있음을 알 수 있었다.
도 3의 (f)를 살펴보면, 텅스텐 박막 내에 질소의 함량이 약 38.9%인 시편의 이미지를 나타낸다. 이미지 분석 및 성분 분석을 통하여, 박막 내에서 텅스텐질화막이 결정 상태를 이루고 있음을 알 수 있었다.
이상에서 살펴본 바와 같이, 결정 상태를 갖는 텅스텐 박막, 부분적으로 결정 상태 및 비정질 상태가 혼재되어 있는 텅스텐 박막, 질소가 도핑된 비정질 텅스텐 박막, 부분적으로 결정 상태 및 비정질 상태가 혼재되어 있는 텅스텐질화막, 결정 상태를 갖는 텅스텐질화막까지 금속막에 포함되는 질소 조성 차이에 따라 변화하는 것을 확인하였다.
본 발명의 기술적 사상에 따른 비정질 금속막을 형성하기 위한 금속막 내의 질소 조성은 약 15at% 내지 약 25at%에서 가능함을 알 수 있다. 그 외 범위에서는 금속막은 결정 상태를 갖거나, 결정 상태 및 비정질 상태가 혼재되어 있는 형태로 형성된다는 것을 알 수 있다.
질소 조성이 약 15at% 내지 약 25at%인 경우, 결정 형성이 가능한 텅스텐질화막의 조성비(텅스텐:질소=2:1)에 미치지 못하는 양이므로 텅스텐질화막의 결정을 형성하지는 못한다고 볼 수 있다. 다만, 텅스텐 박막 형성 시, 텅스텐-질소 간의 공유 결합이 가능하므로, 약 150W 내지 약 400W의 교류 바이어스를 인가하여 텅스텐 원소들 간의 규칙적인 배열을 방해함으로써, 최종적인 금속막 구조에서 비정질 상태를 유지할 수 있는 것으로 발명자들은 분석하였다.
도 4는 본 발명의 기술적 사상의 실시예에 따른 반도체 소자 제조 방법으로 제조된 비정질 금속막의 XRD 스펙트럼을 나타내는 도면이다.
도 4를 참조하면, 질소를 약 20.9at% 포함하는 금속막의 2θ 스케일 X선 회절 스펙트럼(XRD)에서, 2θ 수치가 약 39°에서 회절 피크 최대치가 형성되는 모습을 나타낸다.
본 발명의 기술적 사상에 따른 비정질 금속막이란, 명확한 결정성을 가지지 않는 금속막을 의미한다. 금속막의 일부에 매우 미세한 결정화가 존재하더라도, 본 발명의 실시예에 따른 비정질 금속막에 포함되는 것으로 해석한다. 구체적으로 2θ 스케일 XRD에서, 구성 원소의 회절 피크가 존재하지 않는 경우 또는 회절 피크가 존재하더라도 어떠한 원소에도 귀속될 수 없는 넓은 폭의 피크가 존재하는 경우가 이에 해당한다.
따라서, 질소를 약 20.9at% 포함하는 금속막은, 2θ 스케일 XRD에 있어서, 2θ 수치가 약 39°에서 회절 피크 최대치가 형성되고, 2θ 수치가 약 30° 내지 약 50°로 발현하는 넓은 폭의 피크(일반적으로 헤일로 피크로 지칭되는 비정질의 특징으로 나타나는 스펙트럼)에 해당하므로, 비정질 상태로 판단할 수 있다.
도 5a 내지 도 5h는 본 발명의 기술적 사상의 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 단면도들이다.
도 5a를 참조하면, 피식각막(220)이 형성된 기판(210)이 준비된 모습을 나타낸다.
기판(210)은 실리콘(Si), 예를 들어, 결정질 실리콘(Si), 다결정질 실리콘(Si), 또는 비정질 실리콘(Si)을 포함할 수 있다. 다른 실시예들에서, 기판(210)은 저머늄(Ge), 실리콘저머늄(SiGe), 실리콘카바이드(SiC), 갈륨아세나이드(GaAs), 인듐아세나이드(InAs), 또는 인듐포스파이드(InP)와 같은 화합물 반도체를 포함할 수 있다. 일부 실시예들에서, 기판(210)은 도전 영역, 예를 들어, 불순물이 도핑된 웰(well) 또는 불순물이 도핑된 구조체를 포함할 수 있으며, 기판(210)에는 반도체 집적 회로가 포함될 수 있다. 상기 반도체 집적 회로는 트랜지스터, 다이오드, 커패시터, 및 저항체 중에서 선택된 적어도 하나를 포함할 수 있다.
피식각막(220)은 절연성 물질막, 도전성 물질막, 또는 반도체 물질막일 수 있다. 상기 피식각막(220)이 절연성 물질막인 경우, 예를 들어, 실리콘산화막 또는 실리콘질화막이 단독으로 형성된 것일 수 있고, 또는 실리콘산화막 및 실리콘질화막이 교번적으로 적층되어 형성된 것일 수 있다.
도 5b를 참조하면, 피식각막(220) 상에 질소를 15at% 내지 25at% 포함하는 비정질 금속막(230)을 형성할 수 있다.
비정질 금속막(230)은 상기 피식각막(220)과의 관계에서 식각 선택비가 높은, 즉 고선택비를 갖는 물질 중에서 선택될 수 있다. 예를 들어, 금속 및/또는 금속성 물질이 사용될 수 있다. 일부 실시예들에서, 상기 비정질 금속막(230)은 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 망간(Mn), 몰리브덴(Mo), 코발트(Co), 구리(Cu), 니켈(Ni), 철(Fe), 및 루테늄(Ru)으로 이루어진 군으로부터 선택된 하나 이상의 금속을 포함할 수 있다. 본 명세서에서는 상기 비정질 금속막(230)은 텅스텐을 포함하는 것을 예로 들어 설명한다.
상기 비정질 금속막(230)은 비정질 금속 하드마스크(230M, 도 5d 참조)를 형성하기 위한 기초 물질막이다. 하드마스크는 피식각막으로 마스크 패턴을 왜곡 없이 전사할 수 있는 전사 능력이 요구되기 때문에, 패턴을 형성하기 적합한 물질이 사용될 수 있다.
일반적으로 금속막을 하드마스크로 사용 시, 금속의 결정립계에 의하여 식각이 균일하게 이루어지지 않을 경우, 금속막에 형성되는 홀 패턴의 왜곡이 발생하므로, 이웃하는 홀 간의 균일성이 보장되지 않는 문제가 발생할 수 있다. 또한, 후속 공정에서 상기 하드마스크를 식각 마스크로 이용하여 피식각막을 식각하는 공정 시, 홀 패턴의 프로파일(profile)에 따른 틸팅(tilting)이 발생할 문제가 있다.
이러한 문제점을 해결하고자 본 발명의 기술적 사상에서는 하드마스크를 구성하는 금속막을 비정질 금속막(230)으로 형성하는 방법을 사용한다. 이 경우, 비정질 금속막(230)에서는 결정립계에 의해 발생하는 식각 불균일성이 해결될 수 있으므로, 보다 안정적인 홀 패턴의 구현이 가능하다.
상기 비정질 금속막(230)은 앞서 설명한 장치 및 방법으로 형성될 수 있으며, 설명의 편의를 위하여 여기서는 자세한 설명은 생략하도록 한다.
도 5c를 참조하면, 비정질 금속막(230) 상에 제1 개구부(310H)를 가지는 포토레지스트 패턴(310M)을 형성한다.
도시되지는 않았지만, 상기 비정질 금속막(230) 및 상기 포토레지스트 패턴(310M) 사이에 반사 방지막이 형성될 수 있다. 상기 반사 방지막은 무기 반사 방지막, 유기 반사 방지막, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 반사 방지막은 생략될 수 있다.
포토레지스트 패턴(310M)은 홀 패턴, 사각 패턴, 라인 앤드 스페이스 패턴 등으로 형성될 수 있다. 본 명세서에서는 상기 포토레지스트 패턴(310M)이 일정한 간격으로 형성된 제1 개구부(310H)를 가지는 것으로 예시되어 있으나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 예를 들어, 상기 포토레지스트 패턴(310M)은 직선형, 곡선형, 지그재그형 등 다양한 패턴을 가질 수 있으며, 길이 방향을 따라 가변적인 폭을 가질 수도 있다.
도 5d를 참조하면, 노출된 비정질 금속막(230, 도 5c 참조)을 식각함으로써 제2 개구부(230H)를 가지는 비정질 금속 하드마스크(230M)를 형성하여, 피식각막(220)의 상면이 노출되도록 한다.
포토레지스트 패턴(310M)의 제1 개구부(310H)를 통해 노출되는 비정질 금속막(230, 도 5c 참조)을 식각하여, 비정질 금속 하드마스크(230M)를 형성한다. 앞서 설명한 바와 같이, 비정질 금속막(230, 도 5c 참조)은 결정립계를 포함하지 않으므로, 이로 인한 제2 개구부(230H) 간의 왜곡이 발생될 가능성이 결정립계를 포함하는 금속막의 경우에 비하여 매우 낮다. 즉, 상기 포토레지스트 패턴(310M)의 상기 제1 개구부(310H)의 형상이 상기 비정질 금속 하드마스크(230M)의 상기 제2 개구부(230H)의 형상으로 왜곡 없이 전사될 수 있다. 따라서, 이웃하는 제2 개구부(230H) 간의 터짐과 같은 홀 패턴의 변형이 일어나지 않으므로, 보다 안정적인 홀 패턴을 구현할 수 있다.
도 5e를 참조하면, 포토레지스트 패턴(310M, 도 5d 참조)을 제거한다.
상기 포토레지스트 패턴(310M, 도 5d 참조)은 애싱 및 스트립 공정을 이용하여 제거할 수 있다. 상기 포토레지스트 패턴(310M, 도 5d 참조)의 제거 공정은 비정질 금속 하드마스크(230M)에 미치는 영향이 최소화될 수 있는 조건에서 수행될 수 있다.
이로써, 피식각막(220) 상에 제2 개구부(230H)를 가지는 비정질 금속 하드마스크(230M)를 형성할 수 있다. 상기 제2 개구부(230H)의 평면 형상은 아래에서 설명하는 바와 같다.
도 5f를 참조하면, 평면도에서, 비정질 금속 하드마스크(230M)의 제2 개구부들(230H)은 벌집 구조로 배치될 수 있다.
벌집 구조는 육각형의 꼭짓점들(H1, H2, H3, H4, H5, H6)과 중심점(Hc)으로 복수의 제2 개구부들(230H)이 배치되는 구조를 가질 수 있다. 복수의 제2 개구부들(230H)은 제1 방향(X 방향) 및 제2 방향(Y 방향)으로 벌집 구조가 겹쳐서 연속되는 구조로 배치될 수 있다.
구체적으로, 중심 육각형(Hec, 실선으로 도시됨)의 6개의 꼭짓점들(H1, H2, H3, H4, H5, H6) 각각은 이웃하여 배치된 6개의 육각형의 각각의 중심점이 되고, 중심 육각형(Hec)의 중심점(Hc)은 6개의 육각형에 의해 서로 공유되는 구조로 복수의 제2 개구부들(230H)이 배치될 수 있다. 예를 들어, 제2 꼭짓점(H2)이 제2 육각형(He2, 일점쇄선으로 도시됨)의 중심점이 되고, 제5 꼭짓점(H5)은 제5 육각형(He5, 점선으로 도시됨)의 중심점이 되며, 중심 육각형(Hec)의 중심점(Hc)은 제2 육각형(He2) 및 제5 육각형(H25)의 6개의 꼭짓점들 중 하나로서 서로 공유될 수 있다.
복수의 제2 개구부들(230H)의 벌집 구조에서 육각형은 정육각형일 수 있다. 또한, 중심점(Hc)을 공유하는 6개의 삼각형은 모두 정삼각형일 수 있다. 이에 따라, 하나의 육각형 내에서 이웃하는 꼭짓점들 사이 또는 꼭짓점과 중심점 사이는 모두 동일한 간격으로 배치될 수 있다.
이와 같이, 복수의 제2 개구부들(230H)이 벌집 구조로 배치됨으로써, 복수의 제2 개구부들(230H)이 서로 일정한 피치(230HP)를 가질 수 있고, 이에 따라, 후속 공정에서 피식각막(220)에 제3 개구부(220H, 도 5g 참조)를 균일하게 형성하여 신뢰성이 높은 반도체 소자를 제조하는데 기여할 수 있다. 다만, 평면도에서 제2 개구부들(230H)이 이와 같은 구조로 배치되는 것에 한정되는 것은 아니다.
도 5g를 참조하면, 비정질 금속 하드마스크(230M) 상의 불필요한 막들(예를 들어, 반사 방지막)을 제거한 후, 상기 비정질 금속 하드마스크(230M)를 식각 마스크로 이용하여 피식각막(220, 도 5e 참조)을 식각하여 기판(210)의 상면이 노출되도록 제3 개구부(220H)를 가지는 피식각 패턴(220P)을 형성한다.
일부 실시예들에서, 상기 기판(210)의 상면이 노출되지 않도록 피식각 패턴(220P)이 형성될 수도 있다. 비정질 금속막(230, 도 5b 참조)은 상기 피식각막(220, 도 5e 참조)과의 관계에서 식각 선택비가 높은, 즉 고선택비를 갖는 물질 중에서 선택될 수 있음은 앞서 살펴본 바와 같다. 또한, 피식각 패턴(220P)은 고종횡비를 가지는 제3 개구부(220H)를 포함할 수 있다.
고도로 집적된 반도체 소자에서, 피식각 패턴(220P)을 앞서 설명한 벌집 구조와 같은 밀집도가 높은 복수의 제3 개구부들(220H)을 가지는 형태로 형성하는 공정에 있어서, 본 발명의 기술적 사상에 따른 비정질 금속 하드마스크(230M)를 이용하여 복수의 제3 개구부들(220H)에 원하지 않는 왜곡의 유발을 최소화하여 홀 패턴을 형성할 수 있다.
도 5h를 참조하면, 피식각 패턴(220P) 상에 남아 있는 비정질 금속 하드마스크(230M, 도 5g 참조)를 제거하여 소정의 홀 패턴을 형성한 모습을 나타낸다.
일부 실시예들에서, 비정질 금속 하드마스크(230M, 도 5g 참조)는 필요에 따라 제거되지 않을 수도 있다. 피식각 패턴(220P)은 형성된 물질에 따라, 절연 패턴, 금속 패턴, 또는 반도체 패턴과 같은 다양한 패턴을 구성할 수 있다. 완성된 피식각 패턴(220P)을 이용하여 이어지는 반도체 소자 제조 공정을 수행할 수 있다.
이와 같이, 본 발명의 기술적 사상에 따르면 홀 패턴의 왜곡이 적은 비정질 금속 하드마스크를 이용함으로써, 고집적화된 반도체 소자의 미세 패턴을 용이하게 구현할 수 있고, 궁극적으로 반도체 소자의 신뢰성 및 생산성을 향상시킬 수 있다.
도 6a 및 도 6b는 본 발명의 기술적 사상의 실시예에 따른 반도체 소자 제조 방법을 이용하여, 수직형 메모리 소자의 채널을 형성하기 위한 홀 패턴의 제조 방법을 설명하는 단면도들이다.
도 6a를 참조하면, 기판(410) 상에 희생막들(420) 및 층간 절연막들(430)이 교대로 적층되고, 최상층의 층간 절연막(430) 상에 비정질 금속막(440)이 형성된 모습을 나타낸다.
기판(410)은 앞서 도 5a에서 살펴본 바와 실질적으로 동일하므로, 여기서는 자세한 설명을 생략하도록 한다. 일부 실시예들에서, 기판(410)과 희생막들(420) 사이에는 적어도 하나의 트랜지스터를 포함하는 하부 구조체(미도시)가 배치될 수 있다. 다만, 설명의 편의를 위하여 희생막들(420) 및 층간 절연막들(430)이 기판(410) 상에 직접 형성되는 실시예를 설명한다.
희생막들(420)은 복수의 희생막들(421 내지 426)을 포함하고, 층간 절연막들(430)은 복수의 절연막들(431 내지 436)을 포함할 수 있으며, 복수의 희생막들(421 내지 426) 및 복수의 절연막들(431 내지 436)은 도시된 바와 같이 최하층의 희생막(421)을 시작으로 기판(410) 상에 서로 교대로 적층될 수 있다. 희생막들(420)은 층간 절연막들(430)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 즉, 소정의 식각 레시피를 사용하여 희생막들(420)을 식각하는 공정에서, 희생막들(420)은 층간 절연막들(430)의 식각을 최소화하면서 식각될 수 있는 물질로 형성될 수 있다. 이러한 식각 선택성은 층간 절연막들(430)의 식각 속도에 대한 희생막들(420)의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다.
일부 실시예들에서, 희생막들(420)은 층간 절연막들(430)에 대해 약 1:10 내지 약 1:200의 식각 선택비를 가지는 물질들 중의 하나일 수 있다. 예를 들어, 층간 절연막들(430)은 실리콘산화막 및 실리콘질화막 중에서 선택된 어느 하나 또는 그 조합일 수 있고, 희생막들(420)은 실리콘막, 실리콘산화막, 실리콘카바이드, 및 실리콘질화막 중에서 선택된 어느 하나 또는 그 조합으로서, 상기 층간 절연막들(430)과 서로 다른 물질일 수 있다.
일부 실시예들에서, 제1 희생막(421) 및 제6 희생막(426)은 제2 내지 제5 희생막들(422 내지 425)보다 두껍게 형성될 수 있다. 제1 희생막(421) 및 제6 희생막(426)의 두께는 각각 스트링 선택 트랜지스터 및 접지 선택 트랜지스터의 게이트들의 두께를 결정하며, 이들은 메모리 셀 스트링에 충분한 전류가 공급될 수 있도록 제2 내지 제5 희생막들(422 내지 425)의 두께에 의해 그 두께가 결정되는 메모리 셀의 게이트보다 두껍게 형성될 수 있다. 또한, 제1 층간 절연막(431) 및 제6 층간 절연막(436)은 제2 내지 제5 층간 절연막들(432 내지 435)보다 두껍게 형성될 수 있다.
희생막들(420) 및 층간 절연막들(430)의 두께는 다양하게 변형될 수 있으며, 희생막들(420) 및 층간 절연막들(430)을 구성하는 막들의 층수 역시 다양하게 변형될 수 있다.
최상층의 층간 절연막(430)인 제6 층간 절연막(436) 상에 본 발명의 기술적 사상에 따른 질소를 15at% 내지 25at% 포함하는 비정질 금속막(440)을 형성할 수 있다. 상기 비정질 금속막(440)의 형성은 앞서 도 5b에서 설명한 바와 실질적으로 동일하므로, 여기서는 자세한 설명을 생략하도록 한다.
도 6b를 참조하면, 비정질 금속 하드마스크(440M)를 식각 마스크로 이용하여, 제4 개구부들(430H)을 가지는 서로 교대로 적층된 희생 패턴들(420P) 및 층간 절연 패턴들이 형성될 수 있다.
제4 개구부들(430H)은 반도체 영역들 및 절연층들이 형성될 영역을 한정할 수 있다. 제4 개구부들(430H)은 제3 방향(Z 방향)의 깊이를 가지고, 제2 방향(Y 방향)으로 연장하는 트렌치일 수 있다. 또한, 제4 개구부들(430H)은 제1 방향(X 방향)으로 소정의 거리만큼 이격되어 반복적으로 형성될 수 있다.
제4 개구부들(430H)을 형성하기 위하여, 서로 교대로 적층된 희생막들(420, 도 6a 참조) 및 층간 절연막들(430, 도 6a 참조) 상에 제4 개구부들(430H)의 위치를 정의하는 비정질 금속 하드마스크(440M)를 식각 마스크로 사용하여 희생막들(420, 도 6a 참조) 및 층간 절연막들(430, 도 6a 참조)을 교대로 이방성 식각할 수 있다.
비정질 금속 하드마스크(440M)는 비정질 금속막(440, 도 6a 참조)을 앞서 도 5c 내지 도 5e의 단계로 패터닝하여 형성할 수 있다. 수직형 메모리 소자의 채널을 형성하기 위한 홀 패턴으로 이용되는 제4 개구부들(430H)을 형성하는 것은 고종횡비를 가지는 홀 패턴을 형성하는 것이므로, 본 발명의 기술적 사상에 따른 비정질 금속 하드마스크(440M)를 사용하여 홀 패턴의 왜곡을 최소화할 수 있다.
일부 실시예들에서, 희생 패턴들(420P) 및 층간 절연 패턴들(430P)을 관통하는 제4 개구부들(430H)은 도시된 바와 같이 기판(410)의 상면의 일부를 노출하도록 형성될 수 있다. 이에 더하여, 이방성 식각 공정에서 과도 식각(over-etch)의 결과로서, 도시된 바와 같이 제4 개구부(430H) 아래의 기판(410)은 소정의 깊이로 리세스될 수 있다.
상기 공정을 수행한 후, 상기 비정질 금속 하드마스크(440M)는 제거될 수 있다. 도시되지는 않았지만, 제4 개구부들(430H)을 형성한 후, 상기 제4 개구부들(430H)의 측벽 및 하면을 컨포멀하게 덮는 반도체 물질층을 형성하여, 상기 제4 개구부들(430H)에 채널 구조를 형성할 수 있다. 이어지는 후속 공정을 진행하여, 수직형 메모리 소자가 제작될 수 있다.
본 발명의 기술적 사상에 따른 비정질 금속 하드마스크(440M)를 이용하는 경우, 각각의 제4 개구부(430H)가 고종횡비를 가지면서도, 홀 패턴이 왜곡되지 않고 틸팅되지 않도록 할 수 있으므로, 궁극적으로 수직형 메모리 소자의 신뢰성 및 생산성을 향상시킬 수 있다.
도 7a 및 도 7b는 본 발명의 기술적 사상의 실시예에 따른 반도체 소자 제조 방법을 이용하여, 메모리 소자의 실린더형 커패시터를 형성하기 위한 홀 패턴의 제조 방법을 설명하는 단면도들이다.
도 7a를 참조하면, 반도체 기판(810) 상에 실린더형 커패시터를 형성하기 위한 여러 가지 물질층을 형성한 후, 최상부의 물질층 상에 비정질 금속막(850)을 형성한 모습을 나타낸다.
여기서 층간 절연막(813), 컨택 플러그(811), 및 몰드층(825L) 등을 포함하여 비정질 금속막(850)의 아래에 형성된 모든 막들을 물질층으로 총칭할 수 있다.
몰드층(825L)은 실리콘 산화막을 포함할 수 있다. 예를 들어, 몰드층(825L)은 BPSG(Boro Phosphorous Silicate Glass), SOD(Spin On Dielectric), PSG(Phosphorous Silicate Glass), LPTEOS(Low Pressure Tetra Ethyl Ortho Silicate), 또는 PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)와 같은 물질을 사용할 수 있다. 몰드층(825L)은 약 500㎚ 내지 약 4000㎚의 두께로 형성할 수 있으며, 상기 수치에 한정되는 것은 아니다.
이어서, 몰드층(825L) 상에 지지대 형성층(830L)을 형성한다. 여기서, 지지대 형성층(830L)은 후속하는 습식 식각 공정 시, 하부 전극이 쓰러지는 것을 방지하기 위한 구조를 구성하는 물질로서, 예를 들어, 실리콘 질화막 또는 폴리실리콘막과 같은 물질을 사용할 수 있다.
이어서, 지지대 형성층(830L) 상에 희생막(841L)을 형성한다. 여기서, 희생막(841L)은 TEOS, BPSG, PSG, USG(Undoped Silicate Glass), SOD, HDP(High Density Plasma oxide)와 같은 물질을 사용할 수 있다.
이어서, 희생막(841L) 상에 본 발명의 기술적 사상에 따른 질소를 15at% 내지 25at% 포함하는 비정질 금속막(850)을 형성할 수 있다. 상기 비정질 금속막(850)의 형성은 앞서 도 5b에서 설명한 바와 실질적으로 동일하므로, 여기서는 자세한 설명을 생략하도록 한다.
도 7b를 참조하면, 비정질 금속 하드마스크(850M)를 식각 마스크로 이용하여, 희생막(841L, 도 7a 참조), 지지대 형성층(830L, 도 7a 참조), 몰드층(825L, 도 7a 참조) 및 식각 저지막(815L, 도 7a 참조)을 순차적으로 식각한다.
상기 식각 공정을 통해, 희생막(841L, 도 7a 참조)은 희생 패턴(841)이 되고, 지지대 형성층(830L, 도 7a 참조)은 지지대 패턴(830)이 되고, 몰드층(825L, 도 7a 참조)은 몰드 패턴(825)이 되고, 식각 저지막(815L, 도 7a 참조)은 식각 저지 패턴(815)이 된다. 또한, 복수의 제5 개구부들(825H)이 형성되고, 복수의 제5 개구부들(825H)을 통해 컨택 플러그(811)의 상면이 노출될 수 있다.
일부 실시예들에서, 과도 식각을 수반하여 컨택 플러그(811) 상면에 홈(811T)이 형성되도록 할 수 있다. 다른 실시예들에서, 컨택 플러그(811) 상면에 홈이 형성되지 않도록 할 수 있다.
비정질 금속 하드마스크(850M)는 비정질 금속막(850, 도 7a 참조)을 앞서 도 5c 내지 도 5e의 단계로 패터닝하여 형성할 수 있다. 메모리 소자의 실린더형 커패시터를 형성하기 위한 홀 패턴으로 이용되는 제5 개구부들(825H)을 형성하는 것은 고종횡비를 가지는 홀 패턴을 형성하는 것이므로, 본 발명의 기술적 사상에 따른 비정질 금속 하드마스크(850M)를 사용하여 홀 패턴의 왜곡을 최소화할 수 있다.
상기 공정을 수행한 후, 상기 비정질 금속 하드마스크(850M)는 제거될 수 있다. 도시되지는 않았지만, 제5 개구부들(825H)을 형성한 후, 상기 제5 개구부들(825H)의 측벽 및 하면을 컨포멀하게 덮는 반도체 물질층을 형성하여, 상기 제5 개구부들(825H)에 실린더형 커패시터 구조를 형성할 수 있다. 이어지는 후속 공정을 진행하여, 메모리 소자를 제작할 수 있다.
본 발명의 기술적 사상에 따른 비정질 금속 하드마스크(850M)를 이용하는 경우, 각각의 제5 개구부(825H)가 고종횡비를 가지면서도, 홀 패턴이 왜곡되지 않고 틸팅되지 않도록 할 수 있으므로, 궁극적으로 메모리 소자의 신뢰성 및 생산성을 향상시킬 수 있다.
도 8은 본 발명의 기술적 사상의 실시예에 따른 반도체 소자 제조 방법에 의해 제조된 반도체 소자를 포함하는 시스템을 나타내는 구성도이다.
도 8을 참조하면, 시스템(1000)은 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 인터페이스(1040), 및 버스(1050)를 포함한다.
시스템(1000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예들에서, 상기 모바일 시스템은 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일 폰, 디지털 뮤직 플레이어, 또는 메모리 카드일 수 있다.
제어기(1010)는 시스템(1000)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로프로세서, 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러, 또는 이와 유사한 장치로 이루어질 수 있다.
입/출력 장치(1020)는 시스템(1000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(1000)은 입/출력 장치(1020)를 이용하여 외부 장치, 예를 들어, 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1020)는, 예를 들어, 터치 패드, 키보드, 또는 표시장치(display)일 수 있다.
기억 장치(1030)는 제어기(1010)의 동작을 위한 데이터를 저장하거나, 제어기(1010)에서 처리된 데이터를 저장할 수 있다. 상기 기억 장치(1030)는 앞서 설명한 본 발명의 기술적 사상의 실시예에 따른 반도체 소자 제조 방법에 의해 제조된 반도체 소자를 포함할 수 있다.
인터페이스(1040)는 상기 시스템(1000)과 외부 장치 사이의 데이터 전송 통로일 수 있다. 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 및 인터페이스(1040)는 버스(1050)를 통해 서로 통신할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
101: 공정 챔버
111: 직류 전원
121: 교류 바이어스 발생기
131: 공정 가스 공급원
210: 기판
220: 피식각막
230, 440, 850: 비정질 금속막
230M, 440M, 850M: 비정질 금속 하드마스크

Claims (10)

  1. 기판을 준비하는 단계;
    상기 기판 상에 피식각막을 형성하는 단계;
    상기 피식각막 상에 질소를 15at% 내지 25at% 포함하는 비정질(amorphous) 금속막을 형성하는 단계;
    상기 비정질 금속막을 패터닝하여, 비정질 금속 하드마스크를 형성하는 단계; 및
    상기 비정질 금속 하드마스크를 식각 마스크로, 상기 피식각막을 식각하는 단계;
    를 포함하는 반도체 소자 제조 방법.
  2. 제1항에 있어서,
    상기 비정질 금속막을 형성하는 단계는,
    상기 비정질 금속막을 형성하는 공정 챔버에 교류 바이어스(AC Bias)를 150W 내지 400W로 인가하는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제2항에 있어서,
    상기 공정 챔버 내에 이온 충격(Ion bombardment)을 일으켜,
    상기 비정질 금속막의 결정 결함을 유발하는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제2항에 있어서,
    상기 공정 챔버에 직류 전원(DC Power)을 2kW 내지 5kW로 인가하는 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 제2항에 있어서,
    상기 공정 챔버에 비활성 가스 및 상기 비활성 가스의 20% 내지 50%의 유량으로 질소 가스를 공급하는 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 제2항에 있어서,
    상기 공정 챔버의 공정 온도가 75℃ 내지 300℃이고, 공정 압력이 13mTorr 내지 20mTorr인 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 제1항에 있어서,
    상기 비정질 금속막을 형성하는 단계는,
    스퍼터링(Sputtering) 방식을 이용하는 것을 특징으로 하는 반도체 소자 제조 방법.
  8. 제7항에 있어서,
    상기 스퍼터링 방식에 사용되는 타겟은 질소를 포함하지 않는 금속으로 구성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  9. 피식각막이 형성된 기판을 준비하는 단계;
    스퍼터링 장치의 공정 챔버 내에 상기 기판을 인입하는 단계;
    상기 공정 챔버에 교류 바이어스 및 직류 전원을 인가하는 단계;
    상기 공정 챔버에 비활성 가스 및 질소 가스를 공급하여 플라즈마를 생성하는 단계;
    상기 피식각막 상에 질소를 포함하는 비정질 금속막을 형성하는 단계;
    상기 공정 챔버에서 상기 기판을 인출하는 단계;
    상기 비정질 금속막을 패터닝하여, 비정질 금속 하드마스크를 형성하는 단계; 및
    상기 비정질 금속 하드마스크를 식각 마스크로, 상기 피식각막을 식각하는 단계;
    를 포함하는 반도체 소자 제조 방법.
  10. 제9항에 있어서,
    상기 비정질 금속막을 형성하는 단계에서,
    상기 비정질 금속막은 질소를 15at% 내지 25at% 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
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