CN221057428U - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN221057428U
CN221057428U CN202322432440.1U CN202322432440U CN221057428U CN 221057428 U CN221057428 U CN 221057428U CN 202322432440 U CN202322432440 U CN 202322432440U CN 221057428 U CN221057428 U CN 221057428U
Authority
CN
China
Prior art keywords
dielectric
layer
substrate
channel region
isolation structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202322432440.1U
Other languages
English (en)
Inventor
林子敬
吴昀铮
赖俊良
蔡雅怡
杨舜惠
古淑瑗
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Application granted granted Critical
Publication of CN221057428U publication Critical patent/CN221057428U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Element Separation (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

半导体装置包括第一通道区与第二通道区形成于基板上。第一通道区与第二通道区延伸于第一横向方向中并彼此平行。半导体装置包括介电结构，沿着第二横向方向夹设于第一通道区与第二通道区之间，且第二横向方向垂直于第一横向方向。半导体装置包括第一隔离结构，与第一通道区的下侧部分相邻。半导体装置包括第二隔离结构，与第二通道区的下侧部分相邻。第一隔离结构与第二隔离结构具有高度。介电结构的一部分夹设于第一隔离结构与第二隔离结构之间。第一隔离结构与第二隔离结构各自的上侧部分的最大凹陷距离，与高度的第一比例小于约0.1。

Description

半导体装置
技术领域
本实用新型实施例关于含有多个晶体管的半导体装置的制作技术，更特别关于在蚀刻制程时损失的浅沟槽隔离材料最小化与硅(如基板)角最小化。
背景技术
由于多种电子构件如晶体管、二极管、电阻、电容器、与类似物的集成密度持续改良，半导体产业已经历快速成长。集成密度的主要改良来自于重复缩小最小结构尺寸，以整合更多构件至给定面积中。
实用新型内容
在本实用新型又一实施例中，公开半导体装置。半导体装置包括第一通道区与第二通道区形成于基板上。第一通道区与第二通道区延伸于第一横向方向中并彼此平行。半导体装置包括介电结构，沿着第二横向方向夹设于第一通道区与第二通道区之间，且第二横向方向垂直于第一横向方向。半导体装置包括第一隔离结构，与第一通道区的下侧部分相邻。半导体装置包括第二隔离结构，与第二通道区的下侧部分相邻。第一隔离结构与第二隔离结构具有高度。介电结构的一部分夹设于第一隔离结构与第二隔离结构之间。第一隔离结构与第二隔离结构各自的上侧部分的最大凹陷距离，与高度的第一比例小于约0.1，且其中沿着第一隔离结构与第二隔离结构各自的下侧部分延伸的基板的部分的最大凸起距离，与高度的比例小于约0.1。
优选地，该第一通道区与该第二通道区各自包括多个半导体层彼此垂直地分开。
优选地，所述半导体装置更包括多个外延结构，其中该第一通道区与该第二通道区包括至少一个别成对的该些外延结构。
优选地，该第一隔离结构的中心凹陷区的深度平均于3.6nm。
优选地，该第一隔离结构的中心凹陷区的深度为1.6nm至4.6nm。
优选地，该第二隔离结构的中心凹陷区的深度为2.2nm至5nm。
优选地，保留于该第一隔离结构左下侧的该基板的角的深度为1.1nm至1.8nm。
优选地，保留于该第一隔离结构右下侧的该基板的角的深度为0.9nm至5.4nm。
优选地，保留于该第二隔离结构左下侧的该基板的角的深度为1nm至1.8nm。
优选地，保留于该第二隔离结构右下侧的该基板的角的深度为0nm至3.1nm。
附图说明
图1是本实用新型一些实施例中，与此处所述的切割扩散上多晶硅边缘(cutpolysilicon on diffusion edge，CPODE)制程相关的半导体装置的制作方法的流程图。
图2至图29是一些实施例中，以图1的方法制造的晶体管装置于多种制作阶段的多种剖视图与透视图。
图30A及图30B是一些实施例中，对晶体管装置进行蚀刻制程之前与之后的剖视图。
图31是一些实施例中，以图1的方法制造的对准的晶体管装置于蚀刻制程的剖视图。
图32是一些实施例中，以图1的方法制造的晶体管装置于蚀刻制程之后的剖视图。
图33是一些实施例中，以图1的方法制造且具有层叠的晶体管装置于蚀刻制程之后的剖视图，其显示以多种蚀刻阶段进行切割扩散上多晶硅边缘技术不会造成晶体管损伤。
图34是一些实施例中，制作半导体装置所用的方法的流程图。
图35是一些实施例中，采用此处所述的切割扩散上多晶硅边缘技术所制造的晶体管装置的剖视图。
图36是一些实施例中，用于隔离一或多个晶体管装置的切割扩散上多晶硅边缘制程的结果的上视图。
其中，附图标记说明如下：
100，3400：方法
102，104，106，108，110，112，114，116，118，120，122，124，126，128，130，132，134，136，138，140，142，144，3402，3404，3406，3408，3410，3412，3414，3416，3418，3420，3422，3424，3426，3428，3430：步骤200，300，301，402，404，502，504，602，604，702，704，800，802，1002，1004，1102，1104，1202，1302，1304，1402，1404，1502，1504，1600，1702，1704，1900，1902，2002，2004，2102，2104，2202，2204，2302，2304，2402，2404，2502，2504，2602，2604，2702，2704，2802，2804，2902，2904，3000A，3000B，3100，3200，3500：剖视图
202，3502：基板材料
204：牺牲材料
206：硬遮罩材料
302：第一介电材料
304：第二介电材料
400，500，600，700，900，1000，1100，1200，1300，1400，1500，1700，1800，2000，2100，2200，2300，2400，2500，2600，2700，2800，2900：透视图
606：第二牺牲材料
706：第三介电材料
708：衬垫材料
710：第二硬遮罩
712：第一硬遮罩
1006：高介电常数的介电材料
1204：第四介电材料
1306，3506：多晶硅材料
1406：间隔物材料
1408：第四硬遮罩
1410：第三硬遮罩
1412：第二衬垫材料
1602：间隔物
1706：第一掺杂的半导体材料
1708：第二掺杂的半导体材料
1806：层间介电材料
1808，2506：介电层
1810：接点蚀刻停止层材料
2006：硬遮罩层
2106：光阻
2108：第三硬遮罩层
2110：第二硬遮罩层
2806：介电填充材料
2808：介电结构
3002，3004：部分
3102，3104，3106，3202，3204，3206，3208，3210，3212，3508，3510，3512，3514，3516，3518，3520，3522，3524：测量值
3302，3306：边界
3304，3308：区域
3504：浅沟槽隔离材料
3600：上视图
3602：晶体管结构
具体实施方式
下述详细描述可搭配图式说明，以利理解本实用新型的各方面。值得注意的是，各种结构仅用于说明目的而未按比例绘制，如本业常态。实际上为了清楚说明，可任意增加或减少各种结构的尺寸。
下述内容提供的不同实施例或实例可实施本实用新型的不同结构。下述特定构件与排列的实施例是用以简化本实用新型内容而非局限本实用新型。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触的实施例，或两者之间隔有其他额外构件而非直接接触的实施例。此外，本实用新型的多个实例可重复采用相同标号以求简洁，但多种实施例及/或设置中具有相同标号的元件并不必然具有相同的对应关系。
此外，空间相对用语如“在…下方”、“下方”、“较低的”、“上方”、“较高的”、或类似用词，用于描述图式中一些元件或结构与另一元件或结构之间的关系。这些空间相对用语包括使用中或操作中的装置的不同方向，以及图式中所描述的方向。当装置转向不同方向时(旋转90度或其他方向)，则使用的空间相对形容词也将依转向后的方向来解释。
一般而言，本实用新型多种实施例提供含有多个晶体管的半导体装置的制作技术。在制造晶体管装置的同时或之后可形成切点于晶体管形成其中的基板中，使这些晶体管装置可彼此隔离。举例来说，可采用蚀刻制程或技术如切割扩散上多晶硅边缘技术以截断晶体管的至少一部分，以图案化晶体管。切点可填有介电材料，使晶体管彼此电性隔离。然而由于重叠或偏离，这些蚀刻制程(比如在图案化制程时)可能损伤晶体管的外延结构。为了解决问题，这些技术实施方向性的蚀刻轮廓，其于蚀刻穿过晶体管装置的不同深度及/或蚀刻晶体管装置的不同材料或结构时，可采用不同的蚀刻参数。蚀刻制程(有时视作切割扩散上多晶硅边缘技术)可用于自晶体管装置形成其中的材料结构安全地移除材料，而不损伤晶体管装置。经由此处所述的蚀刻制程，可最小化或避免损伤外延结构，在蚀刻制程时损失的浅沟槽隔离材料最小化，硅(如基板)角最小化，且可避免晶体管装置的多晶硅材料弯曲。
图1是一些实施例中，制造晶体管装置所用的方法100的流程图，其与此处所述的切割扩散上多晶硅边缘制程相关。举例来说，方法100的至少一些步骤可用于形成晶体管装置如纳米片晶体管装置、鳍状场效晶体管装置、纳米线晶体管装置、垂直晶体管装置、或类似物，并依据采用切割扩散上多晶硅边缘技术的预定设计使晶体管装置彼此电性隔离。值得注意的是，方法100仅用于举例而非局限本实用新型实施例。综上所述，应理解在图1的方法100之前、之中、与之后可提供额外步骤，且一些其他步骤仅简述于此。此外，可由不同于此处所述的顺序进行方法100的步骤以达所需结果。在一些实施例中，方法100的步骤关于图2至图29所示的晶体管装置于多种制作阶段的透视图与剖视图，其将进一步详述于下。
简要概述，方法100一开始的步骤102形成层状物于基板上。方法100继续进行步骤104以蚀刻层状物并沉积介电层。方法100继续进行步骤106以进行化学机械研磨程序并蚀刻介电层。方法100继续进行步骤108以沉积牺牲材料。方法100继续进行步骤110以沉积硬遮罩与介电材料。方法100继续进行步骤112以蚀刻介电层。方法100继续进行步骤114以沉积高介电常数的介电层，并进行化学机械研磨制程。方法100继续进行步骤116以蚀刻牺牲材料。方法100继续进行步骤118以沉积介电层。方法100继续进行步骤120以沉积多晶硅材料。方法100继续进行步骤122以沉积硬遮罩与间隔物材料。方法100继续进行步骤124以垂直蚀刻材料结构。方法100继续进行步骤126以形成间隔物。方法100继续进行步骤128以外延成长半导体材料。方法100继续进行步骤130以形成层间介电层与接点蚀刻停止层并进行化学机械研磨制程。方法100继续进行步骤132以沉积硬遮罩与光阻。方法100继续进行步骤134以进行切割扩散上多晶硅边缘蚀刻硬遮罩与多晶硅。方法100继续进行步骤136以进行切割扩散上多晶硅边缘蚀刻穿过一或多个层状物。方法100继续进行步骤138以沉积至少一保护层。方法100继续进行步骤140以蚀刻保护层。方法100继续进行步骤142以进行切割扩散上多晶硅边缘蚀刻穿过基板。方法100继续进行步骤144以沉积介电层并进行化学机械研磨制程。
如上所述，图2至图29显示晶体管装置于图1的方法的多种制作阶段的一部分的多种剖视图与透视图。应理解图2至图29的制程步骤可包括数个其他装置如电感、熔丝、电容器、线圈、或类似物，其未显示于图2至图29以求图式清楚。
图2的剖视图200对应步骤102，是采用此处所述的技术制造的半导体装置所用的层状堆叠。层状堆叠可形成于半导体的基板材料202上，且可包括数个基板材料202与牺牲材料204的交错层。可沉积硬遮罩206于牺牲材料204的顶层上。基板材料202的基板可为半导体基板如基体半导体、绝缘层上半导体基板、或类似物，其可掺杂(如掺杂p型掺质或n型掺质)或未掺杂。基板材料202的基板可为晶圆如硅晶圆。一般而言，绝缘层上半导体基板包括半导体材料层形成于绝缘层(未图示)上。举例来说，绝缘层可为埋置氧化物层、氧化硅层、或类似物。绝缘层可提供于基板上，通常为硅基板或玻璃基板。亦可采用其他基板如多层基板或组成渐变基板。在一些实施例中，基板材料202的半导体材料可包括硅；锗；半导体化合物如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、及/或锑化铟；半导体合金如硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、及/或磷砷化镓铟；或上述的组合。可形成一或多层的牺牲材料204于基板材料202上，其可采用材料沉积制程或外延成长制程。牺牲材料204可移除于后续的制程步骤中，且可由不同于基板材料202的材料特性的材料所形成，以利此处所述的选择性移除或沉积技术。牺牲材料204可为半导体合金材料如硅锗。
图3的剖视图300及301对应图1的步骤104，是对图2的结构进行蚀刻制程之后的层状堆叠。如图所示，剖视图300及301显示沉积两层的第一介电材料302与第二介电材料304。虽然图式有两个蚀刻的结构，但应理解装置可包括任何数目的蚀刻的结构，其形成方法可采用合适的图案化与蚀刻技术，且仍属于本实用新型实施例的范畴。
第一介电材料302与第二介电材料304可为任何种类的绝缘材料，包括多种氧化物如氧化硅、氮化物、其他绝缘层、或上述的组合。第一介电材料的层状物的形成方法可采用任何合适的材料沉积技术，比如原子层沉积、高密度等离子体化学气相沉积、可流动的化学气相沉积(比如在远端等离子体系统中沉积化学气相沉积为主的材料，之后固化材料使其转换成另一材料如氧化物)、类似方法、或上述的组合。亦可采用其他介电材料与其他形成方法。在一例中，第一介电材料302或第二介电材料304可为氧化硅。类似地，第二介电材料与第一介电材料可为不同种类，且第二介电材料的沉积方法可采用合适的材料沉积技术。第一介电材料302可作为衬垫，且第二介电材料可沉积于衬垫顶部上，以密封剖视图300所示的蚀刻后的结构。第一介电材料302可为衬垫氧化物。衬垫氧化物(如氧化硅)可为热氧化基板材料202的基板的表面层所形成的热氧化物，但亦可采用其他合适方法形成衬垫氧化物。
图4的透视图400与剖视图402及404对应图1的步骤106，是化学机械研磨制程与蚀刻制程之后的层状堆叠。如图所示，蚀刻制程移除图2及图3所示的硬遮罩206，且化学机械研磨与蚀刻制程使牺牲材料204的最顶层与搭配图3说明的第二介电材料304齐平。剖视图404显示化学机械研磨制程之后的第一介电材料302亦露出于装置顶部。可采用任何合适种类的化学机械研磨制程或蚀刻制程如干蚀刻或湿蚀刻技术，以移除硬遮罩206、第一介电材料302、与第二介电材料304的顶部层。可采用牺牲材料204作为蚀刻停止层，并实施蚀刻技术。
图5的透视图500与剖视图502及504对应图1的步骤106，是进行蚀刻制程以移除第一介电材料302与第二介电材料304的部分之后的层状堆叠。如图所示，选择性蚀刻制程对第一介电材料302与第二介电材料304具有选择性，而不移除牺牲材料204或基板材料202。可进行蚀刻制程直到露出牺牲材料204的最底层，以及牺牲材料204的最底层之下的少部分的基板材料202。可采用任何合适种类的蚀刻剂或材料移除制程，其对第二介电材料304及/或第一介电材料302具有选择性。在一些实施例中，可进行两道蚀刻步骤，一者对第二介电材料304具有选择性，而另一者对第一介电材料302具有选择性。
图6的透视图600与剖视图602及604对应图1的步骤108，是沉积第二牺牲材料606之后的层状堆叠。第二牺牲材料606可为任何合适种类的材料，且可沉积或外延成长于基板材料202或牺牲材料204上。在一些实施例中，第二牺牲材料606与牺牲材料204可为相同材料或不同材料。第二牺牲材料606可为半导体合金材料，比如硅锗或另一合适的牺牲材料。可形成第二牺牲材料606以密封装置顶部，如透视图600与剖视图604所示。第二牺牲材料606可形成为装置上的覆层。
图7的透视图700与剖视图702及704对应图1的步骤110，是形成第一硬遮罩712、第二硬遮罩710、衬垫材料708、与第三介电材料706之后的层状堆叠。可先形成衬垫材料708以覆盖第二牺牲材料606，且可作为覆层。衬垫材料708可沉积为第二牺牲材料606与第三介电材料706之间的薄层界面。衬垫材料708的形成方法可采用任何合适的材料沉积制程，且可包括材料如碳氮化硅。在沉积衬垫材料708之后，可形成第一硬遮罩712于牺牲材料204的顶层上的衬垫材料708之上。第一硬遮罩712可为任何合适的硬遮罩材料如氮化硅，且其图案化与形成方法可采用任何合适的材料沉积技术。可图案化或选择性沉积第二硬遮罩710于第一硬遮罩712的顶部上。第二硬遮罩710的材料可不同于第一硬遮罩712的材料，比如氧化物材料如氧化硅。在形成第一硬遮罩712与第二硬遮罩710之后，可采用前述的类似技术形成衬垫材料708的额外层。接着形成第三介电材料706于衬垫材料708的顶部上。第三介电材料706的形成技术可与搭配图3说明的第二介电材料304的形成技术类似。在一些实施例中，第三介电材料706与第二介电材料304的组成可为相同材料。
图8的剖视图800及802对应图1的步骤112，是移除第一硬遮罩712、第二硬遮罩710、与第三介电材料706之后的层状堆叠。图9的透视图900是相同蚀刻制程之后的层状堆叠。如剖视图800所示，移除第一硬遮罩712与第二硬遮罩710以及第三介电材料706的上侧部分。这可露出衬垫材料708的上侧部分。可采用任何合适的蚀刻制程如干蚀刻制程或湿蚀刻制程，以移除上述材料。如剖视图802所示，可蚀刻第三介电材料706，直到与牺牲材料204的顶层的底部大致齐平。
图10的透视图1000与剖视图1002及1004对应图1的步骤114，是形成高介电常数的介电材料1006之后的层状堆叠。高介电常数的介电材料1006可为具有较大介电常数的绝缘材料。高介电常数的介电材料1006可包括氧化物材料或其他绝缘材料。高介电常数的介电材料1006的形成方法可采用任何合适的材料沉积技术，比如化学气相沉积、物理气相沉积、原子层沉积、或其他合适制程。在形成高介电常数的介电材料1006之后，可进行化学机械研磨制程以平坦化装置。此亦可移除衬垫材料708的上侧部分，并露出牺牲材料204的上侧层。如图所示，化学机械研磨制程后的牺牲材料204与高介电常数的介电材料1006齐平。
图11的透视图1100与剖视图1102及1104对应图1的步骤116，是选择性蚀刻制程之后的层状堆叠。如透视图1100与剖视图1104所示，蚀刻制程可移除牺牲材料204的顶层。透视图1100显示牺牲材料204的非常薄层可保留于基板材料202的顶部上。此外，蚀刻制程可移除第二牺牲材料606的上侧部分。蚀刻制程可对牺牲材料204与第二牺牲材料606具有选择性。在一些实施例中，可采用多个选择性蚀刻制程以移除牺牲材料204与第二牺牲材料606的上侧部分。如图所示，可蚀刻第二牺牲材料606，直到与基板材料202的顶层齐平。
图12的透视图1200与剖视图1202对应图1的步骤118，其为沉积第四介电材料1204之后的层状堆叠。可形成第四介电材料1204如薄层于装置的顶部上。第四介电材料1204可为任何合适种类的绝缘材料如氧化物材料。第四介电材料1204的形成方法可采用任何合适种类的材料沉积技术，比如化学气相沉积、物理气相沉积、原子层沉积、或其他合适制程。第四介电材料1204可电性隔离基板材料202与后续制程步骤所添加的额外材料层。如透视图1200所示，第四介电材料1204可覆盖装置的所有顶部。
图13的透视图1300与剖视图1302及1304对应图1的步骤120，是沉积多晶硅材料1306之后的层状堆叠。如图所示，多晶硅材料1306(有时视作第一栅极材料或结构)覆盖所有装置，且沉积于搭配图12说明的第四介电材料1204上。多晶硅材料1306可作为占位区，其于之后的制程步骤可移除以形成金属栅极材料。多晶硅材料1306的沉积方法可采用任何合适的材料沉积技术，比如原子层沉积、化学气相沉积、物理气相沉积、或其他技术。多晶硅材料1306可依据装置的设计参数沉积至预定厚度。
图14的透视图1400与剖视图1402及1404对应图案化与蚀刻多晶硅材料1306之后的层状堆叠。为了蚀刻多晶硅材料1306，可先图案化第三硬遮罩1410与第四硬遮罩1408于多晶硅材料1306的顶部上。举例来说，图案化第三硬遮罩1410与第四硬遮罩1408的方法可采用光阻材料，使第三硬遮罩1410与第四硬遮罩1408形成带状物而垂直于自牺牲材料204与基板材料202所形成的鳍状结构。第三硬遮罩1410与第四硬遮罩1408可与搭配图7说明的第一硬遮罩712与第二硬遮罩710类似，且可采用类似材料与类似的形成技术。在沉积第三硬遮罩1410与第四硬遮罩1408之后，可选择性地垂直蚀刻多晶硅材料1306，使蚀刻制程不移除第三硬遮罩1410与第四硬遮罩1408之下的多晶硅材料1306。可采用任何合适的垂直蚀刻制程或材料移除制程。
在蚀刻多晶硅材料1306之后，可沉积第二衬垫材料1412的层状物于装置顶部上，以覆盖多晶硅材料1306、第三硬遮罩1410、第四硬遮罩1408、基板材料202、与高介电常数的介电材料层1006。第二衬垫材料1412可与搭配图7说明的衬垫材料708类似。第二衬垫材料1412可为任何合适种类的绝缘材料，比如氧化物或另一种类的绝缘层。在沉积第二衬垫材料1412之后，可沉积间隔物材料1406的层状物于装置上。如图所示，间隔物材料层可一致地覆盖装置表面上的所有材料。间隔物材料1406的沉积方法可采用任何合适的材料沉积技术，比如原子层沉积、化学气相沉积、物理气相沉积、或其他技术。间隔物材料可用于保护装置上的材料免于后续制程步骤中的蚀刻制程。
图15的透视图1500与剖视图1502及1504对应图1的步骤124，是垂直蚀刻制程之后的层状堆叠。如图所示，可垂直蚀刻之前制程步骤新添的材料，以产生数个穿孔于多晶硅材料1306的结构之间的基板材料202中。可进行垂直蚀刻制程以蚀刻基板至低于牺牲材料204的最底层。如剖视图1502所示，穿孔可穿过基板材料202与牺牲材料204的交错层状物。蚀刻制程相对于穿孔的侧部，造成牺牲材料204的层状物凹陷。第三硬遮罩1410、第四硬遮罩1408、与间隔物材料1406保护多晶硅材料1306免于蚀刻制程，使蚀刻制程后的多晶硅材料1306维持完整并定义每一穿孔的墙。虽然蚀刻牺牲材料204的一些层状物，牺牲材料204的部分保留于每一多晶硅材料1306的结构之下。
图16的剖视图1600对应图1的步骤126，是形成间隔物1602于牺牲材料204上之后的层状堆叠。如上所述，之前的蚀刻制程使牺牲材料204的层状物造成基板材料202中的穿孔的墙部分稍微凹陷。间隔物1602的组成可为基板材料202的层状物之间的气隙，其可产生于使牺牲材料204凹陷的步骤。间隔物1602的组成亦可为任何合适种类的较低介电常数的绝缘材料，比如氧化硅、碳氮氧化硅、或类似物。可采用任何合适的沉积方法如热氧化、化学气相沉积、或类似方法，以形成间隔物1602。图16所示的间隔物1602的形状与形成方法仅为非限制性的例子，而其他形状与形成方法亦属可能。这些变化与其他变化完全包含于本实用新型实施例的范畴。
图17的透视图1700与剖视图1702及1704对应图1的步骤128，是外延成长第一掺杂的半导体材料1706与第二掺杂的半导体材料1708之后的层状堆叠。第一掺杂的半导体材料1706与第二掺杂的半导体材料1708各自的外延成长法可采用基板材料202的基板作为之前蚀刻步骤形成的穿孔中的晶种材料。为了形成第一掺杂的半导体材料1706与第二掺杂的半导体材料1708，可进行选择性图案化制程以引导外延成长第一掺杂的半导体材料1706与第二掺杂的半导体材料1708于每一穿孔的个别区域中。举例来说，可采用介电材料(未图示)或其他遮罩材料以避免外延成长于基板材料202的一些区域上，而选择性成长p型半导体材料与n型半导体材料。
可掺杂第一掺杂的半导体材料1706与第二掺杂的半导体材料1708，使其具有相同不同的极性。第一掺杂的半导体材料1706与第二掺杂的半导体材料1708的杂质浓度可为约1x1019 cm-3至约1x1021 cm-3。可布植p型杂质如硼或铟与n型杂质如磷或砷至第一掺杂的半导体材料1706或第二掺杂的半导体材料1708中。在一些实施例中，可再成长第一掺杂的半导体材料1706与第二掺杂的半导体材料1708时进行原位掺杂。
图18及图19的透视图1800与剖视图1900及1902对应图1的步骤130，是沉积接点蚀刻停止层材料1810、层间介电材料1806、与介电层1808之后的层状堆叠。首先形成接点蚀刻停止层材料1810于第一掺杂的半导体材料1706与第二掺杂的半导体材料1708上。接点蚀刻停止层材料1810在后续的蚀刻制程中可作为蚀刻停止层，且可包括合适材料如氧化硅、氮化硅、氮氧化硅、上述的组合、或类似物，且其形成方法可为合适的形成方法如化学气相沉积、物理气相沉积、上述的组合、或类似方法。
接着形成层间介电材料1806于接点蚀刻停止层材料1810上。在一些实施例中，层间介电材料1806的组成可为介电材料如氧化硅、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、未掺杂的硅酸盐玻璃、或类似物，且其沉积方法可为任合适方法如化学气相沉积、等离子体辅助化学气相沉积、或可流动的化学气相沉积。在形成层间介电材料1806之后，可视情况形成介电层1808于层间介电材料1806上。介电层1808可作为保护层，以在后续蚀刻制程中保护层间介电材料1806或减少层间介电材料1806的损失。介电层1808的组成可为合适材料如氮化硅、碳氮化硅、或类似物，其形成方法可采用合适方法如化学气相沉积、等离子体辅助化学气相沉积、或可流动的化学气相沉积。在形成介电层1808之后，可进行平坦化制程如化学机械研磨制程以达介电层所用的齐平上表面。化学机械研磨亦可移除第三硬遮罩1410与第四硬遮罩1408与接点蚀刻停止层材料1810的部分。一些实施例在平坦化制程之后，介电层1808的上表面与多晶硅材料1306的上表面齐平。
图20的透视图2000与剖视图2002及2004对应图1的步骤132，是开始进行切割扩散上多晶硅边缘制程的层状堆叠。切割扩散上多晶硅边缘制程一开始可先沉积硬遮罩层2006于装置表面上。硬遮罩层2006可为任何合适种类的介电材料如氮化硅、碳氮化硅、或类似物，且其形成方法可采用合适方法如化学气相沉积、等离子体辅助化学气相沉积、或可流动的化学气相沉积。在形成硬遮罩层2006之后，可进行平坦化制程如化学机械研磨制程。
图21的透视图2100与剖视图2102及2104仍对应图1的步骤132，是进行切割扩散上多晶硅边缘制程的层状堆叠。如图所示，第二硬遮罩层2110与第三硬遮罩层2108形成于硬遮罩层2006的顶部上，之后形成图案化的光阻2106的层状物。如图所示，图案化的光阻包括槽状开口，其位置可引导后续的蚀刻制程。为了图案化光阻2106，可沉积、照射(曝光)、与显影光阻2106以移除光阻2106的预定部分。光阻2106的保留部分可保护下方层免于后续的制程步骤如蚀刻。
图22的透视图2200与剖视图2202及2204对应图1的步骤134，是进行切割扩散上多晶硅边缘制程以隔离后续形成于层状堆叠中的一或多个晶体管结构的层状堆叠。如图所示，采用合适的蚀刻制程移除光阻2106、第二硬遮罩层2110、与第三硬遮罩层2108以及硬遮罩层2006的槽状部分。如图所示，可自硬遮罩移除之前由光阻2106中的对应开口定义的槽状部分。蚀刻制程可为朝向多晶硅材料1306垂直蚀刻制程，而多晶硅材料1306作为蚀刻停止层。
图23的透视图2300与剖视图2302及2304仍对应图1的步骤134，是进行切割扩散上多晶硅边缘制程的层状堆叠。如图所示，在朝向基板材料202的基板的方向中进行额外垂直蚀刻制程，以移除多晶硅材料1306的一部分(如第一蚀刻制程的至少一部分)。可采用任何合适的蚀刻制程如干蚀刻制程或湿蚀刻制程以移除多晶硅材料1306。举例来说，蚀刻制程可关于变压器耦合等离子体或感应式耦合等离子体的蚀刻技术，以方向性地移除多晶硅材料1306。第四介电材料1204可作为蚀刻制程的蚀刻停止层。蚀刻制程可为方向性，以移除硬遮罩层2006所定义的预定槽状的多晶硅材料。
举例来说，为了进行蚀刻制程，可采用特定蚀刻条件以最小化或避免多晶硅材料1306的侧表面弯曲，并达到此处所述的结果。由于自装置顶部朝底部进行垂直蚀刻，蚀刻制程可先蚀刻穿过硬遮罩层2006与多晶硅材料1306。如搭配图33说明的内容，在达到边界3302之前，可采用任何合适的蚀刻技术移除多晶硅材料1306。举例来说，切割扩散上多晶硅边缘蚀刻制程可包括或关于方向性蚀刻多晶硅材料1306以控制弯曲，比如设置氧气流动时间(或速率)、氩气溅镀时间(或速率)、及/或硅烷、氮气、氧气、及/或氯气的至少一者的循环、与其他参数的至少一者。举例来说，蚀刻多晶硅材料1306的蚀刻制程所用的气体可采用约100sccm至约200sccm的氧气流；含有约0至100sccm的四氟化碳与约500sccm至约1000sccm的氩气的氩气溅镀；含有约0至约50sccm的硅烷、约0至约100sccm的氮气、约0至约100sccm的氧气、与约100sccm至约500sccm的氯气的循环；或类似物。因此如之前与之后的比较所示，采用蚀刻制程可最小化或控制多晶硅材料1306的弯曲，以提供较垂直或平直的多晶硅材料1306的侧表面。这可避免任何不想要的短路、漏电流、或无法适当作用的逻辑电路。
在图1的步骤134中，不采用此处所述的特定蚀刻技术的蚀刻制程之前与之后的比较分别如图30A及图30B所示。图30A是不采用此处所述的特定蚀刻技术的晶体管装置的剖视图3000A。图30B是采用此处所述的蚀刻技术的晶体管装置的剖视图3000B。举例来说，可采用一或多道蚀刻制程蚀刻多晶硅材料1306。然而如剖视图3000A的部分3002所示，不采用此处所述的蚀刻制程可能诱发弯曲于多晶硅材料1306的侧表面(比如开口弯曲而露出第四介电材料1204、层状堆叠、或其他结构或材料的至少一者的表面，如搭配图23说明的内容)。如图所示，在此处所述的蚀刻制程之后，可避免或控制蚀刻制程时的多晶硅材料的弯曲(如剖视图3000B的部分3004所示)。
图24的透视图2400与剖视图2402及2404对应图1的步骤136，是进行切割扩散上多晶硅边缘制程的层状堆叠。在切割扩散上多晶硅边缘制程中的此阶段，可采用一或多道方向性蚀刻制程(如第二蚀刻制程的至少一部分)以移除层状堆叠的至少一部分，比如位于硬遮罩层2006所定义的槽之下的第四介电材料1204、基板材料202的一或多层、与牺牲材料204的一或多层。在一些例子中，基板材料202的层状物与牺牲材料204的一或多层可对应或可为层状堆叠的多种通道区的一通道区的一部分，比如各自延伸于第一横向方向中且含有个别成对的外延结构。在一些例子中，基板材料202的层状物(如半导体层)可彼此垂直隔有至少一间隔物1602或牺牲材料204。基板材料202的层状物可接触对应的成对外延结构(如第一掺杂的半导体材料1706)。为了移除一或多个通道区的一部分，可采用特定的蚀刻制程以最小化浅沟槽隔离(包括第三介电材料706及/或衬垫材料708)的损失或减少浅沟槽隔离的凹陷(比如浅沟槽隔离凹陷小于10nm)。在多种实施方式中，通道区可包括个别的下侧部分。相邻的下侧部分可彼此格有对应的多种隔离结构之一(如第二介电材料304或相邻的通道区的下侧部分之间的其他相关材料)。
举例来说，为了进行蚀刻制程，可采用特定的蚀刻条件以最小化浅沟槽隔离损失以达此处所述的结果。当蚀刻制程(如搭配图33说明的蚀刻制程)达到边界3302时，可采用低选择性的蚀刻制程以击穿第四介电材料1204(如图23所示)。蚀刻制程所用的气体可采用0至约200sccm的四氟化碳与约100sccm至约1000sccm的氩气。一旦蚀刻氧化物层，可在区域3304(包含或关于一或多个通道区)中继续方向性蚀刻制程。在此区域中，除了氧化硅沉积制程之外，可进行相对于间隔物1602对基板材料202具有高选择性的蚀刻制程。基板蚀刻制程可采用约100sccm至约1000sccm的溴化氢、约0至约100sccm的氧气、与约100sccm至约1000sccm的氩气。
图25的透视图2500与剖视图2502及2504对应图1的步骤138，是沉积至少一保护层之后的层状堆叠。在移除含有一或多层的基板材料202与一或多层的牺牲材料204的通道区的至少一部分之后，可进行氧化硅沉积制程以沉积至少一介电层2506。在一些实施例中，可进行数个氧化硅沉积制程(有时可视作循环)。介电层2506的组成可为任何合适的介电材料。介电层2506可对应或视作保护层，比如保护外延成长的半导体材料或结构。介电层2506可覆盖层状堆叠的露出表面，如图25所示。氧化硅沉积制程可关于沉积制程与氧化制程。举例来说，沉积制程可采用约0至约100sccm的硅烷、约100sccm至约500sccm的溴化氢、与约100sccm至约1000sccm的氩气。氧化制程可采用约10sccm至约200sccm的氧气。
图26的透视图2600与剖视图2602及2604对应图1的步骤140，对层状堆叠进行切割扩散上多晶硅边缘制程。在氧化硅沉积制程之后，可采用合适的蚀刻技术蚀刻介电层2506的一部分。举例来说，可采用低选择性的蚀刻制程以击穿介电层2506(如保护层)。蚀刻制程所用的气体可采用约0至约200sccm的四氟化碳与约100sccm至约1000sccm的氩气。如搭配图33说明的内容，低选择性的蚀刻制程可移除边界3306的介电层2506的部分。一旦进行低选择性的蚀刻制程，可露出硬遮罩层2006的上表面与基板材料202的至少一部分的表面。在此例中，介电层2506可保留于开口(比如由一或多道蚀刻制程所形成)的侧表面或侧表面周围，比如保留于至少一通道区的侧表面、硬遮罩层2006、或多晶硅材料1306(比如沿着不同于通道区的延伸方向的第二横向方向延伸的栅极结构)上。
图27所示的透视图2700与剖视图2702及2704对应图1的步骤142，对层状堆叠进行切割扩散上多晶硅边缘制程。剖视图2704可对应或关于沿着介电结构2808的长度方向(如第一方向或第二横向方向)的切线，如图36的上视图所示。在切割扩散上多晶硅边缘制程的此阶段中，可采用一或多道方向性蚀刻制程(如第三蚀刻制程的一部分)以移除基板材料202的部分，比如经由此处所述的脉冲信号移除的通道区的下侧部分。此阶段的蚀刻制程的部分可移除或蚀刻介电层2506。为了移除层状堆叠的一或多个部分，可采用特定的蚀刻制程以最小化浅沟槽隔离凹陷(比如凹陷小于10nm)，或最小化保留于至少一浅沟槽隔离的下表面周围的基板材料202的基板角(如硅角小于10nm)。未采用此处所述的技术的实施方式，在蚀刻制程的同时或之后可能造成浅沟槽隔离的凹陷过多，或保留于至少一浅沟槽隔离的底部周围的基板材料202的基板角过多。
举例来说，进行蚀刻制程时可采用特定蚀刻条件以最小化浅沟槽隔离损失、最小化硅角、并达到此处所述的结果。如搭配图33说明的内容，当蚀刻制程达到边界3306或继续进行到区域3308时，可进行硅蚀刻制程以移除基板材料202的基板的一部分(如图27所示)。蚀刻制程所用的气体可采用约100sccm至约1000sccm的溴化氢、约0至约100sccm的氧气、与约100sccm至约1000sccm的氩气。切割扩散上多晶硅边缘制程造成的结构剖视图如图31至图33所示。切割扩散上多晶硅边缘制程造成的结构上视图如图36所示。
图36所示的上视图3600是一些实施例中，隔离或图案化一或多个晶体管装置所用的切割扩散上多晶硅边缘制程的结果。如上视图3600所示，切割扩散上多晶硅边缘制程可采用蚀刻与置换多晶硅材料1306的部分成介电填充材料如介电结构2808，使独立的晶体管结构3602(如个别的栅极结构如多晶硅材料1306)彼此隔离，如搭配图28详述的内容。采用这些技术的蚀刻制程以隔离此处所述的晶体管结构，可不损伤晶体管结构的任何部分(如最小化多晶硅材料1306的弯曲、最小化浅沟槽隔离的凹陷、最小化硅角、避免损伤外延结构、或类似功效)，以减少漏电流。
图31是采用此处所述的技术对此处所述的层状堆叠进行蚀刻制程的剖视图3100。如图所示，由于结构自对准，即使具有一或多个重叠，仍可最小或避免损伤外延结构(如第一掺杂的半导体材料1706)。虽然存在层叠偏移(比如此例的约6nm)，蚀刻区仍可维持实质上垂直，以最小地或不损伤外延结构。在此例中，测量一或多道蚀刻制程所形成的开口尺寸。举例来说，层间介电材料1806的顶部的测量值3102可包括平均宽度如26.7nm，最大宽度如27.5nm，与最小宽度如25.2nm。层间介电材料1806的底部(或第一掺杂半导体材料1706)的测量值3104可包括平均宽度如23.2nm、最大宽度如26.1nm、与最小宽度如21.3nm。自测量值3104的部份至开口底部的测量值3106可包括平均深度如65.1nm、最大深度如66.3nm、与最小深度如63.0nm。举例来说，层叠偏移的测量值3108可包括平均偏移如5.8nm、最大偏移如7.3nm、与最小偏移如4.8nm。
图32显示采用此处所述的技术进行蚀刻制程后的层状堆叠的剖视图3200，其与图27所示的内容类似。如图所示，可最小化或减少浅沟槽隔离(如第二介电材料304)的凹陷与保留于浅沟槽隔离的底部周围的基板材料202的基板角(有时视作硅角)，比如使凹陷或基板角小于约10nm。在一些实施例中，浅沟槽隔离的凹陷可视作浅沟槽隔离的上侧部分的凹陷距离，而保留的基板角可视作沿着浅沟槽隔离的下侧部分延伸的基板的一部分的凸起距离。
举例来说，可对一或多个浅沟槽隔离(如隔离结构)、基板材料202的基板、与通道区的底部开口的深度的一或多者的尺寸进行测量。举例来说，浅沟槽凹陷的左上侧部分的测量值3202可包括深度平均于约9.1nm，或深度如约6.8nm至约10nm。浅沟槽隔离凹陷的右上侧部分的测量值3204可包括深度平均于约8.9nm，或深度如约6nm至约12.1nm。如此一来，一些实施例的浅沟槽隔离的凹陷与浅沟槽隔离的高度的比例小于约0.15。浅沟槽隔离的左下部分的保留的基板材料202的基板角的测量值3206可包括深度平均于约7.7nm，或深度如约6.4nm至约9.4nm。浅沟槽隔离的右下部分的保留的基板材料202的基板角的测量值3208可包括深度平均于约6.2nm，或深度如约5.8nm至约6.7nm。第一通道区的下侧部分(如搭配图33说明的区域3308)的深度的测量值3210可包括深度平均于约174.9nm，或深度如约168.8nm至约179.8nm。第二通道区的下侧部分的深度的测量值3212可包括深度平均于约176.7nm，或深度如约172.2nm至约179.8nm。如此一来，一些实施例的保留的基板角与浅沟槽隔离的高度的比例小于约0.11。
图33是图1的方法所制造且具有层叠的晶体管装置于蚀刻制程之后的剖视图，其显示以多种蚀刻阶段进行切割扩散上多晶硅边缘技术不会造成晶体管损伤。实施此技术的蚀刻制程工具可包括感应式耦合等离子体或射频功率产生器所驱动的偶极天线等离子体源。可采用13.56MHz或27MHz的频率。制程腔室的操作压力可为约3mTorr至约150mTorr，且温度可为约20℃至约140℃。可操作射频功率产生器以提供介于约100瓦至约1500瓦的源功率，且可由占空比为约20％至100％的脉冲信号控制射频功率产生器的输出。可提供射频偏功率至基座，其可为约10瓦至约600瓦。
如上所述，可采用一或多道蚀刻制程以移除层状堆叠的部分。举例来说，可采用第一蚀刻制程以蚀刻边界3302之中或之上的区域，比如移除多晶硅材料1306的至少一部分。此外，可采用第二蚀刻制程以移除区域3304中的牺牲材料204的一或多层与基板材料202的一或多层(如通道区)。此外，可采用第三蚀刻制程以移除区域3308中(比如位于或低于边界3306)的基板材料202的部分(如通道区的下侧部分)。
图28对应图1的步骤144，是沉积一或多个介电材料于装置的蚀刻区中之后的层状堆叠的透视图2800与剖视图2802及2804。剖视图2802可对应或关于沿着介电结构2808的长度方向(如第一横向方向或第二横向方向)的切线，其显示于图36的上视图中。剖视图2804可对应或关于沿着介电结构2808的长度方向(如第一横向方向或第二横向的另一者)的切线，其显示于图36的上视图中。如图所示，可先沉积介电填充材料的第一薄层于整个装置上。介电填充材料2806可为任何合适的介电材料，比如氧化硅、氮氧化硅、或类似物。在形成介电填充材料2806的层状物之后，可形成第二介电填充材料如介电结构2808以填入多种蚀刻制程所形成的开口中。第二介电填充材料如介电结构2808的组成可为氮化硅、氮氧化硅、碳氮化硅、或类似物。介电填充材料2806与第二介电填充材料如介电结构2808各自的形成方法可采用合适的材料沉积技术，比如原子层沉积、化学气相沉积、物理气相沉积、可流动的化学气相沉积、或类似技术。举例来说，形成第二介电填充材料如介电结构2808可使通道区对应的成对外延结构彼此电性隔离。
图29的透视图2900与剖视图2902及2904仍对应图1的步骤144，是进行化学机械研磨制程之后的层状堆叠。在沉积第二介电填充材料如介电结构2808之后，可进行平坦化制程如化学机械研磨制程，以达装置所用的齐平上表面。化学机械研磨亦可移除硬遮罩层2006与介电填充材料2806的上侧部分。一些实施例在平坦化制程之后，第二介电填充材料如介电结构2808的上表面与多晶硅材料1306的上表面齐平。
在多种实施方式中，可移除多晶硅材料1306(或一或多个其他结构或材料)以置换成主动栅极结构或材料。举例来说，可移除多晶硅材料1306、第四介电材料1204、与牺牲材料204。在移除步骤之后，可形成多个主动栅极结构(如金属栅极结构，未图示)。举例来说，多晶硅材料1306之前可作为虚置栅极结构，其可置换成数个主动栅极结构。因此主动栅极结构可各自包覆个别的数个基板材料202的层状物。如搭配图36说明的内容，主动栅极结构(与多晶硅结构1306的位置相关)可彼此物理与电性地隔有介电结构2808。由于介电结构2808的轮廓如上所述，其有利于形成主动栅极结构。
主动栅极结构可形成于通道区上，以产生晶体管装置于层状堆叠中。主动栅极结构可包括栅极介电层、金属栅极层、与一或多个其他层(未图示以求图式清楚)。举例来说，主动栅极结构可各自额外包括盖层与粘着层。盖层可保护下方的功函数层免于氧化。在一些实施例中，盖层可为含硅层如硅层、氧化硅层、或氮化硅层。粘着层可作为下方层与后续形成于粘着层上的栅极材料(如钨)之间的粘着层。粘着层的组成可为合适材料如氮化钛。
可沉积栅极介电层以各自围绕成长于基板材料202的层状物上的半导体材料。栅极介电层可包括氧化硅、氮化硅、或上述的多层。在实施例中，栅极介电层可各自包括高介电常数的介电材料。在这些实施例中，栅极介电层各自的介电常数可大于约7.0，且可包括铪、铝、锆、镧、镁、钡、钛、铅、或上述的组合的金属氧化物或硅酸盐。栅极介电层的形成方法可包括分子束沉积、原子层沉积、或类似方法。举例来说，栅极介电层各自的厚度可介于约至约/>之间。
金属栅极层可各自形成于个别的栅极介电层上。金属栅极层可形成于多晶硅材料1306之前占据的区域中。在一些实施例中，金属栅极层可各自为p型功函数层、n型功函数层、上述的多层、或上述的组合。综上所述，一些实施例的金属栅极层可各自是做功函数层。在此处所述的内容中，功函数层亦可视作功函数金属。p型装置所用的栅极结构中包含的p型功函数金属的例子，可包括氮化钛、氮化钽、钌、钼、铝、氮化钨、锆硅化物、钼硅化物、钽硅化物、镍硅化物、其他合适的p型功函数材料、或上述的组合。n型装置所用的栅极结构中包含的n型功函数金属的例子，可包括钛、银、钽铝、碳化钽铝、氮化钛铝、碳化钽、碳氮化钽、氮化钽硅、锰、锆、其他合适的n型功函数材料、或上述的组合。
如图34所示的一些实施例，制造晶体管装置所用的方法3400的流程图关于此处所述的切割扩散上多晶硅边缘制程。举例来说，方法3400的至少一些步骤可用于形成晶体管装置如纳米片晶体管装置、鳍状场效晶体管装置、纳米线晶体管装置、垂直晶体管装置、或类似物，且可依据采用切割扩散上多晶硅边缘技术的预定设计使晶体管装置彼此电性隔离。值得注意的是，方法3400仅用于举例而非局限本实用新型实施例。综上所述，应理解可在图34的方法3400之前、之中、与之后提供额外步骤，且一些其他步骤仅简述于此。此外，可由不同于此处所述的顺序进行方法3400的步骤以达所需结果。在一些实施例中，方法3400的步骤可与晶体管于图2至图29所示的多种制作阶段中的多种透视图与剖视图相关(比如与图1类似)，其将详述于下。
简要概述，方法3400一开始的步骤3402形成层状物于基板上。方法3400继续进行步骤3404以蚀刻介电层(如形成浅沟槽隔离)。方法3400继续进行步骤3406以沉积介电层。方法3400继续进行步骤3408以沉积多晶硅材料。方法3400继续进行步骤3410以沉积硬遮罩与间隔物材料。方法3400继续进行步骤3412以垂直蚀刻材料结构。方法3400继续进行步骤3414以形成间隔物。方法3400继续进行步骤3416以外延成长半导体材料。方法3400继续进行步骤3418以形成层间介电层与接点蚀刻停止层，并进行化学机械研磨制程。方法3400继续进行步骤3420以沉积硬遮罩与光阻。方法3400继续进行步骤3422以切割扩散上多晶硅边缘制程蚀刻硬遮罩与多晶硅。方法3400继续进行步骤3424以切割扩散上多晶硅边缘制程蚀刻穿过一或多层。方法3400继续进行步骤3426以沉积至少一保护层。方法3400继续进行步骤3428以蚀刻保护层。方法3400继续进行步骤3430以进行切割扩散上多晶硅边缘蚀刻穿过基板。方法3400继续进行步骤3432以沉积介电层并进行化学机械研磨制程。
在多种实施方式中，方法3400的一或多个步骤可包括、对应、或可为方法100的一或多个步骤的一部分，如搭配图1说明的内容。方法3400的一或多道步骤可对应图2至图29的至少一者。举例来说，步骤3402包括的特征可为搭配图2说明的内容。在此阶段中，可形成层状堆叠于半导体基板上，且层状堆叠可包括数个交错的基板材料(如基板材料202)与第一牺牲材料(如牺牲材料204)的层状物。硬遮罩材料(如硬遮罩206)可沉积于牺牲材料的顶层上。在一些例子中，此阶段的基板上的层状物可包括基板材料而不具有其他种类的材料。基板材料可对应图35所示的基板材料3502。
基板可为半导体基板如基体半导体、绝缘层上半导体基板、或类似物，其可掺杂(如掺杂p型掺质或n型掺质)或未掺杂。基板可为晶圆如硅晶圆。一般而言，绝缘层上半导体基板包括半导体材料层形成于绝缘层上。举例来说，绝缘层可为埋置氧化物层、氧化硅层、或类似物。绝缘层可提供于基板上，比如硅基板或玻璃基板上。亦可采用其他基板如多层基板或组成渐变基板。在一些实施例中，基板的半导体材料可包括硅；锗；半导体化合物如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、及/或锑化铟；半导体合金如硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、及/或磷砷化镓铟；或上述的组合。一或多个牺牲材料层可形成于基板材料上，且形成方法可采用材料沉积制程或外延成长制程。后续制程步骤可移除牺牲材料，且牺牲材料的组成可与基板材料的材料特性不同，以利此处所述的选择性移除或沉积技术。牺牲材料可为半导体合金材料如硅锗。
步骤3404可对层状堆叠进行合适的蚀刻制程。举例来说，可进行合适的蚀刻制程于步骤3402所形成的结构上，以产生或形成浅沟槽隔离(如浅沟槽隔离结构)。举例来说，步骤3404的特征可包含或说明于搭配图1的步骤104或112的至少一者说明的内容。步骤3406之后可形成介电材料(比如与第四介电材料1204类似)如薄层于装置顶部上。介电材料可为任何合适种类的绝缘材料，比如氧化物材料。介电材料的形成方法可采用任何合适种类的材料沉积技术，比如化学气相沉积、物理气相沉积、原子层沉积、或其他合适制程。介电材料可电性隔离基板材料与后续制程步骤所添加的额外材料层。
步骤3408可形成多晶硅材料(如搭配图35说明的多晶硅材料3506，其可与多晶硅材料1306类似)以覆盖所有装置，比如沉积于步骤3406所述的装置的多种结构上。步骤3408包括的一或多个特征或步骤可与图1的步骤120类似。多晶硅材料可作为占位区，其可移除于后续的制程步骤以形成金属栅极材料。多晶硅材料的沉积方法可采用任何合适的材料沉积技术，包括原子层沉积、化学气相沉积、物理气相沉积、或其他技术。可依据装置的设计参数，沉积多晶硅材料1306至预定厚度。
步骤3410与图1的步骤122类似，可图案化与蚀刻多晶硅材料。为了蚀刻多晶硅材料，可先图案化一或多个硬遮罩(与第三硬遮罩1410与第四硬遮罩1408类似)于多晶硅材料的顶部上。举例来说，图案化一或多个硬遮罩的方法可采用光阻材料，使一或多个硬遮罩形成带状物而垂直于牺牲材料与基板材料所形成的鳍状结构。在沉积一或多个硬遮罩之后，可选择性地垂直蚀刻多晶硅材料，使蚀刻制程不移除一或多个硬遮罩之下的多晶硅材料。可采用任何合适的垂直蚀刻制程或材料移除制程。
一些例子在蚀刻多晶硅材料之后，可沉积衬垫材料层(与第二衬垫材料1412类似)于装置顶部上，以覆盖多晶硅材料、一或多个硬遮罩、基板材料、高介电常数的介电材料、与装置的其他材料。第二衬垫材料可为任何合适种类的绝缘材料，比如氧化物或另一种绝缘材料。在沉积第二衬垫材料之后，可沉积间隔物材料层(与间隔物材料1406类似)于装置上。如图所示，间隔物材料层可一致地覆盖装置表面上的所有材料。间隔物材料的沉积方法可采用任何合适的材料沉积技术，比如原子层沉积、化学气相沉积、物理气相沉积、或其他技术。间隔物材料可用于保护装置上的材料免于后续制程步骤中的蚀刻制程。
步骤3412可进行垂直蚀刻制程。步骤3412的蚀刻制程可采用任何合适的蚀刻技术，比如与步骤124所述的方式类似的技术(如搭配图15说明的内容)。步骤3414可形成一或多个间隔物(与间隔物1602类似)于基板材料与牺牲材料的至少一者上。举例来说，形成间隔物所用的步骤3414可与图1的步骤126所述的方式类似(如搭配图16说明的内容)。可由任何合适种类的低介电常数的绝缘材料形成间隔物，比如氧化硅、碳氮氧化硅、或类似物。可采用任何合适的沉积方法如热氧化、化学气相沉积、或类似方法形成间隔物。间隔物可沉积或形成为任何形状或尺寸。
步骤3416可外延成长掺杂的半导体材料(有时可视作外延结构或材料)。步骤3416的特征或功能可与图1的步骤128类似(比如与图17类似)。可成长多种掺杂的半导体材料，比如第一掺杂的半导体材料与第二掺杂的半导体材料。掺杂的半导体材料各自的外延成长方法，可采用基板作为晶种材料于之前蚀刻步骤所形成的穿洞中。为了形成掺杂的半导体材料，可进行选择性图案化以引导掺杂的半导体材料外延成长于个别区域的穿洞中。举例来说，可采用介电材料或其他遮罩材料以避免外延成长于基板材料的一些区域上，进而选择性成长p型半导体材料与n型半导体材料。
步骤3418可沉积层间介电材料与接点蚀刻停止层材料，且可在沉积层间介电材料与接点蚀刻停止层材料之后进行平坦化制程。举例来说，步骤3418沉积层间介电材料与接点蚀刻停止层材料的方法，可与图1的步骤130所述的方式类似。举例来说，层间介电材料与接点蚀刻停止层材料的沉积方法，可采用任何合适的沉积技术，比如分别与沉积层间介电材料1806与接点蚀刻停止层材料1810的方法类似的沉积技术。在这些形成方法之后，可进行平坦化制程如化学机械研磨制程，以达介电层所用的齐平上表面。化学机械研磨亦可移除一或多个硬遮罩。在一些例子中，化学机械研磨制程可移除接点蚀刻停止材料的至少一部分。一些实施例在平坦化制程之后，介电层的上表面可与多晶硅材料的上表面齐平。
步骤3420可形成硬遮罩层与图案化的光阻。形成硬遮罩层与图案化的光阻的方法，可与图1的步骤132类似。举例来说，在一开始切割扩散上多晶硅边缘制程时，可沉积硬遮罩层(与硬遮罩层2006类似)于装置的表面上。硬遮罩层可为任何合适的介电材料，比如氮化硅、碳氮化硅、或类似物，且其形成方法可采用合适方法如化学气相沉积、等离子体辅助化学气相沉积、或可流动的化学气相沉积。在形成硬遮罩层2006之后，可进行平坦化制程如化学机械研磨制程。在一些例子中，可形成一或多个额外硬遮罩层(与第二硬遮罩层2110或第三硬遮罩层2108类似)于初始硬遮罩层的顶部上，接着形成图案化的光阻层(与图案化的光阻2106类似)。图案化的光阻可包括槽状开口，其位置可引导后续的蚀刻制程。为了图案化光阻，可沉积、照射(如曝光)、与显影光阻以移除光阻的预定部分。保留的光阻可保护下方层免于后续制程步骤如蚀刻。
步骤3422可对装置(如层状堆叠)进行切割扩散上多晶硅边缘制程，以隔离之后形成于层状堆叠中的一或多个晶体管结构。步骤3422可与图1的步骤134类似。举例来说，采用合适的蚀刻制程可移除光阻与一或多个硬遮罩以及硬遮罩的槽状部分。自硬遮罩移除的槽状部分，之前可由光阻中的对应开口定义。蚀刻制程可为朝向多晶硅材料的垂直蚀刻制程，而多晶硅材料可作为蚀刻停止层。
如步骤3424所示，可进行朝向基板方向的额外垂直蚀刻制程，以移除多晶硅材料的一部分(如第一蚀刻制程的至少一部分)。可采用任何合适的蚀刻制程如干蚀刻制程或湿蚀刻制程，以移除多晶硅材料。举例来说，蚀刻制程可关于变压器耦合等离子体或感应式耦合等离子体蚀刻技术，以用于方向性地移除多晶硅材料。第四介电材料可作为蚀刻制程所用的蚀刻停止层。蚀刻制程可为方向性，以移除硬遮罩层所定义的预定槽状中的多晶硅材料。
举例来说，为了进行蚀刻制程，可采用特定蚀刻条件以最小化或避免多晶硅材料的侧表面弯曲或变形，以达此处所述的结果。由于垂直蚀刻自装置顶部朝底部进行，蚀刻制程可先穿过硬遮罩与多晶硅材料。可采用任何合适的蚀刻技术移除多晶硅材料。举例来说，切割扩散上多晶硅边缘蚀刻制程可包括或关于方向性蚀刻多晶硅材料以控制弯曲，比如设置氧气流动时间或速率、氩气溅镀时间或速率、及/或硅烷、氮气、氧气、及/或氯气的至少一者的循环等参数的至少一者。举例来说，蚀刻多晶硅材料1306的制程所用的气体可采用100sccm至200sccm的氧气流，含有0至100sccm的四氟化碳与500sccm至1000sccm的氩气的氩气溅镀，含有0至50sccm的硅烷、0至100sccm的氮气、0至100sccm的氧气、与100sccm至500sccm的氯气的循环，或类似物。因此如蚀刻之前与之后的比较所示，采用蚀刻制程可最小化或控制多晶硅材料的弯曲，以提供较垂直或平直的多晶硅材料侧表面。这可避免任何非预期的短路、漏电流、或功能不正确的逻辑电路。
步骤3424可进行额外的切割扩散上多晶硅边缘蚀刻制程，以穿过层状堆叠。步骤3424的蚀刻制程可包括或对应图1的步骤136的特征。在此阶段的切割扩散上多晶硅边缘制程中，可采用一或多道的方向性蚀刻制程(如第二蚀刻制程的至少一部分)以移除层状堆叠的至少一部分如第四介电材料层、基板材料202的一或多层、与位于硬遮罩层定义的槽下的牺牲材料的一或多层。在一些例子中，基板的层状物与一或多层的牺牲材料可对应或可为层状堆叠的多种通道区的一通道区的一部分。为了移除一或多个通道区的一部分，可采用特定蚀刻制程以最小化浅沟槽隔离材料(比如搭配图35说明的浅沟槽隔离材料3504)的损失，或减少浅沟槽隔离材料的凹陷(比如浅沟槽隔离凹陷小于10nm)。
举例来说，为了进行蚀刻制程，可采用特定蚀刻条件以最小化浅沟槽隔离损失而达到此处所述的结果。当蚀刻制程(如与搭配图33说明的方式类似的蚀刻制程)达到边界3302时，可采用低选择性的蚀刻制程以击穿第四介电材料层。蚀刻制程采用的气体可采用约0至约200sccm的四氟化碳与约100sccm至约1000sccm的氩气。一旦蚀刻氧化物层，则可在区域3304(包括或关于一或多个通道区)中继续方向性蚀刻制程。在此区域中，除了氧化硅沉积制程之外，可进行相对于间隔物对基板具有高选择性的蚀刻制程。基板蚀刻制程可采用约100sccm至约1000sccm的溴化氢、约0至约100sccm的氧气、与约100sccm至约1000sccm的氩气。
步骤3426可沉积至少一保护层(如介电层)。步骤3426的特征可包括或对应步骤138的特征。举例来说，保护层的沉积方法可采用至少一合适的沉积技术，比如氧化硅沉积制程。此阶段的保护层可覆盖所有的装置。氧化硅沉积制程可关于沉积制程与氧化制程。举例来说，沉积制程可采用0至约100sccm的硅烷、约100sccm至约500sccm的溴化氢、与约100sccm至约1000sccm的氩气。氧化制程可采用约10sccm至约200sccm的氧气。
步骤3428可蚀刻保护层的至少一部分。步骤3428的特征可包含或对应图1的步骤140的一或多个特征。举例来说，氧化硅沉积制程之后可采用合适的蚀刻技术蚀刻介电层(如保护层)的一部分。举例来说，可采用低选择性的蚀刻制程以击穿保护层。蚀刻制程采用的气体可采用约0至约200sccm的四氟化碳与约100sccm至约1000sccm的氩气。一旦进行低选择性的蚀刻制程，可露出硬遮罩层的上表面(如装置上表面)与基板(如搭配图35说明的基板材料3502)的表面的至少一部分。
步骤3430可进行另一切割扩散上多晶硅边缘制程。步骤3430的切割扩散上多晶硅边缘制程的特征可类似于或对应图1的步骤142的切割扩散上多晶硅边缘制程的特征。举例来说，在切割扩散上多晶硅边缘制程的此阶段中，可采用一或多道方向性蚀刻制程(如第三蚀刻制程的一部分)移除基板材料202的部分如通道区的下侧部分。此阶段采用的蚀刻制程的部分可移除或蚀刻保护层。为了移除层状堆叠的一或多个部分，可采用特定的蚀刻制程以最小化浅沟槽隔离凹陷(如凹陷小于10nm)，或最小化至少一浅沟槽隔离的下表面周围保留的基板角(如硅角，小于10nm)。不采用此处所述的技术可能在蚀刻制程的同时或之后造成浅沟槽隔离额外凹陷，或保留过多的基板角于至少一浅沟槽隔离的底部周围。
举例来说，进行蚀刻制程时可采用特定的蚀刻条件以最小化浅沟槽隔离损失、最小化硅角、并达到此处所述的结果。如搭配图33说明的内容，当蚀刻制程达到边界3306或继续进行到区域3308时，可进行硅蚀刻制程以移除基板的一部分。蚀刻制程采用的气体可采用约100sccm至约1000sccm的溴化氢、约0至约100sccm的氧气、与约100sccm至约1000sccm的氩气。切割扩散上多晶硅边缘制程的结果的剖视图如图35所示。切割扩散上多晶硅边缘制程的结果的上视图如图36所示(与方法100的步骤类似)。
步骤3432可沉积介电填充材料于一或多道蚀刻制程所形成的开口中。步骤3432的特征可与图1的步骤144的特征类似。举例来说，可先沉积介电填充材料的第一薄层于整个装置上。介电填充材料可为任何合适的介电材料，比如氧化硅、氮氧化硅、或类似物。在形成介电填充材料层(如介电填充材料2806)之后，可形成第二介电填充材料(如介电结构2808)。第二介电填充材料的组成可为氮化硅、氮氧化硅、碳氮化硅、或类似物。介电填充材料与第二介电填充材料的形成方法可采用合适的材料沉积技术，比如原子层沉积、化学气相沉积、物理气相沉积、可流动的化学气相沉积、或类似技术。
如图34的步骤3432，可进行化学机械研磨制程(与图1的步骤144的特征类似)。在沉积第二介电填充材料之后，可进行平坦化制程如化学机械研磨制程以达装置所用的齐平上表面。化学机械研磨亦可移除硬遮罩层(如硬遮罩层2006)与介电填充材料的上侧部分。一些实施例在平坦化制程之后，第二介电填充材料的上表面可与多晶硅材料的上表面的上表面齐平。
图35是层状堆叠的剖视图3500，其采用搭配图34的方法3400所述的技术进行蚀刻制程。如图所示，可采用此处所述的蚀刻制程，最小化浅沟槽隔离材料3504的凹陷，与浅沟槽隔离材料的底部周围保留的基板材料3502的基板角(有时视作硅角)，比如使凹陷与基板角小于约10nm。在一些实施例中，浅沟槽隔离的凹陷可视作浅沟槽隔离的上侧部分的凹陷距离，而保留的基板角可视作沿着浅沟槽隔离的下侧部分延伸的基板的一部分的凸起距离。
举例来说，可对浅沟槽隔离材料3504(如隔离结构)、基板材料3502的基板、与通道区的底部开口深度的一或多者的尺寸进行测量。举例来说，第一浅沟槽隔离材料的中心凹陷区的测量值3508包括深度平均于约3.6nm，或深度如约1.6nm至约4.6nm。第二浅沟槽隔离材料的中心凹陷区的测量值3510可包括深度平均于约3.4nm，或深度如约2.2nm至约5nm。如此一来，一些实施例的浅沟槽隔离的凹陷与浅沟槽隔离的高度的比例小于约0.1。保留于第一浅沟槽隔离材料左下侧的基板角的测量值3512可包括深度平均于约1.3nm，或深度如约1.1nm至约1.8nm。保留于第一浅沟槽隔离材料右下侧的基板角的测量值3514可包括深度平均于约2.4nm，或深度如约0.9nm至约5.4nm。保留于第二浅沟槽隔离材料左下侧的基板角的测量值3516可包括深度平均于约1.3nm，或深度如约1nm至约1.8nm。保留于第二浅沟槽隔离材料右下侧的基板角的测量值3518可包括深度平均于约1.3nm，或深度如约0nm至约3.1nm。第一通道区的深度的测量值3520可包括深度平均于约165.4nm，或深度如约161.9nm至约167.5nm。第二通道区的深度的测量值3522可包括深度平均于约160.8nm，或深度如约157.6nm至约163.8nm。第二通道区的深度的测量值3524可包括深度平均于约162.5nm，或深度如约160.4nm至约165.7nm。如此一来，一些实施例的保留的基板角与浅沟槽隔离的高度的比例小于约0.1。
在本实用新型一实施例中，公开半导体装置的制作方法。方法包括形成多个通道区于基板上。通道区彼此平行并沿着第一横向方向延伸。通道区各自包括至少一个别的成对外延结构。方法包括形成栅极结构于通道区上，其中栅极结构沿着第二横向方向延伸。方法包括经由第一制程移除位于通道区的第一者上的栅极结构的一部分。方法包括经由第二制程移除通道区的第一者的部份。第二制程包括至少一硅蚀刻制程与至少一氧化硅沉积制程。方法包括经由基于脉冲信号所控制的第三制程移除通道区的第一者的移除部分之下的基板的一部分。
在一些实施例中，第二制程依序包括至少一硅蚀刻制程与多个循环的至少一氧化硅沉积制程。
在一些实施例中，在第一制程至第三制程时，栅极极结构的保留部分维持实质上完整。
在一些实施例中，至少一氧化硅沉积制程包括流入下述气体的至少一者：硅烷、溴化氢、氩气、与氧气。
在一些实施例中，通道区具有个别的多个下侧部分，且其中相邻的下侧部分彼此隔有对应的多个隔离结构之一者。
在一些实施例中，通道区各自包括彼此垂直分开且接触对应的成对外延结构的多个半导体层。
在一些实施例中，通道区的第一者所分隔的隔离结构的第一者与第二者的上侧部分的最大凹陷距离，与隔离结构的总高度的比例小于约0.15。
在一些实施例中，沿着通道区的第一者所分隔的隔离结构的第一者与第二者各自的上侧部分的下侧延伸的基板的一部分的最大凸起距离，与隔离结构的总高度的比例小于约0.11。
在一些实施例中，上述方法更包括将介电材料填入第一制程至第三制程所形成的开口中，使通道区的第一者对应的成对外延结构彼此电性隔离。
在一些实施例中，通道区各自包括片结构并接触对应的成对外延结构。
在一些实施例中，通道区的第一者所分隔的隔离结构的第一者与第二者各自的上侧部分的最大凹陷距离，与隔离结构的总高度的比例小于约0.1。
在一些实施例中，沿着通道区的第一者所分隔的隔离结构的第一者与第二者各自的上侧部分的下侧延伸的基板的一部分的最大凸起距离，与隔离结构的总高度的比例小于约0.1。
在本实用新型另一实施例中，公开半导体装置的制作方法。方法包括：形成多个通道区于基板上，其中通道区彼此平行并沿着第一横向方向延伸。方法包括形成多个隔离结构。通道区的下侧部分各自埋置于对应的成对的隔离结构中。方法包括形成第一栅极结构于通道区上，其中第一栅极结构沿着第二横向方向延伸。方法包括形成多个成对的外延结构，其中成对的外延结构各自位于第一栅极结构的两侧上。方法包括经由第一制程移除通道区的第一者上的第一栅极结构的一部分。方法包括经由第二制程移除通道区的第一者的一部分。方法包括经由第三制程移除通道区的第一者的移除部分之下的基板的部分。方法包括将介电材料填入第一制程至第三制程所形成的开口。方法包括将第一栅极结构的保留部分置换成第二栅极结构。通道区的第一者所隔离的隔离结构的第一者与第二者各自的上侧部分的最大凹陷距离，与隔离结构的总高度的第一比例小于约0.15，且其中沿着该些隔离结构的第一者与第二者各自的上侧部分的下侧延伸的基板的一部分的最大凸起距离，与该些隔离结构的总高度的比例小于约0.11。
在一些实施例中，第一制程至第三制程的至少一者的控制依据脉冲信号。
在一些实施例中，第一制程至第三制程的至少一者包括至少一硅蚀刻制程与至少一氧化硅沉积制程。
在一些实施例中，第一制程至第三制程的至少一者依序包括至少一硅蚀刻制程与数个循环的至少一氧化硅沉积制程。
在一些实施例中，第一蚀刻制程至第三蚀刻制程时，第一栅极结构的保留部分维持实质上完整。
在本实用新型又一实施例中，公开半导体装置。半导体装置包括第一通道区与第二通道区形成于基板上。第一通道区与第二通道区延伸于第一横向方向中并彼此平行。半导体装置包括介电结构，沿着第二横向方向夹设于第一通道区与第二通道区之间，且第二横向方向垂直于第一横向方向。半导体装置包括第一隔离结构，与第一通道区的下侧部分相邻。半导体装置包括第二隔离结构，与第二通道区的下侧部分相邻。第一隔离结构与第二隔离结构具有高度。介电结构的一部分夹设于第一隔离结构与第二隔离结构之间。第一隔离结构与第二隔离结构各自的上侧部分的最大凹陷距离，与高度的第一比例小于约0.1，且其中沿着第一隔离结构与第二隔离结构各自的下侧部分延伸的基板的部分的最大凸起距离，与高度的比例小于约0.1。
在一些实施例中，第一通道区与第二通道区各自包括多个半导体层彼此垂直地分开。
在一些实施例中，半导体装置更包括多个外延结构，其中第一通道区与第二通道区包括至少一个别成对的外延结构。
在一些实施例中，第一隔离结构的中心凹陷区的深度平均于3.6nm。
在一些实施例中，第一隔离结构的中心凹陷区的深度为1.6nm至4.6nm。
在一些实施例中，第二隔离结构的中心凹陷区的深度为2.2nm至5nm。
在一些实施例中，保留于第一隔离结构左下侧的基板的角的深度为1.1nm至1.8nm。
在一些实施例中，保留于第一隔离结构右下侧的基板的角的深度为0.9nm至5.4nm。
在一些实施例中，保留于第二隔离结构左下侧的基板的角的深度为1nm至1.8nm。
在一些实施例中，保留于第二隔离结构右下侧的基板的角的深度为0nm至3.1nm。
此处所述的用语“约”与“近似”通常表示所述值的正负10％。举例来说，约0.5可包括0.45至0.55，约10可包括9至11，而约1000可包括900至1100。
上述实施例的特征有利于本技术领域中具有通常知识者理解本实用新型。本技术领域中具有通常知识者应理解可采用本实用新型作基础，设计并变化其他制程与结构以完成上述实施例的相同目的及/或相同优点。本技术领域中具有通常知识者亦应理解，这些等效置换并未脱离本实用新型精神与范畴，并可在未脱离本实用新型的精神与范畴的前提下进行改变、替换、或更动。

Claims (10)

1.一种半导体装置，其特征在于，包括：
一第一通道区与一第二通道区形成于一基板上，其中该第一通道区与该第二通道区延伸于一第一横向方向中并彼此平行；
一介电结构，沿着一第二横向方向夹设于该第一通道区与该第二通道区之间，且该第二横向方向垂直于该第一横向方向；
一第一隔离结构，与该第一通道区的下侧部分相邻；
一第二隔离结构，与该第二通道区的下侧部分相邻，其中该第一隔离结构与该第二隔离结构具有一高度，
其中该介电结构的一部分夹设于该第一隔离结构与该第二隔离结构之间；
其中该第一隔离结构与该第二隔离结构各自的上侧部分的最大凹陷距离，与该高度的第一比例小于约0.1，且其中沿着该第一隔离结构与该第二隔离结构各自的下侧部分延伸的该基板的一部分的最大凸起距离，与该高度的比例小于约0.1。
2.如权利要求1所述的半导体装置，其特征在于，该第一通道区与该第二通道区各自包括多个半导体层彼此垂直地分开。
3.如权利要求1或2所述的半导体装置，其特征在于，更包括多个外延结构，其中该第一通道区与该第二通道区包括至少一个别成对的该些外延结构。
4.如权利要求1或2所述的半导体装置，其特征在于，该第一隔离结构的中心凹陷区的深度平均于3.6nm。
5.如权利要求1或2所述的半导体装置，其特征在于，该第一隔离结构的中心凹陷区的深度为1.6nm至4.6nm。
6.如权利要求1或2所述的半导体装置，其特征在于，该第二隔离结构的中心凹陷区的深度为2.2nm至5nm。
7.如权利要求1或2所述的半导体装置，其特征在于，保留于该第一隔离结构左下侧的该基板的角的深度为1.1nm至1.8nm。
8.如权利要求1或2所述的半导体装置，其特征在于，保留于该第一隔离结构右下侧的该基板的角的深度为0.9nm至5.4nm。
9.如权利要求1或2所述的半导体装置，其特征在于，保留于该第二隔离结构左下侧的该基板的角的深度为1nm至1.8nm。
10.如权利要求1或2所述的半导体装置，其特征在于，保留于该第二隔离结构右下侧的该基板的角的深度为0nm至3.1nm。
CN202322432440.1U 2022-09-29 2023-09-07 半导体装置 Active CN221057428U (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202263411412P 2022-09-29 2022-09-29
US63/411,412 2022-09-29
US18/169,597 US20240113166A1 (en) 2022-09-29 2023-02-15 Semiconductor devices and methods of manufacturing thereof
US18/169,597 2023-02-15

Publications (1)

Publication Number Publication Date
CN221057428U true CN221057428U (zh) 2024-05-31

Family

ID=90469957

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202322432440.1U Active CN221057428U (zh) 2022-09-29 2023-09-07 半导体装置

Country Status (3)

Country Link
US (1) US20240113166A1 (zh)
CN (1) CN221057428U (zh)
TW (1) TW202414598A (zh)

Also Published As

Publication number Publication date
US20240113166A1 (en) 2024-04-04
TW202414598A (zh) 2024-04-01

Similar Documents

Publication Publication Date Title
US11676819B2 (en) Method for metal gate cut and structure thereof
US11804488B2 (en) Semiconductor device and method
US11616061B2 (en) Cut metal gate with slanted sidewalls
US11631754B2 (en) Method of fabricating semiconductor device
CN110783268B (zh) 用于形成半导体的方法以及半导体器件
CN111834297A (zh) 集成电路器件及用于制作集成电路器件的方法
US11532479B2 (en) Cut metal gate refill with void
CN111696859B (zh) 使用等离子体刻蚀进行超窄沟道图案化
TW202008433A (zh) 半導體裝置的形成方法
US11735651B2 (en) FinFET device and method
US11764222B2 (en) Method of forming a dummy fin between first and second semiconductor fins
US12009406B2 (en) FinFET device and method
CN114220858A (zh) 半导体装置
US12087639B2 (en) Fin field-effect transistor devices and methods of forming the same
CN110660738A (zh) 半导体装置的形成方法
US20230093717A1 (en) Methods of Forming Semiconductor Devices
US20220384617A1 (en) Semiconductor Device and Method
US20230163075A1 (en) Semiconductor Device and Method
CN221057428U (zh) 半导体装置
US11769821B2 (en) Semiconductor device having a corner spacer
CN220731538U (zh) 半导体装置
US20240355906A1 (en) Sti loss mitigation by radical oxidation treatment
US20240321581A1 (en) Nanostructure field-effect transistor device and methods of forming
US20240332357A1 (en) Transistor Contacts and Methods of Forming the Same
US20240363431A1 (en) Fin field-effect transistor devices and methods of forming the same

Legal Events

Date Code Title Description
GR01 Patent grant
GR01 Patent grant