KR20190021223A - Alignment jig, alignment method and electrodeposition method - Google Patents

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KR20190021223A
KR20190021223A KR1020187035156A KR20187035156A KR20190021223A KR 20190021223 A KR20190021223 A KR 20190021223A KR 1020187035156 A KR1020187035156 A KR 1020187035156A KR 20187035156 A KR20187035156 A KR 20187035156A KR 20190021223 A KR20190021223 A KR 20190021223A
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Abstract

편상체 (CP) 를 수용 가능한 수용부 (101) 를 복수 구비하는 정렬 지그 (100) 로서, 수용부 (101) 의 수용 각부 (103) 는, 복수의 수용부 (101) 에 편상체 (CP) 를 각각 수용시켜 수용부 (101) 의 벽부 (102) 에 편상체 (CP) 를 맞닿게 했을 때, 편상체 (CP) 의 편상체 각부가 수용 각부 (103) 에 접촉하지 않게 형성되어 있는 것을 특징으로 하는 정렬 지그 (100).An alignment jig (100) comprising a plurality of accommodating portions (101) capable of accommodating a flat body (CP), wherein the accommodating portion (103) of the accommodating portion (101) includes a plurality of accommodating portions (101) Shaped body CP is formed so as not to come into contact with the receiving corner 103 when the columnar body CP is brought into contact with the wall portion 102 of the receiving portion 101 (100).

Description

정렬 지그, 정렬 방법 및 전착 방법Alignment jig, alignment method and electrodeposition method

본 발명은 정렬 지그, 정렬 방법 및 전착 방법에 관한 것이다.The present invention relates to an alignment jig, an alignment method, and an electrodeposition method.

종래, 반도체 제조 공정에 있어서, 반도체 웨이퍼 (이하, 간단히 웨이퍼라고 하는 경우가 있다) 를 소정의 형상, 및 소정의 사이즈로 절단하여 복수의 반도체 칩 (이하, 간단히 칩이라고 하는 경우가 있다) 으로 개편화 (個片化) 하고, 개편화한 각 칩의 상호 간격을 넓히고 나서 리드 프레임이나 기판 등의 피탑재물 상에 탑재하는 것이 실시되고 있다.Conventionally, in a semiconductor manufacturing process, a semiconductor wafer (hereinafter, simply referred to as a wafer) is cut into a predetermined shape and a predetermined size, and a plurality of semiconductor chips (hereinafter, simply referred to as chips) A plurality of individual chips are separated from each other, and then the chip is mounted on a mounting object such as a lead frame or a substrate.

또, 최근, 전자 기기의 소형화, 경량화, 및 고기능화가 진행되고 있다. 전자 기기에 탑재되는 반도체 장치에도, 소형화, 박형화, 및 고밀도화가 요구되고 있다. 반도체 칩은, 반도체 칩의 사이즈에 가까운 패키지에 실장되는 경우가 있다. 이와 같은 패키지는, 칩 스케일 패키지 (Chip Scale Package ; CSP) 라고 칭해지는 경우도 있다. CSP 를 제조하는 프로세스의 하나로서, 웨이퍼 레벨 패키지 (Wafer Level Package ; WLP) 를 들 수 있다. WLP 에 있어서는, 다이싱에 의해 패키지를 개편화하기 전에, 칩 회로 형성면에 외부 전극 등을 형성하고, 최종적으로는 칩을 포함하는 패키지 웨이퍼를 다이싱하여, 개편화한다. WLP 로는, 팬 인 (Fan-In) 형과 팬 아웃 (Fan-Out) 형을 들 수 있다. 팬 아웃형의 WLP (이하, FO-WLP 로 약기하는 경우가 있다) 에 있어서는, 반도체 칩을, 칩 사이즈보다 큰 영역이 되도록 봉지 (封止) 부재로 덮어 반도체 칩 봉지체를 형성하고, 재배선층, 및 외부 전극을, 반도체 칩의 회로면뿐만 아니라 봉지 부재의 표면 영역에 있어서도 형성한다.In recent years, electronic devices have been made smaller, lighter, and more sophisticated. Semiconductor devices mounted on electronic devices are also required to be downsized, thinned, and densified. The semiconductor chip may be mounted in a package close to the size of the semiconductor chip. Such a package may be referred to as a chip scale package (CSP). One of the processes for manufacturing CSP is a wafer level package (WLP). In the WLP, external electrodes and the like are formed on the chip circuit formation surface before dicing the package, and finally, the package wafer including the chip is diced and separated. Examples of the WLP include a fan-in type and a fan-out type. In a fan-out type WLP (hereinafter, abbreviated as FO-WLP), a semiconductor chip encapsulation member is formed by covering a semiconductor chip with an encapsulating member so as to be a region larger than the chip size, And the external electrode are formed not only on the circuit surface of the semiconductor chip but also on the surface region of the sealing member.

예를 들어, 특허문헌 1 에는, 반도체 웨이퍼로부터 개편화된 복수의 반도체 칩을, 그 회로 형성면을 남기고, 몰드 부재를 사용하여 주위를 둘러싸서 확장 웨이퍼를 형성하는 공정, 및 반도체 칩 외의 영역에 재배선 패턴을 연장시켜 형성하는 공정을 포함하는 반도체 패키지의 제조 방법이 기재되어 있다. 특허문헌 1 에 기재된 제조 방법에 있어서, 개편화된 복수의 반도체 칩을 몰드 부재로 둘러싸기 전에, 익스팬드용의 웨이퍼 마운트 테이프에 새로 붙이고, 웨이퍼 마운트 테이프를 전연 (展延) 하여 복수의 반도체 칩 사이의 거리를 확대시키고 있다.For example, Patent Document 1 discloses a process of forming a plurality of semiconductor chips separated from a semiconductor wafer by forming an extended wafer by surrounding the periphery of each of the plurality of semiconductor chips by using a mold member, leaving a circuit formation surface thereof, And a step of extending the rewiring pattern to form a semiconductor package. In the manufacturing method described in Patent Document 1, before a plurality of individual semiconductor chips are surrounded by a mold member, the semiconductor wafer is mounted on an expan- sion wafer mount tape, and the wafer mount tape is spread out to form a plurality of semiconductor chips As shown in FIG.

칩 (편상체 (片狀體)) 의 상호 간격을 넓히는 이간 방법으로는, 필름 (접착 시트) 을 개재하여 프레임과 일체화된 웨이퍼 (판상 부재) 를 지지하는 프레임 지지 수단 (지지 수단) 과, 필름면 지지 기구 (이간 테이블) 를 상대 이동시키는 것이 알려져 있다 (예를 들어, 특허문헌 2 참조). 이와 같은 칩의 상호 간격을 넓히는 방법에서는, 예를 들어 +X 축 방향, -X 축 방향, +Y 축 방향, 및 -Y 축 방향의 4 방향의 장력을 접착 시트에 부여하고, 예를 들어, 최외주에 위치하는 칩이 소정의 위치에 이른 것을 검지 수단이 검지함으로써 간격을 넓히는 동작이 완료한다.As a separating method for widening the mutual spacing of chips (a piece), there are a frame supporting means (supporting means) for supporting a wafer (plate-shaped member) integrated with a frame via a film (adhesive sheet) It is known to relatively move the surface supporting mechanism (the spacing table) (see, for example, Patent Document 2). In such a method of widening the mutual spacing of the chips, for example, tensile stresses in four directions of + X axis direction, -X axis direction, + Y axis direction and -Y axis direction are given to the adhesive sheet, The detecting means detects that the chip located at the outermost periphery reaches a predetermined position, and the operation of widening the gap is completed.

국제 공개 제2010/058646호International Publication No. 2010/058646 일본 공개특허공보 2012-204747호Japanese Laid-Open Patent Publication No. 2012-204747

특허문헌 2 에 기재된 바와 같은 종래의 방법에서는, 접착 시트에는 상기 4 방향에 더하여, 그들의 합성 방향, 즉, +X 축 방향과 +Y 축 방향의 합성 방향, +X 축 방향과 -Y 축 방향의 합성 방향, -X 축 방향과 +Y 축 방향의 합성 방향, 그리고 -X 축 방향과 -Y 축 방향의 합성 방향으로도 장력이 부여된다. 그 결과, 내측의 칩의 간격과 외측의 칩의 간격에 차이가 생긴다.In the conventional method as described in Patent Document 2, in the adhesive sheet, in addition to the above-mentioned four directions, the composite direction of the + X axis direction and the + Y axis direction, the + X axis direction and the- The composite direction, the composite direction in the -X axis direction and the + Y axis direction, and the composite direction in the -X axis direction and the -Y axis direction. As a result, there is a difference in the interval between the inner chip and the outer chip.

그러나, 이와 같은 간격의 차이는 매우 미소하기 때문에, 각 칩은, 균등하게 간격이 넓혀진 것으로 되고, 계산으로 도출되는 위치 (이하, 이론상의 위치라고 하는 경우가 있다) 를 기준으로 하여 반송 장치, 및 픽업 장치 등의 반송 수단에 의해 반송되어, 피탑재물 상에 탑재되어 제조물이 형성된다. 그 결과, 당해 제조물에 있어서의 칩과 피탑재물의 상대 위치 관계가 미묘하게 어긋나 버리는 경우가 생겨, 와이어 본딩의 접속 위치가 어긋나거나, 칩과 피탑재물의 단자끼리의 위치가 어긋나거나 하여, 그들의 도통이 취해지지 않게 되어, 당해 제조물의 수율을 저하시켜 버린다는 문제를 발생시킨다.However, since the difference in the interval is very small, each chip is equally spaced apart, and the position of the chip is calculated from the position (hereinafter referred to as the theoretical position) A pick-up device, or the like, and is mounted on the object to be mounted to form a product. As a result, there is a case where the relative positional relationship between the chip and the object to be mounted in the product is slightly deviated, so that the connection position of the wire bonding is shifted, or the position of the chip and the object to be mounted are shifted from each other, And the yield of the product is lowered.

또한, 이와 같은 과제는, 반도체 장치의 제조에 관련될 뿐만 아니라, 예를 들어, 치밀한 기계 부품, 및 미세한 장식품 등에 있어서도 발생할 수 있다.Moreover, such a problem is not only related to the manufacture of semiconductor devices, but also can occur in, for example, dense mechanical parts and fine ornaments.

특허문헌 1 에 기재된 제조 방법과 같이, 복수의 반도체 칩 사이의 거리를 확대시킬 때, 반도체 웨이퍼를 개편화한 후에, 익스팬드 공정을 1 회 실시하는 것만으로는, 복수의 반도체 칩 사이의 거리를 충분히 넓힐 수 없을 우려가 있다. 한편, 1 회의 익스팬드 공정에 있어서 복수의 반도체 칩을 지지하는 시트를 무리하게 길게 늘리고자 하면, 시트가 파단되거나, 찢어지거나 할 우려가 있다. 그 결과, 시트 상의 반도체 칩끼리의 간격이 흐트러지거나, 반도체 칩이 시트로부터 이탈하거나 하여, 반도체 칩의 취급성이 저하될 우려가 있다.When the distance between a plurality of semiconductor chips is enlarged as in the manufacturing method described in Patent Document 1, the distance between a plurality of semiconductor chips can be reduced by simply performing the expanding process once after the semiconductor wafer is divided into individual pieces There is a concern that it can not be extended sufficiently. On the other hand, if the sheet for supporting a plurality of semiconductor chips is excessively increased in one exponent process, the sheet may be broken or torn. As a result, there is a fear that the interval between the semiconductor chips on the sheet is disturbed or the semiconductor chip is separated from the sheet, and the handling property of the semiconductor chip is lowered.

또한, 픽 앤드 플레이스 (pick and place) 방식에 의하면, 복수의 편상체를 균등한 간격으로 정렬시킬 수 있지만, 픽 앤드 플레이스 장치를 준비할 필요가 있다. 또한 픽 앤드 플레이스 방식에서는, 복수의 편상체를 모아서 정렬시킬 수 없다. 그 때문에, 보다 간이한 방법으로, 보다 신속하게 복수의 편상체를 정렬시킬 수 있는 방법이 요망되고 있다.Further, according to the pick and place method, although a plurality of knives can be aligned at equal intervals, it is necessary to prepare a pick and place apparatus. Further, in the pick-and-place method, a plurality of knives can not be collected and aligned. Therefore, a method of aligning a plurality of knitted segments more quickly in a simpler manner is desired.

그 밖의 정렬 방법으로는, 정렬 지그를 사용하여 복수의 반도체 칩을 정렬시키는 방법도 검토되고 있다. 예를 들어, 복수의 수용부를 구비하는 정렬 지그가 사용된다. 수용부는, 반도체 칩을 수용 가능하게 형성되어 있다. 이와 같은 정렬 지그를 사용하여 반도체 칩을 정렬시킬 때에는, 먼저, 수용부에 반도체 칩을 수용시킨다. 계속해서, 정렬 지그 및 반도체 칩 중 적어도 어느 것을 이동시켜, 반도체 칩과 수용부의 벽부를 맞닿게 함으로써, 반도체 칩의 위치나 기울기를 조정한다. 이와 같이 조정하고 있는 사이에, 반도체 칩의 각부와 수용부의 각부가 접촉하여, 편상체가 기울어져 버리는 경우가 있다.As another alignment method, a method of aligning a plurality of semiconductor chips using an alignment jig is also under investigation. For example, an alignment jig having a plurality of accommodating portions is used. The accommodating portion is formed so as to accommodate the semiconductor chip. When the alignment jig is used to align the semiconductor chips, the semiconductor chips are housed in the accommodating portion. Subsequently, at least one of the alignment jig and the semiconductor chip is moved so that the semiconductor chip and the wall portion of the accommodating portion are brought into contact with each other to adjust the position and tilt of the semiconductor chip. During this adjustment, the corner portions of the semiconductor chip and the housing portion of the accommodating portion may come into contact with each other, and the knitted fabric may be inclined.

본 발명의 목적은, 간이하고 또한 신속하게, 복수의 편상체를 보다 균등한 간격으로 정렬시킬 수 있는 정렬 지그 및 정렬 방법을 제공하는 것이다. 본 발명의 다른 목적은, 당해 정렬 방법에 의해 정렬시킨 복수의 편상체를 지지체에 전착시킬 수 있는 전착 방법을 제공하는 것이다.SUMMARY OF THE INVENTION An object of the present invention is to provide an alignment jig and an alignment method capable of aligning a plurality of knives more evenly and quickly. It is another object of the present invention to provide an electrodeposition method capable of electrodepositing a plurality of knives aligned by the alignment method on a support.

본 발명의 일 양태에 관련된 정렬 지그는, 편상체를 수용 가능한 수용부를 복수 구비하는 정렬 지그로서, 상기 수용부의 수용 각부는, 복수의 상기 수용부에 상기 편상체를 각각 수용시켜 상기 수용부의 벽부에 상기 편상체를 맞닿게 했을 때, 상기 편상체의 편상체 각부가 상기 수용 각부에 접촉하지 않게 형성되어 있는 것을 특징으로 한다.An alignment jig according to an aspect of the present invention is an alignment jig having a plurality of accommodating portions capable of accommodating a knitted flat body, the accommodating corner portion of the accommodating portion being configured to accommodate the knitted flat bodies in a plurality of the accommodating portions, And the flat portion of the piece is formed so as not to contact the receiving corner portion when the piece is brought into contact with the flat portion.

본 발명의 일 양태에 관련된 정렬 지그에 있어서, 복수의 상기 수용부는, 격자상으로 배열되어 있는 것이 바람직하다.In the aligning jig according to one aspect of the present invention, it is preferable that the plurality of accommodating portions are arranged in a lattice pattern.

본 발명의 일 양태에 관련된 정렬 지그에 있어서, 상기 편상체는, 제 1 측면과, 상기 제 1 측면과 이웃하는 제 2 측면을 갖고, 상기 편상체 각부는, 상기 제 1 측면의 단부 및 상기 제 2 측면의 단부에 위치하고, 상기 수용부의 상기 벽부는, 제 1 측벽과, 상기 제 1 측벽과 이웃하는 제 2 측벽을 갖고, 상기 수용 각부는, 상기 제 1 측벽의 단부 및 상기 제 2 측벽의 단부에 위치하고, 상기 수용 각부는, 상기 제 1 측벽의 면, 및 상기 제 2 측벽의 면보다 안쪽으로 패인 오목부를 갖고, 상기 편상체의 상기 제 1 측면과 상기 수용부의 상기 제 1 측벽을 맞닿게 하고, 또한 상기 편상체의 상기 제 2 측면과 상기 수용부의 상기 제 2 측벽을 맞닿게 했을 때, 상기 편상체의 상기 편상체 각부는, 상기 수용 각부의 상기 오목부에 수용되는 것이 바람직하다.In the alignment jig according to one aspect of the present invention, the knife body has a first side surface and a second side surface adjacent to the first side surface, and each of the hemispherical body portions has an end portion of the first side surface, Wherein the wall portion of the receiving portion has a first sidewall and a second sidewall adjacent to the first sidewall, and the receiving corner portion is located at an end of the first sidewall and an end of the second sidewall, Wherein the receiving corner portion has a concave portion recessed inwardly from a surface of the first sidewall and a surface of the second sidewall so that the first side surface of the piece and the first sidewall of the receiving portion are in contact with each other, And when the second side surface of the piece is brought into contact with the second side wall of the receiving portion, the knife body portion of the piece is preferably received in the concave portion of the receiving corner portion.

본 발명의 일 양태에 관련된 정렬 지그에 있어서, 복수의 상기 수용부는, 정방 격자상으로 배열되어 있는 것이 바람직하다.In the aligning jig according to one aspect of the present invention, it is preferable that the plurality of accommodating portions are arranged in a square lattice.

본 발명의 일 양태에 관련된 정렬 방법은, 전술한 본 발명의 일 양태에 관련된 정렬 지그를 사용하여, 복수의 상기 편상체를 정렬시키는 것을 특징으로 한다.An alignment method according to an aspect of the present invention is characterized by aligning a plurality of the above-mentioned pieces using the alignment jig according to one aspect of the present invention described above.

본 발명의 일 양태에 관련된 전착 방법은, 전술한 본 발명의 일 양태에 관련된 정렬 방법에 의해 정렬시킨 복수의 상기 편상체를, 점착면을 갖는 경질 지지체의 상기 점착면에 전착시키는 것을 특징으로 한다.The electrodeposition method related to one aspect of the present invention is characterized by electrodepositing a plurality of the above-mentioned pieces of the sheared body aligned by the alignment method related to one aspect of the present invention onto the adhesive surface of the hard support having the adhesive surface .

본 발명의 일 양태에 의하면, 간이하고 또한 신속하게, 복수의 편상체를 보다 균등한 간격으로 정렬시킬 수 있는 정렬 지그 및 정렬 방법을 제공할 수 있다.According to one aspect of the present invention, it is possible to provide an alignment jig and an alignment method that can align the plurality of knives more evenly and quickly.

본 발명의 일 양태에 관련된 정렬 지그에 의하면, 편상체를 수용부의 벽부에 복수회 맞닿게 하여 정렬시킬 때, 편상체의 각부 (편상체 각부) 가, 수용부의 각부 (수용 각부) 에 접촉하지 않는다. 즉, 이 정렬 지그에 의하면, 편상체를 벽부에 맞닿게 할 때, 편상체가 기울어지는 것을 방지할 수 있다. 또한 이 정렬 지그에 의하면, 픽 앤드 플레이스 장치보다 간이한 구성으로, 복수의 편상체를 모아서 신속하게 정렬시킬 수 있다.According to the alignment jig according to one aspect of the present invention, when the piece is brought into contact with the wall portion of the receiving portion a plurality of times and aligned, the corner portions (the portions of the individual pieces) of the piece do not contact the respective portions . In other words, with this alignment jig, it is possible to prevent the knitting of the knitted fabric when the knitted fabric is brought into contact with the wall. Further, according to this alignment jig, it is possible to quickly arrange a plurality of knives with a simpler structure than a pick and place apparatus.

본 발명의 일 양태에 관련된 전착 방법에 의하면, 전술한 본 발명의 일 양태에 관련된 정렬 방법에 의해 정렬시킨 복수의 편상체를 지지체에 전착시킬 수 있다.According to the electrodeposition method related to one aspect of the present invention, it is possible to electrodeposit a plurality of the sliced pieces aligned by the alignment method according to one aspect of the present invention described above to the support.

도 1 은, 본 발명의 제 1 실시형태에 관련된 정렬 지그의 평면도이다.
도 2a 는, 제 1 실시형태에 관련된 정렬 지그를 사용한 정렬 방법을 설명하는 평면도이다.
도 2b 는, 제 1 실시형태에 관련된 정렬 지그를 사용한 정렬 방법을 설명하는 평면도이다.
도 2c 는, 제 1 실시형태에 관련된 정렬 지그를 사용한 정렬 방법을 설명하는 평면도이다.
도 3a 는, 참고예에 관련된 정렬 지그를 사용한 정렬 방법을 설명하는 평면도이다.
도 3b 는, 참고예에 관련된 정렬 지그를 사용한 정렬 방법을 설명하는 평면도이다.
도 3c 는, 참고예에 관련된 정렬 지그를 사용한 정렬 방법을 설명하는 평면도이다.
도 4a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하는 단면도이다.
도 4b 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하는 단면도이다.
도 4c 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하는 단면도이다.
도 5a 는, 도 4a, 도 4b, 및 도 4c 에 계속해서, 제 1 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 5b 는, 도 4a, 도 4b, 및 도 4c 에 계속해서, 제 1 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 6a 는, 도 5a, 및 도 5b 에 계속해서, 제 1 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 6b 는, 도 5a, 및 도 5b 에 계속해서, 제 1 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 7a 는, 도 6a, 및 도 6b 에 계속해서, 제 1 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 7b 는, 도 6a, 및 도 6b 에 계속해서, 제 1 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 8a 는, 도 7a, 및 도 7b 에 계속해서, 제 1 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 8b 는, 도 7a, 및 도 7b 에 계속해서, 제 1 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 8c 는, 도 7a, 및 도 7b 에 계속해서, 제 1 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 9a 는, 도 8a, 도 8b, 및 도 8c 에 계속해서, 제 1 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 9b 는, 도 8a, 도 8b, 및 도 8c 에 계속해서, 제 1 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 9c 는, 도 8a, 도 8b, 및 도 8c 에 계속해서, 제 1 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 10a 는, 제 2 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 10b 는, 제 2 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 10c 는, 제 2 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 10d 는, 제 2 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 11a 는, 도 10a, 도 10b, 도 10c, 및 도 10d 에 계속해서, 제 2 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 11b 는, 도 10a, 도 10b, 도 10c, 및 도 10d 에 계속해서, 제 2 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 11c 는, 도 10a, 도 10b, 도 10c, 및 도 10d 에 계속해서, 제 2 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 12a 는, 도 11a, 도 11b, 및 도 11c 에 계속해서, 제 2 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 12b 는, 도 11a, 도 11b, 및 도 11c 에 계속해서, 제 2 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 13a 는, 제 3 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 13b 는, 제 3 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 14a 는, 제 4 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 14b 는, 제 4 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 14c 는, 제 4 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 15a 는, 제 5 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 15b 는, 제 5 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 16a 는, 제 6 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 16b 는, 제 6 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 16c 는, 제 6 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 17a 는, 도 16a, 도 16b, 및 도 16c 에 계속해서, 제 6 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 17b 는, 도 16a, 도 16b, 및 도 16c 에 계속해서, 제 6 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 18a 는, 도 17a, 및 도 17b 에 계속해서, 제 6 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 18b 는, 도 17a, 및 도 17b 에 계속해서, 제 6 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 18c 는, 도 17a, 및 도 17b 에 계속해서, 제 6 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 19a 는, 제 7 실시형태에 관련된 전착 방법을 설명하는 단면도이다.
도 19b 는, 제 7 실시형태에 관련된 전착 방법을 설명하는 단면도이다.1 is a plan view of an alignment jig according to a first embodiment of the present invention.
2A is a plan view for explaining an alignment method using the alignment jig according to the first embodiment.
2B is a plan view for explaining an alignment method using the alignment jig according to the first embodiment.
2C is a plan view for explaining an alignment method using the alignment jig according to the first embodiment.
3A is a plan view for explaining an alignment method using an aligning jig according to a reference example.
Fig. 3B is a plan view for explaining the alignment method using the alignment jig according to the reference example.
3C is a plan view for explaining an alignment method using the alignment jig according to the reference example.
4A is a cross-sectional view for explaining a manufacturing method of a semiconductor device according to the first embodiment.
4B is a cross-sectional view for explaining a manufacturing method of the semiconductor device according to the first embodiment.
4C is a cross-sectional view for explaining a manufacturing method of the semiconductor device according to the first embodiment.
5A is a cross-sectional view illustrating the manufacturing method according to the first embodiment, following FIGS. 4A, 4B, and 4C.
Fig. 5B is a cross-sectional view explaining the manufacturing method according to the first embodiment, following Figs. 4A, 4B, and 4C.
FIG. 6A is a cross-sectional view illustrating the manufacturing method according to the first embodiment, following FIGS. 5A and 5B. FIG.
FIG. 6B is a cross-sectional view illustrating the manufacturing method according to the first embodiment, following FIGS. 5A and 5B. FIG.
7A is a cross-sectional view illustrating the manufacturing method according to the first embodiment, following FIGS. 6A and 6B. FIG.
FIG. 7B is a cross-sectional view illustrating the manufacturing method according to the first embodiment, following FIGS. 6A and 6B. FIG.
8A is a cross-sectional view illustrating the manufacturing method according to the first embodiment, following FIGS. 7A and 7B. FIG.
FIG. 8B is a cross-sectional view illustrating the manufacturing method according to the first embodiment, following FIGS. 7A and 7B. FIG.
8C is a cross-sectional view illustrating the manufacturing method according to the first embodiment, following FIGS. 7A and 7B. FIG.
FIG. 9A is a cross-sectional view illustrating the manufacturing method according to the first embodiment, following FIGS. 8A, 8B, and 8C. FIG.
FIG. 9B is a cross-sectional view explaining the manufacturing method according to the first embodiment, following FIGS. 8A, 8B, and 8C. FIG.
FIG. 9C is a cross-sectional view illustrating the manufacturing method according to the first embodiment, following FIGS. 8A, 8B, and 8C. FIG.
10A is a cross-sectional view illustrating the manufacturing method according to the second embodiment.
10B is a cross-sectional view for explaining the manufacturing method according to the second embodiment.
10C is a cross-sectional view for explaining the manufacturing method according to the second embodiment.
10D is a cross-sectional view for explaining the manufacturing method according to the second embodiment.
11A is a cross-sectional view illustrating the manufacturing method according to the second embodiment, following FIGS. 10A, 10B, 10C, and 10D.
FIG. 11B is a cross-sectional view illustrating the manufacturing method according to the second embodiment, following FIGS. 10A, 10B, 10C, and 10D.
Fig. 11C is a cross-sectional view explaining the manufacturing method according to the second embodiment, following Figs. 10A, 10B, 10C, and 10D.
12A is a cross-sectional view illustrating the manufacturing method according to the second embodiment, following FIGS. 11A, 11B, and 11C.
FIG. 12B is a cross-sectional view illustrating the manufacturing method according to the second embodiment, following FIGS. 11A, 11B, and 11C.
13A is a cross-sectional view for explaining the manufacturing method according to the third embodiment.
13B is a cross-sectional view illustrating the manufacturing method according to the third embodiment.
14A is a cross-sectional view illustrating the manufacturing method according to the fourth embodiment.
14B is a cross-sectional view for explaining the manufacturing method according to the fourth embodiment.
14C is a cross-sectional view illustrating the manufacturing method according to the fourth embodiment.
15A is a cross-sectional view illustrating the manufacturing method according to the fifth embodiment.
15B is a cross-sectional view for explaining the manufacturing method according to the fifth embodiment.
16A is a cross-sectional view illustrating the manufacturing method according to the sixth embodiment.
16B is a cross-sectional view illustrating the manufacturing method according to the sixth embodiment.
16C is a cross-sectional view for explaining the manufacturing method according to the sixth embodiment.
17A is a cross-sectional view illustrating the manufacturing method according to the sixth embodiment, following FIGS. 16A, 16B, and 16C.
17B is a cross-sectional view illustrating the manufacturing method according to the sixth embodiment, following FIGS. 16A, 16B, and 16C.
18A is a cross-sectional view illustrating the manufacturing method according to the sixth embodiment, following FIGS. 17A and 17B. FIG.
18B is a cross-sectional view illustrating the manufacturing method according to the sixth embodiment, following FIGS. 17A and 17B. FIG.
18C is a cross-sectional view illustrating the manufacturing method according to the sixth embodiment, following FIGS. 17A and 17B. FIG.
19A is a cross-sectional view for explaining an electrodeposition method related to the seventh embodiment.
Fig. 19B is a cross-sectional view illustrating the electrodeposition method according to the seventh embodiment. Fig.

〔제 1 실시형태〕[First Embodiment]

본 실시형태에 있어서는, 정렬 지그를 반도체 장치의 제조 공정에서 사용하는 양태를 예로 들어 설명한다. 본 발명의 정렬 지그의 용도는, 반도체 장치의 제조 용도에 한정되지 않는다.In this embodiment mode, an embodiment in which the alignment jig is used in a manufacturing process of a semiconductor device will be described as an example. The use of the alignment jig of the present invention is not limited to the use for manufacturing semiconductor devices.

본 실시형태에 있어서는, 편상체로서 반도체 칩을 정렬시키는 양태를 예로 들어 설명한다. 본 발명의 정렬 지그에 의해 정렬시킬 수 있는 편상체는 반도체 칩에 한정되지 않는다.In the present embodiment, a mode in which the semiconductor chip is aligned as a shear body will be described as an example. The knitted body which can be aligned by the alignment jig of the present invention is not limited to semiconductor chips.

·정렬 지그· Alignment jig

도 1 에는, 본 실시형태에 관련된 정렬 지그 (100) 의 평면도가 나타나 있다. 또한, 도 1 에는, 정렬 지그 (100) 의 일부를 확대하는 평면도도 나타나 있다.Fig. 1 shows a plan view of the alignment jig 100 according to the present embodiment. 1 is a plan view for enlarging a part of the alignment jig 100. As shown in Fig.

정렬 지그 (100) 는, 프레임상의 본체부 (110) 와, 반도체 칩 (CP) 을 수용 가능한 수용부 (101) 를 구비한다. 정렬 지그 (100) 는, 복수의 수용부 (101) 를 구비하고 있다.The alignment jig 100 includes a main body 110 on a frame and a housing 101 capable of accommodating the semiconductor chip CP. The alignment jig (100) has a plurality of accommodating portions (101).

본 실시형태의 정렬 지그 (100) 는, 평면에서 보았을 때 대략 정방형상으로 개구하는 수용부 (101) 가 격자상으로 배열되어 있는 프레임상의 부재이다. 복수의 수용부 (101) 는, 정방 격자상으로 배열되어 있는 것이 보다 바람직하다.The aligning jig 100 of the present embodiment is a frame-like member in which accommodating portions 101, which are opened in a substantially square shape in a plan view, are arranged in a lattice. More preferably, the plurality of accommodating portions 101 are arranged in a tetragonal lattice pattern.

본 실시형태의 본체부 (110) 의 외형은, 원형상으로 형성되어 있다. 본체부 (110) 는, 외측 프레임 (110A) 과, 외측 프레임 (110A) 의 내측에 형성된 내측 프레임 (110B) 을 갖는다. 외측 프레임 (110A) 은, 원형상의 프레임이다. 내측 프레임 (110B) 은, 원형상의 외측 프레임 (110A) 의 내측에 있어서 격자상으로 짜여진 프레임이다. 정렬 지그의 강성을 향상시켜, 정렬 지그를 취급하기 쉽게 하는 관점에서, 정렬 지그 (100) 를 평면에서 보았을 때, 복수의 수용부 (101) 를 각각 구획하는 격자상의 내측 프레임 (110B) 의 폭보다, 원형상의 외측 프레임 (110A) 의 폭쪽이 크게 형성되어 있는 것이 바람직하다. 후술하는 바와 같이, 정렬 지그의 본체부의 외형은, 원형상에 한정되지 않고, 원형상 이외의 형상이어도 된다.The outer shape of the main body 110 of the present embodiment is formed in a circular shape. The main body 110 has an outer frame 110A and an inner frame 110B formed on the inner side of the outer frame 110A. The outer frame 110A is a circular frame. The inner frame 110B is a lattice-woven frame inside the circular outer frame 110A. The width of the lattice-shaped inner frame 110B that divides the plurality of accommodating portions 101 when viewed from the plane is smaller than the width of the inner frame 110B that divides the accommodating jig 100 from the viewpoint of improving the rigidity of the alignment jig and making it easier to handle the alignment jig. , And the width of the circular outer frame 110A is preferably large. As will be described later, the outer shape of the main body portion of the aligning jig is not limited to a circular shape, and may be a shape other than a circular shape.

수용부 (101) 는, 각각, 벽부 (102) 및 수용 각부 (103) 를 갖는다. 본 실시형태에 있어서는, 수용부 (101) 는, 벽부 (102) 및 수용 각부 (103) 에 의해, 평면에서 보았을 때 대략 정방형상으로 형성되어 있다. 수용부 (101) 의 개구 사이즈는, 반도체 칩을 수용 가능한 사이즈로 형성되어 있으면 특별히 한정되지 않는다. 복수의 수용부 (101) 는, 서로 등간격으로 형성되어 있다.The receiving portion 101 has a wall portion 102 and a receiving corner portion 103, respectively. In the present embodiment, the accommodating portion 101 is formed into a substantially square shape when viewed from the plane by the wall portion 102 and the storage corners 103. The opening size of the accommodating portion 101 is not particularly limited as long as it is formed so as to accommodate the semiconductor chip. The plurality of receiving portions 101 are formed at equal intervals from each other.

본 실시형태의 수용부 (101) 는, 본체부 (110) 의 상면측과 하면측을 관통한다. 즉, 수용부 (101) 는, 상면측의 개구, 및 하면측의 개구를 갖는다. 그 때문에, 수용부 (101) 에 반도체 칩 (CP) 을 수용시킬 때에는, 정렬 지그 (100) 를 유지 부재의 유지면에 재치 (載置) 하거나, 본체부 (110) 의 상면측 및 하면측의 일방에 판상 부재 등을 장착하는 등을 하거나 하여, 수용부 (101) 의 일방의 개구를 막아 두는 것이 바람직하다. 수용부 (101) 의 일방의 개구를 막음으로써, 당해 개구를 막는 부재에 의해 반도체 칩 (CP) 이 지지된다.The accommodating portion 101 of the present embodiment passes through the upper surface side and the lower surface side of the main body portion 110. [ That is, the accommodating portion 101 has an opening on the upper surface side and an opening on the lower surface side. Therefore, when accommodating the semiconductor chip CP in the accommodating portion 101, the alignment jig 100 may be placed on the holding surface of the holding member, or may be placed on the upper surface side and the lower surface side of the main body portion 110 It is preferable to cover one of the openings of the accommodating portion 101 by attaching a sheet-like member or the like to one side. By blocking one of the openings of the housing portion 101, the semiconductor chip CP is supported by the member closing the opening.

본체부 (110) 가 외측 프레임 (110A) 와 내측 프레임 (110B) 으로 구성되고, 또한 수용부 (101) 가 본체부 (110) 의 상면측과 하면측을 관통함으로써, 본 실시형태에 관련된 정렬 지그 (100) 를 경량화할 수 있다.The main body portion 110 is constituted by the outer frame 110A and the inner frame 110B and the receiving portion 101 penetrates the upper surface side and the lower surface side of the main body portion 110, (100) can be reduced in weight.

수용부 (101) 의 깊이는, 특별히 한정되지 않는다. 반도체 칩 (CP) 을 수용부 (101) 에 수용시켰을 때, 반도체 칩 (CP) 의 표면이, 본체부 (110) 의 표면보다 위에 위치하고 있어도 되고, 아래에 위치하고 있어도 되고, 본체부 (110) 의 표면과 반도체 칩 (CP) 의 표면이 동일면에 위치하고 있어도 된다. 수용부 (101) 의 깊이는, 벽부 (102) 의 높이에 상당한다.The depth of the accommodating portion 101 is not particularly limited. The surface of the semiconductor chip CP may be located above or below the surface of the main body 110 when the semiconductor chip CP is received in the receiving portion 101, The surface and the surface of the semiconductor chip CP may be located on the same plane. The depth of the accommodating portion 101 corresponds to the height of the wall portion 102.

수용부 (101) 에 있어서, 벽부 (102) 는, 제 1 측벽 (102a), 제 2 측벽 (102b), 제 3 측벽 (102c), 및 제 4 측벽 (102d) 으로 구성된다.In the housing portion 101, the wall portion 102 is composed of a first sidewall 102a, a second sidewall 102b, a third sidewall 102c, and a fourth sidewall 102d.

수용부 (101) 에 있어서, 제 1 측벽 (102a) 과 제 2 측벽 (102b) 이 이웃하고, 제 2 측벽 (102b) 과 제 3 측벽 (102c) 이 이웃하고, 제 3 측벽 (102c) 과 제 4 측벽 (102d) 이 이웃하고, 제 4 측벽 (102d) 과 제 1 측벽 (102a) 이 이웃하고 있다.The first sidewall 102a and the second sidewall 102b are adjacent to each other and the second sidewall 102b and the third sidewall 102c are adjacent to each other and the third sidewall 102c and the second sidewall 102c are adjacent to each other. Four side walls 102d are adjacent to each other, and the fourth side wall 102d and the first side wall 102a are adjacent to each other.

수용부 (101) 에 있어서, 수용 각부 (103) 는, 벽부 (102) 의 단부에 위치한다.In the accommodating portion 101, the accommodating corner portion 103 is located at the end portion of the wall portion 102.

수용부 (101) 에 있어서, 수용 각부 (103) 는, 제 1 수용 각부 (103a), 제 2 수용 각부 (103b), 제 3 수용 각부 (103c), 및 제 4 수용 각부 (103d) 로 구성된다.In the housing portion 101, the housing portion 103 is composed of a first housing portion 103a, a second housing portion 103b, a third housing portion 103c, and a fourth housing portion 103d .

수용부 (101) 에 있어서, 제 1 수용 각부 (103a) 는, 제 1 측벽 (102a) 의 단부 및 제 2 측벽 (102b) 의 단부에 위치하고, 제 2 수용 각부 (103b) 는, 제 2 측벽 (102b) 의 단부 및 제 3 측벽 (102c) 의 단부에 위치하고, 제 3 수용 각부 (103c) 는, 제 3 측벽 (102c) 의 단부 및 제 4 측벽 (102d) 의 단부에 위치하고, 제 4 수용 각부 (103d) 는, 제 4 측벽 (102d) 의 단부 및 제 1 측벽 (102a) 의 단부에 위치한다.The first accommodation angle portion 103a is located at the end portion of the first side wall 102a and the end portion of the second side wall 102b and the second accommodation angle portion 103b is located at the end portion of the second side wall 102b The third receiving corner portion 103c is located at the end of the third side wall 102c and the end of the fourth side wall 102d and the fourth receiving corner portion 103c is located at the end of the third side wall 102c, 103d are located at the end of the fourth sidewall 102d and the end of the first sidewall 102a.

4 개의 수용 각부 (103) 는, 각각, 다음과 같은 형상으로 형성되어 있다. 수용부 (101) 에 반도체 칩 (CP) 을 수용시켜, 벽부 (102) 에 반도체 칩 (CP) 을 맞닿게 했을 때, 수용 각부 (103) 에 반도체 칩 (CP) 의 각부가 접촉하지 않게 형성되어 있다. 반도체 칩 (CP) 의 각부를, 칩 각부, 또는 편상체 각부라고 칭하는 경우가 있다.Each of the four storage corners 103 is formed in the following shape. When the semiconductor chip CP is received in the receiving portion 101 and the semiconductor chip CP is brought into contact with the wall portion 102, the respective portions of the semiconductor chip CP are formed so as not to contact with the receiving corner portion 103 have. Each part of the semiconductor chip CP may be referred to as a chip corner part or a corner piece part.

본 실시형태의 정렬 지그 (100) 에 있어서는, 이와 같이 반도체 칩 (CP) 의 각부와 수용 각부 (103) 가 접촉하지 않게 하기 위한 형상으로서, 4 개의 수용 각부 (103) 가 벽부 (102) 의 벽면보다 안쪽으로 패인 오목부 (104) 를 갖는 양태를 예로 들어 설명한다. 또한, 본 발명은, 이와 같은 오목부 (104) 를 갖는 양태에 한정되지 않는다.In the alignment jig 100 of this embodiment, four corners of the accommodating cores 103 are formed on the wall surface 102 of the wall portion 102 so that the corners of the semiconductor chip CP and the corners of the corners 103 are not in contact with each other. And the concave portion 104 which is inwardly recessed will be described as an example. Further, the present invention is not limited to the embodiment having such a concave portion 104. [

본 실시형태의 오목부 (104) 는, 반원 형상으로 패인 형상이지만, 반도체 칩 (CP) 의 각부와 수용 각부 (103) 가 접촉하지 않는 형상이면, 특별히 한정되지 않는다. 오목부 (104) 의 형상으로는, 예를 들어, 타원형이나 다각형 등이어도 된다. 또, 오목부 (104) 는, 본 실시형태에서 설명한 바와 같이 4 개의 각부에 형성되어 있는 양태에 한정되지 않고, 적어도 1 개의 수용 각부 (103) 에 오목부 (104) 가 형성되어 있으면 된다. 예를 들어, 1 개의 오목부 (104) 가 형성되어 있는 양태의 정렬 지그의 경우, 오목부 (104) 는, 각각의 수용부 (101) 에 있어서 동일한 각부 (예를 들어, 제 1 수용 각부 (103a)) 에 오목부 (104) 가 형성되어 있는 것이 바람직하다.The concave portion 104 of the present embodiment is of a semicircular shape but is not particularly limited as long as each portion of the semiconductor chip CP is in contact with the receiving corner portion 103. [ The shape of the concave portion 104 may be, for example, an elliptical shape or a polygonal shape. The concave portion 104 is not limited to the four corners as described in the present embodiment, but the concave portion 104 may be formed in at least one of the storage corners 103. For example, in the case of the alignment jig in which one recess 104 is formed, the recess 104 is formed in the same corner portion (for example, the first receiving corner portion The concave portion 104 is formed in the concave portion 103a.

정렬 지그 (100) 는, 내열성을 갖는 재질로 형성되어 있는 것이 바람직하다. 후술하는 봉지 부재가 열경화성 수지인 경우, 예를 들어, 열경화성 수지의 경화 온도는, 120 ℃ ∼ 180 ℃ 정도이다. 그 때문에, 정렬 지그 (100) 는, 열경화성 수지의 경화 온도에 있어서도 정렬 지그의 변형이 생기지 않는 내열성을 갖는 것이 바람직하다. 정렬 지그 (100) 의 재질로는, 예를 들어, 금속 및 내열성 수지를 들 수 있다. 금속으로는, 예를 들어, 구리, 42 알로이, 및 스테인리스 등을 들 수 있다. 내열성 수지로는, 폴리이미드 수지, 및 유리 에폭시 수지 등을 들 수 있다.The alignment jig 100 is preferably made of a material having heat resistance. When the sealing member described later is a thermosetting resin, for example, the curing temperature of the thermosetting resin is about 120 ° C to 180 ° C. Therefore, it is preferable that the alignment jig 100 has heat resistance that does not cause deformation of the alignment jig even at the curing temperature of the thermosetting resin. As the material of the alignment jig 100, for example, a metal and a heat-resistant resin can be mentioned. As the metal, for example, copper, 42 alloys, stainless steel and the like can be mentioned. Examples of the heat resistant resin include polyimide resin and glass epoxy resin.

정렬 지그 (100) 의 제조 방법은, 특별히 한정되지 않는다. 예를 들어, 정렬 지그 (100) 는, 판상의 부재에 타발 가공을 실시함으로써 제조할 수 있다. 또, 정렬 지그 (100) 는, 판상의 부재에 에칭 가공을 실시함으로써도 제조할 수 있다. 수용부 (101) 나 오목부 (104) 에 대해 요구되는 치수 정밀도에 따라, 적절히 가공 방법을 선택하는 것이 바람직하다.The manufacturing method of the alignment jig 100 is not particularly limited. For example, the alignment jig 100 can be manufactured by punching a plate-shaped member. The alignment jig 100 can also be manufactured by etching the plate-like member. It is preferable to appropriately select the processing method according to the dimensional accuracy required for the accommodating portion 101 and the concave portion 104. [

·정렬 방법· Sorting method

도 2a, 도 2b, 및 도 2c (이들을 종합하여 도 2 라고 칭하는 경우가 있다) 에는, 본 실시형태에 관련된 정렬 지그 (100) 를 사용하여, 편상체로서의 반도체 칩 (CP) 을 정렬시키는 방법을 설명하는 평면도가 나타나 있다.2A, 2B and 2C (collectively referred to as Fig. 2), there is a method of aligning the semiconductor chip CP as a sheave body by using the alignment jig 100 according to the present embodiment A plan view is shown.

도 2a 에는, 유지 부재의 유지면에 재치된 정렬 지그 (100) 와, 수용부 (101) 에 반도체 칩 (CP) 이 각각 수용된 상태를 설명하는 평면도가 나타나 있다. 정렬 지그 (100) 가 유지 부재의 유지면에 재치되어 있음으로써, 수용부 (101) 의 하면측의 개구가 막혀 있다.2A shows a plan view for explaining a state in which the aligning jig 100 placed on the holding surface of the holding member and the semiconductor chip CP are accommodated in the accommodating portion 101, respectively. Since the alignment jig 100 is placed on the holding surface of the holding member, the opening on the lower surface side of the receiving portion 101 is clogged.

반도체 칩 (CP) 은, 평면에서 보았을 때, 사각형상이다. 반도체 칩 (CP) 은, 제 1 측면 (cp1) 과, 제 1 측면 (cp1) 과 이웃하는 제 2 측면 (cp2) 을 갖는다.The semiconductor chip CP has a rectangular shape in plan view. The semiconductor chip CP has a first side face cp1 and a second side face cp2 adjacent to the first side face cp1.

도 2a 에 있어서는, 복수의 반도체 칩 (CP) 은 정렬되어 있지 않다.In Fig. 2A, the plurality of semiconductor chips CP are not aligned.

도 2b 에는, 정렬 지그 (100) 를 도면 중의 화살표 방향 2B 로 움직여, 반도체 칩 (CP) 의 측면에 수용부 (101) 의 벽부 (102) 를 맞닿게 한 상태를 설명하는 평면도가 나타나 있다.2B shows a plan view for explaining a state in which the aligning jig 100 is moved in the direction of the arrow 2B in the figure so that the side wall of the semiconductor chip CP is brought into contact with the wall portion 102 of the accommodating portion 101. FIG.

정렬 지그 (100) 를 화살표 방향 2B 로 움직이면, 수용부 (101) 에 수용된 각각의 반도체 칩 (CP) 의 제 1 측면 (cp1) 과, 정렬 지그 (100) 의 제 1 측벽 (102a) 이 맞닿는다. 그 결과, 복수의 반도체 칩 (CP) 은, 서로, 화살표 방향 2B 의 배열에 관해서 등간격으로 정렬된다.When the aligning jig 100 is moved in the direction of the arrow 2B, the first side surface cp1 of each semiconductor chip CP accommodated in the accommodating portion 101 abuts against the first side wall 102a of the aligning jig 100 . As a result, the plurality of semiconductor chips CP are aligned at regular intervals with respect to the arrangement in the direction of the arrow 2B.

도 2c 에는, 정렬 지그 (100) 를 도면 중의 화살표 방향 2C 로 움직여, 반도체 칩 (CP) 의 측면에 수용부 (101) 의 벽부 (102) 를 맞닿게 한 상태를 설명하는 평면도가 나타나 있다.2C is a plan view for explaining a state in which the alignment jig 100 is moved in the direction of the arrow 2C in the figure and the side wall of the housing 101 is brought into contact with the side surface of the semiconductor chip CP.

화살표 방향 2C 는, 화살표 방향 2B 와 직교하는 것이 바람직하다. 화살표 방향 2C 로 정렬 지그 (100) 를 움직일 때에는, 반도체 칩 (CP) 의 제 1 측면 (cp1) 과 정렬 지그 (100) 의 제 1 측벽 (102a) 을 맞닿게 한 채로 움직이는 것이 바람직하다.The arrow direction 2C is preferably perpendicular to the arrow direction 2B. It is preferable that the first side surface cp1 of the semiconductor chip CP and the first side wall 102a of the alignment jig 100 are moved while being in contact with each other when the alignment jig 100 is moved in the direction of the arrow 2C.

정렬 지그 (100) 를 화살표 방향 2C 로 움직이면, 수용부 (101) 에 수용된 각각의 반도체 칩 (CP) 의 제 2 측면 (cp2) 과, 정렬 지그 (100) 의 제 2 측벽 (102b) 이 맞닿는다. 제 2 측면 (cp2) 과 제 2 측벽 (102b) 이 맞닿을 때, 반도체 칩 (CP) 의 칩 각부 (cp3) 가 제 1 수용 각부 (103a) 에 접촉하지 않고, 오목부 (104) 에 수용된다.The second side surface cp2 of each semiconductor chip CP accommodated in the accommodating portion 101 abuts against the second side wall 102b of the alignment jig 100 when the alignment jig 100 is moved in the direction of the arrow 2C . The chip corner portion cp3 of the semiconductor chip CP is received in the concave portion 104 without contacting the first storage corner portion 103a when the second side surface cp2 and the second side wall 102b come into contact with each other .

반도체 칩 (CP) 의 칩 각부 (cp3) 가 제 1 수용 각부 (103a) 에 접촉하지 않기 때문에, 반도체 칩 (CP) 의 제 1 측면 (cp1) 이 제 1 측벽 (102a) 에 따른 채로, 제 2 측면 (cp2) 이 제 2 측벽 (102b) 에 맞닿는다. 요컨대, 반도체 칩 (CP) 을 기울어지게 하는 일 없이, 반도체 칩 (CP) 의 서로 이웃하는 측면을 수용부 (101) 의 서로 이웃하는 벽부에 맞닿게 할 수 있다.Since the chip corner portion cp3 of the semiconductor chip CP does not contact the first storage corner portion 103a, the first side surface cp1 of the semiconductor chip CP remains along the first side wall 102a, And the side surface cp2 abuts against the second side wall 102b. That is to say, adjacent side surfaces of the semiconductor chip CP can be brought into contact with neighboring wall portions of the receiving portion 101 without tilting the semiconductor chip CP.

그 결과, 복수의 반도체 칩 (CP) 은, 화살표 방향 2B 및 화살표 방향 2C 의 배열에 관해서 등간격으로 정렬된다.As a result, the plurality of semiconductor chips CP are arranged at regular intervals with respect to the arrangement of the arrow direction 2B and the arrow direction 2C.

도 3a, 도 3b, 및 도 3c (이들을 종합하여 도 3 이라고 칭하는 경우가 있다) 에는, 참고예에 관련된 정렬 지그 (300) 를 사용하여, 편상체로서의 반도체 칩 (CP) 을 정렬시키는 방법을 설명하는 평면도가 나타나 있다.3A, 3B and 3C (collectively referred to as FIG. 3), there is described a method of aligning the semiconductor chip CP as a knitted fabric by using the alignment jig 300 related to the reference example As shown in Fig.

정렬 지그 (300) 는, 본 실시형태에 관련된 정렬 지그 (100) 와 동일하게, 복수의 수용부 (301) 를 가지고 있고, 벽부 (302) 및 수용 각부 (303) 를 갖는다. 벽부 (302) 는, 제 1 측벽 (302a) 과, 제 1 측벽 (302a) 과 이웃하는 제 2 측벽 (302b) 을 갖는다. 단, 수용 각부 (303) 의 형상이, 본 실시형태에 관련된 정렬 지그 (100) 의 수용 각부 (103) 와 달리, 수용 각부 (303) 는 오목부 (104) 를 가지고 있지 않고, 벽부 (102) 의 벽면보다 내측으로 만곡되어 장출되어 있다.The aligning jig 300 has a plurality of accommodating portions 301 and has a wall portion 302 and a receiving corner portion 303 in the same manner as the aligning jig 100 according to the present embodiment. The wall portion 302 has a first sidewall 302a and a second sidewall 302b that is adjacent to the first sidewall 302a. It is to be noted that unlike the receiving corner portion 103 of the aligning jig 100 according to the present embodiment, the receiving corner portion 303 does not have the concave portion 104, As shown in Fig.

도 3a 에는, 도 2a 와 동일하게, 유지 부재의 유지면에 재치된 정렬 지그 (300) 와, 수용부 (301) 에 반도체 칩 (CP) 이 각각 수용된 상태를 설명하는 평면도가 나타나 있다. 정렬 지그 (300) 가 유지 부재의 유지면에 재치되어 있음으로써, 수용부 (301) 의 하면측의 개구가 막혀 있다.3A shows a plan view for explaining a state in which the alignment jig 300 placed on the holding surface of the holding member and the semiconductor chip CP are respectively received in the receiving portion 301, as in Fig. 2A. Since the alignment jig 300 is placed on the holding surface of the holding member, the opening on the bottom side of the receiving portion 301 is clogged.

도 3b 에는, 정렬 지그 (300) 를 도면 중의 화살표 방향 3B 로 움직여, 반도체 칩 (CP) 의 측면에 수용부 (301) 의 벽부 (302) 를 맞닿게 한 상태를 설명하는 평면도가 나타나 있다.3B shows a plan view for explaining a state in which the alignment jig 300 is moved in the direction of the arrow 3B in the figure so that the side wall of the semiconductor chip CP is brought into contact with the wall portion 302 of the accommodating portion 301. FIG.

정렬 지그 (300) 를 화살표 방향 3B 로 움직이면, 수용부 (301) 에 수용된 각각의 반도체 칩 (CP) 의 제 1 측면 (cp1) 과, 정렬 지그 (300) 의 제 1 측벽 (302a) 이 맞닿는다. 그 결과, 복수의 반도체 칩 (CP) 은, 서로, 화살표 방향 3B 의 배열에 관해 등간격으로 정렬된다.The first side surface cp1 of each semiconductor chip CP accommodated in the accommodating portion 301 abuts against the first side wall 302a of the alignment jig 300 when the alignment jig 300 is moved in the direction of the arrow 3B . As a result, the plurality of semiconductor chips CP are aligned at regular intervals with respect to the arrangement in the direction of the arrow 3B.

도 3c 에는, 정렬 지그 (300) 를 도면 중의 화살표 방향 3C 로 움직여, 반도체 칩 (CP) 의 측면에 수용부 (301) 의 벽부 (302) 를 맞닿게 하고자 할 때의 정렬 상태를 설명하는 평면도가 나타나 있다.3C is a plan view for explaining the alignment state when the alignment jig 300 is moved in the direction of the arrow 3C in the drawing and the side wall 302 of the accommodating portion 301 is brought into contact with the side surface of the semiconductor chip CP Is shown.

정렬 지그 (300) 를 화살표 방향 3C 로 움직이면, 수용부 (301) 에 수용된 각각의 반도체 칩 (CP) 의 제 2 측면 (cp2) 과, 정렬 지그 (300) 의 제 2 측벽 (302b) 이 맞닿기 전에, 반도체 칩 (CP) 의 칩 각부 (cp3) 가 수용 각부 (303) 의 장출되어 있는 부분에 접촉해 버려, 반도체 칩 (CP) 이 기울어져 버린다.The second side surface cp2 of each semiconductor chip CP accommodated in the accommodating portion 301 and the second side wall 302b of the aligning jig 300 abut against each other when the aligning jig 300 is moved in the direction of the arrow 3C. The chip corner portion cp3 of the semiconductor chip CP is brought into contact with the portion where the storage corner portion 303 extends before the semiconductor chip CP is tilted.

이상과 같이, 본 실시형태에 관련된 정렬 지그 (100) 및 정렬 방법에 의하면, 반도체 칩 (CP) 을 기울어지게 하는 일 없이, 균등하게 정렬시킬 수 있다.As described above, according to the alignment jig 100 and the alignment method according to the present embodiment, the semiconductor chips CP can be uniformly aligned without being inclined.

·반도체 장치의 제조 방법Semiconductor device manufacturing method

다음으로, 본 실시형태에 관련된 반도체 장치의 제조 방법에 대해 설명한다. 본 실시형태에서는, 반도체 장치의 제조 방법의 공정 중에, 전술한 반도체 칩을 정렬시키는 공정 (반도체 칩 정렬 공정) 을 실시한다.Next, a manufacturing method of the semiconductor device according to the present embodiment will be described. In this embodiment, during the process of the semiconductor device manufacturing method, the above-described step of aligning the semiconductor chips (semiconductor chip aligning step) is performed.

도 4a 에는, 제 1 점착 시트 (10) 에 첩착 (貼着) 된 반도체 웨이퍼 (W) 가 나타나 있다. 반도체 웨이퍼 (W) 는, 회로면 (W1) 을 갖고, 회로면 (W1) 에는, 회로 (W2) 가 형성되어 있다. 제 1 점착 시트 (10) 는, 반도체 웨이퍼 (W) 의 회로면 (W1) 과는 반대측의 이면 (W3) 에 첩착되어 있다.4A shows a semiconductor wafer W adhered to (adhered to) the first adhesive sheet 10. As shown in Fig. The semiconductor wafer W has a circuit face W1 and a circuit W2 is formed on the circuit face W1. The first adhesive sheet 10 is adhered to the back surface W3 of the semiconductor wafer W opposite to the circuit surface W1.

반도체 웨이퍼 (W) 는, 예를 들어, 실리콘 웨이퍼이어도 되고, 갈륨·비소 등의 화합물 반도체 웨이퍼이어도 된다. 반도체 웨이퍼 (W) 의 회로면 (W1) 에 회로 (W2) 를 형성하는 방법으로는, 범용되어 있는 방법을 들 수 있고, 예를 들어, 에칭법, 및 리프트 오프법 등을 들 수 있다.The semiconductor wafer W may be, for example, a silicon wafer or a compound semiconductor wafer such as gallium arsenide. As a method of forming the circuit W2 on the circuit surface W1 of the semiconductor wafer W, a commonly used method can be mentioned, and for example, an etching method, a lift-off method, and the like can be given.

반도체 웨이퍼 (W) 는, 미리 소정의 두께로 연삭하여, 이면 (W3) 을 노출시켜 제 1 점착 시트 (10) 에 첩착되어 있다. 반도체 웨이퍼 (W) 를 연삭하는 방법으로는, 특별히 한정되지 않고, 예를 들어, 그라인더 등을 사용한 공지된 방법을 들 수 있다. 반도체 웨이퍼 (W) 를 연삭할 때에는, 회로 (W2) 를 보호하기 위해, 표면 보호 시트를 회로면 (W1) 에 첩착시킨다. 웨이퍼의 이면 연삭은, 반도체 웨이퍼 (W) 의 회로면 (W1) 측, 즉 표면 보호 시트측을 척 테이블 등에 의해 고정시키고, 회로가 형성되어 있지 않은 이면측을 그라인더에 의해 연삭한다. 연삭 후의 반도체 웨이퍼 (W) 의 두께는, 특별히 한정되지는 않고, 통상은, 20 ㎛ 이상 500 ㎛ 이하이다.The semiconductor wafer W is ground to a predetermined thickness in advance and is adhered to the first adhesive sheet 10 by exposing the back surface W3. The method of grinding the semiconductor wafer W is not particularly limited, and for example, a known method using a grinder or the like can be used. When grinding the semiconductor wafer W, the surface protection sheet is adhered to the circuit face W1 in order to protect the circuit W2. The back side grinding of the wafer is performed by grinding the back side of the semiconductor wafer W on the side of the circuit surface W1 side, that is, the side of the surface protection sheet by a chuck table or the like, The thickness of the semiconductor wafer W after the grinding is not particularly limited, but is usually 20 占 퐉 or more and 500 占 퐉 or less.

제 1 점착 시트 (10) 는, 제 1 기재 필름 (11) 과, 제 1 점착제층 (12) 을 갖는다. 제 1 점착제층 (12) 은, 제 1 기재 필름 (11) 에 적층되어 있다.The first adhesive sheet (10) has a first base film (11) and a first adhesive layer (12). The first pressure-sensitive adhesive layer (12) is laminated on the first base film (11).

제 1 점착 시트 (10) 는, 반도체 웨이퍼 (W) 및 제 1 링 프레임에 첩착되어 있어도 된다. 이 경우, 제 1 점착 시트 (10) 의 제 1 점착제층 (12) 상에, 제 1 링 프레임 및 반도체 웨이퍼 (W) 를 재치하고, 제 1 링 프레임 및 반도체 웨이퍼 (W) 를 가볍게 가압하여, 제 1 링 프레임 및 반도체 웨이퍼 (W) 를 제 1 점착 시트 (10) 에 고정시킨다.The first adhesive sheet 10 may be adhered to the semiconductor wafer W and the first ring frame. In this case, the first ring frame and the semiconductor wafer W are placed on the first pressure-sensitive adhesive layer 12 of the first adhesive sheet 10, the first ring frame and the semiconductor wafer W are lightly pressed, The first ring frame and the semiconductor wafer W are fixed to the first adhesive sheet 10.

제 1 기재 필름 (11) 의 재질은, 특별히 한정되지 않는다. 제 1 기재 필름 (11) 의 재질로는, 예를 들어, 폴리염화비닐 수지, 폴리에스테르 수지 (폴리에틸렌테레프탈레이트 등), 아크릴 수지, 폴리카보네이트 수지, 폴리에틸렌 수지, 폴리프로필렌 수지, 아크릴로니트릴·부타디엔·스티렌 수지, 폴리이미드 수지, 폴리우레탄 수지, 및 폴리스티렌 수지 등을 들 수 있다.The material of the first base film 11 is not particularly limited. As the material of the first base film 11, for example, polyvinyl chloride resin, polyester resin (polyethylene terephthalate and the like), acrylic resin, polycarbonate resin, polyethylene resin, polypropylene resin, acrylonitrile-butadiene · Styrene resin, polyimide resin, polyurethane resin, and polystyrene resin.

제 1 점착제층 (12) 에 포함되는 점착제는, 특별히 한정되지 않고, 여러 가지 종류의 점착제를 제 1 점착제층 (12) 에 적용할 수 있다. 제 1 점착제층 (12) 에 포함되는 점착제로는, 예를 들어, 고무계, 아크릴계, 실리콘계, 폴리에스테르계, 및 우레탄계 등을 들 수 있다. 또한, 점착제의 종류는, 용도 및 첩착되는 피착체의 종류 등을 고려하여 선택된다.The pressure sensitive adhesive contained in the first pressure sensitive adhesive layer 12 is not particularly limited and various kinds of pressure sensitive adhesives can be applied to the first pressure sensitive adhesive layer 12. Examples of the pressure-sensitive adhesive contained in the first pressure-sensitive adhesive layer 12 include rubber-based, acrylic-based, silicone-based, polyester-based, and urethane-based pressure-sensitive adhesives. The kind of the pressure-sensitive adhesive is selected in consideration of the application and the kind of the adherend to be adhered.

제 1 점착제층 (12) 에 에너지선 중합성 화합물이 배합되어 있는 경우에는, 제 1 점착제층 (12) 에 제 1 기재 필름 (11) 측으로부터 에너지선을 조사하여, 에너지선 중합성 화합물을 경화시킨다. 에너지선 중합성 화합물을 경화시키면, 제 1 점착제층 (12) 의 응집력이 높아져, 제 1 점착제층 (12) 과 반도체 웨이퍼 (W) 사이의 점착력을 저하, 또는 소실시킬 수 있다. 에너지선으로는, 예를 들어, 자외선 (UV) 및 전자선 (EB) 등을 들 수 있고, 자외선이 바람직하다.When the first pressure sensitive adhesive layer 12 is blended with an energy ray polymerizable compound, energy rays are irradiated from the first base film 11 side to the first pressure sensitive adhesive layer 12 to cure the energy ray polymerizable compound . When the energy ray-polymerizable compound is cured, the cohesive force of the first pressure-sensitive adhesive layer 12 is increased, and the adhesive strength between the first pressure-sensitive adhesive layer 12 and the semiconductor wafer W can be reduced or eliminated. Examples of the energy ray include ultraviolet ray (UV) and electron beam (EB), and ultraviolet ray is preferable.

제 1 점착제층 (12) 과 반도체 웨이퍼 (W) 사이의 점착력을 저하, 또는 소실시키는 방법은, 에너지선 조사에 한정되지 않는다. 이 점착력을 저하, 또는 소실시키는 방법으로는, 예를 들어, 가열에 의한 방법, 가열 및 에너지선 조사에 의한 방법, 그리고 냉각에 의한 방법을 들 수 있다.The method of reducing or eliminating the adhesive force between the first pressure-sensitive adhesive layer 12 and the semiconductor wafer W is not limited to energy ray irradiation. Examples of the method for lowering or eliminating the adhesive force include a heating method, a heating and energy ray irradiation method, and a cooling method.

냉각에 의한 방법으로는, 제 1 점착 시트 (10) 를 냉각시킴으로써, 제 1 점착제층 (12) 에 사용하고 있는 고분자의 결정 구조를 변화시켜, 점착력을 변화시키는 방법을 들 수 있다.As a cooling method, there is a method in which the adhesive force is changed by changing the crystal structure of the polymer used for the first pressure-sensitive adhesive layer 12 by cooling the first pressure-sensitive adhesive sheet 10.

[다이싱 공정][Dicing process]

도 4b 에는, 제 1 점착 시트 (10) 에 유지된 복수의 반도체 칩 (CP) 이 나타나 있다.In Fig. 4B, a plurality of semiconductor chips CP held by the first adhesive sheet 10 are shown.

제 1 점착 시트 (10) 에 유지된 반도체 웨이퍼 (W) 는, 다이싱에 의해 개편화되어, 복수의 반도체 칩 (CP) 이 형성된다. 다이싱에는, 다이싱소 등의 절단 수단이 사용된다. 다이싱시의 절단 깊이는, 반도체 웨이퍼 (W) 의 두께와, 제 1 점착제층 (12) 의 두께의 합계, 그리고 다이싱소의 마모분을 가미한 깊이로 설정한다. 다이싱에 의해, 제 1 점착제층 (12) 도 반도체 칩 (CP) 과 동일한 사이즈로 절단된다. 또한 다이싱에 의해 제 1 기재 필름 (11) 에도 절입이 형성되는 경우가 있다.The semiconductor wafer W held by the first adhesive sheet 10 is diced into a plurality of semiconductor chips CP. For dicing, a cutting means such as a dicing saw is used. The cutting depth at the time of dicing is set to the sum of the thickness of the semiconductor wafer W, the thickness of the first pressure-sensitive adhesive layer 12, and the depth of abrasion of the dicing saw. By the dicing, the first pressure-sensitive adhesive layer 12 is also cut into the same size as the semiconductor chip CP. In addition, the first base film 11 may be cut by dicing.

또, 반도체 웨이퍼 (W) 를 다이싱하는 방법은, 다이싱소를 사용하는 방법에 한정되지 않는다. 예를 들어, 반도체 웨이퍼 (W) 를 레이저 조사법에 의해 다이싱해도 된다.The method of dicing the semiconductor wafer W is not limited to the method using a dicing saw. For example, the semiconductor wafer W may be diced by a laser irradiation method.

제 1 점착제층 (12) 에 대한 에너지선의 조사는, 반도체 웨이퍼 (W) 를 제 1 점착 시트 (10) 에 첩착시킨 후부터, 제 1 점착 시트 (10) 를 박리하기 전까지의 어느 단계에서 실시해도 된다. 에너지선의 조사는, 예를 들어, 다이싱 후에 실시해도 되고, 후술하는 익스팬드 공정 후에 실시해도 된다. 에너지선을 복수회 조사해도 된다.The irradiation of the energy ray with respect to the first pressure sensitive adhesive layer 12 may be carried out at any stage after the semiconductor wafer W is adhered to the first pressure sensitive adhesive sheet 10 and before the first pressure sensitive adhesive sheet 10 is peeled off . The irradiation of the energy ray may be performed after dicing, for example, or may be performed after the expanding process described later. The energy ray may be irradiated plural times.

[제 1 익스팬드 공정][First Expand Process]

도 4c 에는, 복수의 반도체 칩 (CP) 을 유지하는 제 1 점착 시트 (10) 를 길게 늘리는 공정 (제 1 익스팬드 공정이라고 칭하는 경우가 있다) 을 설명하는 도면이 나타나 있다.Fig. 4C is a view for explaining a step of elongating the first adhesive sheet 10 holding a plurality of semiconductor chips CP (sometimes referred to as a first expanding step).

다이싱에 의해 복수의 반도체 칩 (CP) 으로 개편화한 후, 제 1 점착 시트 (10) 를 길게 늘려, 복수의 반도체 칩 (CP) 간의 간격을 넓힌다. 제 1 익스팬드 공정에 있어서 제 1 점착 시트 (10) 를 길게 늘리는 방법은, 특별히 한정되지 않는다. 제 1 점착 시트 (10) 를 길게 늘리는 방법으로는, 예를 들어, 환상의 익스팬더, 또는 원상의 익스팬더를 제 1 점착 시트 (10) 에 꽉 눌러, 제 1 점착 시트 (10) 를 길게 늘리는 방법, 및 파지 부재 등을 사용하여 제 1 점착 시트 (10) 의 외주부를 잡아, 제 1 점착 시트 (10) 를 길게 늘리는 방법 등을 들 수 있다.After the semiconductor chips CP are separated by dicing, the first adhesive sheet 10 is elongated to widen the interval between the semiconductor chips CP. The method of elongating the first adhesive sheet 10 in the first expanding step is not particularly limited. Examples of a method of lengthening the first adhesive sheet 10 include a method of pressing the annular expander or the original expander against the first adhesive sheet 10 to lengthen the first adhesive sheet 10, And a method of gripping the outer peripheral portion of the first adhesive sheet 10 using a gripping member or the like to elongate the first adhesive sheet 10, and the like.

본 실시형태에서는, 도 4c 에 나타낸 바와 같이, 제 1 익스팬드 공정 후의 반도체 칩 (CP) 간의 거리를 D1 로 한다. 거리 D1 로는, 예를 들어, 15 ㎛ 이상 110 ㎛ 이하로 하는 것이 바람직하다.In this embodiment, as shown in Fig. 4C, the distance between the semiconductor chips CP after the first expanding process is D1. It is preferable that the distance D1 is, for example, 15 mu m or more and 110 mu m or less.

[제 1 전사 공정][First transfer step]

도 5a 에는, 제 1 익스팬드 공정 후에, 복수의 반도체 칩 (CP) 을 제 2 점착 시트 (20) 에 전사하는 공정 (제 1 전사 공정이라고 칭하는 경우가 있다) 을 설명하는 도면이 나타나 있다. 제 1 점착 시트 (10) 를 길게 늘려 복수의 반도체 칩 (CP) 간의 거리를 거리 D1 로 넓힌 후, 반도체 칩 (CP) 의 회로면 (W1) 에 제 2 점착 시트 (20) 를 첩착한다.5A is a view for explaining a step of transferring a plurality of semiconductor chips CP to the second adhesive sheet 20 (sometimes referred to as a first transfer step) after the first expanding step. The first adhesive sheet 10 is elongated to widen the distance between the semiconductor chips CP to a distance D1 and then the second adhesive sheet 20 is bonded to the circuit face W1 of the semiconductor chip CP.

제 2 점착 시트 (20) 는, 제 2 기재 필름 (21) 과, 제 2 점착제층 (22) 을 갖는다. 제 2 점착 시트 (20) 는, 회로면 (W1) 을 제 2 점착제층 (22) 으로 덮도록 첩착되는 것이 바람직하다.The second adhesive sheet 20 has a second base film 21 and a second adhesive layer 22. It is preferable that the second adhesive sheet 20 is attached so as to cover the circuit surface W1 with the second adhesive layer 22. [

제 2 기재 필름 (21) 의 재질은, 특별히 한정되지 않는다. 제 2 기재 필름 (21) 의 재질로는, 예를 들어, 제 1 기재 필름 (11) 에 대해 예시한 재질과 동일한 재질을 들 수 있다.The material of the second base film 21 is not particularly limited. As the material of the second base film 21, for example, the same material as the material exemplified for the first base film 11 may be mentioned.

제 2 점착제층 (22) 은, 제 2 기재 필름 (21) 에 적층되어 있다. 제 2 점착제층 (22) 에 포함되는 점착제는, 특별히 한정되지 않고, 여러 가지 종류의 점착제를 제 2 점착제층 (22) 에 적용할 수 있다. 제 2 점착제층 (22) 에 포함되는 점착제로는, 예를 들어, 제 1 점착제층 (12) 에 대해 설명한 점착제와 동일한 점착제를 들 수 있다. 또한, 점착제의 종류는, 용도 및 첩착되는 피착체의 종류 등을 고려하여 선택된다. 제 2 점착제층 (22) 에도, 에너지선 중합성 화합물이 배합되어 있어도 된다.The second pressure sensitive adhesive layer (22) is laminated on the second base film (21). The pressure sensitive adhesive contained in the second pressure sensitive adhesive layer 22 is not particularly limited, and various kinds of pressure sensitive adhesives can be applied to the second pressure sensitive adhesive layer 22. Examples of the pressure sensitive adhesive contained in the second pressure sensitive adhesive layer 22 include the same pressure sensitive adhesive as the pressure sensitive adhesive described for the first pressure sensitive adhesive layer 12. The kind of the pressure-sensitive adhesive is selected in consideration of the application and the kind of the adherend to be adhered. The second pressure sensitive adhesive layer 22 may also be blended with an energy ray polymerizable compound.

제 2 점착 시트 (20) 는, 제 1 점착 시트 (10) 보다 인장 탄성률이 작은 것이 바람직하다. 제 2 점착 시트 (20) 의 인장 탄성률은, 10 ㎫ 이상 2000 ㎫ 이하인 것이 바람직하다. 제 2 점착 시트 (20) 의 파단 신도는, 50 ％ 이상인 것도 바람직하다. 또한, 본 명세서에 있어서의 인장 탄성률, 및 파단 신도는, JIS K7161 및 JIS K7127 에 준거하여, 인장 시험 장치를 사용하여 측정된다.The second adhesive sheet 20 preferably has a smaller tensile modulus of elasticity than the first adhesive sheet 10. The tensile modulus of elasticity of the second adhesive sheet 20 is preferably 10 MPa or more and 2000 MPa or less. It is also preferable that the elongation at break of the second adhesive sheet 20 is 50% or more. The tensile modulus and elongation at break in the present specification are measured using a tensile tester in accordance with JIS K7161 and JIS K7127.

제 2 점착제층 (22) 의 점착력은, 제 1 점착제층 (12) 의 점착력보다 큰 것이 바람직하다. 제 2 점착제층 (22) 의 점착력쪽이 크면, 복수의 반도체 칩 (CP) 을 제 2 점착 시트 (20) 에 전사한 후에 제 1 점착 시트 (10) 를 박리하기 쉬워진다.The adhesive force of the second pressure sensitive adhesive layer 22 is preferably larger than the adhesive force of the first pressure sensitive adhesive layer 12. When the adhesive force of the second pressure sensitive adhesive layer 22 is large, it is easy to peel off the first pressure sensitive adhesive sheet 10 after transferring the plurality of semiconductor chips CP to the second pressure sensitive adhesive sheet 20.

제 2 점착 시트 (20) 는, 내열성을 갖는 것이 바람직하다. 후술하는 봉지 부재가 열경화성 수지인 경우, 예를 들어, 열경화성 수지의 경화 온도는, 120 ℃ ∼ 180 ℃ 정도이고, 가열 시간은, 30 분 ∼ 2 시간 정도이다. 제 2 점착 시트 (20) 는, 봉지 부재를 열경화시킬 때, 주름이 생기지 않는 내열성을 갖는 것이 바람직하다. 또, 제 2 점착 시트 (20) 는, 열경화 프로세스 후에, 반도체 칩 (CP) 으로부터 박리 가능한 재질로 구성되어 있는 것이 바람직하다.The second adhesive sheet 20 preferably has heat resistance. When the sealing member described later is a thermosetting resin, for example, the curing temperature of the thermosetting resin is about 120 ° C to 180 ° C, and the heating time is about 30 minutes to 2 hours. It is preferable that the second adhesive sheet 20 has heat resistance that does not cause wrinkles when the sealing member is thermally cured. It is preferable that the second adhesive sheet 20 is made of a material which can be peeled off from the semiconductor chip CP after the heat curing process.

제 2 점착 시트 (20) 는, 제 2 링 프레임에 첩착되어 있어도 된다. 이 경우, 제 2 점착 시트 (20) 의 제 2 점착제층 (22) 상에, 제 2 링 프레임을 재치하고, 제 2 링 프레임을 가볍게 가압하여, 제 2 링 프레임을 제 2 점착 시트 (20) 에 고정시킨다. 그 후, 제 2 링 프레임의 환형상의 내측으로 노출되는 제 2 점착제층 (22) 을 반도체 칩 (CP) 의 회로면 (W1) 에 꽉 눌러, 제 2 점착 시트 (20) 에 복수의 반도체 칩 (CP) 을 고정시킨다.The second adhesive sheet 20 may be attached to the second ring frame. In this case, the second ring frame is placed on the second pressure sensitive adhesive layer 22 of the second adhesive sheet 20, the second ring frame is lightly pressed, and the second ring frame is pressed against the second pressure sensitive adhesive sheet 20, . The second pressure sensitive adhesive layer 22 exposed to the inside of the annular shape of the second ring frame is pressed against the circuit face W1 of the semiconductor chip CP so that the second pressure sensitive adhesive sheet 20 CP).

제 2 점착 시트 (20) 를 회로면 (W1) 에 첩착할 때, 제 1 기재 필름 (11) 의 MD 방향과, 제 2 기재 필름 (21) 의 MD 방향을 직교시키는 것이 바람직하다. 이와 같이 첩착함으로써, 기재 필름이 연신되기 쉬운 방향이, 제 1 익스팬드 공정과, 후술하는 제 2 점착 시트 (20) 를 길게 늘리는 제 2 익스팬드 공정에서 직교한다. 그 때문에, 제 2 익스팬드 공정을 실시함으로써, 복수의 반도체 칩 (CP) 간의 간격은 보다 균일하게 확장된다. 본 명세서에 있어서, 「MD 방향」 이란, 기재 필름을 부여하는 원단 (原反) 의 길이 방향 (원단의 제조시의 이송 방향) 에 평행한 방향을 나타내는 단어로서 사용하고 있다. 본 명세서에 있어서, MD 는, Machine Direction 의 약칭이다.It is preferable that the MD direction of the first base film 11 and the MD direction of the second base film 21 are orthogonal to each other when the second adhesive sheet 20 is adhered to the circuit face W1. By such adhesion, the direction in which the base film is liable to be elongated is orthogonal in the first expanding step and the second expanding step in which the second adhesive sheet 20 to be described later is extended. Therefore, by performing the second expanding process, the interval between the plurality of semiconductor chips CP is expanded more uniformly. In the present specification, the "MD direction" is used as a word indicating a direction parallel to the longitudinal direction of the raw material (raw material) to which the base film is applied (the conveying direction at the time of manufacturing the raw material). In this specification, MD is an abbreviation of Machine Direction.

예를 들어, 제 1 익스팬드 공정에 있어서 연신되기 쉬운 방향 (제 1 방향이라고 칭하는 경우가 있다) 을 따라 연장되는 연장량과, 제 1 방향과 직교하는 방향 (제 1 방향보다 잘 연신되지 않는 방향. 제 2 방향이라고 칭하는 경우가 있다.) 을 따라 연장되는 연장량이 상이한 경우에, 제 2 기재 필름 (21) 이 연신되기 쉬운 방향을 제 2 방향에 맞춤으로써, 제 2 익스팬드 공정에 있어서 제 2 방향의 연장량을 제 1 방향보다 크게 할 수 있어, 복수의 반도체 칩 (CP) 간의 간격을 보다 균일하게 조정할 수 있다. 예를 들어, 격자상의 분할 예정 라인을 따라 복수의 반도체 칩 (CP) 으로 개편화된 경우에는, 이 양태에 의하면, 상하 방향 및 좌우 방향에 있어서 복수의 반도체 칩 (CP) 간의 간격이 보다 균일하게 확장된다.For example, an amount of extension extending along a direction (which may be referred to as a first direction) which is likely to be elongated in the first expanding step and an elongation amount extending in a direction perpendicular to the first direction The direction in which the second base film 21 is likely to be elongated is aligned with the second direction so that the second base film 21 is stretched along the second direction in the second expanding step, The amount of extension of the direction can be made larger than that in the first direction, and the distance between the semiconductor chips CP can be more uniformly adjusted. For example, when the semiconductor chips CP are divided into a plurality of semiconductor chips CP along a line to be divided on the lattice, the intervals between the semiconductor chips CP in the vertical direction and the horizontal direction are more uniform .

제 2 점착 시트 (20) 를 복수의 반도체 칩 (CP) 에 첩착한 후, 제 1 점착 시트 (10) 를 박리하면, 복수의 반도체 칩 (CP) 의 이면 (W3) 이 노출된다. 제 1 점착 시트 (10) 를 박리한 후에도, 제 1 익스팬드 공정에 있어서 확장시킨 복수의 반도체 칩 (CP) 간의 거리 D1 이 유지되어 있는 것이 바람직하다. 제 1 점착제층 (12) 에 에너지선 중합성 화합물이 배합되어 있는 경우에는, 제 1 점착제층 (12) 에 제 1 기재 필름 (11) 측으로부터 에너지선을 조사하여, 에너지선 중합성 화합물을 경화시키고 나서 제 1 점착 시트 (10) 를 박리하는 것이 바람직하다.The back surface W3 of the plurality of semiconductor chips CP is exposed when the first adhesive sheet 10 is peeled after the second adhesive sheet 20 is bonded to the plurality of semiconductor chips CP. It is preferable that the distance D1 between the plurality of semiconductor chips CP expanded in the first expanding step is maintained even after the first adhesive sheet 10 is peeled off. When the first pressure sensitive adhesive layer 12 is blended with an energy ray polymerizable compound, energy rays are irradiated from the first base film 11 side to the first pressure sensitive adhesive layer 12 to cure the energy ray polymerizable compound It is preferable to peel off the first adhesive sheet 10.

[제 2 익스팬드 공정][Second Expanding Process]

도 5b 에는, 복수의 반도체 칩 (CP) 을 유지하는 제 2 점착 시트 (20) 를 길게 늘리는 공정 (제 2 익스팬드 공정이라고 칭하는 경우가 있다) 을 설명하는 도면이 나타나 있다.5B is a view for explaining a step of extending the second adhesive sheet 20 holding a plurality of semiconductor chips CP (sometimes referred to as a second expanding step).

제 2 익스팬드 공정에서는, 복수의 반도체 칩 (CP) 간의 간격을 더욱 넓힌다. 제 2 익스팬드 공정에 있어서 제 2 점착 시트 (20) 를 길게 늘리는 방법은, 특별히 한정되지 않는다. 제 2 점착 시트 (20) 를 길게 늘리는 방법으로는, 예를 들어, 환상의 익스팬더, 또는 원상의 익스팬더를 제 2 점착 시트 (20) 에 꽉 눌러, 제 2 점착 시트 (20) 를 길게 늘리는 방법, 및 파지 부재 등을 사용하여 제 2 점착 시트 (20) 의 외주부를 잡아, 제 2 점착 시트 (20) 를 길게 늘리는 방법 등을 들 수 있다.In the second expanding step, the interval between the plurality of semiconductor chips CP is further widened. The method of elongating the second adhesive sheet 20 in the second expanding step is not particularly limited. Examples of the method of extending the second adhesive sheet 20 include a method of pressing the annular expander or the spherical expander against the second adhesive sheet 20 to stretch the second adhesive sheet 20 to a longer length, A method of gripping the outer peripheral portion of the second adhesive sheet 20 using a gripping member or the like to elongate the second adhesive sheet 20, and the like.

본 실시형태에서는, 도 5b 에 나타낸 바와 같이, 제 2 익스팬드 공정 후의 반도체 칩 (CP) 간의 간격을 D2 로 한다. 거리 D2 는, 거리 D1 보다 크다. 거리 D2 로는, 예를 들어, 200 ㎛ 이상 5000 ㎛ 이하로 하는 것이 바람직하다.In this embodiment, as shown in Fig. 5B, the interval between the semiconductor chips CP after the second expanding process is D2. The distance D2 is larger than the distance D1. For example, the distance D2 is preferably 200 占 퐉 or more and 5000 占 퐉 or less.

[제 2 전사 공정][Second transfer step]

도 6a 에는, 제 2 익스팬드 공정 후에, 복수의 반도체 칩 (CP) 을 유지 부재의 유지면에 전사시키는 공정 (제 2 전사 공정이라고 칭하는 경우가 있다) 을 설명하는 도면이 나타나 있다.6A is a view for explaining a step of transferring a plurality of semiconductor chips CP to a holding surface of a holding member (sometimes referred to as a second transfer step) after the second expanding step.

도 6a 에는, 유지 부재 (200) 에 전사된 복수의 반도체 칩 (CP) 이 나타나 있다. 유지 부재 (200) 는, 반도체 칩 (CP) 을 흡착 유지 가능한 유지면 (201) 을 갖는다. 반도체 칩 (CP) 은, 유지면 (201) 에 있어서, 도시되지 않은 감압 수단에 의해 흡착 유지된다. 유지면 (201) 은, 평탄한 면인 것이 바람직하고, 반도체 칩 (CP) 을 흡착 유지할 수 있도록 복수의 흡인공을 갖는 것이 바람직하다. 감압 수단으로는, 예를 들어, 감압 펌프 및 진공 이젝터 등을 들 수 있다. 제 2 전사 공정에 있어서는, 제 2 점착 시트 (20) 에 유지된 복수의 반도체 칩 (CP) 의 이면 (W3) 을 유지면 (201) 을 향하여 재치한다. 유지면 (201) 에 재치된 복수의 반도체 칩 (CP) 은, 그 이면 (W3) 이 유지면 (201) 에 맞닿아 있다. 감압 수단을 구동시킴으로써, 복수의 반도체 칩 (CP) 은, 유지면 (201) 에 흡착 유지된다. 복수의 반도체 칩 (CP) 을 유지면 (201) 에 흡착 유지시킨 후에, 제 2 점착 시트 (20) 를 박리하는 것이 바람직하다.6A, a plurality of semiconductor chips CP transferred to the holding member 200 are shown. The holding member 200 has a holding surface 201 capable of holding and holding the semiconductor chip CP. The semiconductor chip CP is attracted and held on the holding surface 201 by a depressurizing means (not shown). The holding surface 201 is preferably a flat surface and preferably has a plurality of suction holes so that the semiconductor chip CP can be held by suction. Examples of the decompression means include a decompression pump and a vacuum ejector. In the second transfer step, the back surface W3 of the plurality of semiconductor chips CP held by the second adhesive sheet 20 is placed toward the holding surface 201. [ The back surface W3 of the plurality of semiconductor chips CP mounted on the holding surface 201 is in contact with the holding surface 201. [ By driving the decompression means, a plurality of semiconductor chips CP are adsorbed and held on the holding surface 201. It is preferable to peel off the second adhesive sheet 20 after sucking and holding a plurality of semiconductor chips CP on the holding surface 201. [

[지그 재치 공정][Jig mounting process]

도 6b 에는, 정렬 지그 (100) 를 유지 부재 (200) 의 유지면 (201) 에 재치하는 공정 (지그 재치 공정이라고 칭하는 경우가 있다) 을 설명하는 도면이 나타나 있다.6B is a view for explaining the step of placing the alignment jig 100 on the holding surface 201 of the holding member 200 (sometimes referred to as a jig mounting step).

유지면 (201) 에 유지되어 있는 반도체 칩 (CP) 을 수용부 (101) 에 수용시키도록, 정렬 지그 (100) 를 유지면 (201) 에 재치한다. 정렬 지그 (100) 가 유지 부재 (200) 의 유지면 (201) 에 재치됨으로써, 수용부 (101) 의 하면측의 개구가 막힌 상태가 된다.The alignment jig 100 is placed on the holding surface 201 so that the semiconductor chip CP held on the holding surface 201 is received in the holding portion 101. [ The alignment jig 100 is placed on the holding surface 201 of the holding member 200 so that the opening on the lower surface side of the receiving portion 101 is clogged.

지그 재치 공정에 있어서도, 복수의 반도체 칩 (CP) 을 유지면 (201) 에 흡착 유지시켜 두는 것이 바람직하다.Also in the jig mounting process, it is preferable to hold a plurality of semiconductor chips CP on the holding surface 201 by suction.

다이싱 후의 반도체 칩 (CP) 이 격자상으로 배열되어 있는 경우, 수용부 (101) 에 반도체 칩 (CP) 을 수용하기 쉽게 하는 관점에서, 격자상으로 수용부 (101) 가 배열된 정렬 지그 (100) 를 사용하는 것이 바람직하다.When the semiconductor chips CP after the dicing are arranged in a lattice form, the alignment jig (the alignment jig) in which the accommodating portions 101 are arranged in a lattice form 100) is preferably used.

[반도체 칩 정렬 공정][Semiconductor chip alignment process]

지그 재치 공정 후, 정렬 지그 (100) 를 사용하여 복수의 반도체 칩 (CP) 을 정렬시키는 반도체 칩 정렬 공정을 실시한다. 반도체 칩 정렬 공정은, 전술한 반도체 칩의 정렬 방법과 동일하게 실시할 수 있다.After the jig mounting process, the alignment jig 100 is used to perform a semiconductor chip alignment process for aligning a plurality of semiconductor chips CP. The semiconductor chip alignment process can be performed in the same manner as the alignment process of the semiconductor chip described above.

본 실시형태에서는, 정렬 지그 (100) 를 움직여 반도체 칩 (CP) 의 측면에 수용부 (101) 의 벽부 (102) 를 맞닿게 하는 방법의 양태를 예로 들어 설명한다.In this embodiment mode, a method of moving the alignment jig 100 to abut the wall portion 102 of the accommodating portion 101 against the side surface of the semiconductor chip CP will be described as an example.

먼저, 파지 수단을 사용하여 정렬 지그 (100) 의 본체부 (110) 의 외측 프레임 (110A) 을 파지한다. 파지 수단은, 도시되지 않은 구동 장치와 접속되어 있다. 이 구동 장치에 의해 정렬 지그 (100) 를 이동시켜, 반도체 칩 (CP) 의 측면에 정렬 지그 (100) 의 벽부 (102) 를 맞닿게 한다. 정렬 지그 (100) 를 이동시키는 차례 및 방향은, 전술한 도 2b 의 화살표 방향 2B 및 도 2c 의 화살표 방향 2C 의 차례 및 방향에 한정되지 않는다. 구동 장치는, 정렬 지그 (100) 를 유지면 (201) 을 따라, 임의의 방향으로 이동 가능하게 구성되어 있는 것이 바람직하다. 정렬 지그 (100) 를 이동시킬 때에는, 정렬 지그 (100) 를 유지면 (201) 으로부터 이간시키고, 유지면 (201) 을 따라 이동시키는 것이 바람직하다. 또, 유지면 (201) 에 접촉시킨 채로 정렬 지그 (100) 를 이동시켜도 된다.First, the outer frame 110A of the main body 110 of the alignment jig 100 is gripped using the gripping means. The gripping means is connected to a driving device not shown. The aligning jig 100 is moved by the driving device so that the wall portion 102 of the aligning jig 100 is brought into contact with the side surface of the semiconductor chip CP. The order and direction in which the alignment jig 100 is moved are not limited to the order and direction of the arrow direction 2B in Fig. 2B and the arrow direction 2C in Fig. 2C. It is preferable that the driving device is configured so that the aligning jig 100 is movable along the holding surface 201 in any direction. When the alignment jig 100 is moved, it is preferable to move the alignment jig 100 away from the holding surface 201 and move along the holding surface 201. Alternatively, the alignment jig 100 may be moved while being in contact with the holding surface 201.

반도체 칩 정렬 공정을 실시하는 동안은, 유지 부재 (200) 의 감압 수단에 의한 흡착 유지를 해제하거나, 흡착 유지력을 저하시키거나 함으로써, 반도체 칩 (CP) 을 이동시키기 쉽게 할 수 있다. 또한, 구동 장치는, 도시되지 않은 검지 수단을 가지고 있어도 된다. 검지 수단으로 유지면 (201) 에 재치된 반도체 칩 (CP) 의 위치를 검지시켜도 된다. 구동 장치는, 검지 수단의 검지 결과에 기초하여 반도체 칩 (CP) 의 이동량이나 이동 방향을 제어하는 제어 수단을 가지고 있어도 된다. 구동 장치에 있어서, 파지 수단, 검지 수단, 및 제어 수단을 연동시켜도 된다.The semiconductor chip CP can be easily moved by releasing the suction holding by the decompression means of the holding member 200 or lowering the suction holding force during the semiconductor chip alignment process. Further, the driving device may have detecting means not shown. The position of the semiconductor chip CP placed on the holding surface 201 may be detected by the detecting means. The driving device may have control means for controlling the movement amount and the moving direction of the semiconductor chip CP based on the detection result of the detection means. In the driving apparatus, the gripping means, the detecting means, and the control means may be interlocked.

복수의 반도체 칩 (CP) 을 정렬시키는 방법으로는, 상기 서술한 방법에 한정되지 않는다. 예를 들어, 정렬 지그 (100) 를 이동시키는 것이 아니라, 유지 부재 (200) 를 이동시켜, 정렬 지그 (100) 와 반도체 칩 (CP) 을 맞닿게 하는 방법이어도 된다. 이 방법의 경우도, 유지 부재 (200) 의 감압 수단에 의한 흡착 유지를 해제하거나, 흡착 유지력을 저하시키거나 하는 것이 바람직하다.The method of aligning the plurality of semiconductor chips CP is not limited to the above-described method. For example, instead of moving the alignment jig 100, the holding jig 100 may be moved so that the alignment jig 100 and the semiconductor chip CP are brought into contact with each other. Also in this method, it is preferable to release the adsorption holding by the decompression means of the holding member 200 or lower the adsorption holding force.

또, 복수의 반도체 칩 (CP) 을 정렬시키는 방법으로는, 정렬 지그 (100) 및 유지 부재 (200) 의 양방을 이동시켜, 정렬 지그 (100) 와 반도체 칩 (CP) 을 맞닿게 하는 방법이어도 된다. 이 방법의 경우도, 유지 부재 (200) 의 감압 수단에 의한 흡착 유지를 해제하거나, 흡착 유지력을 저하시키거나 하는 것이 바람직하다.As a method for aligning a plurality of semiconductor chips CP, there is a method of moving both the alignment jig 100 and the holding member 200 to bring the alignment jig 100 and the semiconductor chip CP into contact with each other do. Also in this method, it is preferable to release the adsorption holding by the decompression means of the holding member 200 or lower the adsorption holding force.

[제 3 전사 공정][Third transfer step]

도 7a 에는, 반도체 칩 정렬 공정에 있어서 정렬된 반도체 칩 (CP) 을 제 4 점착 시트로서의 표면 보호 시트 (40) 에 전사하는 공정 (제 3 전사 공정이라고 칭하는 경우가 있다) 을 설명하는 도면이 나타나 있다.7A is a view for explaining a process (referred to as a third transfer process) of transferring the aligned semiconductor chips CP to the surface protection sheet 40 as the fourth adhesive sheet in the semiconductor chip alignment process have.

정렬된 복수의 반도체 칩 (CP) 의 회로면 (W1) 에 표면 보호 시트 (40) 를 첩착한다. 본 실시형태에서는, 반도체 칩 (CP) 을 표면 보호 시트 (40) 에 첩착시키지만, 정렬 지그 (100) 를 표면 보호 시트 (40) 에 첩착시키지 않는다.The surface protection sheet 40 is attached to the circuit surface W1 of the plurality of aligned semiconductor chips CP. In the present embodiment, the semiconductor chip CP is adhered to the surface protection sheet 40, but the alignment jig 100 is not adhered to the surface protection sheet 40.

표면 보호 시트 (40) 는, 제 4 기재 필름 (41) 과, 제 4 점착제층 (42) 을 갖는다. 표면 보호 시트 (40) 는, 회로면 (W1) 을 제 4 점착제층 (42) 으로 덮도록 첩착되는 것이 바람직하다.The surface protection sheet 40 has a fourth base film 41 and a fourth pressure-sensitive adhesive layer 42. The surface protection sheet 40 is preferably adhered so as to cover the circuit surface W1 with the fourth pressure-sensitive adhesive layer 42. [

표면 보호 시트 (40) 의 재질은, 특별히 한정되지 않는다. 제 4 기재 필름 (41) 의 재질로는, 예를 들어, 제 1 기재 필름 (11) 에 대해 예시한 재질과 동일한 재질을 들 수 있다.The material of the surface protective sheet 40 is not particularly limited. As the material of the fourth base film 41, for example, the same material as the material exemplified for the first base film 11 may be used.

제 4 점착제층 (42) 은, 제 4 기재 필름 (41) 에 적층되어 있다. 제 4 점착제층 (42) 에 포함되는 점착제는, 특별히 한정되지 않고, 여러 가지 종류의 점착제를 제 4 점착제층 (42) 에 적용할 수 있다. 제 4 점착제층 (42) 에 포함되는 점착제로는, 예를 들어, 제 1 점착제층 (12) 에 대해 설명한 점착제와 동일한 점착제를 들 수 있다. 또한, 점착제의 종류는, 용도 및 첩착되는 피착체의 종류 등을 고려하여 선택된다. 제 4 점착제층 (42) 에도, 에너지선 중합성 화합물이 배합되어 있어도 된다.The fourth pressure sensitive adhesive layer (42) is laminated on the fourth base film (41). The pressure sensitive adhesive contained in the fourth pressure sensitive adhesive layer (42) is not particularly limited, and various kinds of pressure sensitive adhesives can be applied to the fourth pressure sensitive adhesive layer (42). Examples of the pressure sensitive adhesive included in the fourth pressure sensitive adhesive layer 42 include the same pressure sensitive adhesive as the pressure sensitive adhesive described for the first pressure sensitive adhesive layer 12. The kind of the pressure-sensitive adhesive is selected in consideration of the application and the kind of the adherend to be adhered. The fourth pressure sensitive adhesive layer 42 may also be blended with an energy ray polymerizable compound.

표면 보호 시트 (40) 는, 내열성을 갖는 것이 바람직하다. 후술하는 봉지 부재가 열경화성 수지인 경우, 예를 들어, 열경화성 수지의 경화 온도는, 120 ℃ ∼ 180 ℃ 정도이고, 가열 시간은, 30 분 ∼ 2 시간 정도이다. 표면 보호 시트 (40) 는, 봉지 부재를 열경화시킬 때, 주름이 생기지 않는 내열성을 갖는 것이 바람직하다. 또, 표면 보호 시트 (40) 는, 열경화 프로세스 후에, 반도체 칩 (CP) 으로부터 박리 가능한 재질로 구성되어 있는 것이 바람직하다.The surface protection sheet 40 preferably has heat resistance. When the sealing member described later is a thermosetting resin, for example, the curing temperature of the thermosetting resin is about 120 ° C to 180 ° C, and the heating time is about 30 minutes to 2 hours. The surface protective sheet 40 preferably has heat resistance that does not cause wrinkles when thermally curing the sealing member. It is preferable that the surface protection sheet 40 is made of a material that can be peeled off from the semiconductor chip CP after the heat curing process.

[봉지 공정][Encapsulation process]

도 7b 에는, 표면 보호 시트 (40) 에 의해 유지된 복수의 반도체 칩 (CP) 을 봉지하는 공정 (봉지 공정이라고 칭하는 경우가 있다) 을 설명하는 도면이 나타나 있다.7B is a view for explaining a step of sealing a plurality of semiconductor chips CP held by the surface protection sheet 40 (sometimes referred to as a sealing step).

회로면 (W1) 을 남기고 복수의 반도체 칩 (CP) 을, 봉지 부재 (60) 에 의해 덮음으로써 봉지체 (3) 가 형성된다. 복수의 반도체 칩 (CP) 사이에도 봉지 부재 (60) 가 충전되어 있다. 본 실시형태에서는, 표면 보호 시트 (40) 에 의해 회로면 (W1) 및 회로 (W2) 가 덮여 있으므로, 봉지 부재 (60) 로 회로면 (W1) 이 덮이는 것을 방지할 수 있다.The sealing member 3 is formed by covering the semiconductor chips CP with the sealing member 60 while leaving the circuit face W1. The sealing member 60 is also filled between the plurality of semiconductor chips CP. In the present embodiment, since the circuit surface W1 and the circuit W2 are covered with the surface protection sheet 40, it is possible to prevent the circuit surface W1 from being covered with the sealing member 60. [

봉지 공정에 의해, 소정 거리씩 이간한 복수의 반도체 칩 (CP) 이 봉지 부재에 매립된 봉지체 (3) 가 얻어진다. 봉지 공정에 있어서는, 복수의 반도체 칩 (CP) 은, 거리 D2 가 유지된 상태에서, 봉지 부재 (60) 에 의해 덮이는 것이 바람직하다.By the sealing process, a bag 3 in which a plurality of semiconductor chips CP separated by a predetermined distance are embedded in the sealing member is obtained. In the sealing process, it is preferable that the plurality of semiconductor chips CP are covered with the sealing member 60 in a state in which the distance D2 is maintained.

봉지 부재 (60) 로 복수의 반도체 칩 (CP) 을 덮는 방법은, 특별히 한정되지 않는다. 예를 들어, 금형 내에, 표면 보호 시트 (40) 로 회로면 (W1) 을 덮은 채로 복수의 반도체 칩 (CP) 을 수용하고, 금형 내에 유동성의 수지 재료를 주입하여, 수지 재료를 경화시키는 방법을 채용해도 된다. 또, 시트상의 봉지 수지를 복수의 반도체 칩 (CP) 의 이면 (W3) 을 덮도록 재치하고, 봉지 수지를 가열함으로써, 복수의 반도체 칩 (CP) 을 봉지 수지에 매립시키는 방법을 채용해도 된다. 봉지 부재 (60) 의 재질로는, 예를 들어, 에폭시 수지 등을 들 수 있다. 봉지 부재 (60) 로서 사용되는 에폭시 수지에는, 예를 들어, 페놀 수지, 엘라스토머, 무기 충전재, 및 경화 촉진제 등이 포함되어 있어도 된다.The method of covering the plurality of semiconductor chips CP with the sealing member 60 is not particularly limited. For example, a method in which a plurality of semiconductor chips CP are accommodated in a mold while the circuit face W1 is covered with the surface protection sheet 40, and a fluid resin material is injected into the mold to cure the resin material . A method of embedding a plurality of semiconductor chips CP in a sealing resin may be adopted by placing the sealing resin on the sheet so as to cover the back surface W3 of the plurality of semiconductor chips CP and heating the sealing resin. As the material of the sealing member 60, for example, an epoxy resin and the like can be mentioned. The epoxy resin used as the sealing member 60 may include, for example, a phenol resin, an elastomer, an inorganic filler, and a curing accelerator.

봉지 공정 후, 표면 보호 시트 (40) 가 박리되면, 반도체 칩 (CP) 의 회로면 (W1) 및 봉지체 (3) 의 표면 보호 시트 (40) 와 접촉하고 있던 면 (3S) 이 노출된다.When the surface protection sheet 40 is peeled off after the sealing process, the circuit surface W1 of the semiconductor chip CP and the surface 3S that has been in contact with the surface protection sheet 40 of the plug 3 are exposed.

[반도체 패키지의 제조 공정][Manufacturing Process of Semiconductor Package]

도 8a, 도 8b 및 도 8c (이들을 종합하여 도 8 이라고 칭하는 경우가 있다), 그리고 도 9a, 도 9b 및 도 9c (이들을 종합하여 도 9 라고 칭하는 경우가 있다) 에는, 복수의 반도체 칩 (CP) 을 사용하여 반도체 패키지를 제조하는 공정을 설명하는 도면이 나타나 있다. 본 실시형태는, 이와 같은 반도체 패키지의 제조 공정을 포함하고 있는 것이 바람직하다.8A, 8B and 8C (collectively referred to as FIG. 8) and FIGS. 9A, 9B and 9C (collectively referred to as FIG. 9) ) Is used to fabricate a semiconductor package. It is preferable that the present embodiment includes a manufacturing process of such a semiconductor package.

[재배선층 형성 공정][Redistribution layer formation step]

도 8a 에는, 표면 보호 시트 (40) 를 박리한 후의 봉지체 (3) 의 단면도가 나타나 있다. 본 실시형태에서는, 표면 보호 시트 (40) 가 박리된 후의 봉지체 (3) 에 재배선층을 형성하는 재배선층 형성 공정을 추가로 포함하는 것이 바람직하다. 재배선층 형성 공정에 있어서는, 노출된 복수의 반도체 칩 (CP) 의 회로 (W2) 와 접속하는 재배선을, 회로면 (W1) 의 위 및 봉지체 (3) 의 면 (3S) 위에 형성한다. 재배선의 형성에 있어서는, 먼저, 절연층을 봉지체 (3) 에 형성한다.8A shows a cross-sectional view of the plug 3 after the surface protective sheet 40 is peeled off. In the present embodiment, it is preferable to further include a re-wiring layer forming step of forming a re-wiring layer on the plug body 3 after the surface protective sheet 40 has been peeled off. In the re-wiring layer forming step, a rewiring line connected to the circuit W2 of the plurality of exposed semiconductor chips CP is formed on the circuit surface W1 and on the surface 3S of the plug 3. In forming the rewiring line, first, the insulating layer is formed on the plug 3.

도 8b 에는, 반도체 칩 (CP) 의 회로면 (W1) 및 봉지체 (3) 의 면 (3S) 에 제 1 절연층 (61) 을 형성하는 공정을 설명하는 단면도가 나타나 있다. 절연성 수지를 포함하는 제 1 절연층 (61) 을, 회로면 (W1) 및 면 (3S) 의 위에, 회로 (W2), 또는 회로 (W2) 의 내부 단자 전극 (W4) 을 노출시키도록 형성한다. 절연성 수지로는, 예를 들어, 폴리이미드 수지, 폴리벤조옥사졸 수지, 및 실리콘 수지 등을 들 수 있다. 내부 단자 전극 (W4) 의 재질은, 도전성 재료이면 한정되지 않고, 예를 들어, 금, 은, 구리, 및 알루미늄 등의 금속, 그리고 합금 등을 들 수 있다.8B is a cross-sectional view illustrating a step of forming the first insulating layer 61 on the circuit face W1 of the semiconductor chip CP and the face 3S of the plug 3. The first insulating layer 61 including the insulating resin is formed so as to expose the circuit W2 or the internal terminal electrode W4 of the circuit W2 on the circuit face W1 and the face 3S . Examples of the insulating resin include polyimide resin, polybenzoxazole resin, and silicone resin. The material of the internal terminal electrode W4 is not limited as long as it is a conductive material, and examples thereof include metals such as gold, silver, copper and aluminum, and alloys.

도 8c 에는, 봉지체 (3) 에 봉지된 반도체 칩 (CP) 과 전기적으로 접속하는 재배선 (5) 을 형성하는 공정을 설명하는 단면도가 나타나 있다. 본 실시형태에서는, 제 1 절연층 (61) 의 형성에 계속해서 재배선 (5) 을 형성한다. 재배선 (5) 의 재질은, 도전성 재료이면 한정되지 않고, 예를 들어, 금, 은, 구리, 및 알루미늄 등의 금속, 그리고 합금 등을 들 수 있다. 재배선 (5) 은, 공지된 방법에 의해 형성할 수 있다.8C is a cross-sectional view illustrating a step of forming a rewiring line 5 electrically connected to the semiconductor chip CP sealed in the plug 3. In the present embodiment, a rewiring line 5 is formed subsequent to the formation of the first insulating layer 61. [ The material of the rewiring line 5 is not limited as long as it is a conductive material, and examples thereof include metals such as gold, silver, copper and aluminum, and alloys. The rewiring line 5 can be formed by a known method.

도 9a 에는, 재배선 (5) 을 덮는 제 2 절연층 (62) 을 형성하는 공정을 설명하는 단면도가 나타나 있다. 재배선 (5) 은, 외부 단자 전극용의 외부 전극 패드 (5A) 를 갖는다. 제 2 절연층 (62) 에는 개구 등을 형성하고, 외부 단자 전극용의 외부 전극 패드 (5A) 를 노출시킨다. 본 실시형태에서는, 외부 전극 패드 (5A) 는, 봉지체 (3) 의 반도체 칩 (CP) 의 영역 (회로면 (W1) 에 대응하는 영역) 내 및 영역 외 (봉지 부재 (60) 상의 면 (3S) 에 대응하는 영역) 에 노출시키고 있다. 또, 재배선 (5) 은, 외부 전극 패드 (5A) 가 어레이상으로 배치되도록, 봉지체 (3) 의 면 (3S) 에 형성되어 있다. 본 실시형태에서는, 봉지체 (3) 가 반도체 칩 (CP) 의 영역 외에 외부 전극 패드 (5A) 를 노출시키는 구조를 가지므로, 팬 아웃형의 WLP 를 얻을 수 있다.9A is a cross-sectional view illustrating the step of forming the second insulating layer 62 covering the rewiring line 5. In FIG. The rewiring line 5 has an external electrode pad 5A for an external terminal electrode. An opening or the like is formed in the second insulating layer 62 to expose an external electrode pad 5A for an external terminal electrode. In this embodiment, the external electrode pads 5A are arranged in the region (region corresponding to the circuit surface W1) of the semiconductor chip CP of the plug 3 and outside the region (the surface on the sealing member 60 3S). The rewiring line 5 is formed on the surface 3S of the plug 3 so that the external electrode pads 5A are arranged in an array or more. In this embodiment, since the plug 3 has a structure in which the external electrode pad 5A is exposed outside the region of the semiconductor chip CP, a fan-out type WLP can be obtained.

[외부 단자 전극과의 접속 공정][Connection step with external terminal electrode]

도 9b 에는, 봉지체 (3) 의 외부 전극 패드 (5A) 에 외부 단자 전극을 접속시키는 공정을 설명하는 단면도가 나타나 있다. 제 2 절연층 (62) 으로부터 노출되는 외부 전극 패드 (5A) 에, 솔더 볼 등의 외부 단자 전극 (7) 을 재치하고, 솔더 접합 등에 의해, 외부 단자 전극 (7) 과 외부 전극 패드 (5A) 를 전기적으로 접속시킨다. 솔더 볼의 재질은, 특별히 한정되지 않고, 예를 들어, 함연 (含鉛) 솔더 및 무연 솔더 등을 들 수 있다.9B is a sectional view for explaining the step of connecting the external terminal electrode to the external electrode pad 5A of the plug 3. The external terminal electrodes 7 such as solder balls are placed on the external electrode pads 5A exposed from the second insulating layer 62 and the external terminal electrodes 7 and the external electrode pads 5A are soldered, Respectively. The material of the solder ball is not particularly limited, and examples thereof include lead-free solder and lead-free solder.

[제 2 다이싱 공정][Second Dicing Step]

도 9c 에는, 외부 단자 전극 (7) 이 접속된 봉지체 (3) 를 개편화하는 공정 (제 2 다이싱 공정이라고 칭하는 경우가 있다) 을 설명하는 단면도가 나타나 있다. 이 제 2 다이싱 공정에서는, 봉지체 (3) 를 반도체 칩 (CP) 단위로 개편화한다. 봉지체 (3) 를 개편화하는 방법은, 특별히 한정되지 않는다. 예를 들어, 전술한 반도체 웨이퍼 (W) 를 다이싱한 방법과 동일한 방법을 채용하여, 봉지체 (3) 를 개편화할 수 있다. 봉지체 (3) 를 개편화하는 공정은, 봉지체 (3) 를 다이싱 시트 등의 점착 시트에 첩착시켜 실시해도 된다.9C is a cross-sectional view for explaining the step of disposing the plug 3 connected with the external terminal electrode 7 (sometimes referred to as a second dicing step). In this second dicing step, the plug 3 is divided into semiconductor chips CP. The method of disengaging the plug body 3 is not particularly limited. For example, the sealing material 3 can be disassembled by employing the same method as the method of dicing the semiconductor wafer W described above. The step of disposing the plugs 3 may be carried out by attaching the plugs 3 to a pressure-sensitive adhesive sheet such as a dicing sheet.

봉지체 (3) 를 개편화함으로써, 반도체 칩 (CP) 단위의 반도체 패키지 (1) 가 제조된다. 상기 서술한 바와 같이 반도체 칩 (CP) 의 영역 외에 팬 아웃시킨 외부 전극 패드 (5A) 에 외부 단자 전극 (7) 을 접속시킨 반도체 패키지 (1) 는, 팬 아웃형의 웨이퍼 레벨 패키지 (FO-WLP) 로서 제조된다.By disposing the plugs 3, the semiconductor package 1 in units of semiconductor chips (CP) is manufactured. As described above, the semiconductor package 1 in which the external terminal electrode 7 is connected to the external electrode pad 5A that has been panned out of the region of the semiconductor chip CP is a fan-out type wafer level package (FO-WLP ).

[실장 공정][Mounting process]

본 실시형태에서는, 개편화된 반도체 패키지 (1) 를, 프린트 배선 기판 등에 실장하는 공정을 포함하는 것도 바람직하다.In the present embodiment, it is preferable to include a step of mounting the individualized semiconductor packages 1 on a printed wiring board or the like.

·실시형태의 효과Effect of Embodiment

본 실시형태에 관련된 정렬 지그 (100) 및 정렬 방법에 의하면, 간이하고 또한 신속하게, 복수의 반도체 칩 (CP) 을 보다 균등한 간격으로 정렬시킬 수 있다.According to the alignment jig 100 and the alignment method according to the present embodiment, it is possible to arrange a plurality of semiconductor chips CP at a more even interval, simply and quickly.

본 실시형태에 관련된 정렬 지그 (100) 및 정렬 방법에 의하면, 반도체 칩 (CP) 의 칩 각부 (cp3) 가 정렬 지그 (100) 의 수용 각부 (103) 에 접촉하기 어려워진다. 그 때문에, 반도체 칩 (CP) 의 각부 등의 정점 부분의 손상을 방지할 수 있다. 반도체 칩 (CP) 의 두께가 얇은 경우, 또는 반도체 칩 (CP) 이 취약한 경우에는, 본 실시형태에 관련된 정렬 지그 (100) 및 정렬 방법은, 반도체 칩 (CP) 의 손상을 방지하는 관점에서, 더욱 바람직하다.The aligning jig 100 and the alignment method according to the present embodiment make it difficult for the chip corner portion cp3 of the semiconductor chip CP to contact the receiving corner portion 103 of the alignment jig 100. [ Therefore, it is possible to prevent the peak portions of the semiconductor chip CP and the like from being damaged. In the case where the thickness of the semiconductor chip CP is small or the semiconductor chip CP is weak, the alignment jig 100 and the aligning method according to the present embodiment, from the viewpoint of preventing damage to the semiconductor chip CP, More preferable.

본 실시형태에 관련된 반도체 장치의 제조 방법에 의하면, 반도체 칩 정렬 공정에 있어서, 정렬 지그 (100) 를 사용한 정렬 방법을 실시하기 위해, 복수의 반도체 칩 (CP) 을 균등한 간격으로 정렬시킨 후에, 봉지 공정이나 반도체 패키지 공정을 실시할 수 있다. 그 때문에, 봉지체 (3) 에 있어서는, 복수의 반도체 칩 (CP) 이 보다 균등한 간격으로 봉지되어 있다. 또한 복수의 반도체 칩 (CP) 이 균등한 간격으로 봉지되어 있기 때문에, 재배선층 형성 공정에 있어서, 복수의 반도체 칩 (CP) 의 회로 (W2) 와, 재배선 (5) 의 접속 위치의 위치 어긋남을 억제할 수 있다.According to the semiconductor device manufacturing method of this embodiment, in order to carry out the alignment method using the alignment jig 100 in the semiconductor chip alignment process, after arranging the plurality of semiconductor chips CP at even intervals, A sealing process or a semiconductor package process can be performed. Therefore, in the plug body 3, a plurality of semiconductor chips CP are sealed at even intervals. In addition, since the plurality of semiconductor chips CP are sealed at even intervals, the positions of the connection positions of the circuits W2 of the plurality of semiconductor chips CP and the rewiring lines 5 in the rewiring layer forming process Can be suppressed.

본 실시형태에 관련된 반도체 장치의 제조 방법은, FO-WLP 타입의 반도체 패키지 (1) 를 제조하는 프로세스에 대한 적합성이 우수하다. 구체적으로는, 본 실시형태에 의하면, FO-WLP 타입의 반도체 패키지 (1) 에 있어서의 칩 간격의 균등성 및 정확성을 향상시킬 수 있다.The manufacturing method of the semiconductor device according to the present embodiment is excellent in the process for manufacturing the semiconductor package 1 of the FO-WLP type. Specifically, according to the present embodiment, it is possible to improve the uniformity and accuracy of chip spacing in the FO-WLP type semiconductor package 1. [

〔제 2 실시형태〕[Second embodiment]

다음으로, 본 발명의 제 2 실시형태에 대해 설명한다. 또한, 이하의 설명에서는, 이미 설명한 부분과 동일한 부분에 대해서는, 그 설명을 생략한다.Next, a second embodiment of the present invention will be described. In the following description, the same portions as those already described will be omitted from the description.

본 실시형태에 관련된 반도체 장치의 제조 방법은, 반도체 웨이퍼 (W) 를 사용하여 반도체 칩 (CP) 으로 개편화하는 공정으로부터, 복수의 반도체 칩 (CP) 끼리의 간격을 넓히는 공정까지에 대해, 제 1 실시형태에 관련된 반도체 장치의 제조 방법과 주로 상이하다. 그 밖의 점은, 제 2 실시형태와 제 1 실시형태는 동일하기 때문에, 설명을 생략 또는 간략화한다. 또한, 제 1 실시형태에서 설명한 정렬 지그나 정렬 방법에 대해서도, 본 실시형태에 있어서 적용된다.The method of manufacturing a semiconductor device according to the present embodiment is a method of manufacturing a semiconductor device in which a semiconductor wafer W is divided into a semiconductor chip CP and a step of widening a space between a plurality of semiconductor chips CP, The present invention is mainly different from the manufacturing method of the semiconductor device according to one embodiment. Other points are the same as in the second embodiment and the first embodiment, and hence the description is omitted or simplified. The alignment jig and alignment method described in the first embodiment are also applied to the present embodiment.

·반도체 장치의 제조 방법Semiconductor device manufacturing method

이하, 본 실시형태에 관련된 반도체 장치의 제조 방법에 대해 설명한다.Hereinafter, a method of manufacturing the semiconductor device according to the present embodiment will be described.

[홈 형성 공정][Groove forming process]

도 10a 에는, 반도체 웨이퍼 (W) 의 회로면 (W1) 측으로부터 소정 깊이의 홈을 형성하는 공정 (홈 형성 공정이라고 칭하는 경우가 있다) 을 설명하는 도면이 나타나 있다.10A is a view for explaining a step of forming a groove having a predetermined depth from the circuit face W1 side of the semiconductor wafer W (sometimes referred to as a groove forming step).

반도체 웨이퍼 (W) 는, 제 1 면으로서의 회로면 (W1) 을 갖는다. 회로면 (W1) 에는, 회로 (W2) 가 형성되어 있다.The semiconductor wafer W has a circuit surface W1 as a first surface. On the circuit surface W1, a circuit W2 is formed.

홈 형성 공정에 있어서, 회로면 (W1) 측으로부터 다이싱 장치의 다이싱 블레이드 등을 사용하여 반도체 웨이퍼에 절입을 형성한다. 그 때, 반도체 웨이퍼 (W) 의 회로면 (W1) 으로부터, 반도체 웨이퍼 (W) 의 두께보다 얕은 깊이의 절입을 형성하여, 홈 (W5) 을 형성한다. 홈 (W5) 은, 반도체 웨이퍼 (W) 의 회로면 (W1) 에 형성된 복수의 회로 (W2) 를 구획하도록 형성된다. 홈 (W5) 의 깊이는, 목적으로 하는 반도체 칩의 두께보다 약간 깊은 정도이면, 특별히 한정되지 않는다.In the groove forming process, a dicing blade of a dicing device or the like is used to form an infiltration into the semiconductor wafer from the side of the circuit face W1. At this time, a groove W5 is formed by forming a shallow depth less than the thickness of the semiconductor wafer W from the circuit face W1 of the semiconductor wafer W. The groove W5 is formed so as to define a plurality of circuits W2 formed on the circuit face W1 of the semiconductor wafer W. [ The depth of the groove W5 is not particularly limited as long as it is slightly deeper than the thickness of the intended semiconductor chip.

도 10b 에는, 홈 (W5) 의 형성 후, 회로면 (W1) 에 제 3 점착 시트로서의 보호 시트 (30) 가 첩착된 반도체 웨이퍼 (W) 가 나타나 있다.10B shows a semiconductor wafer W on which the protective sheet 30 as the third adhesive sheet is adhered to the circuit face W1 after the formation of the groove W5.

본 실시형태에서는, 다음의 연삭 공정에 있어서 반도체 웨이퍼 (W) 를 연삭하기 전에, 반도체 웨이퍼 (W) 의 회로면 (W1) 에 보호 시트 (30) 를 첩착한다. 보호 시트 (30) 는, 회로면 (W1) 및 회로 (W2) 를 보호한다.In the present embodiment, the protective sheet 30 is attached to the circuit face W1 of the semiconductor wafer W before grinding the semiconductor wafer W in the next grinding step. The protection sheet 30 protects the circuit surface W1 and the circuit W2.

보호 시트 (30) 는, 제 3 기재 필름 (31) 과, 제 3 점착제층 (32) 을 갖는다. 제 3 점착제층 (32) 은, 제 3 기재 필름 (31) 에 적층되어 있다.The protective sheet 30 has a third base film 31 and a third pressure-sensitive adhesive layer 32. The third pressure sensitive adhesive layer (32) is laminated on the third base film (31).

제 3 기재 필름 (31) 의 재질은, 특별히 한정되지 않는다. 제 3 기재 필름 (31) 의 재질로는, 예를 들어, 폴리염화비닐 수지, 폴리에스테르 수지 (폴리에틸렌테레프탈레이트 등), 아크릴 수지, 폴리카보네이트 수지, 폴리에틸렌 수지, 폴리프로필렌 수지, 아크릴로니트릴·부타디엔·스티렌 수지, 폴리이미드 수지, 폴리우레탄 수지, 및 폴리스티렌 수지 등을 들 수 있다.The material of the third base film 31 is not particularly limited. As the material of the third base film 31, for example, polyvinyl chloride resin, polyester resin (polyethylene terephthalate and the like), acrylic resin, polycarbonate resin, polyethylene resin, polypropylene resin, acrylonitrile- · Styrene resin, polyimide resin, polyurethane resin, and polystyrene resin.

제 3 점착제층 (32) 에 포함되는 점착제는, 특별히 한정되지 않고, 여러 가지 종류의 점착제를 제 3 점착제층 (32) 에 적용할 수 있다. 제 3 점착제층 (32) 에 포함되는 점착제로는, 예를 들어, 고무계 점착제, 아크릴계 점착제, 실리콘계 점착제, 폴리에스테르계 점착제, 및 우레탄계 점착제 등을 들 수 있다. 또한, 점착제의 종류는, 용도 및 첩착되는 피착체의 종류 등을 고려하여 선택된다.The pressure sensitive adhesive contained in the third pressure sensitive adhesive layer 32 is not particularly limited and various kinds of pressure sensitive adhesives can be applied to the third pressure sensitive adhesive layer 32. [ Examples of the pressure sensitive adhesive contained in the third pressure sensitive adhesive layer 32 include a rubber pressure sensitive adhesive, an acrylic pressure sensitive adhesive, a silicone pressure sensitive adhesive, a polyester pressure sensitive adhesive, and a urethane pressure sensitive adhesive. The kind of the pressure-sensitive adhesive is selected in consideration of the application and the kind of the adherend to be adhered.

제 3 점착제층 (32) 에 에너지선 중합성 화합물이 배합되어 있는 경우에는, 제 3 점착제층 (32) 에 제 3 기재 필름 (31) 측으로부터 에너지선을 조사하여, 에너지선 중합성 화합물을 경화시킨다. 에너지선 중합성 화합물을 경화시키면, 제 3 점착제층 (32) 의 응집력이 높아져, 제 3 점착제층 (32) 과 반도체 웨이퍼 (W) 사이의 점착력이 저하, 또는 소실된다. 에너지선으로는, 예를 들어, 자외선 (UV) 및 전자선 (EB) 등을 들 수 있고, 자외선이 바람직하다. 본 실시형태에 있어서도, 점착력을 저하, 또는 소실시키는 방법으로서, 제 1 실시형태에서 설명한 방법을 채용할 수 있다.When the energy ray-polymerizing compound is blended in the third pressure-sensitive adhesive layer 32, the energy ray is irradiated from the third base film 31 side to the third pressure-sensitive adhesive layer 32 to cure the energy ray- . When the energy ray-polymerizable compound is cured, the cohesive force of the third pressure-sensitive adhesive layer 32 is increased, and the adhesive force between the third pressure-sensitive adhesive layer 32 and the semiconductor wafer W is decreased or lost. Examples of the energy ray include ultraviolet ray (UV) and electron beam (EB), and ultraviolet ray is preferable. Also in the present embodiment, the method described in the first embodiment can be employed as a method for reducing or eliminating the adhesive force.

[연삭 공정][Grinding process]

도 10c 에는, 홈 (W5) 을 형성하고, 보호 시트 (30) 를 첩착한 후, 반도체 웨이퍼 (W) 의 제 2 면으로서의 이면 (W6) 을 연삭하는 공정 (연삭 공정이라고 칭하는 경우가 있다) 을 설명하는 도면이 나타나 있다.10C shows a process (sometimes referred to as a grinding process) of grinding the back surface W6 as the second surface of the semiconductor wafer W after the groove W5 is formed and the protective sheet 30 is bonded A drawing for explaining is shown.

보호 시트 (30) 를 첩착한 후, 그라인더 (50) 를 사용하여, 이면 (W6) 측으로부터 반도체 웨이퍼 (W) 를 연삭한다. 연삭에 의해, 반도체 웨이퍼 (W) 의 두께가 얇아져, 최종적으로 반도체 웨이퍼 (W) 는, 복수의 반도체 칩 (CP) 으로 분할된다. 홈 (W5) 의 저부가 제거될 때까지 이면 (W6) 측으로부터 연삭을 실시하여, 반도체 웨이퍼 (W) 를 회로 (W2) 마다 개편화한다. 그 후, 필요에 따라 추가로 이면 연삭을 실시하여, 소정 두께의 반도체 칩 (CP) 을 얻을 수 있다. 본 실시형태에서는, 제 3 면으로서의 이면 (W3) 이 노출될 때까지 연삭한다.After the protective sheet 30 is attached, the grinder 50 is used to grind the semiconductor wafer W from the back surface W6 side. The thickness of the semiconductor wafer W is reduced by grinding, and finally the semiconductor wafer W is divided into a plurality of semiconductor chips CP. The grinding is performed from the side of the back surface W6 until the bottom of the groove W5 is removed to separate the semiconductor wafer W into each circuit W2. Thereafter, the semiconductor chip CP having a predetermined thickness can be obtained by performing further back grinding if necessary. In the present embodiment, the back surface W3 as the third surface is ground until it is exposed.

도 10d 에는, 분할된 복수의 반도체 칩 (CP) 이 보호 시트 (30) 에 유지된 상태가 나타나 있다. 이면 (W3) 이 노출된 반도체 칩 (CP) 이 보호 시트 (30) 에 유지되어 있다.FIG. 10D shows a state in which a plurality of divided semiconductor chips CP are held on the protective sheet 30. The semiconductor chip CP on which the back surface W3 is exposed is held on the protective sheet 30. [

[첩부 (貼付) 공정 (제 2 점착 시트)][Attachment step (second adhesive sheet)]

도 11a 에는, 연삭 공정 후, 제 2 점착 시트 (20) 를, 복수의 반도체 칩 (CP) 에 첩부하는 공정 (첩부 공정이라고 칭하는 경우가 있다) 을 설명하는 도면이 나타나 있다.Fig. 11A is a view for explaining a step of attaching the second adhesive sheet 20 to a plurality of semiconductor chips CP (which may be referred to as an attaching step) after the grinding step.

제 2 점착 시트 (20) 는, 반도체 칩 (CP) 의 이면 (W3) 에 첩착된다. 제 2 점착 시트 (20) 는, 제 2 기재 필름 (21) 과, 제 2 점착제층 (22) 을 갖는다. 제 2 점착 시트 (20) 는, 제 1 실시형태와 동일하다.The second adhesive sheet 20 is adhered to the back surface W3 of the semiconductor chip CP. The second adhesive sheet 20 has a second base film 21 and a second adhesive layer 22. The second adhesive sheet 20 is the same as the first embodiment.

본 실시형태에 있어서, 제 2 점착제층 (22) 의 반도체 웨이퍼 (W) 에 대한 점착력은, 제 3 점착제층 (32) 의 반도체 웨이퍼 (W) 에 대한 점착력보다 큰 것이 바람직하다. 제 2 점착제층 (22) 의 점착력쪽이 크면, 보호 시트 (30) 를 박리하기 쉬워진다.In the present embodiment, it is preferable that the adhesive force of the second pressure sensitive adhesive layer 22 to the semiconductor wafer W is larger than the adhesive force of the third pressure sensitive adhesive layer 32 to the semiconductor wafer W. If the adhesive force of the second pressure sensitive adhesive layer 22 is large, the protective sheet 30 can be easily peeled off.

제 2 점착 시트 (20) 는, 제 1 링 프레임에 첩착되어 있어도 된다. 제 1 링 프레임을 사용하는 경우, 제 2 점착 시트 (20) 의 제 2 점착제층 (22) 상에, 제 1 링 프레임을 재치하고, 제 1 링 프레임을 가볍게 가압하여, 제 2 점착 시트 (20) 와 제 1 링 프레임을 고정시킨다. 그 후, 제 1 링 프레임의 환형상의 내측으로 노출되는 제 2 점착제층 (22) 을 반도체 칩 (CP) 의 이면 (W3) 에 꽉 눌러, 제 2 점착 시트 (20) 에 복수의 반도체 칩 (CP) 을 고정시킨다.The second adhesive sheet 20 may be attached to the first ring frame. When the first ring frame is used, the first ring frame is placed on the second pressure sensitive adhesive layer 22 of the second pressure sensitive adhesive sheet 20, and the first pressure sensitive adhesive layer 20 ) And the first ring frame. The second pressure sensitive adhesive layer 22 exposed to the inside of the annular shape of the first ring frame is pressed against the back surface W3 of the semiconductor chip CP and the plurality of semiconductor chips CP ).

[박리 공정][Peeling Process]

도 11b 에는, 제 2 점착 시트 (20) 를 복수의 반도체 칩 (CP) 에 첩부한 후에, 보호 시트 (30) 를 박리하는 공정 (박리 공정이라고 칭하는 경우가 있다) 을 설명하는 도면이 나타나 있다. 보호 시트 (30) 를 박리하면, 복수의 반도체 칩 (CP) 의 회로면 (W1) 이 노출된다. 본 실시형태에서는, 도 11b 에 나타낸 바와 같이, 선다이싱법에 의해 분할된 반도체 칩 (CP) 간의 거리를 D3 으로 한다. 거리 D3 은, 예를 들어, 15 ㎛ 이상 110 ㎛ 이하인 것이 바람직하다.11B is a view for explaining a step (referred to as a peeling step) of peeling the protective sheet 30 after the second adhesive sheet 20 is attached to a plurality of semiconductor chips CP. When the protective sheet 30 is peeled off, the circuit surfaces W1 of the plurality of semiconductor chips CP are exposed. In the present embodiment, as shown in Fig. 11B, the distance between the semiconductor chips CP divided by the pre-dicing method is D3. It is preferable that the distance D3 is, for example, 15 mu m or more and 110 mu m or less.

[익스팬드 공정][Expand Process]

도 11c 에는, 복수의 반도체 칩 (CP) 을 유지하는 제 2 점착 시트 (20) 를 길게 늘리는 공정을 설명하는 도면이 나타나 있다.Fig. 11C is a view for explaining the step of extending the second adhesive sheet 20 holding a plurality of semiconductor chips CP.

익스팬드 공정에서는, 복수의 반도체 칩 (CP) 간의 간격을 더욱 넓힌다. 익스팬드 공정에 있어서 제 2 점착 시트 (20) 를 길게 늘리는 방법은, 특별히 한정되지 않는다. 제 2 점착 시트 (20) 를 길게 늘리는 방법으로는, 예를 들어, 환상의 익스팬더, 또는 원상의 익스팬더를 제 2 점착 시트 (20) 에 꽉 눌러 제 2 점착 시트 (20) 를 길게 늘리는 방법, 및 파지 부재 등을 사용하여 제 2 점착 시트 (20) 의 외주부를 잡아, 제 2 점착 시트 (20) 를 길게 늘리는 방법 등을 들 수 있다.In the expansion process, the interval between the plurality of semiconductor chips CP is further widened. The method of extending the second adhesive sheet 20 in the expanding process is not particularly limited. Examples of a method of extending the second adhesive sheet 20 include a method of extending the second adhesive sheet 20 by pressing the annular expander or the spherical expander against the second adhesive sheet 20, A method of gripping the outer peripheral portion of the second adhesive sheet 20 using a gripping member or the like to elongate the second adhesive sheet 20, and the like.

본 실시형태에서는, 도 11c 에 나타낸 바와 같이, 익스팬드 공정 후의 반도체 칩 (CP) 간의 거리를 D4 로 한다. 거리 D4 는, 거리 D3 보다 크다. 거리 D4 는, 예를 들어, 200 ㎛ 이상 5000 ㎛ 이하인 것이 바람직하다.In this embodiment, as shown in Fig. 11C, the distance between the semiconductor chips CP after the expanding process is D4. The distance D4 is larger than the distance D3. The distance D4 is preferably 200 占 퐉 or more and 5000 占 퐉 or less, for example.

[전사 공정][Transcription process]

도 12a 에는, 익스팬드 공정 후에, 반도체 칩 (CP) 을 제 4 점착 시트로서의 표면 보호 시트 (40) 에 전사하는 공정 (제 4 전사 공정이라고 칭하는 경우가 있다) 을 설명하는 도면이 나타나 있다. 표면 보호 시트 (40) 는, 제 1 실시형태와 동일하다.12A is a view for explaining a step (referred to as a fourth transfer step) of transferring the semiconductor chip CP to the surface protection sheet 40 as the fourth adhesive sheet after the expanding process. The surface protection sheet 40 is the same as that of the first embodiment.

제 4 전사 공정에 있어서, 복수의 반도체 칩 (CP) 의 회로면 (W1) 에 표면 보호 시트 (40) 를 첩착한다.In the fourth transfer step, the surface protection sheet 40 is attached to the circuit surface W1 of the plurality of semiconductor chips CP.

[박리 공정][Peeling Process]

도 12b 에는, 제 2 점착 시트 (20) 를 복수의 반도체 칩 (CP) 으로부터 벗기는 공정을 설명하는 도면이 나타나 있다. 제 2 점착 시트 (20) 를 벗김으로써, 반도체 칩 (CP) 의 이면 (W3) 을 노출시킨다.12B is a view for explaining the step of peeling the second adhesive sheet 20 from the plurality of semiconductor chips CP. The second adhesive sheet 20 is peeled off to expose the back surface W3 of the semiconductor chip CP.

[전사 공정][Transcription process]

제 2 점착 시트 (20) 를 벗기고, 반도체 칩 (CP) 의 이면 (W3) 을 노출시킨 후, 제 1 실시형태의 제 2 전사 공정과 동일하게, 복수의 반도체 칩 (CP) 을 유지 부재 (200) 의 유지면 (201) 에 전사시키는 공정을 실시한다.The second adhesive sheet 20 is peeled off and the rear surface W3 of the semiconductor chip CP is exposed and then the plurality of semiconductor chips CP are held by the holding member 200 To the holding surface 201 of the recording medium.

복수의 반도체 칩 (CP) 을 유지면 (201) 에 전사 후, 반도체 칩 정렬 공정 이후에는, 제 1 실시형태와 동일하게 하여 실시할 수 있다.After transferring the plurality of semiconductor chips CP to the holding surface 201, after the semiconductor chip aligning step, the same process as in the first embodiment can be carried out.

·실시형태의 효과Effect of Embodiment

본 실시형태에 의하면, 제 1 실시형태와 동일한 효과를 발휘한다.According to the present embodiment, the same effects as those of the first embodiment are exhibited.

또한 본 실시형태에 의하면, 이른바 선다이싱법에 의해 반도체 웨이퍼 (W) 를 복수의 반도체 칩 (CP) 으로 분할하기 때문에, 개편화되었을 때의 반도체 칩 (CP) 의 정렬 상태의 흐트러짐을 방지할 수 있다.According to this embodiment, since the semiconductor wafer W is divided into the plurality of semiconductor chips CP by the so-called pre-dicing method, it is possible to prevent disturbance of the alignment state of the semiconductor chips CP when they are separated have.

또한 본 실시형태에 의하면, 선다이싱법에 의해 개편화된 복수의 반도체 칩 (CP) 을 제 2 점착 시트 (20) 에 첩부하고, 이 제 2 점착 시트 (20) 를 길게 늘려, 복수의 반도체 칩 (CP) 끼리의 간격을 넓힐 수 있다. 익스팬드 공정에 있어서도, 복수의 반도체 칩 (CP) 의 정렬 상태의 흐트러짐을 방지할 수 있다.According to the present embodiment, a plurality of semiconductor chips CP separated by the pre-dicing method are attached to the second adhesive sheet 20 and the second adhesive sheet 20 is elongated to form a plurality of semiconductor chips CP, (CP) can be widened. Even in the expanding process, disturbance of the alignment state of the plurality of semiconductor chips CP can be prevented.

〔제 3 실시형태〕[Third embodiment]

다음으로, 본 발명의 제 3 실시형태에 대해 설명한다. 또한, 이하의 설명에서는, 이미 설명한 부분과 동일한 부분에 대해서는, 그 설명을 생략한다.Next, a third embodiment of the present invention will be described. In the following description, the same portions as those already described will be omitted from the description.

본 실시형태에 관련된 반도체 장치의 제조 방법은, 복수의 반도체 칩 (CP) 을 정렬시킨 후, 표면 보호 시트 (40) 에 전사한 복수의 반도체 칩 (CP) 을 봉지하는 봉지 공정 이후가, 제 1 실시형태에 관련된 반도체 장치의 제조 방법과 주로 상이하다. 그 밖의 점은, 제 3 실시형태와 제 1 실시형태는 동일하기 때문에, 설명을 생략 또는 간략화한다. 또한, 제 1 실시형태에서 설명한 정렬 지그나 정렬 방법에 대해서도, 본 실시형태에 있어서 적용된다.The semiconductor device manufacturing method according to the present embodiment is characterized in that after the sealing step of sealing a plurality of semiconductor chips CP transferred to the surface protection sheet 40 after aligning the plurality of semiconductor chips CP, Which is mainly different from the manufacturing method of the semiconductor device according to the embodiment. Other points are the same as those of the third embodiment and the first embodiment, and hence the description is omitted or simplified. The alignment jig and alignment method described in the first embodiment are also applied to the present embodiment.

[프레임 부재 첩착 공정][Frame member attaching step]

도 13a 에는, 표면 보호 시트 (40) 의 제 4 점착제층 (42) 에 프레임 부재 (400) 를 첩착시키는 공정 (프레임 부재 첩착 공정이라고 칭하는 경우가 있다) 을 설명하는 도면이 나타나 있다.13A is a view for explaining a step of attaching the frame member 400 to the fourth pressure-sensitive adhesive layer 42 of the surface protection sheet 40 (sometimes referred to as a frame member adhesion step).

프레임 부재 첩착 공정은, 제 1 실시형태의 도 7a 에 나타내는 제 3 전사 공정을 실시한 후에 실시되는 것이 바람직하다. 프레임 부재 첩착 공정에 있어서, 반도체 칩 (CP) 이 전사된 표면 보호 시트 (40) 에 프레임 부재 (400) 를 첩착시킨다. 표면 보호 시트 (40) 는, 제 1 실시형태와 동일하다.The frame member adhering step is preferably performed after the third transfer step shown in Fig. 7A of the first embodiment. In the frame member adhering step, the frame member 400 is adhered to the surface protecting sheet 40 to which the semiconductor chip CP has been transferred. The surface protection sheet 40 is the same as that of the first embodiment.

본 실시형태에 관련된 프레임 부재 (400) 는, 격자상으로 형성되고, 복수의 개구부 (401) 를 갖는다. 프레임 부재 (400) 는, 내열성을 갖는 재질로 형성되어 있는 것이 바람직하다. 프레임 부재 (400) 의 재질로는, 예를 들어, 금속, 및 내열성 수지를 들 수 있다. 금속으로는, 예를 들어, 구리, 및 스테인리스 등을 들 수 있다. 내열성 수지로는, 폴리이미드 수지, 및 유리 에폭시 수지 등을 들 수 있다.The frame member 400 according to the present embodiment is formed in a lattice shape and has a plurality of openings 401. [ The frame member 400 is preferably made of a material having heat resistance. As the material of the frame member 400, for example, a metal and a heat-resistant resin can be mentioned. As the metal, for example, copper, stainless steel and the like can be mentioned. Examples of the heat resistant resin include polyimide resin and glass epoxy resin.

개구부 (401) 는, 프레임 부재 (400) 의 표리면을 관통하는 구멍이다. 개구부 (401) 의 형상은, 반도체 칩 (CP) 을 프레임 내에 수용 가능하면, 특별히 한정되지 않는다. 개구부 (401) 의 구멍의 깊이도, 반도체 칩 (CP) 을 수용 가능하면, 특별히 한정되지 않는다.The opening 401 is a hole penetrating the front and rear surfaces of the frame member 400. The shape of the opening 401 is not particularly limited as long as the semiconductor chip CP can be accommodated in the frame. The depth of the hole of the opening 401 is not particularly limited as long as the semiconductor chip CP can be accommodated.

프레임 부재 (400) 를 표면 보호 시트 (40) 에 첩착할 때에는, 각각의 개구부 (401) 에 반도체 칩 (CP) 이 수용되도록 제 4 점착제층 (42) 에 프레임 부재 (400) 를 첩합한다.When the frame member 400 is adhered to the surface protection sheet 40, the frame member 400 is bonded to the fourth pressure-sensitive adhesive layer 42 so that the semiconductor chips CP are accommodated in the respective openings 401.

[봉지 공정][Encapsulation process]

도 13b 에는, 표면 보호 시트 (40) 에 첩착된 반도체 칩 (CP) 및 프레임 부재 (400) 를 봉지하는 공정을 설명하는 도면이 나타나 있다.13B is a view for explaining the step of sealing the semiconductor chip CP and the frame member 400 adhered to the surface protective sheet 40. Fig.

봉지 수지 (63) 의 재질은, 열경화성 수지이고, 예를 들어, 에폭시 수지 등을 들 수 있다. 봉지 수지 (63) 로서 사용되는 에폭시 수지에는, 예를 들어, 페놀 수지, 엘라스토머, 무기 충전재, 및 경화 촉진제 등이 포함되어 있어도 된다.The material of the sealing resin 63 is a thermosetting resin, and examples thereof include an epoxy resin and the like. The epoxy resin used as the sealing resin 63 may include, for example, a phenol resin, an elastomer, an inorganic filler, and a curing accelerator.

봉지 수지 (63) 를 사용하여 반도체 칩 (CP) 및 프레임 부재 (400) 를 덮음으로써 봉지체 (3D) 가 형성된다.The encapsulation resin 63 is used to cover the semiconductor chip CP and the frame member 400 to form the plug body 3D.

봉지 수지 (63) 로 반도체 칩 (CP) 및 프레임 부재 (400) 를 봉지하는 방법은, 특별히 한정되지 않는다. 예를 들어, 시트상의 봉지 수지를 사용하는 방법을 들 수 있다. 반도체 칩 (CP) 및 프레임 부재 (400) 를 덮도록 시트상의 봉지 수지를 재치하고, 봉지 수지를 가열 경화시켜, 봉지 수지층을 형성한다.A method for sealing the semiconductor chip CP and the frame member 400 with the sealing resin 63 is not particularly limited. For example, a method of using an encapsulating resin on a sheet can be mentioned. The sealing resin on the sheet is placed so as to cover the semiconductor chip CP and the frame member 400 and the sealing resin is heated and cured to form the sealing resin layer.

시트상의 봉지 수지를 사용하는 경우에는, 진공 라미네이트법에 의해 반도체 칩 (CP) 및 프레임 부재 (400) 를 봉지하는 것이 바람직하다. 이 진공 라미네이트법에 의해, 반도체 칩 (CP) 과 프레임 부재 (400) 사이에 공극이 생기는 것을 방지할 수 있다. 진공 라미네이트법에 의한 가열 경화의 온도 조건 범위는, 예를 들어, 80 ℃ 이상 120 ℃ 이하이다.When a sheet-like encapsulating resin is used, it is preferable to encapsulate the semiconductor chip CP and the frame member 400 by a vacuum laminating method. By this vacuum laminating method, voids can be prevented from occurring between the semiconductor chip CP and the frame member 400. The temperature condition range of the heat curing by the vacuum laminating method is, for example, 80 deg. C or higher and 120 deg. C or lower.

복수의 반도체 칩 (CP) 을 봉지하여 봉지체 (3D) 를 형성한 후, 반도체 패키지의 제조 공정 이후에는, 제 1 실시형태와 동일하게 하여 실시할 수 있다.After the bag body 3D is formed by sealing a plurality of semiconductor chips CP, the manufacturing process of the semiconductor package can be performed in the same manner as in the first embodiment.

·실시형태의 효과Effect of Embodiment

본 실시형태에 의하면, 제 1 실시형태와 동일한 효과를 발휘한다.According to the present embodiment, the same effects as those of the first embodiment are exhibited.

또한 본 실시형태에 의하면, 봉지체 (3D) 의 내부에 반도체 칩 (CP) 뿐만 아니라, 프레임 부재 (400) 도 봉지되어 있기 때문에, 봉지체 (3D) 의 강성이 향상된다. 그 결과, 다수의 반도체 칩 (CP) 을 비교적 넓은 면적으로 봉지할 때에도, 본 실시형태에 의하면, 반도체 패키지의 휨을 억제할 수 있다.According to the present embodiment, since not only the semiconductor chip CP but also the frame member 400 are sealed in the plug body 3D, the rigidity of the plug body 3D is improved. As a result, even when a large number of semiconductor chips CP are encapsulated with a relatively large area, the present embodiment can suppress the warpage of the semiconductor package.

〔제 4 실시형태〕[Fourth Embodiment]

다음으로, 본 발명의 제 4 실시형태에 대해 설명한다. 또한, 이하의 설명에서는, 이미 설명한 부분과 동일한 부분에 대해서는, 그 설명을 생략한다.Next, a fourth embodiment of the present invention will be described. In the following description, the same portions as those already described will be omitted from the description.

본 실시형태에 관련된 반도체 장치의 제조 방법은, 복수의 반도체 칩 (CP) 을 유지 부재 (200) 에 전사하기 전에, 미리 정렬 지그 (100) 를 유지 부재 (200) 의 유지면 (201) 에 재치하는 점에서, 제 1 실시형태에 관련된 반도체 장치의 제조 방법과 주로 상이하다. 그 밖의 점은, 본 실시형태와 제 1 실시형태는 동일하기 때문에, 설명을 생략 또는 간략화한다. 또한, 제 1 실시형태에서 설명한 정렬 지그나 정렬 방법에 대해서도, 본 실시형태에 있어서 적용된다.The alignment jig 100 is previously mounted on the holding surface 201 of the holding member 200 before transferring the plurality of semiconductor chips CP to the holding member 200 Which is different from the manufacturing method of the semiconductor device according to the first embodiment. Since the present embodiment and the first embodiment are the same in other respects, the description is omitted or simplified. The alignment jig and alignment method described in the first embodiment are also applied to the present embodiment.

[지그 재치 공정][Jig mounting process]

도 14a 에는, 정렬 지그 (100) 를 유지 부재 (200) 의 유지면 (201) 에 재치하는 공정을 설명하는 도면이 나타나 있다. 본 실시형태의 지그 재치 공정은, 미리 유지면 (201) 에 복수의 반도체 칩 (CP) 이 전사되어 있지 않은 점에서, 제 1 실시형태의 지그 재치 공정과 상이하다. 본 실시형태에 있어서, 정렬 지그 (100) 를 유지면 (201) 에 흡착 유지시켜 두는 것이 바람직하다.14A is a view for explaining the process of placing the alignment jig 100 on the holding surface 201 of the holding member 200. Fig. The jig placing process of the present embodiment is different from the jig placing process of the first embodiment in that a plurality of semiconductor chips CP are not transferred to the holding surface 201 in advance. In the present embodiment, it is preferable that the aligning jig 100 is held on the holding surface 201 by suction.

본 실시형태의 지그 재치 공정은, 그 밖의 점에 대해 제 1 실시형태와 동일하기 때문에, 설명을 생략한다.The jig setting process of this embodiment is the same as that of the first embodiment with respect to the other points, and a description thereof will be omitted.

[전사 공정][Transcription process]

도 14b 에는, 제 1 실시형태에서 설명한 제 2 익스팬드 공정 (도 5b 참조) 후에, 복수의 반도체 칩 (CP) 을 유지 부재 (200) 의 유지면 (201) 에 전사시키는 공정을 설명하는 도면이 나타나 있다.14B is a view for explaining the step of transferring a plurality of semiconductor chips CP to the holding surface 201 of the holding member 200 after the second expanding process (see Fig. 5B) described in the first embodiment Is shown.

본 실시형태의 전사 공정은, 미리 유지면 (201) 에 정렬 지그 (100) 가 재치되어 있는 점에서, 제 1 실시형태의 제 2 전사 공정과 상이하다. 본 실시형태의 전사 공정에 있어서는, 제 2 점착 시트 (20) 에 유지된 복수의 반도체 칩 (CP) 의 이면 (W3) 을 유지면 (201) 을 향하여 재치한다. 반도체 칩 (CP) 은, 정렬 지그 (100) 의 수용부 (101) 에 수용되도록 재치한다. 본 실시형태에 있어서, 정렬 지그 (100) 를 유지면 (201) 에 흡착 유지시켜 둠으로써, 전사 공정을 실시할 때에 정렬 지그 (100) 가 유지면 (201) 의 위를 이동하는 것을 방지할 수 있다. 본 실시형태의 전사 공정에 있어서, 정렬 지그의 이동을 방지함으로써, 반도체 칩 (CP) 과 정렬 지그 (100) 의 접촉을 방지할 수 있다.The transfer step of the present embodiment is different from the second transfer step of the first embodiment in that the aligning jig 100 is placed on the holding surface 201 in advance. In the transfer step of the present embodiment, the back surface W3 of the plurality of semiconductor chips CP held by the second adhesive sheet 20 is placed toward the holding surface 201. [ The semiconductor chip CP is placed so as to be accommodated in the accommodating portion 101 of the alignment jig 100. The aligning jig 100 can be prevented from moving on the holding surface 201 when the transferring step is carried out by holding the aligning jig 100 on the holding surface 201 by suction have. In the transferring step of this embodiment, the movement of the alignment jig is prevented so that the contact between the alignment jig 100 and the semiconductor chip CP can be prevented.

[박리 공정][Peeling Process]

도 14c 에는, 반도체 칩 (CP) 을 유지면에 재치한 후에, 제 2 점착 시트 (20) 를 반도체 칩 (CP) 으로부터 박리하는 공정을 설명하는 도면이 나타나 있다.14C is a view for explaining the step of peeling the second adhesive sheet 20 from the semiconductor chip CP after the semiconductor chip CP is placed on the holding surface.

제 2 점착 시트 (20) 를 박리할 때에는, 감압 수단을 구동시켜 복수의 반도체 칩 (CP) 을 유지면 (201) 에 흡착 유지시켜 두는 것이 바람직하다. 또한 제 2 점착 시트 (20) 를 박리할 때에는, 정렬 지그 (100) 도 유지면 (201) 에 흡착 유지시켜 두는 것이 바람직하다.When separating the second adhesive sheet 20, it is preferable to drive the decompression means to suck and hold a plurality of semiconductor chips CP on the holding surface 201. [ Further, when separating the second adhesive sheet 20, it is preferable that the aligning jig 100 is also held on the holding surface 201 by suction.

복수의 반도체 칩 (CP) 을 유지 부재 (200) 의 유지면 (201) 에 전사한 후, 반도체 칩 (CP) 을 정렬시키는 공정은, 제 1 실시형태의 반도체 칩 정렬 공정과 동일하게 하여 실시할 수 있다. 반도체 칩 정렬 공정 이후도, 제 1 실시형태와 동일하게 하여 실시할 수 있다.The process of aligning the semiconductor chips CP after transferring the plurality of semiconductor chips CP to the holding surface 201 of the holding member 200 is performed in the same manner as the semiconductor chip aligning process of the first embodiment . After the semiconductor chip aligning step, it can be performed in the same manner as in the first embodiment.

·실시형태의 효과Effect of Embodiment

본 실시형태에 의하면, 제 1 실시형태와 동일한 효과를 발휘한다.According to the present embodiment, the same effects as those of the first embodiment are exhibited.

〔제 5 실시형태〕[Fifth Embodiment]

다음으로, 본 발명의 제 5 실시형태에 대해 설명한다. 또한, 이하의 설명에서는, 이미 설명한 부분과 동일한 부분에 대해서는, 그 설명을 생략한다.Next, a fifth embodiment of the present invention will be described. In the following description, the same portions as those already described will be omitted from the description.

본 실시형태에 관련된 반도체 장치의 제조 방법은, 복수의 반도체 칩 (CP) 을 정렬시킨 후, 반도체 칩 (CP) 뿐만 아니라, 정렬 지그 (100) 도 함께 표면 보호 시트 (40) 에 전사시키는 점에 있어서, 제 1 실시형태에 관련된 반도체 장치의 제조 방법과 주로 상이하다. 그 밖의 점은, 본 실시형태와 제 1 실시형태는 동일하기 때문에, 설명을 생략 또는 간략화한다. 또한, 제 1 실시형태에서 설명한 정렬 지그나 정렬 방법에 대해서도, 본 실시형태에 있어서 적용된다.The manufacturing method of the semiconductor device according to the present embodiment is characterized in that not only the semiconductor chips CP but also the alignment jigs 100 are transferred to the surface protection sheet 40 after the plurality of semiconductor chips CP are aligned And is different from the manufacturing method of the semiconductor device according to the first embodiment. Since the present embodiment and the first embodiment are the same in other respects, the description is omitted or simplified. The alignment jig and alignment method described in the first embodiment are also applied to the present embodiment.

[전사 공정][Transcription process]

도 15a 에는, 반도체 칩 정렬 공정에 있어서 정렬된 반도체 칩 (CP) 및 정렬 지그 (100) 를 표면 보호 시트 (40) 에 전사하는 공정을 설명하는 도면이 나타나 있다.15A is a view for explaining the step of transferring the aligned semiconductor chip CP and alignment jig 100 to the surface protection sheet 40 in the semiconductor chip alignment process.

본 실시형태의 전사 공정은, 제 1 실시형태 또는 제 3 실시형태의 반도체 칩 정렬 공정을 실시한 후에 실시되는 것이 바람직하다.The transfer step of the present embodiment is preferably performed after the semiconductor chip aligning step of the first embodiment or the third embodiment is performed.

본 실시형태의 전사 공정에 있어서, 정렬된 복수의 반도체 칩 (CP) 의 회로면 (W1) 및 정렬 지그 (100) 에 표면 보호 시트 (40) 를 첩착한다. 표면 보호 시트 (40) 를 첩착할 때에는, 복수의 반도체 칩 (CP) 및 정렬 지그 (100) 를 유지면 (201) 에 흡착 유지시켜 두는 것이 바람직하다.The surface protection sheet 40 is attached to the circuit surface W1 of the plurality of aligned semiconductor chips CP and the alignment jig 100 in the transfer step of the present embodiment. It is preferable that the plurality of semiconductor chips CP and the alignment jig 100 are held on the holding surface 201 by suction when the surface protection sheet 40 is adhered thereto.

첩착 후, 유지 부재 (200) 의 유지면 (201) 으로부터, 반도체 칩 (CP) 및 정렬 지그 (100) 를 이간시킨다. 반도체 칩 (CP) 및 정렬 지그 (100) 를 유지면 (201) 으로부터 이간시킬 때에는, 유지면 (201) 에 의한 흡착 유지를 해제하거나, 흡착 유지력을 저하시키거나 하는 것이 바람직하다.After the adhesion, the semiconductor chip CP and the alignment jig 100 are separated from the holding surface 201 of the holding member 200. It is preferable to release the suction holding by the holding surface 201 or lower the suction holding force when separating the semiconductor chip CP and the alignment jig 100 from the holding surface 201. [

[봉지 공정][Encapsulation process]

도 15b 에는, 표면 보호 시트 (40) 에 의해 유지된 복수의 반도체 칩 (CP) 및 정렬 지그 (100) 를 봉지하는 공정을 설명하는 도면이 나타나 있다.15B is a view for explaining a step of sealing a plurality of semiconductor chips CP held by the surface protection sheet 40 and the alignment jig 100. Fig.

반도체 칩 (CP) 및 정렬 지그 (100) 를, 봉지 부재 (60) 에 의해 덮음으로써 봉지체 (3E) 가 형성된다. 정렬 지그 (100) 의 수용부 (101) 에 수용된 반도체 칩 (CP) 의 주위에도 봉지 부재 (60) 가 충전되어 있다. 봉지 방법은 전술과 동일하다.The sealing member 3E is formed by covering the semiconductor chip CP and the alignment jig 100 with the sealing member 60. [ The sealing member 60 is also filled around the semiconductor chip CP accommodated in the accommodating portion 101 of the alignment jig 100. [ The sealing method is the same as the above.

복수의 반도체 칩 (CP) 을 봉지하여 봉지체 (3E) 를 형성한 후, 반도체 패키지의 제조 공정 이후에는, 제 1 실시형태와 동일하게 하여 실시할 수 있다.After the step of sealing the plurality of semiconductor chips CP to form the plug 3E, the manufacturing process of the semiconductor package can be carried out in the same manner as in the first embodiment.

·실시형태의 효과Effect of Embodiment

본 실시형태에 의하면, 제 1 실시형태와 동일한 효과를 발휘한다.According to the present embodiment, the same effects as those of the first embodiment are exhibited.

또한 본 실시형태에 의하면, 봉지체 (3E) 의 내부에 반도체 칩 (CP) 뿐만 아니라, 정렬 지그 (100) 도 봉지되어 있기 때문에, 봉지체 (3E) 의 강성이 향상된다. 그 결과, 다수의 반도체 칩 (CP) 을 비교적 넓은 면적으로 봉지할 때에도, 본 실시형태에 의하면, 반도체 패키지의 휨을 억제할 수 있다.According to the present embodiment, since not only the semiconductor chip CP but also the alignment jig 100 are sealed in the plug 3E, the rigidity of the plug 3E is improved. As a result, even when a large number of semiconductor chips CP are encapsulated with a relatively large area, the present embodiment can suppress the warpage of the semiconductor package.

〔제 6 실시형태〕[Sixth Embodiment]

다음으로, 본 발명의 제 6 실시형태에 대해 설명한다. 또한, 이하의 설명에서는, 이미 설명한 부분과 동일한 부분에 대해서는, 그 설명을 생략한다.Next, a sixth embodiment of the present invention will be described. In the following description, the same portions as those already described will be omitted from the description.

본 실시형태에 관련된 반도체 장치의 제조 방법은, 복수의 반도체 칩 (CP) 을 정렬시켜, 표면 보호 시트 (40) 에 전사한 복수의 반도체 칩 (CP) 을 봉지한 후에, 반도체 패키지를 제조하는 공정이, 제 1 실시형태에 관련된 반도체 장치의 제조 방법과 주로 상이하다. 그 밖의 점은, 본 실시형태와 제 1 실시형태는 동일하기 때문에, 설명을 생략 또는 간략화한다. 또한, 제 1 실시형태에서 설명한 정렬 지그나 정렬 방법에 대해서도, 본 실시형태에 있어서 적용된다.The semiconductor device manufacturing method according to the present embodiment includes a step of aligning a plurality of semiconductor chips CP to encapsulate a plurality of semiconductor chips CP transferred to the surface protection sheet 40, Is different from the manufacturing method of the semiconductor device according to the first embodiment. Since the present embodiment and the first embodiment are the same in other respects, the description is omitted or simplified. The alignment jig and alignment method described in the first embodiment are also applied to the present embodiment.

도 16a, 도 16b 및 도 16c (이들을 종합하여 도 16 이라고 칭하는 경우가 있다), 도 17a 및 도 17b (이들을 종합하여 도 17 이라고 칭하는 경우가 있다), 및 도 18a, 도 18b 및 도 18c (이들을 종합하여 도 18 이라고 칭하는 경우가 있다)에는, 복수의 반도체 칩 (CP) 을 사용하여 반도체 패키지를 제조하는 공정에 대해 설명하는 도면이 나타나 있다.(Collectively referred to as Fig. 17), and Fig. 18A, Fig. 18B and Fig. 18C (these are collectively referred to as Fig. 16), Figs. 17A and 17B (Collectively referred to as " FIG. 18 "), there is shown a diagram for explaining a process of manufacturing a semiconductor package using a plurality of semiconductor chips CP.

본 실시형태에서는, 지지체 상에 재배선층을 형성하고, 당해 재배선층과, 봉지체의 내부에 봉지되어 있는 반도체 칩을 전기적으로 접속시키는 공정을 포함한다. 본 실시형태에서 설명하는 반도체 패키지의 제조 공정은, RDL-First 라고 칭해지는 경우가 있다. RDL 는, Redistribution Layer 의 약칭이다.The present embodiment includes a step of forming a re-wiring layer on a support, and electrically connecting the re-wiring layer and the semiconductor chip encapsulated in the plug. The manufacturing process of the semiconductor package described in this embodiment mode may be referred to as RDL-First. RDL stands for Redistribution Layer.

도 16a 에는, 지지 기판 (81) 과, 지지 기판 (81) 의 표면에 형성된 박리층 (82) 을 갖는 지지체 (80) 가 나타나 있다.16A, a support substrate 81 and a support body 80 having a release layer 82 formed on the surface of the support substrate 81 are shown.

지지 기판 (81) 의 재질로는, 예를 들어, 유리, 및 실리콘 웨이퍼를 들 수 있다. 지지 기판 (81) 의 표면은 평활한 것이 바람직하다.Examples of the material of the support substrate 81 include glass and silicon wafer. It is preferable that the surface of the support substrate 81 is smooth.

박리층 (82) 은, 박리성을 갖는 재질로 형성되어 있다. 예를 들어, 지지 기판 (81) 상에 박리 테이프를 라미네이트함으로써 박리층 (82) 을 형성할 수 있다. 박리 테이프는, 예를 들어, 박리 기재와, 박리제층을 갖는 것이 바람직하다. 이와 같은 구성의 박리 테이프를 사용하는 경우, 박리제층이 표면에 노출되도록 지지 기판 (81) 의 표면에 라미네이트한다. 박리 기재와 지지 기판 (81) 을 첩착시키는 방법은, 특별히 한정되지 않는다. 예를 들어, 박리 기재와 지지 기판 (81) 사이에 점착제층을 개재시킴으로써, 박리 테이프와 지지 기판 (81) 을 첩착할 수 있다.The release layer 82 is formed of a material having releasability. For example, the release layer 82 can be formed by laminating a release tape on the support substrate 81. The release tape preferably has, for example, a release substrate and a release agent layer. In the case of using the peeling tape having such a constitution, the surface of the supporting substrate 81 is laminated so that the peeling agent layer is exposed on the surface. The method of adhering the release substrate and the support substrate 81 is not particularly limited. For example, the peeling tape and the supporting substrate 81 can be bonded to each other by interposing a pressure-sensitive adhesive layer between the peeling substrate and the supporting substrate 81.

또, 박리층 (82) 상에는, 필요에 따라, 금속막이 형성되어 있어도 된다. 금속막은, 예를 들어, 스퍼터링법에 의해 형성할 수 있다. 금속막을 구성하는 금속으로는, 예를 들어, 티탄 및 알루미늄으로 이루어지는 군에서 선택되는 금속을 들 수 있다. 박리층 (82) 상에 금속막이 형성되어 있는 경우, 금속막의 위에 후술하는 재배선층이 형성된다.A metal film may be formed on the release layer 82 as required. The metal film can be formed by, for example, a sputtering method. The metal constituting the metal film is, for example, a metal selected from the group consisting of titanium and aluminum. When a metal film is formed on the release layer 82, a rewiring layer described later is formed on the metal film.

[재배선층 형성 공정][Redistribution layer formation step]

도 16b 에는, 지지체 (80) 의 박리층 (82) 상에 재배선층 (RDL) 을 형성하는 공정을 설명하는 도면이 나타나 있다.16B is a view for explaining a step of forming a redistribution layer RDL on the release layer 82 of the support 80. Fig.

재배선층 (RDL) 은, 절연성 수지층 (83) 과, 절연성 수지층 (83) 에 의해 덮인 재배선 (84) 을 갖는다.The redistribution layer RDL has an insulating resin layer 83 and a rewiring line 84 covered with an insulating resin layer 83.

재배선층 형성 공정에 있어서는, 재배선 (84) 과, 재배선 (84) 을 덮는 절연성 수지층 (83) 을 형성한다. 재배선층 (RDL) 은, 공지된 재배선층 형성 방법을 채용하는 것에 의해서도 형성할 수 있다. 또, 재배선층 (RDL) 은, RDL-First 의 제조 공정에 있어서의 재배선층의 형성 방법을 채용하는 것에 의해서도 형성할 수 있다. 또, 재배선층 (RDL) 은, 제 1 실시형태에서 서술한 재배선층의 형성 방법과 동일한 방법을 채용하는 것에 의해서도 형성할 수 있다.In the re-wiring layer forming step, the rewiring lines 84 and the insulating resin layer 83 covering the rewiring lines 84 are formed. The redistribution layer RDL can also be formed by employing a known rewiring layer formation method. The redistribution layer RDL can also be formed by employing a method of forming a redistribution layer in the production process of RDL-First. The re-distribution layer RDL can also be formed by employing the same method as the re-distribution layer formation method described in the first embodiment.

재배선 (84) 은, 반도체 칩 (CP) 의 내부 단자 전극 (W4) 과 전기적으로 접속되는 내부 전극 패드 (84A) 와, 외부 단자 전극과 전기적으로 접속되는 외부 전극 패드 (84B) 를 갖는다.The rewiring line 84 has an internal electrode pad 84A electrically connected to the internal terminal electrode W4 of the semiconductor chip CP and an external electrode pad 84B electrically connected to the external terminal electrode.

내부 전극 패드 (84A) 는, 지지체 (80) 에 재배선층 (RDL) 이 형성된 제 1 적층체 (80A) 에 있어서, 당해 제 1 적층체 (80A) 의 표면측에 위치하고 있다. 제 1 적층체 (80A) 에 있어서, 내부 전극 패드 (84A) 는 노출되어 있다. The internal electrode pad 84A is located on the surface side of the first layered product 80A in the first layered product 80A in which the rewiring layer RDL is formed on the supporting body 80. [ In the first laminate 80A, the internal electrode pad 84A is exposed.

외부 전극 패드 (84B) 는, 제 1 적층체 (80A) 에 있어서, 당해 제 1 적층체 (80A) 의 내부에 위치하고 있다. 외부 전극 패드 (84B) 는, 제 1 적층체 (80A) 의 내부에 있어서, 박리층 (82) 과 대향하고 있다. 제 1 적층체 (80A) 에 있어서, 외부 전극 패드 (84B) 는 노출되어 있지 않다.The outer electrode pad 84B is located in the first laminate 80A in the first laminate 80A. The external electrode pad 84B faces the peeling layer 82 in the first laminate 80A. In the first stacked body 80A, the external electrode pad 84B is not exposed.

[범프 형성 공정][Bump forming process]

도 16c 에는, 제 1 적층체 (80A) 의 내부 전극 패드 (84A) 에, 범프 (85) 를 형성하는 공정을 설명하는 도면이 나타나 있다.16C is a view for explaining the step of forming the bumps 85 on the internal electrode pad 84A of the first laminate 80A.

범프 형성 공정에 있어서는, 내부 전극 패드 (84A) 에, 솔더 볼 등을 재치하고, 솔더 접합 등에 의해, 범프 (85) 와 내부 전극 패드 (84A) 를 전기적으로 접속시킨다. 솔더 볼의 재질은, 특별히 한정되지 않고, 예를 들어, 함연 솔더 및 무연 솔더 등을 들 수 있다.In the bump forming process, a solder ball or the like is placed on the internal electrode pad 84A, and the bump 85 and the internal electrode pad 84A are electrically connected by solder bonding or the like. The material of the solder ball is not particularly limited, and examples thereof include a flux-like solder and a lead-free solder.

제 1 적층체 (80A) 에 복수의 범프 (85) 를 형성한 후에, 복수의 범프 (85) 를 덮도록 제 1 적층체 (80A) 의 표면에 봉지 수지막 (86) 을 첩부한다. 봉지 수지막 (86) 으로는, 예를 들어, NCF (Non Conductivity Film) 를 들 수 있다.After the plurality of bumps 85 are formed in the first laminate 80A, the sealing resin film 86 is attached to the surface of the first laminate 80A so as to cover the plurality of bumps 85. [ The sealing resin film 86 may be, for example, NCF (Non Conductivity Film).

[봉지체 형성 공정][Process for forming a plug body]

도 17a 에는, 제 1 실시형태에 관련된 반도체 칩 정렬 방법에 의해 정렬시킨 복수의 반도체 칩 (CP) 을 봉지한 봉지체 (3A) 가 나타나 있다.Fig. 17A shows a plug 3A in which a plurality of semiconductor chips CP aligned by the semiconductor chip aligning method according to the first embodiment are sealed.

봉지체 (3A) 는, 제 1 실시형태와 동일하게 형성할 수 있다. 또한, 도 17a 에 나타내는 봉지체 (3A), 및 도 7b 에 나타내는 봉지체 (3) 에 있어서, 설명의 사정상, 봉지되어 있는 반도체 칩 (CP) 의 수가 상이하다. 봉지체 (3A) 도, 반도체 칩 정렬 공정을 실시한 후에 봉지 공정을 실시함으로써, 봉지체 (3) 와 동일하게 하여 형성할 수 있다.The plug 3A can be formed in the same manner as in the first embodiment. In addition, the number of encapsulated semiconductor chips CP differs in the bag body 3A shown in Fig. 17A and in the plug body 3 shown in Fig. 7B for the sake of explanation. The plug 3A can also be formed in the same manner as the plug 3 by performing the sealing step after the semiconductor chip aligning step.

반도체 칩 (CP) 을 봉지 후, 표면 보호 시트 (40) 를 박리함으로써, 반도체 칩 (CP) 의 회로면 (W1) 및 내부 단자 전극 (W4) 이 노출되는 봉지체 (3A) 가 얻어진다.The sealing resin 3A is obtained in which the circuit face W1 of the semiconductor chip CP and the internal terminal electrode W4 are exposed by peeling the surface protection sheet 40 after sealing the semiconductor chip CP.

또, 본 실시형태에 있어서의 봉지체는, 제 3 실시형태의 봉지체 (3D) 와 같이 반도체 칩 (CP) 뿐만 아니라, 프레임 부재 (400) 도 봉지된 봉지체이어도 된다.The bag body according to the present embodiment may be a bag body in which not only the semiconductor chip CP but also the frame member 400 is sealed like the bag body 3D of the third embodiment.

또, 본 실시형태에 있어서의 봉지체는, 제 5 실시형태의 봉지체 (3E) 와 같이 반도체 칩 (CP) 뿐만 아니라, 정렬 지그 (100) 도 봉지된 봉지체이어도 된다.The plug in the present embodiment may be a plug in which not only the semiconductor chip CP but also the alignment jig 100 is sealed like the plug 3E of the fifth embodiment.

[반도체 칩 접속 공정][Semiconductor chip connecting step]

도 17b 에는, 봉지체 (3A) 의 반도체 칩 (CP) 과 제 1 적층체 (80A) 의 내부 전극 패드 (84A) 를 전기적으로 접속하는 공정을 설명하는 도면이 나타나 있다. 또한, 이 접속 공정은, 플립 칩 방식의 접속 방법에 의해 실시할 수 있다.17B is a view for explaining the step of electrically connecting the semiconductor chip CP of the plug 3A and the internal electrode pads 84A of the first stacked body 80A. This connection step can be carried out by a flip chip connection method.

본 실시형태의 접속 공정에 있어서는, 봉지체 (3A) 의 내부 단자 전극 (W4) 이 노출되어 있는 면과, 제 1 적층체 (80A) 의 범프 (85) 를 덮는 봉지 수지막 (86) 이 형성되어 있는 면을 대향시킨다. 계속해서, 봉지체 (3A) 의 복수의 내부 단자 전극 (W4) 의 위치와, 제 1 적층체 (80A) 의 복수의 범프 (85) 의 위치가 각각 맞도록 위치 제어를 실시한다.The sealing resin film 86 covering the bumps 85 of the first laminate 80A is formed on the surface on which the internal terminal electrode W4 of the plug 3A is exposed, Face facing the face. Subsequently, position control is performed so that the positions of the plurality of inner terminal electrodes W4 of the plug 3A and the positions of the plurality of bumps 85 of the first laminate 80A are matched with each other.

위치 제어 후, 봉지체 (3A) 를 제 1 적층체 (80A) 에 꽉 눌러, 반도체 칩 (CP) 의 내부 단자 전극 (W4) 을 봉지 수지막 (86) 에 비집고 들어가게 하여, 내부 단자 전극 (W4) 과 범프 (85) 를 접촉시킨다. 내부 단자 전극 (W4) 과 범프 (85) 를 접촉시킴으로써, 봉지체 (3A) 와 제 1 적층체 (80A) 가 첩합된 제 2 적층체 (80B) 가 형성된다.After the positional control, the plug 3A is pressed against the first laminate 80A, the internal terminal electrode W4 of the semiconductor chip CP is pressed into the sealing resin film 86, and the internal terminal electrode W4 And the bumps 85 are brought into contact with each other. The second stacked body 80B in which the plug body 3A and the first stacked body 80A are joined is formed by bringing the internal terminal electrode W4 and the bump 85 into contact with each other.

봉지체 (3A) 측 및 제 1 적층체 (80A) 측으로부터 압착 부재를 사용하여 제 2 적층체 (80B) 를 끼워 넣고, 제 2 적층체 (80B) 를, 소정 시간, 가열 및 압착한다. 압착 부재로는, 압착판을 들 수 있다. 압착판의 재질로는, 금속 또는 수지를 들 수 있다.The second laminated body 80B is sandwiched from the side of the plug 3A and the side of the first laminated body 80A by using a pressing member and the second laminated body 80B is heated and pressed for a predetermined time. As the pressing member, there is a pressing plate. As the material of the compression plate, a metal or a resin can be mentioned.

제 2 적층체 (80B) 를 가열 압착함으로써, 내부 단자 전극 (W4) 과 내부 전극 패드 (84A) 는, 범프 (85) 를 개재하여 전기적으로 접속되고, 봉지 수지막 (86) 은 경화된다.The internal terminal electrode W4 and the internal electrode pad 84A are electrically connected via the bumps 85 by heating and pressing the second stacked body 80B and the sealing resin film 86 is cured.

이 접속 공정에 의해, 봉지체 (3A) 와 제 1 적층체 (80A) 사이에 봉지 수지막 (86) 이 충전되므로, 내부 단자 전극 (W4) 과 범프 (85) 의 전기적 접속이 보강된다.Since the sealing resin film 86 is filled between the plug 3A and the first laminate 80A by this connection step, the electrical connection between the internal terminal electrode W4 and the bump 85 is reinforced.

[지지체 박리 공정][Support peeling step]

도 18a 에는, 제 2 적층체 (80B) 로부터, 지지체 (80) 를 박리하는 공정을 설명하는 도면이 나타나 있다.18A is a view for explaining the step of peeling the support 80 from the second layered product 80B.

제 2 적층체 (80B) 로부터 지지체 (80) 를 박리하면, 재배선 (84) 의 외부 전극 패드 (84B) 가 노출된다. 제 2 적층체 (80B) 로부터 지지체 (80) 를 박리함으로써, 재배선층 (RDL) 과 봉지체 (3A) 가 적층된 제 3 적층체 (80C) 가 얻어진다.When the support 80 is peeled off from the second laminate 80B, the external electrode pad 84B of the rewiring line 84 is exposed. The support 80 is peeled off from the second laminate 80B to obtain a third laminate 80C in which the rewiring layer RDL and the plug 3A are laminated.

[외부 단자 전극과의 접속 공정][Connection step with external terminal electrode]

도 18b 에는, 제 3 적층체 (80C) 에 외부 단자 전극을 접속시키는 공정을 설명하는 도면이 나타나 있다.18B is a view for explaining the step of connecting the external terminal electrodes to the third stacked body 80C.

제 3 적층체 (80C) 의 외부 전극 패드 (84B) 에, 솔더 볼 등의 외부 단자 전극 (87) 을 재치하고, 솔더 접합 등에 의해, 외부 단자 전극 (87) 과 외부 전극 패드 (84B) 를 전기적으로 접속시킨다. 솔더 볼의 재질은, 특별히 한정되지 않고, 예를 들어, 함연 솔더 및 무연 솔더 등을 들 수 있다.The external terminal electrodes 87 such as solder balls are placed on the external electrode pads 84B of the third stacked body 80C and the external terminal electrodes 87 and the external electrode pads 84B are electrically . The material of the solder ball is not particularly limited, and examples thereof include a flux-like solder and a lead-free solder.

[다이싱 공정][Dicing process]

도 18c 에는, 외부 단자 전극 (87) 이 접속된 제 3 적층체 (80C) 를 개편화하는 공정을 설명하는 도면이 나타나 있다.18C is a view for explaining the step of disassembling the third stacked body 80C to which the external terminal electrode 87 is connected.

이 다이싱 공정에서는, 제 3 적층체 (80C) 를 반도체 칩 (CP) 단위로 개편화한다. 제 3 적층체 (80C) 를 개편화하는 방법은, 특별히 한정되지 않는다. 예를 들어, 전술한 반도체 웨이퍼 (W) 를 다이싱한 방법과 동일한 방법을 채용하여, 제 3 적층체 (80C) 를 개편화할 수 있다. 제 3 적층체 (80C) 를 개편화하는 공정은, 제 3 적층체 (80C) 를 다이싱 시트 등의 점착 시트에 첩착시켜 실시해도 된다.In this dicing step, the third stacked body 80C is divided into semiconductor chips CP. The method of disengaging the third stacked body 80C is not particularly limited. For example, the third laminated body 80C can be separated by employing the same method as the method of dicing the semiconductor wafer W described above. The step of discretizing the third laminate 80C may be carried out by attaching the third laminate 80C to a pressure-sensitive adhesive sheet such as a dicing sheet.

제 3 적층체 (80C) 를 개편화함으로써, 반도체 칩 (CP) 단위의 반도체 패키지 (1A) 가 제조된다.By disassembling the third stacked body 80C, the semiconductor package 1A in the semiconductor chip (CP) unit is manufactured.

·실시형태의 효과Effect of Embodiment

본 실시형태에 의하면, 제 1 실시형태와 동일한 효과를 발휘한다.According to the present embodiment, the same effects as those of the first embodiment are exhibited.

본 실시형태에 있어서도 제 1 실시형태와 동일하게 반도체 칩 정렬 공정을 실시하고, 정렬 지그 (100) 를 사용한 정렬 방법을 실시하기 위해, 복수의 반도체 칩 (CP) 을 균등한 간격으로 정렬시킨 후에, 봉지 공정이나 반도체 패키지 공정을 실시할 수 있다.Also in this embodiment, the semiconductor chip alignment process is performed in the same manner as in the first embodiment, and a plurality of semiconductor chips CP are aligned at even intervals so as to perform the alignment method using the alignment jig 100, A sealing process or a semiconductor package process can be performed.

그 때문에, 봉지체 (3A) 에 있어서는, 복수의 반도체 칩 (CP) 이 보다 균등한 간격으로 봉지되어 있다. 또힌 복수의 반도체 칩 (CP) 이 균등한 간격으로 봉지되어 있기 때문에, 봉지체 (3A) 의 복수의 내부 단자 전극 (W4) 의 위치와, 제 1 적층체 (80A) 의 복수의 범프 (85) 의 위치를 맞추기 쉽고, 또힌 접속 위치의 위치 어긋남도 억제할 수 있다.Therefore, in the plug 3A, a plurality of semiconductor chips CP are sealed at even intervals. The positions of the plurality of internal terminal electrodes W4 of the plug 3A and the positions of the plurality of bumps 85 of the first stacked body 80A are equal to each other, It is easy to align the position of the connecting position and the positional deviation of the connecting position.

〔제 7 실시형태〕[Seventh Embodiment]

다음으로, 본 발명의 제 7 실시형태에 대해 설명한다. 또한, 이하의 설명에서는, 이미 설명한 부분과 동일한 부분에 대해서는, 그 설명을 생략한다.Next, a seventh embodiment of the present invention will be described. In the following description, the same portions as those already described will be omitted from the description.

본 실시형태는, 상기 실시형태에 관련된 정렬 방법에 의해 정렬시킨 복수의 편상체를 지지체에 전착시키는 방법에 관한 것이다. 본 실시형태에 있어서는, 편상체로서 반도체 칩을 정렬시킨 후에 지지체에 전착시키는 양태를 예로 들어 설명한다. 본 발명의 전착 방법에 의해 전착시킬 수 있는 편상체는 반도체 칩에 한정되지 않는다.The present embodiment relates to a method of electrodepositing a plurality of knives arranged on a support by an alignment method according to the above embodiment. In this embodiment mode, an embodiment in which a semiconductor chip is aligned as a shear body and then is electrodeposited on a support will be described as an example. The flat body that can be electrodeposited by the electrodeposition method of the present invention is not limited to semiconductor chips.

제 1 실시형태에 있어서는 반도체 칩 정렬 공정 후에 정렬된 반도체 칩 (CP) 을 표면 보호 시트 (40) 에 전사하는 공정 (제 3 전사 공정) 을 실시하는 데에 대해, 본 실시형태에 관련된 전착 방법은, 정렬된 반도체 칩 (CP) 을, 표면 보호 시트 (40) 대신에 점착면을 갖는 경질 지지체에 전착시키는 점에서, 제 1 실시형태와 본 실시형태는 주로 상이하다.In the first embodiment, the step of transferring the aligned semiconductor chips CP to the surface protection sheet 40 (third transfer step) after the semiconductor chip aligning step is performed, whereas the electrodeposition method related to the present embodiment , And the aligned semiconductor chips CP are electrodeposited on a hard support having an adhesive surface in place of the surface protective sheet 40, the first embodiment and the present embodiment are mainly different.

[전착 공정][Electrodeposition Process]

도 19a 및 도 19b 에는, 점착면을 갖는 경질 지지체에 반도체 칩 (CP) 을 전착시키는 방법을 설명하는 도면이 나타나 있다.19A and 19B show drawings for explaining a method of electrodepositing a semiconductor chip CP on a hard support having an adhesive surface.

도 19a 에는, 경질 기재 (500) 와, 경질 기재 (500) 의 표면에 형성된 점착층 (501) 을 갖는 경질 지지체 (500A) 가 나타나 있다. 점착층 (501) 의 외표면이 점착면 (502) 에 상당한다.19A shows a hard base material 500 and a hard base material 500A having an adhesive layer 501 formed on the surface of the hard base material 500. Fig. And the outer surface of the adhesive layer 501 corresponds to the adhesive surface 502. [

경질 기재 (500) 로는, 예를 들어, 유리 등으로 형성된 기재를 사용할 수 있다. 경질 기재 (500) 는, 내열성을 갖는 것이 바람직하다. 예를 들어, 가열에 의해 경질 기재 (500) 가 변형되는 온도는, 가열에 의해 점착 시트가 변형되는 온도에 비해 높은 것이 바람직하다.As the hard substrate 500, for example, a substrate formed of glass or the like can be used. The hard substrate 500 preferably has heat resistance. For example, the temperature at which the hard base material 500 is deformed by heating is preferably higher than the temperature at which the pressure-sensitive adhesive sheet is deformed by heating.

점착층 (501) 은, 점착제를 함유하고 있다. 점착층 (501) 에 포함되는 점착제는, 특별히 한정되지 않고, 여러 가지 종류의 점착제를 점착층 (501) 에 적용할 수 있다. 점착층 (501) 에 포함되는 점착제로는, 예를 들어, 고무계, 아크릴계, 실리콘계, 폴리에스테르계, 및 우레탄계 등을 들 수 있다. 또한, 점착제의 종류는, 용도 및 첩착되는 피착체의 종류 등을 고려하여 선택된다. 점착층 (501) 에 에너지선 중합성 화합물이 배합되어 있는 경우에는, 점착층 (501) 에 경질 기재 (500) 측으로부터 에너지선을 조사하여, 에너지선 중합성 화합물을 경화시킨다. 에너지선 중합성 화합물을 경화시키면, 점착층 (501) 의 응집력이 높아져, 점착층 (501) 과 반도체 칩 (CP) 사이의 점착력을 저하, 또는 소실시킬 수 있다. 에너지선으로는, 예를 들어, 자외선 (UV) 및 전자선 (EB) 등을 들 수 있고, 자외선이 바람직하다. 점착층 (501) 과 반도체 칩 (CP) 사이의 점착력을 저하, 또는 소실시키는 방법으로는, 예를 들어, 제 1 실시형태와 동일하게, 에너지선 조사에 의한 방법, 가열에 의한 방법, 가열 및 에너지선 조사에 의한 방법, 그리고 냉각에 의한 방법 중 어느 방법을 들 수 있다.The adhesive layer 501 contains a pressure-sensitive adhesive. The pressure sensitive adhesive contained in the pressure sensitive adhesive layer 501 is not particularly limited and various kinds of pressure sensitive adhesives can be applied to the pressure sensitive adhesive layer 501. [ Examples of the pressure-sensitive adhesive contained in the pressure-sensitive adhesive layer 501 include rubber-based, acrylic-based, silicone-based, polyester-based, and urethane-based pressure-sensitive adhesives. The kind of the pressure-sensitive adhesive is selected in consideration of the application and the kind of the adherend to be adhered. When the energy ray-polymerizable compound is blended in the pressure-sensitive adhesive layer 501, an energy ray is irradiated from the hard base material 500 side to the pressure-sensitive adhesive layer 501 to cure the energy ray-polymerizable compound. When the energy ray-polymerizable compound is cured, the cohesive force of the adhesive layer 501 is increased, and the adhesive force between the adhesive layer 501 and the semiconductor chip CP can be lowered or lost. Examples of the energy ray include ultraviolet ray (UV) and electron beam (EB), and ultraviolet ray is preferable. As a method for reducing or eliminating the adhesive force between the adhesive layer 501 and the semiconductor chip CP, for example, a method by energy ray irradiation, a method by heating, a method of heating, Energy ray irradiation method, and cooling method.

도 19b 에는, 경질 기재 (500) 와, 경질 기재 (500) 의 표면에 첩착된 표면 보호 시트 (40) 를 갖는 경질 지지체 (500B) 가 나타나 있다. 표면 보호 시트 (40) 는, 제 4 기재 필름 (41) 과, 제 4 점착제층 (42) 을 갖는다. 경질 지지체 (500B) 에 있어서는, 제 4 점착제층 (42) 이 표면에 노출되어 있고, 제 4 점착제층 (42) 의 외표면이 점착면 (43) 에 상당한다.19B shows a rigid support 500B having a rigid substrate 500 and a surface protection sheet 40 adhered to the surface of the rigid substrate 500. Fig. The surface protection sheet 40 has a fourth base film 41 and a fourth pressure-sensitive adhesive layer 42. In the hard support 500B, the fourth pressure sensitive adhesive layer 42 is exposed on the surface, and the outer surface of the fourth pressure sensitive adhesive layer 42 corresponds to the pressure sensitive adhesive surface 43.

본 실시형태에서는, 반도체 칩 정렬 공정에 있어서 정렬된 반도체 칩 (CP) 을 경질 지지체 (500A) 의 점착면 (502), 또는 경질 지지체 (500B) 의 점착면 (43) 에 전착시킨다.In this embodiment, the aligned semiconductor chips CP are electrodeposited on the adhesive surface 502 of the hard supporting body 500A or the adhesive surface 43 of the hard supporting body 500B in the semiconductor chip aligning step.

도 19a 및 도 19b 에는, 정렬 지그 (100) 를 첩착시키지 않는 양태가 예시되어 있지만, 정렬 후의 반도체 칩 (CP) 과 함께 정렬 지그 (100) 를 경질 지지체에 전착시켜도 된다.19A and 19B illustrate an embodiment in which the alignment jig 100 is not adhered, but the alignment jig 100 may be electrodeposited on the hard support together with the semiconductor chip CP after alignment.

경질 지지체에 반도체 칩 (CP) 을 전착시킨 후, 전술한 실시형태와 동일하게 반도체 장치의 제조 방법을 실시할 수 있다. 예를 들어, 제 1 실시형태의 제 3 전사 공정 대신에, 본 실시형태의 전착 공정을 실시하고, 그 밖의 공정은, 제 1 실시형태와 동일하게 실시할 수 있다.After the semiconductor chip CP is electrodeposited on the hard substrate, the semiconductor device manufacturing method can be carried out in the same manner as in the above-described embodiment. For example, instead of the third transfer step of the first embodiment, the electrodeposition step of this embodiment may be carried out, and other steps may be carried out in the same manner as in the first embodiment.

·실시형태의 효과Effect of Embodiment

본 실시형태에 의하면, 제 1 실시형태와 동일한 효과를 발휘한다.According to the present embodiment, the same effects as those of the first embodiment are exhibited.

또한 경질 기재 (500) 의 내열성은, 표면 보호 시트 등의 점착 시트에 비해 높기 때문에, 본 실시형태에 의하면, 반도체 칩 (CP) 이 전착된 경질 지지체를, 고온 가열이 필요한 공정에 사용할 수 있다. 또, 경질 기재 (500) 는, 표면 보호 시트 등에 비해, 딱딱한 재질로 형성되어 있으므로, 본 실시형태에 의하면, 반도체 패키지 등의 제조 공정에 있어서 반도체 칩 (CP) 을 보다 안정적으로 지지 및 반송할 수 있다.In addition, since the heat-resistant property of the hard substrate 500 is higher than that of a pressure-sensitive adhesive sheet such as a surface protective sheet, according to this embodiment, the hard substrate on which the semiconductor chip CP is deposited can be used in a process requiring high temperature heating. Since the hard substrate 500 is formed of a hard material as compared with the surface protective sheet or the like, according to the present embodiment, it is possible to more reliably support and transport the semiconductor chip CP in the manufacturing process of the semiconductor package or the like have.

〔실시형태의 변형〕[Modification of Embodiment]

본 발명은, 상기 서술한 실시형태에 전혀 한정되지 않는다. 본 발명은, 본 발명의 목적을 달성할 수 있는 범위에서, 상기 서술한 실시형태를 변형한 양태 등을 포함한다.The present invention is not limited to the above-described embodiment at all. The present invention includes aspects and the like that are modifications of the above-described embodiment within the scope of achieving the object of the present invention.

예를 들어, 반도체 웨이퍼 및 반도체 칩에 있어서의 회로 등은, 도시한 배열이나 형상 등에 한정되지 않는다. 반도체 패키지에 있어서의 외부 단자 전극과의 접속 구조 등도, 전술한 실시형태에서 설명한 양태에 한정되지 않는다. 전술한 실시형태에서는, FO-WLP 타입의 반도체 패키지를 제조하는 양태를 예로 들어 설명했지만, 본 발명은, 팬 인형의 WLP 등의 그 밖의 반도체 패키지를 제조하는 양태에도 적용할 수 있다.For example, circuits and the like in a semiconductor wafer and a semiconductor chip are not limited to the arrangement and the shape shown in the drawings. The connection structure with the external terminal electrodes in the semiconductor package and the like are not limited to those described in the above-mentioned embodiments. Although the above embodiment has been described by taking an example of manufacturing the FO-WLP type semiconductor package as an example, the present invention can also be applied to a mode in which other semiconductor packages such as a fan-shaped WLP are manufactured.

예를 들어, 정렬 지그가 갖는 수용부의 수는, 제 1 실시형태에서 설명한 정렬 지그의 예에 한정되지 않는다. 반도체 칩 등의 편상체의 수에 따른 수용부를 갖는 정렬 지그를 사용할 수 있다.For example, the number of accommodating portions of the aligning jig is not limited to the example of the aligning jig described in the first embodiment. An alignment jig having a receiving portion corresponding to the number of the knives of a semiconductor chip or the like can be used.

또, 예를 들어, 정렬 지그의 본체부의 외형은, 제 1 실시형태에서 설명한 바와 같은 원형상에 한정되지 않고, 원형 이외의 형상으로는, 예를 들어, 사각형, 정방형, 또는 타원형 등을 들 수 있다.For example, the outer shape of the main body of the aligning jig is not limited to the circular shape as described in the first embodiment, and the shape other than the circular shape may be, for example, a square, a square, have.

예를 들어, 제 1 실시형태에 있어서의 정렬 방법의 설명에서는, 도면 중의 2B 방향 및 2C 방향으로의 2 단계의 정렬 지그의 이동에 의해 반도체 칩을 정렬시키는 방법을 예로 들어 설명했지만, 본 발명은 이와 같은 양태에 한정되지 않는다. 예를 들어, 정렬 지그의 수용 각부의 오목부를 반도체 칩의 각부에 수용시키는 방향 (예를 들어, 비스듬한 방향) 으로, 정렬 지그를 움직이거나, 유지 부재의 유지면을 움직이거나 하는 것에 의해서도, 반도체 칩을 정렬시킬 수 있다.For example, in the explanation of the alignment method in the first embodiment, although a method of aligning the semiconductor chips by moving the alignment jig in two stages in the 2B direction and the 2C direction in the figure has been described as an example, The present invention is not limited to such an embodiment. For example, by moving the aligning jig or moving the holding surface of the holding member in a direction (for example, an oblique direction) in which the concave portion of the accommodating corner portion of the aligning jig is housed in the corner portion of the semiconductor chip, .

또, 유지면을 움직이는 방향은, 수평 방향에 한정되지 않고, 예를 들어, 유지면을 경사지게 함으로써, 반도체 칩 (CP) 을 이동시켜, 정렬 지그의 벽부에 맞닿게 하도록 해도 된다.The direction in which the holding surface is moved is not limited to the horizontal direction. For example, the holding surface may be inclined so that the semiconductor chip CP is moved to abut against the wall portion of the aligning jig.

예를 들어, 제 1 실시형태에서는, 익스팬드 공정을 2 회 실시하는 양태를 예로 들어 설명했지만, 본 발명은 이와 같은 양태에 한정되지 않는다. 예를 들어, 정렬 지그의 프레임을 반도체 칩끼리의 사이에 삽입 가능하면, 익스팬드 공정은 1 회이어도 된다.For example, in the first embodiment, the description has been made by taking the embodiment in which the expanding process is performed twice as an example, but the present invention is not limited to such an embodiment. For example, if the frame of the alignment jig can be inserted between the semiconductor chips, the expanding process may be performed once.

예를 들어, 제 2 실시형태에서는, 반도체 웨이퍼 (W) 의 회로면 (W1) 에 보호 시트 (30) 를 첩부하고, 홈 형성 공정을 실시하는 양태를 예시했지만, 본 발명은, 이와 같은 양태에 한정되지 않는다. 예를 들어, 다른 양태로는, 회로면 (W1) 에 보호 시트 (30) 를 첩부하지 않고, 회로면 (W1) 을 노출시킨 채로 홈 형성 공정을 실시하고, 홈 형성 후에 회로면 (W1) 에 제 1 점착 시트 (10) 를 첩부하고, 연삭 공정을 실시하는 양태도 들 수 있다. 또, 홈 형성 공정 전에, 회로면 (W1) 을 덮는 패시베이션막을 형성해 두어도 된다. 패시베이션막은, 회로 (W2) 의 내부 단자 전극 (W4) 을 노출시키는 형상인 것이 바람직하다. 패시베이션막은, 예를 들어, 질화규소, 산화규소, 또는 폴리이미드 등을 사용하여 형성되는 것이 바람직하다.For example, in the second embodiment, the protective sheet 30 is attached to the circuit face W1 of the semiconductor wafer W and the groove forming step is performed. However, the present invention is not limited to this embodiment It is not limited. For example, in another aspect, the groove forming process is performed while the circuit face W1 is exposed without attaching the protective sheet 30 to the circuit face W1, and after the groove is formed, The first adhesive sheet 10 may be pasted and a grinding process may be performed. It is also possible to form a passivation film covering the circuit face W1 before the groove forming process. It is preferable that the passivation film has a shape that exposes the internal terminal electrode W4 of the circuit W2. The passivation film is preferably formed using, for example, silicon nitride, silicon oxide, polyimide or the like.

예를 들어, 제 2 실시형태에서는, 제 2 점착 시트 (20) 를 길게 늘려 복수의 반도체 칩 (CP) 끼리의 간격을 넓히는 양태를 예로 들어 설명했지만, 또한 익스팬드 공정을 추가하여 실시해도 된다. 익스팬드 공정을 복수회 실시하는 경우, 제 2 점착 시트 (20) 에 유지된 복수의 반도체 칩 (CP) 을, 넓혀진 간격을 유지한 채로, 다른 익스팬드 시트에 전사하고, 당해 익스팬드 시트를 길게 늘려, 또한 복수의 반도체 칩 (CP) 끼리의 간격을 넓힐 수 있다. 예를 들어, 제 2 실시형태에 있어서 표면 보호 시트 (40) 를 첩부한 후에, 표면 보호 시트 (40) 를 길게 늘려 복수의 반도체 칩 (CP) 끼리의 간격을 더욱 넓혀도 된다.For example, in the second embodiment, the second adhesive sheet 20 is stretched so as to widen the interval between the semiconductor chips CP. However, the expansion process may be further added. When the expanding process is performed a plurality of times, a plurality of semiconductor chips CP held by the second adhesive sheet 20 are transferred onto another expand sheet while maintaining the widened gap, and the expanded sheet is extended The distance between the semiconductor chips CP can be increased. For example, in the second embodiment, after the surface protection sheet 40 is attached, the surface protection sheet 40 may be elongated to widen the space between the semiconductor chips CP.

예를 들어, 제 2 실시형태에서는, 반도체 웨이퍼의 두께보다 얕은 절입 깊이의 홈을 형성하는 공정을 포함한 반도체 장치의 제조 방법을 예로 들어 설명했지만, 당해 홈이 미리 형성된 반도체 웨이퍼를 사용해도 된다.For example, in the second embodiment, a method of manufacturing a semiconductor device including a step of forming a groove having a shallow depth that is shallower than the thickness of the semiconductor wafer has been taken as an example, but a semiconductor wafer on which the groove is formed may also be used.

제 2 실시형태에서는, 반도체 웨이퍼 (W) 에 홈 (W5) 을 형성한 후에 제 3 점착 시트로서의 보호 시트 (30) 를 회로면 (W1) 에 첩부하는 양태를 예로 들어 설명했지만, 본 발명은 이와 같은 양태에 한정되지 않는다.In the second embodiment, the groove W5 is formed in the semiconductor wafer W, and then the protective sheet 30 as the third adhesive sheet is affixed to the circuit face W1. It is not limited to the same aspect.

예를 들어, 회로면 (W1) 이 회로면 보호 시트에 의해 보호된 상태에서, 홈 (W5) 의 형성을 실시하면, 절삭 부스러기에 의한 회로면 (W1) 이나 회로 (W2) 의 오염이나 파손을 방지할 수 있다. 이 경우, 회로면 보호 시트측으로부터 절입을 형성하여, 회로면 보호 시트를 완전히 절단하고, 반도체 웨이퍼 (W) 의 회로면 (W1) 으로부터, 반도체 웨이퍼 (W) 의 두께보다 얕은 깊이의 절입을 형성하여, 홈 (W5) 을 형성한다. 또한 이 양태에 있어서, 연삭하기 전에, 보호 시트 (30) 측에, 제 1 점착 시트 (10) 를 첩착해도 된다. 제 1 점착 시트 (10) 를 첩착한 후, 그라인더 (50) 를 사용하여, 이면 (W6) 측으로부터 반도체 웨이퍼 (W) 를 연삭한다. 제 1 점착 시트 (10) 는, 제 1 기재 필름 (11) 과, 제 1 점착제층 (12) 을 갖는다. 제 1 점착제층 (12) 은, 제 1 기재 필름 (11) 에 적층되어 있다. 제 1 점착 시트 (10) 는, 반도체 웨이퍼 (W) 와 대략 동(同) 형상이 되도록, 미리 커트되어 있어도 되고, 또 반도체 웨이퍼 (W) 보다 큰 제 1 점착 시트 (10) 를 준비하고, 반도체 웨이퍼 (W) 에 첩착 후, 반도체 웨이퍼 (W) 와 동 형상으로 커트해도 된다. 또, 이 양태에 있어서, 제 1 점착제층 (12) 에는, 이후의 공정에서, 절단된 보호 시트 (30) 도 함께 박리할 수 있도록, 비교적, 점착력이 강한 점착제가 포함되어 있는 것이 바람직하다. 제 1 기재 필름 (11) 은, 박리할 때에 연신되지 않게, 폴리에틸렌테레프탈레이트와 같이, 비교적 높은 강성을 갖는 것이 바람직하다.For example, if the groove W5 is formed while the circuit face W1 is protected by the circuit face protection sheet, contamination or breakage of the circuit face W1 or the circuit W2 due to cutting debris can be prevented . In this case, the circuit face protection sheet is completely cut off by forming an infiltration from the side of the circuit face protection sheet to form a recess at a depth shallower than the thickness of the semiconductor wafer W from the circuit face W1 of the semiconductor wafer W Thereby forming a groove W5. Further, in this embodiment, the first adhesive sheet 10 may be attached to the side of the protective sheet 30 before grinding. After the first adhesive sheet 10 is bonded, the grinder 50 is used to grind the semiconductor wafer W from the back surface W6 side. The first adhesive sheet (10) has a first base film (11) and a first adhesive layer (12). The first pressure-sensitive adhesive layer (12) is laminated on the first base film (11). The first adhesive sheet 10 may be cut beforehand so as to have a shape substantially identical to the semiconductor wafer W and the first adhesive sheet 10 larger than the semiconductor wafer W may be prepared, After adhering to the wafer W, it may be cut in the same shape as the semiconductor wafer W. In this embodiment, it is preferable that the first pressure-sensitive adhesive layer 12 includes a pressure-sensitive adhesive having relatively high adhesion so that the cut protective sheet 30 can be peeled off in the subsequent steps. The first base film 11 preferably has a relatively high rigidity such as polyethylene terephthalate so as not to be stretched when peeling off.

또, 반도체 칩 (CP) 등의 편상체를 정렬시키는 방법으로는, 예를 들어, 다음의 [1] 및 [2] 와 같은 양태의 정렬 방법도 들 수 있다.As a method for aligning the knitted or woven slices of the semiconductor chip CP or the like, for example, there can be mentioned the following methods of alignment of the embodiments [1] and [2].

[1] 정렬 지그를 사용하여 복수의 편상체를 정렬시키는 정렬 방법으로서,[1] An alignment method for aligning a plurality of knives using an alignment jig,

상기 편상체는, 제 1 측면과, 상기 제 1 측면과 이웃하는 제 2 측면과, 상기 제 1 측면의 단부 및 상기 제 2 측면의 단부에 위치하는 편상체 각부를 갖고,The flat body has a first side, a second side adjacent to the first side, and a flat body located at an end of the first side and an end of the second side,

상기 정렬 지그는, 편상체를 수용 가능한 복수의 수용부를 구비하고, 상기 수용부는, 벽부와, 수용 각부를 갖고,Wherein the alignment jig has a plurality of accommodating portions capable of accommodating the knives, the accommodating portion having a wall portion and a receiving corner portion,

상기 벽부는, 제 1 측벽과, 상기 제 1 측벽과 이웃하는 제 2 측벽을 갖고,Wherein the wall portion has a first sidewall and a second sidewall adjacent to the first sidewall,

상기 수용 각부는, 상기 제 1 측벽의 단부 및 상기 제 2 측벽의 단부에 위치하고,Wherein the receiving corner portion is located at an end of the first sidewall and an end of the second sidewall,

상기 수용 각부는, 상기 제 1 측벽의 면, 및 상기 제 2 측벽의 면보다 안쪽으로 패인 오목부를 갖고,The receiving corner portion has a recessed portion recessed inwardly from a surface of the first sidewall and a surface of the second sidewall,

상기 편상체의 상기 제 1 측면과 상기 수용부의 상기 제 1 측벽을 맞닿게 하는 공정과,The step of bringing the first side face of the piece and the first side wall of the receptacle into contact with each other,

상기 편상체의 상기 제 2 측면과 상기 수용부의 상기 제 2 측벽을 맞닿게 하는 공정과,The step of bringing the second side face of the piece and the second side wall of the receiving portion into contact with each other,

상기 편상체의 상기 편상체 각부를, 상기 수용 각부의 상기 오목부에 수용시키는 공정을 포함하는 정렬 방법.And a step of accommodating the flat portions of the flat body in the concave portions of the receiving corner portions.

이 정렬 방법에 의하면, 간이하고 또한 신속하게, 복수의 편상체를 보다 균등한 간격으로 정렬시킬 수 있다.According to this sorting method, it is possible to arrange the plurality of the knives at a more even interval in a simple and quick manner.

[2] 상기 [1] 의 양태의 정렬 방법에 있어서, 복수의 상기 수용부는, 격자상으로 배열되어 있는 것이 바람직하고, 정방 격자상으로 배열되어 있는 것이 보다 바람직하다.[2] In the aligning method of the embodiment of [1] above, it is preferable that the plurality of accommodating portions are arranged in a lattice form, and more preferably arranged in a tetragonal lattice form.

〔실시예〕[Examples]

이하, 실시예를 들어 본 발명을 더욱 상세하게 설명한다. 본 발명은 이들 실시예에 전혀 한정되지 않는다.Hereinafter, the present invention will be described in more detail by way of examples. The present invention is not limited to these examples at all.

실시예 1 에서는, 상기 제 1 실시형태에 관련된 정렬 지그를 사용한 정렬 방법을 실시하였다. 즉, 제 1 실시형태에 있어서 도 2a 에서 나타낸 형상의 수용부를 복수 갖는 구리제의 정렬 지그를 사용하였다. 이 정렬 지그의 일방의 면측에, 두께 3 ㎜ 의 구리판을 장착하여 일방의 개구를 막고, 타방의 개구측으로부터 반도체 칩을 구리판 상에 둔 후, 반도체 칩을 수용부의 벽부에 맞닿게 하였다 (도 2c 참조).In the first embodiment, the alignment method using the alignment jig according to the first embodiment is performed. That is, in the first embodiment, an aligning jig made of copper having a plurality of accommodating portions of the shape shown in Fig. 2A was used. A copper plate having a thickness of 3 mm was attached to one surface side of the alignment jig to cover one opening and the semiconductor chip was placed on the copper plate from the other opening side and then the semiconductor chip was brought into contact with the wall portion of the accommodation portion Reference).

참고예 1 로서, 상기 실시형태 중, 도 3a 에서 설명한 참고예에 관련된 정렬 지그를 사용한 정렬 방법을 실시하였다. 참고예 1 에서는 정렬 지그를 바꾼 것 이외에는 실시예 1 과 동일한 조작을 실시하였다. 본 실시예 (실시예 1 및 참고예 1) 에서 사용한 정렬 지그 수용부의 내치수 (대향하는 측벽간의 거리) 및 정렬 지그의 격자 프레임 폭, 그리고 본 실시예에서 사용한 반도체 칩의 치수는 이하와 같다. 또한, 실시예 1 에서 사용한 정렬 지그의 오목부의 형상은, 직경이 약 0.4 ㎜ 인 반원형으로 하였다.As a reference example 1, an alignment method using the alignment jig according to the reference example described in Fig. 3A was performed in the above embodiments. In Reference Example 1, the same operation as in Example 1 was performed except that the alignment jig was changed. The dimensions (the distance between opposing side walls) of the alignment jig containing portion used in this embodiment (Example 1 and Reference Example 1), the lattice frame width of the alignment jig, and the dimensions of the semiconductor chip used in this embodiment are as follows. The shape of the concave portion of the alignment jig used in Example 1 was a semicircular shape having a diameter of about 0.4 mm.

실시예 1 및 참고예 1 의 각 정렬 방법을 실시 후, 반도체 칩이 어느 정도, 등간격으로 정렬되어 있는가를 비교하였다.After the aligning methods of Example 1 and Reference Example 1 were carried out, the degree to which the semiconductor chips were aligned at regular intervals was compared.

·정렬 지그 수용부의 내치수 : 4.6 ㎜ × 4.6 ㎜· Inside dimensions of the alignment jig receiving part: 4.6 mm × 4.6 mm

·정렬 지그의 격자 프레임 폭 : 0.4 ㎜· Grid frame width of alignment jig: 0.4 mm

·반도체 칩의 치수 : 3 ㎜ × 3 ㎜, 두께 350 ㎛Dimensions of semiconductor chip: 3 mm x 3 mm, thickness 350 m

또한, 본 실시예에서는, 수용부의 형상은, 상기 실시형태 1 및 참고예에서 설명한 수용부와 동일한 형상을 갖지만, 상기 실시형태나 참고예에서 도시한 것보다 더욱 다수의 수용부를 갖는 지그를 사용하였다. 정렬 지그에 있어서 세로 4 지점 × 가로 4 지점의 합계 16 지점의 수용부를 갖는 수용 에어리어를 3 개 규정하고, 3 개의 수용 에어리어의 수용부 (합계 48 지점) 에, 반도체 칩을 수용시켜, 정렬 방법을 실시하였다.In the present embodiment, the shape of the accommodating portion is the same as that of the accommodating portion described in Embodiment 1 and Reference Example, but a jig having more accommodating portions than those shown in the above embodiment and reference example is used . Three accommodating areas having a total of 16 accommodating portions in total of 4 points in the longitudinal direction and 4 points in the transverse direction in the alignment jig are defined and the semiconductor chips are accommodated in the accommodating portions of three accommodating areas (total 48 positions) Respectively.

정렬 방법을 실시 후, XY 스테이지를 갖는 측정기를 사용하여 각 반도체 칩의 중심 좌표를 공통의 좌표계로 수치화하였다. 측정기는, 주식회사 미츠토요 제조의 CNC 화상 측정기 (제품명 : QV ACCEL HYBRID TYPE1) 를 사용하였다.After the alignment method was performed, the center coordinates of each semiconductor chip were numerically expressed in a common coordinate system using a measuring instrument having an XY stage. The measuring instrument was a CNC image measuring machine (product name: QV ACCEL HYBRID TYPE1) manufactured by Mitsutoyo Co., Ltd.

3 개의 수용 에어리어 중, 1 개의 수용 에어리어 (제 1 에어리어) 를 선정하고, 제 1 에어리어를 기준으로 하여, 그 밖의 2 개의 에어리어를 제 2 에어리어 및 제 3 에어리어로 하였다.Of the three reception areas, one reception area (first area) was selected, and the other two areas were defined as the second area and the third area based on the first area.

기준으로 한 제 1 에어리어의 X 축 방향 및 Y 축 방향과, 제 2 에어리어의 X 축 방향 및 Y 축 방향의 어긋남량이 최소가 되도록 수용 에어리어의 각도 (기울기) 를 바꾸지 않고 데이터 상에서 중첩하였다. 제 1 에어리어 및 제 3 에어리어에 대해서도, 상기 서술과 동일하게 데이터 상에서 중첩하였다.(Inclination) of the receiving area was minimized so as to minimize the shift amount between the X-axis direction and the Y-axis direction of the first area and the X-axis direction and the Y-axis direction of the second area. The first area and the third area were also superposed on the data in the same manner as described above.

중첩 후, 제 1 에어리어의 16 지점의 수용부와, 제 2 에어리어 또는 제 3 에어리어의 16 지점의 수용부에서 각 에어리어끼리에서 각각 대응하는 수용부에 수용된 반도체 칩의 좌표를 비교하였다. 여기서는, 제 1 에어리어의 반도체 칩의 좌표를 기준으로 하여, 당해 기준 좌표로부터 제 2 에어리어의 반도체 칩의 좌표가 어느 정도 어긋나 있는가를 계산하였다. 동일하게, 제 1 에어리어를 기준으로 하여, 제 3 에어리어의 반도체 칩의 좌표가 어느 정도 어긋나 있는가를 계산하였다.After the overlapping, the coordinates of the semiconductor chips accommodated in the corresponding receiving portions in the respective areas in the receiving portion at the 16th position in the first area and the receiving portion in the 16th position in the second area or the third area were compared. Here, the coordinates of the semiconductor chip of the first area are used as a reference, and the degree of offset of the coordinates of the semiconductor chip of the second area from the reference coordinates is calculated. Similarly, with respect to the first area, how the coordinates of the semiconductor chip of the third area deviates is calculated.

표 1 에, 실시예 1 및 참고예 1 의 정렬 방법을 실시 후에 계산한, X 축 방향, Y 축 방향, 및 기울기의 편차량의 계산 결과를 나타낸다.Table 1 shows calculation results of the X-axis direction, the Y-axis direction, and the slope deviation calculated after the alignment method of Example 1 and Reference Example 1 was carried out.

또한, 기울기란, 제 1 에어리어의 반도체 칩의 대각선을 연결한 선을 기준으로 하여, 제 2 에어리어 또는 제 3 에어리어의 반도체 칩의 대각선을 연결한 선을 비교하여, 그 기울기 정도를 나타낸다.The inclination refers to a degree of inclination of a line connecting the diagonal lines of the semiconductor chips of the second area or the third area with reference to a line connecting the diagonal lines of the semiconductor chips of the first area.

Figure pct00001
Figure pct00001

표 1 에 나타내는 바와 같이, 실시예 1 에 관련된 정렬 지그를 사용한 정렬 방법에 의하면, 참고예 1 과 비교하여, 반도체 칩끼리의 X 축 방향, Y 축 방향, 및 기울기에 관한 위치의 어긋남량이 적은 것을 알 수 있었다. 즉, 실시예 1 에 관련된 정렬 지그를 사용한 정렬 방법에 의하면, 복수의 반도체 칩을 보다 균등한 간격으로 정렬시킬 수 있었다.As shown in Table 1, according to the alignment method using the alignment jig according to the first embodiment, as compared with the first reference example, it is possible to obtain a semiconductor device in which the displacement amount of the positions of the semiconductor chips in the X-, Y- Could know. That is, according to the alignment method using the alignment jig according to the first embodiment, the plurality of semiconductor chips can be aligned at even intervals.

제 1 실시형태 이외의 실시형태나 실시형태의 변형 등에 있어서 설명한 정렬 지그 및 정렬 방법에 의해서도, 제 1 실시형태와 동일하게, 참고예 1 과 비교하여 복수의 반도체 칩을 보다 균등한 간격으로 정렬시킬 수 있다.The alignment jig and the aligning method described in the embodiments and the modifications of the embodiment other than the first embodiment can also arrange a plurality of semiconductor chips at a more uniform interval in comparison with the reference example 1 .

100…정렬 지그
101…수용부
102…벽부
102a …제 1 측벽
102b…제 2 측벽
103…수용 각부
103a…제 1 수용 각부
104…오목부
CP…반도체 칩 (편상체)
cp1…제 1 측면
cp2…제 2 측면
cp3…칩 각부100 ... Alignment jig
101 ... Receiving portion
102 ... Wall portion
102a ... The first side wall
102b ... The second side wall
103 ... Acceptance part
103a ... [0030]
104 ... Concave portion
CP ... Semiconductor chip (flat body)
cp1 ... First aspect
cp2 ... Second aspect
cp3 ... Chip part

Claims (6)

편상체를 수용 가능한 수용부를 복수 구비하는 정렬 지그로서,
상기 수용부의 수용 각부는, 복수의 상기 수용부에 상기 편상체를 각각 수용시켜 상기 수용부의 벽부에 상기 편상체를 맞닿게 했을 때, 상기 편상체의 편상체 각부가 상기 수용 각부에 접촉하지 않게 형성되어 있는 것을 특징으로 하는 정렬 지그.An alignment jig having a plurality of accommodating portions capable of accommodating a knitted fabric,
The receiving corner portions of the receiving portion are formed such that when the individual pieces are received in a plurality of the receiving portions and the pieces are brought into contact with the wall portions of the receiving portions, the individual portions of the individual pieces of the individual pieces do not contact the receiving corner portions And an alignment jig. 제 1 항에 있어서,
복수의 상기 수용부는, 격자상으로 배열되어 있는 것을 특징으로 하는 정렬 지그.The method according to claim 1,
Wherein the plurality of accommodating portions are arranged in a lattice pattern. 제 1 항 또는 제 2 항에 있어서,
상기 편상체는,
제 1 측면과,
상기 제 1 측면과 이웃하는 제 2 측면을 갖고,
상기 편상체 각부는, 상기 제 1 측면의 단부 및 상기 제 2 측면의 단부에 위치하고,
상기 수용부의 상기 벽부는,
제 1 측벽과,
상기 제 1 측벽과 이웃하는 제 2 측벽을 갖고,
상기 수용 각부는, 상기 제 1 측벽의 단부 및 상기 제 2 측벽의 단부에 위치하고,
상기 수용 각부는, 상기 제 1 측벽의 면, 및 상기 제 2 측벽의 면보다 안쪽으로 패인 오목부를 갖고,
상기 편상체의 상기 제 1 측면과 상기 수용부의 상기 제 1 측벽을 맞닿게 하고, 또한 상기 편상체의 상기 제 2 측면과 상기 수용부의 상기 제 2 측벽을 맞닿게했을 때, 상기 편상체의 상기 편상체 각부는, 상기 수용 각부의 상기 오목부에 수용되는 것을 특징으로 하는 정렬 지그.3. The method according to claim 1 or 2,
[0030]
In a first aspect,
And a second side adjacent to the first side,
Wherein the flat body portion is located at an end portion of the first side surface and an end portion of the second side surface,
Wherein the wall portion of the accommodating portion includes:
A first side wall,
And a second sidewall adjacent to the first sidewall,
Wherein the receiving corner portion is located at an end of the first sidewall and an end of the second sidewall,
The receiving corner portion has a recessed portion recessed inwardly from a surface of the first sidewall and a surface of the second sidewall,
When the first side surface of the piece and the first sidewall of the receiving portion are brought into contact with each other and the second side surface of the piece and the second sidewall of the receiving portion are brought into contact with each other, And the upper body part is housed in the recess of the receiving corner part. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
복수의 상기 수용부는, 정방 격자상으로 배열되어 있는 것을 특징으로 하는 정렬 지그.4. The method according to any one of claims 1 to 3,
Wherein the plurality of accommodating portions are arranged in a square lattice. 제 1 항 내지 제 4 항 중 어느 한 항에 기재된 정렬 지그를 사용하여, 복수의 상기 편상체를 정렬시키는 것을 특징으로 하는 정렬 방법.7. An alignment method for aligning a plurality of said pieces by using the alignment jig according to any one of claims 1 to 4. 제 5 항에 기재된 정렬 방법에 의해 정렬시킨 복수의 상기 편상체를, 점착면을 갖는 경질 지지체의 상기 점착면에 전착시키는 것을 특징으로 하는 전착 방법.The electrodeposition method according to claim 5, wherein the plurality of the sheared bodies aligned by the alignment method according to claim 5 is electrodeposited on the adhesive surface of the hard support having the adhesive surface.
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