KR102413733B1 - Alignment Jigs, Alignment Methods and Electrodeposition Methods - Google Patents

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KR102413733B1
KR102413733B1 KR1020187035156A KR20187035156A KR102413733B1 KR 102413733 B1 KR102413733 B1 KR 102413733B1 KR 1020187035156 A KR1020187035156 A KR 1020187035156A KR 20187035156 A KR20187035156 A KR 20187035156A KR 102413733 B1 KR102413733 B1 KR 102413733B1
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Abstract

편상체 (CP) 를 수용 가능한 수용부 (101) 를 복수 구비하는 정렬 지그 (100) 로서, 수용부 (101) 의 수용 각부 (103) 는, 복수의 수용부 (101) 에 편상체 (CP) 를 각각 수용시켜 수용부 (101) 의 벽부 (102) 에 편상체 (CP) 를 맞닿게 했을 때, 편상체 (CP) 의 편상체 각부가 수용 각부 (103) 에 접촉하지 않게 형성되어 있는 것을 특징으로 하는 정렬 지그 (100).An alignment jig 100 provided with a plurality of accommodating portions 101 capable of accommodating the accommodating portion CP, wherein the accommodation leg 103 of the accommodating portion 101 is disposed in the plurality of accommodating portions 101 , the accommodating portion 101 . When each of the pieces is accommodated and the piece CP is brought into contact with the wall portion 102 of the accommodating portion 101, each piece of the piece of the piece CP is formed so as not to contact the accommodation leg 103 Alignment jig with (100).

Description

정렬 지그, 정렬 방법 및 전착 방법Alignment Jigs, Alignment Methods and Electrodeposition Methods

본 발명은 정렬 지그, 정렬 방법 및 전착 방법에 관한 것이다.The present invention relates to an alignment jig, an alignment method and an electrodeposition method.

종래, 반도체 제조 공정에 있어서, 반도체 웨이퍼 (이하, 간단히 웨이퍼라고 하는 경우가 있다) 를 소정의 형상, 및 소정의 사이즈로 절단하여 복수의 반도체 칩 (이하, 간단히 칩이라고 하는 경우가 있다) 으로 개편화 (個片化) 하고, 개편화한 각 칩의 상호 간격을 넓히고 나서 리드 프레임이나 기판 등의 피탑재물 상에 탑재하는 것이 실시되고 있다.Conventionally, in a semiconductor manufacturing process, a semiconductor wafer (hereinafter, simply referred to as a wafer) is cut into a predetermined shape and a predetermined size, and is divided into a plurality of semiconductor chips (hereinafter, simply referred to as a chip). It is made, and after widening the mutual space|interval of each chip|tip divided into pieces, mounting on to-be-mounted objects, such as a lead frame and a board|substrate, is implemented.

또, 최근, 전자 기기의 소형화, 경량화, 및 고기능화가 진행되고 있다. 전자 기기에 탑재되는 반도체 장치에도, 소형화, 박형화, 및 고밀도화가 요구되고 있다. 반도체 칩은, 반도체 칩의 사이즈에 가까운 패키지에 실장되는 경우가 있다. 이와 같은 패키지는, 칩 스케일 패키지 (Chip Scale Package ; CSP) 라고 칭해지는 경우도 있다. CSP 를 제조하는 프로세스의 하나로서, 웨이퍼 레벨 패키지 (Wafer Level Package ; WLP) 를 들 수 있다. WLP 에 있어서는, 다이싱에 의해 패키지를 개편화하기 전에, 칩 회로 형성면에 외부 전극 등을 형성하고, 최종적으로는 칩을 포함하는 패키지 웨이퍼를 다이싱하여, 개편화한다. WLP 로는, 팬 인 (Fan-In) 형과 팬 아웃 (Fan-Out) 형을 들 수 있다. 팬 아웃형의 WLP (이하, FO-WLP 로 약기하는 경우가 있다) 에 있어서는, 반도체 칩을, 칩 사이즈보다 큰 영역이 되도록 봉지 (封止) 부재로 덮어 반도체 칩 봉지체를 형성하고, 재배선층, 및 외부 전극을, 반도체 칩의 회로면뿐만 아니라 봉지 부재의 표면 영역에 있어서도 형성한다.Moreover, size reduction, weight reduction, and high functionalization of an electronic device are progressing in recent years. The size reduction, thickness reduction, and density increase are calculated|required also for the semiconductor device mounted in an electronic device. A semiconductor chip may be mounted in the package close|similar to the size of a semiconductor chip. Such a package may be called a Chip Scale Package (CSP). As one of the processes of manufacturing CSP, a wafer level package (Wafer Level Package; WLP) is mentioned. In WLP, before the package is divided into pieces by dicing, an external electrode etc. are formed in the chip circuit formation surface, and the package wafer containing a chip|tip is finally diced and divided into pieces. WLP includes a fan-in type and a fan-out type. In the fan-out type WLP (hereinafter, it may be abbreviated as FO-WLP), the semiconductor chip is covered with a sealing member so as to have a larger area than the chip size to form a semiconductor chip sealing body, and a redistribution layer , and external electrodes are formed not only on the circuit surface of the semiconductor chip but also on the surface region of the sealing member.

예를 들어, 특허문헌 1 에는, 반도체 웨이퍼로부터 개편화된 복수의 반도체 칩을, 그 회로 형성면을 남기고, 몰드 부재를 사용하여 주위를 둘러싸서 확장 웨이퍼를 형성하는 공정, 및 반도체 칩 외의 영역에 재배선 패턴을 연장시켜 형성하는 공정을 포함하는 반도체 패키지의 제조 방법이 기재되어 있다. 특허문헌 1 에 기재된 제조 방법에 있어서, 개편화된 복수의 반도체 칩을 몰드 부재로 둘러싸기 전에, 익스팬드용의 웨이퍼 마운트 테이프에 새로 붙이고, 웨이퍼 마운트 테이프를 전연 (展延) 하여 복수의 반도체 칩 사이의 거리를 확대시키고 있다.For example, in Patent Document 1, a plurality of semiconductor chips separated into pieces from a semiconductor wafer, leaving the circuit formation surface, and surrounding the periphery using a mold member to form an expanded wafer, and a region other than the semiconductor chip A method of manufacturing a semiconductor package including a step of forming a redistribution pattern by extending is disclosed. In the manufacturing method described in Patent Document 1, before enclosing a plurality of individualized semiconductor chips with a mold member, they are newly attached to a wafer mount tape for expand, and the wafer mount tape is stretched to spread the plurality of semiconductor chips. increasing the distance between them.

칩 (편상체 (片狀體)) 의 상호 간격을 넓히는 이간 방법으로는, 필름 (접착 시트) 을 개재하여 프레임과 일체화된 웨이퍼 (판상 부재) 를 지지하는 프레임 지지 수단 (지지 수단) 과, 필름면 지지 기구 (이간 테이블) 를 상대 이동시키는 것이 알려져 있다 (예를 들어, 특허문헌 2 참조). 이와 같은 칩의 상호 간격을 넓히는 방법에서는, 예를 들어 +X 축 방향, -X 축 방향, +Y 축 방향, 및 -Y 축 방향의 4 방향의 장력을 접착 시트에 부여하고, 예를 들어, 최외주에 위치하는 칩이 소정의 위치에 이른 것을 검지 수단이 검지함으로써 간격을 넓히는 동작이 완료한다.As a separation method for widening the mutual spacing between chips (flaky bodies), a frame supporting means (supporting means) for supporting a wafer (plate-like member) integrated with the frame via a film (adhesive sheet), and a film; It is known to relatively move a surface support mechanism (separation table) (for example, refer patent document 2). In such a method of increasing the mutual spacing of the chips, for example, a tension in four directions of the +X axis direction, the -X axis direction, the +Y axis direction, and the -Y axis direction is applied to the adhesive sheet, for example, When the detection means detects that the chip located on the outermost periphery has reached the predetermined position, the operation of widening the gap is completed.

국제 공개 제2010/058646호International Publication No. 2010/058646 일본 공개특허공보 2012-204747호Japanese Laid-Open Patent Publication No. 2012-204747

특허문헌 2 에 기재된 바와 같은 종래의 방법에서는, 접착 시트에는 상기 4 방향에 더하여, 그들의 합성 방향, 즉, +X 축 방향과 +Y 축 방향의 합성 방향, +X 축 방향과 -Y 축 방향의 합성 방향, -X 축 방향과 +Y 축 방향의 합성 방향, 그리고 -X 축 방향과 -Y 축 방향의 합성 방향으로도 장력이 부여된다. 그 결과, 내측의 칩의 간격과 외측의 칩의 간격에 차이가 생긴다.In the conventional method as described in Patent Document 2, in addition to the above four directions, the adhesive sheet has a synthesis direction, that is, a synthesis direction of the +X axis direction and the +Y axis direction, and the +X axis direction and the -Y axis direction. Tension is also applied in the synthesis direction, the synthesis direction of the -X axis direction and the +Y axis direction, and the synthesis direction of the -X axis direction and the -Y axis direction. As a result, a difference occurs between the gap between the inner chips and the gap between the outer chips.

그러나, 이와 같은 간격의 차이는 매우 미소하기 때문에, 각 칩은, 균등하게 간격이 넓혀진 것으로 되고, 계산으로 도출되는 위치 (이하, 이론상의 위치라고 하는 경우가 있다) 를 기준으로 하여 반송 장치, 및 픽업 장치 등의 반송 수단에 의해 반송되어, 피탑재물 상에 탑재되어 제조물이 형성된다. 그 결과, 당해 제조물에 있어서의 칩과 피탑재물의 상대 위치 관계가 미묘하게 어긋나 버리는 경우가 생겨, 와이어 본딩의 접속 위치가 어긋나거나, 칩과 피탑재물의 단자끼리의 위치가 어긋나거나 하여, 그들의 도통이 취해지지 않게 되어, 당해 제조물의 수율을 저하시켜 버린다는 문제를 발생시킨다.However, since such a difference in spacing is very small, each chip becomes equally spaced, and based on a position derived by calculation (hereinafter sometimes referred to as a theoretical position) as a reference, a conveying device; and It is conveyed by conveyance means, such as a pick-up apparatus, and it is mounted on a to-be-mounted object, and a manufactured product is formed. As a result, the relative positional relationship between the chip and the mounted object in the product may be slightly shifted, and the wire bonding connection position shifts, or the position between the terminals of the chip and the mounted object shifts, such that their conduction It is not taken, and the problem that the yield of the said product will be reduced arises.

또한, 이와 같은 과제는, 반도체 장치의 제조에 관련될 뿐만 아니라, 예를 들어, 치밀한 기계 부품, 및 미세한 장식품 등에 있어서도 발생할 수 있다.In addition, such a problem may arise not only in the manufacture of a semiconductor device, but also in a precise|minute mechanical part, a fine ornament, etc., for example.

특허문헌 1 에 기재된 제조 방법과 같이, 복수의 반도체 칩 사이의 거리를 확대시킬 때, 반도체 웨이퍼를 개편화한 후에, 익스팬드 공정을 1 회 실시하는 것만으로는, 복수의 반도체 칩 사이의 거리를 충분히 넓힐 수 없을 우려가 있다. 한편, 1 회의 익스팬드 공정에 있어서 복수의 반도체 칩을 지지하는 시트를 무리하게 길게 늘리고자 하면, 시트가 파단되거나, 찢어지거나 할 우려가 있다. 그 결과, 시트 상의 반도체 칩끼리의 간격이 흐트러지거나, 반도체 칩이 시트로부터 이탈하거나 하여, 반도체 칩의 취급성이 저하될 우려가 있다.Like the manufacturing method described in Patent Document 1, when expanding the distance between a plurality of semiconductor chips, the distance between the plurality of semiconductor chips can be increased only by performing the expand step once after dividing the semiconductor wafer into pieces. There is a fear that it cannot be expanded sufficiently. On the other hand, if the sheet for supporting a plurality of semiconductor chips is forcibly lengthened in one expand step, the sheet may be broken or torn. As a result, there exists a possibility that the space|interval of the semiconductor chips on a sheet|seat is disturbed, or a semiconductor chip detach|departs from a sheet|seat, and there exists a possibility that the handleability of a semiconductor chip may fall.

또한, 픽 앤드 플레이스 (pick and place) 방식에 의하면, 복수의 편상체를 균등한 간격으로 정렬시킬 수 있지만, 픽 앤드 플레이스 장치를 준비할 필요가 있다. 또한 픽 앤드 플레이스 방식에서는, 복수의 편상체를 모아서 정렬시킬 수 없다. 그 때문에, 보다 간이한 방법으로, 보다 신속하게 복수의 편상체를 정렬시킬 수 있는 방법이 요망되고 있다.In addition, according to the pick and place (pick and place) method, it is possible to align a plurality of flat body at equal intervals, it is necessary to prepare a pick and place device. In addition, in the pick-and-place method, it is not possible to collect and align a plurality of flat bodies. Therefore, by a simpler method, a method capable of aligning a plurality of flat bodies more quickly is desired.

그 밖의 정렬 방법으로는, 정렬 지그를 사용하여 복수의 반도체 칩을 정렬시키는 방법도 검토되고 있다. 예를 들어, 복수의 수용부를 구비하는 정렬 지그가 사용된다. 수용부는, 반도체 칩을 수용 가능하게 형성되어 있다. 이와 같은 정렬 지그를 사용하여 반도체 칩을 정렬시킬 때에는, 먼저, 수용부에 반도체 칩을 수용시킨다. 계속해서, 정렬 지그 및 반도체 칩 중 적어도 어느 것을 이동시켜, 반도체 칩과 수용부의 벽부를 맞닿게 함으로써, 반도체 칩의 위치나 기울기를 조정한다. 이와 같이 조정하고 있는 사이에, 반도체 칩의 각부와 수용부의 각부가 접촉하여, 편상체가 기울어져 버리는 경우가 있다.As another alignment method, a method of aligning a plurality of semiconductor chips using an alignment jig is also studied. For example, an alignment jig having a plurality of receptacles is used. The accommodating part is formed so that a semiconductor chip can be accommodated. When aligning a semiconductor chip using such an alignment jig, first, a semiconductor chip is accommodated in a accommodating part. Then, the position and inclination of a semiconductor chip are adjusted by moving at least any of an alignment jig and a semiconductor chip, and making a semiconductor chip and the wall part of a accommodating part contact|abut. While adjusting in this way, the leg part of a semiconductor chip and the leg part of an accommodation part may contact, and a flaky body may incline.

본 발명의 목적은, 간이하고 또한 신속하게, 복수의 편상체를 보다 균등한 간격으로 정렬시킬 수 있는 정렬 지그 및 정렬 방법을 제공하는 것이다. 본 발명의 다른 목적은, 당해 정렬 방법에 의해 정렬시킨 복수의 편상체를 지지체에 전착시킬 수 있는 전착 방법을 제공하는 것이다.It is an object of the present invention to provide an alignment jig and an alignment method capable of aligning a plurality of flat bodies at more even intervals, simply and quickly. Another object of the present invention is to provide an electrodeposition method capable of electrodepositing a plurality of flakes aligned by the alignment method on a support.

본 발명의 일 양태에 관련된 정렬 지그는, 편상체를 수용 가능한 수용부를 복수 구비하는 정렬 지그로서, 상기 수용부의 수용 각부는, 복수의 상기 수용부에 상기 편상체를 각각 수용시켜 상기 수용부의 벽부에 상기 편상체를 맞닿게 했을 때, 상기 편상체의 편상체 각부가 상기 수용 각부에 접촉하지 않게 형성되어 있는 것을 특징으로 한다.The alignment jig according to an aspect of the present invention is an alignment jig having a plurality of accommodation portions capable of accommodating the flattened body, and each receiving portion of the accommodation portion accommodates the flattened body in a plurality of the accommodation portions, respectively, to the wall portion of the accommodation portion. When the said piece of body is brought into contact, it is characterized in that the piece of piece of the said piece is formed so as not to contact the said accommodation leg.

본 발명의 일 양태에 관련된 정렬 지그에 있어서, 복수의 상기 수용부는, 격자상으로 배열되어 있는 것이 바람직하다.In the alignment jig according to one aspect of the present invention, it is preferable that the plurality of accommodating portions are arranged in a grid shape.

본 발명의 일 양태에 관련된 정렬 지그에 있어서, 상기 편상체는, 제 1 측면과, 상기 제 1 측면과 이웃하는 제 2 측면을 갖고, 상기 편상체 각부는, 상기 제 1 측면의 단부 및 상기 제 2 측면의 단부에 위치하고, 상기 수용부의 상기 벽부는, 제 1 측벽과, 상기 제 1 측벽과 이웃하는 제 2 측벽을 갖고, 상기 수용 각부는, 상기 제 1 측벽의 단부 및 상기 제 2 측벽의 단부에 위치하고, 상기 수용 각부는, 상기 제 1 측벽의 면, 및 상기 제 2 측벽의 면보다 안쪽으로 패인 오목부를 갖고, 상기 편상체의 상기 제 1 측면과 상기 수용부의 상기 제 1 측벽을 맞닿게 하고, 또한 상기 편상체의 상기 제 2 측면과 상기 수용부의 상기 제 2 측벽을 맞닿게 했을 때, 상기 편상체의 상기 편상체 각부는, 상기 수용 각부의 상기 오목부에 수용되는 것이 바람직하다.In the alignment jig according to an aspect of the present invention, the flat body has a first side surface and a second side adjacent to the first side surface, and each portion of the piece piece is, the end of the first side and the first side Located at the ends of the second side surfaces, the wall portion of the accommodating portion has a first sidewall and a second sidewall adjacent to the first sidewall, and the receiving leg portion includes an end of the first sidewall and an end of the second sidewall. Located in, the receiving leg portion has a concave recessed inward than the surface of the first sidewall, and the surface of the second sidewall, and abuts the first sidewall of the first side and the receiving portion of the flat body, In addition, when the second sidewall of the accommodating part is brought into contact with the second side surface of the accommodating part, the angular part of the flaky body is preferably accommodated in the concave part of the accommodating leg part.

본 발명의 일 양태에 관련된 정렬 지그에 있어서, 복수의 상기 수용부는, 정방 격자상으로 배열되어 있는 것이 바람직하다.In the alignment jig according to one aspect of the present invention, it is preferable that the plurality of accommodating portions are arranged in a square grid shape.

본 발명의 일 양태에 관련된 정렬 방법은, 전술한 본 발명의 일 양태에 관련된 정렬 지그를 사용하여, 복수의 상기 편상체를 정렬시키는 것을 특징으로 한다.Alignment method related to an aspect of the present invention, using the alignment jig related to an aspect of the present invention described above, characterized in that the alignment of the plurality of the flat body.

본 발명의 일 양태에 관련된 전착 방법은, 전술한 본 발명의 일 양태에 관련된 정렬 방법에 의해 정렬시킨 복수의 상기 편상체를, 점착면을 갖는 경질 지지체의 상기 점착면에 전착시키는 것을 특징으로 한다.The electrodeposition method according to an aspect of the present invention is characterized in that a plurality of the flakes aligned by the alignment method according to an aspect of the present invention described above are electrodeposited on the adhesive surface of a rigid support having an adhesive surface. .

본 발명의 일 양태에 의하면, 간이하고 또한 신속하게, 복수의 편상체를 보다 균등한 간격으로 정렬시킬 수 있는 정렬 지그 및 정렬 방법을 제공할 수 있다.According to one aspect of the present invention, it is possible to provide an alignment jig and an alignment method capable of aligning a plurality of flat bodies at more even intervals, simply and quickly.

본 발명의 일 양태에 관련된 정렬 지그에 의하면, 편상체를 수용부의 벽부에 복수회 맞닿게 하여 정렬시킬 때, 편상체의 각부 (편상체 각부) 가, 수용부의 각부 (수용 각부) 에 접촉하지 않는다. 즉, 이 정렬 지그에 의하면, 편상체를 벽부에 맞닿게 할 때, 편상체가 기울어지는 것을 방지할 수 있다. 또한 이 정렬 지그에 의하면, 픽 앤드 플레이스 장치보다 간이한 구성으로, 복수의 편상체를 모아서 신속하게 정렬시킬 수 있다.According to the alignment jig according to an aspect of the present invention, when aligning the fragments by bringing them into contact with the wall part of the accommodating part multiple times, the leg parts (flat body leg parts) of the accommodating part do not contact the leg parts (accommodating leg parts) . That is, according to this alignment jig, when the piece is brought into contact with the wall part, it can be prevented that the piece is inclined. Moreover, according to this alignment jig, it is a structure simpler than a pick-and-place apparatus, and can collect and align a plurality of flat objects quickly.

본 발명의 일 양태에 관련된 전착 방법에 의하면, 전술한 본 발명의 일 양태에 관련된 정렬 방법에 의해 정렬시킨 복수의 편상체를 지지체에 전착시킬 수 있다.According to the electrodeposition method according to an aspect of the present invention, a plurality of flakes aligned by the alignment method according to an aspect of the present invention described above can be electrodeposited on the support.

도 1 은, 본 발명의 제 1 실시형태에 관련된 정렬 지그의 평면도이다.
도 2a 는, 제 1 실시형태에 관련된 정렬 지그를 사용한 정렬 방법을 설명하는 평면도이다.
도 2b 는, 제 1 실시형태에 관련된 정렬 지그를 사용한 정렬 방법을 설명하는 평면도이다.
도 2c 는, 제 1 실시형태에 관련된 정렬 지그를 사용한 정렬 방법을 설명하는 평면도이다.
도 3a 는, 참고예에 관련된 정렬 지그를 사용한 정렬 방법을 설명하는 평면도이다.
도 3b 는, 참고예에 관련된 정렬 지그를 사용한 정렬 방법을 설명하는 평면도이다.
도 3c 는, 참고예에 관련된 정렬 지그를 사용한 정렬 방법을 설명하는 평면도이다.
도 4a 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하는 단면도이다.
도 4b 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하는 단면도이다.
도 4c 는, 제 1 실시형태에 관련된 반도체 장치의 제조 방법을 설명하는 단면도이다.
도 5a 는, 도 4a, 도 4b, 및 도 4c 에 계속해서, 제 1 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 5b 는, 도 4a, 도 4b, 및 도 4c 에 계속해서, 제 1 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 6a 는, 도 5a, 및 도 5b 에 계속해서, 제 1 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 6b 는, 도 5a, 및 도 5b 에 계속해서, 제 1 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 7a 는, 도 6a, 및 도 6b 에 계속해서, 제 1 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 7b 는, 도 6a, 및 도 6b 에 계속해서, 제 1 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 8a 는, 도 7a, 및 도 7b 에 계속해서, 제 1 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 8b 는, 도 7a, 및 도 7b 에 계속해서, 제 1 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 8c 는, 도 7a, 및 도 7b 에 계속해서, 제 1 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 9a 는, 도 8a, 도 8b, 및 도 8c 에 계속해서, 제 1 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 9b 는, 도 8a, 도 8b, 및 도 8c 에 계속해서, 제 1 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 9c 는, 도 8a, 도 8b, 및 도 8c 에 계속해서, 제 1 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 10a 는, 제 2 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 10b 는, 제 2 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 10c 는, 제 2 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 10d 는, 제 2 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 11a 는, 도 10a, 도 10b, 도 10c, 및 도 10d 에 계속해서, 제 2 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 11b 는, 도 10a, 도 10b, 도 10c, 및 도 10d 에 계속해서, 제 2 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 11c 는, 도 10a, 도 10b, 도 10c, 및 도 10d 에 계속해서, 제 2 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 12a 는, 도 11a, 도 11b, 및 도 11c 에 계속해서, 제 2 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 12b 는, 도 11a, 도 11b, 및 도 11c 에 계속해서, 제 2 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 13a 는, 제 3 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 13b 는, 제 3 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 14a 는, 제 4 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 14b 는, 제 4 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 14c 는, 제 4 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 15a 는, 제 5 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 15b 는, 제 5 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 16a 는, 제 6 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 16b 는, 제 6 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 16c 는, 제 6 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 17a 는, 도 16a, 도 16b, 및 도 16c 에 계속해서, 제 6 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 17b 는, 도 16a, 도 16b, 및 도 16c 에 계속해서, 제 6 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 18a 는, 도 17a, 및 도 17b 에 계속해서, 제 6 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 18b 는, 도 17a, 및 도 17b 에 계속해서, 제 6 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 18c 는, 도 17a, 및 도 17b 에 계속해서, 제 6 실시형태에 관련된 제조 방법을 설명하는 단면도이다.
도 19a 는, 제 7 실시형태에 관련된 전착 방법을 설명하는 단면도이다.
도 19b 는, 제 7 실시형태에 관련된 전착 방법을 설명하는 단면도이다.BRIEF DESCRIPTION OF THE DRAWINGS It is a top view of the alignment jig which concerns on 1st Embodiment of this invention.
It is a top view explaining the alignment method using the alignment jig which concerns on 1st Embodiment.
It is a top view explaining the alignment method using the alignment jig which concerns on 1st Embodiment.
It is a top view explaining the alignment method using the alignment jig which concerns on 1st Embodiment.
It is a top view explaining the alignment method using the alignment jig which concerns on a reference example.
It is a top view explaining the alignment method using the alignment jig which concerns on a reference example.
It is a top view explaining the alignment method using the alignment jig which concerns on a reference example.
4A is a cross-sectional view illustrating a method of manufacturing the semiconductor device according to the first embodiment.
4B is a cross-sectional view illustrating a method of manufacturing the semiconductor device according to the first embodiment.
4C is a cross-sectional view for explaining a method of manufacturing the semiconductor device according to the first embodiment.
Fig. 5A is a cross-sectional view for explaining the manufacturing method according to the first embodiment, continuing to Figs. 4A, 4B, and 4C.
Fig. 5B is a cross-sectional view for explaining the manufacturing method according to the first embodiment, continuing to Figs. 4A, 4B, and 4C.
6A is a cross-sectional view for explaining the manufacturing method according to the first embodiment, following FIGS. 5A and 5B .
Fig. 6B is a cross-sectional view for explaining the manufacturing method according to the first embodiment following Figs. 5A and 5B.
Fig. 7A is a cross-sectional view for explaining the manufacturing method according to the first embodiment, continuing to Figs. 6A and 6B.
Fig. 7B is a cross-sectional view for explaining the manufacturing method according to the first embodiment, continuing to Figs. 6A and 6B.
Fig. 8A is a cross-sectional view for explaining the manufacturing method according to the first embodiment, continuing to Figs. 7A and 7B.
Fig. 8B is a cross-sectional view for explaining the manufacturing method according to the first embodiment, continuing to Figs. 7A and 7B.
Fig. 8C is a cross-sectional view for explaining the manufacturing method according to the first embodiment, continuing to Figs. 7A and 7B.
Fig. 9A is a cross-sectional view for explaining the manufacturing method according to the first embodiment, continuing to Figs. 8A, 8B, and 8C.
Fig. 9B is a cross-sectional view for explaining the manufacturing method according to the first embodiment, continuing to Figs. 8A, 8B, and 8C.
Fig. 9C is a cross-sectional view for explaining the manufacturing method according to the first embodiment, continuing to Figs. 8A, 8B, and 8C.
It is sectional drawing explaining the manufacturing method which concerns on 2nd Embodiment.
It is sectional drawing explaining the manufacturing method which concerns on 2nd Embodiment.
10C is a cross-sectional view for explaining the manufacturing method according to the second embodiment.
10D is a cross-sectional view for explaining the manufacturing method according to the second embodiment.
11A is a cross-sectional view for explaining the manufacturing method according to the second embodiment, following FIGS. 10A, 10B, 10C, and 10D.
11B is a cross-sectional view for explaining the manufacturing method according to the second embodiment, following FIGS. 10A, 10B, 10C, and 10D.
11C is a cross-sectional view for explaining the manufacturing method according to the second embodiment, following FIGS. 10A, 10B, 10C, and 10D.
12A is a cross-sectional view for explaining the manufacturing method according to the second embodiment, following FIGS. 11A, 11B, and 11C.
12B is a cross-sectional view for explaining the manufacturing method according to the second embodiment following FIGS. 11A, 11B, and 11C.
It is sectional drawing explaining the manufacturing method which concerns on 3rd Embodiment.
It is sectional drawing explaining the manufacturing method which concerns on 3rd Embodiment.
It is sectional drawing explaining the manufacturing method which concerns on 4th Embodiment.
It is sectional drawing explaining the manufacturing method which concerns on 4th Embodiment.
14C is a cross-sectional view for explaining the manufacturing method according to the fourth embodiment.
It is sectional drawing explaining the manufacturing method which concerns on 5th Embodiment.
It is sectional drawing explaining the manufacturing method which concerns on 5th Embodiment.
It is sectional drawing explaining the manufacturing method which concerns on 6th Embodiment.
It is sectional drawing explaining the manufacturing method which concerns on 6th Embodiment.
16C is a cross-sectional view for explaining the manufacturing method according to the sixth embodiment.
Fig. 17A is a cross-sectional view for explaining the manufacturing method according to the sixth embodiment, continuing to Figs. 16A, 16B, and 16C.
Fig. 17B is a cross-sectional view for explaining the manufacturing method according to the sixth embodiment, continuing to Figs. 16A, 16B, and 16C.
Fig. 18A is a cross-sectional view for explaining the manufacturing method according to the sixth embodiment, continuing to Figs. 17A and 17B.
Fig. 18B is a cross-sectional view for explaining the manufacturing method according to the sixth embodiment, continuing to Figs. 17A and 17B.
Fig. 18C is a cross-sectional view for explaining the manufacturing method according to the sixth embodiment, continuing to Figs. 17A and 17B.
It is sectional drawing explaining the electrodeposition method which concerns on 7th Embodiment.
It is sectional drawing explaining the electrodeposition method which concerns on 7th Embodiment.

〔제 1 실시형태〕[First Embodiment]

본 실시형태에 있어서는, 정렬 지그를 반도체 장치의 제조 공정에서 사용하는 양태를 예로 들어 설명한다. 본 발명의 정렬 지그의 용도는, 반도체 장치의 제조 용도에 한정되지 않는다.In this embodiment, the aspect which uses an alignment jig in the manufacturing process of a semiconductor device is mentioned as an example, and is demonstrated. The use of the alignment jig of the present invention is not limited to the use for manufacturing semiconductor devices.

본 실시형태에 있어서는, 편상체로서 반도체 칩을 정렬시키는 양태를 예로 들어 설명한다. 본 발명의 정렬 지그에 의해 정렬시킬 수 있는 편상체는 반도체 칩에 한정되지 않는다.In this embodiment, the aspect which aligns a semiconductor chip as a flaky body is mentioned as an example and demonstrated. The flat body that can be aligned by the alignment jig of the present invention is not limited to the semiconductor chip.

·정렬 지그· Alignment jig

도 1 에는, 본 실시형태에 관련된 정렬 지그 (100) 의 평면도가 나타나 있다. 또한, 도 1 에는, 정렬 지그 (100) 의 일부를 확대하는 평면도도 나타나 있다.1 shows a plan view of an alignment jig 100 according to the present embodiment. Moreover, the plan view which enlarges a part of the alignment jig 100 is also shown in FIG.

정렬 지그 (100) 는, 프레임상의 본체부 (110) 와, 반도체 칩 (CP) 을 수용 가능한 수용부 (101) 를 구비한다. 정렬 지그 (100) 는, 복수의 수용부 (101) 를 구비하고 있다.The alignment jig 100 includes a frame-shaped body portion 110 and an accommodation portion 101 capable of accommodating the semiconductor chip CP. The alignment jig 100 includes a plurality of accommodating portions 101 .

본 실시형태의 정렬 지그 (100) 는, 평면에서 보았을 때 대략 정방형상으로 개구하는 수용부 (101) 가 격자상으로 배열되어 있는 프레임상의 부재이다. 복수의 수용부 (101) 는, 정방 격자상으로 배열되어 있는 것이 보다 바람직하다.The alignment jig 100 of this embodiment is a frame-like member in which the accommodating parts 101 opened in the substantially square shape in planar view are arranged in grid|lattice form. As for the some accommodating part 101, it is more preferable that it is arranged in a square lattice form.

본 실시형태의 본체부 (110) 의 외형은, 원형상으로 형성되어 있다. 본체부 (110) 는, 외측 프레임 (110A) 과, 외측 프레임 (110A) 의 내측에 형성된 내측 프레임 (110B) 을 갖는다. 외측 프레임 (110A) 은, 원형상의 프레임이다. 내측 프레임 (110B) 은, 원형상의 외측 프레임 (110A) 의 내측에 있어서 격자상으로 짜여진 프레임이다. 정렬 지그의 강성을 향상시켜, 정렬 지그를 취급하기 쉽게 하는 관점에서, 정렬 지그 (100) 를 평면에서 보았을 때, 복수의 수용부 (101) 를 각각 구획하는 격자상의 내측 프레임 (110B) 의 폭보다, 원형상의 외측 프레임 (110A) 의 폭쪽이 크게 형성되어 있는 것이 바람직하다. 후술하는 바와 같이, 정렬 지그의 본체부의 외형은, 원형상에 한정되지 않고, 원형상 이외의 형상이어도 된다.The external shape of the main body part 110 of this embodiment is formed in circular shape. The body portion 110 has an outer frame 110A and an inner frame 110B formed inside the outer frame 110A. The outer frame 110A is a circular frame. The inner frame 110B is a frame woven in a grid shape inside the circular outer frame 110A. From the viewpoint of improving the rigidity of the alignment jig and making it easier to handle the alignment jig, when the alignment jig 100 is viewed in a plan view, the width of the inner frame 110B on a grid that partitions the plurality of receiving portions 101, respectively , it is preferable that the width side of the circular outer frame 110A is formed larger. As will be described later, the outer shape of the main body portion of the alignment jig is not limited to a circular shape, and may have a shape other than a circular shape.

수용부 (101) 는, 각각, 벽부 (102) 및 수용 각부 (103) 를 갖는다. 본 실시형태에 있어서는, 수용부 (101) 는, 벽부 (102) 및 수용 각부 (103) 에 의해, 평면에서 보았을 때 대략 정방형상으로 형성되어 있다. 수용부 (101) 의 개구 사이즈는, 반도체 칩을 수용 가능한 사이즈로 형성되어 있으면 특별히 한정되지 않는다. 복수의 수용부 (101) 는, 서로 등간격으로 형성되어 있다.The accommodating part 101 has the wall part 102 and the accommodating leg part 103, respectively. In this embodiment, the accommodating part 101 is formed in the substantially square shape by the wall part 102 and the accommodating leg part 103 in planar view. The opening size of the accommodating part 101 will not be specifically limited, if it is formed in the size which can accommodate a semiconductor chip. The plurality of accommodating portions 101 are formed at equal intervals to each other.

본 실시형태의 수용부 (101) 는, 본체부 (110) 의 상면측과 하면측을 관통한다. 즉, 수용부 (101) 는, 상면측의 개구, 및 하면측의 개구를 갖는다. 그 때문에, 수용부 (101) 에 반도체 칩 (CP) 을 수용시킬 때에는, 정렬 지그 (100) 를 유지 부재의 유지면에 재치 (載置) 하거나, 본체부 (110) 의 상면측 및 하면측의 일방에 판상 부재 등을 장착하는 등을 하거나 하여, 수용부 (101) 의 일방의 개구를 막아 두는 것이 바람직하다. 수용부 (101) 의 일방의 개구를 막음으로써, 당해 개구를 막는 부재에 의해 반도체 칩 (CP) 이 지지된다.The accommodating part 101 of this embodiment penetrates the upper surface side and the lower surface side of the main body part 110. As shown in FIG. That is, the accommodating part 101 has an opening on the upper surface side, and an opening on the lower surface side. Therefore, when accommodating the semiconductor chip CP in the accommodating portion 101 , the alignment jig 100 is mounted on the holding surface of the holding member, or the upper surface side and the lower surface side of the main body portion 110 . It is preferable to block one opening of the accommodating part 101 by attaching a plate-shaped member etc. to one side. By blocking one opening of the accommodating part 101, the semiconductor chip CP is supported by the member which blocks the said opening.

본체부 (110) 가 외측 프레임 (110A) 와 내측 프레임 (110B) 으로 구성되고, 또한 수용부 (101) 가 본체부 (110) 의 상면측과 하면측을 관통함으로써, 본 실시형태에 관련된 정렬 지그 (100) 를 경량화할 수 있다.The aligning jig according to the present embodiment by the main body 110 being composed of the outer frame 110A and the inner frame 110B, and the receiving portion 101 passing through the upper and lower surfaces of the main body 110 . (100) can be reduced in weight.

수용부 (101) 의 깊이는, 특별히 한정되지 않는다. 반도체 칩 (CP) 을 수용부 (101) 에 수용시켰을 때, 반도체 칩 (CP) 의 표면이, 본체부 (110) 의 표면보다 위에 위치하고 있어도 되고, 아래에 위치하고 있어도 되고, 본체부 (110) 의 표면과 반도체 칩 (CP) 의 표면이 동일면에 위치하고 있어도 된다. 수용부 (101) 의 깊이는, 벽부 (102) 의 높이에 상당한다.The depth of the accommodating part 101 is not specifically limited. When the semiconductor chip CP is accommodated in the accommodating portion 101 , the surface of the semiconductor chip CP may be located above or below the surface of the main body 110 , or The surface and the surface of the semiconductor chip CP may be located in the same plane. The depth of the accommodating part 101 corresponds to the height of the wall part 102 .

수용부 (101) 에 있어서, 벽부 (102) 는, 제 1 측벽 (102a), 제 2 측벽 (102b), 제 3 측벽 (102c), 및 제 4 측벽 (102d) 으로 구성된다.In the accommodating part 101, the wall part 102 is comprised with the 1st side wall 102a, the 2nd side wall 102b, the 3rd side wall 102c, and the 4th side wall 102d.

수용부 (101) 에 있어서, 제 1 측벽 (102a) 과 제 2 측벽 (102b) 이 이웃하고, 제 2 측벽 (102b) 과 제 3 측벽 (102c) 이 이웃하고, 제 3 측벽 (102c) 과 제 4 측벽 (102d) 이 이웃하고, 제 4 측벽 (102d) 과 제 1 측벽 (102a) 이 이웃하고 있다.In the accommodating portion 101, the first sidewall 102a and the second sidewall 102b are adjacent, the second sidewall 102b and the third sidewall 102c are adjacent, and the third sidewall 102c and the third sidewall 102c are adjacent to each other. Four sidewalls 102d are adjacent, and a fourth sidewall 102d and a first sidewall 102a are adjacent.

수용부 (101) 에 있어서, 수용 각부 (103) 는, 벽부 (102) 의 단부에 위치한다.In the accommodating part 101, the accommodating leg part 103 is located at the edge part of the wall part 102. As shown in FIG.

수용부 (101) 에 있어서, 수용 각부 (103) 는, 제 1 수용 각부 (103a), 제 2 수용 각부 (103b), 제 3 수용 각부 (103c), 및 제 4 수용 각부 (103d) 로 구성된다.In the accommodation part 101, the accommodation leg part 103 is comprised with the 1st accommodation leg part 103a, the 2nd accommodation leg part 103b, the 3rd accommodation leg part 103c, and the 4th accommodation leg part 103d. .

수용부 (101) 에 있어서, 제 1 수용 각부 (103a) 는, 제 1 측벽 (102a) 의 단부 및 제 2 측벽 (102b) 의 단부에 위치하고, 제 2 수용 각부 (103b) 는, 제 2 측벽 (102b) 의 단부 및 제 3 측벽 (102c) 의 단부에 위치하고, 제 3 수용 각부 (103c) 는, 제 3 측벽 (102c) 의 단부 및 제 4 측벽 (102d) 의 단부에 위치하고, 제 4 수용 각부 (103d) 는, 제 4 측벽 (102d) 의 단부 및 제 1 측벽 (102a) 의 단부에 위치한다.In the accommodating part 101, the 1st accommodating leg part 103a is located at the edge part of the 1st side wall 102a and the 2nd side wall 102b end, and the 2nd accommodating leg part 103b is a 2nd side wall ( Located at the end of 102b and the end of the third side wall 102c, the third receiving leg 103c is located at the end of the third side wall 102c and the end of the fourth side wall 102d, and the fourth receiving leg 103c is located at the end of the fourth side wall 102d 103d) is located at the end of the fourth sidewall 102d and at the end of the first sidewall 102a.

4 개의 수용 각부 (103) 는, 각각, 다음과 같은 형상으로 형성되어 있다. 수용부 (101) 에 반도체 칩 (CP) 을 수용시켜, 벽부 (102) 에 반도체 칩 (CP) 을 맞닿게 했을 때, 수용 각부 (103) 에 반도체 칩 (CP) 의 각부가 접촉하지 않게 형성되어 있다. 반도체 칩 (CP) 의 각부를, 칩 각부, 또는 편상체 각부라고 칭하는 경우가 있다.The four accommodation leg parts 103 are respectively formed in the following shape. When the semiconductor chip CP is accommodated in the accommodating portion 101 and the semiconductor chip CP is brought into contact with the wall portion 102 , the corners of the semiconductor chip CP are formed so as not to contact the accommodating corner 103 , have. Each part of the semiconductor chip CP may be called a chip leg part or a flat-body leg part.

본 실시형태의 정렬 지그 (100) 에 있어서는, 이와 같이 반도체 칩 (CP) 의 각부와 수용 각부 (103) 가 접촉하지 않게 하기 위한 형상으로서, 4 개의 수용 각부 (103) 가 벽부 (102) 의 벽면보다 안쪽으로 패인 오목부 (104) 를 갖는 양태를 예로 들어 설명한다. 또한, 본 발명은, 이와 같은 오목부 (104) 를 갖는 양태에 한정되지 않는다.In the alignment jig 100 of the present embodiment, as a shape for preventing the corners of the semiconductor chip CP and the receiving corners 103 from contacting in this way, the four receiving corners 103 are formed on the wall surface of the wall 102 . An embodiment having the concave portion 104 recessed more inward will be described as an example. In addition, this invention is not limited to the aspect which has such a recessed part 104.

본 실시형태의 오목부 (104) 는, 반원 형상으로 패인 형상이지만, 반도체 칩 (CP) 의 각부와 수용 각부 (103) 가 접촉하지 않는 형상이면, 특별히 한정되지 않는다. 오목부 (104) 의 형상으로는, 예를 들어, 타원형이나 다각형 등이어도 된다. 또, 오목부 (104) 는, 본 실시형태에서 설명한 바와 같이 4 개의 각부에 형성되어 있는 양태에 한정되지 않고, 적어도 1 개의 수용 각부 (103) 에 오목부 (104) 가 형성되어 있으면 된다. 예를 들어, 1 개의 오목부 (104) 가 형성되어 있는 양태의 정렬 지그의 경우, 오목부 (104) 는, 각각의 수용부 (101) 에 있어서 동일한 각부 (예를 들어, 제 1 수용 각부 (103a)) 에 오목부 (104) 가 형성되어 있는 것이 바람직하다.Although the recessed part 104 of this embodiment is a semicircular recessed shape, if it is a shape in which the corner|angular part of the semiconductor chip CP and the accommodation corner|angular part 103 do not contact, it will not specifically limit. As a shape of the recessed part 104, an ellipse, a polygon, etc. may be sufficient, for example. Moreover, the recessed part 104 is not limited to the aspect provided in the four leg parts as demonstrated in this embodiment, The recessed part 104 should just be provided in the at least 1 accommodation leg part 103. As shown in FIG. For example, in the case of the alignment jig of the aspect in which one recessed part 104 is formed, the recessed part 104 is the same leg part in each receiving part 101 (for example, the 1st receiving leg part (for example) It is preferable that the recessed part 104 is formed in 103a)).

정렬 지그 (100) 는, 내열성을 갖는 재질로 형성되어 있는 것이 바람직하다. 후술하는 봉지 부재가 열경화성 수지인 경우, 예를 들어, 열경화성 수지의 경화 온도는, 120 ℃ ∼ 180 ℃ 정도이다. 그 때문에, 정렬 지그 (100) 는, 열경화성 수지의 경화 온도에 있어서도 정렬 지그의 변형이 생기지 않는 내열성을 갖는 것이 바람직하다. 정렬 지그 (100) 의 재질로는, 예를 들어, 금속 및 내열성 수지를 들 수 있다. 금속으로는, 예를 들어, 구리, 42 알로이, 및 스테인리스 등을 들 수 있다. 내열성 수지로는, 폴리이미드 수지, 및 유리 에폭시 수지 등을 들 수 있다.It is preferable that the alignment jig 100 is formed of the material which has heat resistance. When the sealing member mentioned later is a thermosetting resin, the hardening temperature of a thermosetting resin is about 120 degreeC - 180 degreeC, for example. Therefore, it is preferable that the alignment jig 100 has heat resistance in which deformation of the alignment jig does not occur even at the curing temperature of the thermosetting resin. As a material of the alignment jig 100, a metal and a heat resistant resin are mentioned, for example. As a metal, copper, 42 alloy, stainless steel, etc. are mentioned, for example. As a heat resistant resin, a polyimide resin, a glass epoxy resin, etc. are mentioned.

정렬 지그 (100) 의 제조 방법은, 특별히 한정되지 않는다. 예를 들어, 정렬 지그 (100) 는, 판상의 부재에 타발 가공을 실시함으로써 제조할 수 있다. 또, 정렬 지그 (100) 는, 판상의 부재에 에칭 가공을 실시함으로써도 제조할 수 있다. 수용부 (101) 나 오목부 (104) 에 대해 요구되는 치수 정밀도에 따라, 적절히 가공 방법을 선택하는 것이 바람직하다.The manufacturing method of the alignment jig 100 is not specifically limited. For example, the alignment jig 100 can be manufactured by punching out a plate-shaped member. Moreover, the alignment jig 100 can be manufactured also by giving an etching process to a plate-shaped member. It is preferable to select a processing method suitably according to the dimensional precision requested|required with respect to the accommodation part 101 or the recessed part 104.

·정렬 방법・Sort method

도 2a, 도 2b, 및 도 2c (이들을 종합하여 도 2 라고 칭하는 경우가 있다) 에는, 본 실시형태에 관련된 정렬 지그 (100) 를 사용하여, 편상체로서의 반도체 칩 (CP) 을 정렬시키는 방법을 설명하는 평면도가 나타나 있다.2A, 2B, and 2C (these may be collectively referred to as FIG. 2), using the alignment jig 100 according to the present embodiment, a method of aligning the semiconductor chip CP as a flat body An illustrative floor plan is shown.

도 2a 에는, 유지 부재의 유지면에 재치된 정렬 지그 (100) 와, 수용부 (101) 에 반도체 칩 (CP) 이 각각 수용된 상태를 설명하는 평면도가 나타나 있다. 정렬 지그 (100) 가 유지 부재의 유지면에 재치되어 있음으로써, 수용부 (101) 의 하면측의 개구가 막혀 있다.FIG. 2A is a plan view illustrating the alignment jig 100 mounted on the holding surface of the holding member and the state in which the semiconductor chip CP is accommodated in the accommodating portion 101, respectively. When the alignment jig 100 is placed on the holding surface of the holding member, the opening on the lower surface side of the accommodating portion 101 is blocked.

반도체 칩 (CP) 은, 평면에서 보았을 때, 사각형상이다. 반도체 칩 (CP) 은, 제 1 측면 (cp1) 과, 제 1 측면 (cp1) 과 이웃하는 제 2 측면 (cp2) 을 갖는다.The semiconductor chip CP is rectangular in planar view. The semiconductor chip CP has a first side surface cp1 and a second side surface cp2 adjacent to the first side surface cp1.

도 2a 에 있어서는, 복수의 반도체 칩 (CP) 은 정렬되어 있지 않다.In FIG. 2A , the plurality of semiconductor chips CP are not aligned.

도 2b 에는, 정렬 지그 (100) 를 도면 중의 화살표 방향 2B 로 움직여, 반도체 칩 (CP) 의 측면에 수용부 (101) 의 벽부 (102) 를 맞닿게 한 상태를 설명하는 평면도가 나타나 있다.FIG. 2B is a plan view illustrating a state in which the alignment jig 100 is moved in the arrow direction 2B in the drawing to abut the wall portion 102 of the accommodating portion 101 against the side surface of the semiconductor chip CP.

정렬 지그 (100) 를 화살표 방향 2B 로 움직이면, 수용부 (101) 에 수용된 각각의 반도체 칩 (CP) 의 제 1 측면 (cp1) 과, 정렬 지그 (100) 의 제 1 측벽 (102a) 이 맞닿는다. 그 결과, 복수의 반도체 칩 (CP) 은, 서로, 화살표 방향 2B 의 배열에 관해서 등간격으로 정렬된다.When the alignment jig 100 is moved in the arrow direction 2B, the first sidewall cp1 of each semiconductor chip CP accommodated in the accommodating portion 101 and the first sidewall 102a of the alignment jig 100 come into contact with each other. . As a result, the plurality of semiconductor chips CP are aligned with each other at equal intervals with respect to the arrangement in the arrow direction 2B.

도 2c 에는, 정렬 지그 (100) 를 도면 중의 화살표 방향 2C 로 움직여, 반도체 칩 (CP) 의 측면에 수용부 (101) 의 벽부 (102) 를 맞닿게 한 상태를 설명하는 평면도가 나타나 있다.In FIG. 2C, the top view explaining the state which moved the alignment jig 100 in the arrow direction 2C in the figure, and made the wall part 102 of the accommodating part 101 abut against the side surface of the semiconductor chip CP is shown.

화살표 방향 2C 는, 화살표 방향 2B 와 직교하는 것이 바람직하다. 화살표 방향 2C 로 정렬 지그 (100) 를 움직일 때에는, 반도체 칩 (CP) 의 제 1 측면 (cp1) 과 정렬 지그 (100) 의 제 1 측벽 (102a) 을 맞닿게 한 채로 움직이는 것이 바람직하다.The arrow direction 2C is preferably orthogonal to the arrow direction 2B. When moving the alignment jig 100 in the arrow direction 2C, it is preferable to move with the first sidewall cp1 of the semiconductor chip CP and the first sidewall 102a of the alignment jig 100 abutting against each other.

정렬 지그 (100) 를 화살표 방향 2C 로 움직이면, 수용부 (101) 에 수용된 각각의 반도체 칩 (CP) 의 제 2 측면 (cp2) 과, 정렬 지그 (100) 의 제 2 측벽 (102b) 이 맞닿는다. 제 2 측면 (cp2) 과 제 2 측벽 (102b) 이 맞닿을 때, 반도체 칩 (CP) 의 칩 각부 (cp3) 가 제 1 수용 각부 (103a) 에 접촉하지 않고, 오목부 (104) 에 수용된다.When the alignment jig 100 is moved in the arrow direction 2C, the second side surface cp2 of each semiconductor chip CP accommodated in the accommodating portion 101 and the second sidewall 102b of the alignment jig 100 come into contact with each other. . When the second side surface cp2 and the second side wall 102b abut, the chip corner portion cp3 of the semiconductor chip CP is accommodated in the recessed portion 104 without contacting the first receiving corner portion 103a. .

반도체 칩 (CP) 의 칩 각부 (cp3) 가 제 1 수용 각부 (103a) 에 접촉하지 않기 때문에, 반도체 칩 (CP) 의 제 1 측면 (cp1) 이 제 1 측벽 (102a) 에 따른 채로, 제 2 측면 (cp2) 이 제 2 측벽 (102b) 에 맞닿는다. 요컨대, 반도체 칩 (CP) 을 기울어지게 하는 일 없이, 반도체 칩 (CP) 의 서로 이웃하는 측면을 수용부 (101) 의 서로 이웃하는 벽부에 맞닿게 할 수 있다.Since the chip corner portion cp3 of the semiconductor chip CP does not contact the first receiving corner portion 103a, the first side surface cp1 of the semiconductor chip CP remains along the first sidewall 102a, and the second A side surface cp2 abuts against the second side wall 102b. In other words, the adjacent side surfaces of the semiconductor chip CP can be brought into contact with the adjacent wall portions of the accommodating portion 101 without inclining the semiconductor chip CP.

그 결과, 복수의 반도체 칩 (CP) 은, 화살표 방향 2B 및 화살표 방향 2C 의 배열에 관해서 등간격으로 정렬된다.As a result, the plurality of semiconductor chips CP are aligned at equal intervals with respect to the arrangement in the arrow direction 2B and the arrow direction 2C.

도 3a, 도 3b, 및 도 3c (이들을 종합하여 도 3 이라고 칭하는 경우가 있다) 에는, 참고예에 관련된 정렬 지그 (300) 를 사용하여, 편상체로서의 반도체 칩 (CP) 을 정렬시키는 방법을 설명하는 평면도가 나타나 있다.3A, 3B, and 3C (these may be collectively referred to as FIG. 3), using the alignment jig 300 according to the reference example, a method of aligning the semiconductor chip CP as a flat body is described A floor plan is shown.

정렬 지그 (300) 는, 본 실시형태에 관련된 정렬 지그 (100) 와 동일하게, 복수의 수용부 (301) 를 가지고 있고, 벽부 (302) 및 수용 각부 (303) 를 갖는다. 벽부 (302) 는, 제 1 측벽 (302a) 과, 제 1 측벽 (302a) 과 이웃하는 제 2 측벽 (302b) 을 갖는다. 단, 수용 각부 (303) 의 형상이, 본 실시형태에 관련된 정렬 지그 (100) 의 수용 각부 (103) 와 달리, 수용 각부 (303) 는 오목부 (104) 를 가지고 있지 않고, 벽부 (102) 의 벽면보다 내측으로 만곡되어 장출되어 있다.The alignment jig 300 has a plurality of accommodating parts 301 and has a wall part 302 and an accommodating leg part 303 similarly to the alignment jig 100 which concerns on this embodiment. The wall portion 302 has a first sidewall 302a and a second sidewall 302b adjacent to the first sidewall 302a. However, the shape of the receiving leg part 303 is different from the receiving leg part 103 of the alignment jig 100 which concerns on this embodiment, the receiving leg part 303 does not have the recessed part 104, The wall part 102 It is curved inward from the wall surface of the

도 3a 에는, 도 2a 와 동일하게, 유지 부재의 유지면에 재치된 정렬 지그 (300) 와, 수용부 (301) 에 반도체 칩 (CP) 이 각각 수용된 상태를 설명하는 평면도가 나타나 있다. 정렬 지그 (300) 가 유지 부재의 유지면에 재치되어 있음으로써, 수용부 (301) 의 하면측의 개구가 막혀 있다.3A, similarly to FIG. 2A, the alignment jig 300 mounted on the holding surface of a holding member, and the top view explaining the state in which the semiconductor chip CP was accommodated in the accommodating part 301, respectively is shown. When the alignment jig 300 is placed on the holding surface of the holding member, the opening on the lower surface side of the accommodating portion 301 is blocked.

도 3b 에는, 정렬 지그 (300) 를 도면 중의 화살표 방향 3B 로 움직여, 반도체 칩 (CP) 의 측면에 수용부 (301) 의 벽부 (302) 를 맞닿게 한 상태를 설명하는 평면도가 나타나 있다.FIG. 3B is a plan view illustrating a state in which the alignment jig 300 is moved in the arrow direction 3B in the drawing to abut the wall portion 302 of the accommodating portion 301 to the side surface of the semiconductor chip CP.

정렬 지그 (300) 를 화살표 방향 3B 로 움직이면, 수용부 (301) 에 수용된 각각의 반도체 칩 (CP) 의 제 1 측면 (cp1) 과, 정렬 지그 (300) 의 제 1 측벽 (302a) 이 맞닿는다. 그 결과, 복수의 반도체 칩 (CP) 은, 서로, 화살표 방향 3B 의 배열에 관해 등간격으로 정렬된다.When the alignment jig 300 is moved in the arrow direction 3B, the first sidewall cp1 of each semiconductor chip CP accommodated in the accommodating portion 301 and the first sidewall 302a of the alignment jig 300 come into contact with each other. . As a result, the plurality of semiconductor chips CP are aligned with each other at equal intervals with respect to the arrangement in the arrow direction 3B.

도 3c 에는, 정렬 지그 (300) 를 도면 중의 화살표 방향 3C 로 움직여, 반도체 칩 (CP) 의 측면에 수용부 (301) 의 벽부 (302) 를 맞닿게 하고자 할 때의 정렬 상태를 설명하는 평면도가 나타나 있다.3C is a plan view illustrating the alignment state when the alignment jig 300 is moved in the arrow direction 3C in the drawing to abut the wall portion 302 of the accommodating portion 301 to the side surface of the semiconductor chip CP. is appearing

정렬 지그 (300) 를 화살표 방향 3C 로 움직이면, 수용부 (301) 에 수용된 각각의 반도체 칩 (CP) 의 제 2 측면 (cp2) 과, 정렬 지그 (300) 의 제 2 측벽 (302b) 이 맞닿기 전에, 반도체 칩 (CP) 의 칩 각부 (cp3) 가 수용 각부 (303) 의 장출되어 있는 부분에 접촉해 버려, 반도체 칩 (CP) 이 기울어져 버린다.When the alignment jig 300 is moved in the arrow direction 3C, the second side surface cp2 of each semiconductor chip CP accommodated in the accommodating portion 301 and the second sidewall 302b of the alignment jig 300 come into contact with each other. Before, the chip leg part cp3 of the semiconductor chip CP will contact the part from which the accommodation leg part 303 protrudes, and the semiconductor chip CP will incline.

이상과 같이, 본 실시형태에 관련된 정렬 지그 (100) 및 정렬 방법에 의하면, 반도체 칩 (CP) 을 기울어지게 하는 일 없이, 균등하게 정렬시킬 수 있다.As described above, according to the alignment jig 100 and the alignment method according to the present embodiment, the semiconductor chip CP can be aligned evenly, without inclining.

·반도체 장치의 제조 방법・Semiconductor device manufacturing method

다음으로, 본 실시형태에 관련된 반도체 장치의 제조 방법에 대해 설명한다. 본 실시형태에서는, 반도체 장치의 제조 방법의 공정 중에, 전술한 반도체 칩을 정렬시키는 공정 (반도체 칩 정렬 공정) 을 실시한다.Next, the manufacturing method of the semiconductor device which concerns on this embodiment is demonstrated. In this embodiment, during the process of the manufacturing method of a semiconductor device, the process of aligning the semiconductor chips mentioned above (semiconductor chip aligning process) is implemented.

도 4a 에는, 제 1 점착 시트 (10) 에 첩착 (貼着) 된 반도체 웨이퍼 (W) 가 나타나 있다. 반도체 웨이퍼 (W) 는, 회로면 (W1) 을 갖고, 회로면 (W1) 에는, 회로 (W2) 가 형성되어 있다. 제 1 점착 시트 (10) 는, 반도체 웨이퍼 (W) 의 회로면 (W1) 과는 반대측의 이면 (W3) 에 첩착되어 있다.The semiconductor wafer W stuck to the 1st adhesive sheet 10 is shown by FIG. 4A. The semiconductor wafer W has a circuit surface W1, and a circuit W2 is formed in the circuit surface W1. The 1st adhesive sheet 10 is affixed on the back surface W3 of the semiconductor wafer W on the opposite side to the circuit surface W1.

반도체 웨이퍼 (W) 는, 예를 들어, 실리콘 웨이퍼이어도 되고, 갈륨·비소 등의 화합물 반도체 웨이퍼이어도 된다. 반도체 웨이퍼 (W) 의 회로면 (W1) 에 회로 (W2) 를 형성하는 방법으로는, 범용되어 있는 방법을 들 수 있고, 예를 들어, 에칭법, 및 리프트 오프법 등을 들 수 있다.The semiconductor wafer W may be, for example, a silicon wafer, or a compound semiconductor wafer, such as gallium arsenic, may be sufficient as it. As a method of forming the circuit W2 in the circuit surface W1 of the semiconductor wafer W, the method widely used is mentioned, For example, an etching method, a lift-off method, etc. are mentioned.

반도체 웨이퍼 (W) 는, 미리 소정의 두께로 연삭하여, 이면 (W3) 을 노출시켜 제 1 점착 시트 (10) 에 첩착되어 있다. 반도체 웨이퍼 (W) 를 연삭하는 방법으로는, 특별히 한정되지 않고, 예를 들어, 그라인더 등을 사용한 공지된 방법을 들 수 있다. 반도체 웨이퍼 (W) 를 연삭할 때에는, 회로 (W2) 를 보호하기 위해, 표면 보호 시트를 회로면 (W1) 에 첩착시킨다. 웨이퍼의 이면 연삭은, 반도체 웨이퍼 (W) 의 회로면 (W1) 측, 즉 표면 보호 시트측을 척 테이블 등에 의해 고정시키고, 회로가 형성되어 있지 않은 이면측을 그라인더에 의해 연삭한다. 연삭 후의 반도체 웨이퍼 (W) 의 두께는, 특별히 한정되지는 않고, 통상은, 20 ㎛ 이상 500 ㎛ 이하이다.The semiconductor wafer W is ground in advance to a predetermined thickness, and the back surface W3 is exposed, and is adhered to the first adhesive sheet 10 . It does not specifically limit as a method of grinding the semiconductor wafer W, For example, the well-known method using a grinder etc. is mentioned. When grinding the semiconductor wafer W, in order to protect the circuit W2, a surface protection sheet is stuck to the circuit surface W1. In the back surface grinding of the wafer, the circuit surface W1 side of the semiconductor wafer W, ie, the surface protection sheet side, is fixed by a chuck table or the like, and the back surface side on which the circuit is not formed is ground with a grinder. The thickness of the semiconductor wafer W after grinding is not specifically limited, Usually, they are 20 micrometers or more and 500 micrometers or less.

제 1 점착 시트 (10) 는, 제 1 기재 필름 (11) 과, 제 1 점착제층 (12) 을 갖는다. 제 1 점착제층 (12) 은, 제 1 기재 필름 (11) 에 적층되어 있다.The 1st adhesive sheet 10 has the 1st base film 11 and the 1st adhesive layer 12. The 1st adhesive layer 12 is laminated|stacked on the 1st base film 11. As shown in FIG.

제 1 점착 시트 (10) 는, 반도체 웨이퍼 (W) 및 제 1 링 프레임에 첩착되어 있어도 된다. 이 경우, 제 1 점착 시트 (10) 의 제 1 점착제층 (12) 상에, 제 1 링 프레임 및 반도체 웨이퍼 (W) 를 재치하고, 제 1 링 프레임 및 반도체 웨이퍼 (W) 를 가볍게 가압하여, 제 1 링 프레임 및 반도체 웨이퍼 (W) 를 제 1 점착 시트 (10) 에 고정시킨다.The first adhesive sheet 10 may be affixed to the semiconductor wafer W and the first ring frame. In this case, the first ring frame and the semiconductor wafer W are placed on the first pressure-sensitive adhesive layer 12 of the first pressure-sensitive adhesive sheet 10, and the first ring frame and the semiconductor wafer W are lightly pressed, The first ring frame and the semiconductor wafer W are fixed to the first adhesive sheet 10 .

제 1 기재 필름 (11) 의 재질은, 특별히 한정되지 않는다. 제 1 기재 필름 (11) 의 재질로는, 예를 들어, 폴리염화비닐 수지, 폴리에스테르 수지 (폴리에틸렌테레프탈레이트 등), 아크릴 수지, 폴리카보네이트 수지, 폴리에틸렌 수지, 폴리프로필렌 수지, 아크릴로니트릴·부타디엔·스티렌 수지, 폴리이미드 수지, 폴리우레탄 수지, 및 폴리스티렌 수지 등을 들 수 있다.The material of the 1st base film 11 is not specifically limited. As a material of the 1st base film 11, polyvinyl chloride resin, a polyester resin (polyethylene terephthalate etc.), an acrylic resin, polycarbonate resin, a polyethylene resin, a polypropylene resin, acrylonitrile butadiene, for example. - A styrene resin, a polyimide resin, a polyurethane resin, a polystyrene resin, etc. are mentioned.

제 1 점착제층 (12) 에 포함되는 점착제는, 특별히 한정되지 않고, 여러 가지 종류의 점착제를 제 1 점착제층 (12) 에 적용할 수 있다. 제 1 점착제층 (12) 에 포함되는 점착제로는, 예를 들어, 고무계, 아크릴계, 실리콘계, 폴리에스테르계, 및 우레탄계 등을 들 수 있다. 또한, 점착제의 종류는, 용도 및 첩착되는 피착체의 종류 등을 고려하여 선택된다.The adhesive contained in the 1st adhesive layer 12 is not specifically limited, Various types of adhesives can be applied to the 1st adhesive layer 12. As an adhesive contained in the 1st adhesive layer 12, a rubber type, an acrylic type, a silicone type, polyester type, a urethane type, etc. are mentioned, for example. In addition, the kind of adhesive is selected in consideration of a use, the kind of to-be-adhered body, etc. to be adhered.

제 1 점착제층 (12) 에 에너지선 중합성 화합물이 배합되어 있는 경우에는, 제 1 점착제층 (12) 에 제 1 기재 필름 (11) 측으로부터 에너지선을 조사하여, 에너지선 중합성 화합물을 경화시킨다. 에너지선 중합성 화합물을 경화시키면, 제 1 점착제층 (12) 의 응집력이 높아져, 제 1 점착제층 (12) 과 반도체 웨이퍼 (W) 사이의 점착력을 저하, 또는 소실시킬 수 있다. 에너지선으로는, 예를 들어, 자외선 (UV) 및 전자선 (EB) 등을 들 수 있고, 자외선이 바람직하다.When the energy-beam polymeric compound is mix|blended with the 1st adhesive layer 12, an energy-beam is irradiated to the 1st adhesive layer 12 from the 1st base film 11 side, and an energy-beam polymeric compound is hardened. make it When an energy-beam polymeric compound is hardened, the cohesive force of the 1st adhesive layer 12 will become high, and the adhesive force between the 1st adhesive layer 12 and the semiconductor wafer W can be reduced or it can lose|disappear. As an energy beam, an ultraviolet-ray (UV), an electron beam (EB), etc. are mentioned, for example, An ultraviolet-ray is preferable.

제 1 점착제층 (12) 과 반도체 웨이퍼 (W) 사이의 점착력을 저하, 또는 소실시키는 방법은, 에너지선 조사에 한정되지 않는다. 이 점착력을 저하, 또는 소실시키는 방법으로는, 예를 들어, 가열에 의한 방법, 가열 및 에너지선 조사에 의한 방법, 그리고 냉각에 의한 방법을 들 수 있다.The method to reduce or lose|disappear the adhesive force between the 1st adhesive layer 12 and the semiconductor wafer W is not limited to energy-beam irradiation. As a method of reducing or eliminating this adhesive force, the method by a heating, the method by heating and energy-beam irradiation, and the method by cooling are mentioned, for example.

냉각에 의한 방법으로는, 제 1 점착 시트 (10) 를 냉각시킴으로써, 제 1 점착제층 (12) 에 사용하고 있는 고분자의 결정 구조를 변화시켜, 점착력을 변화시키는 방법을 들 수 있다.As a method by cooling, the crystal structure of the polymer|macromolecule used for the 1st adhesive layer 12 is changed by cooling the 1st adhesive sheet 10, and the method of changing adhesive force is mentioned.

[다이싱 공정][Dicing process]

도 4b 에는, 제 1 점착 시트 (10) 에 유지된 복수의 반도체 칩 (CP) 이 나타나 있다.A plurality of semiconductor chips CP held by the first pressure-sensitive adhesive sheet 10 are shown in FIG. 4B .

제 1 점착 시트 (10) 에 유지된 반도체 웨이퍼 (W) 는, 다이싱에 의해 개편화되어, 복수의 반도체 칩 (CP) 이 형성된다. 다이싱에는, 다이싱소 등의 절단 수단이 사용된다. 다이싱시의 절단 깊이는, 반도체 웨이퍼 (W) 의 두께와, 제 1 점착제층 (12) 의 두께의 합계, 그리고 다이싱소의 마모분을 가미한 깊이로 설정한다. 다이싱에 의해, 제 1 점착제층 (12) 도 반도체 칩 (CP) 과 동일한 사이즈로 절단된다. 또한 다이싱에 의해 제 1 기재 필름 (11) 에도 절입이 형성되는 경우가 있다.The semiconductor wafer W hold|maintained by the 1st adhesive sheet 10 is divided into pieces by dicing, and several semiconductor chips CP are formed. Cutting means, such as a dicing saw, is used for dicing. The cutting depth at the time of dicing is set to the depth which added the thickness of the semiconductor wafer W, the sum total of the thickness of the 1st adhesive layer 12, and the abrasion powder of the dicing saw. By dicing, the 1st adhesive layer 12 is also cut|disconnected to the same size as the semiconductor chip CP. Moreover, a cut may be formed also in the 1st base film 11 by dicing.

또, 반도체 웨이퍼 (W) 를 다이싱하는 방법은, 다이싱소를 사용하는 방법에 한정되지 않는다. 예를 들어, 반도체 웨이퍼 (W) 를 레이저 조사법에 의해 다이싱해도 된다.In addition, the method of dicing the semiconductor wafer W is not limited to the method of using a dicing saw. For example, you may dic the semiconductor wafer W by the laser irradiation method.

제 1 점착제층 (12) 에 대한 에너지선의 조사는, 반도체 웨이퍼 (W) 를 제 1 점착 시트 (10) 에 첩착시킨 후부터, 제 1 점착 시트 (10) 를 박리하기 전까지의 어느 단계에서 실시해도 된다. 에너지선의 조사는, 예를 들어, 다이싱 후에 실시해도 되고, 후술하는 익스팬드 공정 후에 실시해도 된다. 에너지선을 복수회 조사해도 된다.You may perform irradiation of the energy-beam with respect to the 1st adhesive layer 12 at any stage from after sticking the semiconductor wafer W to the 1st adhesive sheet 10, before peeling the 1st adhesive sheet 10. . Irradiation of an energy ray may be implemented after dicing, and may be implemented after the expand process mentioned later, for example. You may irradiate an energy ray multiple times.

[제 1 익스팬드 공정][First expand process]

도 4c 에는, 복수의 반도체 칩 (CP) 을 유지하는 제 1 점착 시트 (10) 를 길게 늘리는 공정 (제 1 익스팬드 공정이라고 칭하는 경우가 있다) 을 설명하는 도면이 나타나 있다.The figure explaining the process (it may be called a 1st expanding process) of lengthening the 1st adhesive sheet 10 holding the some semiconductor chip CP is shown by FIG. 4C.

다이싱에 의해 복수의 반도체 칩 (CP) 으로 개편화한 후, 제 1 점착 시트 (10) 를 길게 늘려, 복수의 반도체 칩 (CP) 간의 간격을 넓힌다. 제 1 익스팬드 공정에 있어서 제 1 점착 시트 (10) 를 길게 늘리는 방법은, 특별히 한정되지 않는다. 제 1 점착 시트 (10) 를 길게 늘리는 방법으로는, 예를 들어, 환상의 익스팬더, 또는 원상의 익스팬더를 제 1 점착 시트 (10) 에 꽉 눌러, 제 1 점착 시트 (10) 를 길게 늘리는 방법, 및 파지 부재 등을 사용하여 제 1 점착 시트 (10) 의 외주부를 잡아, 제 1 점착 시트 (10) 를 길게 늘리는 방법 등을 들 수 있다.After being separated into several semiconductor chips CP by dicing, the 1st adhesive sheet 10 is lengthened, and the space|interval between several semiconductor chips CP is widened. The method of lengthening the 1st adhesive sheet 10 in a 1st expanding process is not specifically limited. As a method of elongating the first PSA sheet 10, for example, a method of pressing an annular expander or a circular expander against the first PSA sheet 10 to elongate the first PSA sheet 10; and the method of holding the outer peripheral part of the 1st adhesive sheet 10 using a holding|gripping tool etc. and extending the 1st adhesive sheet 10 elongate, etc. are mentioned.

본 실시형태에서는, 도 4c 에 나타낸 바와 같이, 제 1 익스팬드 공정 후의 반도체 칩 (CP) 간의 거리를 D1 로 한다. 거리 D1 로는, 예를 들어, 15 ㎛ 이상 110 ㎛ 이하로 하는 것이 바람직하다.In the present embodiment, as shown in FIG. 4C , the distance between the semiconductor chips CP after the first expand step is D1. As distance D1, it is preferable to set it as 15 micrometers or more and 110 micrometers or less, for example.

[제 1 전사 공정][First transfer process]

도 5a 에는, 제 1 익스팬드 공정 후에, 복수의 반도체 칩 (CP) 을 제 2 점착 시트 (20) 에 전사하는 공정 (제 1 전사 공정이라고 칭하는 경우가 있다) 을 설명하는 도면이 나타나 있다. 제 1 점착 시트 (10) 를 길게 늘려 복수의 반도체 칩 (CP) 간의 거리를 거리 D1 로 넓힌 후, 반도체 칩 (CP) 의 회로면 (W1) 에 제 2 점착 시트 (20) 를 첩착한다.The figure explaining the process (it may be called a 1st transfer process) of transferring the some semiconductor chip CP to the 2nd adhesive sheet 20 is shown by FIG. 5A after a 1st expand process. After lengthening the 1st adhesive sheet 10 and widening the distance between the some semiconductor chip CP to the distance D1, the 2nd adhesive sheet 20 is affixed on the circuit surface W1 of the semiconductor chip CP.

제 2 점착 시트 (20) 는, 제 2 기재 필름 (21) 과, 제 2 점착제층 (22) 을 갖는다. 제 2 점착 시트 (20) 는, 회로면 (W1) 을 제 2 점착제층 (22) 으로 덮도록 첩착되는 것이 바람직하다.The 2nd adhesive sheet 20 has the 2nd base film 21 and the 2nd adhesive layer 22. As shown in FIG. It is preferable that the 2nd adhesive sheet 20 is affixed so that the circuit surface W1 may be covered with the 2nd adhesive layer 22. As shown in FIG.

제 2 기재 필름 (21) 의 재질은, 특별히 한정되지 않는다. 제 2 기재 필름 (21) 의 재질로는, 예를 들어, 제 1 기재 필름 (11) 에 대해 예시한 재질과 동일한 재질을 들 수 있다.The material of the 2nd base film 21 is not specifically limited. As a material of the 2nd base film 21, the same material as the material illustrated with respect to the 1st base film 11 is mentioned, for example.

제 2 점착제층 (22) 은, 제 2 기재 필름 (21) 에 적층되어 있다. 제 2 점착제층 (22) 에 포함되는 점착제는, 특별히 한정되지 않고, 여러 가지 종류의 점착제를 제 2 점착제층 (22) 에 적용할 수 있다. 제 2 점착제층 (22) 에 포함되는 점착제로는, 예를 들어, 제 1 점착제층 (12) 에 대해 설명한 점착제와 동일한 점착제를 들 수 있다. 또한, 점착제의 종류는, 용도 및 첩착되는 피착체의 종류 등을 고려하여 선택된다. 제 2 점착제층 (22) 에도, 에너지선 중합성 화합물이 배합되어 있어도 된다.The 2nd adhesive layer 22 is laminated|stacked on the 2nd base film 21. As shown in FIG. The pressure-sensitive adhesive contained in the second pressure-sensitive adhesive layer 22 is not particularly limited, and various types of pressure-sensitive adhesives can be applied to the second pressure-sensitive adhesive layer 22 . As an adhesive contained in the 2nd adhesive layer 22, the adhesive similar to the adhesive demonstrated about the 1st adhesive layer 12 is mentioned, for example. In addition, the kind of adhesive is selected in consideration of a use, the kind of to-be-adhered body, etc. to be adhered. An energy-beam polymerizable compound may be mix|blended also with the 2nd adhesive layer 22.

제 2 점착 시트 (20) 는, 제 1 점착 시트 (10) 보다 인장 탄성률이 작은 것이 바람직하다. 제 2 점착 시트 (20) 의 인장 탄성률은, 10 ㎫ 이상 2000 ㎫ 이하인 것이 바람직하다. 제 2 점착 시트 (20) 의 파단 신도는, 50 ％ 이상인 것도 바람직하다. 또한, 본 명세서에 있어서의 인장 탄성률, 및 파단 신도는, JIS K7161 및 JIS K7127 에 준거하여, 인장 시험 장치를 사용하여 측정된다.It is preferable that the 2nd adhesive sheet 20 has a smaller tensile elasticity modulus than the 1st adhesive sheet 10. It is preferable that the tensile modulus of elasticity of the 2nd adhesive sheet 20 are 10 MPa or more and 2000 MPa or less. It is also preferable that the breaking elongation of the 2nd adhesive sheet 20 is 50 % or more. In addition, the tensile elastic modulus in this specification and breaking elongation are measured using a tensile tester based on JISK7161 and JISK7127.

제 2 점착제층 (22) 의 점착력은, 제 1 점착제층 (12) 의 점착력보다 큰 것이 바람직하다. 제 2 점착제층 (22) 의 점착력쪽이 크면, 복수의 반도체 칩 (CP) 을 제 2 점착 시트 (20) 에 전사한 후에 제 1 점착 시트 (10) 를 박리하기 쉬워진다.It is preferable that the adhesive force of the 2nd adhesive layer 22 is larger than the adhesive force of the 1st adhesive layer 12. As shown in FIG. When the adhesive force of the 2nd adhesive layer 22 is large, after transcribe|transferring some semiconductor chip CP to the 2nd adhesive sheet 20, it will become easy to peel the 1st adhesive sheet 10.

제 2 점착 시트 (20) 는, 내열성을 갖는 것이 바람직하다. 후술하는 봉지 부재가 열경화성 수지인 경우, 예를 들어, 열경화성 수지의 경화 온도는, 120 ℃ ∼ 180 ℃ 정도이고, 가열 시간은, 30 분 ∼ 2 시간 정도이다. 제 2 점착 시트 (20) 는, 봉지 부재를 열경화시킬 때, 주름이 생기지 않는 내열성을 갖는 것이 바람직하다. 또, 제 2 점착 시트 (20) 는, 열경화 프로세스 후에, 반도체 칩 (CP) 으로부터 박리 가능한 재질로 구성되어 있는 것이 바람직하다.It is preferable that the 2nd adhesive sheet 20 has heat resistance. When the sealing member mentioned later is a thermosetting resin, the hardening temperature of a thermosetting resin is about 120 degreeC - about 180 degreeC, for example, and a heating time is about 30 minutes - about 2 hours. When the 2nd adhesive sheet 20 thermosets a sealing member, it is preferable to have heat resistance in which wrinkles do not arise. Moreover, it is preferable that the 2nd adhesive sheet 20 is comprised with the material which can peel from the semiconductor chip CP after a thermosetting process.

제 2 점착 시트 (20) 는, 제 2 링 프레임에 첩착되어 있어도 된다. 이 경우, 제 2 점착 시트 (20) 의 제 2 점착제층 (22) 상에, 제 2 링 프레임을 재치하고, 제 2 링 프레임을 가볍게 가압하여, 제 2 링 프레임을 제 2 점착 시트 (20) 에 고정시킨다. 그 후, 제 2 링 프레임의 환형상의 내측으로 노출되는 제 2 점착제층 (22) 을 반도체 칩 (CP) 의 회로면 (W1) 에 꽉 눌러, 제 2 점착 시트 (20) 에 복수의 반도체 칩 (CP) 을 고정시킨다.The second adhesive sheet 20 may be affixed to the second ring frame. In this case, the second ring frame is placed on the second pressure sensitive adhesive layer 22 of the second pressure sensitive adhesive sheet 20 , and the second ring frame is lightly pressed to attach the second ring frame to the second pressure sensitive adhesive sheet 20 . fixed on Thereafter, the second pressure-sensitive adhesive layer 22 exposed inside the annular shape of the second ring frame is pressed against the circuit surface W1 of the semiconductor chip CP, and the plurality of semiconductor chips ( CP) is fixed.

제 2 점착 시트 (20) 를 회로면 (W1) 에 첩착할 때, 제 1 기재 필름 (11) 의 MD 방향과, 제 2 기재 필름 (21) 의 MD 방향을 직교시키는 것이 바람직하다. 이와 같이 첩착함으로써, 기재 필름이 연신되기 쉬운 방향이, 제 1 익스팬드 공정과, 후술하는 제 2 점착 시트 (20) 를 길게 늘리는 제 2 익스팬드 공정에서 직교한다. 그 때문에, 제 2 익스팬드 공정을 실시함으로써, 복수의 반도체 칩 (CP) 간의 간격은 보다 균일하게 확장된다. 본 명세서에 있어서, 「MD 방향」 이란, 기재 필름을 부여하는 원단 (原反) 의 길이 방향 (원단의 제조시의 이송 방향) 에 평행한 방향을 나타내는 단어로서 사용하고 있다. 본 명세서에 있어서, MD 는, Machine Direction 의 약칭이다.When affixing the 2nd adhesive sheet 20 to the circuit surface W1, it is preferable to make the MD direction of the 1st base film 11, and the MD direction of the 2nd base film 21 orthogonal. By sticking in this way, the direction in which a base film is easy to extend|stretch is orthogonal in a 1st expand process and the 2nd expand process which lengthens the 2nd adhesive sheet 20 mentioned later. Therefore, by implementing the 2nd expanding process, the space|interval between the some semiconductor chip CP is expanded more uniformly. In this specification, "MD direction" is used as a word which shows the direction parallel to the longitudinal direction (transfer direction at the time of manufacture of a raw material) of the raw material which provides a base film. In this specification, MD is an abbreviation of Machine Direction.

예를 들어, 제 1 익스팬드 공정에 있어서 연신되기 쉬운 방향 (제 1 방향이라고 칭하는 경우가 있다) 을 따라 연장되는 연장량과, 제 1 방향과 직교하는 방향 (제 1 방향보다 잘 연신되지 않는 방향. 제 2 방향이라고 칭하는 경우가 있다.) 을 따라 연장되는 연장량이 상이한 경우에, 제 2 기재 필름 (21) 이 연신되기 쉬운 방향을 제 2 방향에 맞춤으로써, 제 2 익스팬드 공정에 있어서 제 2 방향의 연장량을 제 1 방향보다 크게 할 수 있어, 복수의 반도체 칩 (CP) 간의 간격을 보다 균일하게 조정할 수 있다. 예를 들어, 격자상의 분할 예정 라인을 따라 복수의 반도체 칩 (CP) 으로 개편화된 경우에는, 이 양태에 의하면, 상하 방향 및 좌우 방향에 있어서 복수의 반도체 칩 (CP) 간의 간격이 보다 균일하게 확장된다.For example, in the first expand step, the amount of extension extending along the easy direction (which may be referred to as the first direction) and the direction orthogonal to the first direction (the direction in which the extension is less difficult than the first direction) (It may be called a 2nd direction.) When the amount of extension extended along differs, by matching the direction in which the 2nd base film 21 is easy to extend|stretch with a 2nd direction, it is a 2nd in a 2nd expand process. The extension amount in the direction can be made larger than that in the first direction, and the distance between the plurality of semiconductor chips CP can be more uniformly adjusted. For example, when it is divided into a plurality of semiconductor chips CP along a grid-like division line, according to this aspect, the spacing between the plurality of semiconductor chips CP in the vertical direction and the left-right direction is more uniform is expanded

제 2 점착 시트 (20) 를 복수의 반도체 칩 (CP) 에 첩착한 후, 제 1 점착 시트 (10) 를 박리하면, 복수의 반도체 칩 (CP) 의 이면 (W3) 이 노출된다. 제 1 점착 시트 (10) 를 박리한 후에도, 제 1 익스팬드 공정에 있어서 확장시킨 복수의 반도체 칩 (CP) 간의 거리 D1 이 유지되어 있는 것이 바람직하다. 제 1 점착제층 (12) 에 에너지선 중합성 화합물이 배합되어 있는 경우에는, 제 1 점착제층 (12) 에 제 1 기재 필름 (11) 측으로부터 에너지선을 조사하여, 에너지선 중합성 화합물을 경화시키고 나서 제 1 점착 시트 (10) 를 박리하는 것이 바람직하다.After sticking the 2nd adhesive sheet 20 to the some semiconductor chip CP, when the 1st adhesive sheet 10 is peeled, the back surface W3 of the some semiconductor chip CP is exposed. Even after peeling the 1st adhesive sheet 10, it is preferable that the distance D1 between the some semiconductor chip CP extended in the 1st expand process is maintained. When the energy-beam polymeric compound is mix|blended with the 1st adhesive layer 12, an energy-beam is irradiated to the 1st adhesive layer 12 from the 1st base film 11 side, and an energy-beam polymeric compound is hardened. It is preferable to peel the 1st adhesive sheet 10 after making it do it.

[제 2 익스팬드 공정][Second expand process]

도 5b 에는, 복수의 반도체 칩 (CP) 을 유지하는 제 2 점착 시트 (20) 를 길게 늘리는 공정 (제 2 익스팬드 공정이라고 칭하는 경우가 있다) 을 설명하는 도면이 나타나 있다.The figure explaining the process (it may be called a 2nd expanding process) of lengthening the 2nd adhesive sheet 20 holding the some semiconductor chip CP is shown by FIG. 5B.

제 2 익스팬드 공정에서는, 복수의 반도체 칩 (CP) 간의 간격을 더욱 넓힌다. 제 2 익스팬드 공정에 있어서 제 2 점착 시트 (20) 를 길게 늘리는 방법은, 특별히 한정되지 않는다. 제 2 점착 시트 (20) 를 길게 늘리는 방법으로는, 예를 들어, 환상의 익스팬더, 또는 원상의 익스팬더를 제 2 점착 시트 (20) 에 꽉 눌러, 제 2 점착 시트 (20) 를 길게 늘리는 방법, 및 파지 부재 등을 사용하여 제 2 점착 시트 (20) 의 외주부를 잡아, 제 2 점착 시트 (20) 를 길게 늘리는 방법 등을 들 수 있다.In the second expand step, the distance between the plurality of semiconductor chips CP is further increased. The method of lengthening the 2nd adhesive sheet 20 in a 2nd expanding process is not specifically limited. As a method of elongating the second pressure-sensitive adhesive sheet 20, for example, a method of elongating the second pressure-sensitive adhesive sheet 20 by pressing an annular expander or a circular expander against the second pressure-sensitive adhesive sheet 20; and the method of holding the outer peripheral part of the 2nd adhesive sheet 20 using a holding|gripping tool etc. and extending the 2nd adhesive sheet 20 long, etc. are mentioned.

본 실시형태에서는, 도 5b 에 나타낸 바와 같이, 제 2 익스팬드 공정 후의 반도체 칩 (CP) 간의 간격을 D2 로 한다. 거리 D2 는, 거리 D1 보다 크다. 거리 D2 로는, 예를 들어, 200 ㎛ 이상 5000 ㎛ 이하로 하는 것이 바람직하다.In the present embodiment, as shown in Fig. 5B, the interval between the semiconductor chips CP after the second expand step is D2. The distance D2 is greater than the distance D1. As distance D2, it is preferable to set it as 200 micrometers or more and 5000 micrometers or less, for example.

[제 2 전사 공정][Second transfer process]

도 6a 에는, 제 2 익스팬드 공정 후에, 복수의 반도체 칩 (CP) 을 유지 부재의 유지면에 전사시키는 공정 (제 2 전사 공정이라고 칭하는 경우가 있다) 을 설명하는 도면이 나타나 있다.FIG. 6A is a view for explaining a process of transferring the plurality of semiconductor chips CP to the holding surface of the holding member (which may be referred to as a second transfer process) after the second expanding process.

도 6a 에는, 유지 부재 (200) 에 전사된 복수의 반도체 칩 (CP) 이 나타나 있다. 유지 부재 (200) 는, 반도체 칩 (CP) 을 흡착 유지 가능한 유지면 (201) 을 갖는다. 반도체 칩 (CP) 은, 유지면 (201) 에 있어서, 도시되지 않은 감압 수단에 의해 흡착 유지된다. 유지면 (201) 은, 평탄한 면인 것이 바람직하고, 반도체 칩 (CP) 을 흡착 유지할 수 있도록 복수의 흡인공을 갖는 것이 바람직하다. 감압 수단으로는, 예를 들어, 감압 펌프 및 진공 이젝터 등을 들 수 있다. 제 2 전사 공정에 있어서는, 제 2 점착 시트 (20) 에 유지된 복수의 반도체 칩 (CP) 의 이면 (W3) 을 유지면 (201) 을 향하여 재치한다. 유지면 (201) 에 재치된 복수의 반도체 칩 (CP) 은, 그 이면 (W3) 이 유지면 (201) 에 맞닿아 있다. 감압 수단을 구동시킴으로써, 복수의 반도체 칩 (CP) 은, 유지면 (201) 에 흡착 유지된다. 복수의 반도체 칩 (CP) 을 유지면 (201) 에 흡착 유지시킨 후에, 제 2 점착 시트 (20) 를 박리하는 것이 바람직하다.6A shows a plurality of semiconductor chips CP transferred to the holding member 200 . The holding member 200 has a holding surface 201 capable of adsorbing and holding the semiconductor chip CP. The semiconductor chip CP is adsorbed and held by a pressure reducing means (not shown) on the holding surface 201 . It is preferable that the holding surface 201 is a flat surface, and it is preferable to have a some suction hole so that the semiconductor chip CP can be adsorbed and held. As a pressure reduction means, a pressure reduction pump, a vacuum ejector, etc. are mentioned, for example. In a 2nd transfer process, the back surface W3 of the some semiconductor chip CP hold|maintained by the 2nd adhesive sheet 20 is mounted toward the holding surface 201 . The back surface W3 of the plurality of semiconductor chips CP mounted on the holding surface 201 is in contact with the holding surface 201 . By driving the pressure reducing means, the plurality of semiconductor chips CP are adsorbed and held by the holding surface 201 . After adsorbing and holding the some semiconductor chip CP on the holding surface 201, it is preferable to peel the 2nd adhesive sheet 20.

[지그 재치 공정][Jig wit process]

도 6b 에는, 정렬 지그 (100) 를 유지 부재 (200) 의 유지면 (201) 에 재치하는 공정 (지그 재치 공정이라고 칭하는 경우가 있다) 을 설명하는 도면이 나타나 있다.The figure explaining the process of mounting the alignment jig 100 on the holding surface 201 of the holding member 200 (it may be called a jig mounting process) is shown by FIG. 6B.

유지면 (201) 에 유지되어 있는 반도체 칩 (CP) 을 수용부 (101) 에 수용시키도록, 정렬 지그 (100) 를 유지면 (201) 에 재치한다. 정렬 지그 (100) 가 유지 부재 (200) 의 유지면 (201) 에 재치됨으로써, 수용부 (101) 의 하면측의 개구가 막힌 상태가 된다.The alignment jig 100 is mounted on the holding surface 201 so that the semiconductor chip CP held by the holding surface 201 is accommodated in the accommodating part 101 . When the alignment jig 100 is mounted on the holding surface 201 of the holding member 200 , the opening on the lower surface side of the accommodating part 101 is closed.

지그 재치 공정에 있어서도, 복수의 반도체 칩 (CP) 을 유지면 (201) 에 흡착 유지시켜 두는 것이 바람직하다.Also in the jig mounting process, it is preferable to make the holding surface 201 adsorb|suck and hold the some semiconductor chip CP.

다이싱 후의 반도체 칩 (CP) 이 격자상으로 배열되어 있는 경우, 수용부 (101) 에 반도체 칩 (CP) 을 수용하기 쉽게 하는 관점에서, 격자상으로 수용부 (101) 가 배열된 정렬 지그 (100) 를 사용하는 것이 바람직하다.When the semiconductor chips CP after dicing are arranged in a lattice form, from the viewpoint of making it easy to accommodate the semiconductor chips CP in the accommodating portion 101, an alignment jig ( 100) is preferably used.

[반도체 칩 정렬 공정][Semiconductor chip alignment process]

지그 재치 공정 후, 정렬 지그 (100) 를 사용하여 복수의 반도체 칩 (CP) 을 정렬시키는 반도체 칩 정렬 공정을 실시한다. 반도체 칩 정렬 공정은, 전술한 반도체 칩의 정렬 방법과 동일하게 실시할 수 있다.After the jig mounting step, a semiconductor chip alignment step of aligning the plurality of semiconductor chips CP using the alignment jig 100 is performed. The semiconductor chip alignment process may be performed in the same manner as the semiconductor chip alignment method described above.

본 실시형태에서는, 정렬 지그 (100) 를 움직여 반도체 칩 (CP) 의 측면에 수용부 (101) 의 벽부 (102) 를 맞닿게 하는 방법의 양태를 예로 들어 설명한다.In this embodiment, the aspect of the method of moving the alignment jig 100 and making the wall part 102 of the accommodating part 101 abut against the side surface of the semiconductor chip CP is mentioned as an example and demonstrated.

먼저, 파지 수단을 사용하여 정렬 지그 (100) 의 본체부 (110) 의 외측 프레임 (110A) 을 파지한다. 파지 수단은, 도시되지 않은 구동 장치와 접속되어 있다. 이 구동 장치에 의해 정렬 지그 (100) 를 이동시켜, 반도체 칩 (CP) 의 측면에 정렬 지그 (100) 의 벽부 (102) 를 맞닿게 한다. 정렬 지그 (100) 를 이동시키는 차례 및 방향은, 전술한 도 2b 의 화살표 방향 2B 및 도 2c 의 화살표 방향 2C 의 차례 및 방향에 한정되지 않는다. 구동 장치는, 정렬 지그 (100) 를 유지면 (201) 을 따라, 임의의 방향으로 이동 가능하게 구성되어 있는 것이 바람직하다. 정렬 지그 (100) 를 이동시킬 때에는, 정렬 지그 (100) 를 유지면 (201) 으로부터 이간시키고, 유지면 (201) 을 따라 이동시키는 것이 바람직하다. 또, 유지면 (201) 에 접촉시킨 채로 정렬 지그 (100) 를 이동시켜도 된다.First, the outer frame 110A of the main body 110 of the alignment jig 100 is gripped using a gripping means. The holding means is connected to a drive device (not shown). The alignment jig 100 is moved by this driving device so that the wall portion 102 of the alignment jig 100 is brought into contact with the side surface of the semiconductor chip CP. The order and direction of moving the alignment jig 100 are not limited to the order and direction of the arrow direction 2B of FIG. 2B and the arrow direction 2C of FIG. 2C mentioned above. It is preferable that the drive apparatus is comprised so that the alignment jig 100 is movable in arbitrary directions along the holding surface 201. As shown in FIG. When moving the alignment jig 100 , it is preferable to separate the alignment jig 100 from the holding surface 201 and move it along the holding surface 201 . Further, the alignment jig 100 may be moved while being in contact with the holding surface 201 .

반도체 칩 정렬 공정을 실시하는 동안은, 유지 부재 (200) 의 감압 수단에 의한 흡착 유지를 해제하거나, 흡착 유지력을 저하시키거나 함으로써, 반도체 칩 (CP) 을 이동시키기 쉽게 할 수 있다. 또한, 구동 장치는, 도시되지 않은 검지 수단을 가지고 있어도 된다. 검지 수단으로 유지면 (201) 에 재치된 반도체 칩 (CP) 의 위치를 검지시켜도 된다. 구동 장치는, 검지 수단의 검지 결과에 기초하여 반도체 칩 (CP) 의 이동량이나 이동 방향을 제어하는 제어 수단을 가지고 있어도 된다. 구동 장치에 있어서, 파지 수단, 검지 수단, 및 제어 수단을 연동시켜도 된다.During the semiconductor chip alignment process, the semiconductor chip CP can be easily moved by canceling the adsorption holding by the pressure reducing means of the holding member 200 or reducing the adsorption holding force. In addition, the drive device may have a detection means (not shown). You may detect the position of the semiconductor chip CP mounted on the holding surface 201 by a detection means. The drive device may have a control means for controlling the movement amount and movement direction of the semiconductor chip CP based on the detection result of the detection means. In the drive device, the gripping means, the detecting means, and the control means may be interlocked.

복수의 반도체 칩 (CP) 을 정렬시키는 방법으로는, 상기 서술한 방법에 한정되지 않는다. 예를 들어, 정렬 지그 (100) 를 이동시키는 것이 아니라, 유지 부재 (200) 를 이동시켜, 정렬 지그 (100) 와 반도체 칩 (CP) 을 맞닿게 하는 방법이어도 된다. 이 방법의 경우도, 유지 부재 (200) 의 감압 수단에 의한 흡착 유지를 해제하거나, 흡착 유지력을 저하시키거나 하는 것이 바람직하다.As a method of aligning a plurality of semiconductor chips CP, it is not limited to the method mentioned above. For example, the method of moving the holding member 200 instead of moving the alignment jig 100 may be used to bring the alignment jig 100 into contact with the semiconductor chip CP. Also in the case of this method, it is preferable to cancel|release the adsorption|suction holding|maintenance by the pressure reduction means of the holding member 200, or to reduce adsorption|suction holding force.

또, 복수의 반도체 칩 (CP) 을 정렬시키는 방법으로는, 정렬 지그 (100) 및 유지 부재 (200) 의 양방을 이동시켜, 정렬 지그 (100) 와 반도체 칩 (CP) 을 맞닿게 하는 방법이어도 된다. 이 방법의 경우도, 유지 부재 (200) 의 감압 수단에 의한 흡착 유지를 해제하거나, 흡착 유지력을 저하시키거나 하는 것이 바람직하다.Moreover, as a method of aligning the plurality of semiconductor chips CP, both of the alignment jig 100 and the holding member 200 are moved to bring the alignment jig 100 and the semiconductor chip CP into contact. do. Also in the case of this method, it is preferable to cancel|release the adsorption|suction holding|maintenance by the pressure reduction means of the holding member 200, or to reduce adsorption|suction holding force.

[제 3 전사 공정][Third transfer process]

도 7a 에는, 반도체 칩 정렬 공정에 있어서 정렬된 반도체 칩 (CP) 을 제 4 점착 시트로서의 표면 보호 시트 (40) 에 전사하는 공정 (제 3 전사 공정이라고 칭하는 경우가 있다) 을 설명하는 도면이 나타나 있다.Fig. 7A is a diagram for explaining a step (sometimes referred to as a third transfer step) of transferring the aligned semiconductor chips CP to the surface protection sheet 40 as the fourth adhesive sheet in the semiconductor chip alignment step. have.

정렬된 복수의 반도체 칩 (CP) 의 회로면 (W1) 에 표면 보호 시트 (40) 를 첩착한다. 본 실시형태에서는, 반도체 칩 (CP) 을 표면 보호 시트 (40) 에 첩착시키지만, 정렬 지그 (100) 를 표면 보호 시트 (40) 에 첩착시키지 않는다.A surface protection sheet 40 is adhered to the circuit surface W1 of the aligned plurality of semiconductor chips CP. In the present embodiment, the semiconductor chip CP is adhered to the surface protection sheet 40 , but the alignment jig 100 is not adhered to the surface protection sheet 40 .

표면 보호 시트 (40) 는, 제 4 기재 필름 (41) 과, 제 4 점착제층 (42) 을 갖는다. 표면 보호 시트 (40) 는, 회로면 (W1) 을 제 4 점착제층 (42) 으로 덮도록 첩착되는 것이 바람직하다.The surface protection sheet 40 has the 4th base film 41 and the 4th adhesive layer 42. As shown in FIG. It is preferable that the surface protection sheet 40 is affixed so that the circuit surface W1 may be covered with the 4th adhesive layer 42. As shown in FIG.

표면 보호 시트 (40) 의 재질은, 특별히 한정되지 않는다. 제 4 기재 필름 (41) 의 재질로는, 예를 들어, 제 1 기재 필름 (11) 에 대해 예시한 재질과 동일한 재질을 들 수 있다.The material of the surface protection sheet 40 is not specifically limited. As a material of the 4th base film 41, the same material as the material illustrated with respect to the 1st base film 11 is mentioned, for example.

제 4 점착제층 (42) 은, 제 4 기재 필름 (41) 에 적층되어 있다. 제 4 점착제층 (42) 에 포함되는 점착제는, 특별히 한정되지 않고, 여러 가지 종류의 점착제를 제 4 점착제층 (42) 에 적용할 수 있다. 제 4 점착제층 (42) 에 포함되는 점착제로는, 예를 들어, 제 1 점착제층 (12) 에 대해 설명한 점착제와 동일한 점착제를 들 수 있다. 또한, 점착제의 종류는, 용도 및 첩착되는 피착체의 종류 등을 고려하여 선택된다. 제 4 점착제층 (42) 에도, 에너지선 중합성 화합물이 배합되어 있어도 된다.The 4th adhesive layer 42 is laminated|stacked on the 4th base film 41. As shown in FIG. The adhesive contained in the 4th adhesive layer 42 is not specifically limited, Various types of adhesives can be applied to the 4th adhesive layer 42. As shown in FIG. As an adhesive contained in the 4th adhesive layer 42, the adhesive similar to the adhesive demonstrated about the 1st adhesive layer 12 is mentioned, for example. In addition, the kind of adhesive is selected in consideration of a use, the kind of to-be-adhered body, etc. to be adhered. An energy-beam polymerizable compound may be mix|blended also with the 4th adhesive layer 42. As shown in FIG.

표면 보호 시트 (40) 는, 내열성을 갖는 것이 바람직하다. 후술하는 봉지 부재가 열경화성 수지인 경우, 예를 들어, 열경화성 수지의 경화 온도는, 120 ℃ ∼ 180 ℃ 정도이고, 가열 시간은, 30 분 ∼ 2 시간 정도이다. 표면 보호 시트 (40) 는, 봉지 부재를 열경화시킬 때, 주름이 생기지 않는 내열성을 갖는 것이 바람직하다. 또, 표면 보호 시트 (40) 는, 열경화 프로세스 후에, 반도체 칩 (CP) 으로부터 박리 가능한 재질로 구성되어 있는 것이 바람직하다.It is preferable that the surface protection sheet 40 has heat resistance. When the sealing member mentioned later is a thermosetting resin, the hardening temperature of a thermosetting resin is about 120 degreeC - about 180 degreeC, for example, and a heating time is about 30 minutes - about 2 hours. When the surface protection sheet 40 thermosets a sealing member, it is preferable to have heat resistance which does not produce wrinkles. Moreover, it is preferable that the surface protection sheet 40 is comprised with the material which can peel from the semiconductor chip CP after a thermosetting process.

[봉지 공정][Encapsulation process]

도 7b 에는, 표면 보호 시트 (40) 에 의해 유지된 복수의 반도체 칩 (CP) 을 봉지하는 공정 (봉지 공정이라고 칭하는 경우가 있다) 을 설명하는 도면이 나타나 있다.The figure explaining the process (it may be called a sealing process) of sealing the some semiconductor chip CP hold|maintained by the surface protection sheet 40 is shown by FIG. 7B.

회로면 (W1) 을 남기고 복수의 반도체 칩 (CP) 을, 봉지 부재 (60) 에 의해 덮음으로써 봉지체 (3) 가 형성된다. 복수의 반도체 칩 (CP) 사이에도 봉지 부재 (60) 가 충전되어 있다. 본 실시형태에서는, 표면 보호 시트 (40) 에 의해 회로면 (W1) 및 회로 (W2) 가 덮여 있으므로, 봉지 부재 (60) 로 회로면 (W1) 이 덮이는 것을 방지할 수 있다.The sealing body 3 is formed by leaving the circuit surface W1 and covering the some semiconductor chip CP with the sealing member 60. As shown in FIG. The sealing member 60 is also filled between the plurality of semiconductor chips CP. In this embodiment, since the circuit surface W1 and the circuit W2 are covered with the surface protection sheet 40, it can prevent that the circuit surface W1 is covered with the sealing member 60. As shown in FIG.

봉지 공정에 의해, 소정 거리씩 이간한 복수의 반도체 칩 (CP) 이 봉지 부재에 매립된 봉지체 (3) 가 얻어진다. 봉지 공정에 있어서는, 복수의 반도체 칩 (CP) 은, 거리 D2 가 유지된 상태에서, 봉지 부재 (60) 에 의해 덮이는 것이 바람직하다.By a sealing process, the sealing body 3 in which the some semiconductor chip CP spaced apart by a predetermined distance was embedded in the sealing member is obtained. In a sealing process, it is preferable that the some semiconductor chip CP is covered with the sealing member 60 in the state in which the distance D2 was maintained.

봉지 부재 (60) 로 복수의 반도체 칩 (CP) 을 덮는 방법은, 특별히 한정되지 않는다. 예를 들어, 금형 내에, 표면 보호 시트 (40) 로 회로면 (W1) 을 덮은 채로 복수의 반도체 칩 (CP) 을 수용하고, 금형 내에 유동성의 수지 재료를 주입하여, 수지 재료를 경화시키는 방법을 채용해도 된다. 또, 시트상의 봉지 수지를 복수의 반도체 칩 (CP) 의 이면 (W3) 을 덮도록 재치하고, 봉지 수지를 가열함으로써, 복수의 반도체 칩 (CP) 을 봉지 수지에 매립시키는 방법을 채용해도 된다. 봉지 부재 (60) 의 재질로는, 예를 들어, 에폭시 수지 등을 들 수 있다. 봉지 부재 (60) 로서 사용되는 에폭시 수지에는, 예를 들어, 페놀 수지, 엘라스토머, 무기 충전재, 및 경화 촉진제 등이 포함되어 있어도 된다.The method of covering the some semiconductor chip CP with the sealing member 60 is not specifically limited. For example, a method of accommodating a plurality of semiconductor chips CP in a mold while covering the circuit surface W1 with the surface protection sheet 40, injecting a fluid resin material into the mold, and curing the resin material may be hired Moreover, you may employ|adopt the method of embedding the some semiconductor chip CP in sealing resin by mounting sheet-like sealing resin so that the back surface W3 of the some semiconductor chip CP may be covered, and heating the sealing resin. As a material of the sealing member 60, an epoxy resin etc. are mentioned, for example. The epoxy resin used as the sealing member 60 may contain a phenol resin, an elastomer, an inorganic filler, a hardening accelerator, etc., for example.

봉지 공정 후, 표면 보호 시트 (40) 가 박리되면, 반도체 칩 (CP) 의 회로면 (W1) 및 봉지체 (3) 의 표면 보호 시트 (40) 와 접촉하고 있던 면 (3S) 이 노출된다.When the surface protection sheet 40 is peeled off after a sealing process, the circuit surface W1 of the semiconductor chip CP, and the surface 3S which were in contact with the surface protection sheet 40 of the sealing body 3 are exposed.

[반도체 패키지의 제조 공정][Semiconductor package manufacturing process]

도 8a, 도 8b 및 도 8c (이들을 종합하여 도 8 이라고 칭하는 경우가 있다), 그리고 도 9a, 도 9b 및 도 9c (이들을 종합하여 도 9 라고 칭하는 경우가 있다) 에는, 복수의 반도체 칩 (CP) 을 사용하여 반도체 패키지를 제조하는 공정을 설명하는 도면이 나타나 있다. 본 실시형태는, 이와 같은 반도체 패키지의 제조 공정을 포함하고 있는 것이 바람직하다.8A, 8B and 8C (these may be collectively referred to as FIG. 8), and FIGS. 9A, 9B and 9C (these may be collectively referred to as FIG. 9), a plurality of semiconductor chips (CP ) is a diagram for explaining a process of manufacturing a semiconductor package using It is preferable that this embodiment includes the manufacturing process of such a semiconductor package.

[재배선층 형성 공정][Rewiring Layer Formation Process]

도 8a 에는, 표면 보호 시트 (40) 를 박리한 후의 봉지체 (3) 의 단면도가 나타나 있다. 본 실시형태에서는, 표면 보호 시트 (40) 가 박리된 후의 봉지체 (3) 에 재배선층을 형성하는 재배선층 형성 공정을 추가로 포함하는 것이 바람직하다. 재배선층 형성 공정에 있어서는, 노출된 복수의 반도체 칩 (CP) 의 회로 (W2) 와 접속하는 재배선을, 회로면 (W1) 의 위 및 봉지체 (3) 의 면 (3S) 위에 형성한다. 재배선의 형성에 있어서는, 먼저, 절연층을 봉지체 (3) 에 형성한다.Fig. 8A is a cross-sectional view of the sealing body 3 after the surface protection sheet 40 has been peeled off. In this embodiment, it is preferable to further include the redistribution layer formation process of forming a redistribution layer in the sealing body 3 after the surface protection sheet 40 peels. In the redistribution layer forming step, redistribution lines connected to the circuits W2 of the exposed plurality of semiconductor chips CP are formed on the circuit surface W1 and on the surface 3S of the sealing body 3 . In formation of rewiring, first, an insulating layer is formed in the sealing body 3 .

도 8b 에는, 반도체 칩 (CP) 의 회로면 (W1) 및 봉지체 (3) 의 면 (3S) 에 제 1 절연층 (61) 을 형성하는 공정을 설명하는 단면도가 나타나 있다. 절연성 수지를 포함하는 제 1 절연층 (61) 을, 회로면 (W1) 및 면 (3S) 의 위에, 회로 (W2), 또는 회로 (W2) 의 내부 단자 전극 (W4) 을 노출시키도록 형성한다. 절연성 수지로는, 예를 들어, 폴리이미드 수지, 폴리벤조옥사졸 수지, 및 실리콘 수지 등을 들 수 있다. 내부 단자 전극 (W4) 의 재질은, 도전성 재료이면 한정되지 않고, 예를 들어, 금, 은, 구리, 및 알루미늄 등의 금속, 그리고 합금 등을 들 수 있다.FIG. 8B is a cross-sectional view for explaining the step of forming the first insulating layer 61 on the circuit surface W1 of the semiconductor chip CP and the surface 3S of the sealing body 3 . A first insulating layer 61 made of an insulating resin is formed on the circuit surface W1 and the surface 3S so as to expose the circuit W2 or the internal terminal electrode W4 of the circuit W2. . As insulating resin, polyimide resin, polybenzoxazole resin, a silicone resin, etc. are mentioned, for example. The material of the internal terminal electrode W4 is not limited as long as it is an electroconductive material, For example, metals, such as gold|metal|money, silver, copper, and aluminum, and an alloy, etc. are mentioned.

도 8c 에는, 봉지체 (3) 에 봉지된 반도체 칩 (CP) 과 전기적으로 접속하는 재배선 (5) 을 형성하는 공정을 설명하는 단면도가 나타나 있다. 본 실시형태에서는, 제 1 절연층 (61) 의 형성에 계속해서 재배선 (5) 을 형성한다. 재배선 (5) 의 재질은, 도전성 재료이면 한정되지 않고, 예를 들어, 금, 은, 구리, 및 알루미늄 등의 금속, 그리고 합금 등을 들 수 있다. 재배선 (5) 은, 공지된 방법에 의해 형성할 수 있다.FIG. 8C is a cross-sectional view for explaining a process of forming a rewiring 5 electrically connected to the semiconductor chip CP sealed in the sealing body 3 . In the present embodiment, the rewiring 5 is formed following the formation of the first insulating layer 61 . The material of the rewiring 5 will not be limited if it is an electroconductive material, For example, metals, such as gold|metal|money, silver, copper, and aluminum, and an alloy, etc. are mentioned. The rewiring 5 can be formed by a known method.

도 9a 에는, 재배선 (5) 을 덮는 제 2 절연층 (62) 을 형성하는 공정을 설명하는 단면도가 나타나 있다. 재배선 (5) 은, 외부 단자 전극용의 외부 전극 패드 (5A) 를 갖는다. 제 2 절연층 (62) 에는 개구 등을 형성하고, 외부 단자 전극용의 외부 전극 패드 (5A) 를 노출시킨다. 본 실시형태에서는, 외부 전극 패드 (5A) 는, 봉지체 (3) 의 반도체 칩 (CP) 의 영역 (회로면 (W1) 에 대응하는 영역) 내 및 영역 외 (봉지 부재 (60) 상의 면 (3S) 에 대응하는 영역) 에 노출시키고 있다. 또, 재배선 (5) 은, 외부 전극 패드 (5A) 가 어레이상으로 배치되도록, 봉지체 (3) 의 면 (3S) 에 형성되어 있다. 본 실시형태에서는, 봉지체 (3) 가 반도체 칩 (CP) 의 영역 외에 외부 전극 패드 (5A) 를 노출시키는 구조를 가지므로, 팬 아웃형의 WLP 를 얻을 수 있다.9A is a cross-sectional view for explaining the step of forming the second insulating layer 62 covering the rewiring 5 . The rewiring 5 has an external electrode pad 5A for external terminal electrodes. An opening etc. are formed in the 2nd insulating layer 62, and the external electrode pad 5A for external terminal electrodes is exposed. In the present embodiment, the external electrode pad 5A is disposed within the region (region corresponding to the circuit surface W1) of the semiconductor chip CP of the encapsulant 3 and outside the region (the surface on the sealing member 60 ( 3S)). Moreover, the rewiring 5 is formed in the surface 3S of the sealing body 3 so that the external electrode pads 5A may be arrange|positioned in the form of an array. In this embodiment, since the sealing body 3 has a structure which exposes the external electrode pad 5A other than the area|region of the semiconductor chip CP, a fan-out type WLP can be obtained.

[외부 단자 전극과의 접속 공정][Connection process with external terminal electrode]

도 9b 에는, 봉지체 (3) 의 외부 전극 패드 (5A) 에 외부 단자 전극을 접속시키는 공정을 설명하는 단면도가 나타나 있다. 제 2 절연층 (62) 으로부터 노출되는 외부 전극 패드 (5A) 에, 솔더 볼 등의 외부 단자 전극 (7) 을 재치하고, 솔더 접합 등에 의해, 외부 단자 전극 (7) 과 외부 전극 패드 (5A) 를 전기적으로 접속시킨다. 솔더 볼의 재질은, 특별히 한정되지 않고, 예를 들어, 함연 (含鉛) 솔더 및 무연 솔더 등을 들 수 있다.9B is a cross-sectional view for explaining a step of connecting the external terminal electrode to the external electrode pad 5A of the sealing body 3 . An external terminal electrode 7 such as a solder ball is placed on the external electrode pad 5A exposed from the second insulating layer 62, and the external terminal electrode 7 and the external electrode pad 5A are formed by solder bonding or the like. electrically connect to The material of a solder ball is not specifically limited, For example, lead-containing solder, lead-free solder, etc. are mentioned.

[제 2 다이싱 공정][Second dicing process]

도 9c 에는, 외부 단자 전극 (7) 이 접속된 봉지체 (3) 를 개편화하는 공정 (제 2 다이싱 공정이라고 칭하는 경우가 있다) 을 설명하는 단면도가 나타나 있다. 이 제 2 다이싱 공정에서는, 봉지체 (3) 를 반도체 칩 (CP) 단위로 개편화한다. 봉지체 (3) 를 개편화하는 방법은, 특별히 한정되지 않는다. 예를 들어, 전술한 반도체 웨이퍼 (W) 를 다이싱한 방법과 동일한 방법을 채용하여, 봉지체 (3) 를 개편화할 수 있다. 봉지체 (3) 를 개편화하는 공정은, 봉지체 (3) 를 다이싱 시트 등의 점착 시트에 첩착시켜 실시해도 된다.Fig. 9C is a cross-sectional view for explaining a step (sometimes referred to as a second dicing step) of separating the sealing body 3 to which the external terminal electrode 7 is connected into pieces. In this 2nd dicing process, the sealing body 3 is segmented into semiconductor chip (CP) unit. The method of dividing the sealing body 3 into pieces is not specifically limited. For example, the method similar to the method which diced the semiconductor wafer W mentioned above is employ|adopted and the sealing body 3 can be divided into pieces. The process of separating the sealing body 3 into pieces may be performed by sticking the sealing body 3 to adhesive sheets, such as a dicing sheet.

봉지체 (3) 를 개편화함으로써, 반도체 칩 (CP) 단위의 반도체 패키지 (1) 가 제조된다. 상기 서술한 바와 같이 반도체 칩 (CP) 의 영역 외에 팬 아웃시킨 외부 전극 패드 (5A) 에 외부 단자 전극 (7) 을 접속시킨 반도체 패키지 (1) 는, 팬 아웃형의 웨이퍼 레벨 패키지 (FO-WLP) 로서 제조된다.By separating the sealing body 3 into pieces, the semiconductor package 1 of the semiconductor chip CP unit is manufactured. As described above, the semiconductor package 1 in which the external terminal electrode 7 is connected to the external electrode pad 5A fanned out outside the region of the semiconductor chip CP is a fan-out type wafer level package (FO-WLP). ) is prepared as

[실장 공정][Mounting process]

본 실시형태에서는, 개편화된 반도체 패키지 (1) 를, 프린트 배선 기판 등에 실장하는 공정을 포함하는 것도 바람직하다.In this embodiment, it is also preferable to include the process of mounting the separated semiconductor package 1 on a printed wiring board etc.

·실시형태의 효과・Effect of embodiment

본 실시형태에 관련된 정렬 지그 (100) 및 정렬 방법에 의하면, 간이하고 또한 신속하게, 복수의 반도체 칩 (CP) 을 보다 균등한 간격으로 정렬시킬 수 있다.According to the alignment jig 100 and the alignment method according to the present embodiment, it is possible to simply and quickly align the plurality of semiconductor chips CP at more even intervals.

본 실시형태에 관련된 정렬 지그 (100) 및 정렬 방법에 의하면, 반도체 칩 (CP) 의 칩 각부 (cp3) 가 정렬 지그 (100) 의 수용 각부 (103) 에 접촉하기 어려워진다. 그 때문에, 반도체 칩 (CP) 의 각부 등의 정점 부분의 손상을 방지할 수 있다. 반도체 칩 (CP) 의 두께가 얇은 경우, 또는 반도체 칩 (CP) 이 취약한 경우에는, 본 실시형태에 관련된 정렬 지그 (100) 및 정렬 방법은, 반도체 칩 (CP) 의 손상을 방지하는 관점에서, 더욱 바람직하다.According to the alignment jig 100 and the alignment method according to the present embodiment, it becomes difficult for the chip corner portion cp3 of the semiconductor chip CP to contact the receiving corner portion 103 of the alignment jig 100 . Therefore, damage to vertices, such as corners of the semiconductor chip CP, can be prevented. When the thickness of the semiconductor chip CP is thin, or when the semiconductor chip CP is fragile, the alignment jig 100 and the alignment method according to the present embodiment, from the viewpoint of preventing damage to the semiconductor chip CP, more preferably.

본 실시형태에 관련된 반도체 장치의 제조 방법에 의하면, 반도체 칩 정렬 공정에 있어서, 정렬 지그 (100) 를 사용한 정렬 방법을 실시하기 위해, 복수의 반도체 칩 (CP) 을 균등한 간격으로 정렬시킨 후에, 봉지 공정이나 반도체 패키지 공정을 실시할 수 있다. 그 때문에, 봉지체 (3) 에 있어서는, 복수의 반도체 칩 (CP) 이 보다 균등한 간격으로 봉지되어 있다. 또한 복수의 반도체 칩 (CP) 이 균등한 간격으로 봉지되어 있기 때문에, 재배선층 형성 공정에 있어서, 복수의 반도체 칩 (CP) 의 회로 (W2) 와, 재배선 (5) 의 접속 위치의 위치 어긋남을 억제할 수 있다.According to the manufacturing method of the semiconductor device according to the present embodiment, in the semiconductor chip alignment step, in order to perform the alignment method using the alignment jig 100, after aligning the plurality of semiconductor chips CP at equal intervals, An encapsulation process or a semiconductor package process may be performed. Therefore, in the sealing body 3, the some semiconductor chip CP is sealed by more even space|interval. In addition, since the plurality of semiconductor chips CP are sealed at equal intervals, in the redistribution layer forming step, the positional displacement of the connection position between the circuit W2 of the plurality of semiconductor chips CP and the redistribution 5 . can be suppressed.

본 실시형태에 관련된 반도체 장치의 제조 방법은, FO-WLP 타입의 반도체 패키지 (1) 를 제조하는 프로세스에 대한 적합성이 우수하다. 구체적으로는, 본 실시형태에 의하면, FO-WLP 타입의 반도체 패키지 (1) 에 있어서의 칩 간격의 균등성 및 정확성을 향상시킬 수 있다.The semiconductor device manufacturing method which concerns on this embodiment is excellent in the suitability with respect to the process of manufacturing the FO-WLP type semiconductor package 1 . Specifically, according to this embodiment, the uniformity and accuracy of the chip spacing in the FO-WLP type semiconductor package 1 can be improved.

〔제 2 실시형태〕[Second Embodiment]

다음으로, 본 발명의 제 2 실시형태에 대해 설명한다. 또한, 이하의 설명에서는, 이미 설명한 부분과 동일한 부분에 대해서는, 그 설명을 생략한다.Next, a second embodiment of the present invention will be described. In addition, in the following description, about the same part as the part already demonstrated, the description is abbreviate|omitted.

본 실시형태에 관련된 반도체 장치의 제조 방법은, 반도체 웨이퍼 (W) 를 사용하여 반도체 칩 (CP) 으로 개편화하는 공정으로부터, 복수의 반도체 칩 (CP) 끼리의 간격을 넓히는 공정까지에 대해, 제 1 실시형태에 관련된 반도체 장치의 제조 방법과 주로 상이하다. 그 밖의 점은, 제 2 실시형태와 제 1 실시형태는 동일하기 때문에, 설명을 생략 또는 간략화한다. 또한, 제 1 실시형태에서 설명한 정렬 지그나 정렬 방법에 대해서도, 본 실시형태에 있어서 적용된다.The method for manufacturing a semiconductor device according to the present embodiment includes steps from the step of segmenting into semiconductor chips CP using the semiconductor wafer W to the step of widening the distance between the plurality of semiconductor chips CP. It is mainly different from the manufacturing method of the semiconductor device which concerns on 1 Embodiment. In other respects, since the second embodiment and the first embodiment are the same, the description is omitted or simplified. In addition, the alignment jig and the alignment method demonstrated in 1st Embodiment are also applied in this embodiment.

·반도체 장치의 제조 방법・Semiconductor device manufacturing method

이하, 본 실시형태에 관련된 반도체 장치의 제조 방법에 대해 설명한다.Hereinafter, the manufacturing method of the semiconductor device which concerns on this embodiment is demonstrated.

[홈 형성 공정][grooving process]

도 10a 에는, 반도체 웨이퍼 (W) 의 회로면 (W1) 측으로부터 소정 깊이의 홈을 형성하는 공정 (홈 형성 공정이라고 칭하는 경우가 있다) 을 설명하는 도면이 나타나 있다.FIG. 10A is a view for explaining a step (sometimes referred to as a groove forming step) of forming a groove of a predetermined depth from the circuit surface W1 side of the semiconductor wafer W. In FIG.

반도체 웨이퍼 (W) 는, 제 1 면으로서의 회로면 (W1) 을 갖는다. 회로면 (W1) 에는, 회로 (W2) 가 형성되어 있다.The semiconductor wafer W has a circuit surface W1 as a first surface. A circuit W2 is formed on the circuit surface W1.

홈 형성 공정에 있어서, 회로면 (W1) 측으로부터 다이싱 장치의 다이싱 블레이드 등을 사용하여 반도체 웨이퍼에 절입을 형성한다. 그 때, 반도체 웨이퍼 (W) 의 회로면 (W1) 으로부터, 반도체 웨이퍼 (W) 의 두께보다 얕은 깊이의 절입을 형성하여, 홈 (W5) 을 형성한다. 홈 (W5) 은, 반도체 웨이퍼 (W) 의 회로면 (W1) 에 형성된 복수의 회로 (W2) 를 구획하도록 형성된다. 홈 (W5) 의 깊이는, 목적으로 하는 반도체 칩의 두께보다 약간 깊은 정도이면, 특별히 한정되지 않는다.In the groove forming step, a cut is formed in the semiconductor wafer from the side of the circuit surface W1 using a dicing blade or the like of a dicing apparatus. In that case, from the circuit surface W1 of the semiconductor wafer W, the incision of the depth shallower than the thickness of the semiconductor wafer W is formed, and the groove|channel W5 is formed. The groove W5 is formed so as to partition a plurality of circuits W2 formed in the circuit surface W1 of the semiconductor wafer W. The depth of the groove|channel W5 will not be specifically limited, if it is a grade slightly deeper than the thickness of the target semiconductor chip.

도 10b 에는, 홈 (W5) 의 형성 후, 회로면 (W1) 에 제 3 점착 시트로서의 보호 시트 (30) 가 첩착된 반도체 웨이퍼 (W) 가 나타나 있다.The semiconductor wafer W by which the protective sheet 30 as a 3rd adhesive sheet was stuck to the circuit surface W1 after formation of the groove|channel W5 by FIG. 10B is shown.

본 실시형태에서는, 다음의 연삭 공정에 있어서 반도체 웨이퍼 (W) 를 연삭하기 전에, 반도체 웨이퍼 (W) 의 회로면 (W1) 에 보호 시트 (30) 를 첩착한다. 보호 시트 (30) 는, 회로면 (W1) 및 회로 (W2) 를 보호한다.In this embodiment, before grinding the semiconductor wafer W in the following grinding process, the protection sheet 30 is affixed on the circuit surface W1 of the semiconductor wafer W. The protective sheet 30 protects the circuit surface W1 and the circuit W2.

보호 시트 (30) 는, 제 3 기재 필름 (31) 과, 제 3 점착제층 (32) 을 갖는다. 제 3 점착제층 (32) 은, 제 3 기재 필름 (31) 에 적층되어 있다.The protective sheet 30 has the 3rd base film 31 and the 3rd adhesive layer 32. As shown in FIG. The 3rd adhesive layer 32 is laminated|stacked on the 3rd base film 31.

제 3 기재 필름 (31) 의 재질은, 특별히 한정되지 않는다. 제 3 기재 필름 (31) 의 재질로는, 예를 들어, 폴리염화비닐 수지, 폴리에스테르 수지 (폴리에틸렌테레프탈레이트 등), 아크릴 수지, 폴리카보네이트 수지, 폴리에틸렌 수지, 폴리프로필렌 수지, 아크릴로니트릴·부타디엔·스티렌 수지, 폴리이미드 수지, 폴리우레탄 수지, 및 폴리스티렌 수지 등을 들 수 있다.The material of the 3rd base film 31 is not specifically limited. As a material of the 3rd base film 31, polyvinyl chloride resin, a polyester resin (polyethylene terephthalate etc.), an acrylic resin, a polycarbonate resin, a polyethylene resin, a polypropylene resin, acrylonitrile butadiene, for example. - A styrene resin, a polyimide resin, a polyurethane resin, a polystyrene resin, etc. are mentioned.

제 3 점착제층 (32) 에 포함되는 점착제는, 특별히 한정되지 않고, 여러 가지 종류의 점착제를 제 3 점착제층 (32) 에 적용할 수 있다. 제 3 점착제층 (32) 에 포함되는 점착제로는, 예를 들어, 고무계 점착제, 아크릴계 점착제, 실리콘계 점착제, 폴리에스테르계 점착제, 및 우레탄계 점착제 등을 들 수 있다. 또한, 점착제의 종류는, 용도 및 첩착되는 피착체의 종류 등을 고려하여 선택된다.The adhesive contained in the 3rd adhesive layer 32 is not specifically limited, Various types of adhesives can be applied to the 3rd adhesive layer 32. As an adhesive contained in the 3rd adhesive layer 32, a rubber adhesive, an acrylic adhesive, a silicone adhesive, a polyester adhesive, a urethane adhesive, etc. are mentioned, for example. In addition, the kind of adhesive is selected in consideration of a use, the kind of to-be-adhered body, etc. to be adhered.

제 3 점착제층 (32) 에 에너지선 중합성 화합물이 배합되어 있는 경우에는, 제 3 점착제층 (32) 에 제 3 기재 필름 (31) 측으로부터 에너지선을 조사하여, 에너지선 중합성 화합물을 경화시킨다. 에너지선 중합성 화합물을 경화시키면, 제 3 점착제층 (32) 의 응집력이 높아져, 제 3 점착제층 (32) 과 반도체 웨이퍼 (W) 사이의 점착력이 저하, 또는 소실된다. 에너지선으로는, 예를 들어, 자외선 (UV) 및 전자선 (EB) 등을 들 수 있고, 자외선이 바람직하다. 본 실시형태에 있어서도, 점착력을 저하, 또는 소실시키는 방법으로서, 제 1 실시형태에서 설명한 방법을 채용할 수 있다.When the energy-beam polymeric compound is mix|blended with the 3rd adhesive layer 32, an energy-beam is irradiated to the 3rd adhesive layer 32 from the 3rd base film 31 side, and an energy-beam polymeric compound is hardened. make it When an energy-beam polymeric compound is hardened, the cohesive force of the 3rd adhesive layer 32 will become high, and the adhesive force between the 3rd adhesive layer 32 and the semiconductor wafer W will fall or lose|disappear. As an energy beam, an ultraviolet-ray (UV), an electron beam (EB), etc. are mentioned, for example, An ultraviolet-ray is preferable. Also in this embodiment, the method demonstrated in 1st Embodiment can be employ|adopted as a method of reducing or eliminating adhesive force.

[연삭 공정][Grinding process]

도 10c 에는, 홈 (W5) 을 형성하고, 보호 시트 (30) 를 첩착한 후, 반도체 웨이퍼 (W) 의 제 2 면으로서의 이면 (W6) 을 연삭하는 공정 (연삭 공정이라고 칭하는 경우가 있다) 을 설명하는 도면이 나타나 있다.In FIG. 10C, after forming the groove|channel W5 and affixing the protective sheet 30, the process of grinding the back surface W6 as a 2nd surface of the semiconductor wafer W (it may be called a grinding process) is Explanatory drawings are shown.

보호 시트 (30) 를 첩착한 후, 그라인더 (50) 를 사용하여, 이면 (W6) 측으로부터 반도체 웨이퍼 (W) 를 연삭한다. 연삭에 의해, 반도체 웨이퍼 (W) 의 두께가 얇아져, 최종적으로 반도체 웨이퍼 (W) 는, 복수의 반도체 칩 (CP) 으로 분할된다. 홈 (W5) 의 저부가 제거될 때까지 이면 (W6) 측으로부터 연삭을 실시하여, 반도체 웨이퍼 (W) 를 회로 (W2) 마다 개편화한다. 그 후, 필요에 따라 추가로 이면 연삭을 실시하여, 소정 두께의 반도체 칩 (CP) 을 얻을 수 있다. 본 실시형태에서는, 제 3 면으로서의 이면 (W3) 이 노출될 때까지 연삭한다.After sticking the protective sheet 30, the semiconductor wafer W is ground from the back surface W6 side using the grinder 50. By grinding, the thickness of the semiconductor wafer W becomes thin, and the semiconductor wafer W is finally divided|segmented into the some semiconductor chip CP. It grinds from the back surface W6 side until the bottom of the groove|channel W5 is removed, and the semiconductor wafer W is divided into pieces for every circuit W2. Then, back surface grinding can be performed further as needed, and the semiconductor chip CP of predetermined thickness can be obtained. In this embodiment, it grinds until the back surface W3 as a 3rd surface is exposed.

도 10d 에는, 분할된 복수의 반도체 칩 (CP) 이 보호 시트 (30) 에 유지된 상태가 나타나 있다. 이면 (W3) 이 노출된 반도체 칩 (CP) 이 보호 시트 (30) 에 유지되어 있다.10D shows a state in which a plurality of divided semiconductor chips CP are held by the protective sheet 30 . The semiconductor chip CP with the back surface W3 exposed is held by the protective sheet 30 .

[첩부 (貼付) 공정 (제 2 점착 시트)][Attaching process (second adhesive sheet)]

도 11a 에는, 연삭 공정 후, 제 2 점착 시트 (20) 를, 복수의 반도체 칩 (CP) 에 첩부하는 공정 (첩부 공정이라고 칭하는 경우가 있다) 을 설명하는 도면이 나타나 있다.The figure explaining the process (it may call a sticking process) of sticking the 2nd adhesive sheet 20 to some semiconductor chip CP after a grinding process is shown by FIG. 11A by FIG. 11A.

제 2 점착 시트 (20) 는, 반도체 칩 (CP) 의 이면 (W3) 에 첩착된다. 제 2 점착 시트 (20) 는, 제 2 기재 필름 (21) 과, 제 2 점착제층 (22) 을 갖는다. 제 2 점착 시트 (20) 는, 제 1 실시형태와 동일하다.The 2nd adhesive sheet 20 is affixed on the back surface W3 of the semiconductor chip CP. The 2nd adhesive sheet 20 has the 2nd base film 21 and the 2nd adhesive layer 22. As shown in FIG. The 2nd adhesive sheet 20 is the same as that of 1st Embodiment.

본 실시형태에 있어서, 제 2 점착제층 (22) 의 반도체 웨이퍼 (W) 에 대한 점착력은, 제 3 점착제층 (32) 의 반도체 웨이퍼 (W) 에 대한 점착력보다 큰 것이 바람직하다. 제 2 점착제층 (22) 의 점착력쪽이 크면, 보호 시트 (30) 를 박리하기 쉬워진다.In this embodiment, it is preferable that the adhesive force with respect to the semiconductor wafer W of the 2nd adhesive layer 22 is larger than the adhesive force with respect to the semiconductor wafer W of the 3rd adhesive layer 32. As shown in FIG. When the adhesive force of the 2nd adhesive layer 22 is large, the protective sheet 30 will become easy to peel.

제 2 점착 시트 (20) 는, 제 1 링 프레임에 첩착되어 있어도 된다. 제 1 링 프레임을 사용하는 경우, 제 2 점착 시트 (20) 의 제 2 점착제층 (22) 상에, 제 1 링 프레임을 재치하고, 제 1 링 프레임을 가볍게 가압하여, 제 2 점착 시트 (20) 와 제 1 링 프레임을 고정시킨다. 그 후, 제 1 링 프레임의 환형상의 내측으로 노출되는 제 2 점착제층 (22) 을 반도체 칩 (CP) 의 이면 (W3) 에 꽉 눌러, 제 2 점착 시트 (20) 에 복수의 반도체 칩 (CP) 을 고정시킨다.The second adhesive sheet 20 may be affixed to the first ring frame. When the first ring frame is used, the first ring frame is placed on the second pressure sensitive adhesive layer 22 of the second pressure sensitive adhesive sheet 20, and the first ring frame is lightly pressed against the second pressure sensitive adhesive sheet 20 ) and the first ring frame are fixed. Thereafter, the second pressure-sensitive adhesive layer 22 exposed in the annular shape of the first ring frame is pressed against the back surface W3 of the semiconductor chip CP, and the plurality of semiconductor chips CP are attached to the second pressure-sensitive adhesive sheet 20 . ) is fixed.

[박리 공정][Peeling process]

도 11b 에는, 제 2 점착 시트 (20) 를 복수의 반도체 칩 (CP) 에 첩부한 후에, 보호 시트 (30) 를 박리하는 공정 (박리 공정이라고 칭하는 경우가 있다) 을 설명하는 도면이 나타나 있다. 보호 시트 (30) 를 박리하면, 복수의 반도체 칩 (CP) 의 회로면 (W1) 이 노출된다. 본 실시형태에서는, 도 11b 에 나타낸 바와 같이, 선다이싱법에 의해 분할된 반도체 칩 (CP) 간의 거리를 D3 으로 한다. 거리 D3 은, 예를 들어, 15 ㎛ 이상 110 ㎛ 이하인 것이 바람직하다.After affixing the 2nd adhesive sheet 20 to the some semiconductor chip CP by FIG. 11B, the figure explaining the process of peeling the protective sheet 30 (it may call a peeling process) is shown. When the protective sheet 30 is peeled, the circuit surface W1 of several semiconductor chip CP is exposed. In the present embodiment, as shown in Fig. 11B, the distance between the semiconductor chips CP divided by the sun dicing method is D3. It is preferable that the distance D3 is 15 micrometers or more and 110 micrometers or less, for example.

[익스팬드 공정][Expand process]

도 11c 에는, 복수의 반도체 칩 (CP) 을 유지하는 제 2 점착 시트 (20) 를 길게 늘리는 공정을 설명하는 도면이 나타나 있다.The figure explaining the process of lengthening the 2nd adhesive sheet 20 holding the some semiconductor chip CP is shown by FIG. 11C.

익스팬드 공정에서는, 복수의 반도체 칩 (CP) 간의 간격을 더욱 넓힌다. 익스팬드 공정에 있어서 제 2 점착 시트 (20) 를 길게 늘리는 방법은, 특별히 한정되지 않는다. 제 2 점착 시트 (20) 를 길게 늘리는 방법으로는, 예를 들어, 환상의 익스팬더, 또는 원상의 익스팬더를 제 2 점착 시트 (20) 에 꽉 눌러 제 2 점착 시트 (20) 를 길게 늘리는 방법, 및 파지 부재 등을 사용하여 제 2 점착 시트 (20) 의 외주부를 잡아, 제 2 점착 시트 (20) 를 길게 늘리는 방법 등을 들 수 있다.In the expand process, the spacing between the plurality of semiconductor chips CP is further increased. The method of lengthening the 2nd adhesive sheet 20 in an expand process is not specifically limited. As a method of elongating the second pressure-sensitive adhesive sheet 20, for example, a method of elongating the second pressure-sensitive adhesive sheet 20 by pressing an annular expander or a circular expander against the second pressure-sensitive adhesive sheet 20, and The method of holding the outer peripheral part of the 2nd adhesive sheet 20 using a holding|gripping tool etc. and extending the 2nd adhesive sheet 20 elongate, etc. are mentioned.

본 실시형태에서는, 도 11c 에 나타낸 바와 같이, 익스팬드 공정 후의 반도체 칩 (CP) 간의 거리를 D4 로 한다. 거리 D4 는, 거리 D3 보다 크다. 거리 D4 는, 예를 들어, 200 ㎛ 이상 5000 ㎛ 이하인 것이 바람직하다.In the present embodiment, as shown in Fig. 11C, the distance between the semiconductor chips CP after the expand process is D4. The distance D4 is greater than the distance D3. It is preferable that the distance D4 is 200 micrometers or more and 5000 micrometers or less, for example.

[전사 공정][Transfer process]

도 12a 에는, 익스팬드 공정 후에, 반도체 칩 (CP) 을 제 4 점착 시트로서의 표면 보호 시트 (40) 에 전사하는 공정 (제 4 전사 공정이라고 칭하는 경우가 있다) 을 설명하는 도면이 나타나 있다. 표면 보호 시트 (40) 는, 제 1 실시형태와 동일하다.A figure explaining the process (it may be called a 4th transfer process) of transferring the semiconductor chip CP to the surface protection sheet 40 as a 4th adhesive sheet is shown by FIG. 12A after an expand process. The surface protection sheet 40 is the same as that of the first embodiment.

제 4 전사 공정에 있어서, 복수의 반도체 칩 (CP) 의 회로면 (W1) 에 표면 보호 시트 (40) 를 첩착한다.4th transfer process WHEREIN: The surface protection sheet 40 is affixed to the circuit surface W1 of some semiconductor chip CP.

[박리 공정][Peeling process]

도 12b 에는, 제 2 점착 시트 (20) 를 복수의 반도체 칩 (CP) 으로부터 벗기는 공정을 설명하는 도면이 나타나 있다. 제 2 점착 시트 (20) 를 벗김으로써, 반도체 칩 (CP) 의 이면 (W3) 을 노출시킨다.The figure explaining the process of peeling the 2nd adhesive sheet 20 from the some semiconductor chip CP is shown by FIG. 12B. By peeling off the 2nd adhesive sheet 20, the back surface W3 of the semiconductor chip CP is exposed.

[전사 공정][Transfer process]

제 2 점착 시트 (20) 를 벗기고, 반도체 칩 (CP) 의 이면 (W3) 을 노출시킨 후, 제 1 실시형태의 제 2 전사 공정과 동일하게, 복수의 반도체 칩 (CP) 을 유지 부재 (200) 의 유지면 (201) 에 전사시키는 공정을 실시한다.After peeling off the 2nd adhesive sheet 20 and exposing the back surface W3 of the semiconductor chip CP, similarly to the 2nd transfer process of 1st Embodiment, the some semiconductor chip CP is holding member 200 ) to be transferred to the holding surface 201 of the ).

복수의 반도체 칩 (CP) 을 유지면 (201) 에 전사 후, 반도체 칩 정렬 공정 이후에는, 제 1 실시형태와 동일하게 하여 실시할 수 있다.After transferring the plurality of semiconductor chips CP to the holding surface 201 and after the semiconductor chip alignment step, it can be carried out in the same manner as in the first embodiment.

·실시형태의 효과・Effect of embodiment

본 실시형태에 의하면, 제 1 실시형태와 동일한 효과를 발휘한다.According to this embodiment, the effect similar to 1st Embodiment is exhibited.

또한 본 실시형태에 의하면, 이른바 선다이싱법에 의해 반도체 웨이퍼 (W) 를 복수의 반도체 칩 (CP) 으로 분할하기 때문에, 개편화되었을 때의 반도체 칩 (CP) 의 정렬 상태의 흐트러짐을 방지할 수 있다.In addition, according to this embodiment, since the semiconductor wafer W is divided into a plurality of semiconductor chips CP by the so-called sun dicing method, it is possible to prevent disorder of the alignment of the semiconductor chips CP when they are separated into pieces. have.

또한 본 실시형태에 의하면, 선다이싱법에 의해 개편화된 복수의 반도체 칩 (CP) 을 제 2 점착 시트 (20) 에 첩부하고, 이 제 2 점착 시트 (20) 를 길게 늘려, 복수의 반도체 칩 (CP) 끼리의 간격을 넓힐 수 있다. 익스팬드 공정에 있어서도, 복수의 반도체 칩 (CP) 의 정렬 상태의 흐트러짐을 방지할 수 있다.Further, according to the present embodiment, a plurality of semiconductor chips CP separated into pieces by the sun dicing method are affixed to the second adhesive sheet 20, the second adhesive sheet 20 is elongated, and a plurality of semiconductor chips (CP) It is possible to widen the distance between each other. Also in the expand process, disorder of the alignment state of the some semiconductor chip CP can be prevented.

〔제 3 실시형태〕[Third embodiment]

다음으로, 본 발명의 제 3 실시형태에 대해 설명한다. 또한, 이하의 설명에서는, 이미 설명한 부분과 동일한 부분에 대해서는, 그 설명을 생략한다.Next, a third embodiment of the present invention will be described. In addition, in the following description, about the same part as the part already demonstrated, the description is abbreviate|omitted.

본 실시형태에 관련된 반도체 장치의 제조 방법은, 복수의 반도체 칩 (CP) 을 정렬시킨 후, 표면 보호 시트 (40) 에 전사한 복수의 반도체 칩 (CP) 을 봉지하는 봉지 공정 이후가, 제 1 실시형태에 관련된 반도체 장치의 제조 방법과 주로 상이하다. 그 밖의 점은, 제 3 실시형태와 제 1 실시형태는 동일하기 때문에, 설명을 생략 또는 간략화한다. 또한, 제 1 실시형태에서 설명한 정렬 지그나 정렬 방법에 대해서도, 본 실시형태에 있어서 적용된다.In the manufacturing method of the semiconductor device which concerns on this embodiment, after aligning the some semiconductor chip CP, the sealing process of sealing the some semiconductor chip CP transcribe|transferred to the surface protection sheet 40 is a 1st It is mainly different from the manufacturing method of the semiconductor device which concerns on embodiment. In other respects, since the third embodiment and the first embodiment are the same, the description is omitted or simplified. In addition, the alignment jig and the alignment method demonstrated in 1st Embodiment are also applied in this embodiment.

[프레임 부재 첩착 공정][Frame member attachment process]

도 13a 에는, 표면 보호 시트 (40) 의 제 4 점착제층 (42) 에 프레임 부재 (400) 를 첩착시키는 공정 (프레임 부재 첩착 공정이라고 칭하는 경우가 있다) 을 설명하는 도면이 나타나 있다.Fig. 13A is a view for explaining a step of adhering the frame member 400 to the fourth pressure-sensitive adhesive layer 42 of the surface protection sheet 40 (this may be referred to as a frame member adhering step).

프레임 부재 첩착 공정은, 제 1 실시형태의 도 7a 에 나타내는 제 3 전사 공정을 실시한 후에 실시되는 것이 바람직하다. 프레임 부재 첩착 공정에 있어서, 반도체 칩 (CP) 이 전사된 표면 보호 시트 (40) 에 프레임 부재 (400) 를 첩착시킨다. 표면 보호 시트 (40) 는, 제 1 실시형태와 동일하다.The frame member adhering step is preferably performed after performing the third transfer step shown in Fig. 7A of the first embodiment. In the frame member adhering step, the frame member 400 is attached to the surface protection sheet 40 onto which the semiconductor chip CP has been transferred. The surface protection sheet 40 is the same as that of the first embodiment.

본 실시형태에 관련된 프레임 부재 (400) 는, 격자상으로 형성되고, 복수의 개구부 (401) 를 갖는다. 프레임 부재 (400) 는, 내열성을 갖는 재질로 형성되어 있는 것이 바람직하다. 프레임 부재 (400) 의 재질로는, 예를 들어, 금속, 및 내열성 수지를 들 수 있다. 금속으로는, 예를 들어, 구리, 및 스테인리스 등을 들 수 있다. 내열성 수지로는, 폴리이미드 수지, 및 유리 에폭시 수지 등을 들 수 있다.The frame member 400 according to the present embodiment is formed in a grid shape and has a plurality of openings 401 . It is preferable that the frame member 400 is formed of the material which has heat resistance. As a material of the frame member 400, a metal and heat resistant resin are mentioned, for example. As a metal, copper, stainless steel, etc. are mentioned, for example. As a heat resistant resin, a polyimide resin, a glass epoxy resin, etc. are mentioned.

개구부 (401) 는, 프레임 부재 (400) 의 표리면을 관통하는 구멍이다. 개구부 (401) 의 형상은, 반도체 칩 (CP) 을 프레임 내에 수용 가능하면, 특별히 한정되지 않는다. 개구부 (401) 의 구멍의 깊이도, 반도체 칩 (CP) 을 수용 가능하면, 특별히 한정되지 않는다.The opening 401 is a hole passing through the front and back surfaces of the frame member 400 . The shape of the opening 401 is not particularly limited as long as the semiconductor chip CP can be accommodated in the frame. The depth of the hole of the opening 401 is not particularly limited as long as the semiconductor chip CP can be accommodated.

프레임 부재 (400) 를 표면 보호 시트 (40) 에 첩착할 때에는, 각각의 개구부 (401) 에 반도체 칩 (CP) 이 수용되도록 제 4 점착제층 (42) 에 프레임 부재 (400) 를 첩합한다.When affixing the frame member 400 to the surface protection sheet 40, the frame member 400 is bonded to the 4th adhesive layer 42 so that the semiconductor chip CP may be accommodated in each opening part 401. As shown in FIG.

[봉지 공정][Encapsulation process]

도 13b 에는, 표면 보호 시트 (40) 에 첩착된 반도체 칩 (CP) 및 프레임 부재 (400) 를 봉지하는 공정을 설명하는 도면이 나타나 있다.The figure explaining the process of sealing the semiconductor chip CP and the frame member 400 stuck to the surface protection sheet 40 is shown by FIG. 13B.

봉지 수지 (63) 의 재질은, 열경화성 수지이고, 예를 들어, 에폭시 수지 등을 들 수 있다. 봉지 수지 (63) 로서 사용되는 에폭시 수지에는, 예를 들어, 페놀 수지, 엘라스토머, 무기 충전재, 및 경화 촉진제 등이 포함되어 있어도 된다.The material of the sealing resin 63 is a thermosetting resin, For example, an epoxy resin etc. are mentioned. The epoxy resin used as the sealing resin 63 may contain a phenol resin, an elastomer, an inorganic filler, a hardening accelerator, etc., for example.

봉지 수지 (63) 를 사용하여 반도체 칩 (CP) 및 프레임 부재 (400) 를 덮음으로써 봉지체 (3D) 가 형성된다.The sealing body 3D is formed by covering the semiconductor chip CP and the frame member 400 using the sealing resin 63. As shown in FIG.

봉지 수지 (63) 로 반도체 칩 (CP) 및 프레임 부재 (400) 를 봉지하는 방법은, 특별히 한정되지 않는다. 예를 들어, 시트상의 봉지 수지를 사용하는 방법을 들 수 있다. 반도체 칩 (CP) 및 프레임 부재 (400) 를 덮도록 시트상의 봉지 수지를 재치하고, 봉지 수지를 가열 경화시켜, 봉지 수지층을 형성한다.The method of sealing the semiconductor chip CP and the frame member 400 with the sealing resin 63 is not specifically limited. For example, the method of using sheet-form sealing resin is mentioned. Sheet-shaped sealing resin is mounted so that the semiconductor chip CP and the frame member 400 may be covered, sealing resin is heat-hardened, and the sealing resin layer is formed.

시트상의 봉지 수지를 사용하는 경우에는, 진공 라미네이트법에 의해 반도체 칩 (CP) 및 프레임 부재 (400) 를 봉지하는 것이 바람직하다. 이 진공 라미네이트법에 의해, 반도체 칩 (CP) 과 프레임 부재 (400) 사이에 공극이 생기는 것을 방지할 수 있다. 진공 라미네이트법에 의한 가열 경화의 온도 조건 범위는, 예를 들어, 80 ℃ 이상 120 ℃ 이하이다.When using sheet-shaped sealing resin, it is preferable to seal the semiconductor chip CP and the frame member 400 by the vacuum lamination method. By this vacuum lamination method, it is possible to prevent a gap from being formed between the semiconductor chip CP and the frame member 400 . The temperature condition range for heat curing by the vacuum lamination method is, for example, 80°C or more and 120°C or less.

복수의 반도체 칩 (CP) 을 봉지하여 봉지체 (3D) 를 형성한 후, 반도체 패키지의 제조 공정 이후에는, 제 1 실시형태와 동일하게 하여 실시할 수 있다.After sealing the some semiconductor chip CP and forming the sealing body 3D, after the manufacturing process of a semiconductor package, it can carry out similarly to 1st Embodiment, and can implement.

·실시형태의 효과・Effect of embodiment

본 실시형태에 의하면, 제 1 실시형태와 동일한 효과를 발휘한다.According to this embodiment, the effect similar to 1st Embodiment is exhibited.

또한 본 실시형태에 의하면, 봉지체 (3D) 의 내부에 반도체 칩 (CP) 뿐만 아니라, 프레임 부재 (400) 도 봉지되어 있기 때문에, 봉지체 (3D) 의 강성이 향상된다. 그 결과, 다수의 반도체 칩 (CP) 을 비교적 넓은 면적으로 봉지할 때에도, 본 실시형태에 의하면, 반도체 패키지의 휨을 억제할 수 있다.Moreover, according to this embodiment, since not only the semiconductor chip CP but the frame member 400 are also sealed inside the sealing body 3D, the rigidity of the sealing body 3D improves. As a result, even when sealing many semiconductor chips CP in a comparatively large area, according to this embodiment, the curvature of a semiconductor package can be suppressed.

〔제 4 실시형태〕[Fourth embodiment]

다음으로, 본 발명의 제 4 실시형태에 대해 설명한다. 또한, 이하의 설명에서는, 이미 설명한 부분과 동일한 부분에 대해서는, 그 설명을 생략한다.Next, a fourth embodiment of the present invention will be described. In addition, in the following description, about the same part as the part already demonstrated, the description is abbreviate|omitted.

본 실시형태에 관련된 반도체 장치의 제조 방법은, 복수의 반도체 칩 (CP) 을 유지 부재 (200) 에 전사하기 전에, 미리 정렬 지그 (100) 를 유지 부재 (200) 의 유지면 (201) 에 재치하는 점에서, 제 1 실시형태에 관련된 반도체 장치의 제조 방법과 주로 상이하다. 그 밖의 점은, 본 실시형태와 제 1 실시형태는 동일하기 때문에, 설명을 생략 또는 간략화한다. 또한, 제 1 실시형태에서 설명한 정렬 지그나 정렬 방법에 대해서도, 본 실시형태에 있어서 적용된다.In the method of manufacturing a semiconductor device according to the present embodiment, before transferring the plurality of semiconductor chips CP to the holding member 200 , the alignment jig 100 is previously placed on the holding surface 201 of the holding member 200 . It is mainly different from the manufacturing method of the semiconductor device which concerns on 1st Embodiment in that. In other respects, since this embodiment and 1st Embodiment are the same, description is abbreviate|omitted or simplified. In addition, the alignment jig and the alignment method demonstrated in 1st Embodiment are also applied in this embodiment.

[지그 재치 공정][Jig wit process]

도 14a 에는, 정렬 지그 (100) 를 유지 부재 (200) 의 유지면 (201) 에 재치하는 공정을 설명하는 도면이 나타나 있다. 본 실시형태의 지그 재치 공정은, 미리 유지면 (201) 에 복수의 반도체 칩 (CP) 이 전사되어 있지 않은 점에서, 제 1 실시형태의 지그 재치 공정과 상이하다. 본 실시형태에 있어서, 정렬 지그 (100) 를 유지면 (201) 에 흡착 유지시켜 두는 것이 바람직하다.A figure explaining the process of mounting the alignment jig 100 on the holding surface 201 of the holding member 200 is shown by FIG. 14A. The jig mounting process of this embodiment differs from the jig mounting process of 1st Embodiment in that the some semiconductor chip CP is not previously transcribe|transferred to the holding surface 201. As shown in FIG. In this embodiment, it is preferable to hold the alignment jig 100 by adsorption on the holding surface 201 .

본 실시형태의 지그 재치 공정은, 그 밖의 점에 대해 제 1 실시형태와 동일하기 때문에, 설명을 생략한다.Since the jig mounting process of this embodiment is the same as that of 1st Embodiment about other points, description is abbreviate|omitted.

[전사 공정][Transfer process]

도 14b 에는, 제 1 실시형태에서 설명한 제 2 익스팬드 공정 (도 5b 참조) 후에, 복수의 반도체 칩 (CP) 을 유지 부재 (200) 의 유지면 (201) 에 전사시키는 공정을 설명하는 도면이 나타나 있다.FIG. 14B is a view for explaining a process of transferring the plurality of semiconductor chips CP to the holding surface 201 of the holding member 200 after the second expanding process (refer to FIG. 5B ) explained in the first embodiment. is appearing

본 실시형태의 전사 공정은, 미리 유지면 (201) 에 정렬 지그 (100) 가 재치되어 있는 점에서, 제 1 실시형태의 제 2 전사 공정과 상이하다. 본 실시형태의 전사 공정에 있어서는, 제 2 점착 시트 (20) 에 유지된 복수의 반도체 칩 (CP) 의 이면 (W3) 을 유지면 (201) 을 향하여 재치한다. 반도체 칩 (CP) 은, 정렬 지그 (100) 의 수용부 (101) 에 수용되도록 재치한다. 본 실시형태에 있어서, 정렬 지그 (100) 를 유지면 (201) 에 흡착 유지시켜 둠으로써, 전사 공정을 실시할 때에 정렬 지그 (100) 가 유지면 (201) 의 위를 이동하는 것을 방지할 수 있다. 본 실시형태의 전사 공정에 있어서, 정렬 지그의 이동을 방지함으로써, 반도체 칩 (CP) 과 정렬 지그 (100) 의 접촉을 방지할 수 있다.The transfer process of this embodiment differs from the 2nd transfer process of 1st Embodiment in that the alignment jig 100 is previously mounted on the holding surface 201. As shown in FIG. In the transfer process of this embodiment, the back surface W3 of the some semiconductor chip CP hold|maintained by the 2nd adhesive sheet 20 is mounted toward the holding surface 201. The semiconductor chip CP is mounted so that it may be accommodated in the accommodation part 101 of the alignment jig 100 . In the present embodiment, by adsorbing and holding the alignment jig 100 on the holding surface 201 , it is possible to prevent the alignment jig 100 from moving on the holding surface 201 when performing the transfer step. have. In the transfer process of this embodiment, by preventing the movement of the alignment jig, the contact between the semiconductor chip CP and the alignment jig 100 can be prevented.

[박리 공정][Peeling process]

도 14c 에는, 반도체 칩 (CP) 을 유지면에 재치한 후에, 제 2 점착 시트 (20) 를 반도체 칩 (CP) 으로부터 박리하는 공정을 설명하는 도면이 나타나 있다.After mounting the semiconductor chip CP on the holding surface by FIG. 14C, the figure explaining the process of peeling the 2nd adhesive sheet 20 from the semiconductor chip CP is shown.

제 2 점착 시트 (20) 를 박리할 때에는, 감압 수단을 구동시켜 복수의 반도체 칩 (CP) 을 유지면 (201) 에 흡착 유지시켜 두는 것이 바람직하다. 또한 제 2 점착 시트 (20) 를 박리할 때에는, 정렬 지그 (100) 도 유지면 (201) 에 흡착 유지시켜 두는 것이 바람직하다.When peeling the 2nd adhesive sheet 20, it is preferable to drive a pressure reduction means, and to make the holding surface 201 adsorb|suck hold the some semiconductor chip CP. Moreover, when peeling the 2nd adhesive sheet 20, it is preferable to make the holding surface 201 also adsorb|suck and hold the alignment jig 100.

복수의 반도체 칩 (CP) 을 유지 부재 (200) 의 유지면 (201) 에 전사한 후, 반도체 칩 (CP) 을 정렬시키는 공정은, 제 1 실시형태의 반도체 칩 정렬 공정과 동일하게 하여 실시할 수 있다. 반도체 칩 정렬 공정 이후도, 제 1 실시형태와 동일하게 하여 실시할 수 있다.After transferring the plurality of semiconductor chips CP to the holding surface 201 of the holding member 200 , the process of aligning the semiconductor chips CP is performed in the same manner as the semiconductor chip aligning process of the first embodiment. can After the semiconductor chip alignment step, it can be carried out in the same manner as in the first embodiment.

·실시형태의 효과・Effect of embodiment

본 실시형태에 의하면, 제 1 실시형태와 동일한 효과를 발휘한다.According to this embodiment, the effect similar to 1st Embodiment is exhibited.

〔제 5 실시형태〕[Fifth embodiment]

다음으로, 본 발명의 제 5 실시형태에 대해 설명한다. 또한, 이하의 설명에서는, 이미 설명한 부분과 동일한 부분에 대해서는, 그 설명을 생략한다.Next, a fifth embodiment of the present invention will be described. In addition, in the following description, about the same part as the part already demonstrated, the description is abbreviate|omitted.

본 실시형태에 관련된 반도체 장치의 제조 방법은, 복수의 반도체 칩 (CP) 을 정렬시킨 후, 반도체 칩 (CP) 뿐만 아니라, 정렬 지그 (100) 도 함께 표면 보호 시트 (40) 에 전사시키는 점에 있어서, 제 1 실시형태에 관련된 반도체 장치의 제조 방법과 주로 상이하다. 그 밖의 점은, 본 실시형태와 제 1 실시형태는 동일하기 때문에, 설명을 생략 또는 간략화한다. 또한, 제 1 실시형태에서 설명한 정렬 지그나 정렬 방법에 대해서도, 본 실시형태에 있어서 적용된다.In the method for manufacturing a semiconductor device according to the present embodiment, after aligning a plurality of semiconductor chips CP, not only the semiconductor chips CP but also the alignment jig 100 are transferred to the surface protection sheet 40. It is mainly different from the manufacturing method of the semiconductor device which concerns on 1st Embodiment. In other respects, since this embodiment and 1st Embodiment are the same, description is abbreviate|omitted or simplified. In addition, the alignment jig and the alignment method demonstrated in 1st Embodiment are also applied in this embodiment.

[전사 공정][Transfer process]

도 15a 에는, 반도체 칩 정렬 공정에 있어서 정렬된 반도체 칩 (CP) 및 정렬 지그 (100) 를 표면 보호 시트 (40) 에 전사하는 공정을 설명하는 도면이 나타나 있다.15A is a view for explaining a step of transferring the aligned semiconductor chip CP and the alignment jig 100 to the surface protection sheet 40 in the semiconductor chip alignment step.

본 실시형태의 전사 공정은, 제 1 실시형태 또는 제 3 실시형태의 반도체 칩 정렬 공정을 실시한 후에 실시되는 것이 바람직하다.It is preferable that the transfer process of this embodiment is implemented after implementing the semiconductor chip alignment process of 1st Embodiment or 3rd Embodiment.

본 실시형태의 전사 공정에 있어서, 정렬된 복수의 반도체 칩 (CP) 의 회로면 (W1) 및 정렬 지그 (100) 에 표면 보호 시트 (40) 를 첩착한다. 표면 보호 시트 (40) 를 첩착할 때에는, 복수의 반도체 칩 (CP) 및 정렬 지그 (100) 를 유지면 (201) 에 흡착 유지시켜 두는 것이 바람직하다.The transfer process of this embodiment WHEREIN: The surface protection sheet 40 is affixed to the circuit surface W1 of several semiconductor chip CP and the alignment jig 100 which were aligned. When affixing the surface protection sheet 40, it is preferable to make the holding surface 201 adsorb|suck and hold the some semiconductor chip CP and the alignment jig 100.

첩착 후, 유지 부재 (200) 의 유지면 (201) 으로부터, 반도체 칩 (CP) 및 정렬 지그 (100) 를 이간시킨다. 반도체 칩 (CP) 및 정렬 지그 (100) 를 유지면 (201) 으로부터 이간시킬 때에는, 유지면 (201) 에 의한 흡착 유지를 해제하거나, 흡착 유지력을 저하시키거나 하는 것이 바람직하다.After sticking, the semiconductor chip CP and the alignment jig 100 are separated from the holding surface 201 of the holding member 200 . When separating the semiconductor chip CP and the alignment jig 100 from the holding surface 201 , it is preferable to cancel the adsorption holding by the holding face 201 or to reduce the adsorption holding force.

[봉지 공정][Encapsulation process]

도 15b 에는, 표면 보호 시트 (40) 에 의해 유지된 복수의 반도체 칩 (CP) 및 정렬 지그 (100) 를 봉지하는 공정을 설명하는 도면이 나타나 있다.15B is a view for explaining a process of sealing the plurality of semiconductor chips CP and the alignment jig 100 held by the surface protection sheet 40 .

반도체 칩 (CP) 및 정렬 지그 (100) 를, 봉지 부재 (60) 에 의해 덮음으로써 봉지체 (3E) 가 형성된다. 정렬 지그 (100) 의 수용부 (101) 에 수용된 반도체 칩 (CP) 의 주위에도 봉지 부재 (60) 가 충전되어 있다. 봉지 방법은 전술과 동일하다.The sealing body 3E is formed by covering the semiconductor chip CP and the alignment jig 100 with the sealing member 60. As shown in FIG. The sealing member 60 is also filled around the semiconductor chip CP accommodated in the accommodating part 101 of the alignment jig 100 . The encapsulation method is the same as above.

복수의 반도체 칩 (CP) 을 봉지하여 봉지체 (3E) 를 형성한 후, 반도체 패키지의 제조 공정 이후에는, 제 1 실시형태와 동일하게 하여 실시할 수 있다.After sealing the some semiconductor chip CP and forming the sealing body 3E, after the manufacturing process of a semiconductor package, it can carry out similarly to 1st Embodiment, and can implement.

·실시형태의 효과・Effect of embodiment

본 실시형태에 의하면, 제 1 실시형태와 동일한 효과를 발휘한다.According to this embodiment, the effect similar to 1st Embodiment is exhibited.

또한 본 실시형태에 의하면, 봉지체 (3E) 의 내부에 반도체 칩 (CP) 뿐만 아니라, 정렬 지그 (100) 도 봉지되어 있기 때문에, 봉지체 (3E) 의 강성이 향상된다. 그 결과, 다수의 반도체 칩 (CP) 을 비교적 넓은 면적으로 봉지할 때에도, 본 실시형태에 의하면, 반도체 패키지의 휨을 억제할 수 있다.Moreover, according to this embodiment, since not only the semiconductor chip CP but the alignment jig 100 are also sealed inside the sealing body 3E, the rigidity of the sealing body 3E improves. As a result, even when sealing many semiconductor chips CP in a comparatively large area, according to this embodiment, the curvature of a semiconductor package can be suppressed.

〔제 6 실시형태〕[Sixth embodiment]

다음으로, 본 발명의 제 6 실시형태에 대해 설명한다. 또한, 이하의 설명에서는, 이미 설명한 부분과 동일한 부분에 대해서는, 그 설명을 생략한다.Next, a sixth embodiment of the present invention will be described. In addition, in the following description, about the same part as the part already demonstrated, the description is abbreviate|omitted.

본 실시형태에 관련된 반도체 장치의 제조 방법은, 복수의 반도체 칩 (CP) 을 정렬시켜, 표면 보호 시트 (40) 에 전사한 복수의 반도체 칩 (CP) 을 봉지한 후에, 반도체 패키지를 제조하는 공정이, 제 1 실시형태에 관련된 반도체 장치의 제조 방법과 주로 상이하다. 그 밖의 점은, 본 실시형태와 제 1 실시형태는 동일하기 때문에, 설명을 생략 또는 간략화한다. 또한, 제 1 실시형태에서 설명한 정렬 지그나 정렬 방법에 대해서도, 본 실시형태에 있어서 적용된다.The manufacturing method of the semiconductor device which concerns on this embodiment aligns the some semiconductor chip CP, and after sealing the some semiconductor chip CP transcribe|transferred to the surface protection sheet 40, the process of manufacturing a semiconductor package This is mainly different from the manufacturing method of the semiconductor device which concerns on 1st Embodiment. In other respects, since this embodiment and 1st Embodiment are the same, description is abbreviate|omitted or simplified. In addition, the alignment jig and the alignment method demonstrated in 1st Embodiment are also applied in this embodiment.

도 16a, 도 16b 및 도 16c (이들을 종합하여 도 16 이라고 칭하는 경우가 있다), 도 17a 및 도 17b (이들을 종합하여 도 17 이라고 칭하는 경우가 있다), 및 도 18a, 도 18b 및 도 18c (이들을 종합하여 도 18 이라고 칭하는 경우가 있다)에는, 복수의 반도체 칩 (CP) 을 사용하여 반도체 패키지를 제조하는 공정에 대해 설명하는 도면이 나타나 있다.16A, 16B and 16C (these may be collectively referred to as Fig. 16), Figs. 17A and 17B (they may be collectively referred to as Fig. 17), and Figs. 18A, 18B and 18C (these may be collectively referred to as Fig. 17); In some cases, it may be collectively referred to as FIG. 18 ), a diagram for explaining a process for manufacturing a semiconductor package using a plurality of semiconductor chips CP is shown.

본 실시형태에서는, 지지체 상에 재배선층을 형성하고, 당해 재배선층과, 봉지체의 내부에 봉지되어 있는 반도체 칩을 전기적으로 접속시키는 공정을 포함한다. 본 실시형태에서 설명하는 반도체 패키지의 제조 공정은, RDL-First 라고 칭해지는 경우가 있다. RDL 는, Redistribution Layer 의 약칭이다.In this embodiment, the process of forming a redistribution layer on a support body, and electrically connecting the said redistribution layer and the semiconductor chip sealed inside the sealing body is included. The manufacturing process of the semiconductor package demonstrated in this embodiment is called RDL-First in some cases. RDL is an abbreviation for Redistribution Layer.

도 16a 에는, 지지 기판 (81) 과, 지지 기판 (81) 의 표면에 형성된 박리층 (82) 을 갖는 지지체 (80) 가 나타나 있다.The support body 80 which has the support substrate 81 and the peeling layer 82 formed in the surface of the support substrate 81 is shown by FIG. 16A.

지지 기판 (81) 의 재질로는, 예를 들어, 유리, 및 실리콘 웨이퍼를 들 수 있다. 지지 기판 (81) 의 표면은 평활한 것이 바람직하다.As a material of the support substrate 81, glass and a silicon wafer are mentioned, for example. It is preferable that the surface of the support substrate 81 is smooth.

박리층 (82) 은, 박리성을 갖는 재질로 형성되어 있다. 예를 들어, 지지 기판 (81) 상에 박리 테이프를 라미네이트함으로써 박리층 (82) 을 형성할 수 있다. 박리 테이프는, 예를 들어, 박리 기재와, 박리제층을 갖는 것이 바람직하다. 이와 같은 구성의 박리 테이프를 사용하는 경우, 박리제층이 표면에 노출되도록 지지 기판 (81) 의 표면에 라미네이트한다. 박리 기재와 지지 기판 (81) 을 첩착시키는 방법은, 특별히 한정되지 않는다. 예를 들어, 박리 기재와 지지 기판 (81) 사이에 점착제층을 개재시킴으로써, 박리 테이프와 지지 기판 (81) 을 첩착할 수 있다.The peeling layer 82 is formed of the material which has peelability. For example, the release layer 82 can be formed by laminating a release tape on the support substrate 81 . It is preferable that a peeling tape has a peeling base material and a release agent layer, for example. When using the release tape of such a structure, it laminates on the surface of the support substrate 81 so that a release agent layer may be exposed on the surface. The method of sticking a peeling base material and the support substrate 81 is not specifically limited. For example, the release tape and the support substrate 81 can be affixed by interposing an adhesive layer between the release base material and the support substrate 81 .

또, 박리층 (82) 상에는, 필요에 따라, 금속막이 형성되어 있어도 된다. 금속막은, 예를 들어, 스퍼터링법에 의해 형성할 수 있다. 금속막을 구성하는 금속으로는, 예를 들어, 티탄 및 알루미늄으로 이루어지는 군에서 선택되는 금속을 들 수 있다. 박리층 (82) 상에 금속막이 형성되어 있는 경우, 금속막의 위에 후술하는 재배선층이 형성된다.Moreover, on the peeling layer 82, a metal film may be formed as needed. The metal film can be formed by, for example, a sputtering method. As a metal which comprises a metal film, the metal chosen from the group which consists of titanium and aluminum is mentioned, for example. When a metal film is formed on the release layer 82 , a redistribution layer to be described later is formed on the metal film.

[재배선층 형성 공정][Rewiring Layer Formation Process]

도 16b 에는, 지지체 (80) 의 박리층 (82) 상에 재배선층 (RDL) 을 형성하는 공정을 설명하는 도면이 나타나 있다.A figure explaining the process of forming the redistribution layer RDL on the peeling layer 82 of the support body 80 is shown by FIG. 16B.

재배선층 (RDL) 은, 절연성 수지층 (83) 과, 절연성 수지층 (83) 에 의해 덮인 재배선 (84) 을 갖는다.The redistribution layer RDL has an insulating resin layer 83 and a redistribution line 84 covered with the insulating resin layer 83 .

재배선층 형성 공정에 있어서는, 재배선 (84) 과, 재배선 (84) 을 덮는 절연성 수지층 (83) 을 형성한다. 재배선층 (RDL) 은, 공지된 재배선층 형성 방법을 채용하는 것에 의해서도 형성할 수 있다. 또, 재배선층 (RDL) 은, RDL-First 의 제조 공정에 있어서의 재배선층의 형성 방법을 채용하는 것에 의해서도 형성할 수 있다. 또, 재배선층 (RDL) 은, 제 1 실시형태에서 서술한 재배선층의 형성 방법과 동일한 방법을 채용하는 것에 의해서도 형성할 수 있다.In the rewiring layer forming step, the rewiring 84 and the insulating resin layer 83 covering the rewiring 84 are formed. The redistribution layer RDL can also be formed by employing a known method for forming a redistribution layer. Moreover, the redistribution layer RDL can also be formed by employ|adopting the formation method of the redistribution layer in the manufacturing process of RDL-First. In addition, the redistribution layer RDL can be formed also by employing the same method as the method of forming the redistribution layer described in the first embodiment.

재배선 (84) 은, 반도체 칩 (CP) 의 내부 단자 전극 (W4) 과 전기적으로 접속되는 내부 전극 패드 (84A) 와, 외부 단자 전극과 전기적으로 접속되는 외부 전극 패드 (84B) 를 갖는다.The rewiring 84 has an internal electrode pad 84A electrically connected to the internal terminal electrode W4 of the semiconductor chip CP, and an external electrode pad 84B electrically connected to the external terminal electrode.

내부 전극 패드 (84A) 는, 지지체 (80) 에 재배선층 (RDL) 이 형성된 제 1 적층체 (80A) 에 있어서, 당해 제 1 적층체 (80A) 의 표면측에 위치하고 있다. 제 1 적층체 (80A) 에 있어서, 내부 전극 패드 (84A) 는 노출되어 있다. The internal electrode pad 84A is located on the surface side of the first laminate 80A in the first laminate 80A in which the redistribution layer RDL is formed on the support 80 . In the first laminate 80A, the internal electrode pad 84A is exposed.

외부 전극 패드 (84B) 는, 제 1 적층체 (80A) 에 있어서, 당해 제 1 적층체 (80A) 의 내부에 위치하고 있다. 외부 전극 패드 (84B) 는, 제 1 적층체 (80A) 의 내부에 있어서, 박리층 (82) 과 대향하고 있다. 제 1 적층체 (80A) 에 있어서, 외부 전극 패드 (84B) 는 노출되어 있지 않다.The external electrode pad 84B is located inside the first laminate 80A in the first laminate 80A. The external electrode pad 84B faces the release layer 82 inside the first laminate 80A. In the first laminate 80A, the external electrode pad 84B is not exposed.

[범프 형성 공정][Bump Forming Process]

도 16c 에는, 제 1 적층체 (80A) 의 내부 전극 패드 (84A) 에, 범프 (85) 를 형성하는 공정을 설명하는 도면이 나타나 있다.Fig. 16C is a diagram for explaining the step of forming the bump 85 on the internal electrode pad 84A of the first laminate 80A.

범프 형성 공정에 있어서는, 내부 전극 패드 (84A) 에, 솔더 볼 등을 재치하고, 솔더 접합 등에 의해, 범프 (85) 와 내부 전극 패드 (84A) 를 전기적으로 접속시킨다. 솔더 볼의 재질은, 특별히 한정되지 않고, 예를 들어, 함연 솔더 및 무연 솔더 등을 들 수 있다.In the bump formation step, a solder ball or the like is placed on the internal electrode pad 84A, and the bump 85 and the internal electrode pad 84A are electrically connected by solder bonding or the like. The material of a solder ball is not specifically limited, For example, lead-containing solder, lead-free solder, etc. are mentioned.

제 1 적층체 (80A) 에 복수의 범프 (85) 를 형성한 후에, 복수의 범프 (85) 를 덮도록 제 1 적층체 (80A) 의 표면에 봉지 수지막 (86) 을 첩부한다. 봉지 수지막 (86) 으로는, 예를 들어, NCF (Non Conductivity Film) 를 들 수 있다.After forming the some bumps 85 in 80A of 1st laminated bodies, the sealing resin film 86 is affixed on the surface of 80A of 1st laminated bodies so that the some bumps 85 may be covered. As the sealing resin film 86, NCF (Non Conductivity Film) is mentioned, for example.

[봉지체 형성 공정][Encapsulation body forming process]

도 17a 에는, 제 1 실시형태에 관련된 반도체 칩 정렬 방법에 의해 정렬시킨 복수의 반도체 칩 (CP) 을 봉지한 봉지체 (3A) 가 나타나 있다.17A shows a sealing body 3A in which a plurality of semiconductor chips CP aligned by the semiconductor chip alignment method according to the first embodiment are sealed.

봉지체 (3A) 는, 제 1 실시형태와 동일하게 형성할 수 있다. 또한, 도 17a 에 나타내는 봉지체 (3A), 및 도 7b 에 나타내는 봉지체 (3) 에 있어서, 설명의 사정상, 봉지되어 있는 반도체 칩 (CP) 의 수가 상이하다. 봉지체 (3A) 도, 반도체 칩 정렬 공정을 실시한 후에 봉지 공정을 실시함으로써, 봉지체 (3) 와 동일하게 하여 형성할 수 있다.The sealing body 3A can be formed similarly to 1st Embodiment. In addition, in the sealing body 3A shown to FIG. 17A, and the sealing body 3 shown to FIG. 7B, for convenience of description, the number of the sealed semiconductor chips CP differs. The sealing body 3A can also carry out a sealing process after implementing a semiconductor chip alignment process, It can carry out similarly to the sealing body 3, and can form it.

반도체 칩 (CP) 을 봉지 후, 표면 보호 시트 (40) 를 박리함으로써, 반도체 칩 (CP) 의 회로면 (W1) 및 내부 단자 전극 (W4) 이 노출되는 봉지체 (3A) 가 얻어진다.By peeling the surface protection sheet 40 after sealing the semiconductor chip CP, the sealing body 3A in which the circuit surface W1 of the semiconductor chip CP and the internal terminal electrode W4 are exposed is obtained.

또, 본 실시형태에 있어서의 봉지체는, 제 3 실시형태의 봉지체 (3D) 와 같이 반도체 칩 (CP) 뿐만 아니라, 프레임 부재 (400) 도 봉지된 봉지체이어도 된다.Moreover, the sealing body in which not only the semiconductor chip CP but the frame member 400 was sealed may be sufficient as the sealing body in this embodiment like the sealing body 3D of 3rd Embodiment.

또, 본 실시형태에 있어서의 봉지체는, 제 5 실시형태의 봉지체 (3E) 와 같이 반도체 칩 (CP) 뿐만 아니라, 정렬 지그 (100) 도 봉지된 봉지체이어도 된다.Moreover, the sealing body in which not only the semiconductor chip CP but the alignment jig 100 was sealed may be sufficient as the sealing body in this embodiment like the sealing body 3E of 5th Embodiment.

[반도체 칩 접속 공정][Semiconductor chip connection process]

도 17b 에는, 봉지체 (3A) 의 반도체 칩 (CP) 과 제 1 적층체 (80A) 의 내부 전극 패드 (84A) 를 전기적으로 접속하는 공정을 설명하는 도면이 나타나 있다. 또한, 이 접속 공정은, 플립 칩 방식의 접속 방법에 의해 실시할 수 있다.FIG. 17B is a view for explaining a step of electrically connecting the semiconductor chip CP of the encapsulation body 3A and the internal electrode pad 84A of the first stacked body 80A. In addition, this connection process can be implemented with the connection method of a flip chip system.

본 실시형태의 접속 공정에 있어서는, 봉지체 (3A) 의 내부 단자 전극 (W4) 이 노출되어 있는 면과, 제 1 적층체 (80A) 의 범프 (85) 를 덮는 봉지 수지막 (86) 이 형성되어 있는 면을 대향시킨다. 계속해서, 봉지체 (3A) 의 복수의 내부 단자 전극 (W4) 의 위치와, 제 1 적층체 (80A) 의 복수의 범프 (85) 의 위치가 각각 맞도록 위치 제어를 실시한다.In the connection process of this embodiment, the sealing resin film 86 which covers the surface to which the internal terminal electrode W4 of the sealing body 3A is exposed, and the bump 85 of 80 A of 1st laminated bodies is formed opposite sides. Then, the position control is performed so that the position of the some internal terminal electrode W4 of the sealing body 3A and the position of the some bump 85 of the 1st laminated body 80A may match, respectively.

위치 제어 후, 봉지체 (3A) 를 제 1 적층체 (80A) 에 꽉 눌러, 반도체 칩 (CP) 의 내부 단자 전극 (W4) 을 봉지 수지막 (86) 에 비집고 들어가게 하여, 내부 단자 전극 (W4) 과 범프 (85) 를 접촉시킨다. 내부 단자 전극 (W4) 과 범프 (85) 를 접촉시킴으로써, 봉지체 (3A) 와 제 1 적층체 (80A) 가 첩합된 제 2 적층체 (80B) 가 형성된다.After position control, the sealing body 3A is pressed against the first laminate 80A, the internal terminal electrode W4 of the semiconductor chip CP is pressed into the sealing resin film 86, and the internal terminal electrode W4 is pressed into the sealing resin film 86. ) and the bump (85). By making the internal terminal electrode W4 and the bump 85 contact, the 2nd laminated body 80B by which the sealing body 3A and the 1st laminated body 80A were bonded is formed.

봉지체 (3A) 측 및 제 1 적층체 (80A) 측으로부터 압착 부재를 사용하여 제 2 적층체 (80B) 를 끼워 넣고, 제 2 적층체 (80B) 를, 소정 시간, 가열 및 압착한다. 압착 부재로는, 압착판을 들 수 있다. 압착판의 재질로는, 금속 또는 수지를 들 수 있다.From the sealing body 3A side and the 1st laminated body 80A side, the 2nd laminated body 80B is pinched|interposed using the crimping member, and the 2nd laminated body 80B is heated and crimped|bonded for a predetermined time. As a crimping|compression-bonding member, a crimping|compression-bonding board is mentioned. As a material of a crimping|compression-bonding board, a metal or resin is mentioned.

제 2 적층체 (80B) 를 가열 압착함으로써, 내부 단자 전극 (W4) 과 내부 전극 패드 (84A) 는, 범프 (85) 를 개재하여 전기적으로 접속되고, 봉지 수지막 (86) 은 경화된다.By thermocompressing the second laminate 80B, the internal terminal electrode W4 and the internal electrode pad 84A are electrically connected via the bump 85 , and the sealing resin film 86 is cured.

이 접속 공정에 의해, 봉지체 (3A) 와 제 1 적층체 (80A) 사이에 봉지 수지막 (86) 이 충전되므로, 내부 단자 전극 (W4) 과 범프 (85) 의 전기적 접속이 보강된다.Since the sealing resin film 86 is filled between the sealing body 3A and the 1st laminated body 80A by this connection process, the electrical connection of the internal terminal electrode W4 and the bump 85 is reinforced.

[지지체 박리 공정][Support Peeling Process]

도 18a 에는, 제 2 적층체 (80B) 로부터, 지지체 (80) 를 박리하는 공정을 설명하는 도면이 나타나 있다.The figure explaining the process of peeling the support body 80 from the 2nd laminated body 80B is shown by FIG. 18A.

제 2 적층체 (80B) 로부터 지지체 (80) 를 박리하면, 재배선 (84) 의 외부 전극 패드 (84B) 가 노출된다. 제 2 적층체 (80B) 로부터 지지체 (80) 를 박리함으로써, 재배선층 (RDL) 과 봉지체 (3A) 가 적층된 제 3 적층체 (80C) 가 얻어진다.When the support body 80 is peeled from the 2nd laminated body 80B, the external electrode pad 84B of the redistribution 84 is exposed. By peeling the support body 80 from the 2nd laminated body 80B, the 3rd laminated body 80C in which the redistribution layer RDL and the sealing body 3A were laminated|stacked is obtained.

[외부 단자 전극과의 접속 공정][Connection process with external terminal electrode]

도 18b 에는, 제 3 적층체 (80C) 에 외부 단자 전극을 접속시키는 공정을 설명하는 도면이 나타나 있다.Fig. 18B is a diagram for explaining a step of connecting an external terminal electrode to the third laminate 80C.

제 3 적층체 (80C) 의 외부 전극 패드 (84B) 에, 솔더 볼 등의 외부 단자 전극 (87) 을 재치하고, 솔더 접합 등에 의해, 외부 단자 전극 (87) 과 외부 전극 패드 (84B) 를 전기적으로 접속시킨다. 솔더 볼의 재질은, 특별히 한정되지 않고, 예를 들어, 함연 솔더 및 무연 솔더 등을 들 수 있다.External terminal electrodes 87, such as a solder ball, are mounted on the external electrode pad 84B of the 3rd laminated body 80C, and the external terminal electrode 87 and the external electrode pad 84B are electrically connected by solder bonding etc. connect to The material of a solder ball is not specifically limited, For example, lead-containing solder, lead-free solder, etc. are mentioned.

[다이싱 공정][Dicing process]

도 18c 에는, 외부 단자 전극 (87) 이 접속된 제 3 적층체 (80C) 를 개편화하는 공정을 설명하는 도면이 나타나 있다.FIG. 18C is a view for explaining a step of separating the third laminate 80C to which the external terminal electrode 87 is connected into pieces.

이 다이싱 공정에서는, 제 3 적층체 (80C) 를 반도체 칩 (CP) 단위로 개편화한다. 제 3 적층체 (80C) 를 개편화하는 방법은, 특별히 한정되지 않는다. 예를 들어, 전술한 반도체 웨이퍼 (W) 를 다이싱한 방법과 동일한 방법을 채용하여, 제 3 적층체 (80C) 를 개편화할 수 있다. 제 3 적층체 (80C) 를 개편화하는 공정은, 제 3 적층체 (80C) 를 다이싱 시트 등의 점착 시트에 첩착시켜 실시해도 된다.In this dicing process, 80 C of 3rd laminated bodies are divided into semiconductor chip CP units. The method of dividing the 3rd laminated body 80C into pieces is not specifically limited. For example, the method similar to the method which diced the semiconductor wafer W mentioned above is employ|adopted and 80 C of 3rd laminated bodies can be divided into pieces. The process of dividing the 3rd laminated body 80C into pieces may be performed by sticking the 3rd laminated body 80C to adhesive sheets, such as a dicing sheet.

제 3 적층체 (80C) 를 개편화함으로써, 반도체 칩 (CP) 단위의 반도체 패키지 (1A) 가 제조된다.By dividing the third laminate 80C into pieces, the semiconductor package 1A of the semiconductor chip CP unit is manufactured.

·실시형태의 효과・Effect of embodiment

본 실시형태에 의하면, 제 1 실시형태와 동일한 효과를 발휘한다.According to this embodiment, the effect similar to 1st Embodiment is exhibited.

본 실시형태에 있어서도 제 1 실시형태와 동일하게 반도체 칩 정렬 공정을 실시하고, 정렬 지그 (100) 를 사용한 정렬 방법을 실시하기 위해, 복수의 반도체 칩 (CP) 을 균등한 간격으로 정렬시킨 후에, 봉지 공정이나 반도체 패키지 공정을 실시할 수 있다.In this embodiment, also in the same manner as in the first embodiment, in order to perform the semiconductor chip alignment step and perform the alignment method using the alignment jig 100, after aligning the plurality of semiconductor chips CP at equal intervals, An encapsulation process or a semiconductor package process may be performed.

그 때문에, 봉지체 (3A) 에 있어서는, 복수의 반도체 칩 (CP) 이 보다 균등한 간격으로 봉지되어 있다. 또힌 복수의 반도체 칩 (CP) 이 균등한 간격으로 봉지되어 있기 때문에, 봉지체 (3A) 의 복수의 내부 단자 전극 (W4) 의 위치와, 제 1 적층체 (80A) 의 복수의 범프 (85) 의 위치를 맞추기 쉽고, 또힌 접속 위치의 위치 어긋남도 억제할 수 있다.Therefore, in the sealing body 3A, the some semiconductor chip CP is sealed by the more equal space|interval. Further, since the plurality of semiconductor chips CP are sealed at equal intervals, the positions of the plurality of internal terminal electrodes W4 of the sealing body 3A and the plurality of bumps 85 of the first stacked body 80A It is easy to adjust the position of the , and also the position shift of the connection position can be suppressed.

〔제 7 실시형태〕[Seventh embodiment]

다음으로, 본 발명의 제 7 실시형태에 대해 설명한다. 또한, 이하의 설명에서는, 이미 설명한 부분과 동일한 부분에 대해서는, 그 설명을 생략한다.Next, a seventh embodiment of the present invention will be described. In addition, in the following description, about the same part as the part already demonstrated, the description is abbreviate|omitted.

본 실시형태는, 상기 실시형태에 관련된 정렬 방법에 의해 정렬시킨 복수의 편상체를 지지체에 전착시키는 방법에 관한 것이다. 본 실시형태에 있어서는, 편상체로서 반도체 칩을 정렬시킨 후에 지지체에 전착시키는 양태를 예로 들어 설명한다. 본 발명의 전착 방법에 의해 전착시킬 수 있는 편상체는 반도체 칩에 한정되지 않는다.This embodiment relates to a method of electrodepositing a plurality of flakes aligned by the alignment method according to the above embodiment to a support. In this embodiment, after aligning a semiconductor chip as a flaky body, the aspect made to electrodeposit on a support body is mentioned as an example and demonstrated. The flakes that can be electrodeposited by the electrodeposition method of the present invention are not limited to semiconductor chips.

제 1 실시형태에 있어서는 반도체 칩 정렬 공정 후에 정렬된 반도체 칩 (CP) 을 표면 보호 시트 (40) 에 전사하는 공정 (제 3 전사 공정) 을 실시하는 데에 대해, 본 실시형태에 관련된 전착 방법은, 정렬된 반도체 칩 (CP) 을, 표면 보호 시트 (40) 대신에 점착면을 갖는 경질 지지체에 전착시키는 점에서, 제 1 실시형태와 본 실시형태는 주로 상이하다.In the first embodiment, the step of transferring the aligned semiconductor chips CP to the surface protection sheet 40 (third transfer step) is performed after the semiconductor chip alignment step, whereas the electrodeposition method according to the present embodiment comprises: , The first embodiment and the present embodiment are mainly different in that the aligned semiconductor chips CP are electrodeposited on a rigid support having an adhesive surface instead of the surface protection sheet 40 .

[전착 공정][Electrodeposition process]

도 19a 및 도 19b 에는, 점착면을 갖는 경질 지지체에 반도체 칩 (CP) 을 전착시키는 방법을 설명하는 도면이 나타나 있다.19A and 19B are views for explaining a method of electrodepositing a semiconductor chip CP on a rigid support having an adhesive surface.

도 19a 에는, 경질 기재 (500) 와, 경질 기재 (500) 의 표면에 형성된 점착층 (501) 을 갖는 경질 지지체 (500A) 가 나타나 있다. 점착층 (501) 의 외표면이 점착면 (502) 에 상당한다.19A shows a rigid support 500A having a rigid substrate 500 and an adhesive layer 501 formed on the surface of the rigid substrate 500 . The outer surface of the adhesive layer 501 corresponds to the adhesive surface 502 .

경질 기재 (500) 로는, 예를 들어, 유리 등으로 형성된 기재를 사용할 수 있다. 경질 기재 (500) 는, 내열성을 갖는 것이 바람직하다. 예를 들어, 가열에 의해 경질 기재 (500) 가 변형되는 온도는, 가열에 의해 점착 시트가 변형되는 온도에 비해 높은 것이 바람직하다.As the hard substrate 500 , for example, a substrate formed of glass or the like can be used. It is preferable that the hard base material 500 has heat resistance. For example, it is preferable that the temperature at which the hard base material 500 deform|transforms by heating is high compared with the temperature at which the adhesive sheet deform|transforms by heating.

점착층 (501) 은, 점착제를 함유하고 있다. 점착층 (501) 에 포함되는 점착제는, 특별히 한정되지 않고, 여러 가지 종류의 점착제를 점착층 (501) 에 적용할 수 있다. 점착층 (501) 에 포함되는 점착제로는, 예를 들어, 고무계, 아크릴계, 실리콘계, 폴리에스테르계, 및 우레탄계 등을 들 수 있다. 또한, 점착제의 종류는, 용도 및 첩착되는 피착체의 종류 등을 고려하여 선택된다. 점착층 (501) 에 에너지선 중합성 화합물이 배합되어 있는 경우에는, 점착층 (501) 에 경질 기재 (500) 측으로부터 에너지선을 조사하여, 에너지선 중합성 화합물을 경화시킨다. 에너지선 중합성 화합물을 경화시키면, 점착층 (501) 의 응집력이 높아져, 점착층 (501) 과 반도체 칩 (CP) 사이의 점착력을 저하, 또는 소실시킬 수 있다. 에너지선으로는, 예를 들어, 자외선 (UV) 및 전자선 (EB) 등을 들 수 있고, 자외선이 바람직하다. 점착층 (501) 과 반도체 칩 (CP) 사이의 점착력을 저하, 또는 소실시키는 방법으로는, 예를 들어, 제 1 실시형태와 동일하게, 에너지선 조사에 의한 방법, 가열에 의한 방법, 가열 및 에너지선 조사에 의한 방법, 그리고 냉각에 의한 방법 중 어느 방법을 들 수 있다.The adhesive layer 501 contains an adhesive. The pressure-sensitive adhesive contained in the pressure-sensitive adhesive layer 501 is not particularly limited, and various types of pressure-sensitive adhesives can be applied to the pressure-sensitive adhesive layer 501 . Examples of the pressure-sensitive adhesive contained in the pressure-sensitive adhesive layer 501 include rubber-based, acrylic-based, silicone-based, polyester-based, and urethane-based adhesives. In addition, the kind of adhesive is selected in consideration of a use, the kind of to-be-adhered body, etc. to be adhered. When the adhesive layer 501 is mix|blended with the energy-beam polymeric compound, an energy-beam is irradiated to the adhesive layer 501 from the hard base material 500 side, and an energy-beam polymeric compound is hardened. When the energy-beam polymerizable compound is cured, the cohesive force of the adhesive layer 501 increases, and the adhesive force between the adhesive layer 501 and the semiconductor chip CP can be reduced or eliminated. As an energy beam, an ultraviolet-ray (UV), an electron beam (EB), etc. are mentioned, for example, An ultraviolet-ray is preferable. As a method of reducing or eliminating the adhesive force between the adhesive layer 501 and the semiconductor chip CP, for example, similarly to the first embodiment, a method by energy ray irradiation, a method by heating, a heating and Any method of the method by energy-beam irradiation and the method by cooling is mentioned.

도 19b 에는, 경질 기재 (500) 와, 경질 기재 (500) 의 표면에 첩착된 표면 보호 시트 (40) 를 갖는 경질 지지체 (500B) 가 나타나 있다. 표면 보호 시트 (40) 는, 제 4 기재 필름 (41) 과, 제 4 점착제층 (42) 을 갖는다. 경질 지지체 (500B) 에 있어서는, 제 4 점착제층 (42) 이 표면에 노출되어 있고, 제 4 점착제층 (42) 의 외표면이 점착면 (43) 에 상당한다.19B shows a rigid support 500B having a rigid substrate 500 and a surface protection sheet 40 adhered to the surface of the rigid substrate 500 . The surface protection sheet 40 has the 4th base film 41 and the 4th adhesive layer 42. As shown in FIG. In the hard support 500B, the fourth pressure-sensitive adhesive layer 42 is exposed on the surface, and the outer surface of the fourth pressure-sensitive adhesive layer 42 corresponds to the pressure-sensitive adhesive surface 43 .

본 실시형태에서는, 반도체 칩 정렬 공정에 있어서 정렬된 반도체 칩 (CP) 을 경질 지지체 (500A) 의 점착면 (502), 또는 경질 지지체 (500B) 의 점착면 (43) 에 전착시킨다.In the present embodiment, the semiconductor chips CP aligned in the semiconductor chip alignment step are electrodeposited on the adhesive surface 502 of the rigid support 500A or the adhesive surface 43 of the rigid support 500B.

도 19a 및 도 19b 에는, 정렬 지그 (100) 를 첩착시키지 않는 양태가 예시되어 있지만, 정렬 후의 반도체 칩 (CP) 과 함께 정렬 지그 (100) 를 경질 지지체에 전착시켜도 된다.19A and 19B illustrate an embodiment in which the alignment jig 100 is not adhered, the alignment jig 100 may be electrodeposited on a rigid support together with the semiconductor chip CP after alignment.

경질 지지체에 반도체 칩 (CP) 을 전착시킨 후, 전술한 실시형태와 동일하게 반도체 장치의 제조 방법을 실시할 수 있다. 예를 들어, 제 1 실시형태의 제 3 전사 공정 대신에, 본 실시형태의 전착 공정을 실시하고, 그 밖의 공정은, 제 1 실시형태와 동일하게 실시할 수 있다.After electrodeposition of the semiconductor chip (CP) on a hard support body, the manufacturing method of a semiconductor device can be implemented similarly to the above-mentioned embodiment. For example, instead of the 3rd transfer process of 1st Embodiment, the electrodeposition process of this embodiment may be implemented, and other processes can be implemented similarly to 1st Embodiment.

·실시형태의 효과・Effect of embodiment

본 실시형태에 의하면, 제 1 실시형태와 동일한 효과를 발휘한다.According to this embodiment, the effect similar to 1st Embodiment is exhibited.

또한 경질 기재 (500) 의 내열성은, 표면 보호 시트 등의 점착 시트에 비해 높기 때문에, 본 실시형태에 의하면, 반도체 칩 (CP) 이 전착된 경질 지지체를, 고온 가열이 필요한 공정에 사용할 수 있다. 또, 경질 기재 (500) 는, 표면 보호 시트 등에 비해, 딱딱한 재질로 형성되어 있으므로, 본 실시형태에 의하면, 반도체 패키지 등의 제조 공정에 있어서 반도체 칩 (CP) 을 보다 안정적으로 지지 및 반송할 수 있다.Moreover, since the heat resistance of the hard base material 500 is high compared with adhesive sheets, such as a surface protection sheet, according to this embodiment, the hard support body on which the semiconductor chip (CP) was electrodeposited can be used for the process which requires high temperature heating. In addition, since the hard substrate 500 is formed of a harder material than a surface protection sheet or the like, according to the present embodiment, the semiconductor chip CP can be more stably supported and transported in the manufacturing process of a semiconductor package or the like. have.

〔실시형태의 변형〕[Modification of embodiment]

본 발명은, 상기 서술한 실시형태에 전혀 한정되지 않는다. 본 발명은, 본 발명의 목적을 달성할 수 있는 범위에서, 상기 서술한 실시형태를 변형한 양태 등을 포함한다.This invention is not limited at all to embodiment mentioned above. This invention includes the aspect etc. which modified the above-mentioned embodiment in the range which can achieve the objective of this invention.

예를 들어, 반도체 웨이퍼 및 반도체 칩에 있어서의 회로 등은, 도시한 배열이나 형상 등에 한정되지 않는다. 반도체 패키지에 있어서의 외부 단자 전극과의 접속 구조 등도, 전술한 실시형태에서 설명한 양태에 한정되지 않는다. 전술한 실시형태에서는, FO-WLP 타입의 반도체 패키지를 제조하는 양태를 예로 들어 설명했지만, 본 발명은, 팬 인형의 WLP 등의 그 밖의 반도체 패키지를 제조하는 양태에도 적용할 수 있다.For example, the circuit etc. in a semiconductor wafer and a semiconductor chip are not limited to illustrated arrangement|positioning, a shape, etc. The connection structure with the external terminal electrode in a semiconductor package, etc. are not limited to the aspect demonstrated in the above-mentioned embodiment, either. In the above-mentioned embodiment, although the aspect which manufactures the FO-WLP type semiconductor package was mentioned as an example and demonstrated, this invention is applicable also to the aspect which manufactures other semiconductor packages, such as WLP of a fan doll.

예를 들어, 정렬 지그가 갖는 수용부의 수는, 제 1 실시형태에서 설명한 정렬 지그의 예에 한정되지 않는다. 반도체 칩 등의 편상체의 수에 따른 수용부를 갖는 정렬 지그를 사용할 수 있다.For example, the number of accommodation parts which the alignment jig has is not limited to the example of the alignment jig described in the first embodiment. An alignment jig having an accommodating portion according to the number of flakes such as semiconductor chips may be used.

또, 예를 들어, 정렬 지그의 본체부의 외형은, 제 1 실시형태에서 설명한 바와 같은 원형상에 한정되지 않고, 원형 이외의 형상으로는, 예를 들어, 사각형, 정방형, 또는 타원형 등을 들 수 있다.For example, the outer shape of the main body of the alignment jig is not limited to the circular shape as described in the first embodiment, and examples of the shape other than the circular shape include a square, a square, or an oval. have.

예를 들어, 제 1 실시형태에 있어서의 정렬 방법의 설명에서는, 도면 중의 2B 방향 및 2C 방향으로의 2 단계의 정렬 지그의 이동에 의해 반도체 칩을 정렬시키는 방법을 예로 들어 설명했지만, 본 발명은 이와 같은 양태에 한정되지 않는다. 예를 들어, 정렬 지그의 수용 각부의 오목부를 반도체 칩의 각부에 수용시키는 방향 (예를 들어, 비스듬한 방향) 으로, 정렬 지그를 움직이거나, 유지 부재의 유지면을 움직이거나 하는 것에 의해서도, 반도체 칩을 정렬시킬 수 있다.For example, in the description of the alignment method in the first embodiment, the method of aligning the semiconductor chips by movement of the alignment jig in two steps in the 2B direction and 2C direction in the drawing was described as an example, but the present invention is not It is not limited to such an aspect. For example, by moving the alignment jig or moving the holding surface of the holding member in a direction (for example, oblique direction) to accommodate the recessed portion of the receiving leg of the alignment jig in the corner of the semiconductor chip, the semiconductor chip can be sorted.

또, 유지면을 움직이는 방향은, 수평 방향에 한정되지 않고, 예를 들어, 유지면을 경사지게 함으로써, 반도체 칩 (CP) 을 이동시켜, 정렬 지그의 벽부에 맞닿게 하도록 해도 된다.In addition, the direction in which the holding surface is moved is not limited to the horizontal direction, and for example, by inclining the holding surface, the semiconductor chip CP may be moved so as to abut against the wall portion of the alignment jig.

예를 들어, 제 1 실시형태에서는, 익스팬드 공정을 2 회 실시하는 양태를 예로 들어 설명했지만, 본 발명은 이와 같은 양태에 한정되지 않는다. 예를 들어, 정렬 지그의 프레임을 반도체 칩끼리의 사이에 삽입 가능하면, 익스팬드 공정은 1 회이어도 된다.For example, in 1st Embodiment, although the aspect which implements the expand process twice was mentioned as an example and demonstrated, this invention is not limited to such an aspect. For example, if the frame of the alignment jig can be inserted between semiconductor chips, the expand process may be performed once.

예를 들어, 제 2 실시형태에서는, 반도체 웨이퍼 (W) 의 회로면 (W1) 에 보호 시트 (30) 를 첩부하고, 홈 형성 공정을 실시하는 양태를 예시했지만, 본 발명은, 이와 같은 양태에 한정되지 않는다. 예를 들어, 다른 양태로는, 회로면 (W1) 에 보호 시트 (30) 를 첩부하지 않고, 회로면 (W1) 을 노출시킨 채로 홈 형성 공정을 실시하고, 홈 형성 후에 회로면 (W1) 에 제 1 점착 시트 (10) 를 첩부하고, 연삭 공정을 실시하는 양태도 들 수 있다. 또, 홈 형성 공정 전에, 회로면 (W1) 을 덮는 패시베이션막을 형성해 두어도 된다. 패시베이션막은, 회로 (W2) 의 내부 단자 전극 (W4) 을 노출시키는 형상인 것이 바람직하다. 패시베이션막은, 예를 들어, 질화규소, 산화규소, 또는 폴리이미드 등을 사용하여 형성되는 것이 바람직하다.For example, in the second embodiment, the protective sheet 30 is affixed to the circuit surface W1 of the semiconductor wafer W and the embodiment in which the groove forming step is performed was exemplified. not limited For example, in another aspect, without affixing the protective sheet 30 to the circuit surface W1, the groove forming step is performed with the circuit surface W1 exposed, and after the groove formation, the circuit surface W1 is The aspect which affixes the 1st adhesive sheet 10 and implements a grinding process is also mentioned. Moreover, you may form the passivation film which covers the circuit surface W1 before a groove|channel formation process. It is preferable that the passivation film has a shape exposing the internal terminal electrode W4 of the circuit W2. The passivation film is preferably formed using, for example, silicon nitride, silicon oxide, or polyimide.

예를 들어, 제 2 실시형태에서는, 제 2 점착 시트 (20) 를 길게 늘려 복수의 반도체 칩 (CP) 끼리의 간격을 넓히는 양태를 예로 들어 설명했지만, 또한 익스팬드 공정을 추가하여 실시해도 된다. 익스팬드 공정을 복수회 실시하는 경우, 제 2 점착 시트 (20) 에 유지된 복수의 반도체 칩 (CP) 을, 넓혀진 간격을 유지한 채로, 다른 익스팬드 시트에 전사하고, 당해 익스팬드 시트를 길게 늘려, 또한 복수의 반도체 칩 (CP) 끼리의 간격을 넓힐 수 있다. 예를 들어, 제 2 실시형태에 있어서 표면 보호 시트 (40) 를 첩부한 후에, 표면 보호 시트 (40) 를 길게 늘려 복수의 반도체 칩 (CP) 끼리의 간격을 더욱 넓혀도 된다.For example, in 2nd Embodiment, although the aspect which lengthens the 2nd adhesive sheet 20 and widens the space|interval of some semiconductor chip CP was mentioned as an example and demonstrated, you may add and implement an expand process further. When the expand step is performed a plurality of times, the plurality of semiconductor chips CP held by the second adhesive sheet 20 are transferred to another expand sheet while maintaining the widened space, and the expand sheet is lengthened. It is possible to increase the distance between the plurality of semiconductor chips CP. For example, after sticking the surface protection sheet 40 in 2nd Embodiment, you may lengthen the surface protection sheet 40 and further widen the space|interval of some semiconductor chip CP comrades.

예를 들어, 제 2 실시형태에서는, 반도체 웨이퍼의 두께보다 얕은 절입 깊이의 홈을 형성하는 공정을 포함한 반도체 장치의 제조 방법을 예로 들어 설명했지만, 당해 홈이 미리 형성된 반도체 웨이퍼를 사용해도 된다.For example, in 2nd Embodiment, although the manufacturing method of the semiconductor device including the process of forming the groove|channel of a cut depth shallower than the thickness of a semiconductor wafer was mentioned as an example and demonstrated, you may use the semiconductor wafer in which the said groove|channel was previously formed.

제 2 실시형태에서는, 반도체 웨이퍼 (W) 에 홈 (W5) 을 형성한 후에 제 3 점착 시트로서의 보호 시트 (30) 를 회로면 (W1) 에 첩부하는 양태를 예로 들어 설명했지만, 본 발명은 이와 같은 양태에 한정되지 않는다.In the second embodiment, after the groove W5 is formed in the semiconductor wafer W, the embodiment in which the protective sheet 30 as the third adhesive sheet is attached to the circuit surface W1 was described as an example. It is not limited to the same aspect.

예를 들어, 회로면 (W1) 이 회로면 보호 시트에 의해 보호된 상태에서, 홈 (W5) 의 형성을 실시하면, 절삭 부스러기에 의한 회로면 (W1) 이나 회로 (W2) 의 오염이나 파손을 방지할 수 있다. 이 경우, 회로면 보호 시트측으로부터 절입을 형성하여, 회로면 보호 시트를 완전히 절단하고, 반도체 웨이퍼 (W) 의 회로면 (W1) 으로부터, 반도체 웨이퍼 (W) 의 두께보다 얕은 깊이의 절입을 형성하여, 홈 (W5) 을 형성한다. 또한 이 양태에 있어서, 연삭하기 전에, 보호 시트 (30) 측에, 제 1 점착 시트 (10) 를 첩착해도 된다. 제 1 점착 시트 (10) 를 첩착한 후, 그라인더 (50) 를 사용하여, 이면 (W6) 측으로부터 반도체 웨이퍼 (W) 를 연삭한다. 제 1 점착 시트 (10) 는, 제 1 기재 필름 (11) 과, 제 1 점착제층 (12) 을 갖는다. 제 1 점착제층 (12) 은, 제 1 기재 필름 (11) 에 적층되어 있다. 제 1 점착 시트 (10) 는, 반도체 웨이퍼 (W) 와 대략 동(同) 형상이 되도록, 미리 커트되어 있어도 되고, 또 반도체 웨이퍼 (W) 보다 큰 제 1 점착 시트 (10) 를 준비하고, 반도체 웨이퍼 (W) 에 첩착 후, 반도체 웨이퍼 (W) 와 동 형상으로 커트해도 된다. 또, 이 양태에 있어서, 제 1 점착제층 (12) 에는, 이후의 공정에서, 절단된 보호 시트 (30) 도 함께 박리할 수 있도록, 비교적, 점착력이 강한 점착제가 포함되어 있는 것이 바람직하다. 제 1 기재 필름 (11) 은, 박리할 때에 연신되지 않게, 폴리에틸렌테레프탈레이트와 같이, 비교적 높은 강성을 갖는 것이 바람직하다.For example, if the groove W5 is formed in a state where the circuit surface W1 is protected by the circuit surface protection sheet, contamination or damage to the circuit surface W1 or the circuit W2 by cutting chips is prevented. can be prevented In this case, a cut is formed from the circuit surface protection sheet side, the circuit surface protection sheet is completely cut, and a cut of a depth shallower than the thickness of the semiconductor wafer W is formed from the circuit surface W1 of the semiconductor wafer W. Thus, the groove W5 is formed. In addition, in this aspect, before grinding, you may stick the 1st adhesive sheet 10 to the protective sheet 30 side. After sticking the 1st adhesive sheet 10, the semiconductor wafer W is ground from the back surface W6 side using the grinder 50. The 1st adhesive sheet 10 has the 1st base film 11 and the 1st adhesive layer 12. The 1st adhesive layer 12 is laminated|stacked on the 1st base film 11. As shown in FIG. The 1st adhesive sheet 10 may be cut previously so that it may become substantially the same shape as the semiconductor wafer W, and the 1st adhesive sheet 10 larger than the semiconductor wafer W is prepared, and a semiconductor After sticking to the wafer W, you may cut in the same shape as the semiconductor wafer W. Moreover, in this aspect, it is preferable that the adhesive with comparatively strong adhesive force is contained in the 1st adhesive layer 12 so that the cut|disconnected protective sheet 30 may also peel together in a subsequent process. It is preferable that the 1st base film 11 has comparatively high rigidity like a polyethylene terephthalate so that it may not extend|stretch when peeling.

또, 반도체 칩 (CP) 등의 편상체를 정렬시키는 방법으로는, 예를 들어, 다음의 [1] 및 [2] 와 같은 양태의 정렬 방법도 들 수 있다.Moreover, as a method of aligning flakes, such as a semiconductor chip (CP), the alignment method of an aspect similar to following [1] and [2] is also mentioned, for example.

[1] 정렬 지그를 사용하여 복수의 편상체를 정렬시키는 정렬 방법으로서,[1] As an alignment method for aligning a plurality of flat bodies using an alignment jig,

상기 편상체는, 제 1 측면과, 상기 제 1 측면과 이웃하는 제 2 측면과, 상기 제 1 측면의 단부 및 상기 제 2 측면의 단부에 위치하는 편상체 각부를 갖고,The flat body has a first side and a second side adjacent to the first side, and each piece of the piece located at the end of the first side and the end of the second side,

상기 정렬 지그는, 편상체를 수용 가능한 복수의 수용부를 구비하고, 상기 수용부는, 벽부와, 수용 각부를 갖고,The alignment jig is provided with a plurality of accommodating portions capable of accommodating the flat body, and the accommodating portion has a wall portion and an accommodating leg portion,

상기 벽부는, 제 1 측벽과, 상기 제 1 측벽과 이웃하는 제 2 측벽을 갖고,The wall portion has a first sidewall and a second sidewall adjacent to the first sidewall,

상기 수용 각부는, 상기 제 1 측벽의 단부 및 상기 제 2 측벽의 단부에 위치하고,The receiving leg portion is located at an end of the first sidewall and an end of the second sidewall,

상기 수용 각부는, 상기 제 1 측벽의 면, 및 상기 제 2 측벽의 면보다 안쪽으로 패인 오목부를 갖고,The receiving leg has a concave portion recessed inward than a surface of the first sidewall and a surface of the second sidewall,

상기 편상체의 상기 제 1 측면과 상기 수용부의 상기 제 1 측벽을 맞닿게 하는 공정과,A step of bringing the first sidewall of the flat body into contact with the first sidewall of the accommodating part;

상기 편상체의 상기 제 2 측면과 상기 수용부의 상기 제 2 측벽을 맞닿게 하는 공정과,A step of bringing the second sidewall of the flat body into contact with the second sidewall of the accommodating part;

상기 편상체의 상기 편상체 각부를, 상기 수용 각부의 상기 오목부에 수용시키는 공정을 포함하는 정렬 방법.The alignment method including the process of accommodating the said piece-shaped body leg part of the said piece body in the said recessed part of the said accommodation leg part.

이 정렬 방법에 의하면, 간이하고 또한 신속하게, 복수의 편상체를 보다 균등한 간격으로 정렬시킬 수 있다.According to this alignment method, it is possible to simply and quickly align a plurality of plaques at more even intervals.

[2] 상기 [1] 의 양태의 정렬 방법에 있어서, 복수의 상기 수용부는, 격자상으로 배열되어 있는 것이 바람직하고, 정방 격자상으로 배열되어 있는 것이 보다 바람직하다.[2] In the alignment method according to the aspect of [1] above, the plurality of accommodating portions are preferably arranged in a lattice form, and more preferably arranged in a square lattice form.

〔실시예〕[Example]

이하, 실시예를 들어 본 발명을 더욱 상세하게 설명한다. 본 발명은 이들 실시예에 전혀 한정되지 않는다.Hereinafter, the present invention will be described in more detail by way of Examples. The present invention is not limited at all to these Examples.

실시예 1 에서는, 상기 제 1 실시형태에 관련된 정렬 지그를 사용한 정렬 방법을 실시하였다. 즉, 제 1 실시형태에 있어서 도 2a 에서 나타낸 형상의 수용부를 복수 갖는 구리제의 정렬 지그를 사용하였다. 이 정렬 지그의 일방의 면측에, 두께 3 ㎜ 의 구리판을 장착하여 일방의 개구를 막고, 타방의 개구측으로부터 반도체 칩을 구리판 상에 둔 후, 반도체 칩을 수용부의 벽부에 맞닿게 하였다 (도 2c 참조).In Example 1, the alignment method using the alignment jig which concerns on the said 1st Embodiment was implemented. That is, in the first embodiment, a copper alignment jig having a plurality of accommodating portions of the shape shown in Fig. 2A was used. A copper plate having a thickness of 3 mm was mounted on one side of the alignment jig to close one opening, and a semiconductor chip was placed on the copper plate from the other opening side, and then the semiconductor chip was brought into contact with the wall portion of the accommodating part (Fig. 2c). Reference).

참고예 1 로서, 상기 실시형태 중, 도 3a 에서 설명한 참고예에 관련된 정렬 지그를 사용한 정렬 방법을 실시하였다. 참고예 1 에서는 정렬 지그를 바꾼 것 이외에는 실시예 1 과 동일한 조작을 실시하였다. 본 실시예 (실시예 1 및 참고예 1) 에서 사용한 정렬 지그 수용부의 내치수 (대향하는 측벽간의 거리) 및 정렬 지그의 격자 프레임 폭, 그리고 본 실시예에서 사용한 반도체 칩의 치수는 이하와 같다. 또한, 실시예 1 에서 사용한 정렬 지그의 오목부의 형상은, 직경이 약 0.4 ㎜ 인 반원형으로 하였다.As reference example 1, the alignment method using the alignment jig which concerns on the reference example demonstrated with FIG. 3A among the said embodiment was implemented. In Reference Example 1, the same operation as in Example 1 was performed except that the alignment jig was changed. The internal dimensions (distance between opposing sidewalls) of the alignment jig receiving portion used in this example (Example 1 and Reference Example 1), the grid frame width of the alignment jig, and the dimensions of the semiconductor chip used in this example are as follows. In addition, the shape of the recessed part of the alignment jig used in Example 1 was made into the semicircular shape with a diameter of about 0.4 mm.

실시예 1 및 참고예 1 의 각 정렬 방법을 실시 후, 반도체 칩이 어느 정도, 등간격으로 정렬되어 있는가를 비교하였다.After each alignment method of Example 1 and Reference Example 1 was performed, to what extent the semiconductor chips were aligned at equal intervals was compared.

·정렬 지그 수용부의 내치수 : 4.6 ㎜ × 4.6 ㎜·Inner dimension of alignment jig receiving part: 4.6 mm × 4.6 mm

·정렬 지그의 격자 프레임 폭 : 0.4 ㎜·Grid frame width of alignment jig: 0.4 mm

·반도체 칩의 치수 : 3 ㎜ × 3 ㎜, 두께 350 ㎛Dimensions of semiconductor chip: 3 mm × 3 mm, thickness 350 μm

또한, 본 실시예에서는, 수용부의 형상은, 상기 실시형태 1 및 참고예에서 설명한 수용부와 동일한 형상을 갖지만, 상기 실시형태나 참고예에서 도시한 것보다 더욱 다수의 수용부를 갖는 지그를 사용하였다. 정렬 지그에 있어서 세로 4 지점 × 가로 4 지점의 합계 16 지점의 수용부를 갖는 수용 에어리어를 3 개 규정하고, 3 개의 수용 에어리어의 수용부 (합계 48 지점) 에, 반도체 칩을 수용시켜, 정렬 방법을 실시하였다.In addition, in this Example, although the shape of the accommodation part has the same shape as the accommodation part demonstrated in the said Embodiment 1 and the reference example, the jig which has many more accommodation parts than that shown in the said embodiment or the reference example was used. . In the alignment jig, three accommodating areas having a total of 16 accommodating portions of 4 vertical × 4 horizontal positions are defined, the semiconductor chips are accommodated in the accommodating portions of the three accommodating areas (48 positions in total), and an alignment method is performed. carried out.

정렬 방법을 실시 후, XY 스테이지를 갖는 측정기를 사용하여 각 반도체 칩의 중심 좌표를 공통의 좌표계로 수치화하였다. 측정기는, 주식회사 미츠토요 제조의 CNC 화상 측정기 (제품명 : QV ACCEL HYBRID TYPE1) 를 사용하였다.After performing the alignment method, the center coordinates of each semiconductor chip were digitized in a common coordinate system using a measuring device having an XY stage. As the measuring device, a CNC image measuring device manufactured by Mitsutoyo Co., Ltd. (product name: QV ACCEL HYBRID TYPE1) was used.

3 개의 수용 에어리어 중, 1 개의 수용 에어리어 (제 1 에어리어) 를 선정하고, 제 1 에어리어를 기준으로 하여, 그 밖의 2 개의 에어리어를 제 2 에어리어 및 제 3 에어리어로 하였다.Among the three accommodation areas, one accommodation area (1st area) was selected, and the other two areas were made into the 2nd area and the 3rd area on the basis of the 1st area.

기준으로 한 제 1 에어리어의 X 축 방향 및 Y 축 방향과, 제 2 에어리어의 X 축 방향 및 Y 축 방향의 어긋남량이 최소가 되도록 수용 에어리어의 각도 (기울기) 를 바꾸지 않고 데이터 상에서 중첩하였다. 제 1 에어리어 및 제 3 에어리어에 대해서도, 상기 서술과 동일하게 데이터 상에서 중첩하였다.The data were superimposed on the data without changing the angle (inclination) of the accommodation area so that the amount of deviation between the X-axis direction and the Y-axis direction of the first area and the X-axis direction and the Y-axis direction of the second area as a reference was minimized. The 1st area and the 3rd area were also superimposed on data similarly to the above description.

중첩 후, 제 1 에어리어의 16 지점의 수용부와, 제 2 에어리어 또는 제 3 에어리어의 16 지점의 수용부에서 각 에어리어끼리에서 각각 대응하는 수용부에 수용된 반도체 칩의 좌표를 비교하였다. 여기서는, 제 1 에어리어의 반도체 칩의 좌표를 기준으로 하여, 당해 기준 좌표로부터 제 2 에어리어의 반도체 칩의 좌표가 어느 정도 어긋나 있는가를 계산하였다. 동일하게, 제 1 에어리어를 기준으로 하여, 제 3 에어리어의 반도체 칩의 좌표가 어느 정도 어긋나 있는가를 계산하였다.After the overlapping, the coordinates of the semiconductor chips accommodated in the accommodating units corresponding to each other in each of the 16 accommodating parts of the first area and the 16 accommodating parts of the second or third area were compared. Here, on the basis of the coordinates of the semiconductor chip in the first area, how much the coordinates of the semiconductor chip in the second area deviate from the reference coordinates were calculated. Similarly, based on the 1st area, how much the coordinates of the semiconductor chip of the 3rd area shift were calculated.

표 1 에, 실시예 1 및 참고예 1 의 정렬 방법을 실시 후에 계산한, X 축 방향, Y 축 방향, 및 기울기의 편차량의 계산 결과를 나타낸다.Table 1 shows the calculation results of the amount of deviation in the X-axis direction, the Y-axis direction, and the inclination calculated after carrying out the alignment methods of Example 1 and Reference Example 1.

또한, 기울기란, 제 1 에어리어의 반도체 칩의 대각선을 연결한 선을 기준으로 하여, 제 2 에어리어 또는 제 3 에어리어의 반도체 칩의 대각선을 연결한 선을 비교하여, 그 기울기 정도를 나타낸다.In addition, the slope indicates the degree of inclination by comparing the line connecting the diagonals of the semiconductor chips in the first area with the line connecting the diagonals of the semiconductor chips in the second area or the third area as a reference.

Figure 112018121360501-pct00001
Figure 112018121360501-pct00001

표 1 에 나타내는 바와 같이, 실시예 1 에 관련된 정렬 지그를 사용한 정렬 방법에 의하면, 참고예 1 과 비교하여, 반도체 칩끼리의 X 축 방향, Y 축 방향, 및 기울기에 관한 위치의 어긋남량이 적은 것을 알 수 있었다. 즉, 실시예 1 에 관련된 정렬 지그를 사용한 정렬 방법에 의하면, 복수의 반도체 칩을 보다 균등한 간격으로 정렬시킬 수 있었다.As shown in Table 1, according to the alignment method using the alignment jig according to Example 1, compared with Reference Example 1, the amount of displacement of the semiconductor chips in the X-axis direction, the Y-axis direction, and the inclination is small. Could know. That is, according to the alignment method using the alignment jig which concerns on Example 1, the some semiconductor chip was able to be aligned at a more even space|interval.

제 1 실시형태 이외의 실시형태나 실시형태의 변형 등에 있어서 설명한 정렬 지그 및 정렬 방법에 의해서도, 제 1 실시형태와 동일하게, 참고예 1 과 비교하여 복수의 반도체 칩을 보다 균등한 간격으로 정렬시킬 수 있다.Even by the alignment jig and the alignment method described in the embodiment other than the first embodiment or the modification of the embodiment, similarly to the first embodiment, a plurality of semiconductor chips can be aligned at more even intervals as compared with the reference example 1 can

100…정렬 지그
101…수용부
102…벽부
102a …제 1 측벽
102b…제 2 측벽
103…수용 각부
103a…제 1 수용 각부
104…오목부
CP…반도체 칩 (편상체)
cp1…제 1 측면
cp2…제 2 측면
cp3…칩 각부100… sorting jig
101… receptacle
102... wall
102a . first side wall
102b... second side wall
103… reception
103a… 1st reception part
104… recess
CP… semiconductor chip (flat body)
cp1… first aspect
cp2… second aspect
cp3… chip part

Claims (6)

정렬 지그를 사용하여, 복수의 편상체를 정렬시키는 공정과,
정렬된 복수의 상기 편상체를 표면 보호 시트에 전사하는 공정과,
상기 표면 보호 시트에 유지된 복수의 상기 편상체를 봉지하는 공정을 포함하고,
상기 전사하는 공정이, 복수의 상기 편상체 및 상기 정렬 지그를 상기 표면 보호 시트에 전사하는 공정이고,
상기 봉지하는 공정이, 상기 표면 보호 시트에 의해 유지된 복수의 상기 편상체 및 상기 정렬 지그를 봉지하는 공정이고,
상기 정렬 지그는, 상기 편상체를 수용 가능한 수용부를 복수 구비하고,
상기 수용부의 수용 각부는, 복수의 상기 수용부에 상기 편상체를 각각 수용시켜 상기 수용부의 벽부에 상기 편상체를 맞닿게 했을 때, 상기 편상체의 편상체 각부가 상기 수용 각부에 접촉하지 않게 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.Using an alignment jig, the process of aligning a plurality of flat body,
A step of transferring the aligned plurality of the flakes to a surface protection sheet,
Including the step of sealing the plurality of the plaques held on the surface protection sheet,
The transferring step is a step of transferring the plurality of flat bodies and the alignment jig to the surface protection sheet,
The sealing step is a step of sealing the plurality of the flat body and the alignment jig held by the surface protection sheet,
The alignment jig is provided with a plurality of accommodating parts capable of accommodating the flat body,
Receiving leg portion of the receiving portion, each receiving the plurality of the accommodation portion to accommodate each of the pieces, when abutting the piece to the wall portion of the accommodation, each piece of the piece of the piece is formed so as not to contact the receiving leg. A method for manufacturing a semiconductor device, characterized in that 제 1 항에 있어서,
복수의 상기 수용부는, 격자상으로 배열되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.The method of claim 1,
A method of manufacturing a semiconductor device, wherein the plurality of accommodating portions are arranged in a grid shape. 제 1 항 또는 제 2 항에 있어서,
상기 편상체는,
제 1 측면과,
상기 제 1 측면과 이웃하는 제 2 측면을 갖고,
상기 편상체 각부는, 상기 제 1 측면의 단부 및 상기 제 2 측면의 단부에 위치하고,
상기 수용부의 상기 벽부는,
제 1 측벽과,
상기 제 1 측벽과 이웃하는 제 2 측벽을 갖고,
상기 수용 각부는, 상기 제 1 측벽의 단부 및 상기 제 2 측벽의 단부에 위치하고,
상기 수용 각부는, 상기 제 1 측벽의 면, 및 상기 제 2 측벽의 면보다 안쪽으로 패인 오목부를 갖고,
상기 편상체의 상기 제 1 측면과 상기 수용부의 상기 제 1 측벽을 맞닿게 하고, 또한 상기 편상체의 상기 제 2 측면과 상기 수용부의 상기 제 2 측벽을 맞닿게했을 때, 상기 편상체의 상기 편상체 각부는, 상기 수용 각부의 상기 오목부에 수용되는 것을 특징으로 하는 반도체 장치의 제조 방법.3. The method of claim 1 or 2,
The flat body,
a first aspect;
having a second side adjacent to the first side;
Each part of the flat body is located at the end of the first side and the end of the second side,
The wall portion of the receiving portion,
a first sidewall;
having a second sidewall adjacent to the first sidewall;
The receiving leg portion is located at an end of the first sidewall and an end of the second sidewall,
The receiving leg has a concave portion recessed inward than a surface of the first sidewall and a surface of the second sidewall,
When abutting the first sidewall of the first side and the receiving portion of the piece of body, and also contacting the second sidewall of the second side and the receiving portion of the piece of piece, the piece of the piece of the piece The upper body leg part is accommodated in the said recessed part of the said accommodation leg part, The manufacturing method of the semiconductor device characterized by the above-mentioned. 제 1 항 또는 제 2 항에 있어서,
복수의 상기 수용부는, 정방 격자상으로 배열되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.3. The method according to claim 1 or 2,
The plurality of accommodating parts are arranged in a square grid shape, characterized in that A method of manufacturing a semiconductor device. 제 1 항 또는 제 2 항에 있어서,
상기 정렬 지그는, 프레임상의 본체부와, 상기 편상체를 수용 가능한 수용부를 복수 구비하고,
상기 본체부는, 외측 프레임과, 상기 외측 프레임의 내측에 형성된 내측 프레임을 갖고,
상기 정렬 지그의 평면에서 보아, 상기 수용부를 각각 구획하는 상기 내측 프레임의 폭보다, 상기 외측 프레임의 폭쪽이 크게 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.3. The method of claim 1 or 2,
The alignment jig is provided with a plurality of accommodating portions capable of accommodating the body portion and the flat body on a frame,
The body portion has an outer frame and an inner frame formed inside the outer frame,
The method of manufacturing a semiconductor device, wherein the width of the outer frame is formed to be larger than the width of the inner frame defining each of the accommodating portions in a plan view of the alignment jig. 삭제delete
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