KR20190006610A - 플라즈마 프로세싱 동안 기판에서의 전압 파형을 제어하기 위한 시스템들 및 방법들 - Google Patents

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Abstract

플라즈마 프로세싱 동안 기판에서의 전압 파형을 제어하기 위한 시스템들 및 방법들은, 기판 지지부에 정형된 펄스 바이어스 파형을 인가하는 단계를 포함하며, 기판 지지부는, 정전 척; 척킹 폴; 기판 지지 표면; 및 유전체 재료의 층에 의해 기판 지지 표면으로부터 분리되는 전극을 포함한다. 시스템들 및 방법들은, 기판 지지 표면 상에 포지셔닝된 기판에서의 전압을 나타내는 전압을 캡쳐하는 단계, 및 캡쳐된 신호에 기반하여, 정형된 펄스 바이어스 파형을 반복적으로 조정하는 단계를 더 포함한다. 플라즈마 프로세싱 시스템에서, 전극 및 기판 지지 표면을 분리하는 유전체 재료의 층의 두께 및 조성은, 전극과 기판 지지 표면 사이의 커패시턴스가 기판 지지 표면과 플라즈마 표면 사이의 커패시턴스보다 적어도 10 배 더 크도록 선택될 수 있다.

Description

플라즈마 프로세싱 동안 기판에서의 전압 파형을 제어하기 위한 시스템들 및 방법들
[0001] 본 개시내용의 실시예들은 일반적으로 기판의 플라즈마 프로세싱을 위한 시스템들 및 방법들에 관한 것으로, 특히, 기판의 플라즈마 프로세싱 동안 기판에서의 전압 파형을 제어하기 위한 시스템들 및 방법들에 관한 것이다.
[0002] 전형적인 RIE(Reactive Ion Etch) 플라즈마 프로세싱 챔버는 RF(radiofrequency) 바이어스 생성기를 포함하며, 이는, "정전 척(ESC; electrostatic chuck)" 내에 매립된 금속 베이스플레이트인 "전력 전극"(더 통상적으로는 "캐소드"로 지칭됨)에 RF 전압을 공급한다. 도 1a는, 전형적인 프로세싱 챔버에서 전력 전극에 공급될 전형적인 RF 전압의 플롯을 도시한다. 전력 전극은, ESC 어셈블리의 일부인 세라믹의 층을 통해 프로세싱 시스템의 플라즈마에 용량성으로(capacitively) 커플링된다. 플라즈마 시스(plasma sheath)의 비-선형 다이오드형 특성이, 인가된 RF 필드의 정류를 초래함으로써, 직류(DC) 전압 강하 또는 "자기-바이어스(self-bias)"가 캐소드와 플라즈마 사이에 나타난다. 이러한 전압 강하는, 캐소드를 향해 가속된 플라즈마 이온들의 평균 에너지를 그리고 그에 따라 에칭 이방성을 결정한다.
[0003] 더 구체적으로, 이온 방향성, 피쳐 프로파일(feature profile), 그리고 마스크 및 정지-층에 대한 선택도가 이온 에너지 분포 함수(IEDF; Ion Energy Distribution Function)에 의해 제어된다. RF 바이어스를 갖는 플라즈마들에서, IEDF는 전형적으로, 저 에너지 및 고 에너지에서의 2개의 피크들, 및 그들 사이에 있는 일부 이온 집단(population)을 갖는다. 도 1b는, 이온 에너지 분포 대 이온 에너지로서 플롯팅된 전형적인 IEDF의 플롯을 도시한다. 도 1b에 도시된 바와 같은 IEDF의 2개의 피크들 사이에 있는 이온 집단의 존재는, 캐소드와 플라즈마 사이의 전압 강하가 바이어스 주파수에서 발진(oscillate)한다는 사실을 반영한다[도 1a]. 더 낮은 주파수(예컨대, 2 MHz) RF 바이어스 생성기가 더 높은 자기-바이어스 전압들을 얻는 데 사용될 때, 그러한 2개의 피크들 사이의 에너지 차이가 두드러질 수 있고, 낮은 에너지 피크에서의 이온들에 기인한 에칭이 더 등방성이어서, 잠재적으로 피쳐 벽들의 휘어짐이 유발된다. 고-에너지 이온들과 비교하여, 저-에너지 이온들은 (예컨대, 대전 효과로 인해) 피쳐의 최하부에 있는 코너들에 도달하는 데 덜 효과적이지만, 마스크 재료가 덜 스퍼터링되게 한다. 이는, 하드-마스크 개구와 같은 고 종횡비 에칭 애플리케이션들에서 중요하다.
[0004] 피쳐 사이즈들이 계속 줄어들고 종횡비가 증가하면서, 피쳐 프로파일 제어 요건들이 더 엄격해짐에 따라, 프로세싱 동안 기판 표면에 잘-제어된 IEDF를 갖는 것이 더 바람직해졌다. 단일-피크 IEDF는, 독립적으로 제어되는 피크 높이들 및 에너지들을 갖는 2개-피크 IEDF를 포함하는 임의의 IEDF를 구성하는 데 사용될 수 있으며, 이는 고-정밀 플라즈마 프로세싱에 매우 유익하다. 단일-피크 IEDF를 생성하는 것은, 플라즈마, 즉, 이온 에너지를 결정하는 시스(sheath) 전압에 대하여 기판 표면에서 거의 일정한 전압을 가질 것을 요구한다. 시간-일정(time-constant) 플라즈마 전위(전형적으로, 프로세싱 플라즈마들에서 제로(zero) 또는 접지 전위에 가까움)를 가정하면, 이는, 접지에 대하여 기판에서 거의 일정한 전압(즉, 기판 전압)을 유지할 것을 요구한다. 이는, 이온 전류가 기판 표면을 지속적으로 대전시키기 때문에, 단순히 DC 전압을 전력 전극에 인가함으로써 달성될 수 없다. 결과적으로, 인가된 모든 DC 전압은 플라즈마 시스(즉, 시스 커패시턴스) 대신 기판 및 ESC의 세라믹 부분(즉, 척 커패시턴스)에 걸쳐 강하될 것이다. 이를 극복하기 위해, 인가된 전압이 척 커패시턴스와 시스 커패시턴스 간에 분배되게 하는 특수한 정형된-펄스 바이어스(shaped-pulse bias) 방식이 개발되었다(우리는, 커패시턴스가 일반적으로 시스 커패시턴스보다 훨씬 더 크기 때문에, 기판에 걸친 전압 강하를 무시하였음). 이러한 방식은, 이온 전류에 대한 보상을 제공하여, 시스 전압 및 기판 전압이 각각의 바이어스 전압 사이클의 최대 90 % 동안 일정하게 유지되는 것을 허용한다. 더 정확하게는, 이러한 바이어싱 방식은 특정 기판 전압 파형을 유지하는 것을 허용하며, 이는, 네거티브 dc-오프셋(negative dc-offset)에 따른(on top of) 주기적인 일련의 짧은 포지티브(positive) 펄스들로서 설명될 수 있다. 각각의 펄스 동안, 기판 전위는 플라즈마 전위에 도달하고 그리고 시스가 잠시 붕괴(collapse)되지만, 각각의 사이클의 ~90 % 동안, 시스 전압은 일정하게 그리고 각각의 펄스의 끝에서 네거티브 전압 점프와 동일하게 유지되며, 그에 따라, 평균 이온 에너지가 결정된다. 도 2a는, 이러한 특정 기판 전압 파형을 생성하고 그에 따라 시스 전압을 거의 일정하게 유지하는 것을 가능하게 하도록 개발된 특수한 정형된-펄스 바이어스 전압 파형의 플롯을 도시한다. 도 2a에 도시된 바와 같이, 정형된-펄스 바이어스 파형은: (1) 보상 페이즈 동안, 척 커패시턴스 상에 축적된 여분의 전하를 제거하기 위한 포지티브 점프(205); (2) 시스 전압(VSH)의 값을 설정하기 위한 네거티브 점프(210)(VOUT) - 즉, VOUT은 직렬로 연결된 척 및 시스 커패시터들 간에 분배되고, 그에 따라, 기판 전압 파형에서의 네거티브 점프를 결정함(그러나, 일반적으로 VOUT은 그 네거티브 점프보다 큼); 및 (3) 이온 전류를 보상하고 이러한 긴 "이온 전류 보상 페이즈" 동안 시스 전압을 일정하게 유지하기 위한 네거티브 전압 램프(ramp)(215)를 포함한다. 도 2a의 특수한 정형된-펄스 바이어스 전압 파형은, 프로세싱 챔버에 바이어스로서 인가될 때, 위에서 설명되고 도 2b에 도시된 바와 같은 단일-피크 IEDF를 초래한다.
[0005] 그러나, 특수한 정형된-펄스 바이어스 방식은, 유용성을 제한하고 상업적 에칭 챔버들에 대한 사용을 복잡하게 하는 특정 단점들을 갖는다. 구체적으로, 이온 전류 보상이 이루어지기 위해, 정형된-펄스 바이어스 공급부는 ESC 커패시턴스(CCK) 및 부유 커패시턴스(stray capacitance)(CSTR)에 대한 값의 정보를 요구하며, 후자는 챔버 조건들에 의해 결정되고, 그에 따라, 부품들의 열 팽창 등과 같은 많은 수의 인자들에 민감하다. 또한, 시스 전압을 정확히 설정하기 위해, 시스 커패시턴스(CSH)의 값이 알려질 필요가 있는데, 그 이유는, 전력 전극에 공급되는 펄스형 전압 파형에서의 네거티브 점프(VOUT)의 값이, 직렬로 연결된 2개의 커패시터들 간에 분배되듯이 ESC 세라믹 플레이트와 플라즈마 시스 간에 분배되기 때문이다. 시스 커패시턴스는, 시스 커패시턴스가 화학 가스 조성, (플라즈마 밀도 및 온도를 통한) RF 소스 주파수 및 전력, 가스 압력, 및 에칭되는 기판의 재료를 포함하는 많은 수의 파라미터들에 의존하기 때문에 평가하기가 특히 어렵다. 현재, 한 세트의 플라즈마 조건들에서의 시스 커패시턴스 목록(tabulation)을 이용한 전체 시스템 교정이 실제 프로세싱 전에 수행되어야 한다. 이러한 방법은 시간 소모적이고 번거로울 뿐만 아니라, 플라즈마가 결코 완벽하게 재현가능하지 않기 때문에 정확히 이루어지지 않는다. 단일-피크 IEDF를 생성하는 것은 미리 결정된 전압 파형을 기판에서 유지하는 것을 요구하며, 여기서, 네거티브 전압 점프는 거의 일정한 시스 전압을 나타내므로, 평균 이온 에너지를 나타낸다. CSH 및 CSTR의 정확한 결정의 요건으로 인해, 현재의 정형된-펄스 바이어스 방식은 실제 상업적 에칭 챔버들에서 비효율적이다.
[0006] 기판을 프로세싱하기 위한 시스템들 및 방법들은, 예컨대 플라즈마 에칭 프로세스 동안, 미리 결정된 전압 파형을 기판에서 유지함으로써, 잘 제어된 단일 피크 이온 에너지 분포 함수를 제공한다. 본 원리들의 다양한 실시예들에 따르면, 기판에서의 전압 파형은, 프로세싱되는 기판에서의 전압을 나타내는(즉, 동일한 파형 형상을 가짐) 신호를 캡쳐하고(즉, 접지에 대한 전압을 측정함) 그 캡쳐된 신호에 기반하여 개개의 프로세스 챔버에 인가되는 정형된 펄스 바이어스 파형을 반복적으로 조정함으로써 유지된다. 이는, 캡쳐된 신호(따라서, 기판 전압)의 원하는 펄스형 전압 파형이 달성될 때까지 행해진다. 일부 실시예들에서, 각각의 펄스의 끝에서의 네거티브 점프의 값은 타겟 이온 에너지와 동일하고, 펄스들 사이의 전압은 일정하다. 일부 실시예들에서, 기판에서의 전압을 나타내는 신호는, 기판과 접촉하는 전도성 리드(lead)를 사용하여 캡쳐될 수 있다. 대안적으로 또는 그에 부가하여, 기판에 근접하게 있는 용량성 회로가 프로세싱되는 기판에서의 전압을 나타내는 신호를 캡쳐하는 데 사용될 수 있다(필요한 모든 정보가 dc-오프셋이 아닌 캡쳐된 펄스형 파형의 형상에 포함되기 때문임).
[0007] 다른 실시예들에서, 기판에서의 전압을 나타내는 신호는, 기판을 둘러싸는 전도성 재료의 링과 접촉하는 전도성 리드를 사용하여 캡쳐될 수 있다. 대안적으로 또는 그에 부가하여, 전도성 링에 근접하게 있는 용량성 회로가 프로세싱되는 기판에서의 전압을 나타내는 신호를 캡쳐하는 데 사용될 수 있다.
[0008] 본 원리들의 실시예들에 따르면, 기판에서의 타겟 전압 파형은, (1) 바이어스 및 기판 전압 파형들의 네거티브 점프(시스 형성) 페이즈 동안, 척 커패시턴스(CCK)에 기인하는 전압 강하에서의 변화를, 시스 커패시턴스(CSH)에 기인하는 전압 강하에서의 변화와 비교하여 무시가능하게 만들고, 그리고 (2) 바이어스 전압 파형의 이온 전류 보상 페이즈 동안, Cstr을 통한 전류를 CCK를 통한 전류와 비교하여 무시가능하게 만듦으로써 유지된다. 이는, 전력 전극과 기판 사이의 커패시턴스를 시스 및 부유 커패시턴스들보다 훨씬 더 크게 하여 정확한 결정의 요건을 완화시킴으로써 달성된다. 일부 실시예들에서, 이는, 전극과 기판 지지 표면 사이의 유전체 층의 커패시턴스가 개개의 프로세싱 챔버에서의 기판 표면과 플라즈마 사이의 커패시턴스보다 적어도 10 배 더 크도록 유전체 재료의 층의 두께 및 조성을 선택함으로써 달성된다. CCK에 걸친 전압 강하에서의 변화가 CSH에 걸친 전압 강하에서의 변화와 비교하여 무시가능하기 때문에, 전력 전극에 인가되는 신호의 펄스형 전압 파형(즉, 바이어스 전압 파형)의 형상은 네거티브 점프 페이즈 동안의 기판 전압 파형의 형상을 거의 재현한다. 따라서, 위의 실시예들에서 설명된 바와 같이, 전극 전압 파형은 기판 전압 파형을 나타내는 신호로서 사용될 수 있다. 즉, 전극 전압 파형에서의 네거티브 점프는 기판 전압 파형에서의 네거티브 점프와 거의 동일하며, 따라서, 타겟 시스 전압 강하 및 이온 에너지를 달성하기 위해, 정형된-펄스 바이어스 공급부에 대한 피드백 신호로서 사용될 수 있다.
[0009] 대안적으로 또는 그에 부가하여, 위의 문단 [0008]에 있는 조건들 (1) 및 (2)를 만족시키기 위해, 전력 전극 대신 정전 척의 척킹 전극에 전압(바이어스)을 인가함으로써, 시스 커패시턴스(CSH) 및 부유 커패시턴스(CSTR)가 척 커패시턴스(CCK)와 비교하여 무시가능하게 만들어진다. 바이어스 전압 파형의 형상이 시스 형성(네거티브 점프, VOUT) 페이즈 동안 뿐만 아니라 이온 전류 보상 페이즈 동안의 기판 전압 파형의 형상을 재현하기 위해, 이온 전류에 기인한 CCK에 걸친 전압 강하에서의 변화는 바이어스 전압 네거티브 점프(VOUT)와 비교하여 무시가능하게 될 필요가 있다는 것을 유의한다. 척킹 전극과 기판 지지 표면 사이의 매우 높은 커패시턴스로 인해 (프로세싱에서 사용되는 전형적인 이온 전류들에 대한) 많은 실제 상황들에서 그러한 경우가 예상된다. 이하에서, 위의 방법들 및 실시예들 뿐만 아니라 다른 가능한 실시예들이 더 상세히 설명된다.
[0010] 일 실시예에서, 플라즈마 프로세싱 챔버에서의 플라즈마 프로세싱 동안 기판에서의 전압 파형을 제어하기 위한 방법은, 플라즈마 프로세싱 챔버 내의 기판 지지부에 정형된 펄스 바이어스 파형을 인가하는 단계 ― 기판 지지부는, 정전 척, 척킹 폴(chucking pole), 기판 지지 표면, 및 전극을 포함함 ―; 기판 지지 표면 상에 포지셔닝(position)된 기판에서의 전압을 나타내는 신호를 캡쳐하는 단계; 및 캡쳐된 신호에 기반하여, 정형된 펄스 바이어스 파형을 반복적으로 조정하는 단계를 포함한다.
[0011] 일 실시예에서, 기판에서의 전압을 나타내는 신호는, 기판의 적어도 일부분과 접촉하는 전도성 리드를 사용하여 캡쳐된다. 다른 실시예에서, 기판 지지부는 전극 위에 배치되는 전도성 재료의 링을 포함하고, 기판에서의 전압을 나타내는 신호는 전도성 재료의 링의 적어도 일부분과 접촉하는 전도성 리드를 사용하여 캡쳐된다. 다른 실시예에서, 기판에서의 전압을 나타내는 신호는, 전도성 재료의 링에 근접하게 있거나 기판에 근접하게 있는 커플링 회로를 사용하여 캡쳐된다.
[0012] 본 원리들에 따른 다른 실시예에서, 플라즈마 프로세싱 시스템은, 프로세싱될 기판을 지지하기 위한 표면을 정의하는 기판 지지부 ― 기판 지지부는, 정전 척, 척킹 폴, 및 전극을 포함함 ―; 기판 지지 표면 상에 포지셔닝된 기판에서의 전압을 나타내는 신호를 캡쳐하는 센서; 기판 지지부에 정형된 펄스 바이어스 파형을 제공하는 바이어스 공급부; 및 센서로부터 캡쳐된 신호를 수신하고, 캡쳐된 신호에 기반하여, 정형된 펄스 바이어스 파형을 조정하기 위해 바이어스 공급부에 통신될 제어 신호를 생성하는 제어기를 포함한다.
[0013] 일 실시예에서, 센서는, 기판의 적어도 일부분과 접촉하는 전도성 리드를 포함한다. 다른 실시예에서, 센서는, 전극 위에 배치되는 전도성 재료의 링을 포함한다. 다른 실시예에서, 센서는, 기판에 근접하게 있는 커플링 회로를 포함한다.
[0014] 다른 실시예에서, 시스템은, 전도성 재료의 링의 적어도 일부분과 접촉하는 전도성 리드를 포함한다. 다른 실시예에서, 시스템은, 캡쳐된 신호를 제어기에 전달하기 위해, 전도성 재료의 링에 근접하게 있는 커플링 회로를 포함한다.
[0015] 다른 실시예에서, 정형된 펄스 바이어스 파형이 기판 지지부의 전극에 인가된다. 다른 실시예에서, 정형된 펄스 바이어스 파형이 척킹 폴에 인가된다.
[0016] 일 실시예에서, 플라즈마 프로세싱 시스템은 기판 지지부를 포함하며, 기판 지지부는, 정전 척, 척킹 폴, 및 전극을 포함하고 그리고 프로세싱될 기판을 지지하기 위한 표면을 정의하고, 전극은, 유전체 재료의 층에 의해 기판 지지 표면으로부터 분리된다. 시스템은, 기판 지지 표면 위에 배치되는 플라즈마, 및 전극에 정형된 펄스 바이어스 파형을 인가하기 위한 정형된 펄스 바이어스 파형 생성기를 더 포함하며, 유전체 재료의 층의 두께 및 조성은, 전극과 기판 지지 표면 사이의 유전체 층의 커패시턴스가 기판 지지 표면과 플라즈마 사이의 커패시턴스보다 적어도 10 배 더 크도록 선택된다.
[0017] 일 실시예에서, 유전체 층은, 약 3 내지 5 밀리미터의 두께를 갖는 알루미늄 질화물을 포함한다. 적어도 일 실시예에서, 정형된 펄스 바이어스 파형은 기판 지지부의 전극에 인가되고, 다른 실시예에서, 정형된 펄스 바이어스 파형은 기판 지지부의 척킹 폴에 인가된다. 일부 실시예들에서, 플라즈마 프로세싱 시스템은, 정형된 펄스 바이어스 파형 및 클램핑 전압을 기판 지지부에 커플링시키기 위한 커플링 회로를 포함한다.
[0018] 본 개시내용의 다른 그리고 추가의 실시예들이 아래에서 설명된다.
[0019] 앞서 간략히 요약되고 하기에서 보다 상세히 논의되는 본 개시내용의 실시예들은 첨부된 도면들에 도시된 본 개시내용의 예시적인 실시예들을 참조하여 이해될 수 있다. 그러나, 첨부된 도면들은 본 개시내용의 단지 통상적인 실시예들을 예시하는 것이므로 범위를 제한하는 것으로 간주되지 않아야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0020] 도 1a는, 전형적인 프로세싱 챔버에서 전력 전극에 공급될 전형적인 RF 전압의 플롯을 도시한다.
[0021] 도 1b는, 프로세싱 챔버에 공급되는 RF 바이어스에 기인한 전형적인 이온 에너지 분포 함수의 플롯을 도시한다.
[0022] 도 2a는, 프로세싱 챔버의 시스 전압을 일정하게 유지하도록 개발된, 이전에 결정된 특수한 정형된-펄스 바이어스의 플롯을 도시한다.
[0023] 도 2b는, 프로세싱 챔버에 공급되는 특수한 정형된-펄스 바이어스에 기인한 단일 피크 이온 에너지 분포 함수의 플롯을 도시한다.
[0024] 도 3은 본 원리들의 다양한 실시예들에 따른, 플라즈마 프로세싱 동안 기판에서의 전압 파형을 제어하기에 적절한 시스템의 고 레벨 개략도를 도시한다.
[0025] 도 4는 본 원리들의 일 실시예에 따른, 도 3의 시스템에서 사용하기에 적절한 디지타이저/제어기의 고 레벨 블록도를 도시한다.
[0026] 도 5는 본 원리들의 실시예에 따른, 도 3의 시스템에서 사용하기에 적절한 에지 링의 평면도를 도시한다.
[0027] 도 6은 본 원리들의 실시예에 따른, 플라즈마 프로세스를 제어하기 위한 방법의 기능 블록도를 도시한다.
[0028] 도 7은 본 원리들의 실시예에 따라 유지되는 기판에서의 결과적인 전압 파형의 그래픽 표현을 도시한다.
[0029] 도 8은 본 원리들의 실시예에 따른, 클램핑 전압 및 바이어스 전압을 척킹 폴에 커플링시키기 위한 변성기(transformer) 커플링 회로의 개략도를 도시한다.
[0030] 이해를 용이하게 하기 위해, 도면들에 공통된 동일한 엘리먼트들을 지정하기 위해 가능한 경우 동일한 참조 번호들이 사용되었다. 도면들은 실척대로 도시되지 않았으며, 명확성을 위해 단순화될 수 있다. 일 실시예의 엘리먼트들 및 피쳐들은 추가의 언급 없이 다른 실시예들에 유리하게 포함될 수 있다.
[0031] 플라즈마 프로세싱 동안 기판에서의 전압 파형을 제어하기 위한 시스템들 및 방법들이 본원에서 제공된다. 본 발명의 시스템들 및 방법들은 유리하게, 예컨대 플라즈마 에칭 프로세스 동안, 미리 결정된 전압 파형을 기판에서 유지함으로써, 잘 제어된 단일 피크 이온 에너지 분포 함수를 제공한다. 실시예들은 유리하게, 플라즈마 시스 커패시턴스의 정밀한 추정 또는 복잡한 모델링을 필요로 하지 않으면서 단일 에너지(mono-energetic) 이온들을 제공하기 위해 전압 파형의 정형을 제공한다. 본 원리들의 실시예들이 주로 특정 정형된-펄스 바이어스에 관하여 설명될 것이지만, 본 원리들에 따른 실시예들은 실질적으로 임의의 바이어스로 동작할 수 있고 그에 적용될 수 있다.
[0032] 도 3은 본 원리들의 다양한 실시예들에 따른, 기판의 프로세싱에서 사용하기에 적절한 시스템(300)의 고 레벨 개략도를 도시한다. 도 3의 시스템(300)은 예시적으로, 기판 지지 어셈블리(305), 디지타이저/제어기(320), 및 바이어스 공급부(330)를 포함한다. 도 3의 실시예에서, 기판 지지 어셈블리(305)는, 지지 페디스털(pedestal)(302) 및 정전 척(ESC)(311)을 포함하며, ESC는, ESC 내에 매립된 금속 베이스플레이트 또는 메쉬(mesh)일 수 있는 척킹 전극(312)(일반적으로는 척킹 폴로 지칭됨)을 포함한다. ESC는 기판 지지 표면(307)을 갖는다. 척킹 전극(312)은 전형적으로, 에너자이징(energize)될 때 지지 표면(307)에 기판을 정전기적으로 클램핑하는 척킹 전력 소스(도시되지 않음)에 커플링된다. 척킹 전극(312)은 유전체 층(314)에 매립된다. 지지 어셈블리(305)는, 전력 전극(313)을 기판 지지 어셈블리(305)의 기판 지지 표면(307)으로부터 분리시키는 유전체 층(314)에 있는 전력 전극(313)을 더 포함한다. 다양한 실시예들에서, 유전체 층(314)은, 예컨대, 알루미늄 질화물(AlN)과 같은 세라믹 재료로 형성되고 그리고 대략 약 5-7 mm의 두께를 갖지만, 다른 유전체 재료들 및/또는 상이한 층 두께들이 사용될 수 있다. 도 3의 기판 지지 어셈블리(305)는, 기판의 프로세싱에 사용되는 플라즈마를 한정하거나 플라즈마에 의한 침식으로부터 기판을 보호하기 위해 전형적으로 제공되는 에지 링(350)을 더 포함한다.
[0033] 다양한 실시예들에서, 도 3의 시스템(300)은, California 주 Santa Clara의 Applied Materials, Inc.로부터 입수가능한 SYM3®, DPS®, ENABLER®, ADVANTEDGE™ 및 AVATAR™ 프로세스 챔버들과 같은 플라즈마 프로세싱 챔버 또는 다른 프로세스 챔버들의 컴포넌트들을 포함할 수 있다. 도 3의 시스템(300)에서, 기판 지지 어셈블리(305)는 기판을 지지하기 위한 정전 척(311)을 예시적으로 포함하지만, 예시된 실시예는 제한적인 것으로 간주되어서는 안 된다. 더 구체적으로, 본 원리들에 따른 다른 실시예들에서, 본 원리들에 따른 기판 지지 어셈블리(305)는, 프로세싱을 위해 기판을 지지하기 위한 진공 척, 기판 리테이닝 클램프(retaining clamp) 등(도시되지 않음)을 포함할 수 있다.
[0034] 동작 시, 프로세싱될 기판은 기판 지지 어셈블리(305)의 표면 상에 포지셔닝된다. 다시 도 3을 참조하면, 바이어스 공급부(330)로부터의 전압(예컨대, 정형된-펄스 바이어스)이 전력 전극(313)에 공급된다. 위에 설명된 바와 같이, 플라즈마 시스의 비-선형 특성은, 인가된 RF 필드의 정류를 초래함으로써, 직류(DC) 전압 강하 또는 "자기-바이어스"가 캐소드와 플라즈마 사이에 나타난다. 이러한 전압 강하는, 캐소드를 향해 가속된 플라즈마 이온들의 평균 에너지를 결정한다. 이온 방향성 및 피쳐 프로파일은 이온 에너지 분포 함수(IEDF)에 의해 제어되며, 이는 잘-제어된 단일-피크(도 2b)를 가져야 한다. 그러한 단일-피크 IEDF를 제공하기 위해, 바이어스 공급부(330)는, 인가되는 전압이 척 커패시턴스와 시스 커패시턴스 간에 분배되는 것을 초래하는 특수한 정형된 펄스 바이어스(도 2a 참조)를 전력 전극(313)에 공급하여 이온 전류를 보상함으로써 캐소드(311)의 표면을 일정하게 대전시킨다. 특수한 정형된 펄스 바이어스는 시스 전압이 펄스 사이클의 최대 90 % 동안 일정하게 유지될 수 있게 한다.
[0035] 그러나, 특수한 정형된 펄스 바이어스가 의도한 바와 같이 기능하기 위해, 현재의 몇몇 커패시턴스 값들은 달성하기가 극도로 어려울 수 있는 정밀도로 알려지거나 추정되어야 한다. 특히, 정형된 펄스 바이어스 파형(도 2a)은, 전력 전극(313)에 공급되는 총 전압이 ESC 척(311)과 시스 전하("공간 전하 시스" 또는 "시스"로 지칭됨) 간에 분배될 것을 요구하며, 시스 전하는, 플라즈마와 ESC 지지 표면 또는 그 지지 표면 상에 배치된 기판 사이의 공간에 형성된다. ESC 커패시턴스(CCK)는 용이하게 확인될 수 있지만, 부유 커패시턴스(CSTR) 및 시스 커패시턴스(CSH)의 값들은 시간에 관하여 예측불가능하게 변한다는 것을 알게 되었다. 부유 커패시턴스(CSTR)는, 예컨대, 플라즈마 프로세싱 챔버 내의 조건들에 의해 결정되고, 따라서, 프로세싱 챔버 컴포넌트들의 열 팽창 등과 같은 그러한 인자들에 민감하다.
[0036] 기능적으로, ESC 및 시스는 직렬로 연결된 2개의 커패시터들로서 작용하며, ESC 커패시터의 전극들 중 하나에 인가되는 입력 전압 파형은, 인가되는 총 전압이 커패시터들 간에 어떻게 분할되는지 그리고 얼마나 많은 전압이 시스 상에 존재하게 될 것인지를 결정하도록 제어되므로, 둘 모두의 커패시턴스 값들이 알려져 있을 필요가 있다.
[0037] 그러므로, 정형된-펄스 파형을 획득하기 위한 목적들로 시스 전압 강하의 정확한 추정을 획득하는 능력은, 시스 커패시턴스(CSH)를 정확히 결정하는 능력에 좌우된다. 시스 커패시턴스는 종의 밀도 및 온도와 같은 플라즈마 파라미터들 및 인가되는 전압의 복잡한 함수이므로, 분석적으로 예측하기가 어렵다.
[0038] 본 발명자들은, 프로세싱 챔버 내에 유지되는 벌크 플라즈마의 특성이 또한 인가된 펄스에 플라즈마가 어떻게 반응하는지에 영향을 미칠 수 있다고 결정했다. 예컨대, 플라즈마의 밀도는 시스에 주입되는 전하의 레이트에 대한 한계를 설정한다. 위에 언급된 고려사항들의 관점에서, 시스 커패시턴스(CSH)의 적절한 평가는 적어도, 화학 가스 조성, (플라즈마 밀도 및 온도를 통한) RF 소스 주파수 및 전력, 가스 압력, 및 프로세싱될 기판의 조성을 고려해야 한다. 적어도 위에 설명된 이유들로 인해, 시스 커패시턴스의 평가는 특히, 플라즈마 조건들이 결코 완벽하게 재현가능하지 않는 것으로 고려될 때 특히 어렵다.
[0039] 본 원리들의 다양한 실시예들에 따르면, 위에 설명된 결점들을 극복하기 위해, 본 발명자들은, 기판의 프로세싱 동안 거의 일정한 이온 에너지를 유지하기 위해 피드백 신호(기판 전압 파형을 나타냄)를 사용하는 것을 제안한다. 본 발명자들은, 플라즈마 전위가 매우 낮고 거의 일정하기 때문에, 시스 전압의 양호한 추정은 기판에서의 펄스형 전압 파형에서의 네거티브 점프로 표현될 수 있다고 결정했다. 더 정확하게는, 기판 전압 파형은 시스 전압 파형을 거의 재현하지만, 기판 전압 파형은 플라즈마 전위와 동일한 포지티브 dc 오프셋을 갖는다. 그러므로, 본 원리들에 따른 일부 실시예들에서, 본 발명자들은, 기판의 프로세싱 동안 기판에서의 전압을 나타내는 신호를 모니터링하고 기판에서의 전압을 나타내는 신호를 디지타이저/제어기(320)에 통신하는 것을 제안한다. 디지타이저/제어기(320)는 차례로, 정정 신호들을 결정하고 그 신호들을 바이어스 공급부(330)에 통신하여, 바이어스 공급부(330)에 의해 전력 전극(313)에 제공되는 정형된-펄스 바이어스를 조정함으로써, 기판에서의 전압으로 표현되는 시스 전압이 (네거티브 전압 점프에 후속하는 이온 전류 보상 페이즈 동안) 정형된-펄스 바이어스 사이클의 최대 90 % 동안 일정하게 유지되고 그리고/또는 미리 결정된 전압 레벨 허용오차 내에 있다. 본 발명자들은, 다양한 실시예들에서, 이온 에너지 또는 시스 전압이 잡음 레벨 내에서 일정하게 유지될 수 있고, 일 실시예에서, 이온 에너지 또는 시스 전압이, 일정하다고 고려되도록, 미리 결정된 레벨의 1-5 퍼센트 내에서 유지될 수 있다고 결정했다.
[0040] 도 4는, 도 3의 시스템(300)에서 사용하기에 적절한 디지타이저/제어기(320)의 고 레벨 블록도를 도시한다. 도 4의 디지타이저/제어기(320)는 예시적으로, 본 원리들에 따라 플라즈마 프로세스를 제어하기 위해 산업 현장에서 사용될 수 있는 범용 컴퓨터 프로세서를 포함한다. 디지타이저/제어기(320)의 메모리 또는 컴퓨터 판독가능 매체(410)는 RAM(random access memory), ROM(read only memory), 플로피 디스크, 하드 디스크, 또는 로컬 또는 원격의, 임의의 다른 형태의 디지털 저장소와 같은, 용이하게 이용가능한 메모리 중 하나 이상일 수 있다. 종래의 방식으로 프로세서를 지원하기 위해 지원 회로들(420)이 CPU(430)에 커플링된다. 이들 회로들은 캐시, 전력 공급부들, 클록 회로들, 입력/출력 회로 및 서브시스템들 등을 포함한다.
[0041] 다양한 실시예들에서, 본원에 개시된 본 발명의 방법들은 일반적으로, I/O 회로(450)에 의해 보조되는 CPU(430)에 의해 실행될 때 프로세스 디지타이저/제어기(320)로 하여금 본 원리들의 프로세스들을 수행하게 하는 소프트웨어 루틴(440)으로서 메모리(410)에 저장될 수 있다. 소프트웨어 루틴(440)은 또한, CPU(430)에 의해 제어되는 하드웨어로부터 원격으로 위치되는 제2 CPU(도시되지 않음)에 의해 저장 및/또는 실행될 수 있다. 본 개시내용의 방법 중 일부 또는 전부는 또한 하드웨어로 수행될 수 있다. 그러므로, 본 개시내용은 소프트웨어로 구현될 수 있고, 컴퓨터 시스템을 사용하여 하드웨어로, 예컨대 주문형 집적 회로 또는 다른 타입의 하드웨어 구현으로서, 또는 소프트웨어와 하드웨어의 조합으로서 실행될 수 있다. 소프트웨어 루틴(440)은 CPU(430)에 의해 실행될 때, 범용 컴퓨터를 본원에 개시된 방법들이 수행되도록 플라즈마 프로세싱 챔버를 제어하는 특수 목적 컴퓨터(디지타이저/제어기)(320)로 변형시킨다.
[0042] 본 원리들에 따른 일 실시예에서, 도 3을 다시 참조하면, 프로세싱되는 기판에서의 전압을 나타내는 신호를 캡쳐하기 위해, 선택적 전도성 리드(예컨대, 와이어)(352)가 도 3의 기판 지지 어셈블리(305)에 제공될 수 있다. 기판 지지 어셈블리(305)에 있는 선택적 전도성 리드(352)는, 프로세싱될 기판이 지지 페디스털(310) 상에 포지셔닝될 때, 전도성 리드(352)가 기판의 적어도 일부분(예컨대, 후면)과 접촉하도록 구성된다. 전도성 리드(352)는, 프로세싱 동안 기판에서 캡쳐된 전압을 나타내는 신호를 디지타이저/제어기(320)에 통신하는 데 사용될 수 있다.
[0043] 디지타이저/제어기(320)는 전도성 리드(352)로부터의 수신된 신호를 평가하며, 기판에서의 전압이 변했고 그리고/또는 미리 결정된 전압 레벨의 허용오차 내에 있지 않다면, 디지타이저/제어기(320)는, 바이어스 공급부로 하여금 바이어스 공급부(330)에 의해 전력 전극(313)에 제공되는 전압을 조정하게 하여 기판에서의 전압이 일정하게 유지되고 그리고/또는 미리 결정된 전압 레벨의 허용오차 내에 있게 하도록, 바이어스 공급부(330)에 통신될 제어 신호를 결정한다.
[0044] 예컨대, 도 7은 본 원리들의 실시예에 따라 유지되는 기판에서의 결과적인 전압 파형의 그래픽 표현을 도시한다. 도 7의 실시예에 도시된 바와 같이, 예컨대, 플라즈마 에칭 프로세스 동안의 기판에서의 전압 파형은 본 원리에 따라서, 시간 경과에 따라 일정하게 유지될 수 있다. 즉, 도 7에 도시된 바와 같이, 이온 에너지는, 본원에 설명된 본 원리들의 실시예들에 따라 기판의 프로세싱 동안 일정하게 유지된다.
[0045] 일 실시예에서, 디지타이저/제어기(320)는, 바이어스 공급부에 통신할 제어 신호를 결정하기 위해 반복적 프로세스를 구현한다. 예컨대, 일 실시예에서, 수신된 전압이 조정을 요구한다고 결정할 시, 디지타이저/제어기(320)는, 바이어스 공급부(330)에 의해 전력 전극(313)에 공급되는 전압이 조정되게 하기 위해 신호를 바이어스 공급부(330)에 통신한다. 조정 후에, 기판에서의 전압은 디지타이저/제어기(320)에 의해 다시 평가된다. 기판에서 캡쳐된 전압이 더 일정해지거나 미리 결정된 전압 레벨의 허용오차에 더 가까워졌지만 여전히 조정을 더 요구할 경우, 디지타이저/제어기(320)는, 바이어스 공급부(330)에 의해 전력 전극(313)에 공급되는 전압이 동일한 방향으로 조정되게 하기 위해 다른 제어 신호를 바이어스 공급부(330)에 통신한다. 조정 후에, 기판에서 캡쳐된 전압이 덜 일정해지거나 미리 결정된 전압 레벨로부터 더 멀어진 경우, 디지타이저/제어기(320)는, 바이어스 공급부(330)에 의해 전력 전극(313)에 공급되는 전압이 반대 방향으로 조정되게 하기 위해 또 다른 제어 신호를 바이어스 공급부(330)에 통신한다. 그러한 조정들은, 기판에서의 전압이 일정하게 유지되고 그리고/또는 미리 결정된 전압 레벨의 허용오차 내에 있을 때까지 계속 행해질 수 있다. 일 실시예에서, 디지타이저/제어기(320)는, 전도성 리드(352)로부터의 전압 신호를 디지털화하고 디지털화된 전압 신호를 바이어스 공급부에 통신하여, 기판 전압이 일정하게 유지되고 그리고/또는 미리 결정된 전압 레벨의 허용오차 내에 있도록, 정형된 펄스 바이어스 파형을 주기적으로 조정한다.
[0046] 본 원리들에 따른 다른 실시예들에서, 프로세싱되는 기판에서의 전압을 나타내는 신호는, 도 3의 기판 지지 어셈블리(305)의 에지 링(350)을 사용하여 캡쳐될 수 있다. 예컨대, 일 실시예에서, 도 3을 다시 참조하면, 시스템(300)에서는, 프로세싱되는 기판에서의 전압을 나타내는 전압 측정치들을 감지하기 위해 에지 링(350)이 사용된다. 본 원리들에 따른 일 실시예에서, 에지 링(350)은, 전력 전극(313) 바로 위에 위치되고 전력 전극(313)의 에지들과 오버랩(overlap)되도록 충분히 크다. 에지 링(350)의 조성 및 위치 때문에, 에지 링(350)은 프로세싱되는 기판에 전기적으로 또는 용량성으로 커플링되어, 예컨대, 기판에서의 실제 전압의 5 내지 7 퍼센트 내에 있는 프로세싱되는 기판에서의 전압을 나타내는 신호를 감지할 수 있다.
[0047] 이는, 프로세싱되는 기판으로서 작용하는 금속 웨이퍼를 ESC(311) 상에 배치하고 금속 웨이퍼에서의 전압을 측정하고 그리고 금속 웨이퍼에서의 전압 측정치들을 동일한 조건들 동안 에지 링(350)을 사용하여 획득된 전압 측정치들과 비교함으로써 본 발명자들에 의해 실험적으로 결정되었다. 측정치들은 5 내지 7 퍼센트 내에 있었다.
[0048] 도 5는 본 원리들의 실시예에 따른, 도 3의 시스템(300)에서 사용하기에 적절한 에지 링(350)의 평면도를 도시한다. 도 5의 실시예에서, 에지 링(350)은 예시적으로, 기판 지지 어셈블리(305)의 기판 지지 표면(307)을 둘러싼다. 에지 링(350)은 예시적으로, 전도성 재료(551)의 환형 층을 포함한다. 에지 링(350)은 선택적으로, 상부에 전도성 재료(551)의 환형 층이 배치되는 유전체 재료의 환형 층(도시되지 않음)을 더 포함할 수 있다. 도 5에 도시된 바와 같이, 기판 지지 유전체 층의 바깥 둘레 에지 및/또는 기판(도시되지 않음)의 바깥 둘레 에지와 에지 링(350)의 전도성 층(551) 및 선택적으로는 하부 유전체 층(도시되지 않음)의 안쪽 둘레 에지 표면(들) 사이의 G로 표시된 작은 갭이 존재한다. 그러므로, 에지 링(350)과 프로세싱될 기판 사이의 임의의 커플링은 갈바닉(galvanic)보다는 용량성이다.
[0049] 그러한 실시예에서, 도 3을 다시 참조하면, 선택적 전도성 리드(353)는, 에지 링(350)의 적어도 일부분(예컨대, 후면)과 접촉하도록 구성된다. 전도성 리드(353)는, 에지 링(350)에 의해 전기적으로 및/또는 용량성으로 감지되는, 프로세싱 동안의 기판에서의 전압을 나타내는 신호를 디지타이저/제어기(320)에 통신하는 데 사용될 수 있다.
[0050] 디지타이저/제어기(320)는 기판에서의 전압을 표시하는 에지 링(350)으로부터의 수신된 신호를 평가하며, 전압이 변했고 그리고/또는 미리 결정된 전압 레벨의 허용오차 내에 있지 않다면, 디지타이저/제어기(320)는, 펄스 바이어스 공급부로 하여금 바이어스 공급부(330)에 의해 전력 전극(313)에 제공되는 전압을 조정하게 하여, 위에 설명된 바와 같이, 프로세싱되는 기판에서의 전압이 일정하게 유지되고 그리고/또는 미리 결정된 전압 레벨의 허용오차 내에 있게 하도록, 펄스 바이어스 공급부(330)에 제어 신호를 통신한다.
[0051] 본 원리들에 따른 다른 실시예들에서, 위에 설명된 바와 같이, 프로세싱되는 기판에서의 전압 또는 에지 링에서의 감지된 전압은, 전도성 리드를 사용하는 대신 전기적 또는 용량성 커플링 회로(도시되지 않음)를 제공함으로써 캡쳐될 수 있다. 그러한 실시예들에서, 전도성 리드(예컨대, 전도성 리드들(352, 353))는, 개개의 전압 신호들을 캡쳐하기 위해 프로세싱되는 기판 또는 에지 링(350)과 접촉할 필요가 없다. 대신, 전기적 또는 용량성 커플링 회로(도시되지 않음)가 사용되어 프로세싱되는 기판으로부터 직접 기판에서의 전압을 나타내는 신호를 캡쳐할 수 있거나, 대안적으로 또는 부가적으로, 기판에서의 전압을 나타내는 신호는 프로세싱되는 기판에서의 전압을 전기적으로 또는 용량성으로 감지하는 에지 링으로부터 캡쳐된다. 그러한 실시예들에서, 전도성 리드는, 위에 설명된 바와 같이, 개개의 커플링 회로들로부터의 개개의 신호들을 디지타이저/제어기(320)에 통신하는 데 사용될 수 있다.
[0052] 도 6은 본 원리들의 실시예에 따른, 플라즈마 프로세싱 동안 기판에서의 전압 파형을 제어하기 위한 방법(600)의 기능 블록도를 도시한다. 프로세스는 602에서 시작될 수 있으며, 602 동안, 정형된 펄스 바이어스 파형이 플라즈마 프로세싱 챔버 내의 기판 지지부에 인가된다. 위에 설명된 바와 같이, 본 원리들에 따른 일 실시예에서, 정형된 펄스 바이어스 파형은 기판 지지 어셈블리의 전력 전극에 인가된다. 이어서, 프로세스(600)는 604로 진행될 수 있다.
[0053] 604에서, 플라즈마 프로세싱 챔버의 기판 지지 어셈블리 상에 포지셔닝된 기판에서의 전압을 나타내는 신호가 캡쳐된다. 위에 설명된 바와 같이, 일 실시예에서, 프로세싱되는 기판에서의 전압은, 프로세싱되는 기판의 일부분을 터치(touch)하는 전도성 리드를 사용하여 캡쳐된다. 다른 실시예들에서, 위에 설명된 바와 같이, 에지 링이, 예컨대, 전기적 및/또는 용량성 커플링을 통해, 프로세싱되는 기판에서의 전압을 나타내는 신호를 감지한다. 에지 링의 일부분을 터치하는 전도성 리드가 프로세싱되는 기판에서의 전압을 나타내는 신호를 캡쳐한다. 이어서, 프로세스(600)는 606으로 진행될 수 있다.
[0054] 606에서, 캡쳐된 신호에 기반하여, 정형된 펄스 바이어스 파형이 반복적으로 조정된다. 위에 설명된 바와 같이, 일 실시예에서, 프로세싱되는 기판에서의 전압을 나타내는 캡쳐된 신호는 디지타이저/제어기에 통신된다. 디지타이저/제어기는, 수신된 전압 신호에 대한 응답으로, 바이어스 공급부로 하여금 기판에서의 전압이 일정하게 유지되고 그리고/또는 미리 결정된 전압 레벨의 허용오차 내에 있도록 바이어스 파형을 조정하게 하기 위해, 바이어스 공급부에 제어 신호를 제공함으로써 바이어스 공급부에 의해 (예컨대) 전력 전극에 인가되는 정형된 펄스 바이어스 파형을 반복적으로 조정한다. 이어서, 프로세스(600)는 종료될 수 있다.
[0055] 본 원리들의 다른 실시예들에 따르면, 플라즈마 시스 커패시턴스(CSH) 및 챔버 부유 커패시턴스(CSTR)의 정밀한 추정 또는 복잡한 모델링에 대한 필요성을 극복하기 위해, 본 발명자들은: (1) 바이어스 및 기판 전압 파형들의 네거티브 점프(시스 형성) 페이즈 동안, 척 커패시턴스(CCK)에 기인하는 전압 강하에서의 변화를, 시스 커패시턴스(CSH)에 기인하는 전압 강하에서의 변화와 비교하여 무시가능하게 만들고, 그리고 (2) 바이어스 전압 파형의 이온 전류 보상 페이즈 동안, CSTR을 통한 전류를 CCK를 통한 전류와 비교하여 무시가능하게 만드는 것을 제안한다. 이는, 전력 전극과 기판 사이의 커패시턴스를 시스 및 부유 커패시턴스들보다 훨씬 더 크게 하여 정확한 결정의 요건을 완화시킴으로써 달성된다. 바이어스 및 기판 전압 파형들의 네거티브 점프 페이즈 동안 CCK에 걸친 전압 강하에서의 변화가 CSH에 걸친 전압 강하에서의 변화와 비교하여 무시가능하기 때문에, 전력 전극에 인가되는 신호의 펄스형 전압 파형(즉, 바이어스 전압 파형)에서의 네거티브 점프는 기판 전압 파형에서의 네거티브 점프(즉, 시스 전압 강하 및 평균 이온 에너지의 값)와 대략적으로 동일하다. 따라서, 시스 전압 강하의 타겟 값을 초래하는 바이어스 전압 파형에서의 네거티브 점프의 값을 설정하는 데 CSH의 정확한 결정이 요구되지는 않는다. 또한, 이온 전류 보상 페이즈 동안 CSTR을 통한 전류가 CCK를 통한 전류보다 훨씬 더 작기 때문에, 정형된-펄스 바이어스 공급부를 통한 총 전류인 기판 전류(IS)는 CCK를 통한 전류(기판에 대한 이온 전류(Ii)와 동일함)와 대략적으로 동일하다. 따라서, 이온 전류 보상 페이즈 동안 (이러한 시간 동안 일정한 기판 전압을 초래하는) 바이어스 전압 램프의 경사를 설정하는 데 CSTR의 정확한 결정이 요구되지는 않는다. 이러한 경사(항상 IS/(CCK+CSTR)과 동일함)는, CCK＞＞CSTR인 경우, IS/CCK와 대략적으로 동일하다. 본 원리들에 따른 일 실시예에서, 기판 지지부의 표면과 전력 전극 사이의 유전체 층의 조성 및 두께는, 기판 지지부의 표면과 전력 전극 사이의 유전체 층의 척 커패시턴스(CCK)가 부유 커패시턴스(CSTR) 및 시스 커패시턴스(CSH)에 비해 매우 크도록(즉, 적어도 10 배 더 크도록) 선택된다. 예컨대, 도 3을 다시 참조하면, 정형된-펄스형 바이어스가 전력 전극에 인가될 때, 기판 지지부의 표면과 전력 전극(313) 사이의 세라믹 두께는 대략적으로 0.3 mm이도록 선택될 수 있다. 대안적으로, 정형된-펄스형 바이어스가 척킹 전극에 인가될 때, 기판 지지부의 표면과 전력 전극(313) 사이의 세라믹 두께는 대략적으로 3-5 mm이도록 선택될 수 있고 그리고 기판 지지 표면(307)과 척킹 전극(312) 사이의 세라믹 두께는 대략적으로 0.3 mm이도록 선택될 수 있다.
[0056] 바이어스 전압 파형의 형상이 시스 형성(네거티브 점프, VOUT) 페이즈 동안 뿐만 아니라 이온 전류 보상 페이즈 동안의 기판 전압 파형의 형상을 재현하기 위해, 이온 전류에 기인한 CCK에 걸친 전압 강하에서의 변화는 바이어스 전압 네거티브 점프(VOUT)와 비교하여 무시가능하게 될 필요가 있다. 이러한 페이즈 동안 기판 전압이 일정하게 유지되기 때문에, CCK에 걸친 전압 강하의 변화 레이트는 이온 전류를 보상하는 데 요구되는 바이어스 전압 변화 레이트와 동일하고, Ii/CCK와 동일하거나 또는 CCK＞＞CSTR인 경우에는 IS/CCK와 대략적으로 동일하다. 그러므로, 바이어스 전압 파형의 이온 전류 보상 페이즈 동안의 총 바이어스 전압 변화는 Ii*T/CCK와 동일하며, 여기서, T는 이온 전류 보상 페이즈의 지속기간이다. Ii*T/CCK가 VOUT보다 훨씬 더 작은 경우(여기서, VOUT은 바이어스 전압 파형에서의 네거티브 점프임), 바이어스 전압 파형의 보상 페이즈 동안의 전압 램프가 무시가능하므로, 펄스 형상 요건이 단순화된다. 그러한 실시예들에서, 조건 CCK＞＞CSTR을 만족시킬 필요가 없는데, 그 이유는, 위의 일부 실시예들에서 설명된 바와 같이, 전력 전극에 인가되는 신호의 펄스형 전압 파형(즉, 바이어스 전압 파형)의 형상이 기판 전압 파형의 형상을 완전히 재현하고, 이온 전류 보상 페이즈 동안, 미리 결정된 (거의 일정한) 기판 전압 파형을 유지하도록 피드백 신호로서 사용될 수 있기 때문이다.
[0057] 본 원리들에 따른 다른 실시예에서, 시스 커패시턴스(CSH) 및 부유 커패시턴스(CSTR)를 척 커패시턴스(CCK)와 비교하여 무시가능하게 만듦으로써 위의 문단 [0054]에 있는 조건들 (1) 및 (2)를 만족시키기 위해, 바이어스 공급부로부터의 전압은 전력 전극 대신 척킹 폴(예컨대, 정전 척에 매립된 금속 베이스플레이트 또는 메쉬)에 공급된다.
[0058] 예컨대, 도 3의 시스템(300)을 다시 참조하면, 본 원리들에 따른 실시예에서, 척 커패시턴스(CCK)에 기인한 전압 강하를 시스 커패시턴스(CSH)에 기인한 전압 강하와 비교하여 무시가능하게 만들기 위해, 바이어스 공급부(330)로부터의 전압(바이어스)은 전력 전극(313) 대신 정전 척(311)의 척킹 전극(312)에 인가된다. 특수한 파형 바이어스(도 2a)와 같은 바이어스를 전력 전극(313) 대신 척킹 전극(312)에 인가함으로써, 척 커패시턴스에 걸친 전압 강하가 아주 작아서, 바이어스 펄스의 인가 동안의 임의의 시간에, 기판 표면에서 측정가능한 전압 진폭은 펄스의 전압 진폭에 실질적으로 근사한다(즉, 0 내지 5 %를 초과하여 다르지 않음).
[0059] 그러한 실시예들에서, 척킹 전극과 기판 지지 표면 사이의 세라믹 두께를 전력 전극과 기판 지지 표면 사이의 세라믹 두께보다 적어도 10 배 더 작게 그들 간의 차이를 유지하는 것이 중요하다. 예컨대, 도 3의 시스템(300)을 다시 참조하면, 유전체 층(314)이 알루미늄 질화물을 포함하는 일 실시예에서, 척킹 전극(312)과 기판 지지 표면(307) 사이의 세라믹 두께는 대략적으로 0.3 mm일 수 있는 한편, 베이스플레이트와 웨이퍼 사이의 세라믹 두께는 대략적으로 3-5 mm일 수 있다. 따라서, 커패시턴스가 적어도 10 배 증가된다.
[0060] 본 원리들에 따라 바이어스 전압이 척킹 폴에 공급되는 플라즈마 프로세싱 시스템의 실시예들에서, 대략 -2 kV의 DC 클램핑 전압이 또한 전형적으로 척킹 폴에 제공된다는 것이 고려되어야 한다. 요구되는 클램핑 전류가 극도로 작기 때문에, 일부 실시예들에서, 본 발명자들은, 큰 저항기(예컨대, 1M 옴)와 커패시터로 고 전압 DC 공급부를 격리시키는 것을 제안한다. 바이어스(예컨대, 펄스-정형된 파형)는, 차단 커패시터 또는 펄스 변성기를 사용하여 척킹 폴에 커플링될 수 있다. 예컨대, 도 8은 본 원리들의 실시예에 따른, 클램핑 전압 및 바이어스 전압을 척킹 폴에 커플링시키기 위한 변성기 커플링 회로(800)의 개략도를 도시한다. 도 8의 변성기 커플링 회로(800)는 예시적으로, 전압 바이어스 소스(802), 클램핑 전압 소스(804), 2개의 저항기들(R1 및 R5), 및 3개의 커패시터들(C2, C3, 및 C4)을 포함한다. 즉, 도 8은, 정형된-펄스형 바이어스 전압 및 척킹 전압 둘 모두의 인가에 동시에 사용될 척킹 폴을 가능하게 하는 회로의 예를 도시한다. 다른 실시예들(도시되지 않음)에서, 바이어스 및 클램핑 전력 소스들은, 원하는 합산된 파형을 출력할 수 있는 하나의 전력 소스로 결합될 수 있다.
[0061] 본 원리들에 따른 위에 설명된 실시예들은 상호 배타적이지 않다. 더 구체적으로, 일 실시예에서, 본 원리들에 따른 기판 지지 페디스털의 척 커패시턴스(CCK)는 위에 설명된 바와 같이 시스 커패시턴스(CSH)보다 실질적으로 더 크도록 이루어질 수 있고, 시스 전압을 나타내는 신호는, 시스 전압을 나타내는 신호가 이온 전류 보상 페이즈 동안 일정하게 유지되고 그리고/또는 미리 결정된 전압 레벨의 허용오차 내에 있도록, 바이어스 공급부에 의해 제공되는 정형된 펄스 바이어스 파형을 조정하기 위한 피드백 신호로서 사용될 수 있다.
[0062] 그러한 일 실시예에서, 바이어스 공급부로부터의 정형된 펄스 바이어스 파형은 본 원리들에 따라 기판 지지 페디스털의 정전 척의 금속 베이스플레이트 또는 메쉬에 제공된다. 이어서, 프로세싱되는 기판에서의 전압이 캡쳐되어 제어기에 통신된다. 제어기는, 기판에서 캡쳐된 전압이 이온 전류 보상 페이즈 동안 일정하게 유지되고 그리고/또는 미리 결정된 전압 레벨의 허용오차 내에 있도록, 바이어스 공급부에 의해 정전 척의 금속 베이스플레이트 또는 메쉬에 제공되는 정형된 펄스 바이어스 파형을 조정하기 위해 바이어스 공급부에 통신할 제어 신호를 결정한다.
[0063] 그러한 다른 실시예에서, 전력 전극을 기판 지지부의 표면으로부터 분리시키는 유전체 재료의 층의 두께 및 조성은, 유전체 층의 커패시턴스(척 커패시턴스)가 부유 커패시턴스 및 시스 커패시턴스에 비해 매우 크도록 선택된다. 이어서, 프로세싱되는 기판을 둘러싸는 에지 링에서의 전압이 캡쳐되어 제어기에 통신된다. 제어기는, 기판에서 캡쳐된 전압이 이온 전류 보상 페이즈 동안 일정하게 유지되고 그리고/또는 미리 결정된 전압 레벨의 허용오차 내에 있도록, 바이어스 공급부에 의해 기판 지지부의 전력 전극에 제공되는 정형된 펄스 바이어스 파형을 조정하기 위해 바이어스 공급부에 통신할 제어 신호를 결정한다.
[0064] 그러한 다른 실시예에서, 전력 전극을 기판 지지부의 표면으로부터 분리시키는 유전체 재료의 층의 두께 및 조성은, 위에 설명된 바와 같이, 유전체 층의 커패시턴스(척 커패시턴스)가 부유 커패시턴스 및 시스 커패시턴스에 비해 매우 크도록 선택된다. 이어서, 프로세싱되는 기판에서의 전압이 캡쳐되어 제어기에 통신된다. 제어기는, 기판에서 캡쳐된 전압이 이온 전류 보상 페이즈 동안 일정하게 유지되고 그리고/또는 미리 결정된 전압 레벨의 허용오차 내에 있도록, 바이어스 공급부에 의해 기판 지지 페디스털의 전력 전극에 제공되는 정형된 펄스 바이어스 파형을 조정하기 위해 바이어스 공급부에 통신할 제어 신호를 결정한다.
[0065] 그러한 또 다른 실시예에서, 바이어스 공급부로부터의 정형된 펄스 바이어스 파형은 본 원리들에 따라 기판 지지 페디스털의 정전 척의 금속 베이스플레이트 또는 메쉬에 제공된다. 이어서, 프로세싱되는 기판을 둘러싸는 에지 링에서의 전압이 캡쳐되어 제어기에 통신된다. 제어기는, 기판에서 캡쳐된 전압이 이온 전류 보상 페이즈 동안 일정하게 유지되고 그리고/또는 미리 결정된 전압 레벨의 허용오차 내에 있도록, 바이어스 공급부에 의해 정전 척의 금속 베이스플레이트 또는 메쉬에 제공되는 정형된 펄스 바이어스 파형을 조정하기 위해 바이어스 공급부에 통신할 제어 신호를 결정한다.
[0066] 전술한 내용들이 본 개시내용의 실시예들에 관한 것이지만, 본 개시내용의 다른 그리고 추가적인 실시예들이 본 개시내용의 기본적인 범위로부터 벗어나지 않으면서 안출될 수 있다.

Claims (15)

  1. 플라즈마 프로세싱 챔버에서의 플라즈마 프로세싱 동안 기판에서의 전압 파형을 제어하기 위한 방법으로서,
    상기 플라즈마 프로세싱 챔버 내의 기판 지지부에 정형된 펄스 바이어스 파형(shaped pulse bias waveform)을 인가하는 단계 ― 상기 기판 지지부는, 정전 척(electrostatic chuck), 척킹 폴(chucking pole), 기판 지지 표면, 및 전극을 포함함 ―;
    상기 기판 지지 표면 상에 포지셔닝(position)된 기판에서의 전압을 나타내는 신호를 캡쳐하는 단계; 및
    캡쳐된 상기 신호에 기반하여, 상기 정형된 펄스 바이어스 파형을 반복적으로 조정하는 단계를 포함하는, 기판에서의 전압 파형을 제어하기 위한 방법.
  2. 제1항에 있어서,
    상기 반복적으로 조정하는 단계는, 상기 기판에서의 전압을 나타내는 상기 캡쳐된 신호를 평가하는 단계, 및 상기 평가에 대한 응답으로, 상기 기판에서의 전압을 일정하게 유지하거나 미리 결정된 전압 레벨의 허용오차 내에 있게 하기 위해 상기 정형된 펄스 바이어스 파형을 조정하도록, 바이어스 공급부에 인가될 제어 신호를 생성하는 단계를 포함하는, 기판에서의 전압 파형을 제어하기 위한 방법.
  3. 제1항에 있어서,
    상기 기판 지지부의 전극에 상기 정형된 펄스 바이어스 파형을 인가하는 단계를 포함하는, 기판에서의 전압 파형을 제어하기 위한 방법.
  4. 제1항에 있어서,
    상기 척킹 폴에 상기 정형된 펄스 바이어스 파형을 인가하는 단계를 포함하는, 기판에서의 전압 파형을 제어하기 위한 방법.
  5. 플라즈마 프로세싱 시스템으로서,
    프로세싱될 기판을 지지하기 위한 표면을 정의하는 기판 지지부 ― 상기 기판 지지부는, 정전 척, 척킹 폴, 및 전극을 포함함 ―;
    기판 지지 표면 상에 포지셔닝된 기판에서의 전압을 나타내는 신호를 캡쳐하는 센서;
    상기 기판 지지부에 정형된 펄스 바이어스 파형을 제공하는 바이어스 공급부; 및
    상기 센서로부터 캡쳐된 신호를 수신하고, 상기 캡쳐된 신호에 기반하여, 상기 정형된 펄스 바이어스 파형을 조정하기 위한, 상기 바이어스 공급부에 통신될 제어 신호를 생성하는 제어기를 포함하는, 플라즈마 프로세싱 시스템.
  6. 제5항에 있어서,
    상기 센서는, 상기 기판의 적어도 일부분과 접촉하는 전도성 리드(lead)를 포함하는, 플라즈마 프로세싱 시스템.
  7. 제5항에 있어서,
    상기 센서는, 상기 전극 위에 배치되는 전도성 재료의 링을 포함하는, 플라즈마 프로세싱 시스템.
  8. 제7항에 있어서,
    상기 전도성 재료의 링의 적어도 일부분과 접촉하는 전도성 리드를 포함하는, 플라즈마 프로세싱 시스템.
  9. 제7항에 있어서,
    상기 캡쳐된 신호를 상기 제어기에 전달하기 위한, 상기 전도성 재료의 링에 근접하게 있는 커플링 회로를 포함하는, 플라즈마 프로세싱 시스템.
  10. 제5항에 있어서,
    상기 센서는, 상기 기판에 근접하게 있는 커플링 회로를 포함하는, 플라즈마 프로세싱 시스템.
  11. 제5항에 있어서,
    상기 정형된 펄스 바이어스 파형은, 상기 기판에서의 전압을 일정하게 유지하거나 미리 결정된 전압 레벨의 허용오차 내에 있게 하도록 반복적으로 조정되는, 플라즈마 프로세싱 시스템.
  12. 제5항에 있어서,
    상기 정형된 펄스 바이어스 파형은 상기 기판 지지부의 전극에 인가되는, 플라즈마 프로세싱 시스템.
  13. 제5항에 있어서,
    상기 정형된 펄스 바이어스 파형은 상기 기판 지지부의 척킹 폴에 인가되는, 플라즈마 프로세싱 시스템.
  14. 플라즈마 프로세싱 시스템으로서,
    기판 지지부 ― 상기 기판 지지부는, 정전 척, 척킹 폴, 및 전극을 포함하고 그리고 프로세싱될 기판을 지지하기 위한 표면을 정의하고, 상기 전극은, 유전체 재료의 층에 의해 기판 지지 표면으로부터 분리됨 ―;
    상기 기판 지지 표면 위에 배치되는 플라즈마; 및
    상기 전극에 정형된 펄스 바이어스 파형을 인가하기 위한 정형된 펄스 바이어스 파형 생성기를 포함하며,
    상기 유전체 재료의 층의 두께 및 조성은, 상기 전극과 상기 기판 지지 표면 사이의 유전체 층의 커패시턴스가 상기 기판 지지 표면과 상기 플라즈마 사이의 커패시턴스보다 적어도 10 배 더 크도록 선택되는, 플라즈마 프로세싱 시스템.
  15. 제14항에 있어서,
    상기 정형된 펄스 바이어스 파형 및 클램핑 전압을 상기 기판 지지부에 커플링시키기 위한 커플링 회로를 포함하는, 플라즈마 프로세싱 시스템.
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