KR20190004461A - 적층형 비드 및 그 실장 기판 - Google Patents
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Abstract
복수의 세라믹 층이 적층된 바디; 상기 복수의 세라믹 층에 형성된 복수의 내부 전극 패턴; 및 상기 바디의 양 측면에 형성되고 상기 복수의 내부 전극 패턴의 조합으로 형성된 내부 코일의 양 단과 각각 전기적으로 연결되는 제1 및 제2 외부 전극;을 포함하고, 상기 복수의 세라믹 층의 적층 방향은 상기 제1 및 제2 외부 전극이 형성된 바디의 양 측면과 평행하며, 상기 내부 코일의 코일 축은 상기 바디의 실장 면과 평행한 적층형 비드와 그 실장 기판이 개시된다.
Description
본 발명은 적층형 비드 및 그 실장 기판에 관한 것이다.
일반적으로 비드(beads)는 인덕터의 특성과 함께 저항의 특성을 가지고 있는 소자로써 고주파수 대역에서 높은 저항 특성을 나타내어 고주파 성분의 에너지를 흡수하여 열로 변환시킨다. 칩 비드(Chip Beads)의 경우 페라이트(Ferrite) 자성체를 주재료로 하여 내부에 은(Ag) 페이스트 등으로 코일을 형성함으로써 임피던스를 구현한다.
한편, 최근 휴대전화 등 디지털 기기의 고속화 및 다기능화에 따라 탑재되는 부품의 수가 증가하고 이에 따른 부품의 실장 밀집도 또한 증가하고 있다. 실장의 밀집도가 증가되면서 부품간의 간격 또한 좁아지고 있고, 이에 따른 부품간의 전자기적인 간섭에 대해서도 고려가 대두되고 있다.
부품간의 간격이 좁아짐에 따라 EMI 노이즈를 제거하기 위해 사용된 칩 비드에서 발생된 자속(磁束, Magnetic flux)이 주변의 다른 부품에 영향을 미쳐 오작동을 하거나, 제 기능을 발휘하지 못하는 상황이 발생하고 있다.
본 발명의 여러 목적 중 하나는, 직류 저항 특성(DCR)이 우수하면서도, 자속 방향 제어를 통해 주변 부품과의 영향성을 최소화할 수 있는 적층형 비드와 그 실장 기판을 제공하는 것이다.
본 발명의 일 측면은, 복수의 세라믹 층이 적층된 바디; 상기 복수의 세라믹 층에 형성된 복수의 내부 전극 패턴; 및 상기 바디의 양 측면에 형성되고 상기 복수의 내부 전극 패턴의 조합으로 형성된 내부 코일의 양 단과 각각 전기적으로 연결되는 제1 및 제2 외부 전극;을 포함하고, 상기 복수의 세라믹 층의 적층 방향은 상기 제1 및 제2 외부 전극이 형성된 바디의 양 측면과 평행하며, 상기 내부 코일의 코일 축은 상기 바디의 실장 면과 평행한 적층형 비드를 제공한다.
본 발명의 다른 측면은, 복수 개의 전극 패드를 갖는 회로 기판; 및 상기 전극 패드와 전기적으로 연결되도록 실장되는 적층형 비드;를 포함하고, 상기 적층형 비드는, 복수의 세라믹 층이 적층된 바디, 상기 복수의 세라믹 층에 형성된 복수의 내부 전극 패턴, 및 상기 바디의 양 측면에 형성되고 상기 복수의 내부 전극 패턴의 조합으로 형성된 내부 코일의 양 단과 각각 전기적으로 연결되는 제1 및 제2 외부 전극을 포함하며, 상기 복수의 세라믹 층의 적층 방향은 상기 제1 및 제2 외부 전극이 형성된 바디의 양 측면과 평행하며, 상기 내부 코일의 코일 축이 상기 바디의 실장 면과 평행하게 실장되는 적층형 비드의 실장 기판을 제공한다.
본 발명에 따른 적층형 비드는, 직류 저항 특성(DCR) 특성이 우수할 뿐만 아니라, 주변 부품과의 상호 자속 영향이 적은 장점이 있다.
도 1은 본 발명의 일 실시예에 따른 적층형 비드를 개략적으로 도시한 사시도이다.
도 2는 도 1의 적층형 비드의 일부를 절개하여 개략적으로 도시한 사시도이다.
도 3은 도 2의 I-I'면을 따라 절단하여 도시한 단면도이다.
도 4는 종래의 적층형 비드가 인덕터가 인접하여 배치된 경우를 나타낸 것이다.
도 5는 도 4의 II-II'면을 따라 절단하여 도시한 단면도이다.
도 6은 본 발명의 일 실시예에 따른 적층형 비드가 인덕터와 인접하여 배치된 경우를 나타낸 것이다.
도 7은 III-III'면을 따라 절단하여 도시한 단면도이다.
도 8은 본 발명의 일 실시예에 따른 적층형 비드의 실장 기판을 개략적으로 도시한 사시도이다.
도 2는 도 1의 적층형 비드의 일부를 절개하여 개략적으로 도시한 사시도이다.
도 3은 도 2의 I-I'면을 따라 절단하여 도시한 단면도이다.
도 4는 종래의 적층형 비드가 인덕터가 인접하여 배치된 경우를 나타낸 것이다.
도 5는 도 4의 II-II'면을 따라 절단하여 도시한 단면도이다.
도 6은 본 발명의 일 실시예에 따른 적층형 비드가 인덕터와 인접하여 배치된 경우를 나타낸 것이다.
도 7은 III-III'면을 따라 절단하여 도시한 단면도이다.
도 8은 본 발명의 일 실시예에 따른 적층형 비드의 실장 기판을 개략적으로 도시한 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예를 상세히 설명한다. 본 실시 예들은 다른 형태로 변형되거나 여러 실시예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 실시예로 한정되는 것은 아니다. 또한, 본 실시예들은 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 예를 들어, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
한편, 본 명세서에서 사용되는 "일 실시예(one example)"라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공되는 것이다. 그러나, 아래 설명에서 제시된 실시예들은 다른 실시예의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 실시예에서 설명된 사항이 다른 실시 예에서 설명되어 있지 않더라도, 다른 실시예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시예에 관련된 설명으로 이해될 수 있다.
이하, 본 발명의 일 측면인 적층형 비드에 대하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 적층형 비드를 개략적으로 도시한 사시도이고, 도 2는 도 1의 적층형 비드의 일부를 절개하여 개략적으로 도시한 사시도이며, 도 3은 도 2의 I-I'면을 따라 절단하여 도시한 단면도이다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시예에 따른 적층형 비드(100)는, 복수의 세라믹 층이 적층된 바디(110); 복수의 세라믹 층에 형성된 복수의 내부 전극 패턴(120); 및 바디의 양 측면에 형성되고 복수의 내부 전극 패턴의 조합으로 형성된 내부 코일의 양 단과 각각 전기적으로 연결되는 제1 및 제2 외부 전극(131, 132)를 포함하여 구성될 수 있다.
바디(110)의 형상은 특별히 제한되지 않으나, 예를 들어 육면체 형상일 수 있으며, 본 발명의 실시형태를 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도 1에 표시된 X, Y 및 Z는 각각 길이 방향, 폭 방향, 두께 방향을 나타낸다. 여기서 '폭 방향'은 세라믹 층을 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
복수의 세라믹 층은 소결된 상태로서, 인접하는 세라믹 층과의 경계는 주사 전자 현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
복수의 세라믹 층 각각은 Mn-Zn계 페라이트, Ni-Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트, Li계 페라이트 등의 공지된 페라이트를 포함할 수 있다.
각각의 세라믹 층의 일면에는 내부 전극 패턴(120)이 형성된다. 내부 전극 패턴(120)이 형성된 세라믹 층을 여러 층 적층함으로써 내부 전극 패턴(120)이 상하로 조합되며, 이와 같이 조합된 내부 전극 패턴(120)을 통해 내부 코일이 형성된다.
내부 전극 패턴(120)은 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며, 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등으로 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다.
내부 전극 패턴(120)은 세라믹 층 상에 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 이와 유사한 효과를 보일 수 있는 것이라면 당 기술 분야에서 알려진 다른 공정을 이용할 수도 있을 것이다.
바디(110)는 용량 형성부인 액티브 층(A), 액티브 층(A)의 두께 방향의 상부에 형성되는 제1 커버층(C1) 및 상기 액티브 층(A)의 두께 방향의 하부에 형성되는 제2 커버층(C2)을 포함할 수 있다.
제1 및 제2 커버층(C1, C2)은 액티브 층(A)과 마찬가지로 복수의 세라믹 층이 소결되어 형성될 수 있다. 또한, 제1 및 제2 커버층(C1, C2)을 포함하는 복수의 세라믹 층은 소결된 상태로서, 인접하는 세라믹 층과의 경계는 상기 액티브 층(A)과 마찬가지로 주사 전자 현미경을 이용하지 않고는 확인하기 곤란할 정도로 일체화될 수 있다.
제1 및 제2 외부 전극(131, 132)은 코일 부품이 회로 기판 등에 실장될 때, 코일 부품을 회로 기판 등과 전기적으로 연결시키는 역할 등을 수행하며, 바디의 길이 방향 양 측면에 형성되어, 복수의 내부 전극 패턴(120)의 조합으로 형성된 내부 코일의 양 단과 각각 전기적으로 연결된다.
제1 및 제2 외부 전극(131, 132)은 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt), 주석(Sn)의 단독 또는 이들의 합금 등으로 형성될 수 있다.
제1 및 제2 외부 전극(131, 132)을 형성하는 방법 내지 구체적인 형상은 특별히 제한되지 않으며, 예를 들어, 디핑법 (dipping) 에 의해 알파벳 C자 형상으로 구성할 수 있다.
도 3을 참조하면, 복수의 세라믹 층의 적층 방향은 상기 제1 및 제2 외부 전극(131, 132)이 형성된 바디의 길이 방향 양 측면과 평행하게 적층된다. 일반적으로 복수의 세라믹 층은 바디의 길이 방향 양 측면과 평행하거나 혹은 수직하게 적층되게 되는데, 만약 수직하게 적층되는 경우, 상대적으로 적층 수가 많아질 뿐만 아니라, 직류 저항 특성(DCR)이 열화되는 단점이 있다. 그러나, 본 발명의 경우, 복수의 세라믹 층의 적층 방향이 바디의 길이 방향 양 측면과 평행하게 적층되는 바, 상대적으로 적층 수가 적을 뿐만 아니라, 직류 저항 특성(DCR)이 우수한 장점이 있다.
도 2를 참조하면, 복수의 내부 전극 패턴의 조합으로 형성된 내부 코일의 코일 축은 실장 면으로 제공되는 바디(110)의 하면과 평행하게 구비된다. 이에 따라, 본 발명의 일 실시예에 따른 적층형 비드는 주변 부품과의 상호 자속 영향이 적은 장점을 가지게 된다. 이하에서는 도면을 참조하여 이를 상세히 설명한다.
도 4는 종래의 적층형 비드가 인덕터가 인접하여 배치된 경우를 나타낸 것이고, 도 5는 도 4의 II-II'면을 따라 절단하여 도시한 단면도이다.
도 5의 (a)의 경우, 인덕터에서 발생하는 자속의 방향과 적층형 비드에서 발생하는 자속의 방향이 동일한 경우로써 오작동이 야기될 수 있으며, 도 5의 (b)의 경우, 인덕터에서 발생하는 자속의 방향과 적층형 비드에서 발생하는 자속의 방향이 상이한 경우로써 자속이 상쇄되어 제 기능을 발휘하지 못하는 상황이 야기될 수 있다.
도 6은 본 발명의 일 실시예에 따른 적층형 비드가 인덕터와 인접하여 배치된 경우를 나타낸 것이고, 도 7은 III-III'면을 따라 절단하여 도시한 단면도이다.
도 7을 참조하면, 본 발명에 따른 적층형 비드의 경우, 적층형 비드에서 발생하는 자속의 방향과 관계 없이, 주변 부품과의 상호 자속 영향이 적어지게 됨을 시각적으로 확인할 수 있다.
일 예에 따르면, 바디(110)의 실장 면을 용이하게 구분할 수 있도록 하기 위하여, 바디(110)의 적어도 일 면에는 마킹 패턴(140)이 구비될 수 있다.
이 경우, 마킹 패턴(140)을 용이하게 식별할 수 있도록 하기 위하여, 마킹 패턴(140)의 색상은 바디(110)의 색상과 상이하도록 할 수 있으며, 마킹 패턴(140)의 표면에 요철이 구비되도록 할 수도 있으나, 반드시 이에 제한되는 것은 아니다.
마킹 패턴(140)은 적층된 복수의 세라믹 층 최외곽에 배치된 두 개의 최외곽 세라믹 층 중 적어도 하나에 구비될 수 있다. 이 경우, 마킹 패턴의 형성이 용이한 장점이 있다.
마킹 패턴(140)은 상기 적층된 복수의 세라믹 층 최외곽에 배치된 두 개의 세라믹 층 중 어느 하나에 구비될 수 있으며, 이 경우, 내부 코일과 마킹 패턴이 구비된 최외곽 세라믹 층 간 최소 이격 거리(C2)가 내부 코일과 마킹 패턴이 구비되지 않은 최외곽 세라믹 층 간 최소 이격 거리(C1)보다 길 수 있다. 이와 같이 C1와 C2의 길이를 상이하게 형성할 경우, 적층형 비드의 내부 코일이 주변 부품과 보다 멀리 떨어지도록 배치함으로써, 적층형 비드와 주변 부품의 상호 자속 영향을 보다 더 효과적으로 저감할 수 있게 된다.
이하, 본 발명의 다른 측면인 적층형 비드의 실장 기판에 대하여 상세히 설명한다.
도 8은 본 발명의 일 실시예에 따른 적층형 비드의 실장 기판을 개략적으로 도시한 사시도이다.
도 8을 참조하면, 본 발명의 다른 실시예에 따른 적층형 비드의 실장 기판(200)은, 적층형 비드가 실장되는 회로 기판(210) 및 회로 기판(210)의 일면에 서로 이격되게 형성되는 복수의 전극 패드(221, 222)를 포함한다. 이때, 적층형 비드(100)의 외부 전극(131, 132)이 각각 복수의 전극 패드(221, 222) 상에 접촉되게 위치한 상태에서 솔더링(230)에 의해 회로 기판(210)과 전기적으로 연결될 수 있다.
본 발명의 다른 실시예에 따른 적층형 비드의 실장 기판(200)은, 적층형 비드(100)의 내부 코일의 코일 축이 바디의 실장 면과 평행하게 실장되는 것을 특징으로 한다. 이와 같이, 적층형 비드의 내부 코일의 코일 축이 바디의 실장 면과 평행하게 실장될 경우, 주변 부품과의 상호 자속 영향이 적은 장점을 가지게 된다.
상기의 설명을 제외하고 상술한 본 발명의 일 실시예에 따른 적층형 비드의 특징과 중복되는 설명은 여기서 생략하도록 한다.
한편, 본 명세서에서 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층형 비드
110: 바디
120: 내부 전극 패턴
131, 132: 제1 및 제2 외부 전극
140: 마킹 패턴
200: 실장 기판
210: 회로 기판
221, 222: 전극 패드
230: 솔더
1000: 인덕터
2000: 적층형 비드
110: 바디
120: 내부 전극 패턴
131, 132: 제1 및 제2 외부 전극
140: 마킹 패턴
200: 실장 기판
210: 회로 기판
221, 222: 전극 패드
230: 솔더
1000: 인덕터
2000: 적층형 비드
Claims (11)
- 복수의 세라믹 층이 적층된 바디; 상기 복수의 세라믹 층에 형성된 복수의 내부 전극 패턴; 및 상기 바디의 양 측면에 형성되고 상기 복수의 내부 전극 패턴의 조합으로 형성된 내부 코일의 양 단과 각각 전기적으로 연결되는 제1 및 제2 외부 전극;을 포함하고,
상기 복수의 세라믹 층의 적층 방향은 상기 제1 및 제2 외부 전극이 형성된 바디의 양 측면과 평행하며,
상기 내부 코일의 코일 축은 상기 바디의 실장 면과 평행한 적층형 비드.
- 제1항에 있어서,
상기 바디의 적어도 일 면에는 마킹 패턴이 구비되는 적층형 비드.
- 제2항에 있어서,
상기 마킹 패턴은 상기 적층된 복수의 세라믹 층 최외곽에 배치된 두 개의 최외곽 세라믹 층 중 적어도 하나에 구비되는 적층형 비드.
- 제2항에 있어서,
상기 마킹 패턴은 상기 적층된 복수의 세라믹 층 최외곽에 배치된 두 개의 세라믹 층 중 어느 하나에 구비되고, 상기 내부 코일과 상기 마킹 패턴이 구비된 최외곽 세라믹 층 간 최소 이격 거리가 상기 내부 코일과 상기 마킹 패턴이 구비되지 않은 최외곽 세라믹 층 간 최소 이격 거리보다 긴 적층형 비드.
- 제2항에 있어서,
상기 마킹 패턴의 색상은 상기 바디의 색상과 상이한 적층형 비드.
- 제2항에 있어서,
상기 마킹 패턴의 표면에는 요철이 형성된 적층형 비드.
- 제1항에 있어서,
상기 세라믹 층은 페라이트를 포함하는 적층형 비드.
- 복수 개의 전극 패드를 갖는 회로 기판; 및
상기 전극 패드와 전기적으로 연결되도록 실장되는 적층형 비드;를 포함하고,
상기 적층형 비드는, 복수의 세라믹 층이 적층된 바디, 상기 복수의 세라믹 층에 형성된 복수의 내부 전극 패턴, 및 상기 바디의 양 측면에 형성되고 상기 복수의 내부 전극 패턴의 조합으로 형성된 내부 코일의 양 단과 각각 전기적으로 연결되는 제1 및 제2 외부 전극을 포함하며,
상기 복수의 세라믹 층의 적층 방향은 상기 제1 및 제2 외부 전극이 형성된 바디의 양 측면과 평행하며,
상기 내부 코일의 코일 축이 상기 바디의 실장 면과 평행하게 실장되는 적층형 비드의 실장 기판.
- 제8항에 있어서,
상기 바디의 적어도 일 면에는 마킹 패턴이 구비되는 적층형 비드의 실장 기판.
- 제9항에 있어서,
상기 마킹 패턴은 상기 적층된 복수의 세라믹 층 최외곽에 배치된 두 개의 최외곽 세라믹 층 중 적어도 하나에 구비되는 적층형 비드의 실장 기판.
- 제9항에 있어서,
상기 마킹 패턴은 상기 적층된 복수의 세라믹 층 최외곽에 배치된 두 개의 세라믹 층 중 어느 하나에 구비되고, 상기 내부 코일과 상기 마킹 패턴이 구비된 최외곽 세라믹 층 간 최소 이격 거리가 상기 내부 코일과 상기 마킹 패턴이 구비되지 않은 최외곽 세라믹 층 간 최소 이격 거리보다 긴 적층형 비드의 실장 기판.
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