KR20180138138A - 갈륨 나이트라이드 반도체 구조 및 그 제조 방법 - Google Patents

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Abstract

반도체 기판 구조 및 반도체 기판 구조의 제조 방법이 설명된다. 반도체 기판 구조는 실리콘 카바이드(SiC) 웨이퍼 기판, 활성 갈륨 나이트라이드(GaN) 층 및 SiC 웨이퍼 기판과 GaN 활성층 사이에 배치된 미정질 다이아몬드(MCD) 층을 포함한다. MCD) 층은 SiC 웨이퍼 기판 및 GaN 활성층에 결합된다.

Description

갈륨 나이트라이드 반도체 구조 및 그 제조 방법{GALLIUM NITRIDE SEMICONDUCTOR STRUCTURE AND PROCESS FOR FABRICATING THEREOF}
본 발명은 반도체 구조에 관한 것으로, 보다 구체적으로는 갈륨 나이트라이드(GaN) 반도체 구조 및 이의 제조 방법에 관한 것이다.
갈륨 나이트라이드(GaN)는 가시광 방출 다이오드 및 레이저와, 고전력 마이크로웨이브 전자 트랜지스터와 같은 광전자 및 전자 장치에 오늘날 사용되는 와이드 갭 반도체다. 이러한 디바이스는 많은 양의 열을 생성하여, 반도체의 전기적 특성이 안전한 온도 동작 영역 내에 머무름을 보장하도록 GaN 층에 열 확산기를 부착시키는 것을 필요로 한다. 공지된 접근법 중 하나는 열 관리를 위해 구성된 SiC 기판 상에 배치된 GaN 층을 사용하는 것이다.
예를 들어, Kashyap 등의 미국 특허 제 9,111,750 호는 모놀리식 집적 반도체 조립체를 기술한다. 이러한 반도체 조립체는 탄화규소(SiC)를 포함하는 기판과, 상기 기판 상에 갈륨 나이트라이드(GaN) 반도체 디바이스를 포함한다.
그러나, 이 접근법은 GaN 마이크로파 디바이스의 제조를 위한 실행 가능한 해결책인 것으로 나타났지만 여전히 열 부하를 극복할 수 없고, SiC 기판의 다소 불충분한 열 전도성에 시달린다. 따라서, 열 관리를 더욱 향상시키기 위해, 논리적 접근법은 350-400 W/mK 부근의 열 전도성을 갖는 SiC 기판을, 다이아몬드와 같은, 이용 가능한 가장 높은 열 전도성 재료로 대체하는 것이었다. 천연 다이아몬드는 우수한 열전 도체이지만 이 재료는 희소성과 비용 때문에 전자 응용 분야에 널리 사용될 수 없다.
화학 기상 증착(CVD)에 의해 증착된 800-2000 W/mK 범위의 열 전도성을 가질 수 있는 합성 다결정 다이아몬드를 반도체 처리 기술에 통합시키는 공정이 지난 몇 년 동안 진화해왔다. 다결정 다이아몬드는 다이아몬드 결정이 여러 가지 방향으로 배열되거나 둘 이상의 결정으로 구성되어 있음을 의미한다.
예를 들어, 합성 다이아몬드 기판에 원자적으로 부착된 GaN 에피층을 특징으로 하는 구조물들을 포함하는 GaN-온-다이아몬드 기술 및 이에 따른 결과적인 디바이스가 Fransis, 등의 미국 특허 제 7,595,507 호 및 제 9,359,693 호에 기술되어 있다. 이 기술은 GaN 관련 화합물을 기반으로 하는 전자 및 광전자 장치와 함께 최상의 열전도체(즉, 다이아몬드)를 결합할 수 있게 한다.
그러나, CVD 다이아몬드의 통합은 물질 격자 부정합 및 GaN 및 다이아몬드 층의 상이한 열 팽창과 관련된 계면 문제로 인해 많은 과제를 야기하며 이는 GaN-온-다이아몬드 구조 및 그 적층체의 휘어짐 및 왜곡의 원인이 될 수 있다. 더욱이, 다이아몬드 기반의 복합 기판은 GaN과 다이아몬드 사이에 형성된 계면 층의 내열성에 깊은 주의가 필요하며, 이는 높은 전도성 물질을 사용함으로써 얻게 되는 이점을 감소시킬 수 있다.
따라서, GaN 반도체를 기초로 제조된 열 발생 전자 및 광전자 소자로부터의 효율적인 열 제거를 가능하게 하는 신규한 GaN 반도체 기판 구조가 당해 기술 분야에 여전히 필요하며 유용할 것이다.
본 발명은 상기 기준 기술의 단점을 부분적으로 제거하고 새로운 반도체 기판 구조를 제공한다. 이러한 반도체 기판 구조는 실리콘 카바이드(SiC) 웨이퍼 기판, 활성 갈륨 나이트라이드(GaN) 층, 및 SiC 웨이퍼 기판과 GaN 활성층 사이에 배치된 미정질 다이아몬드(MCD) 층을 포함한다. MCD 층은 SiC 웨이퍼 기판 및 GaN 활성층에 결합된다.
본 발명의 일 실시예에 따르면, 반도체 기판 구조는 MCD 층을 SiC 웨이퍼 기판에 접합하기 위한 제 1 접합 재료층과, SiC 웨이퍼 기판을 GaN 활성층에 접합하기 위한 제 2 접합 재료층을 포함한다.
본 발명의 일 실시예에 따르면, 상기 GaN 활성층의 두께는 약 0.8 마이크로미터 내지 1.0 마이크로미터 범위이다.
본 발명의 일 실시예에 따르면, MCD 층은 약 5 마이크로미터 내지 95 마이크로미터 범위의 두께를 갖는다.
본 발명의 일 실시예에 따르면, 상기 제 1 접합 재료층 및 상기 제 2 접합 재료층은 실리콘 산화물(SiO2)로 이루어지며 직접 접합될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제 1 접착 재료층 및 상기 제 2 접착 재료층은 접착 재료로 이루어지고 접착 결합을 제공한다.
본 발명의 반도체 기판 구조는 예를 들어, 높은 전자 이동도 트랜지스터, 바이폴라 트랜지스터, 쇼트키 다이오드, 마이크로파 다이오드, 반도체 레이저, 발광 다이오드, 초-발광 다이오드(super-luminescent diodes) 및 다른 전자 및 광전자 장치를 제조하는데 사용될 수 있다.
또 다른 양태에 따르면, 본 출원은 갈륨 나이트라이드(GaN) 층, 미정질 다이아몬드(MCD) 층 및 실리콘 카바이드(SiC) 웨이퍼 기판을 통합하여, 표준 반도체 공정 기술을 이용하여 전자 또는 광전자 디바이스를 제조하기 위한 GaN/MCD/SiC 설계 반도체 기판 구조를 형성하기 위한 공정을 개시한다.
본 발명의 일 실시예에 따르면, 반도체 기판 구조의 제조 공정은 제 1 및 제 2 중간 구조물을 제조하는 단계를 포함한다. 제 1 중간 구조물은 실리콘 카바이드(SiC) 웨이퍼 기판, 실리콘 카바이드(SiC) 웨이퍼 기판에 결합된 미정질 다이아몬드(MCD) 층, 제 1 접합 재료층 및 제 2 접합 재료층을 포함한다. MCD 층은 MCD 층의 일 측면 상에 제 1 MCD 표면을 가지며 MCD 층의 다른 측면 상에 제 2 MCD 표면을 갖는다. 제 1 접합 재료층은 SiC 웨이퍼 기판 및 제 1 MCD 표면의 제 1 표면에 접합된다. 제 2 접합 물질 층은 MCD 층의 제 2 MCD 표면 상에 배치되고 외부 표면이 노출된다. 제 2 중간 구조물은 갈륨 나이트라이드(GaN) 활성층, Si 캐리어 기판 및 이들 사이의 접착층을 포함한다. GaN 활성층은 접착층을 통해 Si 캐리어 기판에 결합된 제 1 GaN 표면 및 노출된 제 2 GaN 표면을 갖는다.
또한, 반도체 기판 구조의 제조 공정은 제 1 중간 구조물을 제 2 중간 구조물에 본딩하는 단계를 포함한다. 구체적으로는, 제 2 중간 구조물의 GaN 활성층의 제 2 GaN 표면이 제 1 중간 구조물의 제 2 접합 재료층의 외부 표면에 결합된다.
그런 다음, 본 발명의 GaN/MCD/SiC 반도체 기판 구조의 제조 공정은 캐리어 기판과 GaN 활성층의 제 1 GaN 표면 사이에 형성된 접착층과 함께 Si 캐리어 기판을 제거하는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 상기 제 1 중간 구조물을 제조하는 단계는 제 1 Si 호스트 웨이퍼 기판을 제공하는 단계 및 상기 제 1 Si 호스트 웨이퍼 기판 상에 상기 MCD 층을 성장시키는 단계를 포함한다. 제 1 호스트 Si 웨이퍼 기판 상에 MCD 층을 성장시키는 것은, 예를 들어 화학 기상 증착(CVD) 기술에 의해 수행될 수 있다.
제 1 Si 호스트 웨이퍼 기판 상에 성장된 MCD 층의 제 1 및 제 2 MCD 표면은 표면 토포그래피 불규칙성을 갖는다. 특히, 이러한 표면 토포그래피 불규칙성은 봉우리(peaks), 능선(ridges) 및 골(valleys)을 포함한다. 이러한 표면 토포그래피 불규칙성을 감소시키기 위해, 제 1 MCD 표면을 연마하여 소정의 제 1 평활도까지 표면 토포그래피 불규칙성을 감소시킨다. 예를 들어, 소정의 제 1 평활도는 적어도 2 나노 미터이다.
이어서, 상기 제 1 중간 구조물을 제조하는 단계는 상기 제 1 MCD 표면 상에 상기 제 1 접합 재료층을 형성하는 단계를 포함한다.
일 실시예에 따르면, 제 1 접합 재료층은 직접 접합을 제공한다. 이 경우, MCD 층의 제 1 MCD 표면 상에 제 1 접착 재료층을 형성하는 단계는 제 1 MCD 표면상의 표면 토포그래피 불규칙성을 덮기에 충분한 두께를 갖는 실리콘 산화물(SiO2) 층을 형성하는 단계를 포함한다. 실리콘 산화물(SiO2) 층의 형성은 예를 들어, 플라즈마 강화 화학 기상 증착(PECVD) 기술에 의해 수행될 수 있다. SiO2 층은 추가로 어닐링되어 그 경화를 제공하고, 이어서 표면 형상의 불규칙성을 제 2 평활도로 감소 시키도록 연마된다. 따라서, SiO2로 이루어진 제 1 접합 재료층의 노출된 표면은 제 1 평활도보다 부드럽게 소정의 제 2 평활도를 갖는다. 예를 들어, 소정의 제 2 평활도는 적어도 0.5 나노 미터이다.
다른 실시예에 따르면, 제 1 접합 재료층은 접착 결합을 제공한다. 이 경우, MCD 층의 제 1 MCD 표면 상에 제 1 접착 재료층을 형성하는 단계는 MCD 층의 제 1 MCD 표면 상에 접착 재료를 제공하는 단계를 포함한다. 접착 결합에 적합한 접착 재료의 예로는 폴리이미드 폴리머, BCB(Bisbenzocyclobutene) 전자 수지, 스핀-온 글래스 재료 및 마이크로일렉트로닉 제조에 사용되는 다른 스핀-온 유전체 재료가 있으나, 이에 한정되는 것은 아니다. 이 접착제 층의 노출된 표면은 소정의 제 2 평활도로 연마된다.
또한, 제 1 중간 구조물의 제조는 SiC 웨이퍼 기판을 제공하는 단계 및 제 1 접합 재료층을 통해 SiC 웨이퍼 기판을 MCD 층에 본딩하는 단계를 포함한다. 일 실시예에 따르면, 접합 재료층을 통해 SiC 웨이퍼 기판을 MCD 층에 본딩하는 것은 직접 본딩에 의해 수행된다. 다른 실시예에 따르면, 접합 재료층을 통해 SiC 웨이퍼 기판을 MCD 층에 접착하는 것은 접착 결합에 의해 수행된다.
또한, 제 1 중간 구조물의 제조는 제 1 Si 호스트 웨이퍼 기판을 제거하는 단계를 포함한다. 제 1 Si 호스트 웨이퍼 기판을 제거한 후, 제 2 MCD 표면이 노출된다. 따라서, 제 2 MCD 표면은 소정의 제 1 평활도까지 표면 토포그래피 불규칙성을 감소시키도록 연마된다.
마지막으로, 제 1 중간 구조물을 제조하는 단계는 제 2 MCD 표면 상에 제 2 접합 재료층을 형성하는 단계를 포함한다. 제 2 접합 재료층의 형성은 제 1 접합 재료층의 형성과 유사할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제 2 중간 구조물을 제조하는 단계는 제 2 Si 호스트 기판 상에 성장된 갈륨 나이트라이드(GaN) 층을 포함하는 제 4 중간 구조물을 제공하는 단계를 포함한다. GaN 층은 GaN 활성층 및 GaN 핵 생성층을 포함한다. GaN 활성층은 제 4 중간 구조물에서 노출된 제 1 GaN 표면을 갖는다. GaN 핵 생성 층은 제 2 Si 호스트 기판에 결합된다.
그 다음, 제 2 중간 구조물을 제조하는 단계는 Si 캐리어 기판을 제공하고, 그리고, Si 캐리어 기판과 제 1 GaN 표면 사이에 접착층을 형성하는 접착 재료를 사용하여 Si 캐리어 기판을 제 1 GaN 표면에 결합시키는 단계를 포함한다.
이어서, 제 2 중간 구조물을 제조하는 단계는 제 2 Si 호스트 기판을 제거하고 GaN 핵 생성 층을 제거하여 GaN 활성층의 제 2 GaN 표면을 노출시키는 단계를 포함한다.
마지막으로, 제 2 중간 구조물의 제조는 GaN 활성층의 에지 트리밍을 포함한다.
본 발명의 일 실시예에 따르면, 제 2 중간 구조물의 GaN 활성층의 제 2 GaN 표면과 제 2 접합 재료층의 외부 표면의 접합은 직접 접합에 의한다.
본 발명의 일 실시예에 따르면, 상기 제 2 접합 재료층은 상기 MCD 층의 제 2 MCD 표면에 직접 결합된다.
본 발명의 일 실시예에 따르면, 상기 제 2 중간 구조물의 상기 GaN 활성층의 상기 제 2 GaN 표면을 상기 제 2 접합 재료층의 외부 표면에 접착하는 것은 접착 결합에 의한 것이다.
본 발명의 실시예에 따르면, 상기 제 2 접합 재료층은 상기 MCD 층의 제 2 MCD 표면에 접착 결합된다.
따라서 이하에 설명될 상세한 설명이 보다 잘 이해될 수 있도록 본 발명의 보다 중요한 특징을 오히려 광범위하게 개략적으로 설명하였다. 본 발명의 추가의 세부 사항 및 장점은 상세한 설명에서 설명될 것이고, 부분적으로는 설명으로부터 이해될 수 있거나 본 발명의 실시에 의해 습득될 수 있다.
본 발명을 이해하고 그것이 실제로 어떻게 수행될 수 있는지를 알기 위해, 첨부된 도면을 참조하여 단지 비 제한적인 예로서 실시예들이 기술될 것이다:
도 1은 본 발명의 일 실시예에 따른 반도체 기판 구조의 측단면도이다.
도 2는 본 발명의 일 실시예에 따른, 도 1에 도시된 반도체 기판 구조의 제조 프로세스의 주요 단계들을 도시하는 도면이다.
도 3은 본 발명의 일 실시예에 따른, 도 2에 도시된 제 1 중간 구조물(100)의 제조 공정의 주요 단계들을 도시한 도면이다.
도 4는 본 발명의 일 실시예에 따른 도 2에 도시된 제 2 중간 구조물(200)의 제조 공정의 주요 단계들을 도시한 도면이다.
본 발명에 따른 반도체 구조 및 제조 방법의 원리는, 동일한 요소를 지칭하기 위해 전체적으로 유사한 참조 번호가 사용된, 도면 및 첨부 설명을 참조하여 더 잘 이해될 수 있다. 반드시 축적에 맞게 그려진 것이 아닌 이러한 도면들은 예시적인 용도로만 제시될 뿐, 발명의 범위를 제한하고자 하는 것이 아니다. 예를 들어, 도면들 중 몇몇 요소들의 치수는 다양한 실시예들의 이해를 돕기 위해 다른 요소들에 비해 과장될 수 있다. 또한, 설명 및 도면은 반드시 예시된 순서를 필요로하지 않는다. 특정 작용 및/또는 단계들이 특정 발생 순서로 기재되거나 묘사되지만, 당업자는 서열에 관한 그러한 특이성이 실제로 요구되지 않음을 이해할 것이다.
본 발명의 실시예들은 본 발명의 이상적인 실시예들의 개략도인 반도체 구조들의 단면의 도해를 참조하여 본 명세서에서 설명된다. 본 발명의 실시예는 본 명세서에 도시된 구조의 영역의 특정 형상으로 제한되는 것으로 해석되어서는 안되며, 예를 들어 제조로부터 초래되는 형상의 편차를 포함해야 할 것이다. 따라서, 도면들에 도시된 영역들은 본질적으로 개략적이며, 그 형상들은 구조의 영역의 정확한 형상을 예시하기 위한 것이 아니며, 본 발명의 범위를 제한하고자 하는 것이 아니다. 예를 들어, 도면에 직사각형 블록으로 도시된 영역이, 통상적으로, 가늘어지는 형태, 둥근 형태 또는 곡선형일 수 있다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 기판 구조(10)의 측 단면도가 도시되어있다. 반도체 기판 구조(10)는 실리콘 카바이드(SiC) 웨이퍼 기판(11)과, GaN 활성층(212)과, SiC 웨이퍼 기판(11)과 GaN 활성층(212) 사이에 배치된 미정질 다이아몬드(MCD) 층(101)을 포함한다. GaN 활성층(212)은 SiC 웨이퍼 기판(11)에, 그리고 GaN 활성층(212)에 접합된다.
본 출원의 목적을 위해, 용어 "GaN 활성층"은 고주파수 트랜지스터, 고전압 스위치, 쇼트키 다이오드 및/또는 광전자 장치(레이저 다이오드, 발광 다이오드 등)와 같은 전자 장치의 실현을 위해 필요한 에피 층 구조를 지칭한다.
본 명세서에서 사용된 바와 같이, "층"이라는 용어는 연속적 또는 불연속적인 방식으로 하부 표면의 적어도 일부분 상에 배치된 물질을 지칭한다. 또한, "층"이라는 용어는 배치된 재료의 균일한 두께를 반드시 의미하는 것은 아니며, 배치된 재료는 균일한 두께 또는 가변적인 두께를 가질 수 있다. 또한, 본 명세서에서 사용된 "일 층"이라는 용어는 그 문맥이 명백하게 달리 지시하지 않는 한, 단일 층 또는 복수의 층을 언급한다. 본 명세서에 사용된 바와 같이, "~ 상에 배치된" 및 "~ 사이에 배치된"이라는 용어는 달리 구체적으로 지시되지 않는 한, 서로 직접 접촉하거나 간접적으로 그 사이에 개재된 층을 가짐으로써 배치된 층을 지칭한다. 또한, 용어 "~상에"는 층/디바이스의 서로에 대한 상대적인 위치를 나타내며, 위 또는 아래의 상대적인 위치가 뷰어에 대한 디바이스의 방향에 의존하기 때문에 반드시 "~ 위"를 의미하지는 않는다.
본 발명의 일 실시예에 따르면, MCD 층(101)은 비교적 얇고 약 5 내지 95 마이크로미터 범위의 두께를 가지며, SiC 웨이퍼 기판(11)은 비교적 두껍고 약 90 내지 110 마이크로미터의 범위의 두께를 갖는다. GaN 반도체 장치 디바이스 내 모놀리식 SiC 기판을 모놀리식 기판과 동일한 두께를 갖는 본 발명의 복합 MCD/SiC 기판으로 대체하는 것은 GaN 반도체 디바이스의 단위 면적당 전력 밀도를 3배 향상시킬 수 있음이 열적 모델링 및 시뮬레이션으로부터 발견되었다. 또한, 열적 시뮬레이션은 GaN 활성층(212)과 SiC 웨이퍼 기판(11) 사이에 약 5-95 마이크로미터의 비교적 얇은 MCD 층(101)을 삽입하는 것이 실제로는 90-110 마이크로미터의 비교적 두꺼운 미정질 다이아몬드 층(제조하기 매우 어렵고 비쌈)의 열 확산과 동일한 열 확산 효과를 제공할 수 있음을 나타낸다. 이러한 유리한 효과는 MCD층(101)의 우수한 열전도도에 기인하며, 이는 SiC 웨이퍼 기판(11)에 의해 실현되는 추가적인 열 제거와 함께 디바이스의 핫 스팟으로부터 향상된 횡방향 열 확산을 가능하게 한다. 따라서, 본 발명의 GaN/MCD/SiC 반도체 구조를 이용하여 형성되는 GaN 반도체 디바이스는 훨씬 더 큰 전력에서 반도체 디바이스의 동작을 제공할 수 있다.
더욱이, MCD 층(101)의 두께는 다이아몬드로 응집된 종래의 GaN 반도체 소자의 다이아몬드 기판과 비교할 때 상대적으로 작기 때문에, MCD층(101) 상에 배치되는 GaN 활성층(212)보다는 MCD 층(101)에서 열에 의한 기계적 응력이 흡수될 수 있다.
도 1에 도시된 바와 같이, MCD 층(101)은 제 1 접합 재료층(102)을 통해 SiC 웨이퍼 기판(11)에 접합되고, 제 2 접합 재료층(105)을 통해 GaN 활성층(212)에 접합된다. 접합 또는 웨이퍼 접합은 2개의 표면이 근접하게되어 견고하게 접착되는 반도체 기술을 지칭한다. 이러한 접합은 반 데르 발스(Van der Waals) 힘에 의한 직접 접합 또는 접착제를 사용하여 달성될 수 있다.
따라서, 본 발명의 일 실시예에 따르면, 제 1 접합 재료층(102)은 SiC 웨이퍼 기판(11)의 광학적 연마면을 MCD 층(101)에 직접 접합시킬 수 있다. 마찬가지로, 제 2 접합 재료층(105)은 아래에서 설명되는 바와 같이, 광학적으로 연마된 GaN 활성층(212)을 MCD 층(101)에 직접 접합시킬 수 있다.
본 발명의 다른 실시예에 따르면, 제 1 접합 재료층(102) 및/또는 제 2 접합 재료층(105)은 접착 재료로 이루어져 접착 결합을 제공한다. 이 실시예에 따르면, MCD 층(101)은 제 1 접합 재료층(102)을 통해 SiC 웨이퍼 기판(11)에 그리고 제 2 접합 재료층(105)을 통해 GaN 활성층(212)에 접착(glue)된다.
제 1 및 제 2 접착 재료층(102 및 105)은 MCD 층(101), SiC 웨이퍼 기판(11) 및 GaN 활성층(212)에 비해 매우 얇기 때문에, 제 1 및 제 2 접착층(102 및 105)은 무시할 수 있는 내열성을 갖는다. 제 1 및 제 2 접합 재료층(102, 105)의 두께는, 예를 들면, 5㎚~50㎚ 정도이다.
도 2는 본 발명의 일 실시예에 따른 도 1에 도시된 반도체 기판 구조의 제조 공정의 주요 단계들을 도시하는 도면이다. 반도체 기판 구조(10)의 제조 방법은 실리콘 카바이드(SiC) 웨이퍼 기판(11) 및 SiC 웨이퍼 기판(11)에 결합된 미정질 다이아몬드(MCD) 층(101)을 포함하는 제 1 중간 구조물(100)의 제조를 포함한다. MCD 층(101)은, 제 1 MCD 표면(111) 및 MCD 제 2 표면(112)을 포함한다. SiC 웨이퍼 기판(11)은 외부 노출 표면인 제 1 SiC 표면(121)과 내부 표면인 제 2 SiC 표면(122)을 갖는다.
제 1 접합 재료층(102)은 SiC 웨이퍼 기판(11)과 MCD 층(101) 사이에 배치되고 SiC 웨이퍼 기판(11)의 제 2 SiC 면(122) 및 MCD 층(101)의 제 1 MCD 면(111)에 접합된다. 제 1 중간 구조물(100)은 또한 MCD 제 2 표면(112)을 덮는 제 2 접합 재료층(105)을 포함한다. 제 2 접합 재료층(105)은 제 1 중간 구조물(100)에서 노출된 외부 표면(106)을 갖는다.
반도체 기판 구조(10)의 제조 방법은 갈륨 나이트라이드(GaN) 활성층(212)과, 사이에 배치된 접착층(24)을 통해 GaN 활성층(212)에 접합된 Si 캐리어 기판(23)을 포함하는 제 2 중간 구조물(200)의 제조를 또한 포함한다. GaN 활성층(212)은 Si 캐리어 기판(23)에 접합된 제 1 GaN 표면(213)과, 제 2 중간 구조물(200) 내 외부 표면이며 따라서 제 2 중간 구조물(200)에서 노출된 제 2 GaN 표면(214)을 갖는다.
반도체 기판 구조물(10)의 제조 방법은 제 2 중간 구조물(200)에 제 1 중간 구조물(100)을 접합하여, 제 3 중간 구조물(300)을 얻는 단계를 더 포함한다. 구체적으로, 구조체(200)의 GaN 활성층(212)의 제 2 GaN 표면(214)은 제 1 중간 구조물(100)의 제 2 접합 재료층(105)의 외측 노출 표면(106)에 접합된다. 따라서, GaN 활성층(212)은 제 2 접합 재료층(105)을 통해 MCD층(101)과 응집된다.
본 발명의 일 실시예에 따르면, 제 1 중간 구조물(100)과 제 2 중간 구조물(200)의 접합은 고온을 사용하지 않고 임의의 적절한 기술에 의해, 예를 들어, 실온 접합(RTB) 기술에 의해 실행될 수 있다. 이 기법은 그 자체로 알려져 있으므로 아래에서 자세히 설명하지 않는다.
접합 후, Si 캐리어 기판(23)과, Si 캐리어 기판(23)과 GaN 활성층(212)의 제 1 GaN 표면(213) 사이에 형성된 접착층(24)이, 제 3 중간 구조물(300)에서 제거되어, GaN 반도체 구조물(도 1의 (10))을 얻는다. Si 캐리어 기판(23) 및 접착층(24)의 제거는 예를 들어 그 자체로 공지된 화학적 기계적 평탄화(CMP) 기술에 의해 수행될 수 있다. 이 기술은 화학적 슬러리 제형 및 기계적 연마 프로세스를 사용하여 불필요한 Si 캐리어 기판(23) 및 접착층(24)을 제거하고 GaN 활성층(212)의 요구되는 평탄하고 매끄러운 표면을 달성하여, 광전자 및 전자 장치의 집적 회로층을 그 위에 만들 수 있다.
도 3을 참조하면, 본 발명의 일 실시예에 따른, 도 2에 도시된 제 1 중간 구조물(100)의 제조 공정에서 주요 단계들을 도시하는 도면이 도시된다. 제 1 중간 구조물(100)의 제조 공정은 제 1 Si 호스트 웨이퍼 기판(110)을 제공하고, 제 1 Si 호스트 웨이퍼 기판(110) 상에 MCD 층(101)을 성장시키는 것으로 시작한다. 예를 들어, MCD 층(101)을 성장시키는 것은 적합한 화학 기상 증착(CVD) 공정에 의해 수행될 수 있다. 특히, 다이아몬드 웨이퍼는 3 개의 CVD 공정 - 반응물을 해리시키는 에너지가 마이크로파 소스로부터 발생하는 플라즈마 강화 다이아몬드 CVD, 가스 분리를 위한 에너지가 고온 텅스텐 필라멘트로부터 유래되는 고온-필라멘트 강화 다이아몬드 CVD, 그리고, 높은 DC 전압을 사용하여 이온이 가속되는 고전압 토치 - 중 하나에 의해 제조될 수 있다. 이들 공정은 그 자체로 공지되어 있으므로 여기에서 상세히 기술할 필요는 없다.
제 1 Si 호스트 웨이퍼 기판(110)의 두께는 전형적으로 3 내지 4 밀리미터 일 수 있는 반면, MCD 층(101)의 두께는 예를 들어 5 내지 95 마이크로미터의 범위 일 수 있다.
MCD 층(101)의 제 1 MCD 표면(111)(즉, 도 3의 상부 표면) 및 MCD 제 2 표면(112)(즉, 도 3의 하부 표면)은 피크(peak), 리지(ridge), 밸리(valley), 등의 현저한 표면 토포그래피 불규칙성을 가질 수 있다. 제 1 Si 호스트 웨이퍼 기판(110) 상에서 성장한 후의 제 1 및 제 2 MCD면(111 및 112)의 평활도는 예를 들어 0.5 내지 1 마이크로미터의 범위 일 수 있다.
따라서, 표면 토포그래피 불규칙성을 감소시키기 위해, MCD 층(101)의 제 1 MCD 표면(111)은 소정의 제 1 평활도까지 표면 토포그래피 불규칙성을 감소시키기 위해 임의의 적합한 다이아몬드 연마 기술을 사용하여 연마된다. 예를 들어, 제 1 평활도는 약 2 나노 미터 정도일 수 있다. 제 1 MCD 표면(111)의 연마는 예를 들어, 화학적 기계적 평탄화(CMP) 기술에 의해 수행될 수 있다.
이어서, 구조물(100)의 제조 공정은 MCD 층(101)의 제 1 표면(111) 상에 제 1 접합 재료층(102)을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 제 1 접합 재료층(102)은 MCD 층(101)의 제 1 MCD면(111)을 직접 접합시킨다. 본 실시예에 따르면, 제 1 접합 재료층(102)을 제조하는 것은 제 1 MCD면(111)을 실리카로도 알려진 이산화 규소(SiO2)층으로 덮는 과정을 포함한다. 실리카는 낮은 열 팽창 계수를 갖는 백색 또는 무색의 유리질 불용성 고체이다. 실리카 층은 예를 들어 30 나노 미터 내지 100 나노 미터 범위의 두께를 가질 수 있다. 그런 다음 구조물의 급속 열처리(RTA)가 수행된다. 이 방법은 그 자체로 공지되어 있으며, 반도체 구조를 주변 온도에서 약 1000K 내지 1500K로 급속히 가열하는 것을 포함한다. 웨이퍼가 이 온도에 도달하자마자 약 10 초 내지 100 초 동안 웨이퍼가 유지되고 그후 급냉된다. 마지막으로, 제 1 접합 재료층(102)을 제조하는 것은 실리카 층의 표면(104)을 제 1 평활도보다 매끄럽게 소정의 제 2 평활도로 연마하는 단계를 포함한다. 제 2 평활도는 예를 들어, 약 0.5 나노미터 정도일 수 있다. 실리카 층의 표면(104)의 연마는 예를 들어 화학적 기계적 평탄화(CMP) 기술에 의해 수행될 수 있다.
본 발명의 또 다른 실시예에 따르면, 제 1 접합 재료층(102)은 MCD 층(101)의 제 1 MCD면(111)의 접착 결합을 제공한다. 본 실시예에 따르면, 제 1 접합 재료층(102)을 제조하는 단계는 제 1 MCD면(111)을 접착 재료층으로 덮는 단계를 포함한다. 접착 결합에 적합한 접착 재료의 예로는 폴리이미드 폴리머, BCB(Bisbenzocyclobutene) 전자 수지, 스핀-온 글래스 물질, 및 마이크로전자 제조에 사용되는 다른 스핀 온 유전 재료가 있으나, 이에 제한되지는 않는다. 접착 재료층은 예를 들어 30 마이크로미터 내지 100 나노 미터 범위의 두께를 가질 수 있다. 이 접착제 층의 노출된 표면(104)은 소정의 제 2 평활도로 연마된다.
이어서, 구조물(100)의 제조 공정은 SiC 캐리어 웨이퍼 기판(11)을 제공하고, SiC 캐리어 웨이퍼 기판(11)을 제 1 접합 재료층(102)을 통해 MCD 층(101)에 접합하는 단계를 포함한다. 도 2 및 도 3에 도시된 바와 같이, SiC 캐리어 웨이퍼 기판(11)은 외부 노출된 표면인 제 1 SiC 표면(121) 및 내부 표면인 제 2 SiC 표면(122)을 갖는다.
SiC 기판(11)의 SiC 재료는 반도체 산업에 적합한 유형이어야 한다. 본 발명의 목적에 적합한 SiC의 예로는 6H 폴리 타입 SiC가 있으나, 이에 한정되는 것은 아니다.
SiC 캐리어 웨이퍼 기판(11)의 두께는 예를 들어 300 마이크로미터 내지 600 마이크로미터의 범위일 수 있다. 제 1 접합 재료층(102)의 유형에 따라, MCD 층(101)에 대한 SiC 웨이퍼 기판(11)의 접합은 직접 접합 또는 접착 접합에 의한 것일 수 있다. 이러한 접합은 공지된 실온 접합(RTB) 기술을 포함한다.
SiC 캐리어 웨이퍼 기판(11)을 MCD 층(101)에 본딩한 후에, 구조체(100)의 제조 프로세스는 제 1 Si 호스트 웨이퍼 기판(110)을 제거하여 MCD 층(101)의 제 2 표면(112)을 노출시키는 단계를 포함한다. 제 1 호스트 웨이퍼 기판(110)의 제거는, 예를 들어 웨이퍼로부터 물질을 제거하기 위해 액체 화학 물질 또는 에칭제를 통상적으로 사용하는 공지된 습식 에칭 제거 공정에 의해 수행될 수 있다.
MCD 층(101)의 제 2 표면(112)은 소정의 제 1 평활도까지 표면 토포그래피 불규칙성을 감소시키도록 연마된다. 제 2 MCD 표면(112)의 연마는 예를 들어 적절한 화학적 기계적 평탄화(CMP) 기술에 의해 수행될 수 있다.
또한, 제 2 접합 재료층(105)은 MCD 층(101)의 제 2 MCD면(112) 상에 형성된다. 제 2 접합 재료층(105)을 형성하는 공정은 전술한 바와 같은 제 1 접합 재료층(102)을 형성하는 공정과 유사하다.
도 2 및 도 3에 도시된 바와 같이, 제 2 접합 재료층(105)은 외면(106)을 갖는다. 외면(106)의 평활도는 약 0.5 나노 미터의 소정의 제 2 치수를 갖는다.
본 발명의 일 실시예에 따르면, 제 2 접합 재료층(105)은 MCD 층(101)의 제 2 MCD면(112)의 직접 접합을 제공한다. 본 발명의 다른 실시예에 따르면, 제 2 접합 재료층(105)은 MCD 층(101)의 제 2 표면(112)의 접착 결합을 제공한다.
도 4를 참조하면, 본 발명의 일 실시예에 따른, 도 2에 도시된 제 2 중간 구조물(200)의 제조 공정에서 주요 단계들을 도시하는 도면이 도시된다. 이 실시예에 따르면, 제 2 중간 구조물(200)의 제조 공정은 제 2 Si 호스트 기판(22) 상에 성장된 갈륨 나이트라이드(GaN) 층(21)을 포함하는 제 4 중간 구조물(220)을 제조하는 것으로 시작한다.
GaN은 Si의 격자 상수와 다른 격자 상수를 갖는다. 격자-부정합 기판의 상부에 직접 성장된 층들은 일반적으로 전이 또는 핵 형성 층으로 지칭된다. 이 층들은 고도로 전위되어있다. 전자 및 광전자 장치의 제조에 적합한, 충분히 낮은 전위 밀도를 갖는 GaN 활성층이 핵 형성층 상에 형성된다. "~상에 형성되는"이라는 문구는 본원에서 넓은 의미로 사용되며, 위의 다른 층상에 "형성"되지만 다른 층과 직접 물리적 접촉을 반드시 취하지는 않는 층을 의미한다. 예를 들어, 활성층 및 핵 형성층 사이에 개재되는 하나 이상의 다른 버퍼층이 있을 수 있다.
도 4에 도시된 바와 같이, GaN 층(21)은 약 0.8-2 마이크로미터의 두께를 갖는 GaN 활성층(212) 및 약 0.5-1.5 마이크로미터의 두께를 갖는 핵 형성층(211)을 포함한다. 계면(205)은 전자 장치의 제조에 적합하지 않은 핵 생성 층(211)의 재료로부터 적절한 디바이스 기능을 위해 필요한 GaN 재료(활성층)를 분리한다.
GaN 활성층(212)은 제 4 중간 구조물(220)에서 노출된 제 1 GaN 표면(213)을 갖는다. 핵 생성 층(211)은 Si 호스트 기판(22) 상에 직접 성장된다.
제 2 중간 구조물(200)의 제조 공정은 Si 캐리어 기판(23)을 제공하고 Si 캐리어 기판(23)과 제 1 GaN 층(23) 사이에 접착층(24)을 형성하는 접착 물질를 이용하여 제 1 GaN 표면(213)에 Si 캐리어 기판(23)을 접합하는 단계를 더 포함한다.
또한, 제 2 Si 호스트 기판(22)을 제거한다. 제 2 호스트 웨이퍼 기판(22)의 제거는, 예를 들어, 웨이퍼로부터 재료를 제거하기 위해 액체 화학제 또는 에칭제를 전형적으로 사용하는 공지된 습식 에칭 제거 공정에 의해 수행될 수 있다. 이어서, 상기 프로세스는 핵 생성 층(211)을 제거하여 GaN 활성층(212)만을 남긴다. 핵 생성 층(211)을 제거한 후, GaN 활성층(212)의 제 2 GaN 표면(214)이 노출된다. GaN 활성층(212)의 제 2 GaN 표면(214)은 약 0.5 나노 미터의 기결정된 제 2 평탄도를 갖는다. 핵 생성 층(211)의 제거 및 GaN 활성층(211)의 제 2 GaN 표면(214)의 연마는 예를 들어 적절한 화학적 기계적 평탄화(CMP) 기술에 의해 수행될 수 있다.
제 2 중간 구조물(200)의 제조 프로세스는 최종적으로 GaN 활성층(212)의 에지 트리밍을 수행하는 것을 포함한다. 에지 트리밍은 웨이퍼 에지를 미리 트리밍함으로써 후면 연마 및 전사 중 웨이퍼 파손 및 칩핑(chipping)을 방지하는 공정이다. 가장자리 트리밍 공정은 그 자체로 공지되어 있고 적절한 에지 트림 기계를 사용하여 수행된다.
이와 같이, 본 발명이 속하는 기술 분야의 당업자는 본 발명이 바람직한 실시예와 관련하여 설명되었지만, 본 개시가 기초로 삼고있는 개념은 본 발명의 몇몇 목적을 수행하기위한 다른 구조 및 방법을 제공한다.
또한, 여기에 사용된 표현 및 용어는 설명의 목적을 위한 것이며 제한적으로 간주되어서는 안된다는 것을 이해해야 한다.
명세서 및 청구 범위에서 본 명세서에서 사용된 대략적인 언어는 통계적으로 의미있는 범위의 값 내에서 허용 가능한 정도로 변할 수 있는 양적 표현을 수정하는 데 적용되어 관련 기본 기능의 변화를 초래하지 않는다. 따라서, 용어 "약" 및 "대략"에 의해 수정된 값은 명시된 정확한 값으로 제한되지 않는다. 특히, "약"이라는 용어는 기준치와 근사치 또는 근사치인 값, 양 또는 정도를 의미한다. "약"이라는 용어에 포함되는 기준값으로부터의 변화의 정도는 허용 오차 수준 또는 측정 조건에서 전형적이다. 경우에 따라 근사 언어는 값을 측정하는 도구의 정밀도와 일치할 수도 있습니다. 용어 "약"에 포함되는 허용 가능한 변동은 고려중인 특정 시스템 및/또는 구조에 의존하며, 당업자는 용이하게 이해할 수 있다. 특히, 본 발명의 목적을 위한 이러한 근사는 본 발명의 GaN 반도체 구조로부터 제조된 디바이스의 성능에 상당한 변화가 없는 한 적어도 10%의 오차를 포함하도록 해석되어야 한다.
그러므로, 본 발명의 범위는 여기에 설명된 예시적인 실시예에 의해 제한되는 것으로 해석되지 않는다는 것이 중요하다. 첨부된 청구 범위에 정의된 바와 같이 본 발명의 범위 내에서 다른 변형도 가능하다. 특징, 기능, 요소 및/또는 속성의 다른 조합 및 하위 조합은 본 청구 범위의 수정 또는 본 또는 관련 출원에서의 신규 청구항의 제시를 통해 청구될 수 있다. 그러한 수정되거나 새로운 청구는, 상이한 조합으로 지향되거나 동일한 조합으로 향하게 되는지의 여부에 관계없이, 원래의 청구 범위와 상이하거나, 더 넓거나, 더 좁거나 또는 동일하거나, 본 명세서의 주제 내에 포함되는 것으로 간주된다.

Claims (20)

  1. 반도체 기판 구조의 제조 방법에 있어서,
    (i) 제 1 중간 구조물을 제조하는 단계;
    상기 제 1 중간 구조물은,
    실리콘 카바이드(SiC) 웨이퍼 기판,
    실리콘 카바이드(SiC) 웨이퍼 기판에 결합되고, 제 1 MCD 표면 및 제 2 MCD 표면을 갖는, 미정질 다이아몬드(MCD) 층,
    상기 MCD 층과 상기 실리콘 카바이드(SiC) 웨이퍼 기판 사이에 배치되고, 상기 SiC 웨이퍼 기판 및 상기 제 1 MCD 층의 제 1 MCD 표면에 결합되는, 제 1 접합 재료층, 및
    상기 MCD 층의 상기 제 2 MCD 표면 상에 배치되고, 외부면이 노출된, 제 2 접합 재료층을 포함하며,
    (ii) 제 2 중간 구조물을 제조하는 단계,
    상기 제 2 중간 구조물은 갈륨 나이트라이드(GaN) 활성층, Si 캐리어 기판 및 사이의 접착층; 상기 GaN 활성층은 상기 접착층을 통해 상기 Si 캐리어 기판에 결합되는 제 1 GaN 표면과, 노출된 제 2 GaN 표면을 가짐,
    (iii) 상기 구조의 GaN 활성층의 상기 제 2 GaN 표면이 상기 제 2 접합 재료층의 외부 표면에 결합되도록, 상기 제 1 중간 구조물을 상기 제 2 중간 구조물에 접합하는 단계;
    (iv) 상기 Si 캐리어 기판과 상기 GaN 활성층의 상기 제 1 GaN 표면 사이에 형성된 상기 접착층과 함께 상기 Si 캐리어 기판을 제거하는 단계,
    이에 따라 상기 반도체 기판 구조를 얻는 단계를 포함하고,
    상기 반도체 기판 구조는,
    상기 SiC 웨이퍼 기판;
    상기 GaN 활성층; 및
    상기 SiC 웨이퍼 기판과 GaN 활성층 사이에 배치되고, 제 1 접합 재료층을 통해 SiC 웨이퍼 기판에 그리고 제 2 접합 재료층을 통해 GaN 활성층에 접합되는 MCD 층을 포함하는,
    반도체 기판 구조의 제조 방법.
  2. 제 1 항에 있어서, 상기 제 1 중간 구조물을 제조하는 단계는,
    제 1 Si 호스트 웨이퍼 기판을 제공하는 단계와,
    상기 제 1 Si 호스트 웨이퍼 기판 상에 MCD 층을 성장시키는 단계 - 상기 MCD 층의 제 1 MCD 표면 및 제 2 MCD 표면은 표면 토포그래피 불규칙성을 가짐 - 와,
    기결정된 제 1 평활도까지 상기 표면 토포그래피 불규칙성을 감소시키도록 상기 제 1 MCD 표면을 연마하는 단계와,
    상기 제 1 MCD 표면 상에 상기 제 1 접합 재료층을 형성하는 단계 - 상기 제 1 접합 재료층의 표면은 상기 제 1 평활도보다 매끄러운, 기결정된 제 2 평활도를 가짐 - 와,
    상기 SiC 웨이퍼 기판을 제공하는 단계와,
    상기 SiC 웨이퍼 기판을 상기 제 1 접합 재료층을 통해 상기 MCD 층에 접합하는 단계와,
    상기 제 1 Si 호스트 웨이퍼 기판을 제거하는 단계와,
    상기 기결정된 제 1 평활도까지 상기 표면 토포그래피 불규칙성을 감소시키도록 상기 제 2 MCD 표면을 연마하는 단계와,
    제 2 접합 재료층의 표면이 상기 제 1 평활도보다 매끄러운 기결정된 제 2 평활도를 갖도록, 제 2 접합 재료층을 상기 제 2 MCD 표면 상에 형성하는 단계를 포함하는, 반도체 기판 구조의 제조 방법.
  3. 제 1 항에 있어서, 상기 제 2 중간 구조물을 제조하는 단계는,
    제 2 Si 호스트 기판 상에 성장된 갈륨 나이트라이드(GaN) 층을 포함하는 제 4 중간 구조물을 제공하는 단계;
    상기 GaN 층은:
    상기 제 4 중간 구조물에서 노출된 제 1 GaN 표면을 갖는 GaN 활성층, 및
    상기 제 2 Si 호스트 기판 상에 성장된 핵 생성 층을 포함하며;
    Si 캐리어 기판을 제공하고 상기 Si 캐리어 기판과 상기 제 1 GaN 표면 사이에 접착층을 형성하는 접착 재료를 사용하여 상기 Si 캐리어 기판을 상기 제 1 GaN 표면에 접착시키는 단계;
    상기 제 2 Si 호스트 기판을 제거하는 단계;
    상기 핵 생성 층을 제거하여 상기 GaN 활성층의 제 2 GaN 표면을 노출시키는 단계; 및
    GaN 활성층의 에지 트리밍(edge trimming)을 수행하는 단계를 포함하는
    반도체 기판 구조의 제조 방법.
  4. 제 1 항에 있어서, 상기 제 2 중간 구조물의 상기 GaN 활성층의 상기 제 2 GaN 표면을 상기 제 2 접합 재료층의 상기 외부 표면에 접합하는 것은 직접 접합에 의한 것인, 반도체 기판 구조의 제조 방법.
  5. 제 1 항에 있어서, 상기 제 2 접합 재료층은 상기 MCD 층의 상기 제 2 MCD 표면에 대한 직접 결합을 제공하는 반도체 기판 구조의 제조 방법.
  6. 제 1 항에 있어서, 상기 제 2 중간 구조물의 상기 GaN 활성층의 상기 제 2 GaN 표면을 상기 제 2 접합 재료층의 외부 표면에 접착하는 것은 접착 결합에 의한 것인 반도체 기판 구조의 제조 방법.
  7. 제 1 항에 있어서, 상기 제 2 접합 재료층은 상기 MCD 층의 상기 제 2 MCD 표면에 접착 결합을 제공하는 반도체 기판 구조의 제조 방법.
  8. 제 2 항에 있어서, 상기 제 1 접합 재료층을 통해 상기 SiC 웨이퍼 기판을 상기 MCD 층에 접합하는 것은 직접 결합에 의한 것인 반도체 기판 구조의 제조 방법.
  9. 제 2 항에 있어서, 상기 제 1 결합 재료층을 통해 상기 SiC 웨이퍼 기판을 상기 MCD 층에 접착하는 것은 접착 결합에 의한 것인 반도체 기판 구조의 제조 방법.
  10. 제 2 항에 있어서, 상기 기결정된 제 1 평활도는 2 나노 미터 이상이고, 상기 기결정된 제 2 평활도는 0.5 나노 미터 이상인 반도체 기판 구조의 제조 방법.
  11. 제 2 항에 있어서, 상기 제 1 호스트 Si 웨이퍼 기판 상에 상기 MCD 층을 성장시키는 것은 화학 기상 증착(CVD) 기술에 의해 수행되는 반도체 기판 구조의 제조 방법.
  12. 제 3 항에 있어서, 표면 토포그래피 불규칙성은 피크(peak), 리지(ridges) 및 밸리(valley)를 포함하는 반도체 기판 구조의 제조 방법.
  13. 제 2 항에 있어서, 상기 MCD 층의 상기 제 1 MCD 표면 상에 상기 제 1 접합 재료층을 형성하는 단계는,
    상기 제 1 MCD 표면상의 상기 표면 토포그래피 불규칙성을 덮기에 충분한 두께를 갖는 실리콘 산화물(SiO2) 층을 형성하는 단계;
    SiO2 층의 어닐링을 수행하여 경화(hardening)를 제공하는 단계; 및
    SiO2 층의 표면을 연마하여 표면 토포그래피 불규칙성을 제 2 평활도로 감소시키는 단계를 포함하는, 반도체 기판 구조의 제조 방법.
  14. 반도체 기판 구조에 있어서,
    실리콘 카바이드(SiC) 웨이퍼 기판;
    활성 갈륨 나이트라이드(GaN) 층; 과
    상기 SiC 웨이퍼 기판과 상기 GaN 활성층 사이에 배치되어, 상기 SiC 웨이퍼 기판 및 상기 GaN 활성층에 결합된, 미정질 다이아몬드(MCD) 층을 포함하는
    반도체 기판 구조.
  15. 제 14 항에 있어서, 상기 MCD 층을 상기 SiC 웨이퍼 기판에 접합하기 위한 제 1 접합 재료층과, 상기 SiC 웨이퍼 기판을 상기 GaN 활성층에 접합하기 위한 제 2 접합 재료층을 포함하는 반도체 기판 구조.
  16. 제 14 항에 있어서, 상기 GaN 활성층은 약 0.8 마이크로미터 내지 1.0 마이크로미터 범위의 두께를 갖는, 반도체 기판 구조.
  17. 제 14 항에 있어서, 상기 MCD 층은 약 5 마이크로미터 내지 95 마이크로미터 범위의 두께를 갖는 반도체 기판 구조.
  18. 제 15 항에 있어서, 상기 제 1 접합 재료층 및 상기 제 2 접합 재료층은 실리콘 산화물(SiO2)로 만들어지고 직접 접합을 제공하는 반도체 기판 구조.
  19. 제 15 항에 있어서, 상기 제 1 접합 재료층 및 상기 제 2 접합 재료층은 접착 재료로 만들어지고 접착 결합을 제공하는 반도체 기판 구조.
  20. 제 14 항에 있어서, 상기 제 1 접합 재료층 및 상기 제 2 접합 재료층은 약 5nm 내지 50nm 범위의 두께를 갖는 반도체 기판 구조.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11652146B2 (en) 2020-02-07 2023-05-16 Rfhic Corporation Method of forming a semiconductor wafer containing a gallium-nitride layer and two diamond layers

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060266280A1 (en) * 2005-04-13 2006-11-30 Daniel Francis Semiconductor Devices Having Gallium Nitride Epilayers on Diamond Substrates
JP2009076694A (ja) * 2007-09-20 2009-04-09 Panasonic Corp 窒化物半導体装置およびその製造方法
WO2010015878A2 (en) * 2008-08-06 2010-02-11 S.O.I. Tec Silicon On Insulator Technologies Process for modifying a substrate
JP2013513963A (ja) * 2009-12-15 2013-04-22 ソイテック 基板を再利用する方法
JP2016502757A (ja) * 2012-11-06 2016-01-28 シンマット, インコーポレーテッドSinmat, Inc. 平滑なダイヤモンド表面、及びその形成のためのｃｍｐ方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2835096B1 (fr) 2002-01-22 2005-02-18 Procede de fabrication d'un substrat auto-porte en materiau semi-conducteur monocristallin
US7033912B2 (en) 2004-01-22 2006-04-25 Cree, Inc. Silicon carbide on diamond substrates and related devices and methods
US8309967B2 (en) * 2007-05-31 2012-11-13 Chien-Min Sung Diamond LED devices and associated methods
GB201121666D0 (en) 2011-12-16 2012-01-25 Element Six Ltd Synthetic diamond coated compound semiconductor substrates
GB201121659D0 (en) 2011-12-16 2012-01-25 Element Six Ltd Substrates for semiconductor devices
CN104285001A (zh) 2012-02-29 2015-01-14 六号元素技术美国公司 金刚石载氮化镓晶片以及制造设备和制造方法
US9111750B2 (en) 2013-06-28 2015-08-18 General Electric Company Over-voltage protection of gallium nitride semiconductor devices
US9601327B2 (en) 2014-08-15 2017-03-21 The Board Of Regents Of The University Of Oklahoma High-power electronic device packages and methods

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060266280A1 (en) * 2005-04-13 2006-11-30 Daniel Francis Semiconductor Devices Having Gallium Nitride Epilayers on Diamond Substrates
JP2009076694A (ja) * 2007-09-20 2009-04-09 Panasonic Corp 窒化物半導体装置およびその製造方法
WO2010015878A2 (en) * 2008-08-06 2010-02-11 S.O.I. Tec Silicon On Insulator Technologies Process for modifying a substrate
JP2013513963A (ja) * 2009-12-15 2013-04-22 ソイテック 基板を再利用する方法
JP2016502757A (ja) * 2012-11-06 2016-01-28 シンマット, インコーポレーテッドSinmat, Inc. 平滑なダイヤモンド表面、及びその形成のためのｃｍｐ方法

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