KR20180128843A - 자기-분극화된 수정 발진기 회로 - Google Patents
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Abstract
자기-분극화된 수정 발진기 회로 (1) 는 수정 (Xtal) 의 제 1 전극에 연결되는 출력 및 수정의 제 2 전극에 연결되는 입력을 가진 증폭기 (Mgmn, Mgmp), 수정의 제 1 전극에 연결되는 출력 커패시터 (Cout) 및 수정의 제 2 전극에 연결되는 입력 커패시터 (Cin) 를 포함한다. 증폭기는 진폭 레귤레이션 스테이지를 또한 포함하는 진폭 레귤레이션 어셈블리에서 생성되는 MOS 분극 트랜지스터 (MB1) 를 통한 전류에 의해 분극화된다. 수정의 제 2 전극은 분극 전류를 변조하고 수정의 발진 진폭을 레귤레이팅하기 위하여 분극 트랜지스터의 게이트에 그리고 진폭 레귤레이션 스테이지에 연결된다.
Description
본 발명은, 특히 시계 제조에서의 사용을 위한, 자기-분극화된 타입의 수정 발진기 회로에 관한 것이다.
일반적으로, 수정 발진기 회로는 액티브 브랜치를 정의하기 위하여 공급 전압 소스의 2 개의 단자들 사이에 전류 소스와 직렬로 장착되는 2 개의 상보적 MOS 트랜지스터들로 구성된 인버터를 포함한다. MOS 트랜지스터들 중 하나의 트랜지스터의 소스는 전류 소스에 연결되는 한편, 나머지 트랜지스터의 소스는 공급 전압 소스의 단자들 중 하나에 연결된다. NMOS 및 PMOS 트랜지스터들의 드레인들은 출력에서 수정 (quartz) 의 제 1 전극에 연결되는 한편, 상기 트랜지스터들의 게이트들은 입력에서 수정의 제 2 전극에 연결된다. 전통적으로, 제 1 위상-시프트 커패시터는 수정의 제 1 전극에 연결되는 한편, 제 2 조정가능한 커패시터는 수정의 제 2 전극에 연결된다.
이러한 발진기 회로는 특히 특허 CH 623 450 에 의한 최신 기술에서 기술되어 있으며, 여기서 인버터의 트랜지스터들의 게이트들과 드레인들 사이에 배치된 분극 저항기가 마찬가지로 제공되어 있다. 이 어셈블리로 인해, 수정의 레벨에서의 전압 발진이 수정의 제 1 출력 전극에 의해 결정된 주파수로 발진 신호를 생성하기 위하여 확립된다.
발진기의 액티브 브랜치에서의 전류를 감소시키기 위하여 분극 저항기는 높은 값이어야 한다. 이 높은 값의 분극 저항기는 특히, 수정의 레벨에서 발진을 유지하기 위하여 인버터에 의해 생성되는 필요한 음의 저항 및 그 인버터를 통과하는 전류를 파괴하지 않도록 선택되어야 한다. 집적 회로에서의 이러한 높은 값의 저항기의 생성은 집적 회로에서 많은 공간을 점유하기 때문에 문제이며, 이는 이러한 발진기 회로의 결점이다.
수정의 레벨에서의 발진의 진폭은 레귤레이션 유닛에 의해 제어되는 적응가능한 전류 소스에 의해 마찬가지로 유지될 수 있다. 이러한 레귤레이션 유닛의 하나의 실시형태는 예를 들어, 「"Quartz oscillators for watches" by Eric A. Vittoz, published in the proceedings of the tenth International Congress of Chronometry, Geneva, September 1979, vol.3, pages 131 to 140」라는 제목의 논문에 기술되어 있다.
「"High-performance crystal oscillator circuits: Theory and application" by Eric A. Vittoz, published in the IEEE journal of solid-state circuits, centre of the IEEE service, Piscataway, NJ, US, vol.23 no.3 of 1st June 1988」라는 제목의 논문에서는, 발진기 회로의 액티브 브랜치의 MOS 트랜지스터 (M1) 의 드레인과 게이트 사이에, 액티브 분극의 수단으로서 유사-저항기 (pseudo-resistor) 를 배치하는 것이 제공되어 있다. 이 논문의 도 11 에서 나타낸 바와 같이, 이 유사-저항기는, 드레인 및 소스가 MOS 트랜지스터 (M1) 의 드레인에 그리고 게이트에 각각 연결되는 MOS 트랜지스터 (M17) 에 의해 생성된다. 이 유사-저항기 트랜지스터의 게이트는 공급 전압 소스의 2 개의 공급 단자들 사이의 전류 소스 (M10) 와 직렬의 2 개의 다이오드-연결된 MOS 트랜지스터들 (M19 및 M15) 에 의하여 분극화된다.
이 논문의 도 11 에 도시된 이 어셈블리의 하나의 결점은 전류 소스 (M10) 에 의해 제공된 분극 전류가 2 개의 다이오드-연결된 트랜지스터들을 통하여 상실된다는 것이다. 이 분극 전류는 다이오드-연결된 트랜지스터들의 결정된 전위들을 결정하기 위해서만 단지 사용되고, 발진기의 액티브 브랜치에서의 동작에는 전혀 기여하지 않는다.
특허 CH 689 088 에는, 발진기 회로가 기술되어 있으며, 여기서 액티브 분극 수단은 발진기 회로의 액티브 브랜치의 MOS 트랜지스터의 드레인 및 게이트 단자들 사이에 전압 팔로워로서 장착된 연산 상호컨덕턴스 증폭기이다. 2 개의 커패시터들 (C1, C2) 은 각각 수정 (K) 의 하나의 단자에 그리고 접지 (earth) 에 각각 연결되는 한편, 보상 커패시터 (CK) 는 증폭기의 출력 및 수정의 단자들 중 하나를 연결한다. 커패시터들 (C1, C2) 은 증폭기를 안정화하기 위하여 높은 커패시티브 값을 갖는데, 그들은 작은 사이즈의 발진기 회로를 생성하는 것을 가능하게 만들지 않기 때문에 결점이 된다. 더욱이, 생성된 발진의 레귤레이션 및 트랜지스터들의 분극을 위한 컴포넌트들의 감소는 생성되지 않는다.
특허 출원 EP 2 073 377 A1 에서는, 액티브 분극을 가진 수정 발진기 회로가 기술되어 있다. 발진기 회로는 액티브 브랜치를 정의하기 위하여 공급 전압 소스의 2 개의 단자들 사이에 제 1 전류 소스와 직렬로 장착되는 2 개의 상보적 PMOS 및 NMOS 트랜지스터들에 의해 형성된 인버터를 포함한다. PMOS 트랜지스터의 소스는 제 1 전류 소스에 연결되는 한편, NMOS 트래지스터의 소스는 공급 전압 소스의 단자들 중 하나에 연결된다. 트랜지스터들의 드레인들은 예를 들어 출력 신호를 제공하기 위하여 수정의 제 1 전극에 연결된다. 트랜지스터들의 게이트들은 수정의 제 2 전극에 연결된다. 제 1 위상-시프트 커패시터는 수정의 제 1 전극에 연결되는 한편, 제 2 커패시터는 수정의 제 2 전극에 연결된다,
회로는 또한, 액티브 분극의 역할을 하기 위하여 트랜지스터들의 드레인들과 게이트들 사이에, NMOS 트랜지스터에 의해 생성된 유사-저항기를 포함한다. 이 유사-저항기 트랜지스터의 소스는 상보적 트랜지스터들의 게이트들에 연결되는 한편, 이 유사-저항기 트랜지스터의 드레인은 상보적 트랜지스터들의 드레인들에 연결된다. 유사-저항기 트랜지스터의 게이트는 제 2 분극 전류 소스에 의해 분극화된다. 이 발진기 회로는 따라서 외부 분극 (external polarisation) 을 요구하는데, 이것은 이 발진기 회로의 동작을 위해 외부 전류 소스들이 있어야 한다는 것을 의미하며, 이는 결점이 된다.
진폭에 있어서 큰 전압 및 온도 범위로 제어된, 수정 발진기 회로를 기술하는 특허 US 7,598,821 B2 이 마찬가지로 인용되어 있을 수도 있다. 발진기 회로는 수정의 각각의 단자에 연결된 2 개의 커패시터들, 인버터 증폭기를 형성하는 제 1 및 제 2 상보적 액티브 트랜지스터들, 액티브 트랜지스터들의 제 1 및 제 2 분극 수단, 제 2 액티브 트랜지스터와 동일한 타입의 트랜지스터에 의해 형성된 제 1 전류 소스, 및 제 2 분극 수단에 대한 전류의 제어 수단을 포함한다. 안정된 동작 컨디션들에서, 제 2 분극 수단은 전압 편차 내에 제 1 전류 소스의 트랜지스터 게이트 전압에 대응하는 제 2 액티브 트랜지스터의 게이트를 통해 분극 전압을 제공한다. 이 발진기 회로의 하나의 결점은, 인버터 증폭기의 분극 및 진폭 레귤레이션이 전기 소비를 감소시키고 그리고 발진 진폭 레귤레이션으로 용이하게 변조를 도입하기 위하여 결합되지 않는다는 것이다.
본 발명의 목적은 따라서, 수정에 연결된 인버터 스테이지의 분극 및 진폭 레귤레이션을 통합 및 결합하기 용이한, 자기-분극화된 타입의 수정 발진기 회로를 제공하는 것에 의해 최신 기술의 결점들을 교정하는 것이다.
이것을 위하여, 본 발명은 독립 청구항 1 에서 정의된 피처들을 포함하는, 자기-분극화된 타입의 수정 발진기 회로에 관한 것이다.
수정 발진기 회로의 특정한 실시형태들은 종속 청구항들 2 내지 12 에서 정의된다.
본 발명에 따른 발진기 회로의 하나의 이점은, 발진기 회로의 액티브 브랜치의 증폭기의 분극 및 전류 소스, 정류기 또는 피크들의 검출기의 기능들을 재배열하는 진폭 레귤레이션을 위한 단일 전자 유닛 또는 어셈블리를 포함한다는 것이다. 이것은 발진기 회로의 동작을 위한 컴포넌트들의 수를 감소시키고 마찬가지로 초저 전력으로 이 발진기 회로를 설계하기 위하여 전기 소비를 감소시키는 것을 가능하게 만든다. 이 수정 발진기 회로는 따라서 시계 제조 분야에서 타임 베이스의 클록 신호를 제공하기 위하여 사용될 수 있다.
발진기 회로의 하나의 이점은, 분극 전류의 변조를 포함하는, 발진기 회로의 액티브 브랜치의 분극과 진폭 레귤레이션을 갖는 것이다. 변화 및 진폭 레귤레이션의 제어는 수정의 입력 전극에 그리고 액티브 브랜치의 증폭기의 입력에 연결되는 것에 의해 분극 트랜지스터를 그 베이스 또는 그 게이트를 통해 제어하는 진폭 레귤레이션 스테이지에 의해 획득된다.
발진기 회로의 하나의 이점은 발진기의 액티브 브랜치의 증폭기가 분극 트랜지스터에 의해 분극화되는 것에 의해, 적어도 하나의 MOS 트랜지스터 또는 2 개의 공급 전압 단자들 사이에 NMOS 트랜지스터와 직렬로 장착된 PMOS 트랜지스터로 구성된 인버터의 배열체를 포함할 수 있다는 사실에 있다. 수정은 한편으로는, 출력에서 NMOS 및/또는 PNMO 트랜지스터들의 드레인들에, 그리고 다른 한편으로는, 입력에서 NMOS 및/또는 PNMO 의 게이트들에, 직접 또는 필터 커패시터들에 의하여 연결된다. 수정의 입력 단자는 마찬가지로 분극 트랜지스터의 게이트에 그리고 진폭 레귤레이션의 스테이지의 제 1 전류 미러의 MOS 트랜지스터의 게이트에 연결된다.
자기-분극화된 타입의 수정 발진기 회로의 목표들, 이점들 및 피처들은 도면들에 의해 제한되는 것이 아니라 예시되는 실시형태들에 근거하여 다음의 설명에서 보다 잘 나타날 것이다.
도 1 은 본 발명에 따른 자기-분극화된 타입의 수정 발진기 회로의 단순화된 블록 다이어그램을 나타낸다.
도 2 는 본 발명에 따른 자기-분극화된 타입의 수정 발진기 회로의 제 1 실시형태를 나타낸다.
도 3 은 본 발명에 따른 자기-분극화된 타입의 수정 발진기 회로의 제 2 실시형태를 나타낸다.
도 4a 및 도 4b 는 제 2 실시형태의 발진기 회로의 일부 및 본 발명에 따른 자기-분극 트랜지스터의 전류 및 수정의 단자들에서의 신호들을 나타낸다.
도 5a 및 도 5b 는 한편으로는 발진기 회로의 발진 진폭을 유지하기 위한 인버터에 대한 필요 전류 그리고 다른 한편으로는 발진기 회로의 인버터의 출력 전류의 에볼루션 (evolution) 을 나타낸다.
도 1 은 본 발명에 따른 자기-분극화된 타입의 수정 발진기 회로의 단순화된 블록 다이어그램을 나타낸다.
도 2 는 본 발명에 따른 자기-분극화된 타입의 수정 발진기 회로의 제 1 실시형태를 나타낸다.
도 3 은 본 발명에 따른 자기-분극화된 타입의 수정 발진기 회로의 제 2 실시형태를 나타낸다.
도 4a 및 도 4b 는 제 2 실시형태의 발진기 회로의 일부 및 본 발명에 따른 자기-분극 트랜지스터의 전류 및 수정의 단자들에서의 신호들을 나타낸다.
도 5a 및 도 5b 는 한편으로는 발진기 회로의 발진 진폭을 유지하기 위한 인버터에 대한 필요 전류 그리고 다른 한편으로는 발진기 회로의 인버터의 출력 전류의 에볼루션 (evolution) 을 나타낸다.
다음의 설명에서, 이 기술 분야의 당업자에게 잘 알려진 수정 발진기 회로의 모든 엘리먼트들은 단지 단순화된 방식으로 참조될 것이다. 실제로, 특히 시계 제조에서의 사용을 위한, 클록 신호들을 제공하는 것이 가능한 자기-분극화된 수정 발진기 회로를 참조하게 된다.
도 1 에는, 자기-분극화된 타입의 수정 발진기 회로 (1) 의 단순화된 블록 다이어그램이 그 동작 원리를 이해하기 위하여 나타내진다. 그 목표는 전기 소비를 감소시키고 마찬가지로 수정 발진기의 자기-분극을 허용하기 위하여 발진 신호의 진폭 레귤레이션 파트로 변조를 도입하는 것이다. 변조는 원칙적으로 발진기의 액티브 브랜치의 분극 전류에 작용한다. 따라서, 분극 전류는 직류 전류 성분 및 교류 전류 성분을 포함한다.
수정 발진기 회로 (1) 는 피어스 (Pierce) 타입일 수 있다. 그 수정 발진기 회로는 수정 (Xtal) 또는 수정 공진기, 발진기 집적 회로의 연결 단자 (Oscin) 에 연결된 수정 (Xtal) 의 제 1 전극과 접지 사이에 연결되는 제 1 커패시터 (C1), 및 발진기 집적 회로의 연결 단자 (Oscout) 에 연결된 수정 (Xtal) 의 제 2 전극과 접지 사이에 연결되는 제 2 커패시터 (C2) 를 포함한다. 기생이라 불리는 제 3 커패시터 (C3) 는 수정 (Xtal) 또는 수정 공진기와 병렬로 장착될 수 있다. 이 제 3 커패시터 (C3) 는 또한 수정 결정 (quartz crystal) 의 인테그랄 파트일 수 있다. 보통, 도 1 에 나타냄 없이, 각각의 커패시터 (C1, C2 및 C3) 는 연결 단자들 (Oscin 및 Oscout) 에 연결된 외부 커패시터 및 조정가능한 통합 커패시터들, 그리고 또한 발진기 집적 회로에서의 기생 커패시터들을 포함한다. 발진기 집적 회로 외부의 커패시터들은 이하에 설명되는 다음의 도면들에서 참조부호들 Cin 및 Cout 을 갖는다. 이들 커패시터들의 커패시티브 값들은 대략 1 pF 이하일 수 있다.
발진기 집적 회로 (1) 는 또한, 예를 들어, 상호컨덕턴스 인버터 증폭기 (2; Gm) 일 수 있는 증폭기 (2) 를 포함한다. 이 증폭기는 연결 단자들 (Oscin 및 Oscout) 에 의해 수정 (Xtal) 에 연결된다. 증폭기 (2) 의 입력은 입력 단자 (Oscin) 에 연결되는 한편 증폭기 (2) 의 출력은 출력 단자 (Oscout) 에 연결된다. 수정 (Xtal) 의 단자들에서의 발진의 진폭 레귤레이션은 입력 단자 (Oscin) 에서의 발진 신호에 의해 제어된 전류 소스 (3) 및 수정 (Xtal) 의 단자들에서의 발진에 의존하는 기능 블록 (4) 에 의해 제어되는 도 1 에 정류자로 나타낸 변조기 (5) 를 포함하는 어셈블리에 의해 획득된다. 전류 소스 (3) 는 공급 전압 단자 (Vdd) 에 연결되고 변조기 (5) 에 의하여 증폭기 (2) 에 분극을 제공한다. 수정 발진기 회로는 따라서 진폭 레귤레이션을 위한 기능 어셈블리에 의해 자기-분극화된다.
수정 발진기 회로 (1) 는 또한, 증폭기 (2) 의 출력에, 전압 레벨 시프트를 위한 스테이지를 포함할 수 있다. 전압 레벨 시프트의 이 스테이지는 입력 커패시터 (Cs), 그 다음에 발진 증폭기 (6) 로 구성되어, 다른 출력 단자 (Out) 를 통해 출력에서, 특히 타임 베이스의 타이밍을 위한 발진 신호를 제공한다.
이 수정 발진기 회로 (1) 의 기능은 다음의 도 2 및 도 3 에서 제시된 2 개의 실시형태들을 참조하여 더 잘 이해될 것이다.
도 2 에는, 자기-분극화된 수정 발진기 회로 (1) 의 제 1 실시형태가 나타내진다. 발진기 회로 (1) 는 공급 전압 소스의 제 1 단자와 제 2 단자 사이에 연결되도록 의도된다. 제 1 단자는 공급 전압 단자 (Vdd) 일 수 있고 제 2 단자는 접지 단자일 수 있으며, 또는 그 반대일 수 있다.
이 발진기 회로 (1) 는 제 1 타입의 컨덕티비티 (conductivity) 의 트랜지스터, 이를 테면 MOS 트랜지스터인 제 1 트랜지스터 (Mgmn) 로 주로 구성된 증폭기를 포함한다. 바람직하게는 제 1 트랜지스터 (Mgmn) 는 NMOS 트랜지스터이다. 이 제 1 트랜지스터 (Mgmn) 는 그 소스를, 이 실시형태에서 접지 단자인 공급 전압 소스의 제 2 단자에 연결하고 있다. 제 1 트랜지스터 (Mgmn) 의 드레인은 출력 단자 (Oscout) 에서 수정 (Xtal) 의 제 1 전극에 연결된다. 제 1 저항기 (Rbn) 는 제 1 트랜지스터 (Mgmn) 의 드레인과 게이트 사이에 연결될 수 있고 제 1 커패시터 (Chpn) 는 게이트와 수정 (Xtal) 의 제 2 전극 사이에서 입력 단지 (Oscin) 에 연결될 수 있다. 출력 커패시터 (Cout) 는 접지 단자인 공급 전압 소스의 제 2 단자와 수정 (Xtal) 의 제 1 전극 사이에 연결되고, 입력 커패시터 (Cin) 는 접지 단자인 공급 전압 소스의 제 2 단자와 수정 (Xtal) 의 제 2 전극 사이에 연결된다. 일반적으로, 입력 (Cin) 및 출력 (Cout) 커패시터들, 및 또한 수정 (Xtal) 은 발진기 집적 회로 외부에 있는 컴포넌트들이다.
증폭기의, 즉 제 1 트랜지스터 (Mgmn) 의, 분극은 제 2 타입의 컨덕티비티의 트랜지스터, 및 바람직하게는, 제 1 실시형태에서, PMOS 트랜지스터인 분극 트랜지스터 (MB1) 에 의해 제공된다. 이 분극 트랜지스터 (MB1) 의 소스는 이 경우에 공급 전압 단자 (Vdd) 인 공급 전압 소스의 제 1 단자에 연결되는 한편, 드레인은 제 1 트랜지스터 (Mgmn) 의 드레인에 그리고 수정 (Xtal) 의 제 1 전극에 연결된다. 분극 트랜지스터 (MB1) 의 게이트는 전류 소스에서 진폭 레귤레이션 스테이지에 연결된다. 분극 트랜지스터 (MB1) 의 게이트는 아래에 설명되는 바와 같이, 분극 트랜지스터 (MB1) 에서의 전류의 변조의 제어를 위한 연결 노드를 형성하는 제 1 커패시터 (Chpn) 의 단자에 그리고 수정 (Xtal) 의 제 2 전극에 연결된다.
직접 제 1 트랜지스터 (Mgmn) 의 게이트를 입력 단자 (Oscin) 에서 수정 (Xtal) 의 제 2 전극에, 그리고 또한 분극 트랜지스터 (MB1) 의 게이트에 연결할 가능성이 또한 있을 수 있다는 것에 유의해야 한다. 저항기 (Rbn) 및 커패시터 (Chpn) 는 임의의 필터링 전에, 수정 (Xtal) 의 단자들에서 레귤레이팅된 진폭을 가진 발진 신호를 획득하기 위하여 임의의 기생 잡음 또는 지터를 감쇄시키도록 서빙한다.
진폭 레귤레이션의 스테이지는 MOS 타입의 전류 미러인 제 1 전류 미러를 먼저 포함한다. 이 제 1 전류 미러는, 소스가 공급 전압 단자 (Vdd) 인 공급 전압 소스의 제 1 단자에 연결되는, 다이오드-연결된 PMOS 트랜지스터 (MR1) 인 제 2 타입의 컨덕티비티의 트랜지스터를 포함한다. 다이오드-연결된 트랜지스터 (MR1) 의 게이트는 분극 트랜지스터 (MB1) 의 게이트에 그리고 제 1 커패시터 (Chpn) 의 그리고 수정 (Xtal) 의 제 2 전극의 연결 노드에 연결된다. 다이오드-연결된 트랜지스터 (MR1) 의 게이트는 필터 저항기 (Rf) 의 일측에 연결된다. 이 필터 저항기 (Rf) 의 타측에는 제 1 전류 미러의 PMOS 트랜지스터 (MR2) 인 제 2 타입의 컨덕티비티의 트랜지스터의 게이트에 그리고 제 2 전극이 공급 전압 단자 (Vdd) 인 공급 전압 소스의 제 1 단자에 연결되는 필터 커패시터 (Cf) 의 제 1 전극에 연결된다. PMOS 트랜지스터 (MR2) 의 소스는 진폭 레귤레이션 스테이지의 레귤레이션을 위한 전류를 결정하는 것을 가능하게 만드는 베이스 저항기 (Rb) 를 통한 공급 전압 단자 (Vdd) 에 연결된다. 다이오드-연결된 트랜지스터 (MR1) 및 필터 저항기 (Rf) 그리고 필터 커패시터 (Cf) 로 구성된 정류기는 피크 검출기를 형성한다.
정보에 의하여, 필터 엘리먼트들 (Rf 및 Cf) 의 디멘져닝은 필터의 통과-대역이, 이 경우에는 대략 32.768 kHz 에서의 공진기의 주파수에 대해 3.2 kHz 인 수정의 공진 주파수의 1/10 보다 훨씬 작도록 이루어진다. 일 범위는 예를 들어 560 Hz 의 주파수에 있을 수 있으며, 이는 120 MOhms 의 저항기 (Rf) 및 4.7 pF 의 커패시터 (Cf) 의 도움으로 달성가능하다.
진폭 레귤레이션 스테이지는 또한, NMOS 타입과 같은 제 1 타입의 컨덕티비티의 전류 미러인 제 2 전류 미러를 포함한다. 이 제 2 전류 미러는, 소스가 접지 단자인 공급 전압 소스의 제 2 단자에 연결되는, 다이오드-연결된 NMOS 트랜지스터 (MB3) 를 포함한다. 이 다이오드-연결된 트랜지스터 (MB3) 의 드레인은 제 1 전류 미러의 PMOS 트랜지스터 (MR2) 의 드레인에 연결된다. 드레인에 연결되는, 다이오드-연결된 트랜지스터 (MB3) 의 게이트는 제 2 전류 미러의 NMOS 트랜지스터 (MB2) 의 게이트에 연결된다. 이 NMOS 트랜지스터 (MB2) 의 소스는 접지 단자인 공급 전압 소스의 제 2 단자에 연결된다. 이 NMOS 트랜지스터 (MB2) 의 드레인은 제 1 전류 미러의 다이오드-연결된 트랜지스터 (MR1) 에 그리고 분극 트랜지스터 (MB1) 에서의 전류의 변조 제어를 위한 연결 노드에 연결된다. PMOS 트랜지스터 (MR2) 에서 생성된 기준 전류는 따라서 분극 트랜지스터 (MB1) 에 의하여 발진 진폭을 레귤레이팅하기 위해 다이오드-연결된 PMOS 트랜지스터 (MR1) 를 공급하기 위하여 제 2 전류 미러에서 미러링된다. 이런 이유로, 진폭 레귤레이션을 위한 기능 어셈블리는 발진기 회로의 액티브 브랜치의 증폭기의 분극의 그리고 전류 소스의, 정류기 또는 피크 검출기의 기능들을 재배열한다.
도 2 에 나타낸 바와 같이, 진폭 레귤레이션 스테이지를 스타트 업 하기 위한, 스타트-업으로 지정된 스타트-업 블록이 또한 제공되어 있을 수 있다. 이 스타트-업 블록은 제 1 전류 미러의 PMOS 트랜지스터 (MR2) 의 게이트에 그리고 제 2 전류 미러의 NMOS 트랜지스터들 (MB2 및 MB3) 의 게이트에 연결된다. 이 스타트-업 블록은 설명되지 않을 것이지만, 특히 E. Vittoz 및 J. Fellrath 의 「"CMOS analog integrated circuits based on weak inversion operations" of IEEE J. Solid-State Circuits, vol.12, no.3, pages 224 to 231 of June 1977」 제목의 책으로부터 이미 알려져 있다.
일 예로, 제로 게이트-소스 전압을 위해 단순 네이티브 컨덕터 트랜지스터가 사용될 수 있다. 게이트는 회로의 접지에 연결되고, 소스는 트랜지스터들 (MB2 및 MB3) 의 게이트에 연결되고, 그리고 드레인은 트랜지스터 (MR2) 의 게이트에 연결되어 따라서 회로를 수렴시킨다. 회로가 동작점으로 수렴하면, 게이트-소스 전압은 음이 되고 따라서 네이티브 트랜지스터를 블록킹한다.
자기-분극화된 수정 발진기 회로 (1) 는 또한 도 2 에 제시된 어셈블리에 반대로 제공될 수 있다는 것에 또한 유의해야 한다. 이들 컨디션들에서, NMOS 타입의 트랜지스터들 (Mgmn, MB2, MB3) 은 공급 전압 단자 (Vdd) 에 연결된 PMOS 타입의 트랜지스터들이 되고 PMOS 타입의 트랜지스터들 (MB1, MR1 및 MR2) 은 접지에 연결된 NMOS 타입의 트랜지스터들이 된다. 수정 (Xtal) 및 커패시터들 (Cin 및 Cout) 은 따라서 공급 전압 단자 (Vdd) 에 연결된다.
상기 설명된 진폭 레귤레이션 스테이지의 충분한 동작을 위해, 이것은 PMOS 트랜지스터들 (MR1 및 MR2) 을 로우 반전 (low inversion) 으로 동작하게 할 것을 요구한다. 따라서, PMOS 트랜지스터 (MR2) 의 소스에서 발생된 전압, 및 PMOS 트랜지스터들 (MR1 및 MR2) 이 동일한 기판 전압을 갖는다고 가정한 저항기 (Rb) 의 전압차는 다음의 식에서 정의될 것이며:
여기서 W 는 MOS 트랜지스터의 채널의 폭을 정의하고, L 은 MOS 트랜지스터의 채널의 길이를 정의하고, 그리고 컴포넌트 ut 는 열역학 전압이다.
베이스 저항기 (Rb) 의 단자들에서의 전압은 이론적으로 일정할 것이며, PMOS 트랜지스터 (MR1) 의 게이트 상의 전압이 수정 (Xtal) 의 단자들에서의 발진에 따른다는 것이 전적으로 사실은 아니다. 따라서, 다음의 식에 따라 정의되는 PMOS 트랜지스터 (MR2) 및 베이스 저항기 (Rb) 를 통과하는 기준 전류가 형성되어 있다:
이 전류 (Iref) 는 그 후 정의된 비율에 따라 전류 미러들을 통하여 PMOS 분극 트랜지스터 (MB1) 에 송신된다. 제 1 트랜지스터 (Mgmn) 를 통한 증폭기의 액티브 브랜치에서, 분극 전류는 정전류 성분에 대해 전류 변조된다. 발진이 수정 (Xtal) 의 단자들에서 시작하는 경우, 진폭 한계는 PMOS 트랜지스터들 (MR1 및 MR2) 이 원하는 약한 반전 영역을 벗어나는 것을 회피하기 위하여 분별 있게 선택된다. 단순한 기준은:
라는 것이다.
이론상, PMOS 트랜지스터의 구성이 보존되면, PMOS 트랜지스터 (MR2) 의 게이트 전압, 즉 
가:
라는 것이 계산될 수 있고, 여기서 
는 반전 전류 (inversion current) 이다.
진폭 레귤레이션은 또한, 여기에 참조로서 통합되는, E. Vittoz 및 J. Fellrath 의 「"CMOS analog integrated circuits based on weak inversion operations" of IEEE J. Solid-State Circuits, vol.12, no.3, pages 224 to 231 of June 1977」 제목의 책에 잘 제시되어 있다. 이것은 트랜지스터의 비선형 거동에 이점을 부여한다:
드레인 전류의 직류 성분 (continuous component) 은 일정 주기에 걸쳐 이 식을 평균화함으로써 획득된다:
이것은 분석적으로 오더 0 의 수정 베셀 함수 
라 불리는 표식화된 함수로 이어진다:
따라서, 진폭의 베셀 함수에 의존하는 전류가 제안된다. 이로써, 그리고 비제한적 예를 들어, 피크 진폭은, 그 자체로는, 비전류의 비율에 의해, 그리고 페어링 제약에 따라 (후자는 지오메트리에 의해 도시됨) 정의된다. 60 mV 의 피크 진폭에 대해, 태뷸레이션에 의해 함수 
이 존재하며, x 는 그 자체가 다음에 의해 정의된다:
도 3 에는, 자기-분극화된 수정 발진기 회로 (1) 의 제 2 실시형태가 나타내진다. 도 2 의 컴포넌트들에 대응하는 이 도 3 의 컴포넌트들은 동일한 참조 부호들을 갖는다는 것에 유의해야 한다. 제 2 실시형태의 컴포넌트들의 주요 부분은 도 2 를 참조하여 설명된 것들과 유사하기 때문에, 이들 발진기 회로들의 차이들 만이 이후로 설명된다.
이 제 2 실시형태의 본질적인 차이는 발진기 회로의 액티브 브랜치에서의 증폭기가 상호컨덕턴스 인버터 증폭기 (Gm) 라는 사실에 있다. 이 증폭기는 따라서 제 2 타입의 컨덕티비티의 제 2 트랜지스터 (Mgmp) 와 직렬로 연결된 제 1 타입의 컨덕티비티의 제 1 트랜지스터 (Mgmn) 로 구성된 인버터를 포함한다. 제 1 트랜지스터 (Mgmn) 는 바람직하게는 NMOS 트랜지스터이고, 그리고 제 2 트랜지스터 (Mgmp) 는 바람직하게는 PMOS 트랜지스터이다.
제 1 트랜지스터 (Mgmn) 는 그 소스가 이 제 2 실시형태에서 접지 단자에 연결되어 있다. 제 1 트랜지스터 (Mgmn) 의 드레인은 출력 단자 (Oscout) 에서 수정 (Xtal) 의 제 1 전극에 그리고 제 2 트랜지스터 (Mgmp) 의 드레인에 연결된다. 제 1 저항기 (Rbn) 는 제 1 트랜지스터 (Mgmn) 의 드레인과 게이트 사이에 연결될 수 있고 제 1 커패시터 (Chpn) 는 입력 단자 (Oscin) 에서 수정 (Xtal) 의 제 2 전극과 제 1 트랜지스터의 게이트 사이에 연결될 수 있다. 제 2 저항기 (Rbp) 는 제 2 트랜지스터 (Mgmp) 의 드레인과 게이트 사이에 연결될 수 있고 제 2 커패시터 (Chpp) 는 입력 단자 (Oscin) 에서 수정 (Xtal) 의 제 2 전극과 제 2 트랜지스터의 게이트 사이에 연결될 수 있다. 출력 커패시터 (Cout) 는 접지 단자와 수정 (Xtal) 의 제 1 전극 사이에 연결되고, 입력 커패시터 (Cin) 는 접지 단자와 수정 (Xtal) 의 제 2 전극 사이에 연결된다. 일반적으로 입력 (Cin) 및 출력 (Cout) 커패시터들, 그리고 또한 수정 (Xtal) 은, 발진기 집적 회로 외부의 컴포넌트들이다. 나타내지 않은, 조정 및 기생 커패시터들이 또한 발진기 집적 회로 (1) 에 있다.
증폭기의 분극은, 소스가 공급 전압 단자 (Vdd) 에 연결되는 한편 드레인이 제 2 PMOS 트랜지스터 (Mgmp) 의 소스에 연결되는, 제 2 타입의 컨덕티비티의 분극 트랜지스터 (MB1) 에 의하여 획득된다. 상기 언급한 바와 같이, 분극 트랜지스터 (MB1) 의 게이트는 전류 소스에서 진폭 레귤레이션 스테이지에 연결된다. 분극 트랜지스터 (MB1) 의 게이트는 또한 분극 트랜지스터 (MB1) 에서의 전류의 변조 제어를 위한 연결 노드 (Sa) 를 형성하는 제 1 커패시터 (Chpn) 의 단자에 그리고 제 2 커패시터 (Chpp) 의 단자에 그리고 수정 (Xtal) 의 제 2 전극에 연결된다.
직접 제 1 트랜지스터 (Mgmn) 의 게이트와 제 2 트랜지스터 (Mgmp) 의 게이트를 입력 단자 (Oscin) 에서 수정 (Xtal) 의 제 2 전극에 그리고 또한 분극 트랜지스터 (MB1) 의 게이트에 연결하는 것을 또한 생각할 수 있다는 것에 유의해야 한다. 저항기들 (Rbn 및 Rbp) 및 커패시터들 (Chpn 및 Chpp) 은 제거될 수 있다. 저항기들 (Rbn 및 Rbp) 및 커패시터들 (Chpn 및 Chpp) 은 수정 (Xtal) 의 단자들에서 레귤레이팅된 진폭 발진 신호를 획득하기 위해 임의의 기생 잡음 또는 임의의 지터를 감쇄시키기 위하여 무엇보다도 필터링하도록 서빙한다.
또한, 전류 소스에서의 진폭 레귤레이션 스테이지의 모든 컴포넌트들은 도 2 를 참조하여 설명된 것들과 동일하다는 것에 유의해야 한다. 그들은 따라서 이미 설명되어 있다. 더욱이, 이전에 표시한 바와 같이, 자기-분극화된 수정 발진기 회로 (1) 의 도 3 의 제 2 실시형태에서의 컴포넌트들의 배열을 반대로 하는 것을 생각할 수 있다. 이들 컨디션들에서, NMOS 타입의 트랜지스터들 (Mgmn, MB2, MB3) 은 공급 전압 단자 (Vdd) 에 연결된 PMOS 타입의 트랜지스터들이 되고 PMOS 타입의 트랜지스터들 (Mgmp, MB1, MR1 및 MR2) 은 접지에 연결된 NMOS 타입의 트랜지스터들이 된다. 수정 (Xtal) 에 연결된 커패시터들 (Cin 및 Cout) 은 따라서 공급 전압 단자 (Vdd) 에 연결된다.
분극 트랜지스터 (MB1) 에 의한 발진기의 액티브 브랜치에서의 전류 변조를 이해하기 위하여, 도 4a 및 도 4b 를 참조하게 될 수 있다. 도 4a 에 나타낸 회로는 도 3 의 발진기 회로의 파트를 반복한다. 진폭 레귤레이션 스테이지는 제 1 전류 미러의 다이오드-연결된 PMOS 트랜지스터 (MR1) 에 의해 그리고 트랜지스터 (MR1) 의 드레인에 연결된 전류 소스 (Ireg) 에 의해 단순화된다. 분극 트랜지스터 (MB1) 를 통한 분극 전류 (Ireg + gm·Oscin) 는 따라서 단자들 (Oscin 및 Oscout) 에서의 수정의 레벨에서 발진 주파수에 따라 시간의 경과에 따라 변조된다. 진폭 레귤레이션 변조로 인해 분극 트랜지스터 (MB1) 의 게이트 전압 변조가 존재한다.
도 4a 의 이 실시형태에 나타낸 바와 같이, 트랜지스터들 (Mgmp 및 Mgmn) 을 가진 인버터 어셈블리에 의해 보장되는 신호들 (Oscin 및 Oscout) 간에는 반대 위상이 존재한다. 도 4b 는 분극 전류 (Ireg + gm·Oscin), 및 입력 및 출력 단자들에서의 반대 위상의 전압들 (Oscin 및 Oscout) 의 변화를 나타낸다. 전압 (Vgp) 은 트랜지스터 (Mgmp) 의 게이트 전압인 한편, 전압 (Vgn) 은 트랜지스터 (Mgmn) 의 게이트 전압이다.
발진기 회로의 액티브 브랜치의 분극의, 전류 소스의, 및 정류기의 기능들을 재배열하는 그러한 진폭 레귤레이션 기능 어셈블리로, 컴포넌트들의 감소가 획득되고, 이런 이유로, 발진기 회로의 전기 소비의 감소가 획득되는 것에 유의한다.
도 1 을 참조하여 간단히 설명한 바와 같이, 자기-분극화된 수정 발진기 회로에서, 전압 레벨 시프트를 위해 증폭기 스테이지가 또한 제공될 수 있다. 이 출력 스테이지는 입력 단자 (Oscin) 에서의 발진 신호에 근거하여 발진 신호를 제공할 수 있다. 전압 레벨 시프트를 위한 출력 스테이지는 공급 전압의 단자들에 연결된 인버터 어셈블리를 포함할 수 있다. 이 인버터 어셈블리는 발진기의 액티브 브랜치의 인버터 증폭기와 동일할 수 있다. 이 인버터 어셈블리는 따라서 NMOS 트랜지스터와 직렬로 연결된 PMOS 트랜지스터, 커패시터들의 하나의 전극이 입력 단자 (Oscin) 에 연결되는, RC 필터들의 커넥션을 포함한다. PMOS 및 NMOS 트랜지스터들의 드레인들은 출력 발진 신호를 제공한다.
표시에 의하여, 평균 분극 전류는 30 nA 미만, 예를 들어, 대략 5 nA 이하이고, 공급 전압은 3 V 미만, 예를 들어, 대략 0.6 V 일 수 있다. 수정 (Xtal) 의 단자들에서의 발진 주파수는 순간 에러가 품질 팩터의 엔벨로프에 포함되어 32.768 kHz 이다.
최소 전압들 때문에, 키르코프 (Kirchoff) 법칙은 다음과 같이 쓰여질 수 있으며:
여기서 Vg 는 게이트 전압이고, Vd 는 드레인 전압이고 그리고 Vs 는 소스 전압이고, 이는 다음의 부등식으로 이어진다:
트랜지스터 (MR2) 의 소스에서의 전압은 또한 다음의 부등식에 따라 대체될 수 있다:
0.18 ㎛ 에서의 CMOS 기술 (ALP 18) 에서, 아래에 표시한 바와 같이 임계 전압들에 대해 소정의 플렉서빌리티들이 존재한다:
게이트 전압 
는 다음의 식에 표시한 바와 같이 대략 임계 전압 (Vt) 이다:
하나의 가설은 다음과 같다:
반전 계수가 5 nA 의 전류들에 대해 10 이므로, NMOS 트랜지스터 (LVT) 에 대해 1 mm 에 걸쳐 1 ㎛ 의 그리고 PMOS 트랜지스터 (LVT) 에 대해 200 ㎛ 에 걸쳐 1 ㎛ 의 트랜지스터를 생성할 필요가 있다. 일부 측정들은 0.3 V 에서의 발진기 코어가 생성될 수 있다는 것을 보여줄 수 있다.
상기 설명된 자기-분극화된 수정 발진기 회로는 0.18 ㎛ 에서의 CMOS (ALP18) 기술에서 정규 도핑된 실리콘 기판 (P) 에서의 커패시터들 (Cin 및 Cout) 및 수정 (Xtal) 을 제외하고 통합된 형태로 생성될 수 있는 것이 바람직하다. 이것은 발진 진폭의 레귤레이션과 함께 자기-분극화된 발진기 회로를 획득하는 것을 가능하게 한다.
그들의 부하 커패시터 (CL) 에 의해 특정되는, 표준 수정-통합 커패시터들의 계산의 비제한적 예로, 커패시터들은 아래의 표에 표시한 바와 같은 값들의 범위에 있다. 통합 커패시터들의 값들에 대해, 통합에 합당한 8 pF 내지 20 pF 의 범위가 존재할 수 있다.
진폭 레귤레이션 스테이지의 제 1 전류 소스의 트랜지스터들 (MR1 및 MR2) 의 약한 반전에서의 상호컨덕턴스 (gm) 의 문제를 이해하기 위해, 도 5a 및 도 5b 가 참조된다. 도 5a 에서, 실선의 곡선은 인버터가 정의된 발진 진폭을 유지하고 따라서 공진기에 적응된 음의 임피던스를 정의하는데 필요한 전류를 나타낸다.
그래서 진폭이 더 중요할수록, 상호컨덕턴스의 분극의 전류가 더 적게 상승된다. 상호컨덕턴스는 비전류의 비례로 인해 최대화될 강한 반전에서처럼 약한 반전에서의 지오메트릭 효과로부터 이익을 얻을 수 있다.
도 5a 상에 점들로 나타낸 곡선은 커패시티브 값이 대략 3 pF 인 컨디션 하에서 커패시터들 (Cin - Cost) 과 같은 수정의 베이스 커패시터의 동적 소비를 나타낸다. 소비의 값은 우측의 수직축 상에 나타낸다. 예를 들어, 이 어셈블리의 동적 소비를 예를 들어, 10 nA 에서 감소시킬 원한다면, 중단된 선 (interrupted line) 들의 곡선은 우측의 축 상에 나타낸다. 그 후, 대략 60 mV 에서 열역학 전압을 2, 3 회 합당한 방식으로 발진의 진폭을 낮출 필요성을 명확히 보인다. 시장에서 입수가능한 여러 제품들의 진폭은 대략 208 mV 에서 열역학 전압보다 8 배 우세하다. 이들 발진기들은 이런 식으로 35 nA 보다 더 적게 소비할 수 없다.
도 5b 에서, 열역학 전압의 8 배는 주로 포화 레짐을 가지고 그 후 Dirac 의 형태 하에서 전류의 전파를 허용하는 비선형성을 도입하는 것을 허용한다. 따라서, 도 5b 는 인버터의 출력 전류의 에볼루션을 보여준다. 파의 형태는 쌍곡선 사인이다. 전류는 전류 
에서 정규화된다. 진폭 레귤레이션 루프는 안정화된 후에 상부 전류를 공급하는 것을 방지하는 것을 허용한다. 따라서, T=0 과 T=Tangle 사이에 컨덕션의 각도를 정의할 수 있다.
따라서, 도 5b 의 곡선들 중 하나가 1 또는 -1 을 크로스할 때, 전류는 따라서 공급되길 중단한다. 그래서 평균 값은 더 긴 컨덕션 시간 (각도) 에 따라 증가한다. 열역학 전압의 8 배의 "표준" 진폭은 일종의 Dirac 을 획득하는 것을 허용하지만, 열역학 전압의 2.5 배는 대략 2.5 배 더 많은 시간을 야기한다. 이것은 더 높은 평균 전류로 이어진다. 이들 컨디션들을 회복시키기 위해, 레귤레이션 루프의 분극 트랜지스터의 게이트 및 Oscin 의 커넥션은 Dirac 에서 전류의 컨디션을 강제하는 것을 허용한다.
단지 주어진 설명으로부터, 자기-분극화된 타입의 수정 발진기 회로의 여러 변형들은 청구항들에 의해 정의된 본 발명의 범위를 벗어남 없이 당업자에 의해 지정될 수 있다. 트랜지스터들은 또한 바이폴라 트랜지스터들일 수 있지만, 당면한 문제의 경우에서의 소비는 MOS 타입의 트랜지스터들의 배열의 경우보다 나쁘다.
Claims (12)
- 자기-분극화된 타입의 수정 발진기 회로 (1) 로서,
상기 수정 발진기 회로의 액티브 브랜치에서, 수정 (quartz; Xtal) 의 제 1 전극에 연결되는 출력 및 상기 수정 (Xtal) 의 제 2 전극에 연결되는 입력을 가진 증폭기 (2), 상기 수정 (Xtal) 의 상기 제 1 전극에 연결되는 출력 커패시터 (Cout) 및 상기 수정 (Xtal) 의 상기 제 2 전극에 연결되는 입력 커패시터 (Cin) 를 포함하고, 상기 증폭기는 진폭 레귤레이션 어셈블리에서 생성되는 전류에 의해 분극화되고,
상기 진폭 레귤레이션 어셈블리는, 진폭 레귤레이션 스테이지를 통해 분극 트랜지스터의 게이트에 의해 제어되고 증폭기 (2) 를 분극시키기 위하여 그 증폭기 (2) 에 연결되는 전류의 분극 트랜지스터 (MB1) 및 전류 소스를 갖는 상기 진폭 레귤레이션 스테이지를 포함하고,
상기 증폭기 (2) 의 입력에 연결되는, 상기 수정 (Xtal) 의 상기 제 2 전극은, 상기 분극 트랜지스터 (MB1) 를 통하여 분극 전류를 가변시키도록 그리고 상기 수정 (Xtal) 의 발진 진폭을 레귤레이팅하도록 상기 분극 트랜지스터 (MB1) 의 게이트에 그리고 상기 진폭 레귤레이션 스테이지에 연결되고,
상기 진폭 레귤레이션 스테이지는, 하나의 소스가 공급 전압 소스의 제 1 단자 (Vdd) 에 연결되는, 제 2 타입의 컨덕티비티의 다이오드-연결된 트랜지스터 (MR1) 를 포함하는 MOS 타입의 제 1 전류 미러를 포함하고, 상기 다이오드-연결된 트랜지스터 (MR1) 의 게이트는 제 2 타입의 컨덕티비티의 PMOS 분극 트랜지스터 (MB1) 의 게이트에 그리고 상기 수정 (Xtal) 의 상기 제 2 전극에 연결되고, 상기 다이오드-연결된 트랜지스터 (MR1) 의 게이트는 필터 저항기 (Rf) 의 일측에 연결되는 한편 상기 필터 저항기 (Rf) 의 타측은 상기 제 1 전류 미러의 제 2 타입의 컨덕티비티의 다른 트랜지스터 (MR2) 의 게이트에, 그리고 제 2 전극이 상기 공급 전압 소스의 상기 제 1 단자 (Vdd) 에 연결되는, 필터 커패시터 (Cf) 의 제 1 전극에 연결되고, 제 2 타입의 컨덕티비티의 상기 다른 트랜지스터 (MR2) 의 소스는 전류 소스의 레귤레이션 전류를 결정하기 위하여 베이스 저항기 (Rb) 를 통해 상기 공급 전압 소스의 상기 제 1 단자 (Vdd) 에 연결되는 것을 특징으로 하는 수정 발진기 회로 (1). - 제 1 항에 있어서,
상기 증폭기 (2) 및 상기 분극 트랜지스터 (MB1) 는 상기 공급 전압 소스 (Vdd) 의 2 개의 단자들 사이에 직렬로 배치되는 것을 특징으로 하는 수정 발진기 회로 (1). - 제 1 항에 있어서,
상기 증폭기 (2) 는, 게이트가 상기 증폭기의 입력측에 연결되고 드레인이 상기 증폭기의 출력측에 연결되는, 제 1 타입의 컨덕티비티의 MOS 타입의 제 1 트랜지스터 (Mgmn) 를 포함하는 것을 특징으로 하는 수정 발진기 회로 (1). - 제 3 항에 있어서,
상기 분극 트랜지스터 (MB1) 의 드레인은 제 1 MOS 트랜지스터의 드레인에 연결되고, 상기 제 1 트랜지스터의 소스는 상기 공급 전압 소스의 단자에 연결되는 한편, 상기 분극 트랜지스터의 소스는 상기 공급 전압 소스의 다른 단자에 연결되는 것을 특징으로 하는 수정 발진기 회로 (1). - 제 4 항에 있어서,
상기 분극 트랜지스터 (MB1) 는, 소스가 공급 전압 단자 (Vdd) 에 연결되는 PMOS 트랜지스터이고, 상기 제 1 트랜지스터 (Mgmn) 는, 소스가 접지 단자에 연결되는 NMOS 트랜지스터인 것을 특징으로 하는 수정 발진기 회로 (1). - 제 5 항에 있어서,
제 1 저항기 (Rbn) 는 상기 제 1 트랜지스터 (Mgmn) 의 드레인과 게이트 사이에 연결되고, 제 1 커패시터 (Chpn) 는 상기 게이트와 상기 수정 (Xtal) 의 상기 제 2 전극 사이에, 그리고 또한 상기 분극 트랜지스터 (MB1) 의 게이트에 연결되는 것을 특징으로 하는 수정 발진기 회로 (1). - 제 3 항에 있어서,
상기 증폭기 (2) 는, 게이트가 상기 증폭기의 입력측에 연결되고 드레인이 상기 증폭기의 출력측에 연결되는 제 2 타입의 컨덕티비티의 MOS 타입의 제 2 트랜지스터 (Mgmp) 를 또한 포함하고, 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터 (Mgmn, Mgmp) 는 상기 공급 전압 소스의 2 개의 단자들 사이에 상기 분극 트랜지스터 (MB1) 와 직렬로 연결되는 것을 특징으로 하는 수정 발진기 회로 (1). - 제 7 항에 있어서,
상기 제 1 트랜지스터 (Mgmn) 는, 소스가 접지 단자에 연결되는 NMOS 트랜지스터이고, 상기 제 2 트랜지스터 (Mgmp) 는, 소스가 상기 분극 트랜지스터 (MB1) 의 드레인에 연결되고 드레인이 제 1 NMOS 트랜지스터 (Mgmn) 의 드레인에 연결되는 PMOS 트랜지스터이고, 상기 분극 트랜지스터의 소스는 공급 전압 단자 (Vdd) 에 연결되는 것을 특징으로 하는 수정 발진기 회로 (1). - 제 8 항에 있어서,
제 1 저항기 (Rbn) 는 상기 제 1 트랜지스터 (Mgmn) 의 드레인과 게이트 사이에 연결되고, 제 1 커패시터 (Chpn) 는 상기 수정 (Xtal) 의 상기 제 2 전극과 상기 제 1 트랜지스터의 게이트 사이에, 그리고 또한 상기 분극 트랜지스터 (MB1) 의 게이트에 연결되고, 제 2 저항기 (Rbp) 는 상기 제 2 트랜지스터 (Mgmp) 의 드레인과 게이트 사이에 연결되고, 제 2 커패시터 (Chpp) 는 상기 수정 (Xtal) 의 상기 제 2 전극과 상기 제 2 트랜지스터의 게이트 사이에, 그리고 또한 상기 분극 트랜지스터 (MB1) 의 게이트에 연결되는 것을 특징으로 하는 수정 발진기 회로 (1). - 제 1 항에 있어서,
상기 제 1 전류 미러는, 하나의 소스가 공급 전압 단자 (Vdd) 에 연결되는, 다이오드-연결된 PMOS 트랜지스터 (MR1) 를 포함하는 PMOS 타입이고, 상기 다이오드-연결된 PMOS 트랜지스터 (MR1) 의 게이트는 상기 PMOS 분극 트랜지스터 (MB1) 의 게이트에 그리고 상기 수정 (Xtal) 의 상기 제 2 전극에 연결되고, 상기 다이오드-연결된 트랜지스터 (MR1) 의 게이트는 상기 필터 저항기 (Rf) 의 일측에 연결되는 한편, 상기 필터 저항기 (Rf) 의 타측은 상기 제 1 전류 미러의 다른 PMOS 트랜지스터 (MR2) 의 게이트에, 그리고 상기 제 2 전극이 상기 공급 전압 단자 (Vdd) 에 연결되는, 상기 필터 커패시터 (Cf) 의 상기 제 1 전극에 연결되고, 상기 다른 PMOS 트랜지스터 (MR2) 의 소스는 상기 전류 소스의 레귤레이션 전류를 결정하기 위하여 상기 베이스 저항기 (Rb) 를 통해 상기 공급 전압 단자 (Vdd) 에 연결되는 것을 특징으로 하는 수정 발진기 회로 (1). - 제 10 항에 있어서,
상기 진폭 레귤레이션 스테이지는, 소스가 접지 단자인 상기 공급 전압 소스의 제 2 단자에 연결되는, 제 1 다이오드-연결된 NMOS 트랜지스터 (MB3) 를 포함하는 제 2 전류 미러를 또한 포함하고, 상기 다이오드-연결된 NMOS 트랜지스터 (MB3) 의 드레인은 상기 제 1 전류 미러의 상기 다른 PMOS 트랜지스터 (MR2) 의 드레인에 연결되고, 상기 다이오드-연결된 NMOS 트랜지스터 (MB3) 의 게이트는 드레인에 그리고 상기 제 2 전류 미러의 제 2 NMOS 트랜지스터 (MB2) 의 게이트에 연결되고, 상기 제 2 NMOS 트랜지스터 (MB2) 의 소스는 접지 단자에 연결되고, 상기 제 2 NMOS 트랜지스터 (MB2) 의 드레인은 상기 분극 트랜지스터 (MB1) 에서의 상기 전류의 변조 제어를 위한 상기 PMOS 분극 트랜지스터 (MB1) 의 게이트에, 상기 수정 (Xtal) 의 상기 제 2 전극에, 그리고 상기 제 1 전류 미러의 상기 다이오드-연결된 트랜지스터 (MR1) 에 연결되는 것을 특징으로 하는 수정 발진기 회로 (1). - 제 10 항에 있어서,
상기 진폭 레귤레이션 스테이지는 약한 반전 (weak inversion) 으로 상기 제 1 전류 미러의 상기 PMOS 트랜지스터들 (MR1, MR2) 을 동작시키도록 배열되는 것을 특징으로 하는 수정 발진기 회로 (1).
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