KR20180117639A - 수소 어닐링에 의한 코발트 저항 회복 - Google Patents

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Abstract

코발트 인터커넥트들로부터 표면 산화물을 제거하는 동안 그리고 코발트 인터커넥트들 상에 질소 함유 막을 증착시키는 동안 일어나는 질화에 기인한 코발트 인터커넥트들의 저항 증가는 수소 열 어닐링 또는 플라즈마 처리에 의해 해결된다. 유전체 장벽 층 또는 식각 정지 층일 수 있는 얇은 상부 층을 통해 질화물을 제거한다.

Description

수소 어닐링에 의한 코발트 저항 회복
본 개시내용은, 상보형 금속 산화물 반도체(CMOS) 구조와 같은 집적 회로에 층간 연결성을 위한 전도성 코발트 인터커넥트들을 갖는 층상 구조들을 형성하는 방법에 관한 것이다.
CMOS 디바이스들에 대해 임계 치수(CD)가 감소함에 따라, 전도성 인터커넥트들의 선 저항이 증가한다. 전도성 인터커넥트들은 전형적으로 구리이다. 선 저항을 증가시키는 문제를 다루기 위해, 전도성 인터커넥트들은 구리 대신 코발트로 형성될 수 있다.
화학적 기계적 연마(CMP) 다음에, 코발트 인터커넥트들의 노출된 표면들은 상부의 얇은 코발트 산화물 층을 형성하는 경향이 있는데, 이 얇은 코발트 산화물 층은 반드시 제거되어야 한다. 얇은 코발트 산화물 층을 제거하기 위한 하나의 방법은 이 구조를 암모니아 플라즈마(NH3로 형성된 플라즈마)로 처리하는 것이다. 이 처리는 구조의 시간 의존적 유전체 파괴(TDDB) 거동을 증진시킬 수 있다. 하부 층에 손상을 주지 않으면서 코발트 산화물 층을 제거하는 것은 난제이다.
제1 양상에 따르면, 작업물을 처리하는 방법은, 유전체 층 및 유전체 층을 통해 연장되는 층간 인터커넥트를 작업물 상에 형성하는 단계, 질소 함유 가스로 형성된 플라즈마에서 작업물을 처리함으로써, 층간 인터커넥트의 노출된 표면으로부터 산화물을 제거하는 단계, 및, 예를 들어, 100 옹스트롬의 임계 두께를 초과하지 않는, 예를 들어, 미만인 두께의 유전체 장벽 층을 층간 인터커넥트 상에 증착시키는 단계를 포함한다. 방법은, 유전체 장벽 층을 통해 층간 인터커넥트로부터 질소를 제거함으로써 층간 인터커넥트의 저항을 감소시키는 단계 및 유전체 장벽 층의 두께를 임계 두께를 초과하여 증가시키는 단계를 더 포함한다.
일 실시예에서, 질소 함유 가스는 암모니아를 포함한다. 일 실시예에서, 층간 인터커넥트는 코발트를 포함한다.
일 실시예에서, 임계 두께는 50 옹스트롬을 초과하지 않고, 약 20 옹스트롬일 수 있다.
일 실시예에서, 층간 인터커넥트로부터 질소를 제거하는 단계는 작업물을 수소 플라즈마, 라디칼들 또는 수소 열 어닐링에 노출시키는 것을 포함한다.
일 실시예에서, 유전체 장벽 층은 탄소, 산소, 질소 중 하나 이상 및 규소를 포함한다.
일 실시예에서, 임계 두께는 수소 플라즈마, 라디칼들 또는 수소 열 어닐링에 의해 유전체 장벽 층을 통하여 질소를 제거하는 것을 허용하기에 충분히 작다.
제2 양상에 따르면, 작업물을 처리하는 방법은, 유전체 층 및 유전체 층을 통해 연장되는 층간 인터커넥트를 작업물 상에 형성하는 단계, 및 질소 함유 가스로 형성된 플라즈마 또는 수소 플라즈마, 라디칼들 또는 열 어닐링에서 작업물을 처리함으로써, 층간 인터커넥트의 노출된 표면으로부터 산화물을 제거하는 단계를 포함한다. 방법은, 임계 두께 미만인 두께의 식각 정지 층을 층간 인터커넥트 상에 증착시키는 단계, 식각 정지 층을 통해 층간 인터커넥트로부터 질소를 제거함으로써 층간 인터커넥트의 저항을 감소시키는 단계 및 식각 정지 층의 두께를 임계 두께를 초과하여 증가시키는 단계를 더 포함한다.
일 실시예에서, 층간 인터커넥트는 코발트를 포함한다.
일 실시예에서, 임계 두께는 50 옹스트롬 미만이거나, 약 20 옹스트롬일 수 있다.
일 실시예에서, 층간 인터커넥트로부터 질소를 제거하는 단계는 작업물을 수소 플라즈마, 라디칼들 또는 수소 열 어닐링에 노출시키는 것을 포함한다.
일 실시예에서, 식각 정지 층은 질소 함유 재료, 예컨대, AlN을 포함한다.
일 실시예에서, 질소 함유 가스는 암모니아를 포함한다.
일 실시예에서, 임계 두께는 수소 플라즈마, 라디칼들 또는 수소 열 어닐링에 의해 식각 정지 층을 통하여 질소를 제거하는 것을 허용하기에 충분히 작다.
본 발명의 예시적인 실시예들이 달성되는 방식이 상세히 이해될 수 있도록, 위에 간략하게 요약된 본 발명의 더 구체적인 설명이 본 발명의 실시예들을 참조하여 이루어질 수 있으며, 이 실시예들은 첨부 도면들에 예시되어 있다. 본 발명을 모호하게 하는 것을 피하기 위해, 잘 알려진 특정 프로세스들은 본원에서 논의되지 않는다는 점을 인지해야 한다.
도 1의 (a)-(e)는, 집적 회로 구조의 연속적인 측면도들이고, 이 연속적인 측면도들은 프로세스 작업들의 순서에 대응한다.
도 2는, 일련의 도 1의 (a) 내지 도 1의 (e)에 대응하는 프로세스 작업들의 순서의 블록 흐름도이다.
도 3의 (a)-(e)는, 집적 회로 구조의 연속적인 측면도들이고, 이 연속적인 측면도들은 프로세스 작업들의 순서에 대응한다.
도 4는, 일련의 도 3의 (a) 내지 도 3의 (e)에 대응하는 프로세스 작업들의 순서의 블록 흐름도이다.
이해를 용이하게 하기 위해, 가능한 경우에, 도면들에 공통인 동일한 요소들을 지시하는 데에 동일한 참조 번호들이 사용되었다. 일 실시예의 요소들 및 특징들이, 추가적인 언급 없이 다른 실시예들에 유익하게 포함될 수 있다는 것이 고려된다. 그러나, 본 발명은 동등한 효과의 다른 실시예들을 허용할 수 있으므로, 첨부 도면들은 본 발명의 예시적인 실시예들만을 예시하며, 그러므로 그것의 범위를 제한하는 것으로 간주되어서는 안 된다는 점에 주목해야 한다.
앞서 언급된 바와 같이, 하부 층에 손상을 주지 않고 코발트 산화물 층을 제거하는 것은 난제이다. 코발트 인터커넥트들에서 본 발명자들이 발견한 하나의 문제는, 질소 또는 질소 함유 물질들, 예컨대, 암모니아 플라즈마에 대한 노출이, 코발트 인터커넥트의 저항을 증가하게 한다는 것이다. 본 발명자들은 이것이, 코발트 인터커넥트들의 질화에 기인한다고 생각한다. 이 증가는, 구조 크기 및 디바이스 밀도에 따라 상당할 수 있는데, 예를 들어, 약 5% 내지 25%일 수 있다. 그러므로, 하나의 문제는 질화에 기인하여 증가되는 저항을 어떻게 회피할 수 있는가 하는 점이다.
일부 경우들에서, 유전체 장벽 층은 코발트 산화물 제거 이후에 코발트 인터커넥트들 상에 증착된다. 그러한 유전체 장벽 층은 다른 재료들, 예컨대, 탄소, 산소 및/또는 질소와 조합하여 규소를 함유한다. 규소 함유 장벽 층과 코발트 인터커넥트의 접촉은 코발트 인터커넥트의 규화를 야기한다. 그러한 규화는 코발트 인터커넥트의 선 저항을 증가시킨다. 그러므로, 제2 문제는, 식각 정지 층으로부터의 규소에 의한 코발트 인터커넥트의 규화에 기인하여 저항을 증가시키는 것 없이 어떻게 코발트 인터커넥트의 최상부 상에 규소 함유 장벽 층을 제공하는가 하는 점이다.
다른 경우들에서, 식각 정지 층은 코발트 산화물 제거 이후에 코발트 인터커넥트들 위에 증착된다. 식각 정지 층은 전형적으로, 질소 함유 재료, 예컨대, 알루미늄 질화물(AlN)이고, 프로세스에서 적어도 후속 식각 작업의 완료 시까지는 제 위치에 남는다. 코발트 산화물 제거를 위해 비-암모니아 프로세스가 사용된다 하더라도(예를 들어, 수소 플라즈마, 라디칼들 또는 가스 어닐링), 코발트 인터커넥트와 질소 함유 식각 정지 층의 접촉은 코발트 인터커넥트의 질화를 야기하며, 이는 코발트 인터커넥트들의 선 저항을 증가시킨다. 그러므로, 제3 문제는, 식각 정지 층으로부터의 질소에 의한 코발트 인터커넥트의 질화에 기인하여 저항을 증가시키는 것 없이 어떻게 코발트 인터커넥트의 최상부 상에 질소 함유 식각 정지 층을 제공하는가 하는 점이다.
도 1의 (a) 및 도 2의 블록(200)을 참조하면, 유전체 층(90)은, 작업물(92), 예컨대, 반도체 웨이퍼 상에 형성된 다층 반도체 구조의 복수의 층들 중 하나이다. 유전체 층(90)은 낮은 유전 상수를 갖는 재료의 바닥 유전체 층(100)을 포함할 수 있다. 코발트 인터커넥트(104)는 바닥 유전체 층(100)으로부터 유전체 층(90)을 통해 유전체 층(90)의 최상부 표면(90a)까지 연장된다. 구조는 많은 코발트 인터커넥트들을 포함하며, 이들 중 오직 하나만 도면들에 예시된다. 따라서, 코발트 인터커넥트(104)는 유전체 층(90)을 통해 연장되는 복수의 인터커넥트들 중 하나이다. 작업물(92)은 화학적 기계적 연마에 의해 처리되며, 이는 코발트 인터커넥트(104)의 최상부 표면(104a)을 노출된 상태로 둔다. 최상부 표면(104a)은 노출 시에 산화되어 코발트 산화물 층(106)을 형성한다. 작업물(92)은, 작업물(92)이 도 2의 프로세스의 나머지 동안 남아있을 수 있는 플라즈마 반응기 챔버(107)(파선으로 표시됨)에 배치된다. 대안적으로, 프로세스의 상이한 작업들은, 반드시 하나의 챔버에서가 아닌, 상이한 챔버들에서 이루어질 수 있다.
도 1의 (b)에 도시된 바와 같이, 코발트 산화물 층(106)은 암모니아 플라즈마를 채용하는 산화물 감소 프로세스에 의해 제거된다(도 2의 블록(205)). 암모니아 플라즈마로부터의 일부 질소는 최상부 표면(104a) 아래에 축적되어, 코발트 인터커넥트(104)에 질소 함유 구역(108)을 형성한다. 이는 질화로서 지칭될 수 있다. 코발트 인터커넥트(104)에서 질소의 존재는 코발트 인터커넥트의 전기 저항을 증가시킨다.
질소 함유 구역(108)은 규화에 내성이 있거나 면역되어 있으며, 이제 설명될 바와 같이, 규소 함유 유전체 장벽 층의 후속 증착 동안 규화를 방지하기 위해 일시적으로 제 위치에 남는다.
도 1의 (c)에 도시된 바와 같이, 유전체 장벽 층(110)을 증착시킨다(도 2의 블록(210)). 예를 들어, 플라즈마 강화 화학 기상 증착(PECVD) 프로세스를 사용하거나, 물리 기상 증착(PVD) 프로세스를 사용하거나, 원자 층 증착(ALD) 프로세스를 사용하여 이 증착을 수행할 수 있다. 유전체 장벽 층(110)은 얇다(약 20 옹스트롬). 유전체 장벽 층(110)은 다른 재료, 예컨대, 탄소, 산소 및/또는 질소를 포함하는 규소 함유 재료일 수 있고/있거나, 낮은 유전 상수를 특징으로 할 수 있다.
도 1의 (d)에 도시된 바와 같이, 챔버에서 수소를 채용하는 수소 플라즈마, 라디칼들 또는 수소 열 어닐링에 의해 코발트 인터커넥트(104)에서 질소를 제거한다(도 2의 블록(215)). 유전체 장벽 층(110)은, 수소 플라즈마, 라디칼들 또는 수소 열 어닐링에 의해 질소가 코발트 인터커넥트(104)로부터 유전체 장벽 층(110)을 통해 제거되기에 충분히 얇다(예를 들어, 5-100 옹스트롬 범위, 이를 테면 100 옹스트롬 미만, 또는 50 옹스트롬 미만, 예컨대, 20 옹스트롬). 질소의 그러한 제거는, 무효화되지 않으면 코발트 인터커넥트(104)의 저항을 증가시킬 질화를 무효화한다. 본 발명자들은, 수소에 의한 이 처리가 코발트 인터커넥트들의 저항을, 암모니아 플라즈마에 대한 코발트 인터커넥트들의 노출 이전에 이것이 가졌던 원래의(더 작은) 값으로 복귀시킨다는 것을 발견했다.
그 이후, 도 1의 (e)에 도시된 바와 같이, 유전체 장벽 층(110)의 두께를, 부가적인 유전체 장벽 층 재료(112)의 증착에 의해, 원하는 두께(예를 들어, 최대 300 옹스트롬까지, 예를 들어, 100 옹스트롬)로 증가시킬 수 있다(도 2의 블록(220)). 예를 들어, 플라즈마 강화 화학 기상 증착(PECVD) 프로세스를 사용하거나 물리 기상 증착(PVD) 프로세스를 사용하거나 원자 층 증착(ALD) 프로세스를 사용하여 이 증착을 수행할 수 있다.
이제 제2 실시예를 설명할 것이다. 도 3의 (a) 및 도 4의 블록(400)을 참조하면, 유전체 층(190)은, 작업물(192), 예컨대, 반도체 웨이퍼 상에 형성된 다층 반도체 구조의 복수의 층들 중 하나이다. 유전체 층(190)은 낮은 유전 상수의 바닥 유전체 층(300)을 포함할 수 있다. 코발트 인터커넥트(304)는 바닥 유전체 층(300)으로부터 유전체 층(190)을 통해 유전체 층(190)의 최상부 표면(190a)까지 연장된다. 구조는 많은 코발트 인터커넥트들을 포함하며, 이들 중 오직 하나만 도면들에 예시된다. 따라서, 코발트 인터커넥트(304)는 유전체 층(190)을 통해 연장되는 복수의 인터커넥트들 중 하나이다. 작업물(192)은 화학적 기계적 연마에 의해 처리되며, 이는 코발트 인터커넥트(304)의 최상부 표면(304a)을 노출된 상태로 둔다. 최상부 표면(304a)은 노출 시에 산화되어 코발트 산화물 층(306)을 형성한다. 작업물(192)은 플라즈마 반응기 챔버(307)(파선으로 표시됨)에 배치되고, 도 4의 프로세스의 나머지 동안 이 챔버에 남아있을 수 있다. 대안적으로, 프로세스의 상이한 작업들을 상이한 챔버들에서 수행할 수 있다.
도 3의 (b)에 도시된 바와 같이, 코발트 산화물 층(306)은 반응기 챔버에 암모니아 플라즈마를 발생시킴으로써 제거된다(도 4의 블록(405)). 대안적으로, 활성 종, 예컨대, 수소 라디칼들(그러나 이에 제한되지 않음)을 채용하는 활성 사전-세정 프로세스에서 코발트 산화물 제거를 수행할 수 있다. 코발트 산화물이 암모니아 플라즈마를 사용하여 제거된다면, 그 다음, 암모니아 플라즈마로부터의 질소는 최상부 표면(304a) 아래에 축적되어, 코발트 인터커넥트(304)에 질소 함유 구역(308)을 형성한다. 코발트 인터커넥트(304)에서 질소의 존재는 코발트 인터커넥트의 전기 저항을 증가시킨다.
도 3의 (c)에 도시된 바와 같이, 식각 정지 층(310)을 증착시킨다(도 4의 블록(410)). 식각 정지 층(310)은 얇다(약 20 옹스트롬). 식각 정지 층(310)은 질소 함유 재료, 예컨대, 알루미늄 질화물(AlN)일 수 있고, 그러므로, 식각 정지 층의 증착은 코발트 인터커넥트(304)의 질화에 기여한다. 이는, 코발트 산화물 제거를 수행하기 위해 활성 사전-세정 프로세스가 사용된 경우에 중요한 특징인데, 왜냐하면 활성 사전-세정 프로세스는 코발트 인터커넥트의 질화를 제공하지 않기 때문이다. 그러한 경우에, AlN 식각 정지 층 증착에 의해 질화가 제공된다. 예를 들어, CVD 프로세스에서 또는 PECVD 프로세스에서 또는 물리 기상 증착(PVD) 프로세스에서 또는 원자 층 증착(ALD) 프로세스를 사용하여 AlN 식각 정지 층(310)의 증착을 수행할 수 있다.
도 3의 (d)에 도시된 바와 같이, 수소 가스(H2)를 사용하는 챔버에서 수소 플라즈마, 라디칼들 또는 수소 열 어닐링에 의해 코발트 인터커넥트(예를 들어, 질소 함유 구역(308)에서임)에 있는 질소를 제거한다(도 4의 블록(415)). 식각 정지 층(310)은, 수소 플라즈마, 라디칼들 또는 수소 열 어닐링에 의해 질소가 코발트 인터커넥트(304)로부터 식각 정지 층(310)을 통해 제거되기에 충분히 얇다(예를 들어, 5-100 옹스트롬 범위, 이를 테면 100 옹스트롬 미만, 또는 50 옹스트롬 미만, 예컨대, 20 옹스트롬). 질소의 이러한 제거는, 무효화되지 않으면 코발트 인터커넥트(304)의 전기 저항을 증가시킬 질화를 무효화한다. 수소 열 어닐링은 섭씨 200-500 도의 온도 범위에서 수행될 수 있다. 본 발명자들은, 수소에 의한 이 처리가 코발트 인터커넥트들의 저항을, 암모니아 플라즈마 또는 질소 함유 식각 정지 층에 의한 코발트 질화에 대한 코발트 인터커넥트들의 노출 이전에 이것이 가졌던 원래의(더 낮은) 값으로 복귀시킨다는 것을 발견했다.
그 이후, 도 3의 (e)에 도시된 바와 같이, 식각 정지 층(310)의 두께를, 얇은 식각 정지 층(310) 상에의 부가적인 식각 정지 재료(312)의 증착에 의해, 원하는 두께(예를 들어, 최대 300 옹스트롬까지, 예를 들어, 100 옹스트롬)로 증가시킬 수 있다(도 4의 블록(420)). 얇은 식각 정지 층(310)은 부가적인 식각 정지 재료(312)에 있는 질소로부터 코발트 인터커넥트를 보호한다. 이 증착은, 예를 들어, CVD 또는 PVD 프로세스 또는 ALD 프로세스에 의해 수행될 수 있다.
장점들:
위에서 설명된 실시예들은, 질화 및 규화에 의한 코발트 인터커넥트들에서의 저항 증가의 문제를 해결한다. 질화는, 암모니아 플라즈마에 의한 코발트 인터커넥트들로부터의 표면 산화물 제거 동안 일어난다. 유전체 층을 통한 수소 처리에 의해 질화를 제거하고, 규화를 방지한다. 규소 함유 층을 증착시키는 동안 질화물을 제 위치에 일시적으로 남겨둠으로써 코발트 인터커넥트들의 질화를 활용한다. 질화물은 규소 함유 층의 증착 동안 코발트 인터커넥트들의 규화를 차단한다. 초기 규소 함유 층을 통해 질소를 제거하는데, 이 초기 규소 함유 층은, 수소가 초기 규소 함유 층을 통해, 코발트 인터커넥트들에 있는 질소를 뽑아낼 수 있게 하기에 충분히 얇다. 그 이후, 코발트 인터커넥트들의 규화 없이 규소 함유 재료를 더 증착시킴으로써 규소 함유 층의 두께를 증가시킬 수 있는데, 왜냐하면, 규소 함유 재료의 초기 얇은 층이 코발트 인터커넥트들을 보호하기 때문이다. 플라즈마 반응기 챔버(107)는, 위에서 언급된 프로세스들 또는 작업들 중 각각의 프로세스 또는 작업을, 작업물을 플라즈마 반응기(통합 공구)(107)로부터 제거하지 않고 수행할 수 있는 통합 공구일 수 있다. 일 실시예에서, 통합 공구는 전술한 작업들을 동일 챔버에서 수행한다. 다른 실시예에서, 통합 공구는 상이한 작업들을 상이한 챔버들에서 수행한다. 추가적인 실시예에서, 상이한 작업들을 상이한 공구들에서 수행한다.
위에서 설명된 실시예들은, 질소 함유 식각 정지 층(예를 들어, AlN)으로부터의 질화에 의한 코발트 인터커넥트들에서의 저항 증가의 문제를 해결한다. 이 경우에, 질화는 질소 함유 막에 대한 코발트의 노출에 의해 일어난다. 초기 AlN 층을 통한 수소 처리에 의해 질화를 제거한다. 초기 AlN 층은, 수소가 초기 AlN 층을 통해, 코발트 인터커넥트들에 있는 질소를 뽑아낼 수 있게 하기에 충분히 얇다. 그 이후, 코발트 인터커넥트들의 질화 없이 AlN 재료를 더 증착시킴으로써 AlN 층의 두께를 증가시킬 수 있는데, 왜냐하면, 초기 얇은 AlN 층이 코발트 인터커넥트들을 보호하기 때문이다. 플라즈마 반응기 챔버(107)는, 위에서 언급된 프로세스들 또는 작업들 중 각각의 프로세스 또는 작업을, 작업물을 플라즈마 반응기 챔버(통합 공구)(107)로부터 제거하지 않고 수행할 수 있는 통합 공구일 수 있다. 일 실시예에서, 통합 공구는 전술한 작업들을 동일 챔버에서 수행한다. 다른 실시예에서, 통합 공구는 상이한 작업들을 상이한 챔버들에서 수행한다. 추가적인 실시예에서, 상이한 작업들을 상이한 공구들에서 수행한다.
전술한 내용은 본 발명의 실시예들에 관한 것이지만, 이의 기본 범위로부터 벗어나지 않고 본 발명의 다른 실시예들 및 추가 실시예들이 고안될 수 있으며, 본 발명의 범위는 이하의 청구항들에 의해 결정된다.

Claims (18)

  1. 작업물을 처리하는 방법으로서,
    유전체 층 및 상기 유전체 층을 통해 연장되는 층간 인터커넥트를 상기 작업물 상에 형성하는 단계;
    상기 층간 인터커넥트의 노출된 표면으로부터 산화물을 제거하는 단계;
    임계 두께 미만인 두께의 증착 층을 상기 층간 인터커넥트 상에 증착시키는 단계 ― 상기 증착 층은 유전체 장벽 층 또는 식각 정지 층 중 하나를 포함함 ―;
    상기 증착 층을 통해 상기 층간 인터커넥트로부터 질소를 제거함으로써 상기 층간 인터커넥트의 전기 저항을 감소시키는 단계; 및
    상기 증착 층의 두께를 상기 임계 두께를 초과하여 증가시키는 단계를 포함하는, 작업물을 처리하는 방법.
  2. 제1항에 있어서,
    상기 층간 인터커넥트는 코발트를 포함하는, 작업물을 처리하는 방법.
  3. 제1항에 있어서,
    상기 임계 두께는 100 옹스트롬을 초과하지 않는, 작업물을 처리하는 방법.
  4. 제3항에 있어서,
    상기 임계 두께는 50 옹스트롬을 초과하지 않는, 작업물을 처리하는 방법.
  5. 제4항에 있어서,
    상기 임계 두께는 약 20 옹스트롬인, 작업물을 처리하는 방법.
  6. 제1항에 있어서,
    상기 산화물을 제거하는 단계는, 상기 작업물을 질소 함유 가스로 형성된 플라즈마에서 처리하는 것을 포함하는, 작업물을 처리하는 방법.
  7. 제6항에 있어서,
    상기 질소 함유 가스는 암모니아를 포함하는, 작업물을 처리하는 방법.
  8. 제1항에 있어서,
    상기 층간 인터커넥트로부터 질소를 제거하는 상기 단계는, 상기 층간 인터커넥트를 수소 플라즈마, 라디칼들 또는 수소 열 어닐링 중 하나로 처리하는 것을 포함하는, 작업물을 처리하는 방법.
  9. 제1항에 있어서,
    상기 증착 층은 유전체 장벽 층인, 작업물을 처리하는 방법.
  10. 제9항에 있어서,
    상기 유전체 장벽 층은 규소를 포함하는, 작업물을 처리하는 방법.
  11. 제10항에 있어서,
    상기 유전체 장벽 층은 탄소, 산소 또는 질소 중 하나 이상을 더 포함하는, 작업물을 처리하는 방법.
  12. 제1항에 있어서,
    상기 증착 층은 질소 함유 재료를 포함하는 식각 정지 층인, 작업물을 처리하는 방법.
  13. 제12항에 있어서,
    상기 식각 정지 층은 질화물을 포함하는, 작업물을 처리하는 방법.
  14. 제13항에 있어서,
    상기 식각 정지 층은 AlN을 포함하는, 작업물을 처리하는 방법.
  15. 제1항에 있어서,
    상기 임계 두께는 수소 플라즈마, 라디칼들 또는 수소 열 어닐링에 의해 상기 증착 층을 통하여 질소를 제거하는 것을 허용하기에 충분히 작은, 작업물을 처리하는 방법.
  16. 제15항에 있어서,
    상기 수소 열 어닐링은 섭씨 200-500 도의 온도 범위에서 수행되는, 작업물을 처리하는 방법.
  17. 작업물을 처리하는 방법으로서,
    통합 공구를 제공하는 단계;
    유전체 층 및 상기 유전체 층을 통해 연장되는 층간 인터커넥트를 상기 작업물 상에 형성하는 단계;
    상기 통합 공구의 각각의 챔버들에서 다음의 각각의 작업들:
    (a) 상기 층간 인터커넥트의 노출된 표면으로부터 산화물을 제거하는 작업;
    (b) 임계 두께 미만인 두께의 증착 층을 상기 층간 인터커넥트 상에 증착시키는 작업 ― 상기 증착 층은 유전체 장벽 층 또는 식각 정지 층 중 하나를 포함함 ―;
    (c) 상기 증착 층을 통해 상기 층간 인터커넥트로부터 질소를 제거함으로써 상기 층간 인터커넥트의 전기 저항을 감소시키는 작업; 및
    (d) 상기 증착 층의 두께를 상기 임계 두께를 초과하여 증가시키는 작업을 수행하는 단계를 포함하는, 작업물을 처리하는 방법.
  18. 작업물을 처리하는 방법으로서,
    공구를 제공하는 단계;
    유전체 층 및 상기 유전체 층을 통해 연장되는 층간 인터커넥트를 상기 작업물 상에 형성하는 단계;
    상기 공구의 하나의 챔버에서 다음의 각각의 작업들:
    (a) 상기 층간 인터커넥트의 노출된 표면으로부터 산화물을 제거하는 작업;
    (b) 임계 두께 미만인 두께의 증착 층을 상기 층간 인터커넥트 상에 증착시키는 작업 ― 상기 증착 층은 유전체 장벽 층 또는 식각 정지 층 중 하나를 포함함 ―;
    (c) 상기 증착 층을 통해 상기 층간 인터커넥트로부터 질소를 제거함으로써 상기 층간 인터커넥트의 전기 저항을 감소시키는 작업; 및
    (d) 상기 증착 층의 두께를 상기 임계 두께를 초과하여 증가시키는 작업을 수행하는 단계를 포함하는, 작업물을 처리하는 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4009359A1 (en) * 2020-12-01 2022-06-08 Imec VZW Method of manufacturing a semiconductor structure

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009010016A (ja) * 2007-06-26 2009-01-15 Fujitsu Microelectronics Ltd 配線の形成方法及び半導体装置の製造方法
US20110086509A1 (en) * 2001-07-25 2011-04-14 Seshadri Ganguli Process for forming cobalt and cobalt silicide materials in tungsten contact applications
US20130316533A1 (en) * 2012-05-24 2013-11-28 Bo Zheng Method for removing native oxide and associated residue from a substrate
US20140227462A1 (en) * 2011-09-28 2014-08-14 Kabushiki Kaisha Kobe Seiko Sho (Kobe Steel. Ltd.) Wiring structure for display device
US20150021779A1 (en) * 2013-07-19 2015-01-22 Taiwan Semiconductor Manufacturing Company Limited Hard mask for back-end-of-line (beol) interconnect structure
US20150214093A1 (en) * 2005-08-31 2015-07-30 Lam Research Corporation Processes and systems for engineering a barrier surface for copper deposition

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4655725B2 (ja) * 2005-04-01 2011-03-23 パナソニック株式会社 半導体装置の製造方法
JP5277552B2 (ja) * 2007-03-19 2013-08-28 富士通セミコンダクター株式会社 半導体装置の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110086509A1 (en) * 2001-07-25 2011-04-14 Seshadri Ganguli Process for forming cobalt and cobalt silicide materials in tungsten contact applications
US20150214093A1 (en) * 2005-08-31 2015-07-30 Lam Research Corporation Processes and systems for engineering a barrier surface for copper deposition
JP2009010016A (ja) * 2007-06-26 2009-01-15 Fujitsu Microelectronics Ltd 配線の形成方法及び半導体装置の製造方法
US20140227462A1 (en) * 2011-09-28 2014-08-14 Kabushiki Kaisha Kobe Seiko Sho (Kobe Steel. Ltd.) Wiring structure for display device
US20130316533A1 (en) * 2012-05-24 2013-11-28 Bo Zheng Method for removing native oxide and associated residue from a substrate
US20150021779A1 (en) * 2013-07-19 2015-01-22 Taiwan Semiconductor Manufacturing Company Limited Hard mask for back-end-of-line (beol) interconnect structure

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