KR20180115265A - 위상 동요를 보상하는 장치 및 방법 - Google Patents

위상 동요를 보상하는 장치 및 방법 Download PDF

Info

Publication number
KR20180115265A
KR20180115265A KR1020187022929A KR20187022929A KR20180115265A KR 20180115265 A KR20180115265 A KR 20180115265A KR 1020187022929 A KR1020187022929 A KR 1020187022929A KR 20187022929 A KR20187022929 A KR 20187022929A KR 20180115265 A KR20180115265 A KR 20180115265A
Authority
KR
South Korea
Prior art keywords
signal
phase
digital
phase error
filter
Prior art date
Application number
KR1020187022929A
Other languages
English (en)
Inventor
우리 페를무테르
마이클 케르너
우리 파커
Original Assignee
인텔 아이피 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 아이피 코포레이션 filed Critical 인텔 아이피 코포레이션
Publication of KR20180115265A publication Critical patent/KR20180115265A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0805—Details of the phase-locked loop the loop being adapted to provide an additional control signal for use outside the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/50—All digital phase-locked loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/06—Receivers
    • H04B1/10—Means associated with receiver for limiting or suppressing noise or interference
    • H04B1/12—Neutralising, balancing, or compensation arrangements
    • H04B1/123—Neutralising, balancing, or compensation arrangements using adaptive balancing or compensation means

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

본 개시는 반송파 혹은 클록 신호 위상 동요를 보상하는 방법 및 장치에 관한 것이다. 이 장치는 기준 신호(218)와 디지털 위상 잠금 루프에 의해 생성되는 출력 신호(212) 사이의 위상 에러(216)를 위한 위상 에러 출력부(214)를 갖는 디지털 위상 잠금 루프(210)와, 위상 에러 출력부(214)에 연결되고, 위상 에러(216)에 기초해서 데이터 신호의 위상을 회전시키도록 구성되는 위상 회전자(220)를 포함한다.

Description

위상 동요를 보상하는 장치 및 방법
본 개시는 전반적으로 통신 시스템에 관한 것이며, 더 상세하게는 반송파 혹은 클록 신호의 위상 동요를 보상하는 장치 및 방법에 관한 것이다.
반송파 신호의 위상 노이즈 혹은 위상 지터는 시스템의 성능에 상당한 영향을 미칠 수 있기 때문에 많은 무선 주파수(RF) 통신 시스템에서 주요한 제한 요인이다. 이상적인 세계에서는 위상 노이즈가 없는 완벽한 반송파 신호를 볼 수 있겠지만, 현실 통신 시스템에서는 그렇지 않다. 오히려, 모든 신호는 그 안에 약간의 위상 노이즈 혹은 위상 지터를 갖고 있다. 무선 수신기의 경우, 시스템 내의 로컬 오실레이터에서의 위상 노이즈는 상호 믹싱(reciprocal mixing) 및 노이즈 플로어와 같은 사양에 영향을 미칠 수 있다. 송신기의 경우, 이는 전송되는 광대역 노이즈 레벨에 영향을 미칠 수 있다. 나아가, 위상 지터는 그 시점에 그 위상에 의해 표현되는 데이터의 개개의 비트가 오판독되도록 할 수 있기 때문에, 위상 변조를 사용하는 시스템에서 비트 에러율에 영향을 미칠 수 있다.
시스템 측면은 엄밀한 제어를 수반하는 저비용 크리스털의 사용을 필요로 한다. 전통적인 위상 노이즈 제어는 APLL(Analog Phase Lock Loops:아날로그 위상 잠금 루프)에 기초하고 있다. 최근의 DPLL(Digital Phase Lock Loop)은 기능 및 성능은 그대로 유지하면서 APLL을 디지털로 구현한 것이다. 그러나, 위상 잠금 루프는 본질적으로 인과성(causality), 루프에서의 지연 및 안정성 문제로 인해서 최적의 것은 아니다. DPLL의 한가지 이점은 디지털 위상 에러 메트릭(EM)을 이용할 수 있다는 점이다.
전송 위상 노이즈는 전통적으로 PLL에 의해서 다루어진다. 수신기는 흔히 파일럿 혹은 디코딩된 데이터에 기초해서 추가적인 위상 노이즈 소거 방안을 제공한다. 이들 방안은 열적 노이즈 및 다중 경로 채널은 방지하지만, 신호 프레이밍 및 적절한 트레이닝에 크게 의존한다.
따라서, 위상 노이즈 혹은 위상 에러를 완화시키는 개선된 개념이 요구되고 있다.
장치 및/또는 방법의 몇몇 예들을 이하에서 설명할 것인데, 이는 단지 예시일 뿐이며, 첨부 도면을 참조한다.
도 1은 예시적인 DPLL의 기본 블록도를 도시한다.
도 2는 위상 노이즈 소거 장치의 개략 블록도를 나타낸다.
도 3은 위상 노이즈 소거 방법의 흐름도를 보여준다.
도 4는 본 개시의 일례에 따른 송수신기 회로를 나타낸다.
도 5는 본 개시의 일례에 따른 송신기 회로를 나타낸다.
도 6은 DPLL의 실제 구현예에서의 위상 노이즈 제어의 잠재적인 이득을 도시한다.
도 7은 반송파 위상 에러 보상부를 포함한 예시적인 장치의 블록도를 보여준다.
이제, 몇몇 실시예가 도시된 첨부 도면을 참조하여 다양한 예들에 대해 더 구체적으로 설명하도록 한다. 도면에서, 선, 층 및/또는 영역의 두께는 명확하게 하기 위해서 과장되었을 수도 있다.
따라서, 예들 중 일부가 도면에 예시로서 도면에 도시되어 있고 상세하게 설명되겠지만, 다른 예에서는 다양한 수정 및 대안적인 형태가 가능할 수 있다. 그러나, 실시예를 개시된 특정 형태로 한정하려는 의도는 없으며, 오히려 실시예들은 본 개시의 범주 내에 들어가는 모든 수정물, 균등물 및 대체원을 포함함을 이해해야 한다. 도면의 설명 전체에서 유사한 참조 번호는 유사한 혹은 비슷한 구성 요소를 가리킨다.
어떤 구성 요소가 다른 구성 요소에 '접속' 혹은 '연결'된다고 하면, 이는 그 다른 구성 요소에 직접 접속 혹은 연결될 수도 있고, 그 사이에 낀 구성 요소가 존재할 수도 있다는 것을 이해할 것이다. 반대로, 한 구성 요소가 다른 구성 요소에 '직접 접속' 혹은 '직접 연결'된다고 하면, 그 사이에 낀 구성 요소는 존재하지 않는다. 구성 요소들 사이의 관계를 설명하는 데 사용되는 다른 용어들도 유사한 방식으로 해석되어야 한다(예컨대, '사이에'와 '사이에 직접', '인접한'과 '바로 인접한' 등).
본 명세서에서 사용되는 용어는 단지 특정 예를 나타내기 위한 것으로, 다른 예를 제한하고자 함은 아니다. 본 명세서에서 사용되는 단수 표현은, 문맥상 명백하게 표현되어 있지 않은 한, 복수 형태도 포함하는 것을 의도한다. 본 명세서에서 사용되는 용어 '포함한다', '포함하는', '구비한다' 및/또는 '구비하는' 등은 언급되는 특징부, 정수, 단계, 동작, 구성 요소 및/또는 컴포넌트의 존재를 나타내지만, 하나 이상의 다른 특징부, 정수, 단계, 동작, 구성 요소, 컴포넌트 및/또는 이들의 그룹의 존재 혹은 추가를 배제하는 것은 아니다.
달리 정의되지 않는 한, 본 명세서에서 사용된 모든 용어(기술 및 과학 용어를 포함)는, 예시가 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 용어, 예를 들어 일반적으로 사용되는 사전에서 정의된 용어는, 본 명세서에 달리 명확하게 정의되어 있지 않는 한, 관련 기술의 맥락에서 그들의 의미와 일치하는 의미를 갖는 것으로 해석되어야 함을 이해할 것이다.
예시 및 대응하는 상세한 설명의 일부는 소프트웨어 혹은 컴퓨터 메모리 내의 데이터 비트의 동작의 기호적 표현 및 알고리즘으로서 제시될 수 있다. 이러한 설명 및 표현은 해당 기술 분야의 당업자가 해당 기술 분야의 다른 당업자에게 자신의 업무의 내용을 효과적으로 전달할 때 사용하는 것들이다. 본 명세서에서 사용되고 일반적으로도 사용되는 알고리즘이라는 용어는, 원하는 결과로 이끄는 일관된 일련의 단계들로 여겨진다. 이들 단계는 물리적인 양의 물리적인 조작을 필요로 하는 것이다. 보통, 이들 양은 저장, 전송, 결합, 비교 혹은 다른 조작이 가능한 광학적, 전기적 혹은 자기적인 신호의 형태를 취하지만, 반드시 그럴 필요는 없다. 주로 일반적인 용례상, 이들 신호를 때때로 비트, 값, 요소, 기호, 문자, 항, 숫자 등으로 지칭하는 것이 편리하다는 것이 입증되었다.
이하 설명에서, 특정 태스크를 수행하거나 특정한 추상적인 데이터 타입을 구현하는 루틴, 프로그램, 객체, 컴포넌트, 데이터 구조 등을 포함하는 프로그램 모듈 혹은 기능적 프로세스로서 구현될 수도 있고, 기존 네트워크 요소나 제어 노드에서 기존 하드웨어를 사용해서 구현될 수도 있는 동작 및 작업의 기호적 표현(예컨대, 흐름도의 형태로)을 참조하면서, 예시적인 실시예들을 설명한다. 이러한 기존 하드웨어는 하나 이상의 CPU, DSP(Digital Signal Processor), ASIC(Application-Specific Integrated Circuits), FPGA(Field Programmable Gate Array), 컴퓨터 등을 포함할 수 있다.
달리 언급되지 않는 한, 혹은 논의된 바로부터 분명하듯이, '처리' 혹은 '컴퓨팅' 혹은 '계산' 혹은 '결정' 혹은 '디스플레이' 등과 같은 용어는, 컴퓨터 시스템의 레지스터 및 메모리 내의 물리적, 전자적 양으로서 표현되는 데이터를 조작해서, 컴퓨터 시스템 메모리나 레지스터 혹은 다른 정보 저장, 전송 혹은 디스플레이 장치 내의 물리적인 양으로 유사하게 표현되는 다른 데이터로 변환하는, 컴퓨터 시스템 혹은 유사한 전자 컴퓨팅 장치의 동작 혹은 처리를 가리킨다.
나아가, 예시들은 하드웨어, 소프트웨어, 펌웨어, 미들웨어, 마이크로코드, 하드웨어 기술 언어 혹은 이들의 임의의 조합으로 구현될 수 있다. 소프트웨어, 펌웨어, 미들웨어 혹은 마이크로코드로 구현되는 경우, 필요한 태스크를 수행하는 프로그램 코드 혹은 코드 세그먼트는, 컴퓨터 판독 가능 저장 매체와 같은 머신 혹은 컴퓨터 판독 가능 매체에 저장될 수 있다. 소프트웨어로 구현되는 경우, 프로세서 혹은 프로세서들이 필요한 태스크를 수행할 것이다.
ADPLL(All Digital Phase Locked Loop)는 종래의 PLL를 나노스케일의 디지털 CMOS(Complementary Metal-Oxide-Semiconductor)에서 특히 SoC(System-on-Chip)의 일부로서 구현하기 위한 대안이다. 아날로그 PLL에 비한 ADPLL의 중요한 이점 중 하나는, 디지털 회로를 사용해서 원하는 필터링 기능을 달성함으로써 루프 필터 내에 큰 캐패시터가 필요없게 된다는 점이다. 이로써 얻어지는 면적 절감은 저비용 솔루현을 달성하는 데 중요하다. 나아가, ADPLL의 위상 에러 신호는, 누산기, 샘플러 및 TDC(Time-to-Digital Converters)와 같은 디지털 회로에 의해서 생성되는 디지털 워드이다. 결과적으로, 더욱 매력적이고, 대부분 디지털인 설계 흐름이 달성될 수 있다. 나아가, ADPLL의 근본적인 디지털 아키텍처는, 재구성 가능한 이득 및 필터를 사용해서 혹은 교정을 위한 소프트웨어-지원 디지털 프로세서를 사용해서, 강화될 수 있다.
ADPLL의 일반적인 응용 분야는 주파수 합성이다. 주파수 합성에서, ADPLL은 기존의 기준 클록 신호에 기초한 클록 혹은 반송파 신호를 생성하는 데 사용될 수 있다. 일부 구현예에서, 새롭게 생성된 클록 혹은 반송파 신호는 기준 클록 신호의 주파수의 배수가 될 수 있다.
도 1은 예시적인 (A)DPLL(100)의 기본 블록도를 나타내고 있다.
DPLL(100)은 기준 신호의 역할을 할 수 있는 입력 신호(102)와 피드백되고 선택적으로(optionally) 주파수 분할된 출력 신호(132, 132') 사이의 위상의 차이(위상 에러)를 검출하기 위한 위상 검출기(110)를 포함한다. ADPLL에서 사용될 수 있는 위상 검출기의 예는 디지털 위상 주파수 검출기(PFD)로 선택적으로 TDC(Time-to-Digital Converter)와 조합된다. 예컨대, PFD는 복수의 플립 플롭을 사용해서 구현될 수 있다. 디지털 위상 검출기 혹은 비교기의 다른 예는 배타적 OR (XOR) 논리 게이트, 샘플 및 홀드 회로, 충전 펌프, 혹은 플립 플롭으로 이루어진 논리 회로를 사용해서 구현될 수 있다.
위상 검출기(110)는 신호(102)와 신호(132') 사이의 검출된 위상 차와 관련된 디지털 신호 혹은 워드(112)를 출력할 수 있다. 이 디지털 위상 에러 워드(112)는 위상 에러 메트릭 샘플이라고도 지칭할 수 있는데, 디지털 루프 필터(120)로 인가될 수 있고, 디지털 루프 필터(120)는 이 디지털 위상 에러 워드(112)를, 루프 필터(120)의 출력부에 연결된 DCO(Digitally Controlled Oscillator) 혹은 NCO(Numerically Controlled Oscillator)(130)용의 (주파수) 제어 워드로 변환할 수 있다. DCO(130)는 DPLL에서 VCO(Voltage Controlled Oscillator)로 대체될 수도 있다는 점에 유의하라. DCO는 ADPLL에서 사용될 것이다. 디지털 루프 필터(120)는 예컨대, 인과형(causal) 저역 통과 필터로서 구현될 수 있다. 디지털 루프 필터(120)의 한가지 기능은 루프 다이나믹을 결정하는 것일 수 있는데, 이는 루프(100)가 기준 신호(102)의 주파수의 변화, (선택 사항인) 피드백 주파수 분할기(140)의 변화, 혹은 개시(start-up)와 같은 외란(disturbance)에 어떻게 응답하는지를 결정하는 것이다. 더 일반적인 고려 사항은, 이후에 DCO 제어 입력부에 인가되는 위상 검출기 출력에서 나타나는 기준 주파수 에너지(리플)의 양을 제한하는 것이다. 이 주파수는 DCO(130)를 변조해서 FM 측파대를 생성할 수 있다.
DCO(130)는, 일반적으로 사인파인 파형(132)의 동기식(즉, 클로킹된), 이산 시간, 이산 값 표현을 생성할 수 있는 디지털 신호 생성기가 될 수 있다. 일례로, DCO(130)는 하나 이상의 링 오실레이터를 사용해서 구현될 수 있다. 일부 예에서, DCO(130)는 아날로그 신호를 제공하기 위한 그 출력부에서 DAC(Digital-to-Analog Converter)와 함께 사용될 수 있다. 상술한 바와 같이, DCO(130)는 DPLL 설계에서 VCO(Voltage Controlled Oscillator)로 대체될 수 있다.
피드백 경로에 있는 선택 사항인 분할기(140)는 DPLL의 출력 신호(132)에 대해 주파수 분할을 수행해서 신호(132')를 생성할 수 있는데, 이 신호(132')는 입력 혹은 기준 신호(102)의 주파수를 갖고 있지만, 출력 신호(132)의 위상을 갖는다. 이 컴포넌트는 출력 주파수(예컨대, 캐리어 주파수)와 동일한 입력 혹은 기준 주파수를 갖도록 설계된 DPLL에는 제공될 수 없다.
본 개시의 이점을 취하는 당업자라면, 도 1이 단지 DPLL의 기본 개념을 나타내고 있다는 것을 이해할 것이다. 다양한 변경 및 수정이 당업계에 알려져 있으며, 본 개시의 교시에도 적용될 수 있다. 그러나, 모든 DPLL의 공통의 특성은 디지털 위상 에러 메트릭 샘플(112)을 이용할 수 있다는 점이다. 본 개시는 이러한 에러 메트릭 샘플을 사용해서, 생성된 반송파 신호(132)와 결합될 것이거나 혹은 결합된 데이터 경로 샘플의 위상을 회전(역회전)시키고, 따라서 DPLL을 이용하여 생성된 반송파 신호(132)의 잔여 위상 노이즈를 보상하는 것을 제안하고 있다. 이 추가 로직을 PNC(Phase Noise Canceler)이라고 지칭할 수 있는데, 이동 전화, 스마트 폰, 태블릿 PC, 랩톱 PC 등과 같은 무선 통신 장치의 송신기 및/또는 수신기에 배치될 수 있다. 제안된 PNC 개념은 DPLL/ADPLL를 사용하는 모든 회로에서 유용할 수 있다. 어떠한 DPLL 기반 클록 생성기라도, 위상 에러 보상에 사용될 수 있는 지터/노이즈 추정을 제공할 수 있다
예시적인 PNC 장치(200)의 개략적인 블록도가 도 2에 도시되어 있다.
장치(200)는, 예컨대 반송파 혹은 임의의 다른 클록 신호가 될 수 있는 출력 신호(212)를 생성하는 DPLL(210)를 포함한다. 이하에서, 설명을 위해 출력 신호(212)는 반송파 신호로 간주될 것이다. 반송파 신호(212)는 정보를 전달하기 위해 다른 신호와 변조(수정)될 수 있는 파형(예컨대, 사인파)로 간주될 수 있다. 일부 예에서, 반송파 신호(212)는 RF(무선 주파수) 영역에 있는 반송파 주파수를 갖는 RF 반송파 신호일 수 있다. DPLL(210)은 DPLL(100)와 유사할 수 있으며, 기준 신호(218)와 DPLL(210)에 의해 생성되는 반송파 신호(212) 사이의 위상 에러 신호(216)를 위한 위상 에러 출력부(214)를 포함한다. 상술한 바와 같이, 위상 에러 신호(216)는 위상 에러 메트릭 샘플을 포함할 수 있다. 일부 예시적인 구현예에서, 기준 신호(218)는 공칭(nominal) 타깃 반송파 주파수에 의해 정의되는 공칭 타깃 위상을 나타낼 수 있다. 따라서, 위상 에러 신호(216)는 기준 신호(218)로서의 공칭 타깃 반송파와 DPLL(210)에 의해 생성되는 반송파 신호(212) 사이의 위상 차를 나타낼 수 있다. 장치(200)는, 위상 에러 출력부(214)에 연결되어 위상 에러 신호(216)에 기초해서 데이터 신호(222)의 위상을 회전(역회전)시킴으로써 보상된 데이터 신호(224)를 생성하도록 구성된 위상 회전자(220)를 더 포함한다. 환언하면, 위상 회전자(220)는 기준 신호(218)에 대한 반송파 신호(212)의 위상 에러를 소거시킬 수 있도록 데이터 신호(222)의 위상을 변경한다. 데이터 신호(222) 혹은 보상된 데이터 신호(224)는 유용한 데이터를 포함할 수 있다는 점에 주의한다. 달리 말해서, 데이터 신호(222) 혹은 보상된 데이터 신호(224)의 진폭 및/또는 위상은 2개 이상의 참가자들 사이의 정보 교환을 위한 메시지를 갖고 있을 수 있다.
보상된 데이터 신호(224)는 반송파 신호(212)와 결합될 수도 있고 혹은 이미 결합되었을 수도 있다는 점에 주의한다. 따라서, 일부 예에서 장치(200)는, 위상을 회전시키기 전 혹은 회전시킨 후에 데이터 신호(222)를 반송파 신호(212)와 결합하도록 구성된 하나 이상의 신호 결합기를 포함할 수 있다. 예컨대, 신호들(222, 212)의 결합은 주파수 업 컨버전을 위한 것일 수도 있고 다운 컨버전을 위한 것일 수도 있다. 따라서, 일부 구현예에서, 장치(200)는 반송파 신호(212)를 사용해서 데이터 신호(222) 혹은 보상된 데이터 신호(224)를 업 컨버전 및/또는 다운 컨버전하도록 구성된 하나 이상의 주파수 믹서도 포함할 수 있다. 전자(주파수 업 컨버전)의 경우 데이터 신호(222) 혹은 보상된 데이터 신호(224)는 송신기의 전송 신호가 될 수 있지만, 후자(주파수 다운 컨버전)의 경우 데이터 신호(222) 혹은 보상된 데이터 신호(224)는 수신기의 수신 신호가 될 수 있다. 따라서, 이상적인 혹은 공칭의 반송파 신호(218)로부터의 (실제) 반송파 신호(212)의 위상 편차는 반송파 신호(212)와 결합된 데이터 신호(222) 혹은 보상된 데이터 신호(224)에서 감소 혹은 심지어 제거될 수 있다.
도 2에 도시된 바와 같이, 장치(200)는 위상 에러 출력부(214)와 위상 회전자(220) 사이에 연결될 수 있는 필터 회로(230)를 선택적으로 포함할 수 있다. 옵션인 필터 회로(230)는 DPLL(210)의 디지털 루프 필터와는 상이하거나 별개일 수 수 있으며, 평활화된(smoothened) 위상 에러 값(216')을 생성하도록 구성될 수 있다. 환언하면, 필터 회로(230)는 신호(216) 내의 실제 위상 에러를, 예컨대, 기준 클록 지터 혹은 양자화 노이즈와 같이, DPLL(210)에 의해 야기된 신호(216)의 다른 에러 혹은 노이즈 이펙트로부터 분리하는 데 사용될 수 있다. DPLL(210)에 의해 야기된 에러 혹은 노이즈 이펙트(예컨대, 기준 클록의 위상 지터, 양자화 노이즈 등)가 기준 신호(218)와 반송파 신호(212) 사이의 실제 위상 에러보다 상당히 높은 대역폭을 가질 수 있기 때문에, 필터 회로(230)는 기준 신호(218)와 반송파 신호(212) 사이의 실제 위상 에러의 대역폭에 맞춰 조정된 컷오프 주파수를 가진 저역 통과 필터를 포함할 수 있다. 기준 클록이 76.8 MHz인 경우에, 컷오프 주파수는 4 내지 6 MHz의 범위에 있을 수 있으며, 예컨대 5 MHz가 될 수 있다.
일부 구현예에서, 필터 회로(230)는 위상 에러 샘플 및/또는 위상 에러 통계에 기초해서 계산될 수 있는 필터 계수를 가진 디지털 필터를 포함할 수 있다. 예컨대, 필터는 MMSE(Minimum Mean Square Error) 기준에 기초할 수 있다. 이러한 디지털 필터는 원하는 신호와 노이즈 위상 에러 신호(216) 사이의 MSE(Mean Square Error)를 최소화할 수 있다. 실제 구현예에서, LMMSE(선형 MMSE) 필터가 선택될 수 있다. LMMSE 필터는 예컨대, Wiener-Colmogorov 필터 혹은 Kalman 필터이다. 디지털 필터는 일부 예시에서 FIR(Finite Impulse Response) 필터로서 구현될 수 있다. n번째 필터 출력 샘플 outn은 outn=
Figure pct00001
에 따라서 계산될 수 있는데, 여기서 coefk은 pnc_taps 필터 계수 중 k번째 계수를 나타내고, n번째 필터 입력 샘플은 inn으로 나타낸다. 그러나, 본 개시의 이점을 취하는 당업자라면 IIR(Infinite Impulse Response)가 사용될 수도 있다는 것을 이해할 것이다.
일부 예에서, 필터 회로(230)는 적응형 디지털 필터를 포함할 수 있다. 적응형 필터는 예컨대, DPLL(210)의 설정이 수정되는 경우에(예컨대, 다른 반송파 주파수), 위상 에러 신호(216)의 신호 통계 변화에 따라 적응될 수 있다. 그에 더해서 혹은 그 대신에, 적응형 필터는, 예컨대, 원하는 신호와 노이즈 신호 위상 에러 신호(216) 사이의 차이의 최소 평균 제곱을 구하는 것과 관련된 필터 계수를 찾아서 원하는 필터 동작을 따라가도록 사용되는 LMS(Least Mean Squares) 필터와 같은, 판정 피드백(decision feedback)에 기초한 적응형 필터 계수를 가질 수 있다.
일부 예에서, 필터 회로(230)는, 그 출력이 과거, 현재 및 미래 입력에 의존하는 비인과형(non-causal) 필터를 포함할 수 있다. 비인과형 필터는 에러 최소화의 측면에서 인과형 필터를 능가할 수 있다. 또한, 비인과형 필터는 제로 위상을 가질 수 있는데, 즉, 모든 주파수에서 제로 위상을 갖는 주파수 도메인의 응답을 가질 수 있다. 그러나, 비인과형 필터는 필터 지연을 야기할 것이다. 일부 구현예에서, 이 필터 지연은 데이터 신호(222)의 데이터 경로에서의 내재적 신호 처리 지연에 대응할 수 있다. 또는, 데이터 신호(222)가 추가적으로 그에 따라 지연되어서 필터링된 혹은 평활화된 위상 에러 값(216')과의 시간 정렬을 달성할 수 있다.
본 개시의 이점을 취한 당업자라면 본 장치(200)의 예시적인 구현예가 대응하는 방법을 수행하는 데 사용될 수 있다는 것을 이해할 것이다. 반송파 위상 동요를 보상하는 그러한 방법(300)의 하이 레벨 흐름도가 도 3에 도시되어 있다.
방법(300)은, DPLL을 사용해서 반송파 신호를 생성하고, 기준 신호와 반송파 신호 사이의 위상 에러를 결정하는 동작(310)을 포함한다. 방법(300)은, 반송파 신호와 결합하기 이전 혹은 이후에 위상 에러에 기초해서 데이터 신호의 위상을 회전시키는 동작(330)을 더 포함한다. 방법(300)은 동작(310)과 동작(330) 사이에 선택적으로, 비인과형일 수 있는 저역 통과 필터로 DPLL의 위상 에러 샘플을 필터링하는 동작(320)을 더 포함할 수 있다. 이 경우, 데이터 신호의 위상은 필터링된 위상 에러 샘플에 기초해서 회전 혹은 변경될 수 있다.
이제, 직교 변조된 신호 및 극 변조된 신호의 위상을 회전시키는 것과 관련된 일부 실시예들을 도 4 및 도 5를 참조하여 설명한다.
도 4는 수신기 부분(Rx)(460) 및 송신기 부분(Tx)(450)을 모두 포함하는 송수신기 회로(400)를 나타내고 있다. Rx 부분(460) 및 Tx 부분(450)은 도시된 예에서 동상(I) 성분 및 직교(Q) 성분을 가진 직교 변조된 신호를 사용한다. 본 개시에 따른 위상 보정 혹은 보상은 송수신기 회로(400)의 Rx 부분 및 Tx 부분 모두에 적용될 수 있다.
송수신기 회로(400)는 도 1을 참조로 설명한 DPLL(100)과 유사한 구조를 가진 ADPLL(410)을 포함한다. 여기서, 위상 검출기(110)는 ADPLL(410)에 의해 생성된 출력 혹은 반송파 신호(412)의 디지털 표현을 생성하는 TDC(Time-to-Digital Converter)(411)를 포함한다. 여기서, 반송파 신호(412)는 구형파(square waveform)가 될 수 있으며, 예컨대 2.4 GHz의 반송파 주파수 혹은 5 내지 6 GHz의 범위의 반송파 주파수를 가질 수 있다. 그러나, 임의의 반송파 주파수가 가능하다. TDC(411)는 통상적으로 추가 양자화 노이즈 및 지터를 자신의 디지털 출력 신호에 도입할 것인데, 이는 예컨대, 반송파 신호로부터, TDC(411)에 제공되는 기준 클록(지연 혹은 위상 에러)의 가장 가까운 에지까지의 지연을 나타내는 디지털 워드이다. 일부 구현예에서, 이 TDC 기준 클록은 76.8 MHz의 주파수를 가질 것이다. TDC(411)의 디지털 출력은 이후 공칭 반송파 신호(418)의 디지털 표현과 함께 에러 메트릭 계산 블록(413)에 공급된다. 공칭 반송파 신호(기준 신호)(418)와 TDC(411)의 출력 신호의 비교 결과에 기초해서, 에러 메트릭 계산 블록(413)은 TDC(411)의 출력 신호와 공칭 반송파 신호(418) 사이의 순간 위상 차이를 나타내는 미가공(raw) 위상 에러 메트릭 샘플(416)을 계산하거나 생성한다. 환언하면 미가공 위상 에러 메트릭 샘플(416)은 공칭 주파수 타깃으로부터의 TDC 출력 신호의 편차를 반영한다. 본 개시의 이점을 취하는 당업자라면 미가공 위상 에러 메트릭 샘플(416)이 TDC(411)에 의해 도입되는 양자화 및 지터 효과의 영향을 여전히 받는다는 것을 이해할 것이다. ADPLL(410) 내에서 이 효과는 디지털 루프 필터(120)를 사용해서 감소되어서, 트래킹 에러, 노이즈 제거 및 루프 안정성을 최적화할 수 있다. 루프 필터(120)의 출력은 위상 에러에 기여하는 DCO 노이즈를 유발하는 DCO(130)를 제어한다.
ADPLL(410)은 미가공 위상 에러 메트릭 샘플(416)을 위한 출력부(414)를 포함하는데, 이는 특별히 설계된 디지털 평활화 필터(430)에 의해 필터링된다. 이 필터 계수는 예컨대, 알려진 PSD(Power Spectral Density) 특성에 기초해서 사전 계산될 수 있다. 일부 구현예에서, 파일럿 혹은 디코딩된 데이터를 사용한 적응형 계산 혹은 개선(refinement)이 실현 가능할 수 있다. 예시된 실시예에서, 디지털 필터(430)는 디지털 비인과형 LMMSE FIR 필터로서 구현된다. 필터 입력 신호의 자동 상관 행렬 Ryy와 원하는 입력 신호의 교차 상관 벡터 ryx에 기초한 필터 계수 w의 계산은 예컨대 w=Ryy -1ryx에 따라서 획득될 수 있다.
필터(430)의 출력부에서의 평활화된 위상 에러 메트릭 샘플(416')은 송수신기 회로(400)의 Tx 경로(450)의 IQ 데이터 샘플의 회전(역회전) 및/또는 Rx 경로(460)의 IQ 데이터 샘플의 회전(역회전)에 사용될 수 있다. Tx 경로(450)는 예컨대, QAM(Quadrature Amplitude Modulation)와 같은 직교 변조 방식에 따라서 IQ 데이터 샘플을 제공하는 디지털 베이스 밴드 프로세서(451)를 포함한다. 각각의 IQ 데이터 샘플의 쌍은 진폭 및 위상을 갖는 복소수 값 데이터 심볼을 나타낸다. IQ 데이터 샘플은 위상 회전자(420)로 공급되어서, 평활화된 위상 에러 메트릭 샘플(416')을 사용하여 각각의 위상 값을 회전(역회전)시킨다. 환언하면, 평활화된 위상 에러 추정값이 φ이라고 가정하면, 위상 회전자(420)는 하나 이상의 IQ 데이터 샘플의 위상을 예컨대, -φ만큼 회전시킬 수 있다. 이러한 처리를 통해, 위상 회전자(420)의 출력부에서 보상된 IQ 데이터 샘플을 생성한다. 보상된 IQ 데이터 샘플의 각각의 쌍은 따라서, 진폭 및 보상된 혹은 회전(역회전)된 위상을 갖는 복소수 값 데이터 심볼을 나타낸다. 설명되는 예에서, 보상된 IQ 데이터 샘플을 포함하는 디지털 베이스 밴드 신호는 DAC(Digital-to-Analog Converter)(452)를 사용해서 디지털-아날로그 변환된다. 이렇게 생성된 보상된 아날로그 베이스 밴드 신호는 이후에 ADPLL(410)에 의해 생성되는 반송파 신호(412)와 믹싱되어서 RF 도메인으로 업 컨버전된다. 이를 위해서, Tx 경로(450)는 베이스 밴드 신호를 반송파 신호(412)와 믹스해서 RF 전송 신호(454)를 생성하도록 구성된 믹서(453)를 포함할 수 있다. 베이스 밴드 영역에서의 위상 보상으로 인해서, 최종 RF 전송 신호(454)는 기준 신호(418)에 대한 반송파 위상 에러를 이상적으로는 전혀 갖지 않거나, 적어도 감소시킬 수 있다.
본 개시의 이점을 취한 당업자라면 위상 보상이 반드시 베이스 밴드 영역에서 수행되어야 하는 것은 아니며, 예컨대, 베이스 밴드 신호를 반송파 신호(412)와 믹스한 이후에, IF(Intermediate Frequency) 혹은 RF 영역에서 수행될 수도 있다는 것을 이해할 것이다.
도 4의 Tx 부분(450)으로부터 알 수 있는 바와 같이, 본 개시는 또한 반송파 신호(412)를 생성하고 기준 신호(418)와 반송파 신호(412) 사이의 위상 에러(416, 416')를 결정하도록 구성된 DPLL(410)을 포함하는 송신기 회로를 제공한다. 위상 회전자(420)는 DPLL(410)과 전송 데이터 경로(450) 사이에 연결되고 위상 에러(416, 416')에 기초해서 전송 신호의 위상을 회전하도록 구성된다.
그에 더해서 혹은 그 대신에, 도 4로부터 알 수 있는 바와 같이, 위상 에러 보상이 송수신기 장치(400)의 Rx 분기(460)에서 수행될 수도 있다. 여기서, 변조된 데이터를 포함하는 RF 수신 신호(464)는, 기준 신호(418)에 대해서 위상 에러 문제가 있는 반송파 신호(412)와 믹스됨으로써 베이스 밴드 도메인으로 다운 컨버트된다. 이를 위해서, Rx 경로(460)는 수신한 RF 신호(464)와 반송파 신호(412)를 믹스해서 아날로그 베이스 밴드 신호를 생성하도록 구성된 믹서(463)를 포함할 수 있다. 이렇게 생성된 아날로그 베이스 밴드 신호는 이후에 ADC(Analog-to-Digital Converter)(462)를 사용해서 아날로그로부터 디지털로 변환된다. 이렇게 생성된 디지털 베이스 밴드 신호의 IQ 데이터 샘플들은 이제 위상 회전자(420)로 공급되고, 평활화된 위상 에러 메트릭 샘플(416')을 사용해서 이들의 각각의 위상 값을 회전(역회전)시킨다. 이로써 위상 회전자(420)의 출력부에서 보상된 IQ 데이터 샘플이 생성된다. 따라서, 반송파 신호(412)와의 믹싱으로 인한 위상 에러는 적어도 감소될 수 있다. 보상된 IQ 데이터 샘플은 이후에 디지털 Rx 베이스 밴드 프로세서(461)에 의해서 더 처리될 수 있다.
도 4의 Rx 부분(460)으로부터 알 수 있는 바와 같이, 본 개시는 또한 반송파 신호(412)를 생성하고 기준 신호(418)와 반송파 신호(412) 사이의 위상 에러(416, 416')를 결정하도록 구성된 DPLL(410)을 포함하는 수신기 회로를 제공한다. 수신기 회로의 위상 회전자(420)는 DPLL(410)과 수신 데이터 경로(460) 사이에 연결되고, 위상 에러(416, 416')에 기초해서 수신 신호의 위상을 회전시키도록 구성된다.
구체적으로, Rx 부분(460)의 경우, 필터(430)는 파일럿 신호 및/또는 판정 피드백에 기초한 적응형 디지털 필터일 수 있다. 적응형 필터는 예컨대, 수신 신호 및/또는 위상 에러 신호(416)의 신호 통계 변화에 맞추어 적응될 수 있다. 그에 더해서 혹은 그 대신에, 필터(430)는, 원하는 신호와 실제 위상 에러 신호(216) 사이의 차이의 최소 평균 제곱을 구하는 것과 관련된 필터 계수를 찾아서 원하는 필터 동작을 따라가도록 사용되는 적응형 LMS(Least Mean Squares) 필터일 수 있다.
본 개시의 위상 에러 보상 개념을 사용하는 송신기(500)의 다른 예가 도 5에 도시되어 있다.
송신기(500)는 동일한 혹은 유사한 ADPLL(410)를 동일한 혹은 유사한 디지털 위상 에러 평활화 필터(430)와 함께 사용한다. 도 4를 참조로 설명한 IQ 변조 방식 대신에, 송신기(500)는 극 변조를 사용하는 Tx 경로(550)를 이용한다. 극 변조와 직교 변조 사이의 대응 관계는, 극 좌표와 데카르트 좌표 사이의 대응 관계와 동일한 방식으로 파악될 수 있다. 직교 변조는 데카르트 좌표 x 및 y를 사용한다. 직교 변조의 경우, x축은 I(동상) 축이라고 하고, y축은 Q(직각) 축이라고 한다. 극 변조는 극 좌표 r(진폭) 및 Θ(위상)를 사용한다. 도 4의 직교 변조기 방식은 선형 RF 전력 증폭기를 필요로 하는데, 이는 전력 효율 개선과 증폭기 선형성 유지 사이의 설계 충돌을 유발할 수 있다. 선형성을 양보하면, 일반적으로 인접 채널 저하에 의해서 신호 품질이 저하될 수 있는데, 이는 네트워크 성능 및 용량을 제한하는 근본 요인이 될 수 있다. 한편 전력 효율을 양보하면 전력 소비를 증가시키고(이는 휴대형 장치의 배터리 수명을 감소시킴) 더 많은 열을 발생시킬 수 있다. 전력 증폭기의 선형성 문제는, 전력 증폭기의 입력 신호가 '일정한 포락선(constant envelope)'이 되게 함으로써 즉, 진폭 변동을 갖지 못하게 함으로써, 완화될 수 있다. 극 변조 시스템에서, 전력 증폭기 입력 신호는 위상만 변동될 수 있다. 진폭 변조는 그 공급 전압을 변경 혹은 변조해서 전력 증폭기의 이득을 직접 제어함으로써 달성될 수 있다. 따라서, 극 변조 시스템은 클래스 E 및 클래스 F와 같이 비선형성이 강한 전력 증폭기 아키텍처의 사용을 가능하게 한다.
Tx 경로(550)는 극 변조 방식에 따라서 디지털 위상 데이터 샘플을 제공하는 디지털 베이스 밴드 프로세서(551)를 포함한다. 위상 데이터 샘플은 위상 회전자(520)에 공급되고, 평활화된 위상 에러 메트릭 샘플(416') 및 공칭 반송파 위상(418)을 사용해서 이들의 각각의 위상 값을 회전(역회전)된다. 평활화된 위상 에러 추정값이 φ이라고 가정하면, 위상 회전자(520)는 대응하는 공칭 반송파 위상을 예컨대, -φ만큼 변경할 수 있다. 도 5의 예에서, 위상 회전자(520)는 또한 선택적으로 DPLL 기준 클록으로부터 Tx 경로(550)의 모뎀 클록으로의 위상 레이트 변환을 수행할 수 있다. 위상 회전자(520)는 그 출력부에서 보상된 위상 데이터 샘플을 생성한다. 반송파 신호(412)의 위상은 보상된 혹은 변조된 위상 데이터 샘플에 따라서 변조될 수 있다. 이는 DTC(Delay-to-Time Converter)(552)를 이용해서 반송파 신호(412)를 보상된 위상 데이터 샘플과 결합함으로써 수행될 수 있다. DTC(552)는 위상 회전자(520)로부터 인가되는 보상된 혹은 변조된 위상 데이터 샘플 및 반송파 신호(412)에 기초해서 변조된 반송파 신호를 생성한다. 따라서, 반송파 신호의 변조는, 변조된 반송파 신호의 위상이 이상적으로는 (원하는) 공칭 반송파 신호(418)에 대응하도록 반송파 신호(412)의 위상 에러를 보상하는 것이다. 이후에 디지털 전력 증폭기(553)의 이득을 직접 제어함으로써 진폭 변조가 수행될 수 있고, 이로써 변조된 데이터(554)를 포함하는 RF 신호를 얻게 된다.
도 6은 DPLL의 실제 구현예에 대한 예시에 따른 PNC의 잠재적인 이득을 나타내고 있다. 알 수 있는 바와 같이, IPN(Integrated Phase Noise) 마진은 8dB까지 높아진다.
도 7은 예시적인 구현예에 따른 반송파 위상 에러의 보상/소거가 구현될 수 있는 예컨대, 모바일 장치와 같은 장치의 예를 나타내는 블록도이다. 장치(700)는 컴퓨팅 태블릿, 모바일 전화 혹은 스마트폰, 무선 가능 e-리더, 웨어러블 컴퓨팅 장치 혹은 다른 모바일 장치와 같은 모바일 컴퓨팅 장치를 나타낸다. 컴포넌트들 중 어떤 것들이 개략적으로 도시되어 있는 것으로, 이 장치(700)의 컴포넌트가 모두 도시되어 있는 것은 아니라는 것을 이해할 것이다.
장치(700)는 프로세서(710)를 포함하는데, 이것이 장치(700)의 주요 처리 동작을 수행한다. 프로세서(710)는, 마이크로프로세서, 애플리케이션 프로세서, 마이크로컨트롤러, 프로그래밍 가능 로직 장치 혹은 다른 처리 수단과 같은 하나 이상의 물리적인 장치를 포함할 수 있다. 프로세서(710)에 의해 수행되는 처리 동작은, 애플리케이션 및/또는 장치 기능이 실행되는 동작 플랫폼 혹은 운영 체제의 실행을 포함한다. 처리 동작은 인간 사용자 혹은 다른 장치와의 I/O(입출력)와 관련된 동작, 전력 관리와 관련된 동작 및/또는 다른 장치에 대한 접속 장치(700)와 관련된 동작을 포함한다. 처리 동작은 또한 오디오 I/O 및/또는 디스플레이 I/O와 관련된 동작을 포함할 수 있다.
일 실시예에서, 장치(700)는, 오디오 기능을 컴퓨팅 장치에 제공하는 것과 관련된 하드웨어(예컨대, 오디오 하드웨어 및 오디오 회로) 및 소프트웨어(예컨대, 드라이버, 코덱) 컴포넌트를 나타내는 오디오 서브시스템(720)을 포함한다. 오디오 기능은 스피커 및/또는 헤드폰 출력은 물론 마이크 입력을 포함할 수 있다. 이러한 기능을 위한 장치는 장치(700) 내에 통합될 수도 있고 혹은 장치(700)에 접속될 수 있다. 일 실시예에서, 사용자는, 프로세서(710)에 의해 수신 및 처리되는 오디오 커맨드를 제공함으로써 장치(700)와 인터렉트한다.
디스플레이 서브시스템(730)은, 사용자가 컴퓨팅 장치와 인터렉트하기 위한 시각적 및/또는 촉각적 디스플레이를 제공하는 하드웨어(예컨대, 디스플레이 장치) 및 소프트웨어(예컨대, 드라이버) 컴포넌트를 나타낸다. 디스플레이 서브시스템(730)은 디스플레이 인터페이스(732)를 포함하며, 이는 디스플레이를 사용자에게 제공하는 데 사용되는 특정한 스크린 혹은 하드웨어 장치를 포함한다. 일 실시예에서, 디스플레이 인터페이스(732)는 프로세서(710)로부터 분리되어서 디스플레이와 관련된 적어도 일부 처리를 수행하는 로직을 포함한다. 일 실시예에서, 디스플레이 서브시스템(730)은 사용자에 대한 출력 및 입력을 모두 제공하는 터치스크린 장치를 포함한다. 일 실시예에서, 디스플레이 서브시스템(730)은 사용자에게 출력을 제공하는 고해상도(HD) 디스플레이를 포함한다. 고해상도란 적어도 100 PPI(인치당 픽셀) 이상의 픽셀 밀도를 가진 디스플레이를 가리킬 수 있으며, 풀 HD(예컨대, 1080p), 레티나 디스플레이, 4K(초고해상도 즉 UHD) 등과 같은 포맷을 포함할 수 있다.
I/O 컨트롤러(740)는 사용자와의 인터렉션과 관련된 하드웨어 장치 및 소프트웨어 컴포넌트를 나타낸다. I/O 컨트롤러(740)는 오디오 서브시스템(720) 및/또는 디스플레이 서브시스템(730)의 일부인 하드웨어를 관리하도록 동작할 수 있다. 나아가, I/O 컨트롤러(740)는 장치(700)에 접속하는 추가 장치들에 대한 접속 포인트를 나타내는데, 이를 통해서 사용자가 시스템과 인터렉트할 수 있다. 예컨대, 장치(700)에 부착될 수 있는 장치는, 마이크 장치, 스피커 혹은 스테레오 시스템, 비디오 시스템 혹은 다른 디스플레이 장치, 키보드 혹은 키패드 장치, 혹은 카드 판독기나 기타 장치와 같이 특정 애플리케이션과 함께 사용되는 다른 I/O 장치를 포함할 수 있다.
상술한 바와 같이, I/O 컨트롤러(740)는 오디오 서브시스템(720) 및/또는 디스플레이 서브시스템(730)과 인터렉트할 수 있다. 예컨대, 마이크 혹은 다른 오디오 장치를 통한 입력은 장치(700)의 하나 이상의 애플리케이션 혹은 기능에 대한 입력 혹은 커맨드를 제공할 수 있다. 나아가, 디스플레이 출력 대신에 혹은 이에 더해서 오디오 출력이 제공될 수 있다. 다른 예에서, 디스플레이 서브시스템이 터치스크린을 포함하는 경우에, 디스플레이 장치는 입력 장치로서도 기능할 수 있는데, 이는 적어도 부분적으로 I/O 컨트롤러(740)에 의해 관리될 수 있다. I/O 컨트롤러(740)에 의해 관리되는 I/O 기능을 제공하기 위한 추가 버튼 혹은 스위치도 장치(700)에 존재할 수 있다.
일 실시예에서, I/O 컨트롤러(740)는 가속도계, 카메라, 광 센서 혹은 다른 환경 센서, 자이로스코프, GPS, 혹은 장치(700)에 포함될 수 있는 다른 하드웨어와 같은 장치를 관리한다. 입력은 직접적인 사용자 인터렉션의 일부가 될 수 있으며, 시스템에 그 동작(노이즈의 필터링, 밝기 검출을 위한 디스플레이 조정, 카메라에 플래시 적용 혹은 다른 특성과 같은)에 영향을 미치는 환경 입력을 제공할 수도 있다. 일 실시예에서, 장치(700)는 배터리 전력 사용, 배터리의 충전 및 전력 절감 동작과 관련된 특성을 관리하는 전력 관리부(750)를 포함한다.
메모리 서브시스템(760)은 장치(700)에 정보를 저장하기 위한 메모리 장치(들)(762)를 포함한다. 메모리 서브시스템(760)은 비휘발성(메모리 장치에 대한 전력이 차단되어도 상태가 변경되지 않음) 및/또는 휘발성(메모리 장치에 대한 전력이 차단되면 불확정 상태가 됨) 메모리 장치를 포함할 수 있다. 메모리 서브시스템(760)은 애플리케이션 데이터, 사용자 데이터, 음악, 사진, 문서, 혹은 기타 데이터는 물론, 시스템(700)의 애플리케이션 및 기능의 실행과 관련된(장기이든 혹은 일시적이든) 시스템 데이터를 저장할 수 있다. 일 실시예에서, 메모리 서브시스템(760)은 메모리 컨트롤러(764)를 포함한다(이는 시스템(700)의 제어의 일부로 간주될 수도 있고, 잠재적으로는 프로세서(710)의 일부로 간주될 수도 있다). 메모리 컨트롤러(764)는 커맨드를 생성해서 메모리 장치(762)로 발행하기 위한 스케쥴러를 포함한다.
접속부(770)는, 장치(700)가 외부 장치와 통신하는 것을 가능하게 하는 하드웨어 장치(예컨대, 무선 및/또는 유선 커넥터 및 통신 하드웨어) 및 소프트웨어 컴포넌트(예컨대, 드라이버, 프로토콜 스택)를 포함한다. 외부 장치는 헤드셋, 프린터 혹은 다른 장치와 같은 주변 기기는 물론 다른 컴퓨팅 장치, 무선 액세스 포인트 혹은 기지국과 같은 별도의 장치가 될 수 있다.
접속부(770)는 복수의 다양한 타입의 접속부를 포함할 수 있다. 일반화하면, 장치(700)는 셀룰러 접속부(772) 및 무선 접속부(774)를 구비하는 것으로 도시되어 있다. 셀룰러 접속부(772)는 일반적으로, GSM(global system for mobile communications)이나 그 변형물이나 파생물, TDM(time division multiplexing)이나 그 변형물이나 파생물, LTE(long term evolution:4G라고도 함) 혹은 다른 셀룰러 서비스 표준을 통해 제공되는 것과 같은 무선 반송파에 의해 제공되는 셀룰러 네트워크 접속부를 가리킨다. 무선 접속부(774)는 셀룰러가 아닌 무선 접속부를 가리키며, 개인 영역 네트워크(블루투스 등), LAN(WiFi 등) 및/또는 WAN(WiMax 등) 혹은 NFC와 같은 다른 무선 통신을 포함할 수 있다. 무선 통신은 비고형(non-solid) 매체를 통한 변조된 전자기 방사를 사용한 데이터 전송을 가리킨다. 유선 통신은 고형 통신 매체를 통해서 달성된다.
주변 접속부(780)는 소프트웨어 컴포넌트(예컨대, 드라이버, 프로토콜 스택)는 물론 하드웨어 인터페이스 및 커넥터를 포함해서 주변 접속부를 이루고 있다. 장치(700)는 다른 컴퓨팅 장치로의 주변 장치("~로"(782))가 될 수도 있고, 자신에 대해 접속된 주변 장치("~로부터"(784))를 구비할 수도 있다. 장치(700)는 일반적으로, 장치(700) 상의 컨텐츠를 관리(예컨대, 다운로딩 및/또는 업로딩, 변경, 동기화)하는 등의 목적으로 다른 컴퓨팅 장치에 접속하기 위한 '도킹' 커넥터를 구비하고 있다. 나아가, 도킹 커넥터는 장치(700)가 특정 주변 기기에 접속하는 것을 가능하게 하고, 이로써 장치(700)는 예컨대, 시청각 혹은 다른 시스템에 대한 컨텐츠 출력을 제어한다.
장치(700)는, 전용 도킹 커넥터 혹은 다른 전용 접속 하드웨어뿐만 아니라, 범용 혹은 표준형 커넥터를 통해서 주변 접속부(780)를 이룰 수도 있다. 범용 타입은 USB 커넥터(복수의 다른 하드웨어 인터페이스 중 어느 것이라도 포함할 수 있음), MDP(MiniDisplayPort)를 포함하는 디스플레이 포트, HDMI(High Definition Multimedia Interface), 파이어와이어 혹은 다른 타입을 포함할 수 있다.
요약하면, 본 개시는 DPLL로부터 이용 가능한 에러 메트릭 샘플에 기초한 디지털 위상 노이즈 소거 방식을 제안한다. 에러 메트릭 샘플은 디지털 추정 노이즈의 영향을 최소화하도록 평활화될 수 있다. 응용예는 디지털 송신기 및 수신기에서의 위상 노이즈 소거가 될 수 있다. 이 방식은 LMMSE의 견지에서 최적의 비인과형 평활화를 지원할 수 있다. 평활화기의 적응형 데이터/파일럿 지원형 적응이 수신기에서 가능하다. PNC는 비인과형 필터의 이점을 제공할 수 있다. 노이즈가 DCO/VCO 위상으로부터 직접 추정될 수 있기 때문에 트레이닝이 요구되지 않는다. 위상 노이즈는 프레이밍에 관계없이 언제든 추정 및 복구될 수 있다.
극 변조기와 관련된 응용예에서는, 반송파 위상이 데이터 위상과 결합되어서 DPA(digital power amplifier)를 위한 변조된 클록 신호를 생성할 수 있다. 반송파 위상 동요는 데이터 위상에 의해 보상될 수 있다. DPLL 에러 메트릭은 LMMSE 필터에 의해 평활화되고 데이터 체인을 인가될 수 있다. 반송파 위상을 지연시킴으로써 최적의 비인과형 필터가 지원될 수 있다. IQ 변조기와 관련된 응용예에서는, 데이터가 반송파 위상과 믹스 업될 수 있다. 평활화된 위상 에러 추정은 베이스 밴드 신호를 역회전시키는 데 사용될 수 있다. IQ 복조기와 관련된 응용예에서는, 데이터가 반송파 위상에 의해서 믹스 다운될 수 있다. 평활화된 위상 에러 추정은 베이스 밴드 신호를 역회전시키는 데 사용될 수 있다. 최적의 비인과형 필터가 추가적인 데이터 경로 지연에 의해서 지원될 수 있다.
이하의 예는 추가적인 실시예에 관한 것이다.
예 1은, 반송파 혹은 클록 신호 위상 동요를 보상하는 장치로서, 위상 에러 출력부를 갖는 디지털 위상 잠금 루프를 포함하고, 이 위상 에러 출력부는 기준 신호와 디지털 위상 잠금 루프에 의해 생성되는 출력 신호 사이의 위상 에러를 위한 것이다. 이 장치는 위상 에러 출력부에 연결되고, 위상 에러에 기초해서 데이터 신호의 위상을 회전시키도록 구성된 위상 회전자를 더 포함한다.
예 2에서, 예 1의 장치는, 옵션으로 데이터 신호의 위상을 회전시키기 이전 혹은 이후에, 데이터 신호를 출력 신호와 결합하도록 구성된 신호 결합기를 더 포함할 수 있다.
예 3에서, 예 1 또는 예 2의 데이터 신호는 전송 신호가 될 수 있다.
예 4에서, 예 1 또는 예 2의 데이터 신호는 수신 신호가 될 수 있다.
예 5에서, 이전 예 중 어느 하나의 데이터 신호는 디지털 베이스 밴드 신호이다.
예 6에서, 예 5의 디지털 베이스 밴드 신호는 옵션으로 직교 변조된 신호 혹은 극 변조된 신호가 될 수 있다.
예 7에서, 예 5 또는 예 6의 장치는 옵션으로 수신한 RF 신호를 출력 신호와 결합해서 디지털 베이스 밴드 신호를 생성하도록 구성된 결합기를 더 포함할 수 있다.
예 8에서, 예 5 또는 예 6의 장치는 옵션으로 디지털 베이스 밴드 신호를 출력 신호와 결합해서 RF 전송 신호를 생성하도록 구성된 결합기를 더 포함할 수 있다.
예 9에서, 이전 예 중 어느 하나의 장치는 옵션으로 위상 에러 출력부와 위상 회전자 사이에 연결되고, 위상 에러를 노이즈로부터 분리하도록 구성된 필터 회로를 더 포함할 수 있다.
예 10에서, 예 9의 필터 회로는 선택적으로, 위상 에러 샘플 및/또는 위상 에러 통계에 기초한 필터 계수를 갖는 디지털 필터를 포함할 수 있다.
예 11에서, 예 9 또는 예 10의 필터 회로는 옵션으로, 판정 피드백에 기초한 적응형 필터 계수를 갖는 적응형 디지털 필터를 포함할 수 있다.
예 12에서, 예 9 내지 예 11 중 어느 하나의 필터 회로는 옵션으로, 비인과형 필터를 포함할 수 있다.
예 13에서, 예 9 내지 예 12 중 어느 하나의 필터 회로는 옵션으로, 저역 통과 필터를 포함할 수 있다.
예 14에서, 예 9 내지 예 13 중 어느 하나의 필터 회로는 옵션으로, 선형 필터를 포함할 수 있다.
예 15에서, 예 9 내지 예 14 중 어느 하나의 필터 회로는 옵션으로, 선형 MMSE 필터를 포함할 수 있다.
예 16은 송신기 회로로서, 반송파 신호를 생성하고, 기준 신호와 반송파 신호 사이의 위상 에러를 결정하도록 구성된 디지털 위상 잠금 루프를 포함한다. 송신기 회로는 디지털 위상 잠금 루프와 전송 데이터 경로 사이에 연결되고, 위상 에러에 기초해서 전송 신호의 위상을 회전시키도록 구성된 위상 회전자를 더 포함한다.
예 17에서, 예 16의 송신기 회로는 옵션으로 전송 신호를 반송파 신호와 결합해서 RF 전송 신호를 생성하도록 구성된 결합기를 더 포함할 수 있다.
예 18에서, 예 16 혹은 예 17의 송신기 회로는 옵션으로, 디지털 위상 잠금 루프와 전송 데이터 경로 사이에 연결되고, 평활화된 위상 에러 샘플을 생성하도록 구성된 디지털 비인과형 선형 필터를 더 포함할 수 있다.
예 19는 수신기 회로로서, 반송파 신호를 생성하고, 기준 신호와 반송파 신호 사이의 위상 에러를 결정하도록 구성된 디지털 위상 잠금 루프를 포함한다. 디지털 위상 잠금 루프와 수신 데이터 경로 사이에 연결되고, 위상 에러에 기초해서 수신 신호의 위상을 회전시키도록 구성된 위상 회전자를 더 포함한다.
예 20에서, 예 19의 수신기 회로는 옵션으로, 수신한 RF 신호와 반송파 신호를 결합해서 수신 신호를 생성하도록 구성된 신호 결합기를 더 포함할 수 있다.
예 21에서, 예 19 혹은 20의 수신기 회로는 옵션으로, 디지털 위상 잠금 루프와 수신 데이터 경로 사이에 연결되고 평활화된 위상 에러 샘플을 생성하도록 구성된 디지털 비인과형 선형 필터를 더 포함할 수 있다.
예 22에서, 예 21의 디지털 비인과형 선형 필터는 검출된 데이터 샘플의 판정 피드백에 기초하여 적응될 수 있다.
예 23은 반송파 혹은 클록 신호 위상 동요를 보상하는 장치이다. 이 장치는 기준 신호와 디지털 위상 잠금 루프에 의해 생성되는 출력 신호(예컨대, 반송파 혹은 클록 신호) 사이의 위상 에러를 결정하는 수단과, 데이터 신호를 출력 신호와 결합하기 이전 혹은 이후에, 위상 에러에 기초해서 데이터 신호의 위상을 회전시키는 수단을 포함한다.
예 24에서, 예 23의 장치는 옵션으로 디지털 위상 잠금 루프의 위상 에러 샘플을 비인과형 디지털 저역 통과 필터로 필터링하는 수단과, 필터링된 위상 에러 샘플에 기초해서 데이터 신호의 위상을 회전시키는 수단을 더 포함할 수 있다.
예 25는 위상 동요를 보상하는 방법이다. 이 방법은 기준 신호와 디지털 위상 잠금 루프에 의해 생성되는 출력 신호 사이의 위상 에러를 결정하는 단계와, 출력 신호와 결합하기 이전에 혹은 이후에 위상 에러에 기초해서 데이터 신호의 위상을 회전시키는 단계를 포함한다.
예 26에서, 예 25의 방법은 옵션으로 디지털 위상 잠금 루프의 위상 에러 샘플을 디지털 저역 통과 필터로 필터링하는 단계와, 필터링된 위상 에러 샘플에 기초해서 데이터 신호의 위상을 회전시키는 단계를 더 포함할 수 있다.
예 27에서, 예 26의 필터링하는 단계는 위상 에러 샘플을 비인과형 필터로 필터링하는 단계를 포함할 수 있다.
예 28에서, 예 25 내지 예 27 중 어느 하나의 데이터 신호의 위상을 회전시키는 단계는 직교 변조된 신호 및/또는 극 변조된 신호의 위상을 회전시키는 단계를 포함할 수 있다.
예 29는 컴퓨터 판독 가능 프로그램 코드가 포함된 비일시적 컴퓨터 판독 가능 매체를 포함하는 컴퓨터 프로그램 제품으로, 컴퓨터 판독 가능 프로그램 코드는 컴퓨터, 프로세서 혹은 프로그래밍 가능 하드웨어 컴포넌트에 로딩될 때, 위상 동요를 보상하는 방법을 구현하도록 구성된다. 이 컴퓨터 구현식 방법은 기준 신호와 디지털 위상 잠금 루프에 의해 생성되는 출력 신호 사이의 위상 에러를 결정하는 단계와, 위상 에러에 기초해서 데이터 신호의 위상을 회전시키는 단계를 포함한다.
상세한 설명 및 도면은 단지 본 개시의 원리를 나타내는 것이다. 따라서, 당업자라면 본 개시에 따른 다양한 대체적인 구성을 고안할 수 있을 것이라는 것을 이해할 것이다. 나아가, 본 명세서에 개시되는 모든 예시는 주로, 독자가 본 개시의 원리 및 본 발명자가 기술 향상에 기여하는 개념을 이해하는 것을 돕기 위한 교육적인 목적으로만 의도된 것이 분명하며, 이렇게 구체적으로 개시된 예시 혹은 조건으로 한정되지 않는 것으로 해석되어야 한다. 또한, 본 개시의 원리, 양상 및 실시예는 물론 그 특정한 예를 나타내는 본 명세서의 모든 설명은 그 균등물을 포함하도록 의도했다.
당업자라면, 본 명세서의 모든 블록도가 본 개시의 원리를 구현하는 예시적인 회로의 개념적 관점을 나타낸다는 것을 이해할 것이다. 마찬가지로, 플로우차트, 흐름도, 상태 천이도, 의사 코드 등은, 컴퓨터 판독 가능 매체 내에 실질적으로 표현될 수 있고 (컴퓨터 혹은 프로세서가 명시적으로 개시되어 있는지 여부에 무관하게) 컴퓨터 또는 프로세서에 의해 실행될 수 있는 다양한 프로세스를 나타낸다는 것을 이해할 것이다.
나아가, 이하의 청구 범위는 상세한 설명에 포함되며, 각 청구항은 개별적이고 예시적인 실시예로서 독립적으로 존재할 수 있다. 각 청구항이 개별적이고 예시적인 실시예로서 독립적으로 존재할 수 있지만, - 종속 청구항이 청구항에서 하나 이상의 다른 청구항과의 특정한 조합을 가리킬 수는 있지만 - 다른 예시적인 실시예도 종속 청구항과 각각의 다른 종속 혹은 독립 청구항의 청구 대상을 조합하는 것을 포함할 수도 있다는 점에 주의해야 한다. 본 명세서에서는, 특정한 조합이 의도되지 않는다고 명시되지 않는 한, 이러한 조합이 제안된다. 나아가, 어떤 청구항이 독립 청구항에 직접적으로 종속되지 않는 경우에도, 다른 독립 청구항에 그 청구항의 특성을 포함하는 것도 의도한다.
또한, 명세서나 청구 범위에 개시된 방법들은 이들 방법의 각 동작을 수행하는 수단을 구비하는 장치에 의해 수행될 수 있다는 것에 유의해야 한다.
나아가, 본 명세서 또는 청구 범위에 다수의 동작 혹은 기능이 개시되어 있지만, 이들이 특정한 순서 내를 따르는 것으로 해석되어서는 안된다는 것을 이해해야 한다. 따라서, 다수의 동작 혹은 기능은, 기술적인 이유로 바꿀 수 없는 경우를 제외하면, 특정 순서로 제한되는 것은 아니다. 나아가, 일부 실시예에서, 단일 동작은 다수의 종속 동작을 포함할 수도 있고 다수의 종속 동작들로 분할될 수도 있다. 이러한 하위 동작들은, 명시적으로 제외되지 않는 한, 단일 동작의 개시에 포함되고 그 일부가 될 수 있다.

Claims (25)

  1. 위상 동요(phase fluctuations)를 보상하는 장치로서,
    위상 에러 출력부를 갖는 디지털 위상 잠금 루프(digital phase locked loop) - 상기 위상 에러 출력부는 기준 신호와 상기 디지털 위상 잠금 루프에 의해 생성되는 출력 신호 사이의 위상 에러를 위한 것임 - 와,
    상기 위상 에러 출력부에 연결되고, 상기 위상 에러에 기초해서 데이터 신호의 위상을 회전시키도록 구성된 위상 회전자
    를 포함하는
    장치.
  2. 제 1 항에 있어서,
    상기 데이터 신호의 위상을 회전시키기 이전 혹은 이후에, 상기 데이터 신호를 상기 출력 신호와 결합하도록 구성된 신호 결합기
    를 더 포함하는
    장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 데이터 신호는 전송 신호인
    장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 데이터 신호는 수신 신호인
    장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 데이터 신호는 디지털 베이스 밴드 신호인
    장치.
  6. 제 5 항에 있어서,
    상기 디지털 베이스 밴드 신호는 직교 변조된 신호(quadrature modulated signal) 혹은 극 변조된 신호(polar modulated signal)인
    장치.

  7. 제 5 항 또는 제 6 항에 있어서,
    수신한 RF 신호를 상기 출력 신호와 결합해서 상기 디지털 베이스 밴드 신호를 생성하도록 구성된 신호 결합기
    를 더 포함하는
    장치.
  8. 제 5 항 또는 제 6 항에 있어서,
    상기 디지털 베이스 밴드 신호를 상기 출력 신호와 결합해서 RF 전송 신호를 생성하도록 구성된 신호 결합기
    를 더 포함하는
    장치.
  9. 제 1 항에 있어서,
    상기 위상 에러 출력부와 상기 위상 회전자 사이에 연결되고, 상기 위상 에러를 노이즈로부터 분리하도록 구성된 필터 회로
    를 더 포함하는
    장치.
  10. 제 9 항에 있어서,
    상기 필터 회로는 위상 에러 샘플 및/또는 위상 에러 통계에 기초한 필터 계수를 갖는 디지털 필터를 포함하는 것인,
    장치.
  11. 제 9 항 또는 제 10 항에 있어서,
    상기 필터 회로는 판정 피드백(decision feedback)에 기초한 적응형 필터 계수를 갖는 적응형 디지털 필터를 포함하는 것인,
    장치.
  12. 제 9 항 또는 제 10 항에 있어서,
    상기 필터 회로는 비인과형 필터(non-causal filter)를 포함하는 것인,
    장치.
  13. 제 9 항 또는 제 10 항에 있어서,
    상기 필터 회로는 저역 통과 필터를 포함하는 것인,
    장치.
  14. 제 9 항 또는 제 10 항에 있어서,
    상기 필터 회로는 선형 필터, 구체적으로는 선형 MMSE 필터를 포함하는 것인
    장치.
  15. 송신기 회로로서,
    반송파 신호를 생성하고, 기준 신호와 상기 반송파 신호 사이의 위상 에러를 결정하도록 구성된 디지털 위상 잠금 루프와,
    상기 디지털 위상 잠금 루프와 전송 데이터 경로 사이에 연결되고, 상기 위상 에러에 기초해서 전송 신호의 위상을 회전시키도록 구성된 위상 회전자
    를 포함하는
    송신기 회로.
  16. 제 15 항에 있어서,
    상기 전송 신호를 상기 반송파 신호와 결합해서 RF 전송 신호를 생성하도록 구성된 신호 결합기
    를 더 포함하는
    송신기 회로.
  17. 제 15 항 또는 제 16 항에 있어서,
    상기 디지털 위상 잠금 루프와 상기 전송 데이터 경로 사이에 연결되고, 평활화된 위상 에러 샘플(smoothened phase error samples)을 생성하도록 구성된 디지털 비인과형 선형 필터
    를 더 포함하는
    송신기 회로.
  18. 수신기 회로로서,
    반송파 신호를 생성하고, 기준 신호와 상기 반송파 신호 사이의 위상 에러를 결정하도록 구성된 디지털 위상 잠금 루프와,
    상기 디지털 위상 잠금 루프와 수신 데이터 경로 사이에 연결되고, 상기 위상 에러에 기초해서 수신 신호의 위상을 회전시키도록 구성된 위상 회전자
    를 포함하는
    수신기 회로.
  19. 제 18 항에 있어서,
    수신한 RF 신호와 상기 반송파 신호를 결합해서 상기 수신 신호를 생성하도록 구성된 신호 결합기
    를 더 포함하는
    수신기 회로.
  20. 제 18 항 또는 제 19 항에 있어서,
    상기 디지털 위상 잠금 루프와 상기 수신 데이터 경로 사이에 연결되고, 평활화된 위상 에러 샘플을 생성하도록 구성된 디지털 비인과형 선형 필터
    를 더 포함하는
    수신기 회로.
  21. 제 20 항에 있어서,
    상기 디지털 비인과형 선형 필터는 검출되는 데이터 샘플의 판정 피드백에 기초하여 적응되는 것인,
    수신기 회로.
  22. 위상 동요를 보상하는 방법으로서,
    기준 신호와 디지털 위상 잠금 루프에 의해 생성되는 출력 신호 사이의 위상 에러를 결정하는 단계와,
    데이터 신호를 상기 출력 신호와 결합하기 이전 혹은 이후에, 상기 위상 에러에 기초해서 데이터 신호의 위상을 회전시키는 단계
    를 포함하는
    방법.
  23. 제 22 항에 있어서,
    상기 디지털 위상 잠금 루프의 위상 에러 샘플을 디지털 저역 통과 필터로 필터링하는 단계와,
    상기 필터링된 위상 에러 샘플에 기초해서 상기 데이터 신호의 상기 위상을 회전시키는 단계
    를 더 포함하는
    방법.
  24. 제 23 항에 있어서,
    상기 필터링하는 단계는 상기 위상 에러 샘플을 비인과형 필터로 필터링하는 단계를 포함하는 것인,
    방법.
  25. 제 22 항에 있어서,
    상기 데이터 신호의 상기 위상을 회전시키는 단계는 직교 변조된 신호 및/또는 극 변조된 신호의 위상을 회전시키는 단계를 포함하는 것인
    방법.
KR1020187022929A 2016-03-11 2017-01-26 위상 동요를 보상하는 장치 및 방법 KR20180115265A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
EP16159874.3A EP3217554B1 (en) 2016-03-11 2016-03-11 Apparatuses and methods for compensating phase fluctuations
EP16159874.3 2016-03-11
PCT/IB2017/050409 WO2017153853A1 (en) 2016-03-11 2017-01-26 Apparatuses and methods for compensating phase fluctuations

Publications (1)

Publication Number Publication Date
KR20180115265A true KR20180115265A (ko) 2018-10-22

Family

ID=55527407

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020187022929A KR20180115265A (ko) 2016-03-11 2017-01-26 위상 동요를 보상하는 장치 및 방법

Country Status (6)

Country Link
US (1) US10615953B2 (ko)
EP (1) EP3217554B1 (ko)
JP (1) JP7377603B2 (ko)
KR (1) KR20180115265A (ko)
CN (1) CN108604980B (ko)
WO (1) WO2017153853A1 (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2566748B (en) * 2017-09-26 2022-08-17 Focal Point Positioning Ltd A method and system for calibrating a system parameter
GB201804867D0 (en) 2018-03-27 2018-05-09 Ocado Innovation Ltd A transporting device
DE112018007419T5 (de) * 2018-03-30 2020-12-10 Intel IP Corporation Techniken zum adressieren von phasenrauschen und phasenregelschleifen-performance
WO2020125790A1 (en) * 2018-12-21 2020-06-25 Huawei Technologies Co., Ltd. Polar transmitter with feedthrough compensation
CN111722520B (zh) * 2019-03-21 2022-04-05 澜起科技股份有限公司 一种时间数字转换器、相位差的检测方法
KR102189256B1 (ko) * 2019-07-10 2020-12-09 인하대학교 산학협력단 고속 직렬 인터페이스용 카운팅 기반의 눈-열림 모니터링 시스템
CN110445610B (zh) * 2019-08-26 2021-11-30 上海循态量子科技有限公司 连续变量量子密钥分发系统的偏振追踪方法、系统及介质
TWI788658B (zh) * 2020-04-15 2023-01-01 瑞昱半導體股份有限公司 具自干擾校正能力的傳送器和具自干擾校正能力的傳送方法
CN113595640B (zh) * 2020-04-30 2023-06-27 华为技术有限公司 一种信号处理方法及装置
CN114051255B (zh) * 2021-11-15 2024-04-09 贵州电网有限责任公司 一种盲区弱区的移动通信信号优化方法
US20230384373A1 (en) * 2022-05-30 2023-11-30 Taiwan Semiconductor Manufacturing Company Ltd. Electronic circuit and method of error correction
CN115499098B (zh) * 2022-09-14 2023-04-07 中国科学院空间应用工程与技术中心 自适应的物理层网络编码传输方法、装置、设备及介质
CN116232319B (zh) * 2023-05-08 2023-07-28 深圳市九天睿芯科技有限公司 锁相环、芯片及电子设备

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5425060A (en) * 1993-01-25 1995-06-13 Harris Corporation Mechanism for reducing timing jitter in clock recovery scheme for blind acquisition of full duplex signals
US6914934B1 (en) * 1999-09-03 2005-07-05 Agere Systems Inc. Multiplier-free methods and apparatus for signal processing in a digital communication system
JP2003522456A (ja) * 2000-02-04 2003-07-22 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 無線ｆｍ受信器
US6549561B2 (en) * 2001-02-21 2003-04-15 Magis Networks, Inc. OFDM pilot tone tracking for wireless LAN
US6856191B2 (en) * 2003-02-21 2005-02-15 Optichron, Inc. Nonlinear filter
EP1632048B1 (en) * 2003-05-16 2012-04-18 Marvell International Ltd. Method and apparatus for equalization and crosstalk mitigation
US7447278B2 (en) * 2003-05-21 2008-11-04 International Business Machines Corporation Apparatus for transmitting and receiving data
DE102004047424A1 (de) * 2004-09-28 2006-04-06 Micronas Gmbh Schaltung und Verfahren zur Trägerrückgewinnung
DE102005001696B4 (de) * 2005-01-13 2013-04-25 Wipro Limited Spreizspektrum Empfänger und Verfahren zur Kompensation des Trägerfrequenzversatzes in einem solchen Spreizspektrum Empfänger
US7916294B2 (en) * 2005-09-22 2011-03-29 Avantium International B.V. System and method for solubility curve and metastable zone determination
US7613260B2 (en) * 2005-11-21 2009-11-03 Provigent Ltd Modem control using cross-polarization interference estimation
US20070160168A1 (en) * 2006-01-11 2007-07-12 Beukema Troy J Apparatus and method for signal phase control in an integrated radio circuit
TW200832925A (en) * 2007-01-26 2008-08-01 Sunplus Technology Co Ltd Phase locked loop with phase rotation for spreading spectrum
JP4623182B2 (ja) * 2008-09-24 2011-02-02 ソニー株式会社 受信装置、受信方法、およびプログラム
JP5394882B2 (ja) * 2009-10-27 2014-01-22 シャープ株式会社 受信機及び受信方法
US7986190B1 (en) * 2009-10-30 2011-07-26 Pmc-Sierra, Inc. Jitter attenuation with a fractional-N clock synthesizer
JP5578601B2 (ja) * 2009-11-05 2014-08-27 日本電気株式会社 搬送波再生回路、復調回路および搬送波再生方法
US8619755B2 (en) * 2010-09-10 2013-12-31 Broadcom Corporation Systems and methods for providing a dual-master mode in a synchronous ethernet environment
US8493907B2 (en) * 2011-06-29 2013-07-23 Broadcom Corporation Frequency offset estimation scheme in scheduled based wireless system
CN102332935B (zh) * 2011-09-21 2014-02-19 北京华力创通科技股份有限公司 载波补偿系统和方法
US8983309B2 (en) * 2012-02-13 2015-03-17 Ciena Corporation Constrained continuous phase modulation and demodulation in an optical communications system
US9094028B2 (en) * 2012-04-11 2015-07-28 Rambus Inc. Wide range frequency synthesizer with quadrature generation and spur cancellation
IN2014DN08872A (ko) * 2012-04-24 2015-05-22 Nec Corp
US9041444B1 (en) * 2013-11-27 2015-05-26 Broadcom Corporation Time-to-digital convertor-assisted phase-locked loop spur mitigation
US9927489B2 (en) * 2014-01-15 2018-03-27 International Business Machines Corporation Testing integrated circuit designs containing multiple phase rotators
US9407274B2 (en) * 2014-04-29 2016-08-02 Telefonaktiebolaget L M Ericsson (Publ) Local oscillator interference cancellation
CN104539567B (zh) * 2014-12-23 2017-10-17 电子科技大学 一种基于相位调制的1090es信号扩容方法

Also Published As

Publication number Publication date
EP3217554B1 (en) 2019-10-02
CN108604980B (zh) 2021-12-14
JP7377603B2 (ja) 2023-11-10
EP3217554A1 (en) 2017-09-13
CN108604980A (zh) 2018-09-28
WO2017153853A1 (en) 2017-09-14
JP2019516260A (ja) 2019-06-13
US10615953B2 (en) 2020-04-07
US20190052452A1 (en) 2019-02-14

Similar Documents

Publication Publication Date Title
CN108604980B (zh) 用于补偿相位波动的装置和方法
EP3275080B1 (en) Wideband direct modulation with two-point injection in digital phase locked loops
US10516521B2 (en) Sampling rate synchronization between transmitters and receivers
US20150215144A1 (en) Apparatus and method for signal phase control in an integrated radio circuit
US9041444B1 (en) Time-to-digital convertor-assisted phase-locked loop spur mitigation
US8952763B2 (en) Frequency modulator having digitally-controlled oscillator with modulation tuning and phase-locked loop tuning
US8723568B1 (en) Local oscillator signal generation using delay locked loops
US11595028B2 (en) Frequency doubler with duty cycle correction
JP2011023804A (ja) 位相同期ループ回路および通信機
EP3701631A1 (en) Digital-to-time converter (dtc) assisted all digital phase locked loop (adpll) circuit
EP3264706B1 (en) Low drop out compensation technique for reduced dynamic errors in digital-to-time converters
US11258451B2 (en) Apparatus and method for generating an oscillation signal, mobile communication systems and mobile device
CN105024692B (zh) 具有双重锁相环的时钟产生电路
JP2018037798A (ja) 無線通信装置および集積回路
US9806880B1 (en) Dynamic adjustment of a response characteristic of a phase-locked loop digital filter
US11025260B1 (en) Phase-locked loop (PLL) with multiple error determiners
JPWO2016174805A1 (ja) 無線アクセスシステム及びその制御方法
US10541737B2 (en) Phase locked loop, phase locked loop arrangement, transmitter and receiver and method for providing an oscillator signal
US10944409B2 (en) Phase-locked loop and method for the same
US20170371990A1 (en) Model-based calibration of an all-digital phase locked loop
JP2017011621A (ja) 無線通信装置、集積回路および無線通信方法
JP2010050780A (ja) 無線通信端末および無線通信制御方法
JPWO2011077480A1 (ja) 無線装置
WO2020060680A1 (en) Apparatuses for generating an oscillation signal
TWI726390B (zh) 用於全數位鎖相迴路的裝置和方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal