KR20180114954A - 강유전성 메모리 셀 감지에 대한 오프셋 보상 - Google Patents

강유전성 메모리 셀 감지에 대한 오프셋 보상 Download PDF

Info

Publication number
KR20180114954A
KR20180114954A KR1020187028494A KR20187028494A KR20180114954A KR 20180114954 A KR20180114954 A KR 20180114954A KR 1020187028494 A KR1020187028494 A KR 1020187028494A KR 20187028494 A KR20187028494 A KR 20187028494A KR 20180114954 A KR20180114954 A KR 20180114954A
Authority
KR
South Korea
Prior art keywords
capacitor
voltage
memory cell
electronic communication
digit line
Prior art date
Application number
KR1020187028494A
Other languages
English (en)
Other versions
KR102188584B1 (ko
Inventor
다니엘레 비메르카티
Original Assignee
마이크론 테크놀로지, 인크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크 filed Critical 마이크론 테크놀로지, 인크
Publication of KR20180114954A publication Critical patent/KR20180114954A/ko
Application granted granted Critical
Publication of KR102188584B1 publication Critical patent/KR102188584B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/221—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using ferroelectric capacitors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2273—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2275—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs

Abstract

강유전성 메모리 셀 또는 셀들을 동작시키는 방법들, 시스템들 및 장치들이 설명된다. 디지트 라인들에 연결된 스위칭 구성 요소들(예를 들어, 트랜지스터들)의 임계 전압에서의 오프셋은 다양한 동작 기술들이나 추가 회로 구성 요소들 또는 두 가지 모두를 사용하여 보상될 수 있다. 예를 들어, 디지트 라인에 연결된 스위칭 구성 요소는 또한 임계 전압 오프셋을 보상하도록 선택된 오프셋 커패시터에 연결될 수 있다. 오프셋 커패시터는 판독 동작과 관련하여 방전될 수 있으며, 결과적으로 스위칭 구성 요소에 임계 전압이 인가된다. 이는 강유전성 메모리 셀의 모든 또는 실질적으로 모든 저장된 전하를 추출하여 트랜지스터를 통해 감지 커패시터로 전달할 수 있게 한다. 감지 증폭기는 메모리 셀의 저장된 논리 상태를 결정하기 위해 감지 커패시터의 전압을 기준 전압과 비교할 수 있다.

Description

강유전성 메모리 셀 감지에 대한 오프셋 보상
교차 참조(CROSS REFERENCES)
본 특허 출원은 본 출원의 양수인에게 양도된 2016년 3월 11일자로 출원된 'Vimercati'의 "강유전성 메모리 셀 감지를 위한 오프셋 보정"이라는 명칭의 미국 특허 출원 제15 / 067,838호에 우선권을 주장한다.
다음은 일반적으로 메모리 장치들에 관한 것으로, 보다 구체적으로는 강유전성(ferroelectric) 메모리 셀 감지에 대한 오프셋 보상(offset compensation)에 관한 것이다.
메모리 장치는 컴퓨터, 무선 통신 장치, 카메라, 디지털 디스플레이 등과 같은 다양한 전자 장치에 정보를 저장하기 위해 널리 사용된다. 정보는 메모리 장치의 상이한 상태들을 프로그래밍함으로써 저장된다. 예를 들어, 바이너리 장치는 두 가지 상태들을 가지며, 종종 논리 "1" 또는 논리 "0"으로 표시된다. 다른 시스템에서는, 세 개 이상의 상태들이 저장될 수 있다. 저장된 정보에 액세스하기 위해, 전자 장치는 메모리 장치에서 저장된 상태를 판독하거나 감지할 수 있다. 정보를 저장하기 위해, 전자 장치는 메모리 장치에 상태를 기록하거나 프로그래밍할 수 있다.
RAM(random access memory), ROM(read only memory), DRAM(dynamic RAM), SDRAM(synchronous dynamic RAM), 강유전성 RAM(FeRAM), MRAM(magnetic RAM), RRAM(resistive RAM), 플래시 메모리 등을 포함하여, 여러 유형의 메모리 장치들이 존재한다. 메모리 장치는 휘발성 또는 비-휘발성일 수 있다. 비-휘발성 메모리, 예를 들어 플래시 메모리는 외부 전원이 없는 경우에도 장시간 동안 데이터를 저장할 수 있다. 예를 들어, DRAM과 같은 휘발성 메모리 장치는 외부 전원에 의해 주기적으로 리프레시(refresh)되지 않는 한, 시간에 따라 저장된 상태를 잃을 수 있다. 바이너리(binary) 메모리 장치는 예를 들어 충전된 또는 방전된 커패시터를 포함할 수 있다. 충전된 커패시터는 누설 전류를 통해 시간이 지남에 따라 방전되어 저장된 정보가 손실될 수 있다. 휘발성 메모리의 특정 기능은 빠른 판독 속도 또는 기록 속도와 같은 성능 이점을 제공할 수 있지만 주기적으로 리프레시하지 않고 데이터를 저장하는 기능과 같이 비-휘발성 기능이 유리할 수 있다.
FeRAM은 휘발성 메모리와 유사한 디바이스 아키텍처를 사용할 수 있지만 저장 장치로 강유전성 커패시터를 사용하기 때문에 비-휘발성 속성을 가질 수 있다. FeRAM 장치는 다른 비-휘발성 및 휘발성 메모리 장치와 비교하여 성능이 향상될 수 있다. 그러나 일부 FeRAM 감지 방식은 저장된 논리 상태를 결정할 때 강유전성 커패시터의 저장된 전하의 일부만 추출할 수 있다. 이는 감지 동작의 신뢰성을 감소 시키거나 그렇지 않으면 만들어질 수 있는 메모리 셀(또는 어레이) 크기 감소를 제한할 수 있다.
본 개시의 실시 예들은 다음의 도면들을 참조하여 설명된다:
도 1은 본 개시의 다양한 실시 예에 따라 강유전성 메모리 셀 감지를 위한 오프셋 보상을 지원하는 예시적인 메모리 어레이를 도시하고;
도 2는 본 발명의 다양한 실시 예에 따라 강유전성 메모리 셀 감지를 위한 오프셋 보상을 지원하는 메모리 셀의 예시적인 회로를 도시하고;
도 3은 본 발명의 다양한 실시 예에 따라 강유전성 메모리 셀의 동작에 대한 예시적인 히스테리시스 곡선(hysteresis curves)을 도시하고;
도 4는 본 발명의 다양한 실시 예에 따라 강유전성 메모리 셀 감지를 위한 오프셋 보상을 지원하는 예시적인 회로를 도시하고;
도 5는 메모리 셀 감지 동안 오프셋 보상 없이 강유전성 메모리 셀을 동작시키기 위한 타이밍 다이어그램을 도시하고;
도 6은 본 개시의 다양한 실시 예에 따라 메모리 셀 감지 동안 오프셋 보상을 지원하는 강유전성 메모리 셀을 동작시키기 위한 타이밍 다이어그램을 도시하고;
도 7은 본 발명의 다양한 실시 예에 따라 메모리 셀 감지 동안 오프셋 보상을 지원하는 예시적인 강유전성 메모리 어레이를 도시하고;
도 8은 본 발명의 다양한 실시 예에 따라 메모리 셀 감지 동안 오프셋 보상을 지원하는 메모리 어레이를 포함하는 장치를 도시하고; 및
도 9 내지 도 11은 본 발명의 다양한 실시 예에 따라 메모리 셀 감지 동안 오프셋 보상을 위한 방법들을 도시한 흐름도들이다.
메모리 셀에 대한 증가된 감지 신뢰성은 트랜지스터 오프셋 전압(transistor offset voltage)을 보상(compensation)하는 감지 방식으로 실현될 수 있다. 예를 들어, 트랜지스터 또는 다른 스위칭 구성 요소는 메모리 어레이의 디지트 라인(digit line)을 메모리 셀에 저장된 논리 값을 감지(즉, 판독)하는데 사용되는 감지 증폭기(sense amplifier)에 연결하는데 사용될 수 있다. 활성화 될 때, 트랜지스터는 메모리 셀 감지 동안 디지트 라인을 가상 접지(virtually ground)할 수 있다. 아래에서 설명하는 바와 같이, 디지트-라인 접지는 메모리 셀로부터의 전하 추출(charge extraction)을 용이하게 할 수 있으며, 이는 감지 동작의 신뢰성을 증가시킬 수 있다. 그러나, 트랜지스터 임계 전압의 변화는 메모리 셀로부터의 전하 전달에 영향을 줄 수 있으며, 이는 감지하는 동안 디지트 라인 전압의 증가를 초래할 수 있다. 즉, 트랜지스터의 변화는 판독 동작 동안 트랜지스터 양단에 전압 강하를 유발하거나 디지트 라인 전압을 증가 시킬 수 있다. 이는 메모리 셀의 저장된 논리 상태(logic state)를 결정하는데 사용되는 신호 세기를 감소시킬 수 있으며, 따라서 감지 신뢰성을 감소시킨다.
메모리 어레이 내의 FeRAM 셀들을 포함하는 메모리 셀들은 종종 워드 라인(word line) 및 디지트 라인에 의해 액세스된다. 단일 디지트 라인은 다수의 메모리 셀들을 연결하고, 활성화될 때 메모리 셀의 저장된 논리 상태를 결정할 수 있는 감지 증폭기에 연결될 수 있다. 완전한 전하 추출을 용이하게 하고 따라서 감지 동작에 사용되는 신호 세기를 증가시키기 위해, 디지트 라인은 감지 동작 동안 접지될 수 있고, 강유전성 커패시터의 완전 충전은 감지 커패시터 - 즉, 감지 또는 판독 동작에 사용되는 감지 증폭기의 특징일 수 있는 커패시터와 공유될 수 있다.
디지트 라인이 접지되고 감지 커패시터가 사용되는 감지 방식은 메모리 셀에 저장된 상태를 감지하기 위해 디지트 라인의 고유 커패시턴스에 의존하거나 그에 따라 영향을 받을 수 있는 FeRAM 감지 방식과는 대조적이다. 감지를 위해 디지트 라인에 의존하는 방식에서는, 메모리 셀에 액세스할 때 메모리 셀과 디지털 라인 사이의 전하 공유가 디지털 라인에서 전압을 발생시킬 수 있다. 디지털 라인으로 전달되는 전하량, 그리고 최종 디지트 라인 전압은 메모리 셀의 저장된 논리 상태에 따라 달라질 수 있다. 디지트 라인의 전압은 강유전성 메모리 셀의 저장된 논리를 감지하는데 사용되는 전하량을 효과적으로 감소시킬 수 있다. 그러나 디지트 라인이 판독 동작 중에 영이 아닌 전압을 발생시키는 것을 방지하는 감지 방식은 모든 또는 실질적으로 모든 저장된 전하가 강유전성 메모리 셀로부터 추출되도록 할 수 있다. 추출된 전하의 증가는, 아래에 설명된 바와 같이, 감지 증폭기에 대해 더 높은 신호를 초래할 수 있기 때문에 이는 감지 윈도우(sense window)를 증가시킬 수 있다.
디지트 라인은 디지트 라인과 전자 통신하는 스위칭 구성 요소를 활성화시켜 감지하는 동안 가상 접지될 수 있다. 스위칭 구성 요소(또한 스위칭 장치라고도 함)는, 그 임계 전압과 동일한 전압을 인가함으로써 활성화될 수 있는 p-타입 전계-효과 트랜지스터(field-effect transistor, FET)와 같은, 트랜지스터일 수 있다. 트랜지스터 임계 전압은, 예를 들어, 트랜지스터 치수, 재료 특성 또는 제조의 변동으로 인해 변할 수 있다. 따라서, 상이한 트랜지스터들은 동일한 인가된 전압에 대해 다르게 반응할 수 있다. 예를 들어, 주어진 트랜지스터에 인가된 전압은 트랜지스터를 충분히 활성화하지 못할 수 있다. 트랜지스터가 디지트 라인에 연결되어 있다면, 충분히 또는 적시에 트랜지스터를 활성화시키지 않으면 디지트 라인이 트랜지스터가 활성화 될 때까지 전압을 증가 시킬 수 있으며 따라서 메모리 셀에서의 총 추출 전하를 감소시킬 수 있고 감지 윈도우를 감소시킬 수 있다.
임계 전압 오프셋은 트랜지스터와 같은 전자 부품의 크기가 계속 감소하고 결과적으로 제조상의 문제가 증가함에 따라 메모리 어레이들의 성능을 점차 제한할 수 있다. 즉, 전압 오프셋을 포함한 트랜지스터 특성의 변동은 유사한 구성 요소의 이전 세대보다 상대적으로 작은 구성 요소에서 더 두드러질 수 있다. 일부 경우, 메모리 어레이의 디자인 또는 동작은 임계 전압의 가장 큰 변화에 의존할 수 있다. 예를 들어, 수용된 최대 오프셋은 가능한 가장 작은 트랜지스터 크기를 지시하거나 회로 동작을 제어하는데 사용되는 전압이 어레이의 최대 오프셋을 수용하도록 선택될 수 있다. 따라서, 임계 전압 오프셋(또한 임계 오프셋이라고도 함)은 메모리 어레이 성능을 감소 시키거나, 메모리 어레이의 소형 부품 또는 양자 모두와 관련된 잠재적 비용 절감을 제한할 수 있다.
본 명세서에 개시된 바와 같이, 디지트 라인들에 접속된 트랜지스터들의 임계 전압에서의 오프셋들은 보상되거나 상쇄될 수 있다. 트랜지스터는 방전될 수 있는 오프셋 커패시터에 연결될 수 있으며, 결과적으로 트랜지스터에 임계 전압이 인가된다. 그 임계 전압에서 트랜지스터를 동작시키는 것은 감지하는 동안 디지트 라인을 가상으로 접지시킬 수 있으며, 메모리 셀로부터 완전하거나 거의 완전한 전하 추출을 가능하게 할 수 있다. 추출된 전하는 메모리 셀의 저장된 논리 상태를 결정하는데 사용될 수 있는 감지 커패시터로 전달될 수 있다. 또한, 오프셋 보상은 부품 크기의 추가 축소를 가능하게 하여 메모리 셀 밀도를 증가시키고 제조 비용을 감소시킨다.
일부 경우에, 공통 신호 라인(common signal line)과 같은 단일 도전성 요소는 둘 이상의 트랜지스터를 활성화 할 수 있으며, 각 트랜지스터의 오프셋은 보상될 수 있다. 예를 들어, 두 개의 트랜지스터들은 각각 오프셋 커패시터와 전자 통신할 수 있고, 공통 신호 라인은 양 트랜지스터들을 활성화하기 위해 각 커패시터를 충전 및 방전할 수 있다. 따라서, 신호 라인에 인가된 단일 전압은, 트랜지스터들의 임계 전압이 상이하더라도, 각 트랜지스터에 임계 전압을 인가하게 할 수 있다. 이는 메모리 셀의 저장된 논리 상태를 결정하기 위해 기준 신호(reference signal)를 생성 할 때 유익할 수 있다. 예를 들어, 기준 신호는 기준 구성 요소를 동작시킴으로써 생성될 수 있다. 기준 신호는 그 임계 전압에서 제2 p-타입 FET와 같은 제2 스위칭 구성 요소를 동작시키는 것에 의존할 수 있으며, 여기서 두 개의 FET들은 모두 공통 신호 라인에 의해 동작된다. 제2 오프셋이 정정되지 않으면, 기준 신호는 강도가 감소될 수 있고, 결과적으로, 감지를 위한 마진, 즉 기준 신호와 메모리 셀 신호 사이의 차이를 감소시킬 수 있다.
위에서 소개된 개시의 실시 예들은 메모리 어레이와 관련하여 이하에서 더 설명된다. 다음으로, 메모리 셀을 감지하면서 디지트 라인을 가상 접지하기 위해 오프셋 보상을 지원하는 회로에 대한 특정 예가 설명된다. 회로의 타이밍 플롯 예도 제시된다. 본 개시의 이들 및 다른 실시 예들은 강유전성 메모리 셀 감지를 위한 보상을 포함하는 오프셋 보상과 관련된 장치 다이어그램, 시스템 다이어그램 및 흐름도를 참조하여 더 설명된다.
도 1은 본 발명의 다양한 실시 예에 따라 강유전성 메모리 셀 감지를 위한 오프셋 보상을 지원하는 예시적인 메모리 어레이(100)를 도시한다. 메모리 어레이(100)는 또한 전자 메모리 장치로 지칭될 수 있다. 메모리 어레이(100)는 상이한 상태들, 예를 들어 논리 0 및 논리 1로 표시된 2 개의 상태들을 저장하도록 프로그램 가능한 메모리 셀들(105)을 포함한다. 몇몇 경우들에서, 메모리 셀(105)은 3 개 이상의 논리 상태들을 저장하도록 구성된다. 메모리 셀(105)은 프로그램 가능 상태들을 나타내는 전하를 저장하는 커패시터를 포함할 수 있으며; 예를 들어, 충전된 및 방전된 커패시터는 두 개의 논리 상태들을 나타낼 수 있다. DRAM 아키텍처들(architectures)은 일반적으로 그러한 디자인을 사용할 수 있으며, 채용된 커패시터는 선형 전기 분극 특성들(linear electric polarization properties)을 갖는 유전체(dielectric) 재료를 포함할 수 있다. 대조적으로, 강유전성 메모리 셀은 강유전성을 유전체 물질로 갖는 커패시터를 포함할 수 있다. 강유전성 커패시터의 상이한 충전 레벨들은 상이한 논리 상태들을 나타낼 수 있다. 강유전성 물질들은 비-선형 분극 특성들을 가지며, 강유전성 메모리 셀(105)의 세부 사항 및 장점 중 일부는 하기에서 논의된다.
판독(reading) 및 기록(writing)과 같은 동작은 적절한 워드 라인(110) 및 디지트 라인(115)을 활성화 또는 선택함으로써 메모리 셀(105)상에서 수행될 수 있다. 워드 라인(110) 또는 디지트 라인(115)을 활성화 또는 선택하는 단계는 각각의 라인에 전압을 인가하는 단계를 포함할 수 있다. 몇몇 경우들에서, 디지털 라인(115)은 비트 라인(bit line)으로 지칭될 수 있다. 워드 라인들(110) 및 디지트 라인들(115)은 도전성 재료들로 만들어진다. 일부 실시 예들에서, 워드 라인(110) 및 디지트 라인(115)은 금속(예를 들어, 구리, 알루미늄, 금, 텅스텐 등)으로 제조된다. 메모리 셀들(105)의 각 행은 단일 워드 라인(110)에 연결될 수 있고, 메모리 셀들(105)의 각 열은 단일 디지트 라인(115)에 연결될 수 있다. 하나의 워드 라인(110) 및 하나의 디지트 라인(115)을 활성화시킴으로써, 단일 메모리 셀(105)이 그들의 교차점에서 액세스될 수 있다. 워드 라인(110)과 디지트 라인(115)의 교차는 메모리 셀의 어드레스(address)로 지칭될 수 있다.
일부 아키텍처들에서, 셀의 논리-저장 장치, 예를 들어 커패시터는 선택 장치(selection device)에 의해 디지트 라인과 전기적으로 절연될 수 있다. 워드 라인(110)은 선택 장치에 접속될 수 있고 선택 장치를 제어할 수 있다. 예를 들어, 선택 장치는 트랜지스터일 수 있고 워드 라인(110)은 트랜지스터의 게이트(gate)에 접속될 수 있다. 워드 라인(110)을 활성화 시키면 메모리 셀(105)의 커패시터와 그에 대응하는 디지트 라인(115) 사이에 전기적 접속이 이루어진다. 디지트 라인은 메모리 셀(105)을 판독하거나 기록하기 위해 액세스될 수 있다.
메모리 셀(105)에 대한 액세스는 행 디코더(row decoder)(120) 및 열 디코더(column decoder)(130)를 통해 제어될 수 있다. 예를 들어, 행 디코더(120)는 메모리 제어기(140)로부터 행 어드레스를 수신하고 수신된 행 어드레스에 기초하여 적절한 워드 라인(110)을 활성화할 수 있다. 유사하게, 열 디코더(130)는 메모리 제어기(140)로부터 열 어드레스를 수신하여 적절한 디지트 라인(115)을 활성화시킨다. 따라서, 워드 라인(110) 및 디지트 라인(115)을 활성화함으로써, 메모리 셀(105)에 액세스할 수 있다.
액세스 시, 메모리 셀(105)은 감지 구성 요소(125)에 의해 판독되거나 감지될 수 있다. 예를 들어, 감지 구성 요소(125)는 메모리 셀(105)의 저장된 상태를 결정하기 위해 관련 디지트 라인(115)의 신호, 예를 들어 전압을 기준 신호(도시되지 않음)와 비교할 수 있다. 디지트 라인(115)이 기준 전압보다 높은 전압을 갖는다면, 감지 구성 요소(125)는 메모리 셀(105)의 저장된 상태가 논리 1이라고 결정할 수 있고, 그 반대의 경우도 가능하다. 일부 경우에, 디지트 라인(115)은 메모리 셀(105)의 저장된 전하가 디지털 라인(115)을 통해 다른 장치(예를 들어, 도시되지 않은 감지 커패시터)로 전달될 수 있게 하는, 예를 들어, 전계-효과 트랜지스터와 같은 스위칭 구성 요소에 의해 - 감지 중에 가상으로 접지될 수 있다. 스위칭 구성 요소와 전자 통신하는 회로는 스위칭 구성 요소의 임계 전압의 오프셋을 보상하도록 동작될 수 있다. 예를 들어, 오프셋 커패시터가 방전되어 임계 전압을 트랜지스터에인가 할 수 있다. 디지털 라인을 가상으로 접지시킴으로써 메모리 셀(105)을 판독하는데 사용되는 메모리 셀(105)의 완전 충전 또는 실질적으로 완전 충전을 허용할 수 있다.
감지 구성 요소(125)는 래칭(latching)으로 지칭될 수 있는 신호들의 차이를 검출 및 증폭하기 위해 다양한 트랜지스터들 또는 증폭기들을 포함할 수 있다. 감지 구성 요소(125)는 도 4를 참조하여 기술되는 바와 같이 감지 커패시터를 포함 할 수도 있다. 메모리 셀(105)의 검출된 논리 상태는 출력(135)으로서 열 디코더(130)를 통해 출력될 수 있다.
메모리 셀(105)은 관련 워드 라인(110) 및 디지트 라인(115)을 유사하게 활성화시킴으로써 설정되거나 기록될 수 있다. 전술한 바와 같이, 워드 라인(110)을 활성화시키는 것은 메모리 셀들(105)의 대응하는 행을 그들의 각각의 디지트 라인들(115)에 전기적으로 연결시킨다. 워드 라인(110)이 활성화되는 동안 관련 디지트 라인(115)을 제어함으로써, 메모리 셀 (105)이 기록될 수 있다-즉, 논리 값이 메모리 셀(105)에 저장될 수 있다. 열 디코더(130)는 메모리 셀들(105)에 기록될 데이터, 예를 들어 입력(135)을 받을 수 있다. 강유전성 커패시터의 경우, 강유전성 커패시터 양단에 전압을 인가함으로써 메모리 셀(105)이 기록된다. 이 프로세스에 대해서는 아래에서 자세히 설명된다.
일부 메모리 아키텍처들에서, 메모리 셀(105)에 액세스하는 것은 저장된 논리 상태를 저하 시키거나 파괴할 수 있고, 원래의 논리 상태를 메모리 셀(105)로 복귀시키기 위해 재-기록(re-write) 또는 리프레시(refresh) 동작이 수행될 수 있다. 예를 들어, DRAM에서, 커패시터는 감지 동작 동안 부분적으로 또는 완전히 방전되어, 저장된 논리 상태를 손상시킬 수 있다. 따라서 논리 상태는 감지 동작 후에 재-기록될 수 있다. 또한, 단일 워드 라인(110)을 활성화하면 행 내의 모든 메모리 셀들이 방전될 수 있고; 따라서, 행 내의 모든 메모리 셀들(105)은 재-기록될 필요가 있을 수 있다.
DRAM을 포함하는 일부 메모리 아키텍처들은 외부 전원에 의해 주기적으로 리프레시되지 않는 한 시간이 지남에 따라 저장된 상태를 잃을 수 있다. 예를 들어, 충전된 커패시터는 누설 전류를 통해 시간이 지남에 따라 방전될 수 있으며, 이로 인해 저장된 정보가 손실될 수 있다. 이러한 소위 휘발성 메모리 장치들의 리프레시 빈도는 상대적으로 높을 수 있는데-예를 들어 초당 수십 회의 리프레시 동작이 DRAM에 사용될 수 있다- 이는 상당한 전력 소비를 초래할 수 있다. 메모리 어레이들이 점점 더 커짐에 따라 전력 소비가 증가하면, 특히 배터리와 같은 유한 전원에 의존하는 모바일 장치의 경우, 메모리 어레이들의 배치(deployment) 또는 작동을 방해할 수 있다(예를 들어, 전원 공급, 발열, 재료 제한 등).
후술하는 바와 같이, 강유전성 메모리 셀은 다른 메모리 아키텍처들과 비교하여 성능이 개선될 수 있는 유리한 특성들을 가질 수 있다. 예를 들어, 강유전성 메모리 셀은 저장된 전하의 저하(degradation)에 덜 민감하기 때문에, 강유전성 메모리 셀들(105)을 사용하는 메모리 어레이(100)는 리프레시 동작을 거의 또는 전혀 요구하지 않을 수 있으며, 따라서 동작하는데 더 적은 전력을 요구할 수 있다. 또한, 메모리 셀의 모든 또는 실질적으로 모든 전하가 추출되는 본 명세서에 기술된 감지 방식을 사용함으로써 메모리 셀(105) 크기가 감소될 수 있고, 이는 다른 감지 방식들을 사용하는 다른 어레이들에 비해 전력 소모를 감소시킬 수 있다.
메모리 제어기(140)는 다양한 구성 요소들, 예를 들어, 행 디코더(120), 열 디코더(130) 및 감지 구성 요소(125)를 통해 메모리 셀들(105)의 동작(예를 들어, 판독, 기록, 재-기록, 리프레시 등)을 제어할 수 있다. 메모리 제어기(140)는 원하는 워드 라인(110) 및 디지트 라인(115)을 활성화하기 위해 행 및 열 어드레스 신호들을 생성할 수 있다. 메모리 제어기(140)는 또한 메모리 어레이(100)의 동작 동안 사용되는 다양한 전압 전위들(voltage potentials)을 생성하고 제어할 수 있다. 예를 들어, 메모리 제어기(140)는 감지하는 동안 디지트 라인(115)을 가상적으로 접지하기 위해 스위칭 구성 요소를 동작시킬 수 있다. 스위칭 구성 요소는 스위칭 구성 요소와 전자 통신하는 오프셋 커패시터를 충전 및 방전시킴으로써 동작될 수 있다. 일반적으로, 여기서 논의된 인가된 전압의 진폭, 형상 또는 지속 시간은 조절되거나 변화될 수 있으며, 동작 메모리 어레이(100)에서 논의된 다양한 동작들에 대해 상이할 수 있다. 또한, 메모리 어레이(100) 내의 하나, 다수, 또는 모든 메모리 셀들(105)은 동시에 액세스될 수 있다; 예를 들어, 메모리 어레이(100)의 다수 또는 모든 셀들은 모든 메모리 셀들(105) 또는 메모리 셀들(105)의 그룹이 단일 논리 상태로 설정되는 리셋(reset) 동작 중에 동시에 액세스될 수 있다.
본 명세서에 기술된 바와 같이, 디지털 라인(115)과 전자 통신하는 강유전성 메모리 셀(105)이 선택될 수 있다. 디지털 라인(115)은 가상으로 접지될 수 있다. 일부 경우에, 디지털 라인(115)은 디지트 라인과 감지 구성 요소(125) (예를 들어, 감지 구성 요소(125)의 감지 증폭기) 사이의 전자 통신에 있는 스위칭 구성 요소를 활성화시킴으로써 가상으로 접지될 수 있다. 스위칭 구성 요소는 스위칭 구성 요소와 전자 통신하는 오프셋 커패시터를 방전시킴으로써 활성화될 수 있다. 일부 예에서, 스위칭 구성 요소는 p-형 전계 효과 트랜지스터(FET)일 수 있으며, 여기서 오프셋 커패시터를 방전하면 p-형 FET의 게이트에 임계 전압이 인가될 수 있다. 오프셋 커패시터의 커패시턴스는 p-형 FET의 임계 전압에 기초할 수 있다.
예로서, 전압은 예를 들어 판독 동작 동안 강유전성 메모리 셀(105)의 강유전성 커패시터에 인가될 수 있다. 이것은 디지트 라인(115)과 전자 통신하는 감지 커패시터의 충전을 초래할 수 있다. 감지 구성 요소(125)의 특징일 수 있는 감지 커패시터의 충전은 디지트 라인이 가상으로 접지되는 동안 강유전성 커패시터에 전압을 인가하는 것에 기초할 수 있다. 어떤 경우에는, 강유전성 커패시터의 모든 전하는 강유전성 메모리 셀(105)의 강유전성 커패시터로부터 추출된다. 디지털 라인(115)과 전자 통신하는 감지 구성 요소(125)의 특징일 수 있는 감지 증폭기는 디지트 라인(115)이 가상적으로 접지되는 동안 활성화될 수 있다. 감지 증폭기는 활성화되는 것에 기초하여 감지 커패시터의 전압을 기준 전압과 비교할 수 있다.
도 2는 본 발명의 다양한 실시 예에 따라 강유전성 메모리 셀 감지를 위한 오프셋 보상을 지원하는 예시적인 회로(200)를 도시한다. 회로(200)는, 도 1을 참조하여 설명된 바와 같이, 각각 메모리 셀(105), 워드 라인(110), 디지트 라인(115) 및 감지 구성 요소(125)의 예시일 수 있는 강유전성 메모리 셀(105-a), 워드 라인(110-a), 디지트 라인(115-a), 및 감지 구성 요소(125-a)를 포함할 수 있다. 회로(200)는 또한 기준 구성 요소(225)와 플레이트(plate)(210) 및 셀 바닥(cell bottom)(215)을 포함하는 두 개의 도전성 단자들을 포함할 수 있는 커패시터(205)와 같은 논리 저장 구성 요소를 포함한다. 도 2의 예에서, 커패시터(205)의 단자들은 절연성 강유전성 재료로 분리되어있다. 상술한 바와 같이, 커패시터(205)를 충전 또는 방전함으로써, 즉 커패시터(205)의 강유전성 재료를 분극화(polarizing)함으로써 다양한 상태들이 저장될 수 있다.
커패시터(205)의 저장된 상태는 회로(200)에 나타난 다양한 요소들를 동작시킴으로써 판독되거나 감지될 수 있다. 도시된 바와 같이, 커패시터(205)는 디지털 라인(115-a)과 전자 통신한다. 따라서, 커패시터(205)는 선택 구성 요소(220)가 비활성화될 때 디지트 라인(115-a)으로부터 분리될 수 있고, 커패시터(205)는 강유전성 메모리 셀(105-a)을 선택하기 위해 선택 구성 요소(220)가 활성화될 때 디지트 라인(115-a)에 연결될 수 있다. 즉, 강유전성 메모리 셀(105-a)은 강유전성 커패시터(205)와 전자 통신하는 선택 구성 요소(220)를 사용하여 선택될 수 있고, 여기서 강유전성 메모리 셀(105-a)은 선택 구성 요소(220) 및 강유전성 커패시터(205)를 포함한다. 몇몇 경우에, 선택 구성 요소(220)는 트랜지스터일 수 있고, 그 동작은 트랜지스터 게이트에 전압을 인가함으로써 제어될 수 있으며, 여기서 인가된 전압은 트랜지스터의 임계 크기보다 큰 크기를 갖는다. 워드 라인(110-a)은 선택 구성 요소(220)를 활성화 할 수 있고; 예를 들어, 전압은 워드 라인(110-a)을 통해 트랜지스터 게이트에 인가될 수 있다.
커패시터(205)의 플레이트들 사이의 강유전성 물질로 인해, 이하에서보다 상세히 설명되는 바와 같이, 커패시터(205)는 디지트 라인(115-a)에 연결될 때 방전되지 않을 수 있다. 그 대신에, 플레이트(210)는 외부 전압에 의해 바이어싱(biasing)되어 커패시터(205) 상의 저장된 전하의 변화를 초래할 수 있다. 저장된 전하의 변화는 커패시터(205)의 논리 상태에 대응한다. 커패시터(205)에 인가되는 전압은 커패시터(205)의 전하를 변화시킨다. 저장된 전하의 변화는 메모리 셀(105-a)에 저장된 논리 상태를 결정하기 위해 감지 구성 요소(125-a)에 의해 기준(예를 들어, 기준 전압)과 비교될 수 있다.
메모리 셀(105-a)을 판독하는데 사용되는 특정 감지 방식 또는 프로세스는 많은 형태를 취할 수 있다. 일 예시에서, 디지트 라인(115-a)은 고유의 캐패시턴스를 가질 수 있고, 플레이트(210)에 인가된 전압에 응답하여 충전 또는 방전함에 따라 커패시터(205)가 비-제로(non-zero) 전압을 발생시킬 수 있다. 고유 커패시턴스는 치수를 포함한 디지트 라인(115-a)의 물리적 특성에 의존할 수 있다. 디지털 라인(115-a)은 많은 메모리 셀들(105)을 연결할 수 있어서 디지트 라인(115-a)은 무시할 수 없는 커패시턴스(예를 들어, pF의 순서로)를 초래하는 길이를 가질 수 있다. 디지트 라인(115-a)의 후속 전압은 커패시터(205)의 초기 논리 상태에 의존할 수 있고, 감지 구성 요소(125-a)는 이를 전압을 기준 구성 요소(225)에 의해 제공된 기준 전압과 비교할 수 있다. 예를 들어, 전압이 플레이트(210)에 인가될 수 있고, 셀 바닥(215)의 전압이 저장된 전하와 관련하여 변할 수 있다. 셀 바닥(215)에서의 전압은 감지 구성 요소(125-a)에서의 기준 전압과 비교될 수 있고, 기준 전압과의 비교는 인가된 전압에 기인하는 커패시터(205)의 전하의 변화를 나타낼 수 있고 따라서 메모리 셀(105-a)에 저장된 논리 상태를 나타낼 수 있다. 커패시터(205)에서의 전하와 전압 사이의 관계는 도 3을 참조하여 보다 상세히 설명된다.
감지하는 동안 능동 스위칭 구성 요소(도 4에 도시된 바와 같이)를 사용하여 디지트 라인을 가상 접지하는 것과 같은 다른 감지 프로세스들이 사용될 수 있다. 예를 들어, 디지트 라인(115-a)과 전자 통신하는 스위칭 구성 요소는 스위칭 구성 요소와 전자 통신하는 오프셋 커패시터를 충전 및 방전함으로써 디지트 라인(115-a)을 가상으로 접지하기 위해 활성화될 수 있다. 이러한 활성화 프로세스는 스위칭 구성 요소의 오프셋-예를 들어, 트랜지스터의 임계 전압의 오프셋의 변화를 보상할 수 있다. 스위칭 구성 요소가 활성화될 때, 강유전성 메모리 셀(105-a)을 선택하는 것에 기초하여 강유전성 커패시터(205)에 전압이 인가될 수 있다. 이것은 디지트 라인(115-a)이 가상적으로 접지되는 동안 강유전성 메모리 셀(105-a)과 전자 통신하는 감지 구성 요소(125-a)에 포함될 수 있는 감지 커패시터를 충전하게 할 수 있다. 어떤 경우에, 충전은 강유전성 메모리 셀(105-a)의 저장된 전하를 스위칭 구성 요소를 통해 감지 커패시터로 전달할 수 있는 메모리 셀(105-a)의 강유전성 커패시터(205)에 인가되는 전압에 기초한다.
저장된 상태를 감지하기 위해, 감지 커패시터의 전압은 기준 전압과 비교될 수 있다. 어떤 경우에는, 감지 커패시터의 전압을 기준 전압과 비교하는 단계는 감지 커패시터와 전자 통신하는 감지 증폭기를 활성화하는 단계를 포함한다. 일부 실시 예들에서, 감지 증폭기는 감지 구성 요소(125-a)의 일부이다. 기준 전압은 감지 증폭기와 전자 통신하는 기준 커패시터를 충전함으로써 발생할 수 있으며, 감지 증폭기는 감지 커패시터의 전압을 기준 커패시터의 전압과 비교할 수 있다.
메모리 셀(105-a)을 기록하기 위해, 전압이 커패시터(205)에 인가될 수 있다. 다양한 방법들이 사용될 수 있다. 예를 들어, 선택 구성 요소(220)는 커패시터(205)를 디지트 라인(115-a)에 전기적으로 연결하기 위해 워드 라인(110-a)을 통해 활성화 될 수 있다. 디지트 라인(115-a)을 통해 플레이트(210) 및 셀 바닥(215)의 전압을 제어함으로써 전압이 커패시터(205)에 인가될 수 있다. 논리 0을 기록하기 위해, 플레이트(210)는 하이(high) 값이 취해질 수 있고-즉, 양의 전압이 인가될 수 있고-셀 바닥(215)은 로우(low) 값이 취해질 수 있고-즉 접지에 연결되거나, 가상으로 접지되거나, 음의 전압이 인가될 수 있다. 논리 1을 기록하기 위해 반대의 프로세스가 수행된다-즉, 플레이트(210)는 로우 값이 취해지고, 셀 바닥(215)은 하이 값이 취해진다.
커패시터(205)의 판독 및 기록 동작은 강유전성 장치와 관련된 비-선형 특성의 결과일 수 있다. 도 3은 히스테리시스 곡선(hysteresis curves)(300-a 및 300-b)을 갖는 그러한 비-선형 특성의 예들을 도시한다. 히스테리시스 곡선(300-a 및 300-b)은 각각 본 발명의 다양한 실시 예들에 따른 강유전성 메모리 셀 기록 및 판독 프로세스의 예를 도시한다. 히스테리시스 곡선(300)은 전압 전위차(V)의 함수로서 강유전성 커패시터(예를 들어, 도 2, 도 4, 도 5 및 도 6의 커패시터들(205)에 저장된 전하(Q)를 나타낸다.
강유전성 물질은 자발적인(spontaneous) 전기적 분극을 특징으로 하며, 즉, 전기장이 없을 때 비-제로 전기 분극을 유지한다. 강유전성 물질의 예는 바륨 티타네이트(BaTiO3), 납 티타네이트(PbTiO3), 납 지르코늄 티타네이트(PZT), 스트론튬 비스무트 티탄산염(SBT) 등을 포함한다. 도 2 및 도 4 내지 도 6을 참조하여 기술된 커패시터들(205)을 포함하는, 기술된 강유전성 커패시터들은 이들 또는 다른 강유전성 물질들을 포함할 수 있다. 강유전성 커패시터 내의 전기 분극은 강유전성 재료의 표면에서 순 전하(net charge)를 초래하고 커패시터 단자들을 통해 반대 전하를 끌어 당긴다. 따라서, 전하가 강유전성 재료와 커패시터 단자들의 계면에 저장될 수 있다. 전기적 분극은 외부에서 인가된 전기장이 없을 때 비교적 긴 시간, 심지어 무기한으로 유지될 수 있기 때문에, 예를 들어 DRAM 어레이들에 채용된 커패시터와 비교하여 전하 누설(charge leakage)이 상당히 감소 될 수있다. 이는, 전술한 바와 같이, 리프레시 동작을 수행할 필요성을 감소시킬 수 있다.
히스테리시스 곡선(300)은 커패시터의 단일 단자의 관점에서 이해될 수 있다. 예로서, 강유전성 물질이 음의 분극을 갖는다면, 양 전하가 단자에 축적될 수 있다. 마찬가지로, 강유전성 물질이 양의 분극을 갖는다면, 음 전하가 단자에 축적될 수 있다. 또한, 히스테리시스 곡선(300)의 전압은 커패시터 양단의 전압 차를 나타내며 방향성을 나타낸다. 예를 들어, 해당 단자에 양의 전압을 인가하고 제2 단자를 접지 상태(또는 대략 제로 볼트 (0V))로 유지함으로써 양의 전압이 인가될 수 있다. 해당 단자를 접지 상태(또는 0V)로 유지하고, 제2 단자에 양의 전압을 인가함으로써 음의 전압이 인가될 수 있다-즉, 해당 단자를 음의 극성으로 만들기 위해 양의 전압을 인가할 수 있다. 유사하게, 히스테리시스 곡선(300)에 도시된 전압 차를 생성하기 위해 두 양의 전압들, 두 음의 전압들 또는 양 및 음 전압들의 임의의 조합이 적절한 커패시터 단자들에 인가될 수 있다.
히스테리시스 곡선(300-a)에 도시된 바와 같이, 강유전성 물질은 제로 전압 차로 양 또는 음의 분극을 유지할 수 있고, 두 가지 가능한 충전 상태들: 충전 상태(305) 및 충전 상태(310)를 초래할 수 있다. 도 3의 실시 예에 따르면, 충전 상태(305)는 논리 0을 나타내고 충전 상태(310)는 논리 1을 나타낸다. 일부 실시 예들에서, 각각의 충전 상태들의 논리 값들은 이해의 변화 없이 역전될 수 있다.
논리 0 또는 1은 강유전성 재료의 전기 분극을 제어함으로써 따라서 전압을 인가함으로써 커패시터 단자 상의 전하를 제어함으로써 메모리 셀에 기록될 수 있다. 예를 들어, 커패시터 양단에 순(net) 양의 전압(315)을 인가하면 충전 상태(charge state)(305-a)에 도달 할 때까지 전하가 축적된다. 전압(315)을 제거하면, 충전 상태(305-a)는 제로 전압 전위에서 충전 상태(305)에 도달할 때까지 경로(320)를 따른다. 유사하게, 충전 상태(310)는 순 음의 전압(325)을 인가함으로써 기록되며, 충전 상태(310-a)가 된다. 음의 전압(325)을 제거한 후에, 충전 상태(310-a)는 제로 전압에서 충전 상태(310)에 도달 할 때까지 경로(330)를 따른다. 충전 상태(305-a 및 310-a)는 잔여 분극(Pr) 값, 즉 외부 바이어스(예를 들어, 전압)를 제거할 때 잔류하는 분극(또는 전하)으로 지칭될 수도 있다. 보자 전압(coercive voltage)은 전하(또는 분극)가 0인 전압이다.
강유전성 커패시터의 저장된 상태를 판독하거나 감지하기 위해 전압이 커패시터 양단에 인가될 수 있다. 이에 응답하여, 저장된 전하는 변화하고, 변화의 정도는 초기 충전 상태에 따라 달라진다-즉, 커패시터의 저장된 전하가 변화하는 정도는 가변적이며, 충전 상태(305-b 또는 310-b)가 초기에 저장되었는지 여부에 의존한다. 예를 들어, 히스테리시스 곡선(300-b)은 두 개의 가능한 저장된 충전 상태들(305-b 및 310-b)을 도시한다. 순 전압(335)은 커패시터 양단에 인가될 수 있다. 양의 전압으로 도시되었지만, 전압(335)은 음일 수 있다. 전압(335)에 응답하여, 충전 상태(305-b)는 경로(340)를 따라갈 수 있다. 마찬가지로, 충전 상태(310-b)가 초기에 저장되면, 경로(345)를 따른다. 충전 상태(305-c) 및 충전 상태(310-c)의 최종 위치는 특정 감지 동작 및 회로를 포함하는 다수의 인자에 의존한다.
전술한 바와 같이, DRAM 메모리 셀을 판독하는 것은 저장된 논리를 저하시키거나 파괴시킬 수 있다. 그러나, 강유전성 메모리 셀은 판독 동작 후에 초기 논리 상태를 유지할 수 있다. 예를 들어, 충전 상태(305-b)가 저장되고 판독 동작이 수행되면, 충전 상태는 전압(335)이 제거된 후에, 예를 들어 경로(340)를 반대 방향으로 따름으로서, 초기 충전 상태(305-b)로 복귀할 수 있다.
일부 경우에, 판독 동작 동안 감지되는 전하는 메모리 셀의 디지트 라인의 고유 커패시턴스에 의존할 수 있다. 예를 들어, 메모리 셀의 강유전성 커패시터가 디지트 라인에 전기적으로 연결되고 전압(335)이 인가되면, 디지트 라인의 전압은 그 고유 캐패시턴스로 인해 상승할 수 있다. 따라서 감지 구성 요소에서 측정된 전압은 전압(335)과 같지 않을 수 있으며, 디지트 라인의 전압에 의존할 수 있다. 히스테리시스 곡선(300-b) 상의 최종 충전 상태들(305-c 및 310-c)의 위치는 디지트 라인의 캐패시턴스에 의존 할 수 있고, 부하-라인 분석(load-line analysis)을 통해 결정될 수 있다-즉 충전 상태들(305-c 및 310- c)은 디지트 라인 커패시턴스에 대해 정의될 수 있다. 결과적으로, 커패시터의 전압, 전압(350) 또는 전압(355)은 상이할 수 있고, 커패시터의 초기 상태에 의존할 수 있다.
디지트 라인이 판독 동작에 사용될 때-예를 들어, 디지트 라인이 가상으로 접지되지 않은 경우-디지트 라인의 결과 전압은 저장된 논리 상태에 따라 전압(335)과 전압(350) 사이의 차이 또는 전압(335)과 전압(355) 사이의 차이일 수 있다. 디지트 라인 전압을 기준 전압과 비교함으로써, 커패시터의 초기 상태가 결정될 수 있다. 예를 들어, 기준 전압은 디지트 라인 논리 0 및 논리 1 전압의 평균일 수 있다(예를 들어, [(전압(335)- 전압(350)) + (전압(335)-(355))] / 2). 비교 시, 감지된 디지트 라인 전압은 기준 전압보다 높거나 낮게 결정될 수 있다. 강유전성 셀의 값(즉, 논리 0 또는 1)은 비교에 기초하여 결정될 수 있다. 그러나 이 접근은 커패시터의 완전 충전이 추출되는 것을 허용하지 않을 수도 있다.
다른 감지 방식들이 가능하다. 예를 들어, 디지트 라인은 메모리 셀 감지 동안 0V로 유지될 수 있다. 그러한 경우, 충전 상태들(305-c 및 310-c)의 최종 위치는 디지트 라인 캐패시턴스와 독립적일 수 있다. 예를 들어, 디지트 라인은 스위칭 구성 요소의 활성화에 의해 감지 동작 동안 가상으로 접지될 수 있다. 그런 경우는, 충전 상태들(305-c 및 310-c)은 충전 상태(360)에서 함께 위치될 수 있고, 전체 또는 실질적으로 전체 전하(예를 들어, 거의 모든 전하)가 강유전성 메모리 셀로부터 추출될 수 있으며, 이는 충전 상태들(360 및 310-b)의 차이가 충전 상태들(310-c 및 310-b) 사이의 차이보다 더 큰 것으로 도시되어 있다. 이 전하는 감지 커패시터에 저장될 수 있고, 감지 커패시터의 전압은 메모리 셀의 저장된 상태를 결정하는데 사용될 수 있다. 이것은 디지트 라인의 고유 커패시턴스에 의존하는 감지 방식보다 감지 증폭기에서 더 높은 신호를 발생시킬 수 있다.
유사한 감지 방식이 결과에 거의 또는 전혀 차이가 없는 보다 작은 메모리 셀과 함께 사용될 수 있다. 이는 예를 들어, 메모리 셀 및 메모리 어레이의 스케일링 능력(scaling capability)을 증가시킬 수 있다. 그러나 위에서 언급한 것처럼, 메모리 배열과 그 구성 요소의 크기가 감소함에 따라 임계 오프셋과 같은 구성 요소 특성의 변동이 발생할 수 있다. 따라서, 메모리 어레이는 감지 동안 디지트 라인을 가상 접지하는 트랜지스터와 관련된 임계 전압의 오프셋을 보상하도록 동작될 수 있다. 또한, 메모리 어레이들은 임계 전압의 오프셋을 보상하기 위한 구성 요소들로 구성될 수 있다.
도 4는 본 발명의 다양한 실시 예에 따라 강유전성 메모리 셀 감지를 위한 오프셋 보상을 지원하는 예시적인 회로(400)를 도시한다. 회로(400)는 도 1 및 도 2를 참조하여 설명된 메모리 셀(105), 워드 라인(110), 디지트 라인(115) 및 감지 구성 요소(125)의 각각의 예일 수 있는 메모리 셀(105-b), 워드 라인(110-b), 디지트 라인(115-b), 및 감지 구성 요소(125-b)를 포함한다. 회로(400)는 또한 커패시터(205-a), 플레이트(210-a) 및 기준 구성 요소(225-a)를 포함하며, 이들 각각은 도 2를 참조하여 설명된 커패시터(205), 플레이트(210) 및 기준 구성 요소(225)의 예일 수 있다. 또한, 도 4의 실시 예에 따르면, 디지트 라인(115-b)은 고유 디지트 라인 커패시턴스(405)를 포함하고 스위치(440)를 통해 가상 접지(410)에 연결될 수 있다. 회로(400)는 또한 감지 커패시터(420), 기준 커패시터(425), 전압 소스(들)(430), 전압 소스(들)(435), 스위치들(440, 445, 450 및 455), 가상 접지(460), 오프셋 커패시터(465), 및 전압 소스(470)를 포함한다. 몇몇 경우들에서, 전압 소스(470)는 오프셋 커패시터(465)를 충전 및 방전하여 스위칭 구성 요소(415)를 활성화시킬 수 있으며, 스위칭 구성 요소(415)는 디지트 라인(115-b)을 사실상 접지시킬 수 있으며, 따라서 메모리 셀(105-b)의 감지 동안 커패시터(205-a)로부터 감지 커패시터로(420)의 완전한 또는 실질적으로 완전한 전하의 전달을 가능하게 한다.
기준 컴포넌트(225-a)는 기준 신호를 발생 또는 생성하도록 구성될 수 있고, 어떤 경우에는, 기준 셀로서 동작하는 하나 이상의 강유전성 메모리 셀들(105)을 동작시키는 회로를 포함할 수 있다. 일부 실시 예에서, 기준 구성 요소(225-a)는 메모리 셀(105-c), 워드 라인(110-c) 및 기준 디지트 라인(115-c)을 포함하고, 이들은 도 1 및 도 2를 참조하여 기술된 메모리 셀(105), 워드 라인(110) 및 디지트 라인(115)의 예일 수 있다. 기준 구성 요소(225-a)는 또한 커패시터(205-b) 및 플레이트(210-b)를 포함할 수 있고, 이들 각각은 도 2를 참조하여 설명된 커패시터(205) 및 플레이트(210)의 예일 수 있다. 또한, 도 4의 실시 예에 따르면, 기준 디지트 라인(115-c)은 고유의 기준 디지트 라인 커패시턴스(405-a)를 포함한다. 기준 구성 요소(225-a)는 또한 스위치들(440-a, 445-a, 450-a 및 455-a), 가상 접지(460-a) 및 오프셋 커패시터(465-a)를 포함할 수 있다. 몇몇 경우에, 오프셋 커패시터들(465 및 465-a)은 전압 소스, 예를 들어 전압 소스(470)에 공통 접속될 수 있다.
디지트 라인(115-b) 및 기준 디지트 라인(115-c)은 각각 고유의 디지트 라인 커패시턴스(405 및 405-a)로 표현되는 고유 커패시턴스를 가질 수 있다. 도 4의 실시 예에서, 고유의 디지트 라인 커패시턴스들(405, 405-a)은 전기 장치가 아니다-예를 들어, 그것은 2-단자 커패시터가 아닐 수도 있다. 대신에, 고유 디지트 라인 커패시턴스(405 및 405-a)는 디지트 라인(115-b) 및 기준 디지트 라인(115-c)의 치수를 포함하는 물리적 특성에 의존할 수 있다.
가상 접지(410)는 디지트 라인(115-b)에 가상 접지를 제공할 수 있다. 가상 접지(410)는 스위치(440)를 통해 디지트 라인(115-b)으로부터 분리될 수 있다. 일부 예에서, 스위치들(440, 445, 450 및 455)은 트랜지스터들일 수 있다. 스위칭 구성 요소(415)는 감지 커패시터(420) 및 디지트 라인(115-b)과 직렬로 연결된 트랜지스터일 수 있다. 어떤 경우에는, 트랜지스터는 p-형 FET를 포함한다. 감지 커패시터(420) 및 기준 커패시터(425)는 메모리 셀(105-b)이 감지될 때 전하를 저장하도록 구성된 커패시터일 수 있다. 몇몇 경우에, 감지 커패시터(420) 및 기준 커패시터(425)는 동일한 커패시턴스를 가질 수 있다-예를 들어, 감지 커패시터(420) 및 기준 커패시터(425)는 패럿(farads)으로 측정된 공통 값 또는 정격(rating)을 가질 수 있다. 기준 커패시터(425)는 기준 구성 요소(225-a)과 전자 통신할 수 있다. 어떤 경우에는, 기준 구성 요소(225-a)에 의해 생성된 전하가 기준 커패시터(425)에 저장될 수 있다.
감지 구성 요소(125-b)는 메모리 셀(105-b)의 저장된 상태를 결정할 수 있다. 감지 구성 요소(125-b)는 감지 증폭기일 수 있거나 감지 증폭기를 포함할 수 있다. 일부 실시 예에서, 감지 구성 요소(125-b)는 전압 소스(들)(430 및 435)에 의해 동작된다. 센스 구성 요소(125-b)은 또한, 도 4의 예에서는 도시되지 않았지만, 감지 커패시터(420)를 포함할 수 있다.
스위칭 구성 요소(415)가 비활성화 상태, 즉 디지트 라인(115-b)이 감지 커패시터(420)로부터 전기적으로 절연되어 있는 동안 충전 전압은 전압 소스(들)(430 또는 435)에 의해 감지 커패시터(420)에 인가될 수 있다. 일부 예에서, 스위치(445)는 개방되어 디지트 라인(115-b)을 감지 커패시터(420)로부터 전기적으로 절연시킬 수 있다. 감지 커패시터(420)에 인가된 충전 전압은 음의 값일 수 있다. 감지 커패시터(420)는 전압 소스(들)(430 또는 435)로부터 전기적으로 절연될 수 있다. 감지 커패시터(420)를 충전하는 것은 메모리 셀(105-b)을 감지하기 전에 발생할 수 있다.
도시된 바와 같이, 강유전성 메모리 셀(105-b)은 디지트 라인(115-b)과 전자 통신 상태에 있다. 디지트 라인(115-b)과 또한 전자 통신하는 스위칭 구성 요소(415)는 디지트 라인(115-b)을 가상으로 접지하기 위해 활성화될 수 있다. 몇몇 실시 예에서, 스위칭 소자(415)는 p-형 FET이고, 오프셋 커패시터(465)는 p-형 FET의 게이트와 전자 통신한다. 스위칭 구성 요소(415)는 또한 스위치(455)를 통해 가상 접지(460)에 접속될 수 있다. 스위칭 구성 요소가 p-타입 FET인 일부 실시 예에서, FET의 게이트는 스위치(450)를 통해 FET의 드레인(drain)과 전자 통신할 수 있다. 디지트 라인(115-b)을 가상으로 접지하기 위해 스위칭 구성 요소(415)를 활성화시키는 것은 전압 소스(470)로 오프셋 커패시터(465)를 충전 및 방전하는 단계를 포함할 수 있다.
강유전성 메모리 셀(105-b)은 강유전성 커패시터(205-a)와 전자 통신하는 선택 구성 요소(220-a)를 사용하여 선택될 수 있고, 강유전성 메모리 셀(105-b)은 선택 구성 요소(220-a) 및 강유전성 커패시터(205-a)를 포함한다. 예를 들어, 선택 구성 요소(220-a)는 트랜지스터(예를 들어, FET)일 수 있고 워드 라인(110-b)을 사용하여 트랜지스터의 게이트에 인가된 전압에 의해 활성화될 수 있다.
스위칭 구성 요소(415)가 활성화 될 때, 강유전성 메모리 셀(105-b)의 선택에 기초하여 강유전성 커패시터(205-a)에 전압이 인가될 수 있다. 예를 들어, 플레이트(210-a)를 사용하여 전압이 인가될 수 있다. 이것은 디지트 라인(115-b)이 가상으로 접지되는 동안 강유전성 메모리 셀(105-b)과 전자 통신하는 센스 커패시터(420)가 충전되도록 할 수 있다. 따라서, 충전은 메모리 셀(105-b)의 강유전성 커패시터(205-a)에 인가되는 전압에 기초할 수 있고, 강유전성 메모리 셀(105-b)의 저장된 전하를 스위칭 구성 요소(415)를 통해 감지 커패시터(420)로 전달하게 한다.
감지 커패시터(420)의 전압은 기준 전압과 비교될 수 있다. 몇몇 경우에, 감지 커패시터(420)의 전압을 기준 전압과 비교하는 것은 감지 커패시터(420)와 전자 통신하는 감지 구성 요소(125-b)를 활성화하는 것을 포함한다. 몇몇 경우들에서, 감지 구성 요소(125-b)는 감지 증폭기이거나 또는 이를 포함한다. 기준 전압은 감지 구성 요소(125-b)와 전자 통신하는 기준 커패시터(425)를 충전함으로써 초래될 수 있고, 감지 구성 요소(125-b)는 감지 커패시터(420)의 전압을 기준 커패시터(425)의 전압과 비교할 수 있다.
회로(400)의 예시적인 동작은 스위치들(440, 450 및 455)을 닫고, 스위치(445)를 개방하는 것을 포함할 수 있다. 스위치(440)를 닫는 것은 초기에 디지트 라인(115-b)을 접지시킨다. 스위치(475)는 닫힐 수 있고 감지 커패시터(420)는 전압 소스(430)를 사용하여 충전될 수 있다; 그 후 스위치(475)가 개방될 수 있다. 오프셋 커패시터의 제2 단자가 가상 접지(460)와 전자 통신하는 동안 전압 소스(470)는 오프셋 커패시터(465)에 양의 전압을 인가할 수 있다. 스위치(455)는 개방될 수 있고 전압 소스(470)는 커패시터(465)를 방전하기 위해 제로 전압을 오프셋 커패시터(465)에 인가할 수 있다. 이는, 스위칭 구성 요소(415)로, 예를 들어 p-형 FET일 수 있는 FET의 게이트로, 전하의 전송을 초래할 수 있다. FET는 다이오드로서 접속될 수 있기 때문에, 결과적인 평형 전압은 대략적으로 FET의 임계 전압일 수 있다. 스위치들(440, 450 및 455)은 개방될 수 있고 스위치(445)는 폐쇄될 수 있다. 워드 라인(110-b)은 메모리 셀(105-b)의 선택 구성 요소(220-a)를 활성화할 수 있고 플레이트(210-a)는 강유전성 커패시터(205-a)에 전압을 인가할 수 있다. 이는, 디지트 라인(115-b)이 스위칭 구성 요소(415)에 의해 가상으로 접지되는 동안, 감지 구성 요소(420)로 전하 전달을 초래할 수 있다.
기준 구성 요소(225-a)는 유사한 방식으로 동작될 수 있다. 예를 들어, 스위치들(440-a, 450-a 및 455-a)은 폐쇄될 수 있고 스위치(445-a)는 개방될 수 있다. 스위치(440-a)의 폐쇄는 초기에 디지트 라인(115-b)을 접지시킨다. 스위치(475-a)는 폐쇄될 수 있고 기준 커패시터(425)는 전압 소스(430)를 사용하여 충전될 수 있다; 스위치(475-a)가 그 후 개방될 수 있다. 전압 소스(470)는 오프셋 커패시터들(465 및 465-a)에 공통 접속될 수 있고, 오프셋 커패시터(465-a) 제2 단자가 가상 접지(460-a)와 전자 통신하는 동안 오프셋 커패시터(465-a)에 양의 전압을 인가할 수 있다. 스위치(455-a)는 개방될 수 있고 전압 소스(470)는 제로 전압을 오프셋 커패시터(465-a)에 인가할 수 있다. 이는, 스위칭 구성 요소(415), 예를 들어 FET(415-a)의 게이트로의 전하 전달을 초래할 수 있다. 몇몇 경우들에서, FET(415-a)의 임계 전압은 FET(415)의 임계 전압과 동일하지 않다. FET는 다이오드로서 접속될 수 있기 때문에, 결과의 평형 전압은 대략 FET(415-a)의 임계 전압일 수 있다. 따라서, 공통 전압을 오프셋 커패시터들(465, 465-a)에 인가함으로써, 임계 전압들이 동일하지 않은 경우에도, FET(415 및 415-a)의 각각의 임계 전압은 FET(415 및 415-a)에 인가될 수 있다.
스위치들(440-a, 450-a 및 455-a)은 그 후 개방될 수 있고 스위치(445-a)는 닫힐 수 있다. 워드 라인(110-c)은 기준 메모리 셀(105-c)의 선택 구성 요소(220-b)를 활성화할 수 있고, 플레이트(210-b)는 강유전성 커패시터(205-b)에 전압을 인가할 수 있다. 이는, 기준 디지트 라인(115-c)이 스위칭 구성 요소(415-a)에 의해 가상으로 접지되는 동안 기준 커패시터(425)로 전하 전달을 초래할 수 있다.
도 5는 본 발명의 다양한 실시 예에 따라 메모리 셀 감지 동안 오프셋 보상 없이 강유전성 메모리 셀을 동작시키기 위한 타이밍 다이어그램(500)을 도시한다. 타이밍 다이어그램(500)은 축(505) 상의 전압 및 축(510) 상의 시간을 나타낸다. 따라서, 시간의 함수로서 다양한 구성 요소들의 전압은 타이밍 다이어그램(500) 상에 표시된다. 예를 들어, 타이밍 다이어그램(500)은 워드 라인 전압(515), 플레이트 전압(520), 디지트 라인 전압(525) 및 감지 커패시터 전압(530)을 포함한다. 타이밍 다이어그램(500)은 오프셋 보상 없이 메모리 셀 감지의 예시적인 동작을 나타낸다. 도 5는 선행 도면들의 구성 요소들을 참조하여 아래에서 설명된다.
도 4에서 논의된 바와 같이, 감지 커패시터(420)는 감지 커패시터 전압(530)에 의해 도시된 바와 같이, 처음에는 음의 전압으로 충전될 수 있다. 워드 라인 전압(515)은 강유전성 메모리 셀(105)과 관련된 워드 라인(110)에 인가될 수 있다. 플레이트 전압(520)은 강유전성 메모리 셀(105)의 플레이트(210)에 인가될 수 있다. 디지트 라인 전압(525)은 초기에는 0 일 수 있지만, 플레이트 전압(520)이인가 된 후에 0이 아닌 전압으로 상승할 수 있다. 디지트 라인 전압(525)의 상승은 완전하게 활성화되지 않은 도 4의 스위칭 구성 요소(415)와 같은 스위칭 구성 요소에 기인할 수 있다.
예를 들어, 스위칭 구성 요소(415)가 FET이고 적절한 임계 전압이 인가되지 않은 예에서, 디지트 라인이 전압이 증가할 때까지는 FET가 활성화되지 않을 수 있다. 디지트 라인 전압(525)이 스위칭 구성 요소를 활성화시키기에 충분하게 증가하면, 전하가 감지 커패시터(420)로 전달되어 감지 커패시터 전압(530)의 변화를 초래할 수 있다. 감지 커패시터 전압(530)에서의 변화는 메모리 셀(105)의 논리 상태에 의존할 수 있다. 예를 들어, 논리 0이 저장되면, 감지 커패시터 전압(530)은 감지 커패시터 전압(530-a)으로 변할 수 있다. 논리 1이 저장되면, 감지 커패시터 전압(530)은 감지 커패시터 전압(530-b)으로 변할 수 있다. 감지 커패시터 전압(530-a)과 감지 커패시터 전압(530-b) 사이의 차이는 감지 윈도우(sense window)(535)로 알려질 수 있다. 저장된 논리 상태는 감지 커패시터 전압(530-a 또는 530-b)을 기준 전압과 비교함으로써 결정될 수 있다. 예를 들어, 기준 전압은 감지 커패시터 전압(530-a)과 감지 커패시터 전압(530-b) 사이의 값이다. 디지트 라인 전압(525)의 상승은 메모리 셀(105)로부터 모든 전하가 추출되지 않았음을 암시할 수 있기 때문에 감지 윈도우(535)는 디지트 라인 전압(525)이 0 볼트로 유지되는 경우보다 작을 수 있다.
도 6은 본 발명의 다양한 실시 예에 따라 강유전성 메모리 셀 감지를 위한 오프셋 보상을 지원하는 강유전성 메모리 셀을 동작시키기 위한 타이밍 다이어그램(600)을 도시한다. 타이밍 다이어그램(600)은 축(505-a) 상의 전압 및 축(510-a)상의 시간을 나타낸다. 따라서, 시간의 함수로서의 다양한 구성 요소들의 전압이 타이밍 다이어그램(600) 상에 표시된다. 예를 들어, 타이밍 다이어그램(600)은 워드 라인 전압(515-a), 플레이트 전압(520-a), 디지트 라인 전압(525-a) 및 감지 커패시터 전압(530)을 포함한다. 타이밍 다이어그램(600)은, 도 4에서 설명된 회로와 같은, 오프셋 보상을 갖는 메모리 셀 감지의 예시적인 동작을 나타낸다. 도 6은 선행 도면들의 구성 요소들을 참조하여 아래에서 설명된다.
도 4에서 논의된 바와 같이, 감지 커패시터(420)는 감지 커패시터 전압(530)에 의해 도시된 바와 같이, 처음에는 음의 전압으로 충전될 수 있다. 워드 라인 전압(515-a)은 강유전성 메모리 셀(105)과 관련된 워드 라인(110)에 인가될 수 있다. 플레이트 전압(520-a)은 강유전성 메모리 셀(105)의 플레이트(210)에 인가될 수 있다. 디지트 라인 전압(525-a)은 이전에 논의된 바와 같이 감지 동안 거의 제로이거나 사실상 접지될 수 있다. 예를 들어, 스위칭 구성 요소(415)는 감지 동안 디지트 라인을 가상 접지할 수 있다. 따라서 스위칭 구성 요소(415)의 임계 전압의 오프셋은 도 4에서 설명된 바와 같이 보상될 수 있다. 몇몇 경우에, 디지트 라인 전압(525-a)은 일시적으로 제로로부터 벗어난다.
워드 라인 전압(515-a) 및 플레이트 전압(520-a)이 인가되는 반면 대략 0V의 디지트 라인 전압(525-a)에서, 전하가 감지 커패시터(420)로 전달되어 감지 커패시터 전압(530)의 변화를 초래할 수 있다. 전술한 바와 같이, 감지 커패시터 전압(530)에서의 변화는 메모리 셀(105)의 논리 상태에 의존할 수 있다. 예를 들어, 논리 0이 저장되면, 감지 커패시터 전압(530)은 감지 커패시터 전압(530-c)으로 변할 수 있다. 논리 1이 저장되면, 감지 커패시터 전압(530)은 감지 커패시터 전압(530-d)으로 변할 수 있다. 감지 커패시터 전압(530-c)과 감지 커패시터 전압(530-d) 사이의 차이는 감지 윈도우(535-a)일 수 있다. 감지 윈도우(535-a)는 회로가 디지트 라인을 가상으로 접지하는 것에 기초하여 추출된 저장된 전하의 더 큰 부분으로 인해 스위칭 구성 요소(415)(도 5에 도시 된 바와 같이)의 임계 오프셋의 보상 없이 동작하는 경우보다 경우 보다 더 클 수 있다. 저장된 논리 상태는 감지 커패시터 전압(530-c 또는 530-d)을 기준 전압과 비교함으로써 결정될 수 있다. 예를 들어, 기준 전압은 감지 커패시터 전압(530-c)과 감지 커패시터 전압(530-d) 사이의 값일 수 있다.
도 7은 본 발명의 다양한 실시 예에 따라 강유전성 메모리 셀 감지를 위한 오프셋 보상을 지원하는 메모리 어레이(100-a)의 블록 다이어그램(700)을 도시한다. 메모리 어레이(100-a)는 전자 메모리 장치라 불릴 수 있으며, 메모리 제어기(140-a) 및 메모리 셀(105-d)을 포함할 수 있고, 이들은 도 1, 도 2 및 도 4를 참조하여 설명된 메모리 제어기(140) 및 메모리 셀(105)의 예일 수 있다. 메모리 제어기(140-a)는 바이어싱(biasing) 구성 요소(710) 및 타이밍(timing) 구성 요소(715)를 포함 할 수 있고 도 1 내지 도 6에서 설명된 바와 같이 메모리 어레이(100-a)를 동작시킬 수 있다. 메모리 제어기(140-a)는 워드 라인(110-d), 디지트 라인(115-d), 감지 구성 요소(125-c), 플레이트(210-c), 기준 구성 요소(225-b) 및 스위칭 컴포넌트(415-b)와 전자 통신할 수 있고, 이들은 도 1, 2, 4 내지 6을 참조하여 설명된 워드 라인(110), 디지트 라인(115), 감지 구성 요소(125), 플레이트(210), 기준 구성 요소(225) 및 스위칭 구성 요소(415)의 예일 수 있다.
일부 실시 예에서, 스위칭 구성 요소(415-b)는 상술한 바와 같이 디지트 라인(115-d)과 전자 통신한다. 스위칭 구성 요소(415-b)는 또한 도 4에 도시되고 설명된 바와 같이 오프셋 커패시터(도시되지 않음)와 전자 통신할 수 있다. 오프셋 커패시터는 메모리 제어기(140-a)에 의해 동작될 수 있다. 메모리 어레이(100-a)는 또한 래치(latch)(725)를 포함할 수 있다. 메모리 어레이(100-a)의 구성 요소들은 서로 전자 통신할 수 있고 도 1 내지 6을 참조하여 설명된 기능들을 수행할 수 있다.
메모리 제어기(140-a)는 워드 라인(110-d), 감지 구성 요소(125-c), 플레이트(210-c), 기준 구성 요소(225-b) 또는 스위칭 구성 요소(415-b)를 이들 다양한 노드들에 전압을 인가함으로써 활성화하도록 구성될 수 있다. 예를 들어, 바이어싱 구성 요소(710)는 전술한 바와 같이 메모리 셀(105-d)을 판독 또는 기록하도록 메모리 셀(105-d)을 동작시키는 전압을 인가하도록 구성될 수 있다. 몇몇 경우들에서, 메모리 제어기(140-a)는 도 1을 참조하여 설명된 바와 같이, 행 디코더, 열 디코더, 또는 둘 모두를 포함할 수 있다. 이는 메모리 제어기(140-a)가 하나 이상의 메모리 셀들(105)에 액세스할 수 있게 한다. 바이어싱 구성 요소(710)는 또한 감지 구성 요소(125-c)에 대한 기준 신호를 생성하기 위해 전압 전위를 기준 구성 요소(225-b)에 제공할 수 있다. 부가적으로, 바이어싱 구성 요소(710)는 감지 구성 요소(125-c)의 동작을 위한 전압 전위를 제공할 수 있다. 일부 경우, 메모리 제어기(140-a)는 스위칭 구성 요소(415-b)의 임계 오프셋을 보상하기 위해 스위칭 구성 요소(415-b)와 전자 통신하는 오프셋 커패시터를 충전 및 방전할 수 있다.
일부 실시 예에서, 메모리 제어기(140-a)는 타이밍 구성 요소(715)를 사용하여 그 동작을 수행할 수 있다. 예를 들어, 타이밍 구성 요소(715)는 본 명세서에서 논의된 판독 및 기록과 같은 메모리 기능을 수행하기 위한 스위칭 및 전압 인가를 위한 타이밍을 포함하여 다양한 워드 라인 또는 플레이트 바이어싱의 타이밍을 제어할 수 있다. 일부 경우, 타이밍 구성 요소(715)는 바이어싱 구성 요소(710)의 동작을 제어할 수 있다.
기준 구성 요소(225-b)는 감지 구성 요소(125-c)에 대한 기준 신호를 생성할 수 있다. 기준 구성 요소(225-b)는, 예를 들어, 기준 신호를 생성하도록 특별히 구성된 회로를 포함할 수 있다. 어떤 경우에는, 기준 구성 요소(225-b)는 또 다른 강유전성 메모리 셀이다. 일부 예에서, 기준 구성 요소(225-b)는, 도 3을 참조하여 설명된 바와 같이, 두 감지 전압들 사이의 값을 갖는 전압을 출력하도록 구성된다. 또는 기준 구성 요소(225-b)는 가상 접지 전압, 즉 대략 0V를 출력하도록 설계될 수 있다.
감지 구성 요소(125-c)는 메모리 셀(105-d)로부터의 신호(디지트 라인(115-d)을 통해)를 기준 구성 요소(225-b)로부터의 기준 신호와 비교할 수 있다. 논리 상태를 결정할 때, 감지 구성 요소(125-c)는 메모리 어레이(100-a)를 사용하는 전자 장치의 동작들에 따라 사용될 수 있는 래치(latch)(725)에 출력을 저장할 수 있다.
도 8은 본 발명의 다양한 실시 예에 따라 강유전성 메모리 셀 감지를 위한 오프셋 보상을 지원하는 시스템(800)의 다이어그램을 도시한다. 시스템(800)은 다양한 구성 요소들을 연결하거나 물리적으로 지원하기 위해 인쇄 회로 기판일 수 있거나 이를 포함할 수 있는 장치(805)를 포함할 수 있다. 장치(805)는 도 1 및 도 7에서 설명된 메모리 어레이(100)의 예일 수 있는 메모리 어레이(100-b)를 포함할 수 있다. 메모리 어레이(100-b)는 메모리 제어기(140-b) 및 메모리 셀(들) (105-e)을 포함할 수 있고, 이들은 도 1 및 도 7을 참조하여 설명된 메모리 제어기(140) 및 도 1 내지 도 7을 참조하여 설명된 메모리 셀(105)의 예일 수 있다. 장치(805)는 또한 프로세서(810), BIOS 구성 요소(815), 주변 구성 요소(들)(820) 및 입력/출력 제어 구성 요소(825)를 포함할 수 있다. 장치(805)의 구성 요소들은 버스(830)를 통해 서로 전자 통신할 수 있다.
프로세서(810)는 메모리 제어기(140-b)를 통해 메모리 어레이(100-b)를 동작 시키도록 구성될 수 있다. 몇몇 경우들에서, 프로세서(810)는 도 1 및 도 7을 참조하여 기술된 메모리 제어기(140)의 기능들을 수행할 수 있다. 예를 들어, 메모리 제어기(140-b)는 메모리 셀(105-e) 내의 저장된 전하를 추출하기 위해 디지트 라인(115)을 가상 접지할 수 있는 스위칭 구성 요소를 활성화하기 위해 오프셋 커패시터(465)를 충전 및 방전할 수 있다. 다른 경우에, 메모리 제어기(140-b)는 프로세서(810)에 통합될 수 있다. 프로세서 (810)는 범용 프로세서, 디지털 신호 프로세서 (DSP), 주문형 집적 회로(ASIC), 필드-프로그래머블 게이트 어레이(FPGA) 또는 다른 프로그래머블 논리 장치, 이산 게이트 또는 트랜지스터 논리, 이산 하드웨어 구성 요소이거나, 또는 이러한 유형의 구성 요소들의 조합 일 수 있고, 프로세서(810)는 강유전성 메모리 셀 감지를 위한 오프셋 보상을 포함하여 여기에 설명된 다양한 기능을 수행할 수 있다. 예를 들어, 프로세서(810)는 메모리 어레이(100-b)에 저장된 컴퓨터-판독 가능 명령어를 실행하여 장치(805)가 다양한 기능 또는 태스크를 수행하도록 할 수 있다.
BIOS 구성 요소(815)는 시스템(800)의 다양한 하드웨어 구성 요소들을 초기화 및 실행할 수 있는, 펌웨어(firmware)로서 동작되는 BIOS(basic input/output system)를 포함하는 소프트웨어 구성 요소일 수 있다. BIOS 구성 요소(815)는 또한 다양한 구성 요소들, 예를 들어 주변 구성 요소들(820), 입력/출력 구성 요소(825) 등과 프로세서(810) 사이의 데이터 흐름을 관리할 수 있다. BIOS 구성 요소(815)는 판독-전용 메모리(ROM), 플래시 메모리, 또는 임의의 다른 비-휘발성 메모리에 저장된 프로그램 또는 소프트웨어를 포함할 수 있다.
주변 구성 요소(들)(820)은 장치(805)에 통합된 임의의 입력 또는 출력 장치들 또는 그러한 장치들에 대한 인터페이스일 수 있다. 예를 들면 디스크 제어기, 사운드 제어기, 그래픽 제어기, 이더넷 제어기, 모뎀, USB 제어기, 직렬 또는 병렬 포트 또는 PCI(Peripheral Component Interconnect) 또는 AGP(Accelerated Graphics Port) 슬롯과 같은 주변 카드 슬롯을 포함할 수 있다.
입력/출력 제어 구성 요소(825)는 프로세서(810)와 주변 구성 요소(들)(820), 입력(835) 또는 출력(840) 사이의 데이터 통신을 관리할 수 있다. 입력/출력 제어 구성 요소(825)는 또한 장치(805)에 통합되지 않은 주변 장치들을 관리할 수 있다. 몇몇 경우들에서, 입력/출력 제어 구성 요소(825)는 외부 주변 장치에 대한 물리적 연결 또는 포트를 나타낼 수 있다.
입력(835)은 장치(805) 또는 그 구성 요소들에 입력을 제공하는 장치(805) 외부의 장치 또는 신호를 나타낼 수 있다. 이는 다른 장치들과의 또는 다른 장치들 사이의 사용자 인터페이스 또는 인터페이스를 포함할 수 있다. 몇몇 경우들에서, 입력(835)은 주변 구성 요소(들)(820)을 통해 장치(805)와 인터페이스하는 주변 장치일 수 있거나 입력/출력 구성 요소(825)에 의해 관리될 수 있다.
출력(840)은 장치(805) 또는 그 구성 요소들 중 임의의 것으로부터 출력을 수신하도록 구성된 장치(805) 외부의 장치 또는 신호를 나타낼 수 있다. 출력(840)의 예들은 디스플레이, 오디오 스피커, 인쇄 장치, 다른 프로세서 또는 인쇄 회로 기판 등을 포함할 수 있다. 몇몇 경우에, 출력(840)은 주변 구성 요소(들)(820)을 통해 장치(805)와 인터페이싱하는 주변 장치일 수 있거나 입력/출력 장치(825)에 의해 관리될 수 있다.
메모리 제어기(140-b), 장치(805), 및 메모리 어레이(100-b)의 구성 요소들은 그들의 기능을 수행하도록 설계된 회로로 구성될 수 있다. 이는 본 명세서에서 설명된 기능들을 수행하도록 구성된, 예를 들어, 도전성 라인들, 트랜지스터들, 커패시터들, 인덕터들, 레지스터들, 증폭기들 또는 다른 활성 또는 비활성 요소들와 같은 다양한 회로 요소들을 포함할 수 있다.
도 9는 본 발명의 다양한 실시 예에 따라 오프셋 보상을 갖는 강유전성 메모리 셀을 동작시키는 방법(900)을 도시한 흐름도이다. 방법(900)의 동작들은 도 1 내지 도 8을 참조하여 설명된 메모리 어레이(100)에 의해 구현될 수 있다. 예를 들어, 방법(900)의 동작들은 도 1, 도 7 및 도 8을 참조하여 설명된 메모리 제어기(140)에 의해 수행될 수 있다. 일부 예에서, 메모리 제어기(140)는 메모리 어레이(100)의 기능 요소들을 제어하여 아래에 설명된 기능들을 수행하기 위해 코드들의 세트(set of codes)를 실행할 수 있다. 부가적으로 또는 대안으로, 메모리 제어기(140)는 특정-목적 하드웨어(special-purpose hardware)를 사용하여 이하에 설명되는 기능들 중 일부 또는 전부를 수행할 수 있다.
블록(905)에서, 본 방법은 도 1 내지 도 6을 참조하여 설명된 강유전성 메모리 셀과 전자 통신하는 디지트 라인을 가상으로 접지하는 단계를 포함할 수 있다. 특정 실시 예에서, 블록(905)의 동작은 도 1, 도 7 및 도 8을 참조하여 설명된 바와 같이, 메모리 제어기(140)에 의해 수행될 수 있다.
블록(910)에서, 본 방법은 도 1 내지 도 6을 참조하여 설명된 바와 같이 스위칭 구성 요소와 전자 통신하는 오프셋 커패시터를 방전하는 단계를 포함할 수 있다. 특정 실시 예에서, 블록(910)의 동작은 도 1, 도 4, 도 7 및 도 8을 참조하여 설명된 바와 같이 메모리 제어기(140) 또는 전압 소스(470)에 의해 수행될 수 있다. 오프셋 커패시터를 방전시키는 것은 스위칭 구성 요소에 임계 전압을 인가할 수 있다.
블록(915)에서, 상기 방법은 강유전성 메모리 셀의 저장된 전하를 스위칭 구성 요소를 통해 감지 커패시터로 전달하는 단계를 포함할 수 있고, 도 1 내지도 6을 참조하여 설명한 바와 같이 디지트 라인이 가상으로 접지되고 오프셋 커패시터가 방전된 후에 저장된 전하가 전달된다. 특정 예에서, 블록(915)의 동작은 도 1, 도 7 및 도 8을 참조하여 설명된 바와 같이, 메모리 제어기(140) 및 감지 커패시터(420)에 의해 수행될 수 있다.
도 10은 본 발명의 다양한 실시 예에 따라 오프셋 보상을 갖는 강유전성 메모리 셀을 동작시키는 방법(1000)을 도시 한 흐름도이다. 방법(1000)의 동작은 도 1 내지 도 8을 참조하여 설명된 메모리 어레이(100)에 의해 구현될 수 있다. 예를 들어, 방법(1000)의 동작들은 도 1, 도 7 및 도 8을 참조하여 설명된 메모리 제어기(140)에 의해 수행될 수 있다. 일부 예에서, 메모리 제어기(140)는 메모리 어레이(100)의 기능 요소들을 제어하여 아래에 설명된 기능들을 수행하기 위해 코드들의 세트를 실행할 수 있다. 부가적으로 또는 대안으로, 메모리 제어기(140)는 특정-목적 하드웨어를 사용하여 이하에서 설명되는 기능들을 수행할 수 있다.
블록(1005)에서, 본 방법은 도 1 내지 도 6을 참조하여 설명된 바와 같이 강유전성 메모리 셀과 전자 통신하는 디지트 라인을 가상으로 접지하는 단계를 포함할 수 있다. 특정 실시 예에서, 블록(1005)의 동작은 도 1, 도 7 및 도 8을 참조하여 설명된 바와 같이, 메모리 제어기(140)에 의해 수행될 수 있다.
블록(1010)에서, 본 방법은 도 1 내지 도 6을 참조하여 설명한 바와 같이 p-형 FET와 전자 통신하는 오프셋 커패시터를 방전시킴으로써 p-형 FET를 활성화시키는 단계를 포함할 수 있다. 특정 실시 예에서, 블록(1010)의 동작은 도 1, 도 7 및 도 8을 참조하여 설명된 바와 같이, 메모리 제어기(140)에 의해 수행될 수 있다. 오프셋 커패시터를 방전시켜 스위칭 구성 요소에 임계 전압을 인가할 수 있다. 몇몇 경우들에서, 오프셋 커패시터의 커패시턴스는 p-형 FET의 임계 전압에 기초할 수 있다.
블록(1015)에서, 본 방법은 도 1 내지 도 6을 참조하여 설명된 바와 같이 가상 접지에서 디지트 라인을 유지하는 단계를 포함할 수 있다. 특정 예들에서, 블록(1015)의 동작들은 도 1, 도 7 및 도 8을 참조하여 설명된 바와 같이, 메모리 제어기(140)에 의해 수행될 수 있다. 몇몇 경우에, 스위칭 구성 요소, 예를 들어, p-형 FET를 활성화시켜 가상 접지에서 디지털 라인을 유지할 수 있다.
블록(1020)에서, 본 방법은 강유전성 메모리 셀의 저장된 전하를 p-형 FET를 통해 감지 커패시터로 전달하는 단계를 포함할 수 있고, 여기서 도 1 내지 도 6을 참조하여 설명한 바와 같이 디지트 라인이 가상으로 접지되고 오프셋 커패시터가 방전된 후에 저장된 전하가 전달된다. 특정 실시 예에서, 블록(1020)의 동작은 도 1, 도 7 및 도 8을 참조하여 설명된 바와 같이, 메모리 제어기(140) 및 감지 커패시터(420)에 의해 수행될 수 있다.
블록(1025)에서, 본 방법은 도 1 내지 도 6을 참조하여 설명된 바와 같이 감지 커패시터와 전자 통신하는 감지 증폭기를 활성화하는 단계를 포함할 수 있다. 특정 예들에서, 블록(1025)의 동작은 도 1, 도 7 및 도 8을 참조하여 설명된 바와 같이 메모리 제어기(140), 감지 구성 요소(125) 및/또는 감지 커패시터(420)에 의해 수행될 수 있다. 일부 예에서, 감지 증폭기는 감지 커패시터의 전압을 활성화되는 것에 기초하여 기준 전압과 비교할 수 있다.
상기 방법은 강유전성 메모리 셀의 강유전성 커패시터에 전압을 인가하는 단계를 포함할 수 있으며, 이는 디지트 라인과 전자 통신하는 감지 커패시터의 충전을 초래할 수 있다. 상기 방법은 또한 강유전성 메모리 셀을 선택하는 단계를 포함할 수 있고, 여기서 강유전성 메모리 셀을 선택하는 단계는 강유전성 커패시터 및 디지트 라인과 전자 통신하는 선택 구성 요소를 활성화시키는 단계를 포함 할 수 있으며, 강유전성 메모리 셀은 선택 구성 요소 및 강유전성 커패시터를 포함한다. 이 방법은 또한 강유전성 메모리 셀의 강유전성 커패시터에 전압을 인가하는 단계를 포함할 수 있다.
도 11은 본 발명의 다양한 실시 예에 따라 오프셋 보상을 사용하는 강유전성 메모리 셀을 동작시키는 방법(1100)을 도시한 흐름도이다. 방법(1100)의 동작들은 도 1 내지 도 8을 참조하여 설명된 메모리 어레이(100)에 의해 구현될 수 있다. 예를 들어, 방법(1100)의 동작들은 도 1, 도 7 및 도 8을 참조하여 설명된 메모리 제어기(140)에 의해 수행될 수 있다. 일부 실시 예에서, 메모리 제어기(140)는 메모리 어레이(100)의 기능 요소들을 제어하여 아래에 설명된 기능들을 수행하기 위해 코드들의 세트를 실행할 수 있다. 부가적으로 또는 대안으로, 메모리 제어기(140)는 특정-목적 하드웨어를 사용하여 이하에서 설명되는 기능을 수행할 수 있다.
블록(1105)에서, 본 방법은 도 1 내지 도 6을 참조하여 설명된 강유전성 메모리 셀과 전자 통신하는 디지트 라인을 가상으로 접지하는 단계를 포함할 수 있다. 특정 실시 예에서, 블록(1105)의 동작은 도 1, 도 7 및 도 8을 참조하여 설명된 바와 같이 메모리 제어기(140)에 의해 수행될 수 있다.
블록(1110)에서, 본 방법은 도 1 내지 도 6을 참조하여 설명된 바와 같이 기준 회로와 전자 통신하는 기준 디지트 라인을 가상으로 접지하는 단계를 포함할 수 있다. 특정 실시 예에서, 블록(1110)의 동작은 도 1, 도 7 및 도 8을 참조하여 설명된 바와 같이, 메모리 제어기(140)에 의해 수행될 수 있다. 몇몇 경우에, 기준 회로는 하나 이상의 강유전성 메모리 셀들(105)을 포함할 수 있다.
블록(1115)에서, 본 방법은 도 1 내지 도 6을 참조하여 설명된 바와 같이 제1 스위칭 구성 요소와 전자 통신하는 제1 오프셋 커패시터를 방전하는 단계를 포함할 수 있다. 특정 실시 예에서, 블록(1115)의 동작은 도 1, 도 7 및 도 8을 참조하여 설명된 바와 같이, 메모리 제어기(140)에 의해 수행될 수 있다. 제1 오프셋 커패시터를 방전하면 임계 전압이 제1 스위칭 소자에 인가될 수 있다.
블록(1120)에서, 본 방법은 제2 스위칭 구성 요소와 전자 통신하는 제2 오프셋 커패시터를 방전하는 단계를 포함할 수 있으며, 제1 오프셋 커패시터 및 제2 오프셋 커패시터는 도 1 내지 도 6을 참조하여 설명한 바와 같이 공통 신호 라인과 전자 통신한다. 특정 실시 예에서, 블록(1120)의 동작은 도 1, 도 7 및 도 8을 참조하여 설명된 바와 같이, 메모리 제어기(140)에 의해 수행될 수 있다. 몇몇 경우에, 제1 및 제2 스위칭 구성 요소는 p-형 FET들일 수 있다. 제2 오프셋 커패시터를 방전시켜 제2 p-형 FET의 게이트에 임계 전압을 인가할 수 있다. 몇몇 경우에, 제1 및 제2 p-형 FET들의 임계 전압들은 동일하지 않지만, 두 개의 p-형 FET들은 공통 신호 라인을 사용하여 오프셋 커패시터를 방전시킴으로써 그들의 임계 전압을 달성할 수 있다.
블록(1125)에서, 본 방법은 강유전성 메모리 셀의 저장된 전하를 제1 스위칭 구성 요소를 통해 감지 커패시터로 전달하는 단계를 포함할 수 있고, 여기서 도 1 내지 도 6을 참조하여 설명한 바와 같이 디지트 라인이 가상으로 접지되고 오프셋 커패시터가 방전된 후에 저장된 전하가 전송된다. 특정 실시 예들에서, 블록(1125)의 동작들은 도 1, 도 7 및 도 8을 참조하여 설명된 바와 같이, 메모리 제어기(140) 및 감지 커패시터(420)에 의해 수행될 수 있다.
블록(1130)에서, 본 방법은 도 1 내지 도 6을 참조하여 설명한 바와 같이 기준 디지트 라인이 가상으로 접지되고 오프셋 커패시터가 방전된 후에 기준 회로의 저장된 전하를 제2 스위칭 구성 요소를 통해 기준 커패시터로 전달할 수 있다. 특정 실시 예에서, 블록(1130)의 동작은 도 1, 도 7 및 도 8을 참조하여 설명된 바와 같이, 메모리 제어기(140) 및 감지 커패시터(420)에 의해 수행될 수 있다.
따라서, 방법들(900, 1000 및 1100)은 강유전성 메모리 셀 감지 동안 오프셋 보상을 제공할 수 있다. 방법들(900, 1000 및 1100)은 가능한 구현들을 기술하고, 동작들 및 단계들은 다른 구현이 가능하도록 재구성되거나 또는 수정될 수 있음을 유의해야 한다. 일부 실시 예에서, 두 개 이상의 방법들(900, 1000, 및 1100)로부터의 특징들이 결합될 수 있다.
본 명세서의 설명은 예들을 제공하고 청구 범위에 설명된 범위, 적용 가능성 또는 예를 제한하지 않는다. 본 발명의 범위를 벗어나지 않고 논의된 구성 요소들의 기능 및 배열에서 변경이 이루어질 수 있다. 여러 예들이 생략, 대체될 수 있고 또는 적절한 다양한 절차 또는 구성 요소들이 추가될 수 있다. 또한, 일부 예들과 관련하여 설명된 특징들은 다른 예에서 결합될 수 있다.
첨부된 도면들과 관련하여 여기에 설명된 설명은 예시적인 구성을 기술하고, 다만 구현될 수 있거나 청구 범위의 범주 내에 있는 모든 예를 나타내는 것은 아니다. 본 명세서에서 사용 된 "예시(example)" 및 "예시적인(examplary)"이라는 용어는 "예시, 실례 또는 예증으로서의 역할을 하는 것"을 의미하는 것이지 "바람직한" 또는 "다른 예들에 비해 유익한 것"을 의미하지 않는다. 상세한 설명은 기술된 기술의 이해를 제공하기 위한 특정 세부 사항을 포함한다. 그러나 이러한 기술은 이러한 특정 세부 사항 없이도 실행될 수 있다. 일부 예들에서, 잘 알려진 구조들 및 장치들은 설명된 예들의 개념들을 모호하게 하는 것을 피하기 위해 블록 다이어그램 형태로 도시된다.
첨부된 도면에서, 유사한 구성 요소 또는 특징은 동일한 참조 라벨을 가질 수 있다. 또한, 동일한 유형의 다양한 구성 요소들은 유사한 구성 요소들을 구별하는 대시(dash) 및 제2 라벨에 의해 기준 라벨을 따르는 것으로 구별될 수 있다. 제1 기준 라벨이 규격에서 사용되는 경우, 제2 기준 라벨과 무관하게 설명은 동일한 제1 기준 라벨을 갖는 유사한 구성 요소들 중 어느 하나에 적용 가능하다.
여기에 기술된 정보 및 신호들은 임의의 다양한 상이한 기술 및 기법을 사용하여 표현될 수 있다. 예를 들어, 상기 설명을 통해 참조될 수 있는 데이터, 명령어, 명령, 정보, 신호, 비트, 심볼 및 칩은 전압, 전류, 전자기파, 자기장 또는 입자, 광학 장 또는 입자, 또는 이들의 임의의 조합으로 나타낼 수 있다. 일부 도면들은 신호들을 단일 신호로 나타낼 수 있다; 그러나, 신호가 신호들의 버스를 나타낼 수 있음을 당업자는 이해할 것이며, 버스는 다양한 비트 폭을 가질 수 있다.
본 명세서에 사용된 바와 같이, "가상 접지(virtual ground)"라는 용어는 대략 0 볼트(0V)의 전압으로 유지되지만 접지와 직접 연결되지 않는 전기 회로의 노드를 나타낸다. 따라서, 가상 접지의 전압은 일시적으로 변동하여 정상 상태에서 약 0V로 복귀할 수 있다. 가상 접지는 동작(operaional) 증폭기들과 저항들로 구성된 전압 분배기와 같은 다양한 전자 회로 요소들을 사용하여 구현될 수 있다. 다른 구현들 또한 가능하다. 여기에 사용된 용어 인 "가상 접지하는 것(Virtual grounding)"또는 "가상으로 접지하는 것(virtually grounding)"은 가상 접지 또는 접지에 연결하는 것을 의미한다.
"전자 통신(electronic communication)"이란 용어는 구성 요소들 간의 전자 흐름을 지원하는 구성 요소들 사이의 관계를 지칭한다. 이것은 구성 요소들 간의 직접 연결을 포함하거나 중간 구성 요소를 포함할 수 있다. 전자 통신의 구성 요소들은 전자들 또는 신호들을 적극적으로 교환하거나(예를 들어, 통전 회로에서) 전자들 또는 신호들을 적극적으로 교환하지 못할 수 있지만(예를 들어, 비-통전 회로에서), 회로가 통전될 때 전자들 또는 신호들을 교환하도록 구성되고 동작 가능할 수 있다. 예를 들어, 스위치(예를 들어, 트랜지스터)를 통해 물리적으로 연결된 두 개의 구성 요소들은 스위치의 상태(즉, 개방 또는 폐쇄)에 관계 없이 전자 통신 상태에 있다.
메모리 어레이(100)를 포함하여 본 명세서에서 논의된 장치들은 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 비소, 질화 갈륨 등과 같은 반도체 기판 상에 형성될 수 있다. 일부의 경우, 기판은 반도체 웨이퍼이다. 다른 경우에, 기판은 실리콘-온-글래스(SOG) 또는 실리콘-온-사파이어(SOP)와 같은 실리콘-온-절연체(SOI) 기판, 또는 다른 기판상의 반도체 물질의 에피 층들(epitaxial layers)일 수 있다. 기판 또는 기판의 하부-영역의 도전성은 인, 붕소 또는 비소를 포함 하나 이에 한정되지 않는 다양한 화학 종을 사용하는 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 동안 또는 이온 주입에 의해, 또는 임의의 다른 도핑 수단에 의해 수행될 수 있다.
본 명세서에 설명된 트랜지스터는 전계 효과 트랜지스터(FET)를 나타낼 수 있고 소스, 드레인 및 게이트를 포함하는 3 단자 장치를 포함할 수 있다. 단자들은 도전성 물질, 예컨대 금속을 통해 다른 전자 요소들에 연결될 수 있다. 소스 및 드레인은 도전성일 수 있으며, 고도로-도핑된, 예를 들어 축퇴된(degenerate) 반도체 영역을 포함할 수 있다. 소스 및 드레인은 약하게 도핑된 반도체 영역 또는 채널에 의해 분리될 수 있다. 채널이 n-형(즉, 다수 캐리어가 전자)인 경우, FET는 n-형 FET로 지칭될 수 있다. 마찬가지로, 채널이 p-형(즉, 다수 캐리어가 홀)인 경우, FET는 p-형 FET로 지칭될 수 있다. 채널은 절연 게이트 산화물에 의해 캡핑(capping)될 수 있다. 채널 도전성은 게이트에 전압을 인가함으로써 제어될 수 있다. 예를 들어, n-형 FET 또는 p-형 FET에 각각 양의 전압 또는 음의 전압을 인가하면 채널이 도통 상태(conductive)가 될 수 있다. 트랜지스터는 트랜지스터의 임계 전압보다 크거나 같은 전압이 트랜지스터 게이트에 인가될 때 "온"되거나 "활성화"될 수 있다. 트랜지스터의 임계 전압보다 낮은 전압이 트랜지스터 게이트에 인가될 때, 트랜지스터는 "오프" 또는 "비활성화"될 수 있다.
본 명세서의 개시와 관련하여 설명된 다양한 예시적인 블록들, 구성 요소들 및 모듈들은 본원에 설명된 기능들을 수행하도록 설계된 범용 프로세서, DSP, ASIC, FPGA 또는 다른 프로그램 가능한 논리 장치, 개별 게이트 또는 트랜지스터 논리, 개별 하드웨어 구성 요소, 또는 이들의 임의의 조합으로 구현되거나 수행될 수 있다. 범용 프로세서는 마이크로 프로세서일 수 있지만, 대안적으로 프로세서는 임의의 종래 프로세서, 제어기, 마이크로 제어기 또는 상태 머신일 수 있다. 프로세서는 컴퓨팅 장치들(예를 들어, DSP와 마이크로 프로세서의 조합, 다중 마이크로 프로세서들, DSP 코어와 결합된 하나 이상의 마이크로 프로세서들, 또는 임의의 다른 그러한 구성)의 조합으로서 구현될 수도 있다.
여기에 설명된 기능들은 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어, 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행되는 소프트웨어로 구현되는 경우, 기능들은 컴퓨터 판독 가능 매체 상에 하나 이상의 명령들 또는 코드로서 저장되거나 전송될 수 있다. 다른 예들 및 구현 예들은 본 개시 및 첨부된 청구항의 범위 내에 있다. 예를 들어, 소프트웨어의 성질로 인해, 상술한 기능들은 프로세서에 의해 실행되는 소프트웨어, 하드웨어, 펌웨어, 하드와이어링(hardwiring), 또는 이들의 임의의 조합을 사용하여 구현될 수 있다. 기능들을 구현하는 특징들은 기능의 일부가 상이한 물리적 위치에 구현되도록 분포되는 것을 포함하여 다양한 위치에 물리적으로 배치될 수 있다. 또한, 청구 범위를 포함하여, 본 명세서에서 사용되는 "또는"은 항목들의 목록(예를 들어, "적어도 하나"또는 "하나 이상"과 같은 구문으로 시작되는 항목 목록)에 사용된 바와 같이 예를 들어 A, B 또는 C 중 적어도 하나의 목록은 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미하는 포괄적인 목록을 나타낸다.
컴퓨터 판독 가능 매체는 컴퓨터 프로그램의 한 장소에서 다른 장소로의 전송을 용이하게 하는 임의의 매체를 포함하는 비-일시적 컴퓨터 저장 매체 및 통신 매체 모두를 포함한다. 비-일시적 저장 매체는 범용 또는 특수 목적 컴퓨터에 의해 액세스될 수 있는 임의의 이용 가능한 매체일 수 있다. 실시 예의 제한이 아닌 예로서, 비-일시적인 컴퓨터 판독 가능 매체는 RAM, ROM, 전기적 소거 가능 프로그램 가능 판독 전용 메모리(EEPROM), 컴팩트 디스크(CD) ROM 또는 다른 광학 디스크 저장 장치, 자기 디스크 저장 장치 또는 다른 자기 저장 장치, 또는 명령 또는 데이터 구조의 형태로 원하는 프로그램 코드 수단을 운반하거나 저장하는데 사용될 수 있으며 범용 또는 특수 목적 컴퓨터에 의해 액세스 될 수는 다른 비-일시적인 매체, 또는 범용 또는 특정-목적 프로세서를 포함할 수 있다.
또한, 임의의 연결은 적절하게 컴퓨터 판독 가능 매체로 지칭된다. 예를 들어 동축 케이블, 광섬유 케이블, 트위스트 페어(twisted pair), 디지털 가입자 회선(DSL) 또는 적외선, 무선 및 마이크로웨이브와 같은 무선 기술을 사용하여 웹 사이트, 서버 또는 기타 원격 소스에서 소프트웨어를 전송하는 경우, 동축 케이블, 광섬유 케이블, 트위스트 페어, 디지털 가입자 회선(DSL) 또는 적외선, 무선 및 마이크로웨이브와 같은 무선 기술은 매체의 정의에 포함됩니다. 여기에 사용된 디스크(disk, disc)에는 CD, 레이저 디스크, 광 디스크, DVD, 플로피 디스크 및 일반적으로 디스크는 데이터를 자기적으로 재생하는 블루-레이 디스크가 포함되며, 디스크는 레이저로 광학적으로 데이터를 재생한다. 상기의 조합 또한 컴퓨터 판독 가능 매체의 범위 내에 포함된다.
본 명세서의 설명은 당업자가 본 발명을 제조 또는 사용할 수 있도록 제공된다. 당해 기술 분야의 당업자는 본 개시 내용에 대한 다양한 수정을 쉽게 알 수 있을 것이며, 본 명세서에 정의된 일반적인 원리는 본 발명의 범위를 벗어나지 않고 다른 변형에 적용될 수 있다. 따라서, 본 개시는 본 명세서에 설명된 예 및 설계에 한정되지 않고 여기에 개시된 원리 및 신규한 특징과 일치하는 가장 넓은 범위를 부여 받는다.

Claims (25)

  1. 강유전성(ferroelectric) 메모리 셀을 동작시키는 방법에 있어서,
    상기 강유전성 메모리 셀과 전자 통신(electronic communication)하는 디지트 라인(digit line)을 가상으로(virtually) 접지하는 단계;
    제1 스위칭 구성 요소(switching component)와 전자 통신하는 제1 오프셋 커패시터(offset capacitor)를 방전시키는 단계; 및
    상기 강유전성 메모리 셀의 저장된 전하(stored charge)를 상기 제1 스위칭 구성 요소를 통해 감지 커패시터(sense capacitor)로 전달하는 단계로서, 상기 저장된 전하는 상기 디지트 라인이 가상으로 접지되고 상기 제1 오프셋 커패시터가 방전된 후에 전달되는, 상기 저장된 전하를 전달하는 단계를 포함하는, 방법.
  2. 청구항 1에 있어서, 상기 제1 오프셋 커패시터를 방전시키는 단계는,
    상기 제1 스위칭 구성 요소를 활성화하는 단계를 포함하는 방법.
  3. 청구항 2에 있어서,
    상기 제1 스위칭 구성 요소를 사용하고 상기 제1 오프셋 커패시터를 방전시키는 단계에 적어도 부분적으로 기초하여 가상의 접지에서 상기 디지트 라인을 유지하는 단계를 더 포함하는, 방법.
  4. 청구항 2에 있어서, 상기 제1 스위칭 구성 요소는 p-형 전계 효과 트랜지스터(p-type field effect transistor, FET)를 포함하고, 및 상기 제1 오프셋 커패시터의 커패시턴스는 상기 p-형 FET의 임계 전압(threshold voltage)에 적어도 부분적으로 기초하고, 상기 방법은,
    상기 제1 오프셋 커패시터를 방전시키는 단계에 적어도 부분적으로 기초하여 상기 p-형 FET의 게이트(gate)에 상기 임계 전압을 인가하는 단계를 더 포함하는, 방법.
  5. 청구항 4에 있어서, 상기 강유전성 메모리 셀의 상기 저장된 전하를 상기 감지 커패시터로 전달하는 단계는,
    상기 p-형 FET의 드레인(drain)을 제2 스위칭 구성 요소를 통해 상기 감지 커패시터와 연결하는 단계;
    상기 강유전성 메모리 셀을 선택하는 단계; 및
    상기 강유전성 메모리 셀의 강유전성 커패시터에 전압을 인가하는 단계를 포함하는, 방법.
  6. 청구항 5에 있어서, 상기 강유전성 메모리 셀을 선택하는 단계는,
    상기 강유전성 커패시터 및 상기 트리지 라인과 전자 통신하는 선택 구성 요소(selection component)를 활성화하는 단계를 포함하고, 상기 강유전성 메모리 셀은 상기 선택 구성 요소 및 상기 강유전성 커패시터를 포함하는, 방법.
  7. 청구항 4에 있어서, 상기 디지트 라인을 가상으로 접지하는 단계는,
    상기 디지트 라인을 제2 스위칭 구성 요소를 통해 가상으로 접지하는 단계를 포함하고, 상기 디지트 라인은 상기 p-형 FET의 소스(source)와 전자 통신하는, 방법.
  8. 청구항 1에 있어서,
    상기 감지 커패시터와 전자 통신하는 감지 증폭기(sense amplifier)를 활성화하는 단계; 및
    상기 감지 증폭기를 활성화하는 단계에 적어도 부분적으로 기초하여 상기 감지 커패시터의 전압을 기준 전압과 비교하는 단계를 더 포함하는, 방법.
  9. 청구항 1에 있어서,
    상기 제1 오프셋 커패시터의 제1 단자를 제2 스위칭 구성 요소를 통해 가상으로 접지하는 단계로서, 상기 제1 스위칭 구성 요소는 p-형 FET를 포함하고, 상기 제1 오프셋 커패시터의 상기 제1 단자는 상기 p-형 FET의 게이트 및 상기 p-형 FET의 드레인과 전자 통신하는, 상기 가상으로 접지하는 단계; 및
    상기 제1 단자가 가장으로 접지되는 동안 상기 제1 오프셋 커패시터의 제2 단자를 충전하는 단계를 더 포함하는, 방법.
  10. 청구항 9에 있어서, 상기 제1 오프셋 커패시터를 방전시키는 단계는,
    상기 제1 오프셋 커패시터의 상기 제1 단자를 가상 접지로부터 전기적으로 분리하는 단계; 및
    상기 제1 오프셋 커패시터의 상기 제2 단자를 방전시키는 단계로서, 상기 방전은 저장된 전하를 상기 제1 오프셋 커패시터의 상기 제1 단자로부터 상기 p-형 FET의 상기 게이트로 전달하는, 상기 방전시키는 단계를 포함하는, 방법.
  11. 청구항 10에 있어서, 상기 제1 오프셋 커패시터의 상기 제2 단자를 방전시키는 단계는 상기 제1 오프셋 커패시터의 상기 제2 단자에 제로(zero) 전압을 인가하는 단계를 포함하는, 방법.
  12. 청구항 9에 있어서,
    상기 p-형 FET의 상기 드레인을 제3 스위칭 구성 요소를 통해 상기 p-형 FET의 상기 게이트로부터 전기적으로 분리하는 단계를 더 포함하는, 방법.
  13. 청구항 1에 있어서,
    기준 회로와 전자 통신하는 기준 디지트 라인을 가상으로 접지하는 단계;
    제2 스위칭 구성 요소와 전자 통신하는 제2 오프셋 커패시터를 방전시키는 단계로서, 상기 제1 오프셋 커패시터와 상기 제2 오프셋 커패시터는 공통 신호 라인을 통해 전자 통신하는, 상기 방전시키는 단계; 및
    상기 기준 디지트 라인이 가상으로 접지되고 상기 제1 오프셋 커패시터가 방전된 후에 상기 기준 회로의 저장된 전하를 상기 제2 스위칭 구성 요소를 통해 기준 커패시터로 전달하는 단계를 더 포함하는, 방법.
  14. 청구항 13에 있어서, 상기 제2 스위칭 구성 요소는 p-형 FET를 포함하고, 상기 방법은,
    상기 제2 오프셋 커패시터를 방전시키는 단계에 적어도 부분적으로 기초하여 상기 p-형 FET의 게이트에 임계 전압을 인가하는 단계; 및
    상기 기준 회로의 상기 저장된 전하를 상기 기준 커패시터로 전달하는 동안 가상의 접지에서 상기 기준 디지트 라인을 유지하는 단계를 더 포함하는, 방법.
  15. 전자 메모리 장치에 있어서,
    제1 p-형 FET;
    디지트 라인을 통해 상기 제1 p-형 FET의 소스와 전자 통신하는 강유전성 메모리 셀;
    제1 스위칭 구성 요소를 통해 상기 제1 p-형 FET의 드레인과 전자 통신하는 감지 커패시터; 및
    상기 제1 p-형 FET의 게이트와 전자 통신하는 제1 오프셋 커패시터의 제1 단자를 포함하는, 전자 메모리 장치.
  16. 청구항 15에 있어서,
    상기 감지 커패시터와 전자 통신하는 감지 증폭기를 더 포함하는, 전자 메모리 장치.
  17. 청구항 15에 있어서, 상기 제1 p-형 FET의 상기 드레인은 제2 스위칭 구성 요소를 통해 상기 제1 p-형 FET의 상기 게이트와 전자 통신하는, 전자 메모리 장치.
  18. 청구항 15에 있어서,
    제3 스위칭 구성 요소를 더 포함하고, 상기 제1 오프셋 커패시터의 상기 제1 단자 및 상기 제1 p-형 FET의 상기 게이트는 상기 제3 스위칭 구성 요소를 통해 가상 접지와 전자 통신하는, 전자 메모리 장치.
  19. 청구항 15에 있어서,
    상기 제1 오프셋 커패시터의 제2 단자와 전자 통신하는 전압 소스를 더 포함하는, 전자 메모리 장치.
  20. 청구항 15에 있어서, 상기 디지트 라인은 제4 스위칭 구성 요소를 통해 가상 접지와 전자 통신하는, 전자 메모리 장치.
  21. 청구항 15에 있어서,
    제2 p-형 FET 커패시터를 통해 기준 커패시터와 전자 통신하는 기준 회로로서, 상기 기준 커패시터는 감지 증폭기와 전자 통신하는, 상기 기준 회로; 및
    상기 제2 p-형 FET의 게이트와 전자 통신하는 제2 오프셋 커패시터로서, 상기 제1 오프셋 커패시터 및 상기 제2 오프셋 커패시터는 공통 신호 라인과 전자 통신하고, 상기 제1 p-형 FET와 상기 제2 p-형 FET는 상이한 임계 전압들을 갖는, 상기 제2 오프셋 커패시터를 더 포함하는, 전자 메모리 장치.
  22. 청구항 21에 있어서, 상기 기준 회로는 하나 이상의 강유전성 메모리 셀들을 포함하는, 전자 메모리 장치.
  23. 전자 메모리 장치에 있어서,
    강유전성 커패시터 및 선택 구성 요소를 포함하는 강유전성 메모리 셀;
    디지트 라인을 통해 상기 선택 구성 요소와 전자 통신하는 감지 증폭기;
    상기 디지트 라인 및 상기 감지 증폭기와 전자 통신하는 제1 스위칭 구성 요소;
    상기 제1 스위칭 구성 요소와 전자 통신하는 오프셋 커패시터; 및
    상기 선택 구성 요소, 상기 감지 증폭기, 및 상기 오프셋 커패시터와 전자 통신하는 제어기를 포함하고, 상기 제어기는,
    제2 스위칭 구성 요소를 작동하여 상기 디지트 라인을 가상으로 접지하고;
    상기 디지트 라인이 접지되는 동안 상기 오프셋 커패시터를 방전시켜 상기 제1 스위칭 구성 요소로 전하를 전달하고; 및
    상기 오프셋 커패시터가 방전된 후 감지 증폭기를 활성화시키도록 동작 가능한, 전자 메모리 장치.
  24. 청구항 23에 있어서, 상기 제어기는,
    상기 강유전성 메모리 셀을 선택하도록 상기 선택 구성 요소를 활성화시키고; 및
    상기 강유전성 메모리 셀의 상기 강유전성 커패시터를 작동하여 상기 강유전성 메모리 셀을 선택하는 것에 적어도 부분적으로 기초하여 감지 커패시터를 충전하도록 동작 가능한, 전자 메모리 장치.
  25. 청구항 23에 있어서, 상기 제어기는,
    상기 강유전성 메모리 셀의 논리 값을 판독하기 위해 감지 커패시터의 전압을 기준 커패시터의 전압과 비교하도록 동작 가능하고, 상기 감지 커패시터는 상기 감지 증폭기와 전자 통신하는, 전자 메모리 장치.
KR1020187028494A 2016-03-11 2017-03-10 강유전성 메모리 셀 감지에 대한 오프셋 보상 KR102188584B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/067,838 2016-03-11
US15/067,838 US9552864B1 (en) 2016-03-11 2016-03-11 Offset compensation for ferroelectric memory cell sensing
PCT/US2017/021884 WO2017156444A1 (en) 2016-03-11 2017-03-10 Offset compensation for ferroelectric memory cell sensing

Publications (2)

Publication Number Publication Date
KR20180114954A true KR20180114954A (ko) 2018-10-19
KR102188584B1 KR102188584B1 (ko) 2020-12-09

Family

ID=57794978

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020187028494A KR102188584B1 (ko) 2016-03-11 2017-03-10 강유전성 메모리 셀 감지에 대한 오프셋 보상

Country Status (8)

Country Link
US (4) US9552864B1 (ko)
EP (1) EP3427266B1 (ko)
JP (1) JP6844823B2 (ko)
KR (1) KR102188584B1 (ko)
CN (1) CN108885891B (ko)
SG (1) SG11201807496XA (ko)
TW (2) TWI668690B (ko)
WO (1) WO2017156444A1 (ko)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10192606B2 (en) * 2016-04-05 2019-01-29 Micron Technology, Inc. Charge extraction from ferroelectric memory cell using sense capacitors
US9715919B1 (en) * 2016-06-21 2017-07-25 Micron Technology, Inc. Array data bit inversion
US10290341B2 (en) 2017-02-24 2019-05-14 Micron Technology, Inc. Self-reference for ferroelectric memory
US10504909B2 (en) * 2017-05-10 2019-12-10 Micron Technology, Inc. Plate node configurations and operations for a memory array
US10304514B2 (en) 2017-07-05 2019-05-28 Micron Technology, Inc. Self-reference sensing for memory cells
US10475498B2 (en) * 2017-07-18 2019-11-12 Micron Technology, Inc. Self-boost, source following, and sample-and-hold for accessing memory cells
US10163481B1 (en) * 2017-07-20 2018-12-25 Micron Technology, Inc. Offset cancellation for latching in a memory device
US10529410B2 (en) 2017-12-18 2020-01-07 Micron Technology, Inc. Techniques for accessing an array of memory cells to reduce parasitic coupling
US10403347B2 (en) * 2018-01-29 2019-09-03 Micron Technology, Inc. Apparatuses and methods for accessing ferroelectric memory including providing reference voltage level
US10667621B2 (en) * 2018-04-19 2020-06-02 Micron Technology, Inc. Multi-stage memory sensing
US11127449B2 (en) 2018-04-25 2021-09-21 Micron Technology, Inc. Sensing a memory cell
US10607676B2 (en) * 2018-04-25 2020-03-31 Micron Technology, Inc. Sensing a memory cell
US10446214B1 (en) * 2018-08-13 2019-10-15 Micron Technology, Inc. Sense amplifier with split capacitors
US11360704B2 (en) 2018-12-21 2022-06-14 Micron Technology, Inc. Multiplexed signal development in a memory device
US10923180B2 (en) * 2018-12-26 2021-02-16 Micron Technology, Inc. Sensing techniques using a charge transfer device
US10699783B1 (en) * 2018-12-26 2020-06-30 Micron Technology Sensing techniques using a moving reference
US10818343B2 (en) * 2018-12-26 2020-10-27 Micron Technology, Inc. Techniques for charging a sense component
CN109541380B (zh) * 2019-01-18 2020-04-24 云南电网有限责任公司电力科学研究院 一种可控电压源接地电流全补偿扰动选线方法及装置
CN109541379B (zh) * 2019-01-18 2020-09-01 云南电网有限责任公司电力科学研究院 可控电压源接地电流全补偿的选线方法及装置
US10726917B1 (en) * 2019-01-23 2020-07-28 Micron Technology, Inc. Techniques for read operations
CN109813997B (zh) * 2019-04-02 2021-02-02 云南电网有限责任公司电力科学研究院 一种可控电流源接地电流全补偿输出电流计算方法及系统
US10692557B1 (en) * 2019-04-11 2020-06-23 Micron Technology, Inc. Reference voltage management
US10892022B1 (en) * 2019-08-28 2021-01-12 Micron Technology, Inc. Responding to power loss
CN112863584A (zh) * 2019-11-28 2021-05-28 长鑫存储技术有限公司 一次可编程存储器的读写电路
US11004493B1 (en) * 2019-12-05 2021-05-11 Micron Technology, Inc. Differential amplifier sensing schemes for non-switching state compensation
US10998029B1 (en) * 2020-01-17 2021-05-04 Micron Technology, Inc. Low voltage ferroelectric memory cell sensing
US11152049B1 (en) 2020-06-08 2021-10-19 Micron Technology, Inc. Differential sensing for a memory device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060146590A1 (en) * 2005-01-06 2006-07-06 Fujitsu Limited Semiconductor memory
KR20070054445A (ko) * 2005-11-23 2007-05-29 삼성전자주식회사 강유전체 메모리 장치 및 그것의 구동방법

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1009311B (zh) * 1986-11-13 1990-08-22 西安交通大学 铁电体电滞回线计算机测试方法
US5237533A (en) * 1991-12-20 1993-08-17 National Semiconductor Corporation High speed switched sense amplifier
JPH07134899A (ja) * 1993-11-11 1995-05-23 Sony Corp センスアンプ
US5487030A (en) * 1994-08-26 1996-01-23 Hughes Aircraft Company Ferroelectric interruptible read memory
JPH09185890A (ja) * 1996-01-08 1997-07-15 Hitachi Ltd 強誘電体記憶装置
DE19832994C2 (de) * 1998-07-22 2003-02-13 Infineon Technologies Ag Ferroelektrische Speicheranordnung
JP4031904B2 (ja) * 2000-10-31 2008-01-09 富士通株式会社 データ読み出し回路とデータ読み出し方法及びデータ記憶装置
JP4138228B2 (ja) * 2000-11-20 2008-08-27 株式会社東芝 半導体メモリ
KR100448921B1 (ko) 2002-05-21 2004-09-16 삼성전자주식회사 고속 강유전체 메모리 장치 및 그것의 기입 방법
US6920060B2 (en) 2002-08-14 2005-07-19 Intel Corporation Memory device, circuits and methods for operating a memory device
EP1622162B1 (en) * 2003-04-10 2009-11-18 Fujitsu Microelectronics Limited Ferroelectric memory and method for reading its data
JP4157528B2 (ja) * 2004-03-08 2008-10-01 富士通株式会社 半導体メモリ
US7227769B2 (en) * 2004-03-08 2007-06-05 Fujitsu Limited Semiconductor memory
JP4452631B2 (ja) * 2005-01-21 2010-04-21 パトレネラ キャピタル リミテッド， エルエルシー メモリ
EP1909289A1 (en) 2005-06-28 2008-04-09 Spansion LLC Semiconductor device and control method thereof
JP4374549B2 (ja) * 2005-12-20 2009-12-02 セイコーエプソン株式会社 強誘電体メモリ装置、電子機器および強誘電体メモリ装置の駆動方法
JP4305960B2 (ja) * 2005-12-28 2009-07-29 セイコーエプソン株式会社 強誘電体メモリ装置
JP2008176830A (ja) * 2007-01-16 2008-07-31 Matsushita Electric Ind Co Ltd 半導体微少電流判定方法および手段、半導体メモリ
KR100866705B1 (ko) 2007-07-04 2008-11-03 주식회사 하이닉스반도체 강유전체 소자를 적용한 반도체 메모리 장치
JP2009123299A (ja) * 2007-11-16 2009-06-04 Nec Electronics Corp 半導体記憶装置
KR101004514B1 (ko) * 2008-06-09 2010-12-31 주식회사 하이닉스반도체 Ｒｆｉｄ 장치
JP2009301658A (ja) * 2008-06-13 2009-12-24 Seiko Epson Corp 強誘電体記憶装置、強誘電体記憶装置の駆動方法および電子機器
JP2010027143A (ja) * 2008-07-18 2010-02-04 Toshiba Corp 半導体記憶装置
CN104766633A (zh) * 2008-12-30 2015-07-08 E·孔法洛涅里 具有扩展工作温度范围的非易失性存储器
US8373124B2 (en) * 2009-12-24 2013-02-12 Seiko Epson Corporation Infrared detection circuit, sensor device, and electronic instrument
US9165960B2 (en) * 2013-01-04 2015-10-20 Industrial Technology Research Institute Pixel circuit, active sensing array, sensing device and driving method thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060146590A1 (en) * 2005-01-06 2006-07-06 Fujitsu Limited Semiconductor memory
KR20070054445A (ko) * 2005-11-23 2007-05-29 삼성전자주식회사 강유전체 메모리 장치 및 그것의 구동방법

Also Published As

Publication number Publication date
TW201802805A (zh) 2018-01-16
US10600467B2 (en) 2020-03-24
US9552864B1 (en) 2017-01-24
SG11201807496XA (en) 2018-09-27
TW201842500A (zh) 2018-12-01
US20170263302A1 (en) 2017-09-14
US9858978B2 (en) 2018-01-02
US20180108393A1 (en) 2018-04-19
CN108885891B (zh) 2022-06-21
US20200035285A1 (en) 2020-01-30
JP2019511804A (ja) 2019-04-25
US10438642B2 (en) 2019-10-08
KR102188584B1 (ko) 2020-12-09
JP6844823B2 (ja) 2021-03-17
WO2017156444A1 (en) 2017-09-14
TWI627628B (zh) 2018-06-21
EP3427266A1 (en) 2019-01-16
TWI668690B (zh) 2019-08-11
EP3427266B1 (en) 2022-06-22
CN108885891A (zh) 2018-11-23
EP3427266A4 (en) 2019-11-06

Similar Documents

Publication Publication Date Title
KR102188584B1 (ko) 강유전성 메모리 셀 감지에 대한 오프셋 보상
US11322191B2 (en) Charge extraction from ferroelectric memory cell
EP3430626B1 (en) Ferroelectric memory cell sensing
US10978126B2 (en) Ground reference scheme for a memory cell
EP3427264B1 (en) Memory cell sensing with storage component isolation
US11056165B2 (en) Cell-specific reference generation and sensing

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant