KR20180086154A - 균일하게 분배된 전류 흐름을 위한 리드 프레임 상의 인터디지트 디바이스 - Google Patents

균일하게 분배된 전류 흐름을 위한 리드 프레임 상의 인터디지트 디바이스 Download PDF

Info

Publication number
KR20180086154A
KR20180086154A KR1020180007263A KR20180007263A KR20180086154A KR 20180086154 A KR20180086154 A KR 20180086154A KR 1020180007263 A KR1020180007263 A KR 1020180007263A KR 20180007263 A KR20180007263 A KR 20180007263A KR 20180086154 A KR20180086154 A KR 20180086154A
Authority
KR
South Korea
Prior art keywords
conductive
pads
die
conductive pads
interleaved
Prior art date
Application number
KR1020180007263A
Other languages
English (en)
Other versions
KR102063101B1 (ko
Inventor
응산 조
올리버 하에베를렌
클라우스 쉬에스
길베르토 쿠라톨라
게르하르드 프레치틀
Original Assignee
인피니언 테크놀로지스 오스트리아 아게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인피니언 테크놀로지스 오스트리아 아게 filed Critical 인피니언 테크놀로지스 오스트리아 아게
Publication of KR20180086154A publication Critical patent/KR20180086154A/ko
Application granted granted Critical
Publication of KR102063101B1 publication Critical patent/KR102063101B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49524—Additional leads the additional leads being a tape carrier or flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1701—Structure
    • H01L2224/1703—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Abstract

개시내용은 인터디지트 패드들 사이에 전류를 디커플링함으로써 인터디지트 리드프레임들 내에 전류를 균일하게 분배하기 위한 기법들에 관한 것이다. 리드프레임은 리드프레임 전도성 패드들과 리드 트레이스들 사이에 직교 구조를 사용할 수 있다. 직교 구조는 디바이스 상의 전극 패드 개구들로부터 회로의 다른 부분들에 전류를 운반하는 리드 트레이스들로 전류가 이동하는 짧은 경로를 제공한다. 전도성 패드는 확산 저항을 낮추기 위해 전극 패드 개구에 대해 병렬일 수 있다. 트랜지스터의 예에서, 트랜지스터는 모든 전류 운반 노드에 대해 둘 이상의 전극 패드들을 가질 수 있다. 따라서, 몇몇 전극 패드들은, 디바이스의 소스 또는 드레인과 같이, 동일한 노드를 가질 수 있다. 예를 들어, 둘 이상의 소스 패드들은 리드프레임을 통해 접속되어 전류를 균일하게 분배하고 단일 트랜지스터로부터 전류를 디커플링할 수 있다.

Description

균일하게 분배된 전류 흐름을 위한 리드 프레임 상의 인터디지트 디바이스{INTERDIGIT DEVICE ON LEADFRAME FOR EVENLY DISTRIBUTED CURRENT FLOW}
개시내용은 전력 리드프레임 패키지들, 및 전력 리드프레임 패키지들을 제조하는 기법들에 관한 것이다.
반도체 디바이스들과 같은, 디바이스 상의 인터디지트 전극 패드들로부터 신호들을 운반하는 인터디지트 리드프레임 패드들(interdigitited leadframe pads)은 다양한 기술적 이슈들을 가질 수 있다. 일부 예들은 디바이스와 패키지 사이의 인터페이스 상의 전류 밀도를 포함하는데, 이는 일렉트로마이그레이션(electromigration)의 위험을 유도할 수 있다. 트랜지스터 디바이스들의 예에서, 리드프레임의 특성들은 RDSon에 기여할 수 있다. 회로 밀도를 증가시키고 컴포넌트 크기들을 감소시키기 위해, 리드프레임 패드들 사이의 좁은 피치 및 패드들 자체의 피치 모두는, 예를 들어, 제조성(manufacturability)으로부터, 또는 패드들 간의 금속 위스커링(whiskering) 또는 아크발생을 회피하기 위해, 제한들을 가질 수 있다.
하프-브리지 회로는 2개의 아날로그 디바이스들 또는 스위치들을 포함할 수 있다. 하프-브리지 회로들은 모터들에 대한 파워 서플라이들에서, 정류기들에서, 그리고 전력 전환을 위해 사용될 수 있다. 각각의 하프-브리지 회로 패키지는 몇몇 콘택트들을 가지며, 콘택트들을 서로 그리고 외부 컴포넌트들에 접속시키기 위해 몇몇 전도성 경로들(conductive paths)을 포함할 수 있다.
일반적으로, 개시내용은 인터디지트 패드들 사이에 전류를 디커플링함으로써 인터디지트 리드프레임들 내에서 전류를 균일하게 분배하기 위한 기법들에 관한 것이다. 이 개시내용의 기법들은 리드프레임 패드들과 리드 트레이스들 사이의 직교 구조를 이용한다. 직교 구조는 디바이스 상의 전극 패드 개구들로부터 회로의 다른 부분들에 전류를 운반하는 리드 트레이스들로 전류가 이동할 짧은 경로를 제공한다. 최하부 절반-에칭된 전도성 패드는 확산 저항을 낮추기 위해 전극 패드 개구에 대해 병렬이도록 추가로 구성된다.
일부 예들에서, 리드프레임은, 이 개시내용의 기법들에 따라, 하프-브리지 회로를 포함하는 집적 반도체 다이를 지지할 수 있다. 다른 예들에서, 리드프레임은 제어 집적 회로(IC)와 같은, 제어 또는 드라이버 모듈과 함께 하프-브리지 회로를 지지할 수 있다. 일부 예들에서, 리드프레임은 분할 트랜지스터들과 같은, 하나 이상의 이산 인터디지트 트랜지스터들을 지지할 수 있다. 이 개시내용의 기법들은, 갈륨 질화물을 포함하는, 다양한 반도체 다이에 대해 유리할 수 있다.
패키지 레벨 상의 리드 접속들이 아닌, 디바이스 상의 인터디지트 패드들을 사용함으로써, 모든 리드 트레이스 레이아웃들은 디바이스의 전극 패드들 및 리드프레임 상의 전도성 인터디지트 패드들 모두에 대해 직교일 수 있다. 트랜지스터의 예에서, 트랜지스터는 모든 전류 운반 노드에 대해 둘 이상의 전극 패드들을 가질 수 있다. 일 예에서, 모든 다른 전극 패드들은, 디바이스의 소스 또는 드레인과 같이, 동일한 노드를 가질 수 있다. 둘 이상의 소스 패드들은 리드프레임을 통해 접속되어 전류를 균일하게 분배하고 전류를 디커플링할 수 있다.
일 예에서, 개시내용은 측방 전도 다이(lateral conduction die)에 대한 전도성 리드프레임 디바이스에 관한 것이며, 측방 전도 다이는 다이의 표면 상의 복수의 병렬 이격된 그리고 인터리빙된 전극 개구들을 포함하고, 전도성 리드프레임 디바이스는: 제1 면 및 제2 면, 전도성 리드프레임의 제1 면 상의 복수의 병렬 이격된 그리고 인터리빙된 전도성 패드들을 포함하고, 복수의 전도성 패드들의 각자의 전도성 패드는 각자의 전도성 패드의 주요 축을 정의한다. 리드프레임은 또한 전도성 리드프레임의 제2 면 상의 복수의 병렬 전도체들을 포함하고, 복수의 병렬 전도체들의 각자의 전도체는 각자의 전도체의 주요 축을 정의하고, 각자의 전도성 패드의 주요 축은 각자의 전도성 패드가 각자의 전도체에 전기적으로 접속하는 위치에서 각자의 전도체의 주요 축에 대해 실질적으로 직교한다.
제2 예에서, 개시내용은: 측방 전도 다이 ― 측방 전도 다이는 다이의 표면 상의 복수의 병렬 이격된 그리고 인터리빙된 전극 개구들을 포함함 ― ; 및 전도성 리드프레임을 포함하는, 디바이스에 관한 것이다. 전도성 리드프레임은: 제1 면 및 제2 면, 전도성 리드프레임의 제1 면 상의 복수의 병렬 이격된 그리고 인터리빙된 전도성 패드들 ― 복수의 전도성 패드들의 각자의 전도성 패드는 각자의 전도성 패드의 주요 축을 정의함 ―, 및 전도성 리드프레임의 제2 면 상의 복수의 병렬 전도체들 ― 복수의 병렬 전도체들의 각자의 전도체는 각자의 전도체의 주요 축을 정의함 ― 을 포함한다. 각자의 전도성 패드의 주요 축은 각자의 전도성 패드가 각자의 전도체에 전기적으로 접속하는 위치에서 각자의 전도체의 주요 축에 대해 실질적으로 직교한다.
또다른 예에서, 개시내용은 갈륨 질화물(GaN) 반도체 전력 디바이스에 관한 것이며, 디바이스는: 측방 전도 GaN 반도체 다이 ― 반도체 다이는 반도체 다이 의 표면 상에 복수의 병렬 이격된 그리고 인터리빙된 소스 및 드레인 전극 개구들을 포함함 ― ; 및 전도성 리드프레임을 포함한다. 전도성 리드프레임은: 제1 면 및 제2 면; 전도성 리드프레임의 제1 면 상의 복수의 병렬 이격된 그리고 인터리빙된 소스 및 드레인 전도성 패드들 ― 복수의 전도성 패드들의 각자의 전도성 패드는 각자의 전도성 패드의 주요 축을 정의함 ― , 전도성 리드프레임의 제2 면 상의 복수의 병렬 전도체들 ― 복수의 병렬 전도체들의 각자의 전도체는 각자의 전도체의 주요 축을 정의하고, 각자의 전도성 패드의 주요 축은 각자의 전도성 패드가 각자의 전도체에 전기적으로 접속하는 위치에서 각자의 전도체의 주요 축에 대해 실질적으로 직교함 ― 을 포함한다. 그리고, 여기서: 복수의 병렬 이격된 그리고 인터리빙된 전도성 소스 패드들의 각자의 전도성 소스 패드는 측방 전도 다이의 표면 상의 복수의 병렬 이격된 그리고 인터리빙된 소스 전극 개구들의 각자의 소스 전극 개구에 전기적으로 접속하고, 복수의 병렬 이격된 그리고 인터리빙된 전도성 드레인 패드들의 각자의 전도성 드레인 패드는 측방 전도 다이의 표면 상의 복수의 병렬 이격된 그리고 인터리빙된 드레인 전극 개구들의 각자의 드레인 전극 개구에 전기적으로 접속한다.
개시내용의 하나 이상의 예들의 상세항목들은 첨부 도면들 및 하기의 기재에서 설명된다. 개시내용의 다른 특징들, 목적들 및 장점들은 기재 및 도면들로부터 그리고 청구항들로부터 명백할 것이다.
도 1a는 이 개시내용의 하나 이상의 기법들에 따라 인터디지트 전도성 패드들을 가지는 예시적인 전도성 리드프레임을 예시하는 도면이다.
도 1b 및 1c는 이 개시내용의 일부 예들에 따라, 직교 구조를 가지는 리드프레임의 측면도들이다.
도 2a 및 2b는 각자, 이 개시내용의 하나 이상의 기법들에 따라, 다이의 표면 상에 복수의 병렬 이격된 그리고 인터리빙된 전극 개구들을 포함하는 측방 전도 다이의 최저면도(bottom view) 및 투시도이다.
도 3은 이 개시내용의 일부 예들에 따른, 예시적인 다상(multi-phase) 전력 컨버터의 회로도이다.
도 4a는 이 개시내용의 하나 이상의 기법들에 따른, 다이의 바닥면 상에 병렬 이격된 그리고 인터리빙된 전극 개구들을 가지는 측방 전도 다이의 최저면도이다.
도 4b는 이 개시내용의 기법들에 따른 복수의 병렬 리드들 또는 전도체들을 가지는 리드프레임의 층을 예시하는 도면이다.
도 4c는 이 개시내용의 기법들에 따라, 측방 전도 다이 상의 전극 개구들에 전기적으로 접속할 수 있는 복수의 병렬 이격된 그리고 인터리빙된 전도성 패드들을 가지는 리드프레임의 층을 예시하는 도면이다.
도 4d는 이 개시내용의 기법들에 따라 전도성 리드들을 포함하는 제2 층과 조합되는 전도성 패드들을 포함하는 제1 층을 예시하는 최상면도이다.
도 4e는 이 개시내용의 하나 이상의 기법들에 따라 측방 전도 다이에 접속되는 리드프레임의 최상면도이다.
도 4f 및 4g는 이 개시내용의 일부 예들에 따라, 측방 전도 다이에 접속되는 리드프레임의 측면도들이다.
도 4h는 이 개시내용의 일부 예들에 따라, 또한 전류 흐름을 도시하는 측방 전도 다이에 접속되는 리드프레임의 확대된 측면도이다.
도 5a는 이 개시내용의 일부 예들에 따라, 집적된 하프-브리지 회로로서 구성되는 측방 전도 다이의 최저면도이다.
도 5b 및 5c는 이 개시내용의 하나 이상의 기법들에 따라, 측방 전도 다이를 지지할 수 있는 리드프레임의 제1 및 제2 층을 예시하는 도면들이다.
도 5d는 이 개시내용의 하나 이상의 기법들에 따른 직교 구조를 가지는 리드프레임을 예시하는 도면이다.
도 5e는 이 개시내용의 일부 예들에 따른, 제어 IC와 함께, 리드프레임 및 집적된 측방 전도 다이의 최상면도이다.
도 5f 및 5g는 이 개시내용의 일부 예들에 따라, 측방 전도 다이에 접속되는 리드프레임의 측면도들이다.
이 개시내용은 인터디지트 패드들 사이에 전류를 디커플링함으로써 인터디지트 리드프레임들 내에 전류를 균일하게 분배하는 기법들에 관한 것이다. 이 개시내용의 기법들은 리드프레임 패드들과 회로의 다른 부분에 전류를 운반하는 리드 트레이스들 사이의 직교 구조를 이용한다. 직교 구조는 반도체 다이와 같은 디바이스 상의 전극 패드 개구들, 및 회로의 다른 부분들에 전류를 운반하는 리드 트레이스들로부터 전류가 이동하는 짧은 경로를 제공한다. 최하부 절반-에칭된 전도성 패드는 확산 저항을 낮추기 위해 전극 패드 개구에 병렬이도록 추가로 구성된다. 인터디지트 리드프레임 패드들은 크기 및 형상에 있어서 디바이스의 전극 패드 개구들의 크기 및 형상에 가깝게 매칭될 수 있다.
전류가 이동할 짧은 경로를 제공하는 직교 구조는 다양한 방식들로 구현될 수 있다. 일부 예들에서, 리드프레임은, 이 개시내용의 기법들에 따르면, 하프-브리지 회로를 포함하는 집적된 반도체 다이를 지지할 수 있다. 다른 예들에서, 리드프레임은 제어 집적 회로(IC)와 같은, 제어 또는 드라이버 모듈과 함께 집적 하프-브리지 회로를 지지할 수 있다. 일부 예들에서, 리드프레임은, 하프-브리지 또는 일부 다른 회로로서 배열되는, 분할 트랜지스터들과 같은 하나 이상의 이산 인터디지트 트랜지스터들을 지지할 수 있다. 이 개시내용의 기법들은, III-질화물 이종접합 다이와 같은, 갈륨 질화물(GaN)을 포함하는, 다양한 반도체 다이에 대해 유리할 수 있다. GaN을 사용하는 일부 예시적인 컴포넌트들은 또한 바이너리 III/V 직접 밴드갭 반도체들이라 지칭될 수 있다.
패키지(PKG) 레벨 상의 리드 접속들 외엔 디바이스 상의 인터디지트 패드들을 사용함으로써는, 리드 트레이스 레이아웃들 모두가 디바이스의 전극 패드들 및 리드프레임 상의 전도성 인터디지트 패드들 모두에 대해 직교일 수 있음을 의미한다. 트랜지스터의 예에서, 트랜지스터는 모든 전류 운반 노드에 대해 둘 이상의 전극 패드들을 가질 수 있다. 예를 들어, 모든 다른 전극 패드들은 디바이스의 소스 또는 드레인과 같이, 동일한 노드를 가질 수 있다. 둘 이상의 소스 패드들은 리드프레임을 통해 접속되어 전류를 균일하게 분배하고 전류를 디커플링할 수 있다. 공유되는 전류 경로는 디바이스의 패드들 사이에서, 리드프레임의 패드들을 통해, 리드프레임의 리드들까지 섞여 짜인(interwoven) 네트(net)와 유사할 수 있다. 이 개시내용의 기법들을 이용하여, 리드프레임 상의 구리(Cu) 또는 일부 다른 전도성 재료의 리드는 전류 운반 경로일 수 있다. 리드는 전류 밀도를 감소시키기 위해 리드프레임 상의 다른 트레이스들보다 더 두꺼울 수 있다.
도 1a는 이 개시내용의 하나 이상의 기법들에 따른 인터디지트 전도성 패드들을 가지는 예시적인 전도성 리드프레임을 예시하는 도면이다. 도 1a-1c의 예의 전도성 패드 레이아웃은 도 2a-2b에 도시된 측방 전도 다이와 함께 사용될 수 있다.
전도성 리드프레임(50)은 복수의 병렬 이격된 그리고 인터리빙된 전도성 패드들(60A-60B, 62 및 64), 및 리드프레임의 제1 면 상의 외부 패키지 패드들(56A-56C, 58A-58B)을 포함한다. 리드프레임의 제2 면 상에서, 전도성 리드프레임(50)은 복수의 병렬 전도체들(52A-52C 및 54A-54B)을 포함한다. 일부 전도성 패드들, 예를 들어, 60A-60B, 62 및 64는 인터디지트 패턴으로 배열된다. 인터디지트 패턴은, 예를 들어, 단일 멀티-핑거 트랜지스터를 사용하여 소스 또는 드레인을 공유하는 둘 이상의 트랜지스터들을 공유하는 것을 의미한다.
인터디지트 패턴은 또한 공통 중심 레이아웃에 대해서도 사용될 수 있다. 공통 중심 레이아웃은 컴포넌트들의 차동 쌍들과 함께 사용될 수 있다. 공통 중심 레이아웃은 차동 쌍의 2개의 트랜지스터들 또는 다른 컴포넌트들이 축에 대해 대칭적으로 레이아웃되는 매칭 방법이다. 이것은 둘 이상의 트랜지스터들이 동일한 프로세스 변형들을 가지고 따라서 이들이 제조 및 측정 허용오차들 내의, 모든 조건들 하에서 매칭될 수 있음을 보장할 수 있다.
도 1a에 도시된 바와 같이, 다른 전극 패드들은 디바이스의 소스 또는 드레인과 같이, 동일한 노드를 가질 수 있다. 예를 들어, 전도성 패드들(60A - 60B)은 각자 리드프레임을 통해 리드들(54A 및 54B)에 접속하는 소스 패드들이다. 둘 이상의 소스 패드들은 리드프레임을 통해 접속되어 전류를 균일하게 분배하고 디커플링할 수 있다. 리드들(54A - 54B 및 52A - 52C)은 리드프레임 상의 두꺼운 구리 리드일 수 있고, 전류 운반 경로로서 작용할 수 있다. 명료함을 위해, 이 개시내용의 설명은 소스, 드레인 및 게이트 단자들을 가지는 전계 효과 트랜지스터(FET)의 예에 초점을 둘 수 있다. 그러나, 이 개시내용의 기법들은 FET와 함께 사용하는 것으로 제한되지 않는다.
명료함을 위해, 모든 전도성 패드가 도 1a-1c에서 참조 번호를 포함하지는 않는다. 전도성 패드들이 반복 패턴으로 배열됨에 따라, 참조 번호를 가지는 전도성 패드는 동일한 기능을 수행하는 추가적인, 번호가 없는 패드들을 가질 수 있다. 예를 들어, 도 1a는 도 2에 도시된 전도성 다이(70) 상의 드레인 전극 개구들에 접속할 수 있는 전도성 패드(62) 및 전도성 패드(64), 뿐만 아니라 전도성 패드들(62 및 64)과 유사한 전도성 패드들의 2개의 추가적인 세트들을 도시한다.
도 1a는 더 긴 디멘젼 및 더 짧은 디멘젼을 포함하는 것으로서 리드프레임(50) 내의 전도성 패드(60A) 뿐만 아니라 다른 전도성 패드들을 도시한다. 전도성 패드(60A)의 더 긴 디멘젼은 전도성 패드의 더 긴 디멘젼 또는 길이를 따라 주요 축(68)을 정의한다. 전도성 패드의 더 짧은 디멘젼은 전도성 패드의 폭이라 지칭될 수 있다. 도 1a에 도시된 모든 다른 전도성 패드들은 또한 전도성 패드의 더 긴 디멘젼을 따라 주요 축(미도시됨)을 가진다. 리드(54A)는 또한 이 개시내용에서 리드 트레이스, 또는 전도체라 지칭된다. 리드(54A)는, 도 1a에 도시된 바와 같이, 또한 더 긴 디멘젼 및 더 짧은 디멘젼을 가진다. 리드(54A)는 또한 더 긴 디멘젼을 따라 주요 축(미도시됨)을 정의한다. 전도성 패드(60A)의 주요 축(68)은 리드(54A)의 주요 축에 대해 실질적으로 직교이다. 실질적으로 직교(substantially perpendicular 또는 substantially orthogonal)는, 제조 또는 측정 허용오차들 내의 직교를 의미한다.
이 개시내용에 기술되는 리드프레임 전도성 패드들 및 리드 트레이스들의 배열은, 종래의 기법들에 비교될 때, 양호한 열 방산 경로와 함께 더 낮은 PKG 저항의 장점들을 가질 수 있다. 직교 구조는 전도성 패드들에 전기적으로 접속되는 측방 전도 다이 상의 전극 패드 개구들로부터, 전도체들, 또는 리드들(52A-52C)과 같이 회로의 다른 부분들에 전류를 운반하는 리드까지 전류가 이동하는 짧은 경로를 제공한다. 이 구조는 또한 일부 종래의 기법들을 이용하여 발견될 수 있는 다수의 층들을 회피할 수 있다. 다수의 층들은 낮은 열 방산 및 증가한 전류 경로 임피던스를 초래할 수 있다. 패드들(60A-60B)과 같은, 최하부 절반-에칭된 전도성 패드들은 확산 저항을 낮추기 위해 전극 패드 개구에 대해 병렬이도록 추가로 구성된다. 더 큰 다이 및 더 큰 리드프레임을 가지고, 종래의 병렬 구조는 훨씬 더 긴 트레이스들 및 더 긴 전류 경로를 초래할 수 있다. 그러나, 직교 구조는 다이 크기가 더 커질 때 여전히 더 짧은 전류 경로를 제공할 수 있다. 일부 예들에서, 전류 경로는 전도성 패드의 길이의 1/2일 수 있는데, 이는 0.5 mm 미만일 수 있다.
추가로, 이 개시내용의 기법들은 중간 내지 높은 전압 회로들을 다루는데 충분히 넓을 수 있는 리드-대-리드 클리어런스 및 연면 거리(clearance and creepage distance)를 초래할 수 있다. 중간 내지 높은 전압은, 예를 들어, 80V 내지 1000V의 범위 내의 전압들을 포함할 수 있다. 일부 예들에서, 전도성 패드(60A)와 같은 각자의 소스 전도성 패드의 주요 축과 전도성 패드(64)와 같은 각자의 드레인 전도성 패드의 주요 축 사이의 전도성 패드 피치(57)는 대략 400 ㎛이고, 여기서 대략은 제조 및 측정 허용오차들 내임을 의미한다. 일부 예들에서, 리드프레임에 대한 피치 크기는 200㎛의 범위 내에, 또는 적층 리드프레임의 경우, 150 ㎛ 미만일 수 있다. 일부 예들에서, 리드프레임 전도성 패드 피치, 또는 적층 기판 패드 피치는 디바이스 상의 패드 피치와 동일한 피치를 가질 것이다. 리드 트레이스들(52A 및 54A) 사이와 같은, 리드 트레이스들(59)에 대한 리드프레임 피치는 디바이스의 동작 전압에 대해 요구되는 연면 거리에 의존할 수 있다. 예를 들어, 최소 연면 거리는 100V에 대해 0.7mm 및 200V에 대해 0.75mm일 수 있다. 따라서, 55, 58A 및 56C와 같은, 2개의 외부 패키지 패드들 사이의 최소 피치는 디바이스 동작 전압에 대한 최소 연면 거리로 설정될 수 있다.
도 1a의 예에서, 전도성 패드 피치 거리(57)는 피치(59)와 같이, 외부 패키지 패드들에 대해 요구되는 최소 연면 거리보다 더 적을 수 있다. 이는 도 2a에 도시된 측방 전도 다이(70)와 같은 다이 상에 더 낮은 피치 거리를 유지하는 동시에, 외부 패키지 패드들에 대해 최소 연면 거리를 유지하는 장점들을 제공할 수 있다. 이 개시내용 전반에 걸쳐, 용어 "피치"는 또한 "피치 거리" 또는 "피치 크기"라고 지칭될 수 있다.
도 1b는 이 개시내용의 일부 예들에 따른, 직교 구조를 가지는 리드프레임의 측면도이다. 도 1b 및 1c에서의 전도성 패드들 및 리드 트레이스들은 도 1a에 대해 기술된 것과 동일한 또는 유사한 단자들을 포함할 수 있다. 도 1b는 도 1a에서의 파선 A-A'에 대응할 수 있다.
도 1b는 전도성 패드들(62 및 64), 뿐만 아니라 리드 트레이스들, 또는 전도체들(52A-52C 및 54A-54B)을 도시한다. 도 1b는 전도체(52B)의 주요 축에 대해 실질적으로 직교하는 것으로서 전도성 패드(64)의 주요 축의 구조를 도시한다. 직교 구조는 전류가 전도성 패드(64)를 통해 리드(52B)로 이동하는 짧은 경로를 생성한다. 전류 경로는 하기의 도 4h에 관해 더 상세히 기술될 것이다.
도 1b는 전도성 리드프레임(50)의 제2 면 상의 복수의 병렬 전도체들(52A - 52C 및 54A - 54B) 뿐만 아니라 병렬 전도체들 간의 이격의 단면도를 도시한다. 도 1b는 또한, 리드들(54A 및 54B)을 가지고, 전도성의 제1 면 상의 병렬 이격된 그리고 인터리빙된 전도성 패드들을 또한 도시한다. 리드들(54A 및 54B)은 리드프레임(50)의 소스 패드들에 접속된다.
도 1c는 이 개시내용의 일부 예들에 따라, 직교 구조를 가지는 리드프레임의 측면도이다. 도 1c는 도 1a에서 파선 B-B'에 대응할 수 있다.
도 1c는 외부 패키지 전도성 패드들(55, 56B 및 64)과 같은, 드레인 전도성 패드들에 접속되는 리드프레임(50)의 제2 면 상의 드레인 리드(52B)를 도시한다. 전도성 패드들(55 및 56B)은 전도성 패드(64)가 접속하는 바와 같이 측방 전도 다이에 직접 접속하지 않을 수 있다. 도 1a 및 1c에서, 전도성 패드들(55, 56A-56C 및 58A-58B)은 리드프레임(50)을 포함하는 더 큰 회로의 다른 부분들에 접속할 수 있다. 도 1c는 직교 구조에서, 리드(52B)의 더 긴 디멘젼의 주요 축(미도시됨)이 전도성 패드(64)와 같은 드레인 패드들에 어떻게 접속하는지를 도시한다.
도 2a 및 2b는 이 개시내용의 하나 이상의 기법들에 따라, 다이의 표면 상에 복수의 병렬 이격된 그리고 인터리빙된 전극 개구들을 포함하는 측방 전도 다이의, 각자 최저면도 및 투시도를 도시한다. 도 1a - 1c에 도시된 복수의 병렬 이격된 그리고 인터리빙된 전도성 패드들은 측방 전도 다이(70)의 표면 상의 복수의 병렬 이격된 그리고 인터리빙된 전극 개구들에 대응할 수 있다. 일부 예들에서, 다이의 표면 상의 전극 개구들은 또한 전극 스트립들 또는 패드들이라 명명될 수 있다.
도 2a 및 2b는 측방 전도 다이(70)의 바닥면 상의 전극 개구들(72A-72B 및 74A-74C)을 도시한다. 전극 개구들은 또한 이 개시내용 전반에 걸쳐 전극 패드들 또는 전극 패드 개구들이라 지칭될 수 있다. 트랜지스터의 예에서, 전극 개구들(72A 및 72B)은 단일 트랜지스터, 하프-브리지 또는 유사한 회로로서 배열되는 하나 이상의 이산 인터디지트 트랜지스터들과 같은 멀티-트랜지스터 다이의 소스 패드들일 수 있다. 예를 들어, 도 1a에 도시된 리드프레임(50)과 함께 이용되는 경우, 측방 전도 다이(70)는 다이를 통해 전류를 균일하게 분배하고 디커플링시키기 위한 다수의 소스 및 드레인 패드들을 가지는 이산 트랜지스터일 수 있다.
전극 개구들(72A 및 72B)은 도 1a의 소스 전도성 패드들(60A 및 60B)에 전기적으로 접속할 수 있다. 유사하게, 전극 개구들(74A - 74C)은 전도성 패드들(62 및 64)과 같은, 리드프레임(50)의 전도성 드레인 패드들에 전기적으로 접속할 수 있다. 도 1a 및 2a-2b의 예들은 패드(62) 및 전극 개구들(74A 및 74C)와 같은, 더 짧은 전도성 드레인 패드들과 함께, 더 큰 전도성 드레인 패드(64)로서의 드레인 패드들, 및 전극 개구(74B)를 도시한다. 다른 예들에서, 소스 패드들 및 개구들은 드레인 패드들 및 개구들이 도 1a 및 2a에 도시된 긴-짧은 구조일 수 있다. 또다른 예들에서, 소스 및 드레인 패드들은 도 5a의 예에 도시된 바와 같이, 더욱 대칭인 레이아웃을 가질 수 있다.
직교 구조는 디바이스와 패키지 사이의 인터페이스 상의 전류 밀도를 감소시킬 수 있는 더 짧은 전류 경로를 허용하며, 이는 따라서 일렉트로마이그레이션의 위험을 감소시킬 수 있다. 트랜지스터 디바이스들의 예에서, 직교 구조는 RDSon을 감소시킬 수 있는데, 이는 도 4 및 5에 관해 하기에 더 상세히 기술될 것이다.
도 3은 이 개시내용의 일부 예들에 따른, 예시적인 다상 전력 컨버터의 회로도이다. 일부 예들에서, 디바이스(2)는 더 낮은 전압을 이용하여 입력 DC 신호를 출력 DC 신호로 컨버팅하기 위한 하프-브리지 직류-대-직류(DC/DC) 벅 컨버터와 같은 다상 전력 컨버터를 포함할 수 있다. 각각의 상에 대해, 다상 전력 컨버터는 하프-브리지 회로를 포함할 수 있다. DC-대-DC 벅 컨버터로서, 디바이스(2)는 다양한 응용예들에서 전압 레귤레이터로서 동작할 수 있다. 일부 예들에서, 디바이스(2)는 고전력 애플리케이션들, 대량의 전류 및 높은 전압들에 대해 설계될 수 있다. 그러나, 이 개시내용의 기법들은 다상 전력 컨버터들 및 교류-대-DC(AC/DC) 전력 컨버터들을 포함하는, 다른 전력 컨버터들과 같은, 다른 회로들 및 구성들에 적용될 수 있다. 전류를 균일하게 분배하고 디커플링시키는 것은 전력 컨버터들 또는 유사한 회로들에 대해 유리할 수 있다.
디바이스(2)는 트랜지스터들(4A, 4B, 6A, 6B, 8A, 8B) 및 드라이버 회로(10)를 포함할 수 있다. 일부 예들에서, 디바이스(2)는 도 3에 도시된 것보다 더 많거나 더 적은 컴포넌트들을 포함할 수 있다. 디바이스(2)는 입력 노드(12), 기준 노드(14), 및 출력 노드들(16A-16C), 뿐만 아니라, 도 3에 도시되지 않은 다른 노드들을 포함할 수 있다. 노드들(12, 14 및 16A-16C)은 외부 컴포넌트들에 접속하도록 구성될 수 있다. 예를 들어, 입력 노드(12)는 전력 서플라이와 같은 입력 전압에 접속할 수 있고, 기준 노드(14)는 기준 접지와 같은 기준 전압에 접속할 수 있다. 출력 노드들(16A-16C)은 전자 디바이스 등의 부하에 접속할 수 있다. 각각의 출력 노드들(16A-16C)은 출력 전압의 하나의 위상을 또다른 디바이스 또는 회로에 공급할 수 있다. 일부 예들에서, 드라이버 회로(10)는 노드(도 3에 미도시됨)를 통해 외부 회로에 접속할 수 있다.
트랜지스터들(4A, 4B, 6A, 6B, 8A, 8B)은 금속-산화물 반도체(MOS) 전계-효과 트랜지스터(FET)들, 바이폴라 접합 트랜지스터(BJT)들, 및/또는 절연-게이트 바이폴라 트랜지스터(IGBT)들을 포함할 수 있다. 트랜지스터들(4A, 4B, 6A, 6B, 8A, 8B)은 n-타입 트랜지스터들 또는 p-타입 트랜지스터들을 포함할 수 있다. 일부 예들에서, 트랜지스터들(4A, 4B, 6A, 6B, 8A, 8B)은 다이오드들과 같은 다른 아날로그 디바이스들을 포함할 수 있다. 트랜지스터들(4A, 4B, 6A, 6B, 8A, 8B)은 또한 트랜지스터들(4A, 4B, 6A, 6B, 8A, 8B)의 역방향 항복을 방지하기 위해 트랜지스터들과 병렬로 접속되는 환류 다이오드들을 포함할 수 있다. 일부 예들에서, 트랜지스터들(4A, 4B, 6A, 6B, 8A, 8B)은 스위치들로서, 아날로그 디바이스들, 및/또는 전력 트랜지스터들로서 동작할 수 있다.
트랜지스터들(4A, 4B, 6A, 6B, 8A, 8B)이 도 3에서 MOSFET 심볼들로서 도시되지만, 전압에 의해 제어되는 임의의 전기 디바이스가 도시된 바와 같은 MOSFET들 대신 사용될 수 있다는 것이 참작된다. 예를 들어, 트랜지스터들(4A, 4B, 6A, 6B, 8A, 8B)은 임의의 타입의 전계-효과 트랜지스터(FET), 바이폴라 접합 트랜지스터(BJT), 절연-게이트 바이폴라 트랜지스터(IGBT), 고-전자-이동도 트랜지스터(HEMT), 갈륨-질화물(GaN) 기반 트랜지스터, 또는 그것의 제어를 위해 전압을 사용하는 또다른 엘리먼트를 포함할 수 있지만, 이에 제한되지 않는다.
트랜지스터들(4A, 4B, 6A, 6B, 8A, 8B)은 실리콘(Si), 실리콘 탄화물(SiC), 갈륨 질화물(GaN)과 같은 다양한 재료 화합물들, 또는 하나 이상의 반도체 재료들의 임의의 다른 조합을 포함할 수 있다. 일부 회로들에서 더 높은 전류 밀도 요건들을 이용하기 위해, 전력 컨버터는 더 높은 주파수들에서 동작할 수 있다. 자기의 개선들 및 갈륨 질화물(GaN) 스위치들과 같은 더 빠른 스위칭은 더 높은 주파수 컨버터들을 지지할 수 있다. 이러한 더 높은 주파수 회로들은 제어 신호들이 더 낮은 주파수 회로들에 대한 것보다 더 정확한 타이밍을 가지고 송신될 것을 요구할 수 있다.
드라이버 회로(10)는 트랜지스터들(4A, 4B, 6A, 6B, 8A, 8B)의 제어 단자들에 신호들 및/또는 전압들을 전달할 수 있다. 드라이버 회로(10)는 다른 기능들을 수행할 수 있다. 더불어, 트랜지스터들(4A, 4B, 6A, 6B, 8A, 8B) 및 드라이버 회로(10)는 반도체 다이, 칩-임베디드 기판, 집적 회로(IC), 또는 임의의 다른 적절한 패키지와 같은 하나 이상의 반도체 패키지를 포함할 수 있다. 일부 예들에서, 드라이버 회로(10)는 트랜지스터들(4A, 4B, 6A, 6B, 8A, 8B) 중 하나 이상과 함께 패키지로 집적될 수 있거나, 또는 드라이버 회로(10)는 별도의 IC일 수 있다.
하프-브리지 회로(18)는 트랜지스터들(4A, 4B)을 포함할 수 있다. 트랜지스터들(4A, 4B)은 서로 그리고 출력 노드(16A)에 커플링될 수 있다. 하프-브리지 회로(18)는 디바이스(2)에 대한 출력 전압의 하나의 위상을 발생시킬 수 있다. 트랜지스터들(6A, 6B) 및 트랜지스터(8A, 8B)는 각각 디바이스(2)에 대한 출력 전압의 다른 위상들을 발생시킬 수 있다.
도 4a는 이 개시내용의 하나 이상의 기법들에 따른, 다이의 바닥면 상에 병렬 이격된 그리고 인터리빙된 전극 개구들을 가지는 측방 전도 다이의 최저면도이다. 측방 전도 다이(80)는 도 2a에 도시된 측방 전도 다이(70)와 유사하다. 측방 전도 다이(80)는 측방 전도 다이(70)보다 더 적은 전극 개구들을 가지고, 게이트 전극을 포함한다. 일부 예들에서, 측방 전도 다이(80)는 단일의, 이산 트랜지스터를 포함할 수 있다.
전극 개구들(82A 및 82B)은 단일의 소스 전극들일 수 있다. 명료함을 위해 넘버링되지 않았지만, 측방 전도 다이(80)는 6개의 소스 전극 개구들을 도시한다. 유사하게, 전극 개구들(84A-84C)은 측방 전도 다이(70)와 유사한, 짧은-긴 패턴으로 드레인 전극들을 도시한다.
측방 전도 다이(80)는 또한 게이트 전극 개구(86)를 포함한다. 측방 전도 다이(80)가 다이를 통해 전류를 균일하게 분배하고 디커플링시키기 위한 다수의 소스 및 드레인 패드들을 가지는 단일 이산 트랜지스터인 예에서, 게이트(86)는 트랜지스터의 동작을 제어할 수 있다.
도 4b는 이 개시내용의 기법들에 따른 복수의 병렬 리드들 또는 전도체들을 가지는 리드프레임의 층을 예시하는 도면이다. 도 4b의 병렬 전도체들은 도 1a에 도시된 병렬 리드들(52A-52C 및 54A-54B)과 유사하다. 리드프레임 층(90)의 예에서, 모든 다른 리드는 디바이스의 소스 또는 드레인과 같이, 동일한 노드를 가질 수 있다. 소스 리드들은 리드(94)와 같이 "S"로 표기된다. 드레인 리드들은 드레인 리드(96)와 같이, "D"로 표기된다. 게이트 리드(92)는 도 4c에서 층(100)에 의해 도시되는 리드프레임 층을 통해 게이트 전극 개구(86)에 전기적으로 접속할 수 있다. 다른 예들에서, 상이한 소스 및 드레인 리드 레이아웃이 사용될 수 있다.
층(90)의 드레인 및 소스 리드들은 각각 리드의 각자의 주요 축을 정의한다. 예를 들어, 소스 리드(94)는 주요 축(97)을 정의하는 반면, 드레인 리드(96)는 주요 축(98)을 정의한다. 다른 드레인 및 소스 리드들은 유사한 주요 축들을 정의한다. 하기에 더 상세히 기술되는 바와 같이, 드레인 및 소스 리드들의 주요 축들은 층(100) 내에 도시된 전도성 패드들에 대해 실질적으로 직교한다.
94 및 96과 같은 드레인 및 소스 리드들은 리드프레임 상의, 두꺼운 구리 리드 또는 유사한 전도성 재료일 수 있고, 전류 운반 경로로서 작용할 수 있다. 드레인 및 소스 리드들의 두께 및 다른 디멘젼들은 회로의 목적 및 기능 뿐만 아니라 리드프레임의 두께에 의존할 수 있다. 예를 들어, 제2 회로보다 더 높은 전류를 운반하는 회로는 전류 밀도를 감소시키고 열 방산을 관리하기 위해 제2 회로보다 더 두꺼운 리드를 가질 수 있다. 또한, 예로서, 150 ㎛(6 밀) 리드프레임은 절반-에칭된 또는 전체-에칭된 리드들 또는 전도성 패드들을 포함할 수 있는데, 이는 60 - 150 ㎛ 두께 범위 내일 수 있다. 유사하게, 200 ㎛(8 밀) 리드프레임은 80 - 200 ㎛ 범위 내의 리드들 또는 전도성 패드들을 가질 수 있다. 위에서와 같이, 이 개시내용의 설명은 소스, 드레인 및 게이트 단자들을 가지는 전계 효과 트랜지스터(FET)의 예에 초점을 둘 수 있다. 그러나, 이 개시내용의 기법들은 FET를 가지고 사용하는 것으로 제한되지 않는다.
도 4c는 이 개시내용의 기법들에 따른, 측방 전도 다이 상의 전극 개구들에 전기적으로 접속할 수 있는 복수의 병렬 이격된 그리고 인터리빙된 전도성 패드들을 가지는 리드프레임의 층을 예시하는 도면이다. 도 4c에 도시된 전도성 패드들은 도 1a 및 5b에 도시된 전도성 패드들과 유사하다.
도 1a에 관해 전술된 바와 같이, 리드프레임 층(100) 내에 도시된 전도성 패드들은 층(90) 상에서, 전도체들 또는 리드들에 대해 실질적으로 직교로 배열된다. 예를 들어, 전도성 소스 패드(108)는 주요 축(116)을 정의한다. 주요 축(116)은 리드프레임 층(90) 상의 소스 리드(94)의 주요 축(97)에 대해 실질적으로 직교한다. 유사하게, 전도성 드레인 패드(112)는, 드레인 리드(96)의 주요 축(98)에 대해 실질적으로 직교하는, 주요 축(118)을 정의한다.
층(100)은 전도성 리드프레임의 제1 면 상에 전도성 세그먼트를 더 포함하는 전도성 패드들을 포함한다. 전도성 세그먼트는 제1 각자의 전도성 패드를 적어도 제2 각자의 전도성 패드에 전기적으로 접속시킨다. 예를 들어, 전도성 드레인 패드들(110)은 2개의 전도성 드레인 패드들을 전기적으로 접속시키는 전도성 세그먼트를 포함한다. 드레인 패드(110)의 전도성 세그먼트는, 도 4a에 도시된 바와 같이, 측방 전도 다이(80)의 전극 개구에 대응하지 않는다. 그러나, 드레인 패드(110)의 2개의 전도성 패드들은 각각 주요축(114)과 같은, 각자의 주요 축을 정의한다. 드레인 패드(110)의 각각의 전도성 패드의 주요 축은 각자의 전도성 패드가 각자의 리드에 전기적으로 접속하는 점에서 층(90) 상의 리드들에 실질적으로 직교로 배열된다. 예를 들어, 주요 축(114)은 드레인 리드(96)의 주요 축(98)에 대해 실질적으로 직교하는 것으로서 도시된다. 다른 예들에서, 2개 이상의 전도성 패드들을 접속시키는 전도성 세그먼트는 상이한 구성으로 배열될 수 있다. 그러나, 각자의 전도성 패드의 주요 축은 각자의 전도성 패드가 각자의 리드에 전기적으로 접속하는 점에서 층(90) 상의 각자의 리드에 실질적으로 직교로 배열될 수 있다. 직교 배열은 도 1a-1c에 관해 위에서 논의된 장점들을 제공할 수 있다. 명료함을 위해 넘버링되지 않았지만, 도 4c는 전도성 패드(110)와 유사한, 소스 및 드레인 모두에 대한 추가적인 전도성 패드들을 도시한다.
도 4c의 예에서, 층(100)은 회로를 더 큰 회로의 다른 부분들에 접속시킬 수 있는 추가적인 전도성 세그먼트들을 포함한다. 예를 들어, 드레인 세그먼트(102) 및 소스 세그먼트(106)와 같이 교번하는 소스 및 드레인 전도성 세그먼트들. 층(100)은 게이트 전극(86)을 제어 IC, 드라이버 모듈 또는 유사한 회로들에 접속시키기 위한 전도성 세그먼트(104)를 또한 포함할 수 있다.
도 4d는 이 개시내용의 기법들에 따라 전도성 리드들을 포함하는 제2 층과 조합되는 전도성 패드들을 포함하는 제1 층을 예시하는 최상면도이다. 도 4d는 복수의 병렬 이격된 그리고 인터리빙된 전도성 패드들 및 복수의 병렬 전도체들을 가지는 리드프레임(120)을 도시한다. 전도성 세그먼트들(102 및 104 및 106), 전도성 드레인 패드들(110 및 112), 전도성 소스 패드(108) 뿐만 아니라 전도성 리드들(92, 94 및 94)은 도 4b 및 4c에 관해 기술된 유사한 항목들에 대응한다. 도 4d는 전술된 바와 같이, 제2 층 상의 리드들에 대해 실질적으로 직교하는 제1 층 상의 전도성 패드들을 도시한다.
도 4e는 이 개시내용의 하나 이상의 기법들에 따른 측방 전도 다이에 접속되는 리드프레임의 최상면도이다. 도 4e는 리드프레임(120)에 의해 지지되는 측방 전도 다이(80)의 최상면도를 도시한다. 측방 전도 다이(80)는 도 4a에 도시된 측방 전도 다이(80)에 대응한다. 리드프레임(120), 및 전도성 세그먼트들(102, 104 및 104)은 도 4d에 도시된 유사한 항목들에 대응한다.
도 4f는 이 개시내용의 일부 예들에 따른, 측방 전도 다이에 접속되는 리드프레임의 측면도이다. 도 4f는 도 4e에서 파선 A-A'에 대응할 수 있다.
도 4f는 전도성 패드(110), 드레인 리드(96A) 및 소스 리드(94A)를 포함한다. 전도성 패드(110)는 도 4d에 도시된 전도성 패드(110)에 대응한다. 드레인 리드(96A) 및 소스 리드(94A)는, 도 4d에 도시된 바와 같이, 각자 드레인 리드(96) 및 소스 리드(94)와 일치한다(in line with). 도 4f는 또한 전도성 패드들(126 및 132), 드레인 리드들(124 및 130), 및 소스 리드(128)를 포함한다. 도 4f에 도시된 전도성 패드들 및 리드들은 도 1b에 도시된 병렬 이격된 그리고 인터리빙된 전도성 패드들 및 병렬 리드들과 유사하며, 동일한 기능들을 수행한다. 전도성 패드들 및 리드들의 직교 구조는 도 1b에 관해 기술된 것과 동일한 장점들을 제공한다.
측방 전도 다이(80)의 바닥 상의 전극 개구들(도 4f에 미도시됨)은 각자, 전도성 패드들(110, 126 및 132)에 전기적 접속들(121, 122 및 134)을 이용하여 전기적으로 접속한다. 전기적 접속들(121, 122 및 134)은 주석-리드 땜납 또는 무연 땜납과 같은 땜납, 전도성 에폭시와 같은 전기적 접착제, 또는 일부 유사한 타입의 전기적 접속일 수 있다.
도 4g는 이 개시내용의 일부 예들에 따른, 측방 전도 다이(80)에 접속되는 리드프레임의 측면도이다. 도 4g는 도 4e에서의 파선 B-B'에 대응할 수 있다.
도 4g는 전도성 패드들(110 및 112), 드레인 리드들(96 및 96A), 전도성 세그먼트들(106A 및 106B)을 포함한다. 전도성 패드(110)는 도 4d에 도시된 전도성 패드들(110 및 112)에 대응한다. 드레인 리드들(96 및 96A)은 도 4d 및 4f에 도시된 드레인 리드들(96 및 96A)에 대응한다. 측방 전도 다이(80)의 바닥 상의 전극 개구들(도 4g에 미도시됨)은 각자 전도성 패드들(110 및 112)을 전기적 접속들(136A 및 136C)에 전기적으로 접속시킨다. 전도성 패드(110)는, 도 4g를 간략화하기 위해 넘버링되지 않은 제2 전기적 접속을 통해 측방 전도 다이(80)의 제2 전극 개구에 또한 접속한다. 위의 도 4f에서와 같이, 도 4g에 도시된 전도성 패드들 및 리드들은 도 1b에 도시된 병렬 이격된 그리고 인터리빙된 전도성 패드들 및 병렬 리드들과 유사하며, 동일한 기능들을 수행한다. 도 4e-4g의 조합은 도 1b에 관해 기술된 바와 같은 전도성 패드들 및 리드들의 직교 구조를 도시하며, 동일한 장점들을 제공한다.
도 4h는 이 개시내용의 일부 예들에 따라, 또한 전류 흐름을 도시하는 측방 전도 다이에 접속되는 리드프레임의 확대된 측면도이다. 도 4h는 도 4f에서와 같이, 도 4e의 파선 A-A'에 대응할 수 있다.
도 4h는 측방 전도 다이(80)의 전극 패드들과 병렬 리드들 사이의 예시적인 전류 경로를 보여주도록 확대된 도 4f의 확대도이다. 도 4h는 제1 층 상의 병렬 이격된 그리고 인터리빙된 전도성 패드들(110, 124 및 130) 및 도 4d에 도시된 리드프레임(120)과 같은 리드프레임의 제2 층 상의 복수의 병렬 전도체들(96A, 94A, 126, 128 및 132)을 도시한다. 각자의 전도성 패드가 각자의 리드 또는 전도체에 전기적으로 접속하는 위치에서의 전도성 패드들과 리드들 사이의 직교 구조는 "T-형상" 또는 "날개-형상"을 형성한다. 예를 들어, 전도성 패드(126)는 도 4h에 도시된 바와 같이 리드(124)에 전기적으로 접속하여 날개 형상을 형성하고, 전도성 패드(126)는 리드(124)의 "바디" 형상 위에 날개들의 세트를 형성한다. 날개 또는 T-형상은 측방 전도 다이(80) 상의 전극 개구(도 4h에 미도시됨)로부터, 전기적 접속(122)을 통해 전도성 패드(126)로 그리고 추가로 리드(124)로 전류(140B 및 140C)가 흐르는 짧은 경로를 생성한다. 유사하게, 전류(140A 및 140D)는 다이의 표면 상의 전극 개구로부터 각자 리드들(130 및 96A)로 흐른다.
이 개시내용에 기술되는 리드프레임 패드들 및 리드 트레이스들의 배열은 종래의 기법들과 비교시, 양호한 열 방산 경로와 함께 더 낮은 PKG 저항의 장점들을 가질 수 있다. 예를 들어, 직교 구조는 측방 전도 다이(80) 상의 전극 패드 개구들로부터 리드들(96A, 126 및 132)과 같은, 회로의 다른 부분들에 전류를 운반하는 리드로 전류가 이동하는 짧은 경로를 제공한다. 병렬로 또는 일부 유사한 방식으로 접속되는 리드들과 비교시 더 짧은 전류 경로는 경로 임피던스를 감소시키고, 트랜지스터의 경우, RDSon을 감소시킬 수 있다. 이 구조는 또한 낮은 열 방산 및 증가한 전류 경로 임피던스를 초래할 수 있는 다수의 층들을 회피할 수 있다. 패드들(110, 124 및 130)과 같은 최하부 절반-에칭된 전도성 패드들은 확산 저항을 감소시키기 위해 다이 상의 전극 패드 개구에 대해 병렬이도록 추가로 구성된다.
도 5a는 이 개시내용의 일부 예들에 따른, 집적 하프-브리지 회로로서 구성되는 측방 전도 다이의 최저면도이다. 측방 전도 다이(200)는 도 3에 도시된 하프-브리지 회로(18)와 유사한 하프-브리지 회로를 구현한다. 측방 전도 다이(200) 내의 2개의 트랜지스터들은 모든 전류 운반 노드에 대해 복수의 전극 패드들을 포함한다. 도 5a의 예에서, 모든 다른 전극 패드들은 디바이스의 소스 또는 드레인과 같이 동일한 노드를 가질 수 있다. 소스 및 드레인 패드들은 도 5d에 도시된 리드프레임(250)과 같은, 리드프레임을 통해 접속되어 전류를 균일하게 분배하고 디커플링시킬 수 있다. 공유되는 전류 경로는 디바이스의 패드들 사이에 섞여 짜인 네트와 유사할 수 있으며, 여기서 전류는 리드프레임의 패드들을 통해 그리고 리드프레임의 리드들로 이동한다.
측방 전도 다이(200)는 하프-브리지 회로 내의 각각의 트랜지스터에 대한 게이트 패드(G1(202) 및 G2(204)) 뿐만 아니라 트랜지스터(1)(도 5a에 미도시됨)에 대한 소스 패드들(S1(206A - 206E)) 및 드레인 패드들(D1(210A - 210E))을 포함한다. 트랜지스터(2)(도 5a에 미도시됨)에 대한 전극 패드들은 소스 패드들 (S2(212A-212E)) 및 드레인 패드들 (D2(208A-208E))을 포함한다. 도 5a의 예는 각각의 전류 운반 노드에 대한 5개의 전극 패드들을 도시하지만, 다른 예들에서, 이 개시내용의 기법들에 따른 측방 전도 다이는 각각의 노드에 대해 더 많거나 더 적은 전극 패드들을 가질 수 있다.
도 5b 및 5c는 이 개시내용의 하나 이상의 기법들에 따른, 측방 전도 다이를 지지할 수 있는 리드프레임의 제1 및 제2 층을 예시하는 도면들이다. 도 5b는 도 1a 및 4c에 도시된 병렬 이격된 그리고 인터리빙된 전도성 패드들을 포함하는 리드프레임 층과 유사하다. 도 5c는 도 1a 및 4b에 의해 도시된 복수의 병렬 전도체들 또는 리드들을 예시하는 리드프레임 층과 유사하다. 전술된 바와 같이, 용어 전도체들 또는 리드들은 이 개시내용에서 상호교환가능하게 사용될 수 있다.
도 5b의 예에서, 전도성 패드들(220A - 220E)은 도 5a 내의 드레인 전극 패드들(210A-210E)에 대응할 수 있다. 유사하게, 전도성 패드들(222A-222E)은 소스 전극 패드들, 또는 개구들(212A-212E)에 대응할 수 있다. 명료함을 위해 모두 넘버링되지는 않은 전극 패드들(224)은, 도 3에 도시된 트랜지스터들(4A 및 4B) 사이의 접속들과 유사하게, 트랜지스터(1)의 소스 패드들(206A-206E)을 트랜지스터(2)의 드레인 패드들(208A-208E)에 접속시킬 수 있다. 전도성 패드들(226 및 228)은 또한 리드프레임에 접속되는 제어 IC 또는 드라이버 회로에 게이트 전극 패드들(G1 및 G2)을 접속시킬 수 있다. 전도성 패드들은 절반-에칭된 전도성 패드들일 수 있고, 확산 저항을 낮추기 위해 다이 상의 전극 패드 개구들에 병렬이도록 구성된다.
도 5b의 예에서, 병렬 리드들(230, 232, 및 234)은 전도성 패드들이 리드들에 전기적으로 접속하는 위치에서 도 5b의 전도성 패드들에 실질적으로 직교한다. 이는 또한 도 5d에 의해 도시되는 리드프레임(250) 내에 도시된다. 리드(230)는 입력 노드(12)(Vin)에 대응할 수 있고, 리드(232)는 출력 노드(16A)에 대응할 수 있고, 리드(234)는 기준 노드(14)에 대응할 수 있다. 일부 예들에서, 출력 노드(16A)는 스위치 노드(SW)라 명명될 수 있고, 기준 노드(14)는 접지라 명명될 수 있다.
리드들(236, 238 및 240) 및 명료함을 위해 넘버링되지 않은 도 5c의 리드들 중 다른 리드들은 리드프레임의 단자들을 더 큰 회로의 다른 단자들에 접속시킬 수 있다. 예를 들어, 리드들(236 및 238)은 게이트 노드들(G1 및 G2)에 접속할 수 있다.
도 5d는 이 개시내용의 하나 이상의 기법들에 따른 직교 구조를 가지는 리드프레임을 예시하는 도면이다. 리드프레임(250)은 도 5b 및 5c에 의해 도시되는 제1 및 제2 층들을 조합한다. 병렬 리드들(230, 232 및 234)은 전도성 패드들이 리드들에 전기적으로 접속하는 위치에서 전도성 패드들(220A, 222A 및 224)에 실질적으로 직교한다. 예를 들어, 전도성 패드(220A)는 전도성 패드(220A)가 리드(230)에 접속하는 위치에서 리드(230)에 실질적으로 직교한다. 전술된 바와 같이, 리드(230)는 측방 전도 다이(200)에 의해 구현되는 집적된 하프-브리지 회로에 대한 입력 노드일 수 있고, 측방 전도 다이(200) 상의 드레인 전극 개구들에 접속되는 복수의 전도성 패드들을 접속시킬 수 있다.
리드들(232 및 234), 전도성 패드들(224, 222A, 226 및 228)은 도 5b 및 5c에 관해 기술된 것과 동일한 기능들을 수행한다. 명료함을 위해, 모든 전도성 패드들이 도 5d에서 넘버링되지는 않는다. 유사하게, 리드들(236, 238 및 240) 및 다른 번호 없는 리드들은 전술된 것과 동일한 기능을 수행한다. 230, 232 및 234와 같은 리드들은 리드프레임 상의, 두꺼운 구리 리드, 또는 유사한 전도성 재료일 수 있고, 전류 운반 경로로서 작용할 수 있다. 리드들의 재료, 두께 및 다른 디멘젼들은 회로의 기능에 의존할 수 있고, 전류 밀도를 감소시키고 열 방산를 관리하도록 구성될 수 있다.
도 5e는 이 개시내용의 일부 예들에 따라, 제어 IC와 함께, 리드프레임 및 집적된 측방 전도 다이의 최상면도이다. 도 5e는 도 5d에 도시된 바와 같은 리드프레임(250) 및 도 5a에 관해 기술된 측방 전도 다이(200)의 최상면도를 포함한다. 리드들(230, 232, 234 및 240)은 도 5c 및 5d에 관해 전술된 동일하게 넘버링된 리드들에 대응한다.
도 5e는 제어 IC(255)를 포함한다. 일부 예들에서, 제어 IC(255)는 드라이버 회로, 또는 도 3에 의해 도시된 것과 같은, 하프-브리지 회로의 동작을 제어하는 일부 유사한 회로일 수 있다. 다른 예들에서, 리드프레임(250) 및 제어 IC(255)는, 단일의 집적된 하프-브리지 회로보다는, 2개의 이산 하프-브리지 회로들을 지지하도록 구성될 수 있다. 다른 예들에서, 리드프레임(250)은 하프-브리지 회로에 제한되는 것이 아니라, 다른 타입들의 회로들을 지지할 수 있다.
도 5f는 이 개시내용의 일부 예들에 따른, 리드프레임에 전기적으로 접속되는 측방 전도 다이의 측면도이다. 측방 전도 다이(200) 및 리드프레임(250)은 도 5d-5e에 관해 기술된 것과 동일한 또는 유사한 단자들 및 노드들을 포함한다. 도 5f는 도 5e의 파선 A-A'에 대응할 수 있다. 도 5f는 전술된 도 4f 및 4h와 유사하다.
도 5f는 입력, 리드(230)로부터 전도성 패드(220B)를 통해 측방 전도 다이(200) 상의 복수의 드레인 전극 개구들 중 하나로 흐르는 전류(140E)를 도시한다. 위의 도 4f 및 4h와 유사하게, 전기 전류(140E)는 전기적 접속(248)을 통해 흐를 수 있는데, 여기서 전기적 접속(248)은 땜납, 전도성 접착제 또는 유사한 접속일 수 있다.
측방 전도 다이(200)에 의해 구현되는 하프-브리지 회로의 동작에서의 다른 시간들에서, 전기 전류(140F)는 측방 전도 다이(200) 상의 복수의 소스 전극 개구들 중 소스 전극 개구로부터 흐를 수 있다. 전기 전류(140F)는 전기적 접속(242), 전도성 패드(222B)를 통해 그리고 리드(234)로 흐를 수 있다. 일부 예들에서, 리드(234)는 더 큰 회로의 기준 또는 접지 단자에 접속될 수 있다. 회로 동작 시 다른 시간들에서, 전류는 하프-브리지 회로 출력 또는 SW 단자 내로 또는 밖으로, 그리고 따라서 리드(232)를 통해 흐를 수 있다.
도 5g는 이 개시내용의 일부 예들에 따른, 리드프레임에 전기적으로 접속되는 측방 전도 다이의 또다른 측면도이다. 측방 전도 다이(200) 및 리드프레임(250)은 도 5d-5e에 관해 기술된 것과 동일한 또는 유사한 단자들 및 노드들을 포함한다. 도 5g는 도 5e 내의 파선 B-B'에 대응할 수 있고, 전술된 도 4g와 유사하다.
리드(234)는 리드(234)가 전도성 패드들(222A-222E)에 전기적으로 접속하는 위치들에서 전도성 패드들(222A-222E)에 대해 실질적으로 직교한다. 전도성 패드들(222A-222E)은 확산 저항을 감소시키기 위해 다이 상의 소스 전극 개구들(212A-212E)(도 5g에 도시되지 않음)에 대해 실질적으로 병렬이다. 전도성 패드들(222A-222E)은, 모두가 넘버링되지는 않는, 전기적 접속들(244)을 통해 소스 전극 개구들(212A-212E)에 전기적으로 접속한다.
전기적 접속(246)은 게이트 전극 개구(G2(204))를 전도성 패드(228) 및 리드(238)에 접속시킨다. 전도성 패드(228)는 또한 도 5d에 도시된 바와 같이, 제어 IC(255)에 접속하여 측방 전도 다이(200)의 트랜지스터(2)의 동작을 제어할 수 있다. 전기적 접속들(244 및 246)은 도 5f에 관해 기술된 전기적 접속들과 유사하다.
이 개시내용에 기술된 리드프레임 전도성 패드들 및 리드 트레이스들의 배열은, 종래의 기법들과 비교시, 양호한 열 방산와 함께, 더 낮은 PKG 저항의 장점들을 가질 수 있다. 직교 구조는 전도성 패드들에 전기적으로 접속되는 측방 전도 다이 상의 전극 패드 개구들로부터, 그리고 추가로 회로의 다른 부분들에 전류를 운반하는 리드로, 전류가 이동하는 짧은 경로를 제공한다. 이 개시내용의 기법들은 중간 내지 높은 전압 회로들을 핸들링하기에 충분히 넓을 수 있는 클리어런스 및 연면 거리를 제공함으로써 추가적인 장점들을 가질 수 있다. 더 짧은 전류 경로는, 종래의 기법들에 비해, 디바이스와 패키지 사이의 인터페이스 상의 전류 밀도를 감소시킬 수 있는데, 이는 따라서 일렉트로마이그레이션의 위험을 감소시킬 수 있다.
예 1. 측방 전도 다이에 대한 전도성 리드프레임 디바이스로서, 측방 전도 다이는 다이의 표면 상에 복수의 병렬 이격된 그리고 인터리빙된 전극 개구들을 포함하고, 전도성 리드프레임 디바이스는: 제1면 및 제2면, 전도성 리드프레임의 제1면 상의 복수의 병렬 이격된 그리고 인터리빙된 전도성 패드들을 포함하고, 복수의 전도성 패드들의 각자의 전도성 패드는 각자의 전도성 패드의 주요 축을 정의한다. 리드프레임은 또한 전도성 리드프레임의 제2면 상에 복수의 병렬 전도체들을 포함하고, 복수의 병렬 전도체들의 각자의 전도체는 각자의 전도체의 주요 축을 정의하고, 각자의 전도성 패드의 주요 축은 각자의 전도성 패드가 각자의 전도체에 전기적으로 접속하는 위치에서 각자의 전도체의 주요 축에 대해 실질적으로 직교한다.
예 2. 예 1의 전도성 리드프레임 디바이스로서, 여기서 복수의 병렬 이격된 그리고 인터리빙된 전도성 패드들은 인터디지트 패턴(interdigited pattern)으로 배열된다.
예 3. 예 1-2 중 임의의 것 또는 이들의 임의의 조합의 전도성 리드프레임 디바이스로서, 여기서 복수의 병렬 이격된 그리고 인터리빙된 전도성 패드들은 측방 전도 다이의 표면 상의 복수의 병렬 이격된 그리고 인터리빙된 전극 개구들에 대응한다.
예 4. 예 1-3의 임의의 조합의 전도성 리드프레임 디바이스로서, 여기서 복수의 병렬 이격된 그리고 인터리빙된 전극 개구들은 측방 전도 다이의 표면 상의 복수의 병렬 이격된 그리고 인터리빙된 소스 및 드레인 전극 개구들을 포함하고, 복수의 병렬 이격된 그리고 인터리빙된 전도성 패드들은 측방 전도 다이의 표면 상의 복수의 병렬 이격된 그리고 인터리빙된 소스 및 드레인 전극 개구들에 대응한다.
예 5. 예 1-4의 임의의 조합의 전도성 리드프레임 디바이스로서, 여기서 복수의 병렬 이격된 그리고 인터리빙된 전도성 패드들의 각자의 전도성 패드의 크기 및 형상은 각자의 전도성 패드에 대응하는 각자의 전극 개구의 크기 및 형상과 실질적으로 동일하다.
예 6. 예 1-5의 임의의 조합의 전도성 리드프레임 디바이스로서, 여기서 제1 각자의 전도성 패드의 주요 축은 제2 각자의 전도성 패드의 주요 축에 평행하며 이에 인접하고, 제1 각자의 전도성 패드의 주요 축과 제2 각자의 전도성 패드의 주요 축 사이의 피치 거리는 대략 150 ㎛ - 400 ㎛이다.
예 7. 예 1-6의 임의의 조합의 전도성 리드프레임 디바이스로서, 여기서 제1 각자의 전도성 패드의 주요 축과 제2 각자의 전도성 패드의 주요 축 사이의 피치 거리는 제1 각자의 외부 패키지 패드와 제2 각자의 외부 패키지 패드 사이의 피치 거리보다 더 적다.
예 8. 예 1-7의 임의의 조합의 전도성 리드프레임 디바이스로서, 여기서 각자의 전도성 패드는 각자의 전도성 패드의 길이 및 폭을 정의하고, 각자의 전도성 패드의 길이는 각자의 전도성 패드의 폭보다 더 길고, 각자의 전도성 패드의 주요 축은 전도성 패드의 길이를 따른다.
예 9. 예 1-8의 임의의 조합의 전도성 리드프레임 디바이스로서, 여기서 전도성 리드프레임은 전도성 리드프레임의 제1 면 상의 전도성 세그먼트를 더 포함하고, 전도성 세그먼트는 제1 각자의 전도성 패드를 적어도 제2 각자의 전도성 패드에 전기적으로 접속시킨다.
예 10. 예 1-9의 임의의 조합의 전도성 리드프레임 디바이스로서, 여기서 각자의 전도성 패드가 각자의 전도체에 전기적으로 접속하는 위치에서 전도성 패드들과 전도체 사이의 직교 구조가 날개 형상을 형성한다.
예 11. 디바이스로서, 측방 전도 다이를 포함하고, 여기서 측방 전도 다이는 다이의 표면 상에 복수의 병렬 이격된 그리고 인터리빙된 전극 개구들; 및 전도성 리드프레임을 포함한다. 전도성 리드프레임은: 제1 면 및 제2 면, 전도성 리드프레임의 제1 면 상의 복수의 병렬 이격된 그리고 인터리빙된 전도성 패드들 ― 복수의 전도성 패드들의 각자의 전도성 패드는 각자의 전도성 패드의 주요 축을 정의함 ―, 및 전도성 리드프레임의 제2 면 상의 복수의 병렬 전도체들 ― 복수의 전도성 전도체들의 각자의 전도체는 각자의 전도체의 주요 축을 정의함 ― 을 포함한다. 각자의 전도성 패드의 주요 축은 각자의 전도성 패드가 상기 각자의 전도체에 전기적으로 접속하는 위치에서 각자의 전도체의 주요 축에 대해 실질적으로 직교한다.
예 12. 예 11의 디바이스로서, 여기서 복수의 병렬 이격된 그리고 인터리빙된 전도성 패드들의 각자의 전도성 패드는 측방 전도 다이의 표면 상의 복수의 병렬 이격된 그리고 인터리빙된 전극 개구들의 각자의 전극 개구에 전기적으로 접속한다.
예 13. 예 11-12의 임의의 조합의 디바이스로서, 여기서 각자의 전도성 패드는 전도성 접착제에 의해 각자의 전극 개구에 전기적으로 접속한다.
예 14. 예 11-13의 임의의 조합의 디바이스로서, 여기서 측방 전도 다이는 하프 브리지 회로로서 구성되는 복수의 트랜지스터들을 포함한다.
예 15. 예 11-13의 임의의 조합의 디바이스로서, 여기서 측방 전도 다이는 제1 측방 전도 다이이고, 디바이스는 제2 측방 전도 다이를 더 포함하고, 제1 측방 전도 다이는 제1 트랜지스터이고 제2 측방 전도 다이는 제2 트랜지스터이고, 제1 트랜지스터 및 제2 트랜지스터는 하프 브리지 회로를 형성하도록 구성된다.
예 16. 예 11-13의 임의의 조합의 디바이스로서, 여기서 측방 전도 다이는 갈륨 질화물(GaN) 반도체 다이를 포함한다.
예 17. 예 11-13의 임의의 조합의 디바이스로서, 여기서 측방 전도 다이는 전계 효과 트랜지스터(FET), 고-전자-이동도 트랜지스터(HEMT), 또는 절연 게이트 바이폴라 트랜지스터(IGBT) 중 하나 이상을 포함한다.
예 18. 예 11-13의 임의의 조합의 디바이스로서, 제어 집적 회로(IC)를 더 포함하고, 여기서 제어 IC의 단자는 상기 복수의 병렬 이격된 그리고 인터리빙된 전도성 패드들 중 제1 전도성 패드에 전기적으로 접속한다.
예 19. 예 11-13의 임의의 조합의 디바이스로서, 여기서 제어 IC의 단자는 제어 IC의 제1 게이트 제어 단자이고, 제1 전도성 패드는 측방 전도 다이의 제1 게이트 단자이다.
예 20. 갈륨 질화물(GaN) 반도체 전력 디바이스로서, 디바이스는: 측방 전도 GaN 반도체 다이 ― 반도체 다이는 반도체 다이의 표면 상에 복수의 병렬 이격된 그리고 인터리빙된 소스 및 드레인 전극 개구들을 포함함 ― ; 및 전도성 리드프레임을 포함한다. 전도성 리드프레임은: 제1 면 및 제2 면; 전도성 리드프레임의 제1 면 상의 복수의 병렬 이격된 그리고 인터리빙된 소스 및 드레인 전도성 패드들 ― 복수의 전도성 패드들의 각자의 전도성 패드는 각자의 전도성 패드의 주요 축을 정의함 ―, 전도성 리드프레임의 제2 면 상의 복수의 병렬 전도체들을 포함하고, 여기서 복수의 전도성 전도체들의 각자의 전도체는 각자의 전도체의 주요 축을 정의하고, 각자의 전도성 패드의 주요 축은 각자의 전도성 패드가 각자의 전도체에 전기적으로 접속하는 위치에서 각자의 전도체의 주요 축에 대해 실질적으로 직교한다. 그리고 여기서: 복수의 병렬 이격된 그리고 인터리빙된 전도성 소스 패드들의 각자의 전도성 소스 패드는 측방 전도 다이의 표면 상의 복수의 병렬 이격된 그리고 인터리빙된 소스 전극 개구들의 각자의 소스 전극 개구에 전기적으로 접속하고, 그리고 복수의 병렬 이격된 그리고 인터리빙된 전도성 드레인 패드들의 각자의 전도성 드레인 패드는 측방 전도 다이의 표면 상의 복수의 병렬 이격된 그리고 인터리빙된 드레인 전극 개구들의 각자의 드레인 전극 개구에 전기적으로 접속한다.
개시내용의 다양한 예들이 기술되었다. 이들 및 다른 예들은 후속하는 청구항들의 범위 내에 있다.

Claims (20)

  1. 측방 전도 다이에 대한 전도성 리드프레임 디바이스로서,
    상기 측방 전도 다이는 상기 다이의 표면 상에 복수의 병렬 이격된 그리고 인터리빙된 전극 개구들을 포함하고, 상기 전도성 리드프레임 디바이스는:
    제1 면 및 제2 면,
    상기 전도성 리드프레임의 제1 면 상의 복수의 병렬 이격된 그리고 인터리빙된 전도성 패드들 ― 상기 복수의 전도성 패드들의 각자의 전도성 패드는 상기 각자의 전도성 패드의 주요 축을 정의함 ―, 및
    상기 전도성 리드프레임의 제2 면 상의 복수의 병렬 전도체들 ― 상기 복수의 병렬 전도체들의 각자의 전도체는 상기 각자의 전도체의 주요 축을 정의함 ― 을 포함하고,
    상기 각자의 전도성 패드의 주요 축은 상기 각자의 전도성 패드가 상기 각자의 전도체에 전기적으로 접속하는 위치에서 상기 각자의 전도체의 주요 축에 대해 실질적으로 직교하는 전도성 리드프레임 디바이스.
  2. 제1항에 있어서,
    상기 복수의 병렬 이격된 그리고 인터리빙된 전도성 패드들은 인터디지트 패턴(interdigited pattern)으로 배열되는 전도성 리드프레임 디바이스.
  3. 제1항에 있어서,
    상기 복수의 병렬 이격된 그리고 인터리빙된 전도성 패드들은 상기 측방 전도 다이의 표면 상의 복수의 병렬 이격된 그리고 인터리빙된 전극 개구들에 대응하는 전도성 리드프레임 디바이스.
  4. 제3항에 있어서,
    상기 복수의 병렬 이격된 그리고 인터리빙된 전극 개구들은 상기 측방 전도 다이의 표면 상의 복수의 병렬 이격된 그리고 인터리빙된 소스 및 드레인 전극 개구들을 포함하고, 상기 복수의 병렬 이격된 그리고 인터리빙된 전도성 패드들은 상기 측방 전도 다이의 표면 상의 상기 복수의 병렬 이격된 그리고 인터리빙된 소스 및 드레인 전극 개구들에 대응하는 전도성 리드프레임 디바이스.
  5. 제3항에 있어서,
    상기 복수의 병렬 이격된 그리고 인터리빙된 전도성 패드들의 각자의 전도성 패드의 크기 및 형상은 상기 각자의 전도성 패드에 대응하는 각자의 전극 개구의 크기 및 형상과 실질적으로 동일한 전도성 리드프레임 디바이스.
  6. 제1항에 있어서,
    제1 각자의 전도성 패드의 주요 축은 제2 각자의 전도성 패드의 주요 축에 평행하며 이에 인접하고,
    상기 제1 각자의 전도성 패드의 주요 축과 상기 제2 각자의 전도성 패드의 주요 축 사이의 피치 거리는 대략 150 ㎛ 내지 400 ㎛인 전도성 리드프레임 디바이스.
  7. 제1항에 있어서,
    상기 제1 각자의 전도성 패드의 주요 축과 상기 제2 각자의 전도성 패드의 주요 축 사이의 피치 거리는 제1 각자의 외부 패키지 패드와 제2 각자의 외부 패키지 패드 사이의 피치 거리보다 더 적은 전도성 리드프레임 디바이스.
  8. 제1항에 있어서,
    상기 각자의 전도성 패드는 상기 각자의 전도성 패드의 길이 및 폭을 정의하고,
    상기 각자의 전도성 패드의 길이는 상기 각자의 전도성 패드의 폭보다 더 길고,
    상기 각자의 전도성 패드의 주요 축은 상기 전도성 패드의 길이를 따르는 전도성 리드프레임 디바이스.
  9. 제1항에 있어서,
    상기 전도성 리드프레임은 상기 전도성 리드프레임의 제1 면 상의 전도성 세그먼트를 더 포함하고, 상기 전도성 세그먼트는 제1 각자의 전도성 패드를 적어도 제2 각자의 전도성 패드에 전기적으로 접속시키는 전도성 리드프레임 디바이스.
  10. 제1항에 있어서,
    상기 각자의 전도성 패드가 상기 각자의 전도체에 전기적으로 접속하는 위치에서 상기 전도성 패드들과 상기 전도체 사이의 직교 구조가 날개 형상을 형성하는 전도성 리드프레임 디바이스.
  11. 디바이스로서,
    측방 전도 다이 ― 상기 측방 전도 다이는 상기 다이의 표면 상에 복수의 병렬 이격된 그리고 인터리빙된 전극 개구들을 포함함 ― ; 및
    전도성 리드프레임
    을 포함하고, 상기 전도성 리드프레임은:
    제1 면 및 제2 면,
    상기 전도성 리드프레임의 제1 면 상의 복수의 병렬 이격된 그리고 인터리빙된 전도성 패드들 ― 상기 복수의 전도성 패드들의 각자의 전도성 패드는 상기 각자의 전도성 패드의 주요 축을 정의함 ―, 및
    상기 전도성 리드프레임의 제2 면 상의 복수의 병렬 전도체들 ― 상기 복수의 전도성 전도체들의 각자의 전도체는 상기 각자의 전도체의 주요 축을 정의함 ― 을 포함하고,
    상기 각자의 전도성 패드의 주요 축은 상기 각자의 전도성 패드가 상기 각자의 전도체에 전기적으로 접속하는 위치에서 상기 각자의 전도체의 주요 축에 대해 실질적으로 직교하는 디바이스.
  12. 제11항에 있어서,
    상기 복수의 병렬 이격된 그리고 인터리빙된 전도성 패드들의 각자의 전도성 패드는 상기 측방 전도 다이의 표면 상의 복수의 병렬 이격된 그리고 인터리빙된 전극 개구들의 각자의 전극 개구에 전기적으로 접속하는 디바이스.
  13. 제12항에 있어서,
    상기 각자의 전도성 패드는 전도성 접착제에 의해 각자의 전극 개구에 전기적으로 접속하는 디바이스.
  14. 제11항에 있어서,
    상기 측방 전도 다이는 하프 브리지 회로로서 구성되는 복수의 트랜지스터들을 포함하는 디바이스.
  15. 제11항에 있어서,
    상기 측방 전도 다이는 제1 측방 전도 다이이고, 상기 디바이스는 제2 측방 전도 다이를 더 포함하고,
    상기 제1 측방 전도 다이는 제1 트랜지스터이고 상기 제2 측방 전도 다이는 제2 트랜지스터이고,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 하프 브리지 회로를 형성하도록 구성되는 디바이스.
  16. 제11항에 있어서,
    상기 측방 전도 다이는 갈륨 질화물(GaN) 반도체 다이를 포함하는 디바이스.
  17. 제11항에 있어서,
    상기 측방 전도 다이는 전계 효과 트랜지스터(FET), 고-전자-이동도 트랜지스터(HEMT), 또는 절연 게이트 바이폴라 트랜지스터(IGBT) 중 하나 이상을 포함하는 디바이스.
  18. 제11항에 있어서,
    제어 집적 회로(integrated circuit, IC)를 더 포함하고, 상기 제어 IC의 단자는 상기 복수의 병렬 이격된 그리고 인터리빙된 전도성 패드들 중 제1 전도성 패드에 전기적으로 접속하는 디바이스.
  19. 제18항에 있어서,
    상기 제어 IC의 단자는 상기 제어 IC의 제1 게이트 제어 단자이고, 상기 제1 전도성 패드는 상기 측방 전도 다이의 제1 게이트 단자인 디바이스.
  20. 갈륨 질화물(GaN) 반도체 전력 디바이스로서,
    측방 전도 GaN 반도체 다이 ― 상기 반도체 다이는 상기 반도체 다이의 표면 상에 복수의 병렬 이격된 그리고 인터리빙된 소스 및 드레인 전극 개구들을 포함함 ― ; 및
    전도성 리드프레임을 포함하고, 상기 전도성 리드프레임은
    제1 면 및 제2 면,
    상기 전도성 리드프레임의 제1 면 상의 복수의 병렬 이격된 그리고 인터리빙된 소스 및 드레인 전도성 패드들 ― 상기 복수의 전도성 패드들의 각자의 전도성 패드는 상기 각자의 전도성 패드의 주요 축을 정의함 ―, 및
    상기 전도성 리드프레임의 제2 면 상의 복수의 병렬 전도체들 ― 상기 복수의 전도성 전도체들의 각자의 전도체는 상기 각자의 전도체의 주요 축을 정의하고,
    상기 각자의 전도성 패드의 주요 축은 상기 각자의 전도성 패드가 상기 각자의 전도체에 전기적으로 접속하는 위치에서 상기 각자의 전도체의 주요 축에 대해 실질적으로 직교함 ― 을 포함하고,
    상기 복수의 병렬 이격된 그리고 인터리빙된 전도성 소스 패드들의 각자의 전도성 소스 패드는 상기 측방 전도 다이의 표면 상의 복수의 병렬 이격된 그리고 인터리빙된 소스 전극 개구들의 각자의 소스 전극 개구에 전기적으로 접속하고,
    상기 복수의 병렬 이격된 그리고 인터리빙된 전도성 드레인 패드들의 각자의 전도성 드레인 패드는 상기 측방 전도 다이의 표면 상의 복수의 병렬 이격된 그리고 인터리빙된 드레인 전극 개구들의 각자의 드레인 전극 개구에 전기적으로 접속하는 디바이스.
KR1020180007263A 2017-01-20 2018-01-19 균일하게 분배된 전류 흐름을 위한 리드 프레임 상의 인터디지트 디바이스 KR102063101B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/411,379 US10074597B2 (en) 2017-01-20 2017-01-20 Interdigit device on leadframe for evenly distributed current flow
US15/411,379 2017-01-20

Publications (2)

Publication Number Publication Date
KR20180086154A true KR20180086154A (ko) 2018-07-30
KR102063101B1 KR102063101B1 (ko) 2020-02-11

Family

ID=61002902

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180007263A KR102063101B1 (ko) 2017-01-20 2018-01-19 균일하게 분배된 전류 흐름을 위한 리드 프레임 상의 인터디지트 디바이스

Country Status (4)

Country Link
US (1) US10074597B2 (ko)
EP (1) EP3355351B1 (ko)
KR (1) KR102063101B1 (ko)
CN (1) CN108336055B (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200036692A (ko) * 2018-09-27 2020-04-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 그 형성 방법
US11527525B2 (en) 2018-09-28 2022-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with multiple polarity groups
KR20230072094A (ko) * 2021-11-17 2023-05-24 한국생산기술연구원 하프 브리지 타입 GaN 전력 반도체 모듈
US11842993B2 (en) 2018-09-28 2023-12-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with multiple polarity groups

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201937358A (zh) * 2017-12-22 2019-09-16 加拿大商1004335安大略有限公司 具有機電諧振器之電容式觸控感測器及其方法與控制器
WO2024078682A1 (en) 2022-10-10 2024-04-18 Huawei Digital Power Technologies Co., Ltd. Build-up substrate for a power package

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080035959A1 (en) * 2006-08-09 2008-02-14 Jiang Hunt H Chip scale package for power devices and method for making the same
US20080048218A1 (en) * 2006-08-24 2008-02-28 Jiang Hunt H Method and flip chip structure for power devices

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5250439A (en) * 1990-07-19 1993-10-05 Miles Inc. Use of conductive sensors in diagnostic assays
US7045884B2 (en) * 2002-10-04 2006-05-16 International Rectifier Corporation Semiconductor device package
JP4603785B2 (ja) * 2003-08-20 2010-12-22 キヤノン株式会社 画像形成装置
US7166867B2 (en) 2003-12-05 2007-01-23 International Rectifier Corporation III-nitride device with improved layout geometry
US7466012B2 (en) 2004-09-13 2008-12-16 International Rectifier Corporation Power semiconductor package
US7994632B2 (en) 2006-01-10 2011-08-09 International Rectifier Corporation Interdigitated conductive lead frame or laminate lead frame for GaN die
US7994524B1 (en) * 2007-09-12 2011-08-09 David Yaunien Chung Vertically structured LED array light source
US8648449B2 (en) 2009-01-29 2014-02-11 International Rectifier Corporation Electrical connectivity for circuit applications
US8169070B2 (en) * 2009-05-15 2012-05-01 Infineon Technologies Ag Semiconductor device
US8399912B2 (en) 2010-02-16 2013-03-19 International Rectifier Corporation III-nitride power device with solderable front metal
JP6143468B2 (ja) * 2013-01-11 2017-06-07 株式会社三井ハイテック リードフレーム
US9978667B2 (en) * 2013-08-07 2018-05-22 Texas Instruments Incorporated Semiconductor package with lead frame and recessed solder terminals
US9048838B2 (en) 2013-10-30 2015-06-02 Infineon Technologies Austria Ag Switching circuit
TWI546906B (zh) * 2014-03-14 2016-08-21 尼克森微電子股份有限公司 晶圓級扇出晶片的封裝結構及封裝方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080035959A1 (en) * 2006-08-09 2008-02-14 Jiang Hunt H Chip scale package for power devices and method for making the same
US20080048218A1 (en) * 2006-08-24 2008-02-28 Jiang Hunt H Method and flip chip structure for power devices

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200036692A (ko) * 2018-09-27 2020-04-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 그 형성 방법
US11049850B2 (en) 2018-09-27 2021-06-29 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of bonding the strip-shaped under bump metallization structures
US11527525B2 (en) 2018-09-28 2022-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with multiple polarity groups
US11842993B2 (en) 2018-09-28 2023-12-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with multiple polarity groups
KR20230072094A (ko) * 2021-11-17 2023-05-24 한국생산기술연구원 하프 브리지 타입 GaN 전력 반도체 모듈

Also Published As

Publication number Publication date
US20180211904A1 (en) 2018-07-26
CN108336055A (zh) 2018-07-27
EP3355351A1 (en) 2018-08-01
KR102063101B1 (ko) 2020-02-11
US10074597B2 (en) 2018-09-11
EP3355351B1 (en) 2021-09-15
CN108336055B (zh) 2021-09-03

Similar Documents

Publication Publication Date Title
KR102063101B1 (ko) 균일하게 분배된 전류 흐름을 위한 리드 프레임 상의 인터디지트 디바이스
US10319631B2 (en) Parallel plate waveguide for power semiconductor package
JP7056836B2 (ja) 高電流、低スイッチングロスのＳｉＣパワーモジュール
CN107769520B (zh) 电装置及其制造方法
US9468087B1 (en) Power module with improved cooling and method for making
US11605613B2 (en) Semiconductor device
US9972569B2 (en) Robust low inductance power module package
US10573631B2 (en) Multi-phase power converter with common connections
CN108010885B (zh) 用于芯片嵌入式衬底的输入/输出引脚
CN107769555B (zh) 具有在一侧之上的至少五个电连接部的功率转换器
US8023276B2 (en) Circuit arrangement comprising having plurality of half bridges
US10410952B2 (en) Power semiconductor packages having a substrate with two or more metal layers and one or more polymer-based insulating layers for separating the metal layers
CN114300435A (zh) 半导体模块
CN114078833A (zh) 具有至少两个在基底上接触的功率半导体布置的功率模块
US11158569B2 (en) Semiconductor component and semiconductor package
US10128173B2 (en) Common contact leadframe for multiphase applications
CN116207089A (zh) 用于对称开关和温度感测的功率模块布局
US20200243489A1 (en) Semiconductor Arrangements
EP3396839B1 (en) Semiconductor arrangement with controllable semiconductor elements
US11323041B2 (en) Semiconductor device
US11973065B2 (en) Semiconductor arrangements
JP2024516510A (ja) スイッチ素子およびダイオードを備えるパワーモジュール
Deng et al. Thermal Management for Buck Converters Using Co-Packaged GaN Power HEMTs
CN116633166A (zh) 一种三相桥功率模块电路封装结构

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant