KR20180080271A - 단결정 실리콘으로 이루어진 반도체 웨이퍼 및 그 제조 방법 - Google Patents

단결정 실리콘으로 이루어진 반도체 웨이퍼 및 그 제조 방법 Download PDF

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Abstract

본 발명은 소정 농도의 산소, 질소 및 수소를 포함한 단결정 실리콘으로 이루어진 반도체 웨이퍼에 관한 것이다. 반도체 웨이퍼는, 반경에서 평균화된 밀도가 1×105 cm-3 이상 1×107 cm-3 이하인 BMD 시드와; 반경에서 평균화된 밀도가 1100 cm-2보다 작지 않은 표면 결함과; 밀도가 5×108 /㎤인 하한보다 낮지 않은 BMD를 또한 포함한다. 본 발명은 또한 단결정 실리콘으로 이루어진 반도체 웨이퍼를 제조하는 방법에 관한 것이다.

Description

단결정 실리콘으로 이루어진 반도체 웨이퍼 및 그 제조 방법
본 발명은 단결정 실리콘으로 이루어지고 산소, 질소 및 수소를 포함한 반도체 웨이퍼 및 그러한 반도체 웨이퍼의 제조 방법에 관한 것이다. 그 속성을 고려할 때 이 반도체 웨이퍼는 상부 측면(전면)에 에피택셜 층이 증착되는 기판 웨이퍼로서 특히 적합하다. 에피택셜 층이 증착된 반도체 웨이퍼는 에피택셜 반도체 웨이퍼라고 또한 알려져 있다.
산소는 BMD 결함(Bulk Micro Defects, 벌크 미세 결함)의 형성에 중요한 역할을 한다. BMD는 열처리 과정에서 BMD 시드(seed)가 성장하는 산소 침전물이다. BMD는 내부 게터(getter), 즉 불순물에 대한 에너지 싱크로서 작용하고 그래서 근본적으로 유리하다. 한가지 예외는 전자 컴포넌트를 수용하려고 하는 위치에 BMD가 존재하는 것이다. 그러한 위치에 BMD가 형성되는 것을 피하기 위해 에피택셜 층을 반도체 웨이퍼 위에 증착하고 그 에피택셜 층에 전자 컴포넌트를 수용할 수 있다.
그러나 반도체 웨이퍼 위에 에피택셜 층을 증착하면 작은 BMD 시드가 용해되는 과정에서 반도체 웨이퍼에서 열 응력을 일으키는 것으로 알려져 있다. 그러면 작은 BMD 시드는 에피택셜 층의 증착 후에 BMD 내로 더 이상 성장할 수 없다. 이것을 극복하는 한가지 옵션은 에피택셜 층의 증착 전에 반도체 웨이퍼를 열처리하여 작은 BMD 시드를 안정화시키거나 더 이상 용해되지 않는 BMD를 형성하는 것이다. 그러나 이러한 열처리는 추가의 비용을 일으킨다. 대안적으로 또는 추가적으로, 에피택셜 층의 증착 후에도 반도체 웨이퍼에서 BMD 시드의 가능한 최고 밀도를 달성하기 위해 단결정에서 비교적 높은 산소 농도가 선택될 수 있다. US 2006/0150894 A1에는 반도체 웨이퍼를 구성하는 단결정을 BMD를 형성하기 위해 열처리하는 방법이 개시되어 있다.
반도체 웨이퍼를 구성하는 단결정을 석영 도가니에 내포된 용해물(melt)로부터 초크랄스키법(Czochralski method, CZ법)에 따라 꺼낼 때, 도가니 물질이 단결정 및 그로부터 도출되는 반도체 웨이퍼에 통합되는 산소원을 형성한다. 통합되는 산소의 농도는 예를 들면 당김 장치(pulling apparatus)를 통한 아르곤의 압력 및 흐름을 제어함으로써, 또는 단결정을 꺼내는 동안 도가니와 시드 결정 회전을 동조시킴으로써, 또는 용해물에 인가되는 자계를 이용함으로써, 또는 상기 방책들의 조합에 의해 꽤 정밀하게 제어될 수 있다.
단결정 내에 질소가 존재하면 BMD 시드의 형성이 촉진된다. 따라서 단결정을 질소로 도핑하는 것이 더 높은 BMD 밀도를 달성하기 위해 일반적으로 적합하다. 단결정 내의 질소의 농도는 예를 들면 용해물 내에서 질소 물질을 용해함으로써, 또는 질소 또는 질소 화합물을 포함한 가스로 상기 용해물을 가스처리함으로써 넓은 범위 내에서 조정될 수 있다.
또한, CZ법에 의해 단결정 실리콘을 꺼내는 동안 특히 중요한 것은 결정화 계면에서 당김 속도(V)와 축방향 온도 구배(G)의 비율(V/G)을 제어하는 것이다. 당김 속도(V)는 성장하는 단결정이 상기 용해물로부터 상향으로 들어올려지는 속도이고, 축방향 온도 구배(G)는 결정 들어올림 방향으로 상기 결정화 계면에서 온도 변화의 측정치이다. 단결정에서 지배적인 점 결함(공극(vocancy) 및 간극(interstitial) 실리콘 원자)의 유형 및 농도는 실질적으로 V/G 지수(quotient)에 의해 결정된다. BMD는 공극의 수가 간극 실리콘 원자의 수를 초과하고 그래서 공극이 지배적인 영역에서 특히 발생할 수 있다. 단결정의 결정화 중에 비교적 큰 공극 과포화가 존재할 때(이것은 V/G 지수가 비교적 높은 경우임), 공극은 예를 들면 결정 발원 입자(Crystal Originated Particle, COP)로서 검증될 수 있는 응집체를 형성한다. V/G 및 그에 따라서 공극의 과포화가 COP를 형성하는데 필요한 것보다 다소 더 낮을 때, OSF 결함(Oxidation Induced Stacking Fault, 산화 유도 적층 결함)의 시드가 COP 대신에 형성된다. 이 경우에 단결정은 OSF 영역에서 결정화한다. V/G 지수가 더 작을 때, 공극이 아직 지배적이지만 COP와 OSF가 그 안에 형성되지 않았기 때문에 무결함으로 분류되는 영역이 단결정의 결정화 중에 형성된다. 이러한 영역은 Pv 영역이라고 부른다. V/G 지수의 추가적인 감소는 마찬가지로 무결함으로서 분류되지만 간극 실리콘 원자들이 지배적인 Pi 영역에서 단결정을 성장시킨다.
결정화 계면에서의 축방향 온도 구배(G) 및 그 방사상 진행은 결정화 계면으로/로부터의 열전달에 의해 결정된다. 열전달은 단결정을 성장시키는 환경, 소위 핫존(hot zone)의 열적 속성에 의해서 및 하나 이상의 가열 장치를 통한 열 공급에 의해서 실질적으로 영향을 받는다.
소정의 핫존에서 단결정을 꺼내기로 결정한 때, 결정화 계면에서 축방향 온도 구배(G)의 축방향 및 방사상 진행은 열 균형을 고려한 시뮬레이션 계산에 의해 결정될 수 있다. 핫존의 적당한 구성은 축방향 온도 구배(G)가 단결정의 반경을 따라 바람직한 진행을 갖는 것을 또한 보장할 수 있다. 단결정의 성장 및 용해물의 부피 감소의 결과로서, 열적 조건 및 그에 따라서 결정화 계면에서 축방향 온도 구배(G)의 축방향 진행도 또한 시간에 따라 변한다. 축방향의 의도된 영역에서 V/G 지수를 또한 유지하기 위해, 당김 속도(V)의 대응하는 변화를 통해 축방향 온도 구배(G)에서 시간에 따른 변화를 보상할 필요가 있다. 당김 속도(V)의 제어는 V/G 지수의 제어를 또한 가능하게 한다.
WO 98/45508 A1은 V/G 지수가 단결정 성장 중에 실질적으로 불변으로 유지되고 단결정이 의도된 영역에서 성장할 수 있는 조건을 당김 속도(V)의 제어를 통해 달성하기 위해 시간에 따른 당김 속도(V)의 진행이 어떻게 실험적으로 결정될 수 있는지를 설명하는 많은 간행물 중의 하나이다. 이 문서는 Pv 영역 및 Pi 영역의 특징화 및 판별을 위한 검증 방법을 또한 설명한다.
EP 1 887 110 A1은 단결정 실리콘으로 이루어지고 산소, 질소 및 수소를 포함하며 Pv 영역에서 꺼내진 단결정으로부터 시작하는 반도체 웨이퍼의 제조와 관련된다. 질소의 존재 및 더 낮은 정도의 수소의 존재는 Pv 영역에서 단결정을 결정화하기 위해 더 큰 범위의 당김 속도를 이용할 수 있게 하는 것으로 보고되어 있다. 반도체 웨이퍼에서 비교적 높은 산소 농도를 선택하는 것 및 반도체 웨이퍼를 급속 열 어닐링(rapid thermal anneal, RTA)에 의해 열처리하는 것이 또한 제안되어 있다.
US 2011/0084366 A1은 단결정 실리콘으로 이루어지고 산소, 질소 및 수소를 포함하며 그 전면이 에피택셜 층으로 덮혀진 반도체 웨이퍼의 제조와 관련이 있다. 반도체 웨이퍼가 소정량의 질소 및 수소를 포함할 때 유리하다는 것이 이 문서로부터 명백하다. 수소의 존재는 반도체 웨이퍼에서 OSF의 형성 및 BMD 시드의 형성을 촉진하는 첨가제로서 질소의 활동을 동시에 손상시키지 않고 에피택셜 층에서 그로부터 도출되는 결함의 형성을 방해한다. 그러나 반도체 웨이퍼에서 수소의 존재는 에피택셜 층에서 전위(dislocation)를 형성하고 공극의 응집체는 이러한 전위의 시작점인 것으로 나타났다.
본 특허 출원의 발명자는 그 속성이 전면에 에피택셜 층이 증착된 기판 웨이퍼로서 사용하기에 특히 적합하게 하는 단결정 실리콘으로 이루어진 반도체 웨이퍼를 제공하는 문제에 유의하였다. 상기 발명자들은 US 2006/0150894 A1, EP1 887 110 A1 및 US 2011/0084366 A1에서 설명하는 대응하는 반도체 웨이퍼보다 이 목적에 더 적합한 반도체 웨이퍼를 제공하는 문제에 특히 유의하였다. 제공된 반도체 웨이퍼의 전면이 에피택셜 층으로 덮혀진 때, 이상적으로는 포토리소그래피 단계에서 오버레이 결함으로써, 즉 에피택셜 층이 증착된 반도체 웨이퍼의 국소 변형으로서 검출된 결함이 전자 컴포넌트의 제조 중에 형성되지 않아야 한다. 더욱이 이상적으로 쌍 전위(twin dislocations)에 의해 야기되는 에피택셜 층의 표면에서 검출 가능한 산란 광 중심이 없어야 한다. 오버레이 결함 및 쌍 전위는 기능적 전자 컴포넌트의 수율을 손상시킨다.
상기 문제점은 중심과 테두리, 및 상기 중심과 상기 테두리 사이의 반경(R)을 가진 단결정 실리콘으로 이루어진 반도체 웨이퍼에 의해 해결되고, 여기에서 상기 반도체 웨이퍼는,
4.9×1017 원자/㎤ 이상 5.85×1017 원자/㎤ 이하의 산소 농도와;
5×1012 원자/㎤ 이상 1.0×1014 원자/㎤ 이하의 질소 농도와;
3×1013 원자/㎤ 이상 8×1013 원자/㎤ 이하의 수소 농도와;
IR 단층촬영에 의해 결정된, 반도체 웨이퍼의 반경에서 평균화된 밀도가 1×105 cm-3 이상 1×107 cm-3 이하인 BMD 시드와;
질소 분위기에서 8시간 동안 900℃의 온도로, 및 산소와 수소 분위기에서 2시간 동안 1100℃의 온도로 반도체 웨이퍼를 열처리한 후 광학 현미경에 의해 결정된, 상기 반경에서 평균화된 밀도가 1100 cm-2보다 작지 않은 표면 결함과;
3시간 동안 780℃의 온도로 및 16시간 동안 1000℃의 온도로 반도체 웨이퍼를 열처리한 후 IR 단층촬영에 의해 방사상 위치 r=R/3으로부터 방사상 위치 r=R/1.15까지 반경을 따라 결정된 밀도가 5×108 /㎤의 하한보다 낮지 않은 BMD를 갖는다.
상기 문제점은, 당김 속도 V로 CZ법에 따라 용해물로부터 단결정을 꺼내는 단계- 상기 용해물은 산소, 질소 및 수소로 도핑된 것이고 상기 단결정은 결정화 계면에서 성장한 것임 -와;
산소 농도가 4.9×1017 원자/㎤ 이상 5.85×1017 원자/㎤ 이하이고, 질소 농도가 5×1012 원자/㎤ 이상 1.0×1014 원자/㎤ 이하이며, 수소 농도가 3×1013 원자/㎤ 이상 8×1013 원자/㎤ 이하인 방식으로 균일한 직경을 가진 단결정의 단면에서 산소, 질소 및 수소의 통합을 제어하는 단계와;
균일한 직경을 가진 단면에서의 단결정이 Pv 영역에서 성장하는 스팬(span) ΔV 내에 있도록 당김 속도(V)를 제어하는 단계- 상기 당김 속도(V)는 상기 스팬의 39%를 포함하는 상기 스팬의 부범위 내에 있고, 상기 스팬의 최저 당김 속도는 Pv 영역으로부터 Pi 영역까지의 천이시의 당김 속도보다 26% 더 큰 것임 -와;
균일한 직경을 가진 상기 단결정의 단면으로부터 상기 반도체 웨이퍼를 분리하는 단계를 포함한, 단결정 실리콘으로 이루어진 반도체 웨이퍼의 제조 방법에 의해 또한 해결된다.
에피택셜 층의 증착 중에 용해되지 않는 BMD 시드를 발생 및/또는 안정화시키기 위해 반도체 웨이퍼 위에 에피택셜 층을 증착하기 전에 수행되는 반도체 웨이퍼 또는 단결정의 열처리는 이 방법의 구성요소가 아니다.
발명자들은 오버레이 결함의 형성이 BMD의 과도한 밀도에 기인하는 결정 격자에서의 응력에 의해 야기되는 것이 아닌가 의심한다. 이러한 응력은 BMD 밀도의 방사상 진행이 과도하게 불균질인 경우에 또한 발생할 수 있다. 또한, 과도하게 낮은 BMD 밀도는 그러한 경우에 결정 격자의 슬립, 소위 피닝(pinning)을 차단하는 BMD의 활동이 너무 약하게 표명되기 때문에 오버레이 결함을 또한 초래할 수 있다. 쌍 전위의 형성은 비교적 크지만 OSF 결함을 형성하기에는 너무 작은 BMD 시드에 의해 야기되는 것이 아닌가 의심된다.
그러므로 제공되는 반도체 웨이퍼는 소정의 필요조건을 충족하여야 한다. 산소, 질소 및 수소의 농도와 관련해서, 제공되는 반도체 웨이퍼는 하기와 같은 속성을 갖는다:
새로운 ASTM에 따른 반도체 웨이퍼의 산소 농도는 4.9×1017 원자/㎤ 이상 5.85×1017 원자/㎤ 이하이고, 질소 농도는 5×1012 원자/㎤ 이상 1.0×1014 원자/㎤ 이하이며, 수소 농도는 3×1013 원자/㎤ 이상 8×1013 원자/㎤ 이하이다.
산소 농도가 상기 하한보다 더 낮으면, 반도체 웨이퍼에 에피택셜 층을 증착한 후 및 BMD에서 BMD 시드를 성장시키는 열처리 후에, 반도체 웨이퍼의 반경을 따르는 밀도가 너무 불균질이고 적소에서 또는 완전하게 3×108 /㎤ 이하로 유지되는 BMD가 형성된다. 내부 게터로서 적절한 활동을 달성할 수 있게 하기 위해, BMD의 밀도는 3×108 /㎤ 이상이어야 한다. 산소 농도는 상한인 5.85×1017 원자/㎤를 넘지 않아야 한다. 왜냐하면, 그렇지 않은 경우 BMD 시드가 너무 커지고 반도체 웨이퍼에 에피택셜 층을 증착한 후의 반도체 웨이퍼가 에피택셜 층의 표면에서 쌍 전위를 형성하는 경향이 있기 때문이다. 산소 농도는 5.7×1017 원자/㎤보다 크지 않은 것이 바람직하다.
질소 농도가 하한인 5×1012 원자/㎤보다 더 낮으면, 산소 농도가 그 하한보다 낮을 때와 동일한 단점이 발생한다. 질소 농도는 상한인 1.0×1014 원자/㎤를 넘지 않아야 한다. 왜냐하면, 그렇지 않은 경우 반도체 웨이퍼에 에피택셜 층을 증착한 후 및 BMD에서 BMD 시드를 성장시키는 열처리 후에, 반도체 웨이퍼는 밀도가 과도한 BMD를 포함한다. BMD의 밀도는 반도체 웨이퍼의 반경을 따르는 밀도가 적소에서 또는 완전하게 상한인 2.5×109 원자/㎤를 초과할 때 과도하다. 질소 농도는 3.5×1013 원자/㎤보다 크지 않은 것이 바람직하다.
수소의 존재는 OSF 결함의 시드의 형성을 억제하고, 특히 반도체 웨이퍼의 테두리 영역에서 BMD의 밀도의 방사상 진행의 균일화에 기여한다. 그러므로 반도체 웨이퍼에서 수소 농도는 3×1013 원자/㎤ 이상이어야 한다. 수소 농도가 그 하한보다 작으면, 반도체 웨이퍼의 테두리 영역에서 BMD 밀도의 방사상 진행은 너무 불균질로 된다. 수소 농도가 그 상한인 8×1013 원자/㎤보다 더 크면, 반도체 웨이퍼는 에피택셜 층의 증착 후에 그 에피택셜 층 위에 쌍 전위를 형성하는 경향이 있다. 이 때문에 단결정 실리콘- 이로부터 반도체 웨이퍼가 분리됨 -은 수소를 포함한 분위기에서 꺼내지고, 수소의 분압은 5Pa 이상 15Pa 이하인 것이 바람직하다.
산소, 질소 및 수소와 관련하여 상기 인용된 농도 범위를 관찰하는 것만으로는 상기 문제점을 해결하는데 충분하지 않다. 추가로 하기와 같은 3가지의 속성이 또한 충족되어야 한다:
IR 단층촬영에 의해 결정된 반도체 웨이퍼의 반경에서 평균화된 BMD 시드의 밀도는 1×105 cm-3 이상 1×107 cm-3 이하이다.
질소 분위기에서 8시간 동안 900℃의 온도로 반도체 웨이퍼를 제1 열처리하고, 산소와 수소 분위기에서 2시간 동안 1100℃의 온도로 제2 열처리한 후 광학 현미경에 의해 결정된, 반도체 웨이퍼의 반경을 따라 결정된 표면 결함의 평균 밀도는 1100 cm-2 이상, 바람직하게는 최대 10,000 cm-2이다. 표면 결함의 평균 밀도가 1100 cm-2의 값 미만으로 떨어지면, 이것은 BMD 시드의 불균질 분포의 표시이다.
3시간 동안 780℃의 온도로 및 16시간 동안 1000℃의 온도로 반도체 웨이퍼를 열처리한 후 IR 단층촬영에 의해 방사상 위치 r=R/3으로부터 방사상 위치 r=R/1.15까지 반도체 웨이퍼의 반경(R)을 따라 결정된 때 BMD의 밀도는 5×108 /㎤인 하한보다 낮지 않다.
상기 인용된 속성을 가진 반도체 웨이퍼를 얻기 위해, 상기 웨이퍼는 소정 조건하에서 꺼내진 단결정으로부터 시작하여야 한다. 단결정을 꺼내는 동안, V/G 지수는 단결정이 Pv 영역에서 적당한 공극 과잉으로 결정화하는 좁은 한계 내에서 유지되어야 한다. 적당한 공극 과잉이 있는 Pv 영역이 단결정의 반경의 98% 이상인 방사상 길이에 걸쳐 단결정의 중심으로부터 그 테두리까지 형성되는 것이 바람직하다. 비교적 작은 공극 과잉을 가진 Pv 영역의 형성은, 이 경우 반도체 웨이퍼에 대한 에피택셜 층의 증착을 견뎌낼 정도로 충분한 크기의 BMD 시드가 너무 적게 형성되기 때문에, 배제되어야 한다. 그러나 공극의 과잉은 또한 너무 크지 않아야 하고, 그 방사상 진행은 너무 많이 변하지 않아야 한다. 따라서 Pv 영역의 공정 창은 완전하게 이용되지 않아야 한다.
이러한 필요조건은 지수 V/G를 제어하도록 당김 속도(V)를 제어함으로써 충족된다. 단결정이 Pv 영역에서 적당한 공극 과잉으로 성장하기 위하여, 당김 속도(V)는 상기 속도가 Pv 영역에서 단결정의 성장을 보장하는 당김 속도의 스팬(ΔV) 내의 각 값을 취하지 않는 조건으로 제어된다. 허용되는 당김 속도는 ΔV의 39%를 포함하는 스팬(ΔV)의 부범위 내에 있고, 그 최저 당김 속도는 Pv 영역으로부터 Pi 영역으로의 천이시의 당김 속도(VPv /Pi)보다 26% 더 크다.
상기 당김 속도(VPv /Pi)와 스팬(ΔV)은 예를 들면 당김 속도의 선형으로 증가하거나 감소하는 진행으로 시험용 단결정을 꺼냄으로서 실험적으로 결정된다. 본 발명에 따라 단결정을 꺼내기 위한 것으로 의도되는 것과 동일한 핫존이 사용된다. 시험용 단결정에서 각각의 축방향 위치는 그 위치에 할당된 당김 속도를 갖는다. 시험용 단결정은 축방향으로 잘라지고 예를 들면 구리 장식에 의해 또는 소수 전하 캐리어의 수명을 측정함으로써 점 결함에 대하여 시험된다. 스팬(ΔV)은 최저 당김 속도로부터, 시험용 단결정의 반경의 98% 이상인 방사상 길이에 걸쳐 상기 시험용 단결정의 중심으로부터 테두리까지 Pv 영역이 검출될 수 있는 최고 당김 속도까지 연장한다. 이 맥락에서 최저 당김 속도는 당김 속도 VPv/Pi이다.
당김 속도(V)는 바람직하게 균일 직경을 가진 단결정의 전체 단면에서 상기 인용된 방식으로 제어되어 이 단면으로부터 잘린 모든 반도체 웨이퍼가 의도된 속성을 갖게 한다. 이 단면에서 단결정의 직경 및 결과적인 반도체 웨이퍼의 직경은 바람직하게 200mm 이상, 더 바람직하게 300mm 이상이다.
적당한 공극 과잉을 가진 Pv 영역에서 반경의 98% 이상인 방사상 길이에 걸친 단결정의 이 단면의 가능한 최대 비율의 성장을 촉진하기 위해, 결정화 계면의 중심에서의 축방향 온도 구배(Gc)가 결정화 계면의 테두리에서의 대응하는 온도 구배(Ge)보다 융점으로부터 1370℃까지의 온도 범위에서 더 큰 것을 감안하여 단결정의 꺼냄을 위해 핫존을 이용하는 것이 유리하다. 바람직하게 하기의 조건을 적용한다:
1 < Gc/Ge ≤ 1.15
결함의 형성, 예를 들면 OSF 결함의 시드의 형성을 방해하기 위해 단결정을 냉각시키는 것이 또한 유리하다. 냉각 속도는 1250℃로부터 1000℃까지의 온도 범위에서 1.7℃/분; 1000℃ 이하로부터 800℃까지의 온도 범위에서 1.2℃/분; 및 800℃ 이하로부터 500℃까지의 온도 범위에서 0.4℃/분보다 낮지 않은 것이 바람직하다.
분리(segregation)에 기인하여, 단결정 내의 질소의 농도는 단결정의 처음부터 끝까지 증가한다는 것을 염두에 두어야 한다. 본 발명에 따라 반도체 웨이퍼의 가능한 최고 수율을 얻기 위해, 단결정 내의 산소 농도와 수소 농도의 축 방향 진행은 서로 방해하도록 설정하는 것이 유리하다. 따라서 단결정에 산소를 통합하는 것은 초기에 비교적 낮은 질소 농도가 비교적 높은 산소 농도와 쌍을 이루고 산소 농도가 질소 농도의 증가에 따라 감소하도록 제어되어야 한다. 균일한 직경을 가진 단결정의 단면에서의 산소 농도는 단결정의 이 단면의 시작부로부터 50mm의 위치에서 5.4×1017 원자/㎤ 이상인 것이 바람직하다.
균일한 직경을 가진 단결정의 단면의 시작부에서의 수소의 농도를 이 단면의 끝에서보다 더 낮게 설정하는 것이 또한 바람직하다. 단결정을 꺼내는 분위기에서 수소의 분압은 상기 분압이 균일한 직경을 가진 단결정의 단면의 시작부에서 하한인 5Pa의 범위 내에 있고 이 단면의 끝에서 상한인 15Pa의 범위 내에 있게 하는 방식으로 설정하는 것이 특히 바람직하다. 예를 들면, 실리콘의 단결정이 적어도 300mm의 직경을 갖고 단면의 총 길이가 적어도 2200mm의 균일한 직경을 갖는 경우에, 수소의 분압은 균일한 직경을 가진 단결정의 단면의 총 길이의 절반이 수소의 분압의 관점에서 12Pa ~ 15Pa, 및 단결정의 이 단면의 길이의 관점에서 그 총 길이의 55% ~ 60%가 달성될 때까지 후속적으로 선형으로 증가하고 균일한 직경을 가진 단결정의 단면이 의도된 총 길이에 도달할 때까지 상기 수소의 분압이 유지되는 한 5Pa ~ 7Pa로 설정된다. 이것은 특히 균일한 직경을 가진 단결정의 단면의 시작부에서, 후속적으로 결과적인 반도체 웨이퍼의 테두리 영역에서 BMD 밀도의 균일화를 보장하고, 질소의 농도가 비교적 높을 때 특히 단결정의 이 단면에서의 끝에서 OSF 결함의 시드의 형성을 회피한다. 더욱이, 수소의 분압을 상한인 15Pa까지 제한하면, 반도체 웨이퍼에 에피택셜 층을 증착한 후에 쌍 전위가 진행하는 더 큰 BMD 시드의 형성을 감소시킨다. 쌍 전위의 존재는 증가된 수의 소위 국소화 광 산란체(localized light scatterer, LLS)에 의해 알려졌다.
본 발명에 따른 반도체 웨이퍼는 CZ법에 의해 상기 명시한 조건으로 용해물로부터 꺼내진 단결정으로부터 분리된다. 반도체 웨이퍼의 상부 측면과 하부 측면 및 테두리는 후속적으로 하나 이상의 기계적 처리 단계 및 적어도 1회의 연마(polishing) 단계를 받는다. 반도체 웨이퍼의 연마된 상부 측면에서, 에피택셜 층은 공지의 방법으로 바람직하게 증착된다. 에피택셜 층은 바람직하게 단결정 실리콘으로 구성되고 2~7㎛의 두께를 갖는 것이 바람직하다. 에피택셜 층의 증착 중의 온도는 바람직하게 1100~1150℃이다. 반도체 웨이퍼와 에피택셜 층은 바람직하게 pp- 도핑형 에피택셜 반도체 웨이퍼의 도핑과 유사하게 전기적으로 활성인 도펀트, 예를 들면 붕소로 도핑된다.
에피택셜 층의 표면에서 쌍 전위의 수는 바람직하게 5 미만이다.
반도체 웨이퍼의 전면에 에피택셜 층을 증착함으로써 획득된 에피택셜 층을 가진 반도체 웨이퍼는, 에피택셜 층의 증착에도 불구하고, 내부 게터로서의 필요한 활동을 반도체 웨이퍼에 부여하기에 충분한 밀도를 가진 BMD를 형성할 수 있게 하는 잠재성을 갖는다. 그러나 BMD의 밀도는 충분히 낮게 유지되고, 그 방사상 진행은 충분히 균질이어서 오버레이 결함에 기인하는 문제점들이 회피될 수 있다.
BMD는 바람직하게 에피택셜 층 내의 전자 컴포넌트의 제조 및 부수적인 열처리 과정에서 형성된다. 그러나 BMD는 에피택셜 층의 증착 후 전자 컴포넌트의 제조 전에 반도체 웨이퍼를 1회 이상 열처리함으로써 또한 형성될 수 있다.
반도체 웨이퍼가 에피택셜 층을 갖는 경우에 BMD의 밀도는 에피택셜 층을 가진 반도체 웨이퍼를 3시간 동안 780℃의 온도로 및 16시간 동안 1000℃의 온도로 열처리한 후에 IR 단층촬영에 의해 1mm의 테두리를 제외한 반도체 웨이퍼의 중심으로부터 테두리까지 측정하였을 때 3×108 /㎤ 이상 2.5×109 /㎤ 이하이다.
에피택셜 층을 가진 반도체 웨이퍼의 다른 품질 특성은 BMD의 밀도가 평균 밀도에 기초하여 80% 이하만큼 변한다는 것이고, 이때 에피택셜 층을 가진 반도체 웨이퍼의 반경(R)을 따르는 BMD의 밀도는 에피택셜 층을 가진 반도체 웨이퍼를 3시간 동안 780℃의 온도로 및 16시간 동안 1000℃의 온도로 열처리한 후에 IR 단층촬영에 의해 방사상 위치 r=R/1.0791로부터 방사상 위치 r=R/1.0135까지 결정된다. 다르게 표현하면 다음과 같다:
(DBMDmax - DBMDmin)/DBMDmean ≤ 0.8
여기에서 DBMDmean은 테두리 영역을 따라 평균화된 BMD의 밀도이고 DBMDmax와 DBMDmin은 테두리 영역에서 BMD의 최대 및 최소 밀도이며, 상기 테두리 영역은 방사상 위치 r=R/1.0791로부터 방사상 위치 r=R/1.0135까지 연장한다.
수소 농도의 결정:
수소 농도를 결정하기 위해 측정용 물체를 단결정으로부터 입방형 블록(3cm×3cm×30cm)의 형태로 자른다. 측정용 물체를 5분 동안 700℃에서 열처리하고 측정용 물체를 급속 냉각한 후에 수소 농도를 실온에서 FTIR 분광법에 의해 측정한다. FTIR 측정 전에, 다른 경우에는 측정으로부터 배제되는 수소의 일부를 Co60 소스로부터의 감마선으로 상기 측정용 물체를 조사함으로써 활성화시킨다. 방사선의 에너지 선량은 5000~21000kGy이다. 측정 캠페인은 측정용 물체마다 1cm-1의 해상도로 1000회의 스캔을 포함한다. 1832, 1916, 1922, 1935, 1951, 1981, 2054, 2100, 2120 및 2143cm-1의 파수에서의 진동 대역을 평가한다. 수소 농도는 각각의 진동 대역의 통합 흡착 계수의 합에 변환 계수 4.413×1016cm- 1를 곱한 것에 의해 계산된다. 반도체 웨이퍼의 수소 농도를 측정해야 할 때, 700℃의 온도에서 측정용 물체의 열처리는 생략하고 반도체 웨이퍼로부터 절단되고 3cm×20cm의 면적을 가진 스트립을 측정용 물체로서 사용한다.
IR 단층촬영에 의한 BMD 시드의 밀도 측정:
IR 단층촬영(적외선 레이저 산란 단층촬영)에 의한 BMD 시드의 밀도 측정은 결정 격자가 애스그로운(as-grown)인 반도체 웨이퍼의 방사상 깨진 테두리를 따라 실행한다. 이 상태에서 반도체 웨이퍼는 BMD 시드를 소멸시키거나 BMD 시드를 BMD로 발전시키는 열처리를 하지 않는다. 측정 방법은 공지되어 있다(카즈오 모리야(Kazuo Moriya) 등의 J. Appl.Phys. 66, 5267 (1989)). 여기에서 보고된 BMD 시드의 실험적으로 결정된 밀도는 레이텍스 코포레이션의 MO-441 BMD-Analyzer 측정 장비로 결정하였다.
IR 단층촬영에 의한 BMD의 밀도 측정:
측정 전에, 반도체 웨이퍼/에피택셜 층을 가진 반도체 웨이퍼를 3시간 동안 780℃의 온도로 및 16시간 동안 1000℃의 온도로 열처리한다. 그 다음에 BMD의 밀도 측정이 BMD 시드의 밀도 측정의 경우와 동일한 방법으로 시행된다.
광학 현미경에 의한 표면 결함의 밀도 측정:
측정 전에, 반도체 웨이퍼를 질소 분위기에서 8시간 동안 900℃의 온도로 제1 열처리하고 산소 및 수소 분위기에서 2시간 동안 1100℃의 온도로 제2 열처리한다. 2회의 열처리 후에 표면에 형성된 산화물 층을 불화수소로 제거한다. 그 다음에 세코(Secco) 에칭액에 의한 표면 결함들의 3분 묘사 및 반도체 웨이퍼의 반경을 따라 반도체 웨이퍼의 상부 측면에서 광학 현미경에 의해 표면 결함들의 수를 계수한다. 가장 긴 대각선이 5㎛ 이상인 모든 표면 결함들이 상기 계수에 포함된다.
본 발명은 첨부 도면을 참조하면서 이하에서 더 구체적으로 설명된다.
도 1은 CZ법에 의해 단결정을 꺼내는 동안 V/G 지수가 변할 때 실리콘 단결정의 물질 구성이 V/G 지수의 함수로서 공극에 의해 지배되는 영역으로부터 간극 실리콘 원자에 의해 지배되는 영역으로 어떻게 변하는지를 보인 도이다. 도시된 것은 이러한 단결정의 일정한 직경 단면을 통한 축방향 단면이다. V/G 지수는 상부로부터 하부까지 떨어지고 직경을 따라, 즉 좌측으로부터 우측으로 변한다. 영역 COP, OSF 및 Pv는 공극에 의해 지배된다. 영역 Pi와 L-pit는 간극 실리콘 원자에 의해 지배된다. v/Gcrit 지수는 Pv 영역으로부터 Pi 영역으로의 천이시에 V/G 지수를 말한다. Pv 영역은 상부, 중간 및 하부 도메인으로 세분된다. 본 발명에 따른 반도체 웨이퍼는 빗금친 중간 도메인으로부터의 물질로 구성되고 이 도메인에서 수평선으로서 나타내진다. Pv 영역의 상부 또는 하부 도메인의 물질로부터 구성된 반도체 웨이퍼는 특히 BMD 밀도의 필요한 방사상 균질성이 달성될 수 없기 때문에 본 발명에 따른 것이 아니다.
도 2a는 10㎛×10㎛의 면적을 가진 측정 구역의 AFM 현미경 사진에서 전형적인 쌍 전위를 보인 도이다. 도 2b는 도 2a에서 보이는 연한 선(길이 l)을 따르는 동반 높이 윤곽(상대 높이 h)을 보인 도이다.
도 3은 본 발명에 따라 제조된 300mm 직경을 가진 단결정 실리콘으로 이루어진 반도체 웨이퍼를 예로서 사용하여 표면 결함의 밀도(DSD)의 방사상 진행을 보인 도이다. 반도체 웨이퍼의 반경(R)에 걸쳐 평균화된 밀도(DSD)는 1100 /cm2의 필요한 값 이상이다. 상기 반경(R)은 반도체 웨이퍼의 중심에서의 방사상 위치(r)(r=0)로부터 반도체 웨이퍼의 테두리에서의 방사상 위치(r)(r=R)까지 연장한다.
비교를 위해, 도 4는 본 발명에 따라 제조된 것이 아닌 300mm 직경을 가진 단결정 실리콘으로 이루어진 반도체 웨이퍼를 예로서 사용하여 표면 결함의 밀도(DSD)의 방사상 진행을 보인 도이다. 반도체 웨이퍼의 반경(R)에 걸쳐 평균화된 밀도(DSD)는 1100 /cm2의 필요한 값 이하이다.
도 5는 본 발명에 따라 제조된 300mm 직경을 가진 단결정 실리콘으로 이루어진 반도체 웨이퍼를 예로서 사용하여 BMD 시드의 밀도(DBMDnuclei)의 방사상 진행을 보인 도이다. 반도체 웨이퍼의 반경(R)에 걸쳐 평균화된 밀도(DBMDnuclei)는 1×105 cm-3 이상 1×107 cm-3 이하의 필요한 범위 내에 있다.
비교를 위해, 도 6은 본 발명에 따라 제조된 것이 아닌 300mm 직경을 가진 단결정 실리콘으로 이루어진 반도체 웨이퍼를 예로서 사용하여 BMD 시드의 밀도(DBMDnuclei)의 방사상 진행을 보인 도이다. 반도체 웨이퍼의 반경(R)에 걸쳐 평균화된 밀도(DBMDnuclei)는 1×105 cm-3 이상 1×107 cm-3 이하의 필요한 범위 내에 있지 않다.
도 7은 본 발명에 따라 제조된 300mm 직경을 가진 단결정 실리콘으로 이루어진 반도체 웨이퍼를 예로서 사용하여 반도체 웨이퍼의 방사상 위치 r=R/3로부터 반경(R)까지 BMD 밀도(DBMDs)의 방사상 진행을 보인 도이다. 단결정을 꺼내는 동안, 12Pa의 수소 분압은 필요한 범위 내에 있었다. r=R/3로부터 r=R/1.15까지의 범위에서 BMD 밀도(DBMDs)의 최소치는 필요한 하한인 5×108 /cm3 이상이다.
비교를 위해, 도 8은 본 발명에 따라 제조된 것이 아닌 300mm 직경을 가진 단결정 실리콘으로 이루어진 반도체 웨이퍼를 예로서 사용하여 반도체 웨이퍼의 방사상 위치 r=R/3로부터 반경(R)까지 BMD 밀도(DBMDs)의 방사상 진행을 보인 도이다. 단결정을 꺼내는 동안, 5Pa 이하인 수소 분압은 필요한 것보다 낮았다. r=R/3로부터 r=R/1.15까지의 범위에서 BMD 밀도(DBMDs)의 최소치는 필요한 하한인 5×108 /cm3 이하이다.
도 9는 본 발명에 따라 제조된 300mm 직경을 가진 단결정 실리콘으로 이루어지고 각 반도체 웨이퍼의 전면에 실리콘 에피택셜 층이 증착된 반도체 웨이퍼를 예로서 사용하여 반도체 웨이퍼의 반경(R)을 따라 BMD 밀도(DBMDs)의 방사상 진행을 보인 도이다. BMD 밀도의 방사상 진행은 단결정에서 각 반도체 웨이퍼의 축방향 위치와 관계없이 비교적 균질이다. 모든 경우에, BMD의 밀도는 3×108 /cm3 이상 2.5×109 /cm3 이하의 범위 내에서 변한다.
아래의 표 1은 본 발명에 따른 속성을 가진 단결정 실리콘으로 이루어진 반도체 웨이퍼(예 B1~B3) 및 하나 이상의 필요조건에 부합하지 않기 때문에 본 발명에 따른 반도체 웨이퍼가 아닌 반도체 웨이퍼(비교예 V1~V4)의 데이터를 내포한다.
BMD 시드1 )
[/cm3]
표면 결함2 ) [/cm2] BMD 밀도
[/cm3]
위치3 )
[mm]
B1 1.19 × 106 2974 2.22 × 109 72
B2 1.21 × 106 1430 1.11 × 109 57
B3 2.99 × 105 2208 2.17 × 109 62
V1 2.15 × 106 962 3.90 × 109 87
V2 4.81 × 104 4130 4.88 × 109 97
V3 1.60 × 104 879 3.21 × 108 85
V4 1.93 × 107 1419 7.22 × 108 77
1) 반도체 웨이퍼의 반경에 걸쳐 평균화된 BMD 시드의 밀도;
2) 반경에 걸쳐 평균화된 표면 결함의 밀도;
3) BMD 밀도가 최소치인 방사상 위치
예 B1~B3의 반도체 웨이퍼와 대조적으로, 비교예 V1~V4의 반도체 웨이퍼는 BMD 시드의 밀도, 표면 결함의 밀도 및 BMD 밀도와 관련한 하나 이상의 필요조건에 부합하지 않는다. 실리콘 에피택셜 층의 증착 후에, 비교예의 반도체 웨이퍼에 기초하여 에피택셜 층을 가진 반도체 웨이퍼만이 내부 게터의 불충분한 잠재성 때문에, 또는 오버레이 결함의 존재 때문에, 또는 더 많은 수의 쌍 전위 때문에 결함이 있었다.
예 B1~B3의 반도체 웨이퍼로부터 도출된 에피택셜 층을 가진 반도체 웨이퍼는 그러한 결함을 갖지 않았다. 도 10은 예 B3의 반도체 웨이퍼로부터 도출된 에피택셜 층을 가진 반도체 웨이퍼의 BMD 밀도의 균질 방사상 진행을 보인 도이다.
도 11 내지 도 13은 적어도 일정한 직경을 가진 단결정의 단면의 제2의 절반을 꺼내는 동안 비교적 높은 수소 분압을 이용하는 것이 유리한 것을 보인 도이다. 직경이 300mm인 단결정 실리콘으로 이루어진 3개의 반도체 웨이퍼의 BMD 밀도는 에피택셜 층의 증착 후에 결정되었다. 각각의 반도체 웨이퍼는 일정한 직경을 가진 단면의 제2의 절반의 특수한 축방향 위치에서 단결정으로부터 절단되었고, 여기에서 상기 단결정을 꺼내는 동안 각 위치에서의 수소 분압은 달랐다. 수소 분압은 622mm의 위치에서 0Pa, 685mm의 위치에서 5Pa 및 761mm의 위치에서 12Pa이었다. 도 11(622mm의 위치), 도 12(685mm의 위치) 및 도 13(761mm의 위치)을 비교하면 에피택셜 층을 가진 대응하는 반도체 웨이퍼의 BMD 밀도는 761mm의 위치에 있는 반도체 웨이퍼의 경우에만 바람직한 값을 가진 방사상으로 균질인 바람직한 진행을 갖는다는 것을 알 수 있다.

Claims (9)

  1. 중심, 테두리(edge), 및 상기 중심과 상기 테두리 사이의 반경(R)을 가진 단결정 실리콘으로 이루어진 반도체 웨이퍼에 있어서,
    4.9×1017 원자/㎤ 이상 5.85×1017 이하의 원자/㎤의 산소 농도와;
    5×1012 원자/㎤ 이상 1.0×1014 이하의 원자/㎤의 질소 농도와;
    3×1013 원자/㎤ 이상 8×1013 이하의 원자/㎤의 수소 농도와;
    IR 단층촬영에 의해 결정된, 상기 반도체 웨이퍼의 반경에서 평균화된 밀도가 1×105 cm-3 이상 1×107 cm-3 이하인 BMD(Bulk Micro Defect) 시드와;
    질소 분위기에서 8시간 동안 900℃의 온도로 그리고 산소와 수소 분위기에서 2시간 동안 1100℃의 온도로 상기 반도체 웨이퍼를 열처리한 후 광학 현미경에 의해 결정된, 상기 반경에서 평균화된 밀도가 1100 cm-2보다 작지 않은 표면 결함과;
    3시간 동안 780℃의 온도로 그리고 16시간 동안 1000℃의 온도로 상기 반도체 웨이퍼를 열처리한 후 IR 단층촬영에 의해 방사상 위치 r=R/3으로부터 방사상 위치 r=R/1.15까지 반경을 따라 결정된 밀도가 5×108 /㎤인 하한보다 낮지 않은 BMD
    를 가진 반도체 웨이퍼.
  2. 제1항에 있어서, 상기 반도체 웨이퍼의 전면(frontside)은 실리콘으로 이루어진 에피택셜 층으로 덮인 것인 반도체 웨이퍼.
  3. 제2항에 있어서, 상기 BMD의 밀도는, 3시간 동안 780℃의 온도로 그리고 16시간 동안 1000℃의 온도로 상기 반도체 웨이퍼를 열처리한 후에, 1mm의 테두리를 제외하여 상기 반도체 웨이퍼의 중심으로부터 테두리까지 결정되고 IR 단층촬영에 의해 평가될 때, 3×108 /㎤ 이상 5×109 /㎤ 이하인 것인 반도체 웨이퍼.
  4. 제2항 또는 제3항에 있어서, 상기 BMD의 밀도는, 상기 반도체 웨이퍼를 3시간 동안 780℃의 온도로 그리고 16시간 동안 1000℃의 온도로 열처리한 후에, 방사상 위치 r=R/1.0791로부터 방사상 위치 r=R/1.0135까지 상기 반경을 따라 결정되고 IR 단층촬영에 의해 평가될 때, 평균 밀도에 기초하여 80% 이하만큼 변하는 것인 반도체 웨이퍼.
  5. 단결정 실리콘으로 반도체 웨이퍼를 제조하는 방법에 있어서,
    당김 속도(V)로 CZ법에 따라 용해물로부터 단결정을 꺼내는 단계로서, 상기 용해물은 산소, 질소 및 수소로 도핑된 것이고 상기 단결정은 결정화 계면에서 성장한 것인, 상기 단결정을 꺼내는 단계와;
    산소 농도가 4.9×1017 원자/㎤ 이상 5.85×1017 원자/㎤ 이하이고, 질소 농도가 5×1012 원자/㎤ 이상 1.0×1014 원자/㎤ 이하이며, 수소 농도가 3×1013 원자/㎤ 이상 8×1013 원자/㎤ 이하인 방식으로, 균일한 직경을 가진 단결정의 단면에서 산소, 질소 및 수소의 통합을 제어하는 단계와;
    균일한 직경을 가진 단면에서의 단결정이 Pv 영역에서 성장하는 스팬(span) ΔV 내에 있도록 상기 당김 속도(V)를 제어하는 단계로서, 상기 당김 속도(V)는 상기 스팬의 39%를 포함하는 상기 스팬의 부범위(subrange) 내에 있고, 상기 부범위의 최저 당김 속도는 Pv 영역으로부터 Pi 영역으로 천이시에 당김 속도 VPv /Pi보다 26% 더 큰 것인, 상기 당김 속도(V)를 제어하는 단계와;
    균일한 직경을 가진 상기 단결정의 단면으로부터 상기 반도체 웨이퍼를 분리하는 단계를 포함하는 반도체 웨이퍼 제조 방법.
  6. 제5항에 있어서, 수소를 포함한 분위기에서 상기 단결정을 꺼내는 단계를 더 포함하고, 상기 수소의 분압은 5Pa 이상 18Pa 이하인 것인 반도체 웨이퍼 제조 방법.
  7. 제5항 또는 제6항에 있어서, 균일한 직경을 가진 상기 단결정의 단면이 이 단면의 의도된 축방향 길이의 50%보다 더 큰 축방향 길이에 도달할 때, 상기 수소의 분압을 증가시키는 단계를 더 포함하는 반도체 웨이퍼 제조 방법.
  8. 제5항 내지 제7항 중 어느 한 항에 있어서, 상기 반도체 웨이퍼의 전면 상에 실리콘의 에피택셜 층을 증착하는 것인 반도체 웨이퍼 제조 방법.
  9. 제8항에 있어서, 상기 에피택셜 층을 증착하기 전에, 상기 단결정 또는 상기 반도체 웨이퍼를 열처리하는 단계 - 상기 열처리하는 단계는 BMD 시드를 안정화시킴으로써 상기 에피택셜 층의 증착 중에 상기 BMD 시드가 용해되는 것으로부터 보호하는 것임 - 가 생략되는 것인 반도체 웨이퍼 제조 방법.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6711320B2 (ja) * 2017-06-26 2020-06-17 株式会社Sumco シリコンウェーハ
EP3428325B1 (en) 2017-07-10 2019-09-11 Siltronic AG Semiconductor wafer made of single-crystal silicon and process for the production thereof
JP7057122B2 (ja) 2017-12-22 2022-04-19 グローバルウェーハズ・ジャパン株式会社 金属汚染評価方法
CN111996594B (zh) * 2020-09-01 2021-09-28 晶科能源股份有限公司 镓、氢、氮掺杂单晶硅及其制备方法、太阳能电池
CN112144117B (zh) * 2020-09-15 2023-05-02 新疆晶科能源有限公司 氢、磷、氮掺杂单晶硅及其制备方法、太阳能电池
US11618971B2 (en) * 2020-09-29 2023-04-04 Sumco Corporation Method and apparatus for manufacturing defect-free monocrystalline silicon crystal
CN115233293A (zh) * 2022-07-25 2022-10-25 北京麦竹吉科技有限公司 一种轻掺p型硅单晶及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1914795A1 (en) * 2006-09-20 2008-04-23 Siltronic AG Silicon wafer for semiconductor and manufacturing method thereof
US20110156210A1 (en) * 2009-12-28 2011-06-30 Fuji Electric Holdings Co., Ltd. Semiconductor device
KR20140020188A (ko) * 2012-08-08 2014-02-18 실트로닉 아게 모노크리스탈 실리콘으로 구성된 반도체 웨이퍼 및 그 생성 방법

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG165151A1 (en) 1997-04-09 2010-10-28 Memc Electronic Materials Low defect density silicon
US8529695B2 (en) * 2000-11-22 2013-09-10 Sumco Corporation Method for manufacturing a silicon wafer
DE10339792B4 (de) * 2003-03-27 2014-02-27 Siltronic Ag Verfahren und Vorrichtung zur Herstellung eines Einkristalls aus Silicium
KR20060040733A (ko) 2003-08-12 2006-05-10 신에쯔 한도타이 가부시키가이샤 웨이퍼의 제조방법
DE102004041378B4 (de) * 2004-08-26 2010-07-08 Siltronic Ag Halbleiterscheibe mit Schichtstruktur mit geringem Warp und Bow sowie Verfahren zu ihrer Herstellung
JP4797477B2 (ja) 2005-04-08 2011-10-19 株式会社Sumco シリコン単結晶の製造方法
JP4743010B2 (ja) 2005-08-26 2011-08-10 株式会社Sumco シリコンウェーハの表面欠陥評価方法
DE102008046617B4 (de) 2008-09-10 2016-02-04 Siltronic Ag Halbleiterscheibe aus einkristallinem Silizium und Verfahren für deren Herstellung
JP2010100474A (ja) * 2008-10-23 2010-05-06 Covalent Materials Corp シリコン単結晶引上げ水平磁場の最適化方法およびシリコン単結晶の製造方法
EP2309038B1 (en) 2009-10-08 2013-01-02 Siltronic AG production method of an epitaxial wafer
EP2345752B1 (en) * 2009-12-29 2012-02-15 Siltronic AG Silicon wafer and method for producing the same
JP2013129564A (ja) 2011-12-21 2013-07-04 Siltronic Ag シリコン単結晶基板およびその製造方法
JP2013163598A (ja) 2012-01-10 2013-08-22 Globalwafers Japan Co Ltd シリコンウェーハの製造方法
KR102384041B1 (ko) * 2014-07-31 2022-04-08 글로벌웨이퍼스 씨오., 엘티디. 질소 도핑 및 공공 지배 실리콘 잉곳 및 그로부터 형성된, 반경방향으로 균일하게 분포된 산소 석출 밀도 및 크기를 갖는 열 처리 웨이퍼

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1914795A1 (en) * 2006-09-20 2008-04-23 Siltronic AG Silicon wafer for semiconductor and manufacturing method thereof
US20110156210A1 (en) * 2009-12-28 2011-06-30 Fuji Electric Holdings Co., Ltd. Semiconductor device
KR20140020188A (ko) * 2012-08-08 2014-02-18 실트로닉 아게 모노크리스탈 실리콘으로 구성된 반도체 웨이퍼 및 그 생성 방법

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Physica B: Condensed Matter Volume 407, Issue 15, 1 August 2012, Pages 2993-2997 *

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