KR20180077405A - 액정표시장치 - Google Patents

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Abstract

본 실시예는 정전기 방지 구조를 포함하는 액정 표시장치에 관한 것으로서, 공통전압 패턴에서 발생되는 정전기를 방지하는 제1정전기 방지회로와 데이터라인에서 발생되는 정전기를 방지하는 제2방지회로를 포함하는 액정 표시장치에서, 제1정전기 방지회로를 공통전압 라인으로부터 플로팅시키고 공통전압 라인과 공통전극을 연결하는 공통전압 점핑 패턴과 전기적으로 연결함으로써, 공통전압 패턴에서 발생되는 정전기가 데이터라인으로 유입되는 것을 방지할 수 있다.

Description

액정표시장치{Liquid Crystal Display Device}
본 발명은 액정 표시 장치에 관한 것으로서, 보다 구체적으로는 정전기 방지 구조를 포함하는 액정 표시장치에 관한 것이다.
이동통신 단말기, 노트북 컴퓨터와 같은 각종 휴대용 전자기기가 발전함에 따라 이에 적용할 수 있는 평판 표시 장치(Flat Panel Display Device)에 대한 요구가 증대되고 있다.
평판 표시 장치로는 액정 표시 장치(Liquid Crystal Display Device), 플라즈마 디스플레이 패널(Plasma Display Panel), 전계 방출 표시장치(Field Emission Display Device), 발광 다이오드 표시장치(Light Emitting Diode Display Device), 유기발광 다이오드 표시장치(Organic Light Emitting Diode Display Device) 등이 연구되고 있다.
이러한 표시장치 중 액정 표시장치(LCD)는 박막 트랜지스터를 포함하는 어레이 기판과, 컬러필터 및/또는 블랙매트릭스 등을 구비한 상부기판과, 그 사이에 형성되는 액정물질층을 포함하여 구성되며, 화소 영역의 양 전극 사이에 인가되는 전계에 따라 액정층의 배열 상태가 조절되고 그에 따라 광의 투과도가 조절되어 화상이 표시되는 장치이다.
한편, 이러한 액정표시장치를 제작하는 과정 또는 제작후 사용하는 과정에서 어레이기판의 각종 금속패턴 상에서 정전기가 발생하여 많은 양의 전하가 표시장치의 화소영역으로 유입될 수 있고, 이에 의하여 화소의 손상이 발생될 가능성이 있다.
이를 위하여, 액정표시장치를 구성하는 어레이기판의 비표시영역의 일정 부분에는 정전기에 의한 과전류 흐름을 차단 또는 방지하는 다양한 형태의 정전기 방지 회로(Electrostatic Discharge; ESD)가 형성될 수 있다.
특히, 화소에 공통전압(Vcom)을 인가하기 위한 공통전극 라인(Vcom Line)에서 발생되는 정전기를 방출하기 위한 공통전극용 ESD 회로와, 화소에 소스 전압을 공급하기 위한 데이터라인(DL)에서 발생되는 정전기를 방출하기 위한 데이터라인용 ESD 회로가 구비될 수 있다.
이러한 구조에서는 공통전압 라인 또는 공통전극에서 발생되는 정전기가 데이터라인으로 흘러들어 화소에 손상을 일으키는 문제가 발생될 가능성이 있다.
본 발명은 전술한 종래의 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 정전기 방지 구조를 포함하는 액정 표시장치를 제공하는 것이다.
본 발명의 다른 목적은 공통전압 라인 패턴에서 발생되는 정전기가 표시패널의 표시영역으로 유입되는 것을 방지할 수 있는 정전기 방지 구조를 포함하는 액정 표시장치를 제공하는 것이다.
본 발명의 또다른 목적은 공통전압에서 발생되는 정전기를 방지하는 제1정전기 방지회로와 데이터라인에서 발생되는 정전기를 방지하는 제2방지회로를 포함하는 액정 표시장치에서, 제1정전기 방지회로를 공통전압 라인으로부터 플로팅시키고 공통전압 라인과 공통전극을 연결하는 공통전압 점핑 패턴과 전기적으로 연결함으로써, 공통전압 패턴에서 발생되는 정전기를 방출할 수 있는 정전기 방지 구조를 포함하는 액정표시장치를 제공하는 것이다.
본 발명의 다른 목적은 공통전압 패턴용 정전기 방지회로와 연결되는 공통전압 점핑패턴을 이중 금속 레이어 구조로 구성함으로써, 공통전압 패턴에서 발생되는 정전기의 방출 성능을 향상시킬 수 있는 액정 표시장치를 제공하는 것이다.
상기 목적을 달성하기 위해서, 본 실시예에 의한 액정표시장치는 게이트라인(GL)과 데이터라인(DL)의 교차영역에 배치되는 1 이상의 박막트랜지스터와, 화소전극 및 공통전극을 포함하는 다수의 화소와, 공통전극에 공통전압을 인가하기 위한 1개 이상의 공통전압 라인과, 공통전압 라인과 공통전극을 전기적으로 연결하기 위한 공통전압 점핑 패턴과, 일단이 공통전압 점핑 패턴과 전기적으로 연결되는 제1정전기 방지회로를 포함하여 구성될 수 있다. 이 때, 제1정전기 방지회로의 타단은 상기 공통전압 라인 중 하나에 전기적으로 연결될 수 있다.
또한, 일단은 데이터라인과 연결되고, 타단은 공통전압 라인 중 하나와 전기적으로 연결되는 제2정전기 방지회로를 더 포함할 수 있다.
이 때, 공통전압 점핑 패턴은 공통전압 라인과 동일한 레이어로 구성되는 게이트 금속패턴과 공통전극과 동일한 레이어로 구성되는 공통전극 패턴층을 전기적으로 연결하는 다수의 컨택홀을 포함할 수 있다.
또한, 공통전압 점핑 패턴은 공통전압 라인과 동일한 레이어로 구성되는 게이트 금속패턴과 공통전극과 동일한 레이어로 구성되는 공통전극 패턴층을 전기적으로 연결하는 제1 점핑패턴부와, 데이터라인과 동일한 레이어로 구성되는 소스/드레인 금속패턴과 상기 공통전극 패턴층을 전기적으로 연결하는 제2점핑패턴부를 포함하는 이중 금속층 구조일 수 있다.
이중 금속층 구조를 구성하는 제1점핑 패턴부에는 게이트 절연층 및 1개 이상의 보호층을 개구시켜 게이트 금속층을 노출시키는 제1 컨택홀이 다수 배치되고, 제2점핑 패턴부에는 1개 이상의 보호층을 개구시켜 상기 소스/드레인 금속층을 노출시키는 제2컨택홀이 다수 배치될 수 있으며, 컨택홀들은 일정 간격으로 반복 형성될 수 있다.
제1정전기 방지회로는 서로 연결되는 제1 트랜지스터, 제2트랜지스터 및 제3트랜지스터를 포함할 수 있다.
이하 설명할 바와 같은 본 발명의 실시예에 의하면, 공통전압 라인 패턴에서 발생되는 정전기가 표시패널의 표시영역으로 유입되는 것을 방지할 수 있는 정전기 방지 구조를 제공할 수 있다.
더 구체적으로는, 공통전압 패턴에서 발생되는 정전기를 방지하는 제1정전기 방지회로와 데이터라인에서 발생되는 정전기를 방지하는 제2방지회로를 포함하는 액정 표시장치에서, 제1정전기 방지회로를 공통전압 라인으로부터 플로팅시키고 공통전압 라인과 공통전극을 연결하는 공통전압 점핑 패턴과 전기적으로 연결함으로써, 공통전압 패턴에서 발생되는 정전기를 적절하게 방출할 수 있는 효과가 있다.
특히, 공통전압 패턴용 정전기 방지회로와 연결되는 공통전압 점핑패턴을 이중 금속 레이어 구조로 구성함으로써, 공통전압 패턴에서 발생되는 정전기의 방출 성능을 더 향상시킬 수 있는 효과가 있다.
도 1은 본 실시예가 적용될 수 있는 액정표시장치의 표시패널을 나타낸 도면이다.
도 2는 본 실시예가 적용될 수 있는 액정 표시장치의 평면도를 도시한다.
도 3은 도 2와 같은 액정표시장치의 정전기 방지 구조의 확대도로서, 공통전압 패턴에서 발생되는 정전기가 데이터라인을 따라 패널 내부로 유입되는 현상을 도시한다.
도 4는 본 실시예에 의한 액정표시장치의 평면도이다.
도 5는 본 실시예에 의한 액정표시장치의 정전기 방지 구조의 확대도이다.
도 6은 본 실시예에 의한 정전기 방지구조에 적용되는 이중 금속 레이어의 공통전압 점핑패턴의 단면도와, 박막 트랜지스터 영역의 단면도를 도시한다.
도 7은 본 실시에에 의한 정전기 방지 구조에 의한 정전기 전달 특성을 도시한다.
도 8은 본 실시예에 사용되는 정전기 방지 회로의 일 예를 도시한다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
도 1은 본 실시예가 적용될 수 있는 액정표시장치의 표시패널을 나타낸 도면이다.
도 1에 도시된 바와 같이, 일반적인 액정패널(2)은 블랙매트릭스(6)와 서브 컬러필터(R, G, B)(8)를 포함한 컬러필터(7)와, 상기 컬러필터(7) 상에 투명한 공통전극(18)이 형성된 상부기판(5)과, 화소영역(P)상에 형성된 화소전극(17)과 박막트랜지스터(T)를 포함한 어레이 배선이 형성된 어레이기판 또는 하부기판(22)으로 구성되며, 상기 상부기판(5)과 상기 하부기판(22) 사이에는 액정(14)이 충진되어 있다.
물론, 아래의 도 8에서 설명할 바와 같이 공통전극(18)은 상부기판이 아닌 하부기판(어레이 기판)에 형성될 수도 있다.
도 2는 본 실시예가 적용될 수 있는 액정 표시장치의 평면도를 도시한다.
본 실시예가 적용될 수 있는 액정 표시패널은 소정의 화상이 표시되는 표시영역(AA)과 화상이 표시되지 않은 비표시영역(NA)으로 구분된다.
표시영역(AA)에는 화소영역을 정의하는 복수의 게이트라인(GL)과 복수의 데이터라인(DL)이 배열되고 그 교차부에는 스위칭 소자인 박막트랜지스터(TFT)와, 상기 박막트랜지스터(TFT)와 전기적으로 연결된 화소전극(미도시)이 형성되어 있다.
비표시영역(NA)에는 복수의 게이트라인(GL)으로 스캔신호를 공급하고 복수의 데이터라인(DL)으로 데이터 신호를 공급하는 드라이버 IC(D-IC; 120)가 구비된다. 또한, 드라이버 IC와 상기 복수의 게이트라인(GL) 및 데이터라인(DL)을 연결하는 연결라인 등(미도시)이 상기 비표시영역(NA) 상에 배열된다.
표시영역(AA) 또는 비표시영역(NA)에는 복수의 게이트라인(GL) 또는 데이터라인(DL)을 보호하기 위해서 다수의 정전기 방지회로(142, 144)가 형성되어있다.
액정표시패널의 외곽에는 제 1 및 제 2 공통전압 라인(Vcom L1, Vcom L2)이 형성되는데, 제 1 및 제 2 공통전압 공급라인(Vcom L1, Vcom L2)은 복수의 게이트라인(GL) 또는 데이터라인(DL)을 보호하는 정전기 방지회로(142, 144)와 전기적으로 연결된다.
도 2에 도시된 바와 같이, 정전기 방지회로는 공통전압 라인과 연결되어 공통전압 라인 패턴에서 발생되는 정전기를 방출하기 위한 제1 정전기 방지회로(ESD1; 142)와, 데이터라인과 연결되어 데이터라인 패턴에서 발생되는 정전기를 방출하는 제2정전기 방지회로(ESD2; 144)를 포함할 수 있다.
한편, 도 3에서 더 상세하게 설명할 바와 같이, 제1정전기 방지회로(ESD1; 142)와 제2정전기 방지회로(ESD2; 144)는 전기적으로 연결되어 있다.
또한, 액정표시패널의 비표시영역의 일부 영역에서는 공통전압 라인과 화소영역의 공통전극을 전기적으로 연결하는 공통전압 점핑 패턴(150)이 형성되어 있다.
공통전압 점핑 패턴(150)는 드라이버 IC에서 공통전압 라인을 따라 출력되는 공통전압 신호(Vcom)를 화소영역의 공통전극으로 전달하기 위한 구조로서, 공통전압 라인을 구성하는 게이트 금속 패턴과, 1이상의 절연층을 매개로 게이트 금속 패턴의 상부에 형성되는 공통전극 사이를 연결하는 다수의 컨택홀을 포함할 수 있다.
이러한 액정표시패널에서는 드라이버 IC(120)에서 공통전압을 출력하면 공통전압 점핑 패턴(150)을 통해서 화소영역의 공통전극으로 공통전압이 인가되고, 동시에 드라이브 IC에서 출력되는 소스 신호 또는 데이터 신호가 데이터라인에 공급되며, 게이트 라인으로는 게이트 신호 또는 스캔신호가 인가된다.
그러면, 게이트 신호 및 소스 신호에 의하여 화소영역의 박막트랜지스터가 선택적으로 스위칭되어 화소 전극으로 구동전압이 인가되고, 화소전극의 구동전압과 공통전극의 공통전압 사이의 전위차에 의하여 액정의 배열이 변화됨으로써, 영상이 표시된다.
도 3은 도 2와 같은 액정표시장치의 정전기 방지 구조의 확대도로서, 공통전압 패턴에서 발생되는 정전기가 데이터라인을 따라 패널 내부로 유입되는 현상을 도시한다.
한편, 전술한 바와 같이, 도 2와 같은 액정표시패널은 패널의 제조과정 등에서 각종 금속 패턴에서 발생되는 정전기를 외부로 적절히 방출하기 위하여 1 이상의 정전기 방지회로를 포함할 수 있으며, 도 3에서는 정전기 방지회로는 공통전압 라인과 연결되어 공통전압 라인 패턴에서 발생되는 정전기를 방출하기 위한 제1 정전기 방지회로(ESD1; 142)와, 데이터라인과 연결되어 데이터라인 패턴에서 발생되는 정전기를 방출하는 제2정전기 방지회로(ESD2; 144)를 포함할 수 있다.
이 때, 제1정전기 방지회로(ESD1; 142)와 제2정전기 방지회로(ESD2; 144)는 전기적으로 연결되어 있다.
더 구체적으로, 도 3에 도시한 바와 같이, 표시패널의 일방향으로 2개의 제2 공통전압 라인(Vcom L2; 132, 132')이 배치되고, 제1정전기 방지회로(ESD1; 142)는 일단이 상측의 제2 공통전압 라인(132)와 연결되고 타단은 하측의 제2공통전압 라인(132')과 연결된다.
또한, 제2정전기 방지회로(ESD2; 144)는 일단은 데이터라인(DL)과 연결되고 타단은 2개의 제2공통전압 라인(132. 132') 중 하나와 연결된다.
한편, 제1정전기 방지회로(142) 및 제2정전기 방지회로(144)는 2개 이상의 트랜지스터와 같은 스위칭 소자로 구성되는데, 각 스위칭소자는 일정 이상의 전류 또는 전압이 인가되면 파손되는 특성을 가진다.
따라서, 제1정전기 방지회로 및 제2정전기 방지회로의 일단으로부터 정전기에 의한 큰 전하가 입력되면 정전기 방지회로를 구성하는 트랜지스터가 손상되면서 정전기를 흡수하게 되며, 결과적으로 정전기 방지회로에 연결된 데이터라인 또는 공통전압 라인 등으로 정전기가 유입되는 것을 방지하게 되는 것이다.
한편, 도 3과 같은 정전기 방지 구조에서는, 제2 공통전압 라인(132')을 경유하여 제1 정전기 방지회로(142)와 제2정전기 방지회로(144)가 서로 전기적으로 연결되어 있다.
따라서, 공통전압 패턴 또는 공통전극에서 정전기가 발생되는 경우, 대규모의 정전기 전하가 제1정전기 방지회로(142)와 제2정전기 방지회로(144)에 동시에 유입될 수 있다.
특히, 이 경우, 공통전압 라인 부근에 배치되는 공통전압 점핑 패턴(150)의 전기적 저항보다 데이터라인의 전기적 저항이 더 작기 때문에, 공통전압 패턴에서 발생된 정전기가 제2정전기 방지회로(144) 및 데이터라인(DL)으로 더 잘 흐를 수 있다.
즉, 도 3에 도시한 바와 같이, 공통전압 라인 패턴 등에서 발생된 정전기가 도 3의 A 경로 및 B 경로를 통하여 데이터라인으로 유입되어 패널 내부에 있는 화소에 손상을 야기하는 문제가 발생한다.
특히, 일반적인 가로/세로의 비율이 4:3 또는 16:9인 표시패널과 달리, 광고용 가로형 표시패널 등에서는 가로/세로의 비율이 최대 58:9까지 변경될 수 있다.
이러한 가로형 표시패널에서는 패널의 상하방향으로 연장되는 데이터라인의 길이가 상대적으로 더 짧아서 데이터라인의 저항이 현저히 낮아질 수 있고, 결과적으로 전술한 공통전압 패턴에서 발생된 정전기가 데이터라인으로 유입될 가능성이 더 크게 된다.
이에, 본 발명의 실시예에서는, 공통전압 패턴용 제1정전기 방지회로를 포함하는 액정표시패널에서 공통전압 패턴에서 발생된 정전기가 데이터라인으로 유입되는 문제를 최소화하기 위한 정전기 방지구조를 제안한다.
도 4는 본 실시예에 의한 액정표시장치의 평면도이고, 도 5는 본 실시예에 의한 액정표시장치의 정전기 방지 구조의 확대도이다.
본 실시예에 의한 액정표시장치는 표시영역과 비표시영역을 포함하는 표시패널을 포함하며, 표시영역에는 다수의 게이트라인(GL)과 다수의 데이터라인(DL)이 배치되며, 각 게이트라인과 데이터라인의 교차영역에 화소가 형성된다.
각 화소영역에는 게이트라인으로 인가되는 게이트구동신호 또는 스캔신호와 데이터라인에 인가되는 소스신호 또는 데이터신호에 의하여 스위칭되는 1 이상의 박막트랜지스터와, 구동전압이 인가되는 화소전극 및 공통전압이 인가되는 공통전극을 포함한다.
이러한 화소 영역의 구제척인 구성에 대해서는 도 6을 참고로 아래에서 더 상세하게 설명한다.
표시패널의 비표시영역에는 공통전극에 공통전압을 인가하기 위한 1 이상의 공통전압 라인(Vcom Line; 232, 234)이 형성되어 있다.
이러한 공통전압 라인은 표시장치의 일측에 제공되는 드라이버 IC(220)으로부터 연장 형성되며, 표시패널의 제1방향(수직방향)으로 연장되는 제1 공통전압 라인(Vcom L1; 232)과, 제1방향에 수직인 제2방향(수평방향)으로 연장되는 제2공통전압 라인(Vcom L2; 234)을 포함할 수 있다.
공통전압 라인(232, 234)은 게이트 금속층과 동일한 레이어와 재료로 형성될 수 있다.
또한, 공통전압 라인(232, 234)의 부근에는 공통전압 라인과 화소의 공통전극을 전기적으로 연결하기 위한 공통전압 점핑 패턴(260)이 배치되며, 일단이 공통전압 점핑 패턴(260)과 전기적으로 연결되는 제1정전기 방지회로(240)를 포함한다.
제1정전기 방지 회로(240)는 공통전압 라인에서 발생되는 정전기를 외부로 방출하거나, 공통전압 라인에서 발생되는 정전기로부터 표시패널을 보호하는 회로로서, 그 상세한 구성에 대해서는 아래에서 도 8을 참고로 더 상세하게 설명한다.
즉, 도 2 및 도 3에 도시한 실시예와 비교할 때, 도 4의 실시예에서의 정전기 방지 구조에서는, 공통전압 라인 등에서 발생되는 정전기에 대비하는 정전기 방지 회로의 일단이 제1공통전압 라인(232)에 연결되지 않고 대신 공통전압 점핑 패턴(260)에 연결되는 점에서 대비된다.
이러한 형태의 정전기 방지 구조를 이용하면, 공통전압 라인에서 발생된 정전기가 공통전압 점핑 패턴을 통과하면서 흡수됨으로써, 데이터라인을 보호하기 위한 제2정전기 방지회로 및 데이터라인으로 유입되는 것을 최소화할 수 있으며, 이에 대해서는 도 7을 참고로 더 상세하게 설명한다.
한편, 본 실시예에 의하면, 일단은 데이터라인과 연결되고, 타단은 공통전압 라인 중 하나와 전기적으로 연결되는 제2정전기 방지회로(ESD2; 250)를 더 포함한다.
이러한 제2정전기 방지회로(250)는 데이터라인에서 발생되는 정전기를 방출하거나 데이터라인에서 발생되는 정전기가 데이터라인을 따라 표시패널 내부의 화소영역으로 유입되는 것을 방지하기 위한 것으로서, 도 5에 도시된 바와 같이, 일단은 데이터라인과 연결되고 타단은 제2공통전압 라인(Vcom L2; 234) 중 하나와 연결될 수 있다.
한편, 공통전압 점핑 패턴(260)은 공통전압 라인 부근에 형성되어 공통전압 라인(232, 234)과 화소의 공통전극층을 전기적으로 연결시키기 위한 것으로서, 공통전압 라인을 구성하는 게이트 금속층과 상기 공통전극을 구성하는 공통전극 패턴층을 전기적으로 연결하는 다수의 컨택홀(266, 268)을 포함할 수 있다.
또한, 본 실시예에 의한 공통전압 점핑 패턴(260)은 공통전압 라인을 구성하는 게이트 금속층과 공통전극을 구성하는 공통전극 패턴층을 전기적으로 연결시키는 제1 점핑패턴부(262)와, 데이터라인을 구성하는 소스/드레인 금속층과 공통전극 패턴층을 전기적으로 연결시키는 제2점핑패턴부(264)를 포함하는 이중 금속층 구조일 수 있다.
더 상세하게 설명하면, 도 6a에 도시한 바와 같이, 제1점핑 패턴부(262)에는 게이트 절연층(312) 및 1개 이상의 보호층(330)을 개구시켜 게이트 금속층을 노출시키는 제1 컨택홀(266)이 다수 배치되고, 제2점핑 패턴부(264)에는 1개 이상의 보호층(330)을 개구시켜 소스/드레인 금속층을 노출시키는 제2컨택홀(268)이 다수 배치될 수 있다.
이 때, 제1점핑 패턴부(262)에 형성되는 제1컨택홀(266) 및 제2점핑 패턴부(264)에 형성되는 제2컨택홀(268)은 다수개가 일정 간격으로 반복형성되어, 결과적으로 컨택홀이 일종의 격자구조 또는 메시 구조를 이룰 수 있다.
도 6을 참고로 공통전압 점핑 패턴(262)의 적층구조를 설명하면, 다음과 같다.
도 6은 본 실시예에 의한 정전기 방지구조에 적용되는 이중 금속 레이어의 공통전압 점핑패턴의 단면도와, 박막 트랜지스터 영역의 단면도를 도시한다.
즉, 도 6a는 도 5의 I-I'라인으로 절단한 공통전압 점핑 패턴의 단면도이고, 도 6b는 도 5의 II-II'라인으로 절단한 화소영역의 단면도이다.
본 명세서에서는 편의상 어레이 기판의 게이트 전극이 형성된 측을 하부로, 공통전극이 형성된 쪽을 상부로 표시한다.
즉, 표시패널의 상부기판(컬러필터 기판)측을 상부, 어레이 기판측을 하부로 정의한다.
우선 기판(300) 상에 공통전압 라인과 동일한 층으로 형성되는 게이트 금속패턴(310)을 형성하고 그 상부에 게이트 절연층(312)를 적층한다.
다음으로, 게이트 절연층(312) 상부에 소스/드레인 금속패턴(320)이 형성되며, 그 상부에 하부 보호층(330; PAC)이 적층된다.
이 때, 게이트 금속패턴(310)은 제1 점핑패턴부(262)에 형성되고, 소스/드레인 금속패턴(320)은 제2점핑패턴부(264) 영역에 형성된다.
다음으로, 마스크와 포토 리소그래피 공정에 의하여 게이트 절연층(312) 및 하부 보호층(330)을 개구시켜 게이트 금속층을 노출시키는 제1 컨택홀(266)을 제1 점핑패턴부(262)에 다수 형성하고, 제2점핑 패턴부(264)에는 1개 이상의 하부 보호층(330)을 개구시켜 소스/드레인 금속층을 노출시키는 제2컨택홀(268)을 다수 형성한다.
그 상부에 도전성을 가지는 공통전극 패턴층(340)을 전체적으로 적층한다.
결과적으로, 도 6a에 도시한 바와 같이, 공통전극 패턴층(340)을 통해서 공통전압 라인과 동일 층으로 형성되는 게이트 금속패턴(310)이 화소 영역에 형성되는 공통전극(도 6b의 340')에 전기적으로 연결된다.
따라서, 공통전압 라인으로 인가되는 공통전압 신호가 화소 내부의 공통전극으로 전달된다.
한편, 도 5 및 도 6a에 도시한 바와 같이, 공통전압 점핑 패턴이 게이트 금속패턴(310) 이외에 소스/드레인 금속패턴(320)을 포함하는 이중 금속층 구조를 가짐으로써, 공통전압 라인에서 발생되는 정전기를 더 효과적으로 차단할 수 있다.
즉, 이중 금속층 구조를 가짐으로써, 제1공통전압 라인(Vcom L1; 232)에서 발생된 정전기 전하가 공통전압 점핑 패턴으로 유입되어 전달되는 과정에서, 게이트 금속패턴(310) 이외에 소스/드레인 금속패턴(320)에도 전달되어 흡수 또는 방출됨으로써, 정전기 보호 효과가 증대될 수 있다.
다시 설명하면, 공통전압 점핑패턴(260)이 이중 금속층 구조를 가지게 되면 단일 금속층인 경우에 비하여 공통전압 점핑 패턴(260)의 전기적 저항이 상대적으로 증가하게 되며, 공통전압 라인에서 발생되는 정전기가 큰 전기적 저항을 가지는 공통전압 점핑 패턴을 경유하면서 흡수되므로 패널의 손상을 더 효과적으로 보호할 수 있게 된다.
한편, 도 5에 도시한 바와 같이, 제1정전기 방지회로(ESD1; 240)의 일단은 게이트 금속층과 동일한 레이어로 형성되는 연결배선(270)에 의하여 공통전압 점핑패턴(260)과 연결된다.
즉, 공통전압 점핑패턴(260)의 제1점핑패턴부(262')에 형성되는 게이트 금속패턴(310)과 연결배선(270)이 동일한 게이트금속층으로 패터닝될 수 있다.
또한, 도 5와 같이, 제1정전기 방지회로(240)는 2개가 구비될 수 있으며, 2개의 제1정전기 방지회로(240, 240')은 모두 일단은 연결배선(270, 270')에 의하여 공통전압 점핑 패턴(260)에 연결되고, 타단은 패턴의 수평방향(제2방향)으로 연장되는 2개의 제2공통전압 라인(Vcom L2; 234, 234')에 각각 연결된다.
한편, 제2정전기 방지회로(ESD2; 250)는 일단은 데이터라인(DL)과 연결되고, 타단은 2개의 제2공통전압 라인(Vcom L2; 234, 234') 중 하나에 연결될 수 있다.
한편, 도 6b에 도시한 바와 같이, 화소영역은 게이트 라인 및 게이트 라인으로부터 연장되는 게이트 전극(310')을 포함하며, 게이트 전극 상부의 표시영역 및 비표시 영역을 포함하는 전체 영역에 형성되는 게이트 절연층(312)과, 게이트 전극(310')의 일부와 중첩되도록 게이트 절연층(312) 상에 형성되는 반도체 패턴(326)을 포함할 수 있다.
반도체 패턴(326)은 박막 트랜지스터(TFT)의 활성영역을 구성하며, 반도체 패턴(326)의 재료로서 비정질 실리콘(a-Si)나, 징크 옥사이드(ZnO) 계열의 산화물 예를들면 IGZO(Indium Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), ZIO(Zinc Indium Oxide) 등과 같은 산화물 반도체로 형성될 수 있으나 그에 한정되는 것은 아니다.
또한, 게이트 절연층(GI; 312)을 사이에 두고 게이트 라인과 교차되는 데이터 라인과, 그 데이터 라인으로부터 연장된 소스 전극(322), 소스 전극(322)과 대향하는 드레인 전극(324)을 포함하는 박막 트랜지스터(TFT)를 포함할 수 있고, 게이트 라인과 데이터 라인의 교차에 의해 정의되는 화소영역 전체에 형성되며, 박막 트랜지스터(TFT)의 드레인 전극(324)과 접촉되는 화소전극(350)을 포함한다.
또한, 데이터 라인과 박막트랜지스터(TFT)가 형성된 게이트 절연층(GI; 312)의 상부에 층간 절연층이자 하부 보호층(330)으로 기능하는 유기 보호층(PAC)이 형성된다.
하부 보호층(330)을 구성하는 유기 보호층은 포토-아크릴(Photo-Acryl), 아크릴레이트(Acrylate), 폴리아미드(Pilyamide), 벤조사이클로부텐(BCB) 등과 같은 재료로 형성될 수 있으나 그에 한정되는 것은 아니다.
다음으로, 화소전극(350)이 형성된 상부에 층간 절연층이자 상부 보호층(330')으로 기능하는 무기 보호층(PAS)이 형성된다.
이러한 상부 보호층(330')을 구성하는 무기 보호층(PAS)은 질화실리콘(SiNx) 또는 산화실리콘(SiO2) 등과 같은 무기 절연재료로 형성될 수 있으나 그에 한정되는 것은 아니다.
무기 보호층(PAS) 상부에는 공통전극(340')이 형성된다.
이 때, 게이트 라인 또는 게이트 전극의 게이트 금속층 또는 소스/드레인 금속층은 저저항 특성을 가지는 금속재료로서 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 몰리브덴(Mo) 및 몰리브덴 합금(MoTi) 중 하나 또는 둘 이상의 물질일 수 있다.
또한, 본 실시예에서의 화소에 포함되는 공통전극(340') 및 공통전압 점핑 패턴(260)을 구성하는 공통전극 패턴층(340)은 투명 전극일 수 있으며, 일함수 값이 비교적 큰 투명 도전성 물질, 예를 들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)과 같은 금속 산화물, ZnO:Al 또는 SnO2:Sb와 같은 금속과 산화물의 조합으로 이루어질 수 있다.
또한, 게이트 절연막(GI; 312), 상부보호층(330')은 산화실리콘(SiO2) 또는 질화실리콘(SiNx) 등과 같은 무기절연물질로 이루어질 수 있으나 그에 한정되는 것은 아니며, 전기적으로 절연된 기타 다른 재료로 형성될 수도 있을 것이다.
도 6b에서 설명한 화소는 공통전극이 어레이 기판의 최상층에 배치되는 소위 공통전극-온-탑(Vcom-on-Top; VOT) 타입이지만, 본 실시예는 이에 한정되는 것은 아니며, 화소전극이 어레이 기판의 최상층에 배치되는 소위 화소전극-온-탑(Pixel-on-Top; POT) 타입에도 적용될 수 있음은 자명하다.
도 7은 본 실시에에 의한 정전기 방지 구조에 의한 정전기 전달 특성을 도시한다.
도 7에 도시된 바와 같이, 이상과 같이 본 실시예에 의한 정전기 방지 구조가 적용되면, 제1 공통전압 라인(Vcom L1; 232)에 정전기가 발생되면 먼저 공통전압 점핑 패턴(260)으로 유입되어 전달된다.
그 과정에서 공통전압 점핑 패턴에 형성된 다수의 컨택홀 중 일부가 강한 전하에 노출되면서 파손되면서 정전기를 흡수하게 된다.
즉, 도 7에서 경로 C, D, E, F로 표시한 바와 같이, 공통전압 라인에서 발생된 정전기는 가장 가까운 컨택홀부터 파손시키면서 일정부분 흡수되여 전달되므로, 경로 C, D, E, F로 갈수록 정전기의 양이 감소한다.
따라서, 공통전압 점핑 패턴과 연결된 제1정전기 방지회로(240)으로 유입되는 정전기가 감소되므로, 결과적으로 데이터라인 및 데이터라인에 연결된 제2정전기 방지회로로 유입되는 정전기의 양 또한 감소한다.
이 때, 공통전압 점핑 패턴부에는 다수의 컨택홀이 격자형태로 배치되어 있고, 모든 컨택홀에 의하여 게이트 금속패턴과 공통전극 패턴층이 전기적으로 연결되어 있으므로, 컨택홀 중 일부가 정전기에 의하여 파손되더라도 나머지 컨택홀에 의하여 정상적인 신호 전달이 가능해진다.
즉, 정전기 보호 효과를 유지하면서도, 정상적인 신호(공통전압 신호 등)의 전달이 가능해진다.
도 8은 본 실시예에 사용되는 정전기 방지 회로의 일 예를 도시한다.
도 8과 같이, 본 실시예에 사용되는 제1정전기 방지회로(240) 및 제2정전기 방지회로(250)는 3개의 트랜지스터(TR1, TR2, TR3)로 구성될 수 있다.
본 실시예에 사용되는 제1정전기 방지회로(240) 및 제2정전기 방지회로(250)는 서로 종속적으로 연결되는 제 1 내지 제 3 트랜지스터(TR1 ~ TR3)를 포함한다.
더 구체적으로, 제 1 트랜지스터(TR1)의 드레인 단자는 제1정전기 방지회로의 경우에는 공통전압 라인 중 하나와 연결되고 제2정전기 방지회로의 경우에는 데이터라인과 연결되며, 제 1 트랜지스터(TR1)의 소스 단자는 제 2 트랜지스터(TR2)의 드레인 단자와 연결된다.
제 2 트랜지스터(TR2)의 소스 단자는 공통전압 라인 중 하나와 연결되고 제 1 트랜지스터(TR1)의 게이트 단자는 제 3 트랜지스터(TR3)의 드레인 단자와 연결되고 제 2 트랜지스터(TR2)의 게이트 단자는 제 3 트랜지스터(TR3)의 소스 단자와 연결된다.
제 3 트랜지스터(TR3)의 게이트 단자는 제 1 트랜지스터(TR1)의 소스 단자와 제 2 트랜지스터(TR2)의 드레인 단자가 연결된 제 1 노드(nd1) 사이에 연결된다.
이러한 정전기 방지 회로에서는, 외부에서 고압의 정전기가 유입되지 않는 정상적인 상태에서는 제1정전기 방지회로(240)의 양단은 등전위(공통전압)를 이루고, 제2정전기 방지회로(250)의 양단에는 공통전압(Vcom)과 데이터 구동전압이 공급되므로 상이한 전위차를 가지게 된다.
즉, 제2정전기 방지회로(250)의 제 1 트랜지스터(TR1)의 드레인 단자와 제 2 트랜지스터(TR2)의 소스 단자에는 서로 상이한 전압이 공급된다.
한편, 정전기 방지회로를 구성하는 제 1 내지 제 3 트랜지스터(TR1 ~ TR3)는 일정 이상의 동작 한계점을 가진다.
따라서, 정전기 방지회로에 각 트랜지스터의 동작 한계점을 넘어서는 고압의 정전기가 유입되면 트랜지스터가 파손되면서 정전기를 흡수하게 되고, 결과적으로 정전기가 데이터라인 또는 공통전압 점핑 패턴을 경유하여 화소 내부로 유입되는 것을 차단할 수 있게 된다.
물론, 본 실시예에 의한 제1정전기 방지회로(240) 및 제2정전기 방지회로(250)가 반드시 도 8과 같은 구성을 가져야 하는 것은 아니며, 다른 형태의 정전기 방지회로 구성이 적용될 수도 있을 것이다.
다만, 다른 형태의 정전기 방지회로가 사용되더라도, 공통전압 라인에서 발생되는 정전기를 방지하는 제1정전기 방지회로의 일단은 공통전압 라인이 아닌 공통전압 점핑 패턴에 전기적으로 연결되어야 한다.
이상 설명한 바와 같이, 본 발명의 실시예에 의하면, 공통전압 라인 패턴에서 발생되는 정전기가 표시패널의 표시영역으로 유입되는 것을 방지할 수 있다.
더 구체적으로는, 공통전압 패턴에서 발생되는 정전기를 방지하는 제1정전기 방지회로와 데이터라인에서 발생되는 정전기를 방지하는 제2방지회로를 포함하는 액정 표시장치에서, 제1정전기 방지회로를 공통전압 라인으로부터 플로팅시키고 공통전압 라인과 공통전극을 연결하는 공통전압 점핑 패턴과 전기적으로 연결함으로써, 공통전압 패턴에서 발생되는 정전기를 적절하게 방출할 수 있는 효과가 있다.
특히, 공통전압 패턴용 정전기 방지회로와 연결되는 공통전압 점핑패턴을 이중 금속 레이어 구조로 구성함으로써, 공통전압 패턴에서 발생되는 정전기의 방출 성능을 더 향상시킬 수 있는 효과가 있다.
이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 구성의 결합, 분리, 치환 및 변경 등의 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
220 : 드라이버 IC
232, 234 : 제1 및 제2 공통전압 라인(Vcom L)
240 : 제1 정전기 방지회로(ESD1) 250 : 제2 정전기 방지회로(ESD2)
260 : 공통전압 점핑 패턴 262 : 제1점핑패턴부
264 : 제2점핑패턴부 266 : 제1컨택홀
268 : 제2컨택홀

Claims (7)

  1. 게이트라인(GL)과 데이터라인(DL)의 교차영역에 배치되는 1 이상의 박막트랜지스터와, 화소전극 및 공통전극을 포함하는 다수의 화소;
    상기 공통전극에 공통전압을 인가하기 위한 1개 이상의 공통전압 라인;
    상기 공통전압 라인과 상기 공통전극을 전기적으로 연결하기 위한 공통전압 점핑 패턴;
    일단이 상기 공통전압 점핑 패턴과 전기적으로 연결되는 제1정전기 방지회로;
    를 포함하는 액정표시장치.
  2. 제1항에 있어서,
    일단은 상기 데이터라인과 연결되고, 타단은 상기 공통전압 라인 중 하나와 전기적으로 연결되는 제2정전기 방지회로를 더 포함하는 액정표시장치.
  3. 제1항에 있어서,
    상기 공통전압 점핑 패턴은 상기 공통전압 라인과 동일한 레이어로 구성되는 게이트 금속패턴과 상기 공통전극과 동일한 레이어로 구성되는 공통전극 패턴층을 전기적으로 연결하는 다수의 컨택홀을 포함하는 액정표시장치.
  4. 제1항에 있어서,
    상기 공통전압 점핑 패턴은 상기 공통전압 라인과 동일한 레이어로 구성되는 게이트 금속패턴과 상기 공통전극과 동일한 레이어로 구성되는 공통전극 패턴층을 전기적으로 연결하는 제1 점핑패턴부와, 상기 데이터라인과 동일한 레이어로 구성되는 소스/드레인 금속패턴과 상기 공통전극 패턴층을 전기적으로 연결하는 제2점핑패턴부를 포함하는 액정표시장치.
  5. 제4항에 있어서,
    상기 제1점핑 패턴부에는 게이트 절연층 및 1개 이상의 보호층을 개구시켜 상기 게이트 금속층을 노출시키는 제1 컨택홀이 다수 배치되고, 상기 제2점핑 패턴부에는 1개 이상의 보호층을 개구시켜 상기 소스/드레인 금속층을 노출시키는 제2컨택홀이 다수 배치되는 액정표시장치.
  6. 제1항에 있어서,
    상기 제1정전기 방지회로의 타단은 상기 공통전압 라인 중 하나에 전기적으로 연결되는 액정표시장치.
  7. 제1항에 있어서,
    상기 제1정전기 방지회로는 서로 연결되는 제1 트랜지스터, 제2트랜지스터 및 제3트랜지스터를 포함하는 액정표시장치.
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