KR20180071342A - 아날로그 신호들을 생성하기 위한 디바이스 및 연관된 사용 - Google Patents

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KR20180071342A
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리샤르 몽띠니
프랑수아 리베
얀 드발
요안 베이락
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탈레스
유니베르시떼 드 보르도
엥스티튀 폴리테크니크 드 보르도
상뜨르 나쇼날 드 라 러쉐르쉬 샹띠피끄
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Abstract

본 발명의 주제는 노이즈의 형상화로 디지털 코드를 계산하기 위한 모듈 (11) 에 의해 생성된 제어 코드 (cmd) 에 의해 제어되는 전류 펌프 (12) 를 포함하는 아날로그 신호 생성 디바이스 (10) 이다. 계산 모듈 (11) 은 생성될 아날로그 신호를 나타내는 디지털 신호 (In) 을 입력으로서 수신하고 적어도 하나의 양자화기 및 양자화 에러 보상 스테이지 (115) 를 포함한다. 전류 펌프 (12) 는 적어도 하나의 전류 생성기 (51) 의 2 개의 그룹들 (G1, G2) 및 적어도 하나의 스위칭 수단 (52) 의 2 개의 그룹들 (C1, C2) 을 포함하고, 스위칭 설비들은 제어 신호에 의해 제어되고 전류 생성기들 사이에서 전류가 흐르게 하며, 차동 증폭기 (55) 의 입력들은 주로 용량성 입력 임피던스를 나타내고 상기 스위칭 수단의 2 개의 ㄱ그룹들 사이에서 직렬로 접속된다.

Description

아날로그 신호들을 생성하기 위한 디바이스 및 연관된 사용
본 발명은 신호 생성 분야에 관한 것이다. 특히 본 발명은 아날로그 신호들을 생성하기 위한 디바이스 및 그 연관된 사용에 관한 것이다.
발명에 따른 디바이스의 특정 어플리케이션은 소프트웨어 라디오, 특히 제 5 세대 모바일 텔레포니 표준들 (5G) 의 콘텍스트 내의 아날로그 신호들의 방출에 관한 것이다.
일반적인 방식으로, 신호 생성 디바이스는 디지털 코드에 기초한 아날로그 신호들의 생성, 예컨대 레이더 신호들, 재밍 신호들, 텔레통신 신호들의 생성, 인터리빙된 신호들의 생성 등을 구현하는 임의의 분야에서 그 어플리케이션을 찾을 수 있다.
지금까지 무선 신호들은 디지털 도메인의 기저대역에서 생성되고, 아날로그 도메인으로 변환된 다음 캐리어 신호에 의해 승산하고 증폭기로 이어지는 것에 의해 무선 주파수로 상승되었다. 이 방법의 결점은 아날로그 도메인에서 주파수 상승 부분을 통합한다는 것이며, 따라서 증폭기의 비선형성들이 디지털 도메인에서 보상될 수 없는데, 이는 아날로그로 일단 변환된 신호는 그 후 또 다른 아날로그 신호와 혼합되기 때문이다. 이 방법으로는, 기저대역 에러들만이 보상될 수 있다. 게다가, 이 방법은 오히려 유연하지 않고 재구성이 가능하지 않다.
또 다른 방법은 DDS (Direct Digital Synthesis) 를 통해 디지털 도메인에서 주파수를 상승시키는데 있다. 이 두 번째 방법은 또한 유연성이 부족한데, 이는 주파수 상승 동작이 작동 주파수의 배수인 캐리어 주파수를 구현함으로써, 생성 가능한 캐리어 주파수의 범위를 제한하기 때문이다.
특히, 특허 출원 FR 13 01142 로부터 아날로그 신호를 생성하는 시스템이 알려져 있다. 하지만, 이 시스템은 0 차 적분을 사용하고, 따라서 1 차 적분에 관하여 생성된 에러들이 상당하다.
발명의 목적은 특히, 디지털 코딩에 기초하여 임의적인 아날로그 신호들을 생성하여, 교란을 제한하고 적은 에너지를 소비하게 하는 것을 가능하게 하는 재구성가능한 솔루션을 제안함으로써 종래 기술의 결점들의 전부 또는 일부를 교정하는 것이다.
이러한 목적을 위해, 발명의 주제는 노이즈의 형상화로 디지털 코드를 계산하기 위한 모듈에 의해 생성된 디지털 제어 코드에 의해 제어되는 전류 펌프를 포함하는 아날로그 신호들을 생성하는 디바이스이며, 상기 노이즈의 형상화로 디지털 코드를 계산하기 위한 모듈은 적어도 하나의 양자화기를 포함하고 생성될 아날로그 신호를 나타내는 디지털 신호를 그 입력에서 수신하며, 상기 노이즈의 형상화로 디지털 코드를 계산하기 위한 모듈이 양자화 에러 보상 스테이지를 포함하고,
상기 전류 펌프가
- 적어도 하나의 전류 생성기의 제 1 및 제 2 그룹으로서, 제 1 그룹의 각각의 생성기는 제 2 그룹의 생성기에 상보적이고, 2 개의 상보적 생성기들은 반대 진폭의 전류를 전달하는, 상기 적어도 하나의 전류 생성기의 제 1 및 제 2 그룹,
- 주로 용량성 입력 임피던스를 나타내는 차동 증폭기,
- 적어도 하나의 스위칭 수단의 제 1 및 제 2 그룹으로서, 스위칭 수단의 제 1 그룹은 적어도 하나의 전류 생성기의 제 1 그룹의 각각의 생성기에 의해 전달된 전류를 차동 증폭기의 제 1 입력 또는 제 2 입력 중 어느 하나를 향해 독립적으로 지향시키고, 스위칭 수단의 제 2 그룹은 차동 증폭기의 제 1 입력 또는 제 2 입력 중 어느 하나로부터 발생하는 전류를 적어도 하나의 전류 생성기의 제 2 그룹의 각각의 생성기를 향해 독립적으로 지향시키며, 상기 차동 증폭기의 입력들은 스위칭 수단의 2 개의 그룹들 사이에서 직렬로 접속되는, 상기 적어도 하나의 스위칭 수단의 제 1 및 제 2 그룹을 포함하며,
- 스위칭 수단의 제 1 그룹은 디지털 코드에 의해 제어되고, 스위칭 수단의 제 2 그룹은 디지털 코드의 상보적 코드에 의해 제어된다.
일 실시형태에 따라, 전류 펌프는 차동 증폭기의 입력들 중 하나에 대한 전압의 평균 진폭을 조절하도록 구성된 조절 모듈을 포함하고, 상기 조절 모듈은 미리결정된 진폭의 기준 전압뿐만 아니라 상기 차동 증폭기의 입력에서의 전압의 진폭을 나타내는 신호를 입력으로서 수신하고 전류 생성기의 2 개의 그룹들 중 하나의 그룹의 각각의 생성기의 방향으로 제어 신호를 출력으로서 전달하며, 상기 제어 신호는 상보적 생성기들에 의해 전달된 전류의 진폭들 사이의 가능한 불균형을 보상하도록 생성기들의 출력 전류의 진폭을 수정하도록 구성된다.
일 실시형태에 따라, 디바이스는 노이즈의 형상화로 디지털 코드를 계산하기 위한 모듈과 전류 펌프 사이에 접속된 전치왜곡 (predistortion) 모듈을 포함하고, 상기 전치왜곡 모듈은 디지털 코드를 수정하도록 구성되어 전치 왜곡을 생성하고 차동 증폭기의 비선형성을 보상한다.
일 실시형태에 따라, 아날로그 신호들을 생성하기 위한 디바이스는 적어도 2 개의 전류 생성기들의 2 개의 그룹들 및 적어도 2 개의 스위칭 수단들의 2 개의 그룹들을 포함한다.
일 실시형태에 따라, 아날로그 신호들을 생성하기 위한 디바이스는 하나이며 동일한 집적 회로 상에 집적된다.
발명의 주제는 또한 델타 변조기에서 이전에 기재된 아날로그 신호 생성 디바이스의 사용이다.
이하, 본 발명의 다른 특징들 및 이점들이 첨부된 도면들을 참조하여 비제한적인 예시에 의해 주어지는 설명을 읽으면 더 명백히 분명해질 것이다.
- 도 1 은 발명에 따른 아날로그 신호 생성기의 예시적인 실시형태를 나타낸다.
- 도 2 는 에러들의 보상 원리를 도시한다.
- 도 3a 및 도 3b 는 리만 코드 (Riemann code) 의 계산을 도시하는 블록 다이어그램들의 예들이다.
- 도 4a 및 도 4b 는 발명에 따른 노이즈 형상화의 원리를 도시하는 블록 다이어그램들의 예들이다.
- 도 5 는 발명에 따른 전류 펌프의 예시적인 실시형태를 나타낸다.
- 도 6 은 발명에 따른 아날로그 신호의 구성 원리를 도시한다.
- 도 7 은 발명에 따른 신호 생성 디바이스의 예시적인 사용을 나타낸다.
- 도 8 은 양자화기의 예시적인 실시형태를 나타낸다.
도 1 은 발명에 따른 아날로그 신호 생성 디바이스 (10) 의 예시적인 실시형태를 나타낸다.
이러한 임의적인 신호들을 생성하기 위한 디바이스 (10) 는 원하는 신호의 시간적 변동들의 디지털 코딩에 의해 임의의 아날로그 신호의 구성을 허용한다. 이 디바이스는 이진 트레인을 생성하는 신호의 디지털 코딩을 구현하는 디지털 부분 (전체로 나타내지는 않음) 을 포함하며, 이는 전류 펌프 (12) 를 구동하여 용량 성 부하에서 스위칭된 전류의 시간적 적분에 의해 아날로그 신호를 구성하는 것을 가능하게 한다. 디지털 부분은 생성된 아날로그 신호의 주파수 대역으로부터 양자화 노이즈의 일부를 푸시하는 것을 가능하게 하는 노이즈의 형상화로 디지털 코드를 계산하기 위한 모듈 (11) 을 포함하며, 따라서 제한된 비트 수를 유지하면서 그 품질을 향상시킨다. 이 모듈 (11) 은 상기 디지털 부분의 최종 스테이지에 대응한다. 노이즈의 형상화로 디지털 코드를 계산하기 위한 모듈 (11) 은 N-비트 디지털 버스 (N 은 정수) 를 통해 전류 펌프 (12) 와 직렬로 접속된다. 노이즈의 형상화로 디지털 코드를 계산하기 위한 모듈 (11) 은 상기 아날로그 신호 생성 디바이스 (10) 의 출력에서 원하는 아날로그 신호의 w 비트 (w 는 N 보다 엄밀히 큰 정수) 에 대한 디지털 표현에 대응하는 디지털 신호 (In) 를 입력으로서 수신한다. 이 모듈 (11) 의 기능은 생성될 아날로그 신호의 N 비트 이산 유도체를 계산하는 것이다.
노이즈의 형상화로 디지털 코드를 계산하기 위한 모듈 (11) 은 하나 이상의 마이크로프로세서들, 프로세서들, 컴퓨터들 또는 적절한 방식으로 프로그램된 임의의 다른 등가 수단을 포함할 수 있다.
도 2 내지 도 4 를 참조하여, 에러 보정의 원리가 설명될 것이다.
도 2 는 시간 도메인에서의 에러들의 보상 원리를 도시한다. y 를 아날로그 신호 생성 디바이스 (10) 로부터의 출력으로서 생성하는 것이 요망되는 아날로그 신호로 한다. 생성하는 것이 요망되는 아날로그 신호 y 의 k 번째 샘플을 ys(k) 로 표시하고, 나이퀴스트 기준 (Nyquist criterion) 을 준수하는 주파수 fs로 샘플링하였다. yR(k)는 리만 공식으로 계산된 신호의 k 번째 샘플을 나타낸다. k 번째 샘플의 양자화 에러는 eq(k) 로 표시되며 다음에 의해 정의된다.
Figure pct00001
도 2 의 다이어그램 (a) 을 참조한다. 제시된 예에서, k 번째 반복 후, 획득된 신호의 샘플 yR(k) 의 값과 이론 신호의 샘플 ys(k) 의 값 사이에 양자화 에러 eq(k) 가 존재한다. yR(k) 의 값은 타겟 샘플 ys(k) 의 값보다 작다.
종래 근사화 코드에서, 다음 반복에서의 타겟 샘플은 ys(k+1) 이 될 것이다. 노이즈 형상화 코드의 원리는 다음 반복 k+1 에서의 샘플 yR(k+1) 을 계산하기 위해 반복 k 에서 만들어진 에러를 고려하는 것이다. 따라서, 다음 반복에서의 샘플 yR(k+1) 의 계산 동안, 샘플 ys(k+1) 의 이론 값을 목표로 하는 대신, 코드는 이 샘플의 보정된 값 ys_ corr(k+1) 을 목표로 하여 이전 반복의 에러 eq(k) 를 적분하며 다음에 의해 정의된다.
Figure pct00002
도 2 의 다이어그램 (b) 을 참조하면, 코드는 다음 반복의 계산 전에 현재 반복의 양자화 에러 eq(k) 를 샘플 yR(k) 의 값에 가산한다. 따라서 샘플 yR(k+1) 이 계산될 때 2 개의 샘플들 사이의 평균 에러가 낮아진다.
도 3 은 블록 다이어그램의 도움으로 에러 보상이 없는 리만 코드의 계산 원리를 도시한다. w 비트 (w 는 정수) 에 대한 샘플링된 디지털 입력 신호 (In) 는 레지스터 (30) 로 피드된다. 레지스터의 출력에서, 이 신호 (305) 로부터, 합산기 (31) 를 통해 이전 반복 (345) 에서 획득된 신호가 감산된다. 결과의 신호 (315) 는 그 후 양자화기 (32) 를 통해 N 비트 (N 은 w 보다 작은 정수) 에 대해 양자화된다. 신호를 재구성하기 위해, 현재 반복의 신호와 이전 반복의 신호 사이의 차이에 대응하는 출력 신호 (325) 의 일부는 합산기 (33) 를 통해 이전 반복 (345) 에서 획득된 신호에 가산되고, 그 후 지연 블록 (34) 을 통과하여 지연시키고 다음 반복의 것과 동기화시킨다.
도 4 는 예시적인 블록 다이어그램의 도움으로, 본 발명에 따른 에러 보상 원리를 도시한다. 이 다이어그램은 양자화 에러 보상 스테이지 (115) 가 부가된 이전에 제시된 다이어그램에 대응한다. 이 보상 스테이지 (115) 는 재구성 된 신호에 양자화 에러를 가산하도록 구성된다.
이전과 같이, 블록 다이어그램은 레지스터 (40), 제 1 합산기 (41) 및 양자화기 (42) 를 포함한다. 제 1 합산기 (41) 는 레지스터 (40) 로부터의 출력으로서 획득된 현재 반복의 신호 (405) 와 보상 후의 이전 반복의 신호 (475) 사이의 차이를 형성하도록 구성된다. 양자화기 (42) 는 N 비트에 대해 신호들 (415) 의 이러한 차이를 양자화하는 것을 가능하게 한다.
또한, 블록 다이어그램은 합산기 가산기 (summater summer)(43) 및 지연 블록 (44) 을 포함하는 현재 반복의 신호를 재구성하기 위한 루프 (112) 를 포함한다. 합산기 (43) 는 이전 반복에서 획득된 신호 (445) 의 일부를 출력 신호 (425) 의 일부에 가산하도록 구성된다. 지연 블록 (44) 은 재구성된 신호 (435) 를 지연시키고 이로써 다음 반복의 것과 동기화하도록 구성된다.
양자화 에러 보상 스테이지 (115) 는 2 개의 합산기들 (45, 47) 및 지연 블록 (46) 을 포함한다. 제 1 합산기 (45) 는 양자화기 (42) 의 입력과 출력 사이에 접속된다. 이 합산기 (45) 는 상기 양자화기 (42) 의 출력 신호 (425) 로부터 그 입력에 존재하는 신호 (415) 를 감산하여 상기 양자화기 (42) 에 의해 만들어진 양자화 에러 (455) 를 계산하도록 구성된다. 지연 블록 (46) 은 다음 반복의 신호와 동기화하도록 양자화 에러에 대응하는 신호 (455) 를 지연시키도록 구성된다. 제 2 합산기 (47) 는 양자화 에러에 대응하는 신호 (455) 및 재구성 된 신호 (445) 를 함께 가산하여 보상된 신호를 형성하도록 구성된다.
이전에 언급된 바와 같이, 출력 신호는 N 비트에 대해 코딩되고 에러의 계산은 w 비트에 대해 수행되며, w 는 N 보다 큰 정수이다. 실제로, 양자화 에러는 N 비트에 대해 코딩된 최하위 비트 (또는 "하위 비트" 를 위한 LSB) 보다 작고, 상기 양자화 에러의 계산은 우수한 분해능으로 수행되어야 하며, 따라서 N 보다 큰 비트 w 수에 대해 코딩된다. 이론적으로, w 와 N 사이의 차이가 클수록 더 정확한 계산이 가능하지만 실제로는 1 또는 2 의 부가 비트가 충분하다.
도 3b 및 도 4b 를 참조한다. 이러한 블록 다이어그램에서, 양자화기는 부가 노이즈 E(z) 에 의해 모델링된다. 에러 보상이 없는 리만 코드에서, 입력 신호 (X) 및 양자화 에러 (E) 에 대한 전달 함수 (UR) 는 다음 식에 의해 주어진다.
Figure pct00003
그리고 적분 후에, 출력 신호 (Y) 는 다음의 형태로 기입될 수 있다.
Figure pct00004
발명에 따른 노이즈의 형상화로 디지털 코드를 계산하기 위한 모듈 (11) 의 전달 함수 (U) 는, 입력 신호 (X) 및 양자화 에러 (E) 에 대해 다음의 식에 의해 주어진다.
Figure pct00005
적분 후, 출력 신호 (Y) 는 다음의 형태로 기입될 수 있다.
Figure pct00006
이전과 같이, 신호 (X) 및 양자화 에러 (E) 는 z-1 으로 승산되어 지연되지만, 양자화 에러가 또한 (1-z-1) 로 승산되며, 이것은 1 차 고역 통과 타입의 필터링에 대응한다. 노이즈의 형상화로 디지털 코드를 계산하기 위한 모듈 (11) 에서 양자화 에러 보상 스테이지 (115) 의 부가는 생성된 아날로그 신호의 주파수 대역으로부터의 양자화 노이즈의 일부를 제거하는 것을 가능하게 한다.
고차 에러 보상 루프들은 양자화 노이즈를 감소시킴으로써 성능을 개선시키도록 구현될 수 있지만, 이것은 구현의 간소화, 통과대역 및 안정성을 불리하게 할 것이다.
도 5 는 발명에 따른 전류 펌프 (12) 의 예시적인 실시형태를 나타낸다. 이 전류 펌프는 차수 1 의 전류 차단기를 포함한다. 이 회로의 역할은 N 비트에 대해 코딩되고 이전에 기재된 에러 보상 모듈 (11) 에 의해 전달된 디지털 코드 또는 디지털 제어 신호 (cmd) 에 기초하여 원하는 아날로그 신호를 구성하는 것이다. 따라서, 전류 펌프 (12) 는 적어도 하나의 전류 생성기 (51) 의 2 개의 그룹들 (G1, G2), 적어도 하나의 스위칭 (52) 의 2 개의 그룹들 (C1, C2), 및 주로 용량성 입력 임피던스를 나타내는 차동 증폭기를 포함한다. 본 발명은 이들 2 개의 그룹들 (G1, G2) 사이에 직렬로 접속된 증폭기의 입력 스테이지로 구성된 용량성 부하를 갖는 적어도 하나의 전류 생성기 (51) 의 2 개의 그룹들 (G1, G2) 의 상보적 시스템을 채용한다.
하나의 생성기 그룹 (G1) 의 각각의 전류 생성기 (51) 는 다른 그룹 (G2) 의 생성기 또는 생성기들의 진폭이 고정되는 동안 조정가능한 진폭의 전류를 전달한다.
제 1 생성기 그룹 (G1) 의 각각의 생성기 (51) 는 제 2 생성기 그룹 (G2) 의 생성기 (51) 와 상보적이다. 2 개의 상보적 전류 생성기들 (51) 은 동일한 진폭이지만 반대 부호의 전류를 전달한다. 제 1 생성기 (51) 그룹 (G1) 은 전류를 푸시하고 제 2 그룹 (G2) 은 이를 풀링한다. 각각의 전류 생성기 (51) 는 진폭 +/-2n- 1I0 의 전류를 전달하며, 여기서 n 은 전류 생성기의 랭크를 나타내고 1 부터 n 까지 변화하는 정수이고, I0 는 미리결정된 전류 진폭의 값이다.
스위칭 수단 (52) 의 제 1 그룹 (C1) 은 적어도 하나의 전류 생성기 (51) 의 제 1 그룹 (G1) 의 각각의 생성기 (51) 에 의해 전달된 전류를 차동 증폭기 (55) 의 제 1 입력 (e1) 또는 제 2 입력 (e2) 중 어느 하나를 향해 독립적으로 지향시킨다. 스위칭 수단 (52) 의 제 2 그룹 (C2) 은 차동 증폭기 (55) 의 제 1 입력 (e1) 또는 제 2 입력 (e2) 중 어느 하나로부터 발생하는 전류를 적어도 하나의 전류 생성기 (51) 의 제 2 그룹 (G2) 의 각각의 생성기 (51) 를 향해 독립적으로 지향시킨다. 각각의 스위칭 수단 (52) 은 제어 신호에 의해 활성화 또는 비활성화된다. 제 1 그룹 (C1) 의 스위칭 설비들은 제어 신호 (cmd) 에 의해 제어되고 제 2 그룹 (C2) 는 상보족 신호
Figure pct00007
에 의해 제어된다. 이러한 목적을 위해, 모듈 (53) 은 전류 펌프 (12) 의 입력에 접속된다. 이 모듈 (53) 은 입력으로서 제어 신호 (cmd) 를 수신하고 상기 제어 신호 (cmd) 및 그 상보적 신호
Figure pct00008
를 출력으로서 전달한다.
스위칭 수단 (52) 의 각각의 그룹 (C1, C2) 및 전류 생성기 (51) 의 각각의 그룹 (G1, G2) 은 전류 생성기 만큼 많은 스위칭 수단을 포함한다. 스위칭 수단 (52) 의 각각은 차동 증폭기 (55) 의 입력 (e1, e2) 과 전류 생성기 (51) 사이에서 직렬로 접속된다. 이에 따라, 차동 증폭기 (55) 의 각각의 입력 (e1, e2) 을 통해 흐르는 전류의 진폭은 활성화된 스위칭 수단의 랭크 및 수에 의존한다.
전류 생성기 (51) 의 각각의 그룹 (G1, G2) 및 스위칭 수단 (52) 의 각각의 그룹 (C1, C2) 이 적어도 2 개의 엘리먼트들을 포함하는 실시형태들에서, 그 개개의 스위칭 수단과 직렬로 접속된 전류 생성기들은 병렬로 함께 접속된다. 차동 증폭기 (55) 는 스위칭 수단 (52) 의 2 개의 그룹들 (C1, C2) 사이에서 직렬로 접속된다.
유리한 방식으로, 증폭기 (55) 는 차동적으로 공급됨으로써, 비대칭 전력 공급부에 대한 그 소비를 감소시키는 것이 가능하다.
마찬가지로, 디지털 입력 코드가 변하지 않을 때, 전류 소스가 턴 오프되는 것이 관찰된다. 실제로, 용량성 부하는 전류 소스와 직렬로 접속되고, 이 부하를 통과하는 직류 전류가 없으므로, 전류 소스의 DC 소비가 없다. 가변 디지털 신호가 입력에 전달되자 마자, 직렬로 접속된 커패시터와 전류 소스의 연계는 그 동작 존에서 자체 바이어싱된다. 이로써 신호 생성 디바이스 (10) 의 소비가 종래 아키텍처에 비해 감소되며, 이는 시스템이 신호를 생성할 필요가 없자 마자 자동으로 턴 오프되기 때문이다.
도 6 을 참조하면, 생성될 아날로그 신호의 구성은 이러한 신호의 구간 선형 함수로의 분해에 의존한다. 이 도면에서, y 는 시간의 함수로서의 아날로그 신호의 그래픽 표현이다. 다양한 인스턴트들 x(0), x(1), x(2),... 및 이들 인스턴트들에서 신호 (y) 의 개개의 진폭들 ys(0), ys(1), ys(2) 의 값들이 고려된다. 또한, 샘플링 스텝 사이즈에 대응하는 2 개의 연속 인스턴트들 x(i) 및 x(i+1) 을 분리하는 간격
Figure pct00009
에 걸쳐 이들 함수들을 나타내는 곡선들에 대응하는 직선들 S(1), S(2), S(3) 및 S(4) 의 부분들로 표현되는 미리결정된 디렉터 계수들을 갖는 4 개의 선형 함수가 고려된다. 각각의 선형 함수의 디렉터 계수는 상이한 기울기를 정의할 것이다.
목적은 원하는 신호 (y) 를 근사화할 다양한 미리결정된 선형 함수들의 도움으로 구간의 선형 함수를 생성하는 것이다. 따라서, 각각의 인스턴트 x(i) 에서, 선형 함수는 신호 (y) 의 진폭의 값 ys(i) 와 이러한 동일한 인스턴트에 선정된 선형 함수의 값 yr(i) 사이의 에러 eq(i) 를 최소화하는 방식으로 미리결정된 함수들의 세트 중에서 선정될 것이다.
도 5 를 참조하면, 활성화된 스위칭 수단 (52) 의 수 및 활성화된 스위칭 수단 또는 설비들의 랭크에 따라, 차동 증폭기 (55) 의 입력 임피던스를 통과하는 전류는 더 크거나 더 작다. 전류 펌프 (12) 의 원리는 구간 아날로그 신호를 생성하도록 차동 증폭기 (55) 의 주로 용량성 입력 임피던스에서의 정전류의 적분에 기초한다. 증폭기 (55) 의 입력 임피던스는 이를 통과하는 전류 및 이 전류가 흐르는 시간의 함수로서 거의 급속히 차징하는 RC 회로 (R 은 저항을 나타내고 C는 커패시터를 나타냄) 와 유사할 수 있다. 생성된 전류에 따라, 상이한 디렉터 계수들 그리고 이에 따라 상이한 기울기들을 프로세싱하는 몇몇 미리정의된 선형 함수들은 생성될 아날로그 신호를 근사화하도록 생성될 수 있다. N 개의 전류 생성기들 (51) 의 2 개의 그룹들 (G1, G2) 로, 2N 개의 상이한 선형 함수들이 정의될 수 있다.
유리한 방식으로, 전달된 전류의 페어링은 양의 기울기 및 음의 기울기의 양호한 균형을 허용한다.
일 실시형태에 따라, 전류 펌프 (120) 는 차동 증폭기 (55) 의 입력 (e1 또는 e2) 과 접지 사이에서, 차동 증폭기의 단자들 중 하나의 단자 상에서 전압의 진폭의 평균 값을 조절하도록 구성된 조절 모듈 (54) 을 포함한다. 따라서, 조절 모듈 (54) 은 전류 생성기 (51) 의 2 개의 그룹들 (G1, G2) 중 하나에 접속되고, 미리결정된 진폭의 기준 전압 뿐만 아니라 차동 증폭기 (55) 의 입력 (e1, e2) 또는 상기 단자에서의 전압의 진폭을 나타내는 신호를 입력으로서 수신한다.
조절 모듈 (54) 은 차동 증폭기 (55) 의 입력과 접지 사이의 전압의 평균 값을 기준 신호와 비교하고 전류 생성기 (51) 의 2 개의 그룹들 (G1, G2) 중 하나의 그룹의 각각의 생성기 (51) 의 방향에서 제어 신호를 출력으로서 전달한다. 이 제어 신호는 상보적 생성기들 (51) 에 의해 전달된 전류의 진폭들로 가능한 불균형을 보상하는 방식으로 생성기들 (51) 의 출력 전류의 진폭을 수정하도록 구성된다. 전류 생성기들 (51) 에 의해 전달된 전류는 차동 증폭기 (55) 의 2 개의 입력들 중 하나 또는 다른 하나 상으로 균형된 방식으로 스위칭되고, 이들 2 개의 분기들 사이에 어떠한 DC 전압도 확립되지 않는다. 따라서, 차동 증폭기의 2 개의 입력 분기들 중 하나와 접지 사이의 평균 전압을 슬레이브하는 것에 의해 공통 모드를 조절하는 것이 가능하다.
조절 모듈 (54) 의 목적은 평균 전압이 특히 온도에 편승하는 것을 방지하도록 전류 생성기 (51) 의 2 개의 그룹들 (G1, G2) 의 균형을 맞추는 것이다.
대안의 실시형태에 따라, 조절 모듈 (54) 은 전류 생성기 (51) 의 2 개의 그룹들 (G1, G2) 의 생성기들 (51) 각각의 방향으로 제어 신호를 출력으로서 전달할 수 있다.
바람직한 방식으로, 더 안정화시키기 위해, 조절 모듈 (54) 은 전류 생성기의 2 개의 그룹들 중 하나의 그룹만을 조절하여 두 번째 그룹에 대해 균형을 맞춘다.
일 실시형태에 따라, 신호 생성 디바이스 (10) 는 노이즈의 형상화로 디지털 코드를 계산하기 위한 모듈 (11) 과 전류 펌프 (12) 사이에 직렬로 전치왜곡 모듈 (13) 을 포함할 수 있다. 이 전치왜곡 모듈 (13) 은 차동 증폭기 (55) 의 가능한 비선형성들을 보상할 수 있는 디지털 신호를 생성하도록 구성된다. 증폭기의 비선형성의 보상은 잘 알려진 기술이며, 당업자에게 알려진 임의의 방법을 통해 수행될 수 있다. 예를 들어, 전치왜곡을 생성하도록 디지털 코드를 수정함으로써 수행될 수 있다.
일 실시형태에 따라, 신호 생성 디바이스 (10) 는 하나이며 동일한 칩, 집적 회로 또는 주문형 집적 회로 (ASIC) 상에 집적될 수 있다.
유리한 방식으로, 발명에 따른 아날로그 신호 생성 디바이스 (10) 는 동일한 속도로 종래의 변환기보다 훨씬 더 낮은 전력 소비를 갖는 디지털-아날로그 변환기를 제조하는 것을 가능하게 한다. 디바이스 (10) 는 중간 정도의 복잡성으로 양호한 성능의 아날로그 신호를 생성하는 것을 가능하게 한다. 실제로, 디바이스 (10) 는 단지 적은 컴포넌트만을 필요로 하여 그 비용을 감소시키며, 특히 매우 낮은 에너지 소비가 자율성에 대한 그 영향을 최소화한다. 후자의 포인트는 모바일 텔레포니, 무선 섹터, 또는 자율성이 핵심 파라미터인 드론에서 사용하기에 매우 유리하다.
발명에 따른 아날로그 신호 생성 디바이스 (10) 의 또 다른 이점은 공통 모드 노이즈를 감소시키는 것을 가능하게 한다는 것이다.
도 7 은 델타 변조기에서의 신호 생성 디바이스 (10) 의 예시의 가능한 사용을 제시한다. 이 델타 변조기는 합산기 (71), 양자화기 (72), 클록들을 재형상화하기 위한 모듈 (73)(또는 일반적인 용어에 따라 "지연 플립 플롭" 을 위한 DFF) 및 이전에 기재된 바와 같은 아날로그 신호 생성 디바이스 (10) 를 포함한다.
델타 변조기의 입력 신호 (Sin) 는 합산기 (71) 에 의한 양자화 후, 이 신호의 재구성된 값으로부터 감산된다. 상기 합산기 (71) 의 출력 신호 (715) 는 이후 양자화기 (72) 의 도움으로 N 개의 레벨들에 대해 양자화된다. N 개의 레벨들에 대한 출력 신호 (725) 는 이후 클록 신호 클록에 대해 다양한 레벨들을 동기화하도록 클록들을 재형상화하기 위한 모듈 (73) 을 통해 디지털화된다.
양자화기 (72) 의 출력 신호 (725) 의 일부는 양자화 후 입력 신호를 재구성하도록 아날로그 신호 생성 디바이스 (10) 를 향해 지향된다.
예시로서, 도 8 은 N 개의 비교기 (80) 의 도움으로 양자화기 (72) 의 예시적인 실시형태를 나타낸다. 각각의 비교기 (80) 는 합산기 (71) 의 출력에서의 신호 (715) 의 전압을 기준 레벨의 기준 전압 특성과 비교한다.

Claims (6)

  1. 노이즈의 형상화로 디지털 코드를 계산하기 위한 모듈 (11) 에 의해 생성된 디지털 제어 코드 (cmd) 에 의해 제어되는 전류 펌프 (12) 를 포함하는 아날로그 신호 생성 디바이스 (10) 로서,
    상기 노이즈의 형상화로 디지털 코드를 계산하기 위한 모듈 (11) 은 적어도 하나의 양자화기를 포함하고 생성될 아날로그 신호를 나타내는 디지털 신호 (In) 를 입력으로서 수신하며,
    상기 디바이스 (10) 는,
    상기 노이즈의 형상화로 디지털 코드를 계산하기 위한 모듈 (11) 이 양자화 에러 보상 스테이지 (115) 를 포함하고,
    상기 전류 펌프 (12) 가
    - 적어도 하나의 전류 생성기 (51) 의 제 1 및 제 2 그룹 (G1, G2) 으로서, 상기 제 1 그룹 (G1) 의 각각의 생성기 (51) 는 상기 제 2 그룹 (G2) 의 생성기 (51) 에 상보적이고, 2 개의 상보적 생성기들 (51) 은 반대 진폭의 전류를 전달하는, 상기 적어도 하나의 전류 생성기 (51) 의 제 1 및 제 2 그룹 (G1, G2),
    - 주로 용량성 입력 임피던스를 나타내는 차동 증폭기 (55),
    - 적어도 하나의 스위칭 수단 (52) 의 제 1 및 제 2 그룹 (C1, C2) 으로서, 상기 스위칭 수단 (52) 의 제 1 그룹 (C1) 은 상기 적어도 하나의 전류 생성기의 제 1 그룹 (G1) 의 각각의 생성기 (51) 에 의해 전달되는 전류를 상기 차동 증폭기 (55) 의 제 1 입력 (e1) 또는 제 2 입력 (e2) 중 어느 하나를 향해 독립적으로 지향시키고, 상기 스위칭 수단 (52) 의 제 2 그룹은 상기 차동 증폭기 (55) 의 상기 제 1 입력 (e1) 또는 상기 제 2 입력 (e2) 중 어느 하나로부터 발생하는 전류를 상기 적어도 하나의 전류 생성기의 제 2 그룹 (G2) 의 각각의 생성기 (51) 를 향해 독립적으로 지향시키며, 상기 차동 증폭기 (55) 의 입력들은 상기 스위칭 수단 (52) 의 2 개의 그룹들 (C1, C2) 사이에서 직렬로 접속되는, 상기 적어도 하나의 스위칭 수단 (52) 의 제 1 및 제 2 그룹 (C1, C2) 을 포함하며,
    - 상기 스위칭 수단 (52) 의 제 1 그룹 (C1) 은 상기 디지털 제어 코드 (cmd) 에 의해 제어되고, 상기 스위칭 수단 (52) 의 제 2 그룹 (C2) 은 상기 디지털 제어 코드 (cmd) 의 상보적 코드
    Figure pct00010
    에 의해 제어되는 것을 특징으로 하는, 아날로그 신호 생성 디바이스.
  2. 제 1 항에 있어서,
    상기 전류 펌프 (12) 는, 상기 차동 증폭기 (55) 의 입력들 (e1, e2) 중 하나에 대한 전압의 평균 진폭을 조절하도록 구성된 조절 모듈 (54) 을 포함하고, 상기 조절 모듈 (54) 은 미리결정된 진폭의 기준 전압뿐만 아니라 상기 차동 증폭기 (55) 의 상기 입력에서의 전압의 진폭을 나타내는 신호를 입력으로서 수신하고 상기 전류 생성기 (51) 의 2 개의 그룹들 (G1, G2) 중 하나의 그룹의 각각의 생성기 (51) 의 방향으로 제어 신호를 출력으로서 전달하며, 상기 제어 신호는 상기 상보적 생성기들 (51) 에 의해 전달된 전류의 진폭들 사이의 가능한 불균형을 보상하도록 상기 생성기들의 출력 전류의 진폭을 수정하도록 구성되는, 아날로그 신호 생성 디바이스.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 디바이스 (10) 는 상기 노이즈의 형상화로 디지털 코드를 계산하기 위한 모듈 (11) 과 상기 전류 펌프 (12) 사이에 접속된 전치왜곡 (predistortion) 모듈 (13) 을 포함하고, 상기 전치왜곡 모듈 (13) 은 상기 디지털 코드를 수정하도록 구성되어 전치왜곡을 생성하고 상기 차동 증폭기 (55) 의 비선형성을 보상하는, 아날로그 신호 생성 디바이스.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 디바이스 (10) 는 적어도 2 개의 전류 생성기들 (51) 의 2 개의 그룹들 (G1, G2) 및 적어도 2 개의 스위칭 설비들 (52) 의 2 개의 그룹들 (C1, C2) 을 포함하는, 아날로그 신호 생성 디바이스.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 디바이스 (10) 는 하나이며 동일한 집적 회로 상에 집적되는, 아날로그 신호 생성 디바이스.
  6. 델타 변조기에서의 제 1 항 내지 제 5 항 중 어느 한 항에 기재된 아날로그 신호 생성 디바이스 (10) 의 사용.
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