KR20180042388A - 정현파 승산 장치와 이것을 갖는 입력 장치 - Google Patents

Abstract

출력 신호 (Qu1) 에 포함되는 제 1 방형파 (W1) 의 제 3 고조파와 입력 신호 (Vi) 의 곱에 따른 신호 성분, 및 제 1 방형파 (W1) 의 제 5 차 고조파와 입력 신호 (Vi) 의 곱에 따른 신호 성분이, 출력 신호 (Qu2) 에 포함되는 제 2 방형파 (W2) 의 기본파와 입력 신호 (Vi) 의 곱에 따른 신호 성분, 및 출력 신호 (Qu3) 에 포함되는 제 2 방형파 (W3) 의 기본파와 입력 신호 (Vi) 의 곱에 따른 신호 성분에 의해 상쇄된다.

Description

정현파 승산 장치와 이것을 갖는 입력 장치

본 발명은, 입력 신호에 정현파를 승산하는 정현파 승산 장치와 이것을 갖는 입력 장치에 관한 것이다.

입력 신호에 정현파를 승산하는 경우, 길버트 셀 등의 아날로그 승산기를 사용하는 방법이 일반적으로 사용되고 있다 (하기 특허문헌 1 을 참조).

일본 공개특허공보 2000-315919호

길버트 셀형의 아날로그 승산기는, 예를 들어 상기 특허문헌 1 의 도 1 로 나타내는 바와 같은 구성으로 실용화되어 있다. 길버트 셀을 바이폴러 트랜지스터로 구성한 경우, 특허문헌 1 의 식 (14) 나 식 (20) 으로 나타내는 바와 같이, 승산 결과에는 열전압 VT 가 계수로서 포함된다. 열전압 VT 는「k·T/q」로 나타내고, k 는 볼츠만 정수 (定數), T 는 절대 온도, q 는 전자의 소전하이다. 따라서, 길버트 셀의 승산 결과 즉 출력 전압은, 온도에 따라 변화한다. 이것은, MOS 트랜지스터로 구성되는 다른 아날로그 승산기에 있어서도 동일하다. 또, 아날로그 승산기에서는, 트랜지스터의 입출력 특성의 비선형성에 의해, 승산 정밀도를 확보하려면 입력 전압의 범위를 제한할 필요가 있다. 이와 같은 점에서, 예를 들어 정전 용량 방식의 입력 장치에 있어서 아날로그 승산기를 사용하는 경우, 신호의 다이내믹 레인지의 확보나 온도에 의한 변동이 과제가 되고 있다.

또, 아날로그 승산기를 사용하여 정현파의 승산을 실시하는 경우에는, 정현파를 별도 발생시킬 필요가 있다. 따라서, 예를 들어 입력 신호에 정현파를 승산함으로써 고정밀의 신호 추출을 실시하기 위해서는, 고정밀의 정현파를 발생시킬 필요가 있기 때문에, 정현파 발생용의 회로 규모가 커지고, 소비 전력이 증대된다는 문제가 있다.

본 발명은 이러한 사정을 감안하여 이루어진 것으로, 그 목적은, 간이한 구성으로 입력 신호의 레벨의 범위가 넓고, 온도에 의한 특성의 변동이 적은 정현파 승산 장치를 제공하는 것에 있다.

본 발명의 제 1 관점은, 소정의 주파수의 정현파를 차동 신호에 승산하는 정현파 승산 장치로서, 상기 입력 신호가 입력되는 제 1 입력 단자 및 제 2 입력 단자와, 각각 상이한 주파수의 방형파 (方形波) 를 상기 입력 신호에 승산하는 복수의 방형파 승산부와, 상기 복수의 방형파 승산부에 있어서의 승산 결과의 신호를 합성하는 신호 합성부를 구비한다. 상기 방형파는, 가장 주파수가 낮은 정현파인 기본파와, 상기 기본파에 대해 각각 정수배의 주파수를 갖는 정현파인 복수의 고조파의 합으로서 근사 가능하다. 상기 복수의 방형파 승산부는, 상기 소정의 주파수의 정현파를 상기 기본파로 하는 제 1 방형파를 상기 입력 신호에 승산하는 1 개의 제 1 방형파 승산부와, 상기 제 1 방형파에 포함되는 1 개의 상기 고조파와 동등한 정현파 혹은 당해 1 개의 고조파의 위상을 반전시킨 정현파를 상기 기본파로 하는 제 2 방형파를 상기 입력 신호에 승산하는 1 개 또는 복수의 제 2 방형파 승산부를 갖는다. 상기 신호 합성부는, 상기 제 1 방형파 승산부의 승산 결과의 신호에 포함되는 상기 제 1 방형파의 적어도 1 개의 상기 고조파와 상기 입력 신호의 곱에 따른 신호 성분을, 상기 제 2 방형파 승산부의 승산 결과의 신호에 포함되는 상기 제 2 방형파의 상기 기본파와 상기 입력 신호의 곱에 따른 신호 성분에 의해 상쇄한다. 개개의 상기 방형파 승산부는, 동일한 정전 용량을 갖는 2 개의 캐패시터를 갖고 있고, 상기 입력 신호에 승산하는 상기 방형파의 1 주기 중에 있어서의 일방의 반주기와 타방의 반주기 각각에 있어서, 상기 입력 신호에 따른 차를 갖는 전하를 상기 2 개의 캐패시터에 각각 축적하는 충전 동작과, 상기 충전 동작에 의해 상기 2 개의 캐패시터에 축적한 전하를 각각 상기 신호 합성부에 출력하는 전하 출력 동작을 소정의 간격으로 교대로 반복하고, 상기 충전 동작시에 있어서의 상기 입력 신호의 극성과, 상기 전하 출력 동작시에 상기 2 개의 캐패시터로부터 상기 신호 합성부에 출력하는 전하의 차의 극성의 관계를, 당해 일방의 반주기와 당해 타방의 반주기에서 반전시킨다. 상기 신호 합성부는, 상기 복수의 방형파 승산부에 있어서의 상기 2 개의 캐패시터로부터 상기 전하 출력 동작에 의해 출력되는 전하를 각각 합성한다.

상기 구성에 의하면, 상기 제 1 방형파 승산부의 출력 신호에 포함되는 상기 제 1 방형파의 적어도 1 개의 상기 고조파와 상기 입력 신호의 곱에 따른 신호 성분이, 상기 제 2 방형파 승산부의 출력 신호에 포함되는 상기 제 2 방형파의 상기 기본파와 상기 입력 신호의 곱에 따른 신호 성분에 의해 상쇄된다. 그 때문에, 상기 신호 합성부의 합성 결과의 신호에 있어서는, 상기 제 1 방형파의 상기 고조파와 상기 입력 신호의 곱에 따른 신호 성분이 저감되고, 상기 제 1 방형파의 상기 기본파 (상기 소정의 주파수의 정현파) 와 상기 입력 신호의 곱에 따른 신호 성분이 지배적인 성분이 된다.

상기 정현파 승산 장치에서는, 상기 방형파 승산부를 사용하여 정현파 (상기 제 1 방형파의 상기 기본파) 와 상기 입력 신호의 승산을 실시하기 때문에, 아날로그 승산기와 같이 트랜지스터의 온도 특성의 영향을 받기 어려워져, 온도에 의한 특성의 변동이 적다. 또, 상기 방형파 승산부를 사용함으로써, 아날로그 승산기와 같이 트랜지스터의 입출력 비선형 특성의 영향을 받기 어려워지기 때문에, 입력 신호의 레벨의 범위가 넓어진다.

또한, 상기 정현파 승산 장치에서는, 상기 방형파 승산부를 사용함으로써 정현파 발생기를 생략할 수 있는 점에서, 회로 구성이 간이해진다.

또, 상기 구성에 의하면, 상기 복수의 방형파 승산부에 있어서, 상기 입력 신호에 따른 전하의 차에 기초하여 상기 입력 신호와 상기 방형파의 승산이 실시되고, 이 승산 결과의 신호로서 얻어지는 전하의 차가 상기 신호 합성부에 있어서 합성된다. 그 때문에, 동상 노이즈가 제거되기 쉬워져, 내노이즈성이 향상된다.

바람직하게, 상기 제 1 방형파 승산부에 있어서의 상기 캐패시터의 정전 용량과, 1 개의 상기 제 2 방형파 승산부에 있어서의 상기 캐패시터의 정전 용량의 비가, 상기 제 1 방형파의 기본파의 진폭과, 당해 1 개의 제 2 방형파 승산부에 있어서의 상기 제 2 방형파의 기본파와 동등한 주파수를 갖는 상기 제 1 방형파의 고조파의 진폭의 비에 따른 값을 가져도 된다.

상기 구성에 의하면, 상기 제 1 방형파 승산부의 캐패시터와 상기 제 2 방형파 승산부의 캐패시터의 정전 용량비에 기초하여, 상기 제 1 방형파의 고조파와 상기 입력 신호의 곱에 따른 신호 성분과, 상기 제 2 방형파의 기본파와 상기 입력 신호의 곱에 따른 신호 성분을 상쇄하는 것이 가능해진다. 캐패시터의 정전 용량비는, 온도나 제조 프로세스에 의한 편차의 영향을 받기 어렵기 때문에, 상기 신호 성분의 상쇄를 양호한 정밀도로 실시하는 것이 가능해진다.

바람직하게, 본 발명의 제 1 관점에 관련된 정현파 승산 장치는, 상기 복수의 방형파 승산부가 공통으로 접속되는 제 1 공통 노드, 제 2 공통 노드, 제 3 공통 노드 및 제 4 공통 노드를 구비해도 된다.

상기 방형파 승산부는, 동일한 정전 용량을 갖는 제 1 캐패시터 및 제 2 캐패시터를 가져도 된다. 상기 방형파 승산부는, 상기 충전 동작에 있어서는, 상기 제 1 입력 단자 및 상기 제 2 입력 단자의 일방과 상기 제 1 공통 노드 사이에 발생하는 전압을 상기 제 1 캐패시터에 인가함과 함께, 상기 제 1 입력 단자 및 상기 제 2 입력 단자의 타방과 상기 제 2 공통 노드 사이에 발생하는 전압을 상기 제 2 캐패시터에 인가하고, 상기 전하 출력 동작에 있어서는, 상기 제 1 캐패시터를 상기 제 1 공통 노드와 상기 제 3 공통 노드 사이에 접속시킴과 함께, 상기 제 2 캐패시터를 상기 제 2 공통 노드와 상기 제 4 공통 노드 사이에 접속시켜도 된다. 또, 상기 방형파 승산부는, 상기 충전 동작시에 있어서의 상기 입력 신호의 극성과, 상기 충전 동작시에 상기 제 1 캐패시터에 축적되는 전하로부터 상기 제 2 캐패시터에 축적되는 전하를 뺀 전하차의 극성의 관계를, 당해 일방의 반주기와 당해 타방의 반주기에서 반전시켜도 된다.

상기 신호 합성부는, 상기 제 1 공통 노드의 전압과 상기 제 2 공통 노드의 전압이 동등해지도록 상기 제 3 공통 노드의 전압 및 상기 제 4 공통 노드의 전압을 조절해도 된다. 또, 상기 신호 합성부는, 상기 제 3 공통 노드와 상기 제 4 공통 노드의 전압차를, 상기 복수의 방형파 승산부로부터 상기 전하 출력 동작에 의해 출력되는 전하의 합성 결과에 따른 신호로서 출력해도 된다.

바람직하게, 상기 방형파 승산부는, 일단이 상기 제 1 공통 노드에 접속된 제 1 캐패시터와, 일단이 상기 제 2 공통 노드에 접속되고, 상기 제 1 캐패시터와 동일한 정전 용량을 갖는 제 2 캐패시터와, 상기 입력 신호에 승산하는 상기 방형파의 1 주기 중에 있어서의 일방의 반주기의 상기 충전 동작에 있어서는, 상기 제 1 캐패시터의 타단을 상기 제 1 입력 단자에 접속시킴과 함께 상기 제 2 캐패시터의 타단을 상기 제 2 입력 단자에 접속시키고, 상기 방형파의 상기 1 주기 중에 있어서의 타방의 반주기의 상기 충전 동작에 있어서는, 상기 제 1 캐패시터의 상기 타단을 상기 제 2 입력 단자에 접속시킴과 함께 상기 제 2 캐패시터의 상기 타단을 상기 제 1 입력 단자에 접속시키고, 상기 전하 출력 동작에 있어서는, 상기 제 1 캐패시터의 상기 타단 및 상기 제 2 캐패시터의 상기 타단을 상기 제 1 입력 단자 및 상기 제 2 입력 단자로부터 분리시키는 제 1 스위치 회로와, 상기 제 1 캐패시터의 상기 타단과 상기 제 3 공통 노드 사이의 경로에 형성되고, 상기 충전 동작에 있어서 오프되고, 상기 전하 출력 동작에 있어서 온되는 제 2 스위치 회로와, 상기 제 2 캐패시터의 상기 타단과 상기 제 4 공통 노드 사이의 경로에 형성되고, 상기 충전 동작에 있어서 오프되고, 상기 전하 출력 동작에 있어서 온되는 제 3 스위치 회로를 가져도 된다.

이 경우, 상기 신호 합성부는, 상기 제 1 공통 노드에 접속된 반전 입력 단자와 상기 제 2 공통 노드에 접속된 비반전 입력 단자의 전압차를 증폭시키고, 당해 증폭 결과를, 상기 제 3 공통 노드에 접속된 비반전 출력 단자와 상기 제 4 공통 노드에 접속된 반전 출력 단자의 전압차로서 출력하는 연산 증폭기와, 상기 연산 증폭기의 상기 반전 입력 단자와 상기 비반전 출력 단자 사이의 경로에 형성되고, 상기 충전 동작에 있어서 온되고, 상기 전하 출력 동작에 있어서 오프되는 제 4 스위치 회로와, 상기 연산 증폭기의 상기 비반전 입력 단자와 상기 반전 출력 단자 사이의 경로에 형성되고, 상기 충전 동작에 있어서 온되고, 상기 전하 출력 동작에 있어서 오프되는 제 5 스위치 회로를 가져도 된다.

바람직하게, 본 발명의 제 1 관점에 관련된 정현파 승산 장치는, 상기 복수의 방형파 승산부에 입력되는 상기 입력 신호에 포함된 노이즈 성분으로서, 상기 충전 동작이 반복되는 주파수에 대해 정수배의 주파수로부터 상기 신호의 신호 대역에 폴딩 잡음을 발생시킬 수 있는 상기 노이즈 성분을 감쇠시키는 제 1 로 패스 필터를 가져도 된다.

이로써, 상기 신호 합성부에 있어서 생성되는 신호 중의 상기 폴딩 잡음이 저감된다.

바람직하게, 본 발명의 제 1 관점에 관련된 정현파 승산 장치는, 상기 제 1 방형파에 포함되는 상기 고조파 중에서, 주파수가 낮은 순서에 있어서의 1 번째부터 N 번째까지의 상기 고조파에 대응한 N 패턴의 상기 제 2 방형파를 상기 입력 신호에 승산하는 N 개의 상기 방형파 승산부를 가져도 되고, 이 경우, 상기 제 1 로 패스 필터는, 상기 제 1 방형파에 포함되는 상기 고조파로서, 상기 주파수가 낮은 순서에 있어서의 (N ＋ 1) 번째 이후의 상기 고조파에 상당하는 주파수를 갖는 상기 입력 신호의 노이즈 성분을 감쇠시켜도 된다.

이로써, 상기 입력 신호의 노이즈 성분과 상기 제 1 방형파에 포함되는 상기 고조파의 곱에 따른 직류 성분이 상기 신호 합성부의 합성 결과의 신호에 혼입되기 어려워진다.

바람직하게, 본 발명의 제 1 관점에 관련된 정현파 승산 장치는, 상기 신호 합성부의 합성 결과의 신호에 포함되는 직류 성분을 추출하는 제 2 로 패스 필터를 가져도 된다.

이로써, 상기 입력 신호에 포함되는 상기 정현파의 주파수 성분의 진폭에 따른 직류 성분이 추출된다.

바람직하게, 본 발명의 제 1 관점에 관련된 정현파 승산 장치는, 상기 제 1 방형파에 포함되는 상기 고조파 중에서, 주파수가 낮은 순서에 있어서의 1 번째부터 N 번째까지의 상기 고조파에 대응한 N 패턴의 상기 제 2 방형파를 상기 입력 신호에 승산하는 N 개의 상기 방형파 승산부와, 상기 신호 합성부의 합성 결과의 신호로부터, 상기 제 1 방형파에 포함되는 상기 고조파로서, 상기 주파수가 낮은 순서에 있어서의 (N ＋ 1) 번째 이후의 상기 고조파에 상당하는 주파수를 갖는 성분을 감쇠시키는 제 3 로 패스 필터를 가져도 되고, 상기 입력 신호가 직류 신호여도 된다.

이로써, 상기 신호 합성부의 합성 결과의 신호로서 정현파가 얻어짐과 함께, 당해 합성 결과의 신호에 포함되는 상기 제 1 방형파의 고조파가 저감된다.

본 발명의 제 2 관점에 관련된 입력 장치는, 물체의 근접에 따른 정보를 입력하는 입력 장치로서, 상기 물체의 근접에 따라 정전 용량이 변화하는 센서 소자를 포함한 센서부와, 소정의 주파수의 정현파를 직류 신호에 승산하고, 당해 승산의 결과로서 상기 소정의 주파수의 제 1 정현파를 출력하는 제 1 정현파 승산부와, 상기 제 1 정현파에 따른 정현파의 구동 전압을 상기 센서 소자에 인가하고, 상기 구동 전압의 인가에 의해 상기 센서 소자에 흐르는 전류에 따른 검출 신호를 생성하는 검출 신호 생성부와, 상기 소정의 주파수의 제 2 정현파를 상기 검출 신호에 승산하는 제 2 정현파 승산부와, 상기 제 2 정현파 승산부의 승산 결과의 신호로부터 직류 성분을 추출하는 로 패스 필터를 구비한다. 상기 제 1 정현파 승산부 및 상기 제 2 정현파 승산부는, 상기 제 1 관점에 관련된 정현파 승산 장치이다.

본 발명에 의하면, 간이한 구성이면서, 입력 신호의 레벨의 범위를 넓힐 수 있고, 온도에 의한 특성의 변동을 저감시킬 수 있다.

도 1 은, 입력 신호에 방형파를 승산하는 회로의 구성예를 나타내는 도면이다. 도 1A 는 블록도를 나타내고, 도 1B 는 회로 구성의 일례를 나타낸다.
도 2 는, 정현파와 방형파의 주파수 성분을 나타내는 도면이다. 도 2A 는 방형파의 주파수 성분을 나타내고, 도 2B 는 방형파의 주파수 성분을 나타낸다.
도 3 은, 방형파의 주파수 성분을 나타내는 도면이다. 도 3A 는 소정의 주파수를 갖는 방형파의 주파수 성분을 나타내고, 도 3B 및 도 3C 는 도 3A 의 방형파의 고조파와 동등한 기본파를 포함한 방형파의 주파수 성분을 나타낸다.
도 4 는, 제 1 실시형태에 관련된 정현파 승산 장치의 구성의 일례를 나타내는 도면이다.
도 5 는, 제 2 실시형태에 관련된 정현파 승산 장치의 구성의 일례를 나타내는 도면이다.
도 6 은, 충전 동작시와 전하 출력 동작시에 있어서의 각 스위치 소자의 상태를 설명하기 위한 도면이다. 도 6A 는 충전 동작시의 스위치 소자의 상태를 나타내고, 도 6B 는 전하 출력 동작시의 스위치 소자의 상태를 나타낸다.
도 7 은, 제 2 실시형태에 관련된 정현파 승산 장치에 있어서의 각 스위치 소자의 상태를 나타내는 타이밍도이다.
도 8 은, 제 3 실시형태에 관련된 정현파 승산 장치의 구성의 일례를 나타내는 도면이다.
도 9 는, 제 3 실시형태에 관련된 정현파 승산 장치의 다른 구성예를 나타내는 도면이다.
도 10 은, 제 4 실시형태에 관련된 정현파 승산 장치의 구성의 일례를 나타내는 도면이다.
도 11 은, 제 5 실시형태에 관련된 입력 장치의 구성의 일례를 나타내는 도면이다.
도 12 는, 제 2 방형파 승산부에 있어서의 방형파의 기본파와, 제 1 방형파 승산부에 있어서의 방형파의 고조파를 동상으로 한 경우의 변형예를 나타내는 도면이다.

먼저, 본 발명의 실시형태에 관련된 정현파 승산 장치에 있어서 입력 신호에 정현파를 승산하는 방법의 개요를 설명한다.

도 1 은, 입력 신호 (Si) 에 방형파를 승산하는 회로의 구성예를 나타내는 도면이다. 방형파의 승산은 정현파의 승산과는 달리, 예를 들어 도 1B 에 있어서 나타내는 바와 같이, 고정 게인의 앰프 회로 (2, 4) 와 스위치 회로 (3) 를 사용한 간이한 회로로 실현 가능하다. 도 1B 에 나타내는 방형파 승산 회로에서는, 입력 신호 (Si) 또는 입력 신호 (Si) 를 게인「－1」의 앰프 회로 (2) 에 의해 반전시킨 신호가, 스위치 회로 (3) 를 통해 게인 A 의 앰프 회로 (4) 에 입력된다. 방형파의 일방의 반주기에 있어서, 입력 신호 (Si) 가 게인 A 의 앰프 회로 (4) 에 의해 증폭되고 (A 배되고), 방형파의 타방의 반주기에 있어서는, 입력 신호 (Si) 가 게인 A 의 앰프 회로 (4) 와 게인「－1」의 앰프 회로 (2) 에 의해 증폭된다 (－A 배된다).

도 2 는, 정현파와 방형파의 주파수 성분을 나타내는 도면이다. 정현파는, 도 2A 에 나타내는 바와 같이 단일의 주파수 성분만으로 이루어지지만, 방형파는, 도 2B 에 있어서 나타내는 바와 같이 기본파와 고조파로 이루어진다. 따라서, 도 1 에 나타내는 방형파의 승산 결과의 신호는, 입력 신호 (Si) 에 기본파를 승산한 신호 성분 (입력 신호 (Si) × 기본파) 과, 입력 신호 (Si) 에 고조파를 승산한 신호 성분 (입력 신호 (Si) × 고조파) 을 중첩한 신호가 된다.

도 1 에 있어서 나타내는 바와 같이, 방형파의 승산은 회로 구성이 간이하여, 아날로그 승산기를 사용하는 경우와 같이 트랜지스터의 온도 특성이나 입출력 비선형 특성의 영향을 받기 어려워진다는 이점이 있다. 그러나, 방형파의 승산 결과의 신호에는, 상기 서술한 바와 같이 고조파의 신호 성분 (입력 신호 (Si) × 고조파) 이 포함되기 때문에, 그대로는 입력 신호 (Si) 와 정현파의 승산 결과로서 사용할 수 없다. 그래서, 본 실시형태에 관련된 정현파 승산 장치에서는, 입력 신호와 방형파의 승산을 실시하는 회로를 복수 형성하여, 그것들의 출력을 합성함으로써, 입력 신호와 방형파의 승산 결과에 포함되는 불필요한 신호 성분 (입력 신호 × 고조파) 을 상쇄한다.

도 3 은, 방형파의 주파수 성분을 나타내는 도면이다. 도 3A 는, 주파수 fs 의 방형파의 주파수 성분을 나타낸다. 도 3B 는, 도 3A 의 방형파에 대해 3 배의 주파수 (3fs) 또한 3 분의 1 의 진폭 (A/3) 을 갖는 방형파의 주파수 성분을 나타낸다. 또 도 3C 는, 도 3A 의 방형파에 대해 5 배의 주파수 (5fs) 또한 5 분의 1 의 진폭 (A/5) 을 갖는 방형파의 주파수 성분을 나타낸다.

주파수 fs 의 방형파에는, 주파수 fs 의 기본파와, 그 홀수배의 주파수 (3fs, 5fs, 7fs, …) 를 갖는 고조파가 포함된다. 기본파의 진폭을「B」라고 하면, 주파수가「K × fs」의 고조파 (이하,「제 K 차 고조파」라고 기재한다) 의 진폭은「B/K」이다. 도 3B 에 나타내는 주파수 3fs, 진폭 B/3 의 방형파에 있어서의 기본파는, 도 3A 에 나타내는 주파수 fs, 진폭 B 의 방형파에 있어서의 제 3 차 고조파와 동등해진다. 또, 도 3C 에 나타내는 주파수 5fs, 진폭 B/5 의 방형파에 있어서의 기본파는, 도 3A 에 나타내는 주파수 fs, 진폭 B 의 방형파에 있어서의 제 5 차 고조파와 동등해진다.

따라서, 도 3A 에 나타내는 방형파를 입력 신호 (Si) 에 승산함과 함께, 도 3B, 도 3C 에 나타내는 방형파의 역위상의 방형파를 각각 입력 신호 (Si) 에 승산하고, 그것들의 승산 결과를 합성함으로써, 주파수 fs 의 방형파에 있어서의 제 3 차 고조파 및 제 5 차 고조파의 성분을 상쇄할 수 있다. 이와 같이, 본 실시형태에 관련된 정현파 승산 장치에서는, 아날로그 승산기를 사용하여 입력 신호와 정현파의 직접적인 승산을 실시하는 대신에, 입력 신호와 복수의 방형파의 승산을 실시하고, 그것들의 승산 결과를 합성함으로써, 입력 신호와 정현파의 승산을 실현한다. 그 때문에, 트랜지스터의 온도 특성이나 입출력 비선형 특성의 영향을 받기 어려워짐과 함께, 회로 구성이 간이해진다.

다음으로, 본 발명의 몇 가지 실시형태에 대해 도면을 참조하여 설명한다.

＜제 1 실시형태＞

도 4 는, 본 발명의 제 1 실시형태에 관련된 정현파 승산 장치의 구성의 일례를 나타내는 도면이다. 도 1 에 나타내는 정현파 승산 장치는, 각각 상이한 주파수의 방형파 (W1, W2, W3) 를 입력 신호 (Vi) 에 승산하는 3 개의 방형파 승산부 (U1, U2, U3) 와, 당해 방형파 승산부 (U1, U2, U3) 의 출력 신호 (Qu1, Qu2, Qu3) 를 합성하는 신호 합성부 (10) 를 갖는다. 이하, 방형파 승산부 (U1 ∼ U3) 중 임의의 하나를「방형파 승산부 (U)」라고 기재하고, 출력 신호 (Qu1 ∼ Qu3) 중 임의의 하나를「출력 신호 (Qu)」라고 기재하고, 방형파 (W1 ∼ W3) 중 임의의 하나를「방형파 (W)」라고 기재한다.

방형파 승산부 (U) 에 있어서 입력 신호 (Vi) 에 곱해지는 방형파 (W) 는, 일방의 반주기와 타방의 반주기에서 진폭이 동등하고 극성이 반대가 되는 파형을 갖는다. 이 방형파 (W) 는, 도 2, 도 3 에 있어서 나타내는 바와 같이 기본파와 고조파의 합으로서 근사 가능하고, 제 K 차 고조파는 기본파에 대해 K 배의 주파수와 K 분의 1 의 진폭을 갖는다.

방형파 승산부 (U) 는, 예를 들어, 입력 신호 (Vi) 에 승산하는 방형파 (W) 의 1 주기 중에 있어서의 일방의 반주기와 타방의 반주기 각각에 있어서, 입력 신호 (Vi) 에 비례한 출력 신호 (Qu) 를 생성함과 함께, 당해 일방의 반주기와 당해 타방의 반주기에서, 입력 신호 (Vi) 와 출력 신호 (Qu) 의 비의 절대값이 동등하고, 또한 당해 비의 부호가 반전되도록 출력 신호 (Qu) 를 생성한다. 즉, 방형파 승산부 (U) 는, 방형파 (W) 의 1 주기 중에 있어서의 일방의 반주기에 있어서, 입력 신호 (Vi) 에 대한 출력 신호 (Qu) 의 비를「A」라고 하고, 방형파 (W) 의 1 주기 중에 있어서의 타방의 반주기에 있어서, 입력 신호 (Vi) 에 대한 출력 신호 (Qu) 의 비를「－A」라고 한다.

방형파 승산부 (U1) (이하,「제 1 방형파 승산부 (U1)」라고 기재한다) 는, 주파수 fs 의 정현파를 기본파로 하는 방형파 (W1) (이하,「제 1 방형파 (W1)」라고 기재한다) 를 입력 신호 (Vi) 에 승산한다. 도 4 의 예에 있어서, 제 1 방형파 (W1) 의 주파수는「fs」, 진폭은「A」이다.

방형파 승산부 (U2, U3) (이하,「제 2 방형파 승산부 (U2)」「제 2 방형파 승산부 (U3)」라고 기재한다) 는, 주파수 fs 의 제 1 방형파 (W1) 에 포함되는 1 개의 고조파의 위상을 반전시킨 정현파를 기본파로 하는 방형파 (W2, W3) (이하,「제 2 방형파 (W2)」「제 2 방형파 (W3)」라고 기재한다) 를 각각 입력 신호 (Vi) 에 승산한다.

즉, 제 2 방형파 승산부 (U2) 는, 제 1 방형파 (W1) 에 있어서의 제 3 차 고조파의 위상을 반전시킨 정현파를 기본파로 하는 제 2 방형파 (W2) 를 입력 신호 (Vi) 에 승산한다. 도 4 에 있어서 나타내는 바와 같이, 이 제 2 방형파 (W2) 의 주파수는「3fs」, 진폭은「A/3」이다.

또, 제 2 방형파 승산부 (U3) 는, 제 1 방형파 (W1) 에 있어서의 제 5 차 고조파의 위상을 반전시킨 정현파를 기본파로 하는 제 2 방형파 (W3) 를 입력 신호 (Vi) 에 승산한다. 도 4 에 있어서 나타내는 바와 같이, 이 제 2 방형파 (W3) 의 주파수는「5fs」, 진폭은「A/5」이다.

신호 합성부 (10) 는, 제 1 방형파 승산부 (U1) 의 출력 신호 (Qu1) 와, 제 2 방형파 승산부 (U2, U3) 의 출력 신호 (Qu2, Qu3) 를 가산한다. 신호 합성부 (10) 는, 출력 신호 (Qu1 ∼ Qu3) 의 가산을 실시함으로써, 출력 신호 (Qu1) 에 포함되는 제 1 방형파 (W1) 의 제 3 차 고조파와 입력 신호 (Vi) 의 곱에 따른 신호 성분을, 출력 신호 (Qu2) 에 포함되는 제 2 방형파 (W2) 의 기본파와 입력 신호 (Vi) 의 곱에 따른 신호 성분에 의해 상쇄한다. 또, 신호 합성부 (10) 는, 출력 신호 (Qu1) 에 포함되는 제 1 방형파 (W1) 의 제 5 차 고조파와 입력 신호 (Vi) 의 곱에 따른 신호 성분을, 출력 신호 (Qu3) 에 포함되는 제 2 방형파 (W3) 의 기본파와 입력 신호 (Vi) 의 곱에 따른 신호 성분에 의해 상쇄한다.

이와 같이, 도 4 에 나타내는 정현파 승산 장치에 의하면, 출력 신호 (Qu1) 에 포함되는 제 1 방형파 (W1) 의 제 3 고조파와 입력 신호 (Vi) 의 곱에 따른 신호 성분, 및 제 1 방형파 (W1) 의 제 5 차 고조파와 입력 신호 (Vi) 의 곱에 따른 신호 성분이, 출력 신호 (Qu2) 에 포함되는 제 2 방형파 (W2) 의 기본파와 입력 신호 (Vi) 의 곱에 따른 신호 성분, 및 출력 신호 (Qu3) 에 포함되는 제 2 방형파 (W3) 의 기본파와 입력 신호 (Vi) 의 곱에 따른 신호 성분에 의해 상쇄된다. 그 때문에, 출력 신호 (Qu1 ∼ Qu3) 의 합성 결과로서 얻어지는 출력 신호 (Vo) 에서는, 제 1 방형파 (W1) 의 제 3 고조파 및 제 5 차 고조파에 대응한 신호 성분이 저감되고, 제 1 방형파 (W1) 의 기본파 (주파수 fs 의 정현파) 와 입력 신호 (Vi) 의 곱에 따른 신호 성분이 지배적인 성분이 된다. 따라서, 주파수 fs 의 정현파와 입력 신호 (Vi) 의 곱에 따른 출력 신호 (Vo) 를 생성할 수 있다.

또, 도 4 에 나타내는 정현파 승산 장치에 의하면, 방형파 승산부 (U) 에 있어서, 입력 신호 (Vi) 에 승산하는 방형파 (W) 의 1 주기 중에 있어서의 일방의 반주기와 타방의 반주기에서, 입력 신호 (Vi) 와 출력 신호 (Qu) 의 비의 절대값이 동등하고, 또한 당해 비의 부호가 반전되도록 출력 신호 (Qu) 가 생성된다. 즉, 입력 신호 (Vi) 에 대한 출력 신호 (Qu) 의 비 (신호 게인) 의 절대값을 유지한 채 그 정부의 부호를 방형파 (W) 의 반주기마다 반전시킴으로써, 입력 신호 (Vi) 와 방형파 (W) 의 승산이 실시된다. 이와 같은 방형파 (W) 의 승산은, 고정의 신호 게인을 반주기마다 전환하는 이산적인 신호 처리이며, 트랜지스터의 전류와 전압의 아날로그적인 특성이 승산 결과에 주는 영향이 작아진다. 따라서, 아날로그 승산기를 사용하는 경우와 같은 트랜지스터의 온도 특성이나 입출력 비선형 특성의 영향을 받기 어렵게 할 수 있다.

＜제 2 실시형태＞

다음으로, 제 2 실시형태로서, 도 4 에 나타내는 정현파 승산 장치의 보다 상세한 구성의 일례를 설명한다.

도 5 는, 제 2 실시형태에 관련된 정현파 승산 장치의 구성의 일례를 나타내는 도면이다. 도 5 에 나타내는 정현파 승산 장치는, 입력 신호 (Vi) 에 제 1 방형파 (W1) 를 승산하는 제 1 방형파 승산부 (U1) 와, 입력 신호 (Vi) 에 제 2 방형파 (W2, W3) 를 승산하는 제 2 방형파 승산부 (U2 및 U3) 와, 제 1 방형파 승산부 (U1) 및 제 2 방형파 승산부 (U2, U3) 의 승산 결과의 신호를 합성하는 신호 합성부 (10) 를 갖는다.

또, 본 실시형태에 관련된 정현파 승산 장치는, 입력 신호 (Vi) 로서 차동 신호가 입력되는 제 1 입력 단자 (Ti1) 및 제 2 입력 단자 (Ti2) 와, 3 개의 방형파 승산부 (U1 ∼ U3) 가 공통으로 접속되는 제 1 공통 노드 (N1) 및 제 2 공통 노드 (N2) 와, 제 3 공통 노드 (N3) 및 제 4 공통 노드 (N4) 를 갖는다.

방형파 승산부 (U) 는, 동일한 정전 용량을 갖는 2 개의 캐패시터 (제 1 캐패시터 (C1), 제 2 캐패시터 (C2)) 를 갖는다. 방형파 승산부 (U) 는, 입력 신호 (Vi) 에 승산하는 방형파 (제 1 방형파 또는 제 2 방형파) 의 1 주기 중에 있어서의 일방의 반주기와 타방의 반주기 각각에 있어서, 입력 신호 (Vi) 에 따른 전하를 캐패시터 (C1, C2) 에 축적하는 충전 동작과, 충전 동작에 의해 캐패시터 (C1, C2) 에 축적한 전하를 신호 합성부 (10) 에 출력하는 전하 출력 동작을 소정의 간격으로 교대로 반복한다. 또, 방형파 승산부 (U) 는, 충전 동작시에 있어서의 입력 신호 (Vi) 의 극성과, 전하 출력 동작시에 2 개의 캐패시터 (C1, C2) 로부터 신호 합성부 (10) 에 출력하는 전하의 차의 극성의 관계를, 당해 방형파의 1 주기 중에 있어서의 일방의 반주기와 타방의 반주기에서 반전시킨다. 예를 들어 입력 신호 (Vi) 의 극성이「정」인 경우에 있어서, 방형파의 일방의 반주기에서는, 2 개의 캐패시터 (C1, C2) 로부터 신호 합성부 (10) 에 출력하는 전하의 차의 극성을「정」이라고 하고, 방형파의 타방의 반주기에서는, 당해 전하의 차의 극성을「부」라고 한다. 방형파 승산부 (U) 는, 이와 같은 반주기마다의 극성의 반전에 의해, 입력 신호 (Vi) 와 방형파 (제 1 방형파 또는 제 2 방형파) 의 승산을 실시한다.

예를 들어, 방형파 승산부 (U) 는, 충전 동작에 있어서는, 제 1 입력 단자 (Ti1) 및 제 2 입력 단자 (Ti2) 의 일방과 제 1 공통 노드 (N1) 사이에 발생하는 전압을 제 1 캐패시터 (C1) 에 인가함과 함께, 제 1 입력 단자 (Ti1) 및 제 2 입력 단자 (Ti2) 의 타방과 제 2 공통 노드 (N2) 사이에 발생하는 전압을 제 2 캐패시터 (C2) 에 인가한다. 전하 출력 동작에 있어서는, 방형파 승산부 (U) 는, 제 1 캐패시터 (C1) 를 제 1 공통 노드 (N1) 와 제 3 공통 노드 (N3) 사이에 접속시킴과 함께, 제 2 캐패시터 (C2) 를 제 2 공통 노드 (N2) 와 제 4 공통 노드 (N4) 사이에 접속시킨다.

또, 예를 들어, 방형파 승산부 (U) 는, 충전 동작시에 있어서의 입력 신호 (Vi) 의 극성과, 충전 동작시에 제 1 캐패시터 (C1) 에 축적되는 전하로부터 제 2 캐패시터 (C2) 에 축적되는 전하를 뺀 전하차의 극성의 관계를, 방형파의 1 주기 중에 있어서의 일방의 반주기와 타방의 반주기에서 반전시킨다.

방형파 승산부 (U) 는, 도 5 의 예에 있어서, 정전 용량이 동등한 제 1 캐패시터 (C1) 및 제 2 캐패시터 (C2) 와, 제 1 스위치 회로 (31) 와, 제 2 스위치 회로 (32) 와, 제 3 스위치 회로 (33) 를 갖는다.

제 1 캐패시터 (C1) 는, 일방의 단자가 제 1 공통 노드 (N1) 에 접속되고, 타방의 단자가 제 1 스위치 회로 (31) 를 개재하여 제 1 입력 단자 (Ti1) 또는 제 2 입력 단자 (Ti2) 에 접속된다.

제 2 캐패시터 (C2) 는, 일방의 단자가 제 2 공통 노드 (N2) 에 접속되고, 타방의 단자가 제 1 스위치 회로 (31) 를 개재하여 제 1 입력 단자 (Ti1) 또는 제 2 입력 단자 (Ti2) 에 접속된다.

제 1 스위치 회로 (31) 는, 입력 신호 (Vi) 에 승산하는 제 1 방형파 (W1) 의 1 주기 중에 있어서의 일방의 반주기의 충전 동작에 있어서는, 제 1 캐패시터 (C1) 의 타방의 단자를 제 1 입력 단자 (Ti1) 에 접속시킴과 함께 제 2 캐패시터 (C2) 의 타방의 단자를 제 2 입력 단자 (Ti2) 에 접속시킨다. 또, 제 1 스위치 회로 (31) 는, 제 1 방형파 (W1) 의 1 주기 중에 있어서의 타방의 반주기의 충전 동작에 있어서는, 제 1 캐패시터 (C1) 의 타방의 단자를 제 2 입력 단자 (Ti2) 에 접속시킴과 함께 제 2 캐패시터 (C2) 의 타방의 단자를 제 1 입력 단자 (Ti1) 에 접속시킨다. 전하 출력 동작에 있어서는, 제 1 스위치 회로 (31) 는, 제 1 캐패시터 (C1) 의 타방의 단자 및 제 2 캐패시터 (C2) 의 타방의 단자를 제 1 입력 단자 (Ti1) 및 제 2 입력 단자 (Ti2) 로부터 분리시킨다.

제 1 스위치 회로 (31) 는, 예를 들어 도 5 에 있어서 나타내는 바와 같이, 4 개의 스위치 소자 (S1 ∼ S4) 를 갖는다. 스위치 소자 (S1) 는, 제 1 캐패시터 (C1) 의 타방의 단자와 제 1 입력 단자 (Ti1) 사이의 경로에 형성된다. 스위치 소자 (S2) 는, 제 1 캐패시터 (C1) 의 타방의 단자와 제 2 입력 단자 (Ti2) 사이의 경로에 형성된다. 스위치 소자 (S3) 는, 제 2 캐패시터 (C2) 의 타방의 단자와 제 1 입력 단자 (Ti1) 사이의 경로에 형성된다. 스위치 소자 (S4) 는, 제 2 캐패시터 (C2) 의 타방의 단자와 제 2 입력 단자 (Ti2) 사이의 경로에 형성된다. 제 1 방형파 (W1) 의 1 주기 중에 있어서의 일방의 반주기의 충전 동작에 있어서, 스위치 소자 (S1, S4) 가 온 상태, 스위치 소자 (S2, S3) 가 오프 상태가 된다. 제 1 방형파 (W1) 의 1 주기 중에 있어서의 타방의 반주기의 충전 동작에 있어서, 스위치 소자 (S1, S4) 가 오프 상태, 스위치 소자 (S2, S3) 가 온 상태가 된다. 전하 출력 동작에 있어서, 스위치 소자 (S1 ∼ S4) 가 모두 오프 상태가 된다.

제 2 스위치 회로 (32) 는, 제 1 캐패시터 (C1) 의 타방의 단자와 제 3 공통 노드 (N3) 사이의 경로에 형성되고, 방형파 승산부 (U) 의 충전 동작에 있어서 오프되고, 전하 출력 동작에 있어서 온된다. 도 5 의 예에 있어서, 제 2 스위치 회로 (32) 는, 제 1 캐패시터 (C1) 의 타방의 단자와 제 3 공통 노드 (N3) 사이에 접속된 스위치 소자 (S6) 를 갖는다.

제 3 스위치 회로 (33) 는, 제 2 캐패시터 (C2) 의 타방의 단자와 제 4 공통 노드 (N4) 사이의 경로에 형성되고, 방형파 승산부 (U) 의 충전 동작에 있어서 오프되고, 전하 출력 동작에 있어서 온된다. 도 5 의 예에 있어서, 제 3 스위치 회로 (33) 는, 제 2 캐패시터 (C2) 의 타방의 단자와 제 4 공통 노드 (N4) 사이에 접속된 스위치 소자 (S7) 를 갖는다.

제 2 방형파 승산부 (U2 및 U3) 는, 제 1 방형파 승산부 (U1) 와 동일한 구성을 갖는다. 단, 제 1 방형파 승산부 (U1) 및 제 2 방형파 승산부 (U2, U3) 에 있어서의 제 1 캐패시터 (C1) 및 제 2 캐패시터 (C2) 의 정전 용량은, 제 1 방형파 (W1) 의 고조파와 제 2 방형파 (W2, W3) 의 기본파가 동일한 진폭을 갖도록 설정된다.

즉, 제 2 방형파 승산부 (U2) 에 있어서의 캐패시터 (C1, C2) 의 정전 용량은, 제 1 방형파 승산부 (U1) 에 있어서의 캐패시터 (C1, C2) 의 정전 용량에 대해 1/3 로 설정된다. 이 정전 용량의 비는, 제 1 방형파 (W1) 의 기본파의 진폭과, 제 2 방형파 (W2) 의 기본파와 동등한 주파수 (3fs) 를 갖는 제 1 방형파 (W1) 의 제 3 차 고조파의 진폭의 비와 동일하다. 정전 용량이 1/3 이 됨으로써, 동일 전압에 대한 전하량이 1/3 이 되기 때문에, 제 2 방형파 승산부 (U2) 에 있어서 입력 신호 (Vi) 에 승산되는 제 2 방형파 (W2) 의 진폭은, 제 1 방형파 (W1) 의 진폭의 1/3 이 된다.

또, 제 2 방형파 승산부 (U3) 에 있어서의 캐패시터 (C1, C2) 의 정전 용량은, 제 1 방형파 승산부 (U1) 에 있어서의 캐패시터 (C1, C2) 의 정전 용량에 대해 1/5 로 설정된다. 이 정전 용량의 비는, 제 1 방형파 (W1) 의 기본파의 진폭과, 제 2 방형파 (W3) 의 기본파와 동등한 주파수 (5fs) 를 갖는 제 1 방형파 (W1) 의 제 5 차 고조파의 진폭의 비와 동일하다. 정전 용량이 1/5 이 됨으로써, 동일 전압에 대한 전하량이 1/5 이 되기 때문에, 제 2 방형파 승산부 (U3) 에 있어서 입력 신호 (Vi) 에 승산되는 제 2 방형파 (W3) 의 진폭은, 제 1 방형파 (W1) 의 진폭의 1/5 이 된다.

제 1 방형파 승산부 (U1) 에 있어서의 제 1 캐패시터 (C1) 및 제 2 캐패시터 (C2) 의 정전 용량을「Cu1」, 제 2 방형파 승산부 (U2) 에 있어서의 제 1 캐패시터 (C1) 및 제 2 캐패시터 (C2) 의 정전 용량을「Cu2」, 제 2 방형파 승산부 (U3) 에 있어서의 제 1 캐패시터 (C1) 및 제 2 캐패시터 (C2) 의 정전 용량을「Cu3」이라고 하면, 이들 정전 용량은 다음과 같이 설정된다.

Cu1 : Cu2 : Cu3 ＝ 1 : 1/3 : 1/5 ＝ 15 : 5 : 3 …(1)

충전 동작시에 제 1 방형파 승산부 (U1) 의 제 1 캐패시터 (C1) 에 축적되는 전하로부터 제 2 캐패시터 (C2) 에 축적되는 전하를 감산한 값인 전하차를「ΔQ1」라고 하고, 이 전하차 ΔQ1 중에서, 제 1 방형파 (W1) 의 제 3 차 고조파 (주파수 3fs) 와 입력 신호 (Vi) 의 곱에 따른 성분을「ΔQ1 (3fs)」이라고 기재한다. 또, 전하차 ΔQ1 중에서, 제 1 방형파 (W1) 의 제 5 차 고조파 (주파수 5fs) 와 입력 신호 (Vi) 의 곱에 따른 성분을「ΔQ1 (5fs)」이라고 기재한다.

한편, 충전 동작시에 제 2 방형파 승산부 (U2) 의 제 1 캐패시터 (C1) 에 축적되는 전하로부터 제 2 캐패시터 (C2) 에 축적되는 전하를 감산한 값인 전하차를「ΔQ2」라고 하고, 이 전하차 ΔQ2 중에서, 제 2 방형파 (W2) 의 기본파 (주파수 3fs) 와 입력 신호 (Vi) 의 곱에 따른 성분을「ΔQ2 (3fs)」라고 기재한다.

또, 충전 동작시에 제 2 방형파 승산부 (U3) 의 제 1 캐패시터 (C1) 에 축적되는 전하로부터 제 2 캐패시터 (C2) 에 축적되는 전하를 감산한 값인 전하차를「ΔQ3」이라고 하고, 이 전하차 ΔQ3 중에서, 제 2 방형파 (W3) 의 기본파 (주파수 5fs) 와 입력 신호 (Vi) 의 곱에 따른 성분을「ΔQ2 (3fs)」라고 기재한다.

각 방형파 승산부의 캐패시터 (C1, C2) 의 정전 용량이 식 (1) 과 같이 설정됨으로써, 상기 서술한 전하차의 성분에는 다음의 관계가 성립한다.

ΔQ1 (3fs) ＝ －ΔQ2 (3fs) …(2)

ΔQ1 (5fs) ＝ －ΔQ3 (5fs) …(3)

단, 제 1 방형파 (W1) 와 제 2 방형파 (W2) 의 위상 관계는, 제 1 방형파 (W1) 의 제 3 차 고조파와 제 2 방형파 (W2) 의 기본파가 역상이 되도록 설정된다. 또, 제 1 방형파 (W1) 와 제 2 방형파 (W3) 의 위상 관계는, 제 1 방형파 (W1) 의 제 5 차 고조파와 제 2 방형파 (W3) 의 기본파가 역상이 되도록 설정된다.

식 (2), (3) 의 관계가 성립하는 점에서, 충전 동작시의 전하차 ΔQ1, ΔQ2, ΔQ3 이 전하 출력 동작시에 신호 합성부 (10D) 에서 합성 (가산) 됨으로써, 제 1 방형파 (W1) 의 제 3 차 고조파와 입력 신호 (Vi) 의 곱에 따른 성분 ΔQ1 (3fs) 은, 제 2 방형파 (W2) 의 기본파와 입력 신호 (Vi) 의 곱에 따른 성분 ΔQ2 (3fs) 에 의해 상쇄된다. 또, 제 1 방형파 (W1) 의 제 5 차 고조파와 입력 신호 (Vi) 의 곱에 따른 성분 ΔQ1 (5fs) 은, 제 2 방형파 (W3) 의 기본파와 입력 신호 (Vi) 의 곱에 따른 성분 ΔQ3 (5fs) 에 의해 상쇄된다. 즉, 제 1 방형파 (W1) 의 제 3 차 고조파 및 제 5 차 고조파에서 기인한 신호 성분은, 제 2 방형파 승산부 (U2, U3) 로부터 출력되는 신호 성분과의 가산에 의해 제거된다.

신호 합성부 (10) 는, 제 1 공통 노드 (N1) 의 전압과 제 2 공통 노드 (N2) 의 전압이 동등해지도록 제 3 공통 노드 (N3) 의 전압 및 제 4 공통 노드 (N4) 의 전압을 조절한다. 신호 합성부 (10) 는, 이 제 3 공통 노드 (N3) 와 제 4 공통 노드 (N4) 의 전압차를, 3 개의 방형파 승산부 (U1 ∼ U3) 로부터 전하 출력 동작에 의해 출력되는 전하의 합성 결과에 따른 신호 (Vo) 로서 출력한다.

도 5 의 예에 있어서, 신호 합성부 (10) 는, 연산 증폭기 (11) 와 제 4 스위치 회로 (12) 와 제 5 스위치 회로 (13) 를 갖는다.

연산 증폭기 (11) 는, 제 1 공통 노드 (N1) 에 접속된 반전 입력 단자와 제 2 공통 노드 (N2) 에 접속된 비반전 입력 단자의 전압차를 증폭시키고, 당해 증폭 결과를, 제 3 공통 노드 (N3) 에 접속된 비반전 출력 단자와 제 4 공통 노드 (N4) 에 접속된 반전 출력 단자의 전압차, 즉 신호 (Vo) 로서 출력한다.

제 4 스위치 회로 (12) 는, 연산 증폭기 (11) 의 반전 입력 단자와 비반전 출력 단자 사이의 경로에 형성되고, 방형파 승산부 (U) 의 충전 동작에 있어서 온되고, 전하 출력 동작에 있어서 오프된다. 제 4 스위치 회로 (12) 는, 예를 들어 도 5 에 있어서 나타내는 바와 같이, 연산 증폭기 (11) 의 반전 입력 단자와 비반전 출력 단자 사이에 접속된 스위치 소자 (S8) 를 갖는다.

제 5 스위치 회로 (13) 는, 연산 증폭기 (11) 의 비반전 입력 단자와 반전 출력 단자 사이의 경로에 형성되고, 방형파 승산부 (U) 의 충전 동작에 있어서 온되고, 전하 출력 동작에 있어서 오프된다. 제 5 스위치 회로 (13) 는, 예를 들어 도 5 에 있어서 나타내는 바와 같이, 연산 증폭기 (11) 의 비반전 입력 단자와 반전 출력 단자 사이에 접속된 스위치 소자 (S9) 를 갖는다.

여기서, 상기 서술한 구성을 갖는 정현파 승산 장치의 동작을 설명한다.

도 6 은, 도 5 에 나타내는 정현파 승산 장치의 충전 동작시와 전하 출력 동작시에 있어서의 각 스위치 소자의 상태를 설명하기 위한 도면이다. 도 6A 는 충전 동작시의 스위치 소자의 상태를 나타내고, 도 6B 는 전하 출력 동작시의 스위치 소자의 상태를 나타낸다.

또한, 도 6 의 예에서는 제 1 방형파 승산부 (U1) 만을 나타내고 있지만, 제 2 방형파 승산부 (U2, U3) 에 대해서도, 충전 동작 및 전하 출력 동작에 있어서 동일한 스위치 상태가 된다.

충전 동작시에는, 도 6A 에 있어서 나타내는 바와 같이, 제 1 캐패시터 (C1) 가 제 1 입력 단자 (Ti1) 와 제 1 공통 노드 (N1) 사이에 접속되고, 제 2 캐패시터 (C2) 가 제 2 입력 단자 (Ti2) 와 제 1 공통 노드 (N1) 사이에 접속된다. 이 때, 제 4 스위치 회로 (12) 및 제 5 스위치 회로 (13) 가 온되기 때문에, 연산 증폭기 (11) 의 부귀환 동작에 의해, 제 1 공통 노드 (N1) 및 제 2 공통 노드 (N2) 의 전압은 거의 동등해진다.

제 1 입력 단자 (Ti1) 의 전압으로부터 제 2 입력 단자 (Ti2) 의 전압을 뺀 차의 전압을「Vi」, 제 1 캐패시터 (C1) 및 제 2 캐패시터 (C2) 의 정전 용량을「C」라고 한다. 이 경우, 충전 동작시에 있어서의 제 1 방형파 승산부 (U1) 의 제 1 캐패시터 (C1) 및 제 2 캐패시터 (C2) 의 전하차 ΔQ1, 제 2 방형파 승산부 (U2) 의 제 1 캐패시터 (C1) 및 제 2 캐패시터 (C2) 의 전하차 ΔQ2, 제 2 방형파 승산부 (U3) 의 제 1 캐패시터 (C1) 및 제 2 캐패시터 (C2) 의 전하차 ΔQ3 은, 각각 다음의 식으로 나타낸다.

ΔQ1 ＝ ±Vi × C …(4)

ΔQ2 ＝ ±Vi × (C/3) …(5)

ΔQ3 ＝ ±Vi × (C/5) …(6)

식 (4) 의 우변에 나타내는 정부의 극성은, 제 1 방형파 (W1) (주파수 fs) 의 일방의 반주기와 타방의 반주기에서 전환된다. 식 (5) 의 우변에 나타내는 정부의 극성은, 제 2 방형파 (W2) (주파수 3fs) 의 일방의 반주기와 타방의 반주기에서 전환된다. 또, 식 (6) 의 우변에 나타내는 정부의 극성은, 제 3 방형파 (W3) (주파수 5fs) 의 일방의 반주기와 타방의 반주기에서 전환된다.

전하 출력 동작시에는, 도 6B 에 있어서 나타내는 바와 같이, 제 1 캐패시터 (C1) 의 타방의 단자가 제 3 공통 노드 (N3) 에 접속된다. 이로써, 제 1 방형파 승산부 (U1) 의 제 1 캐패시터 (C1) 는, 제 2 방형파 승산부 (U2) 의 제 1 캐패시터 (C1) 및 제 2 방형파 승산부 (U3) 의 제 1 캐패시터 (C1) 와 함께, 제 1 공통 노드 (N1) 와 제 3 공통 노드 (N3) 사이에 병렬 접속된다. 충전 동작시에 3 개의 방형파 승산부 (U1 ∼ U3) 의 각 제 1 캐패시터 (C1) 에 축적된 전하는, 전하 출력 동작시에 이들 제 1 캐패시터 (C1) 가 병렬 접속됨으로써, 직접 합성된다.

또, 전하 출력 동작시에는, 도 6B 에 있어서 나타내는 바와 같이, 제 2 캐패시터 (C2) 의 타방의 단자가 제 4 공통 노드 (N4) 에 접속된다. 이로써, 제 1 방형파 승산부 (U1) 의 제 2 캐패시터 (C2) 는, 제 2 방형파 승산부 (U2) 의 제 2 캐패시터 (C2) 및 제 2 방형파 승산부 (U3) 의 제 2 캐패시터 (C2) 와 함께, 제 2 공통 노드 (N2) 와 제 4 공통 노드 (N4) 사이에 병렬 접속된다. 충전 동작시에 3 개의 방형파 승산부 (U1 ∼ U3) 의 각 제 2 캐패시터 (C2) 에 축적된 전하는, 전하 출력 동작시에 이들 제 2 캐패시터 (C2) 가 병렬 접속됨으로써, 직접 합성된다.

전하 출력 동작에 있어서 3 개의 제 1 캐패시터 (C1) 가 병렬 접속됨으로써 합성된 전체 전하로부터, 3 개의 제 2 캐패시터 (C2) 가 병렬 접속됨으로써 합성된 전체 전하를 감산한 값인 전하차를「ΔQS」라고 하면, 이 전하차 ΔQS 는 다음의 식으로 나타낸다.

ΔQS ＝ ΔQ1 ＋ ΔQ2 ＋ ΔQ3 …(7)

전하 출력 동작에 있어서 병렬 접속되는 3 개의 제 1 캐패시터 (C1) 의 합성 정전 용량과, 3 개의 제 2 캐패시터 (C2) 의 합성 정전 용량은 대략 동등하기 때문에, 연산 증폭기 (11) 의 출력 신호 (Vo) 는, 전하차 ΔQS 에 비례한다. 또, 식 (7) 에 있어서 나타내는 바와 같이, 전하차 ΔQS 는 전하차 ΔQ1, ΔQ2, ΔQ3 의 합이기 때문에, 식 (4) ∼ (6) 의 관계로부터, 전하차 ΔQS 는 입력 신호 (Vi) 에 비례한다. 그 때문에, 연산 증폭기 (11) 의 출력 신호 (Vo) 는 입력 신호 (Vi) 에 거의 비례하여 증감한다.

또한, 식 (2), (3) 의 관계로부터, 전하차 ΔQ1, ΔQ2, ΔQ3 의 합인 전하차 ΔQS 에 있어서는, 전하차 ΔQ1 의 고조파 (제 3 차 고조파, 제 5 차 고조파) 의 성분이 제거된다. 따라서, 연산 증폭기 (11) 의 출력 신호 (Vo) 에 있어서는, 입력 신호 (Vi) 와 정현파 (주파수 fs) 의 곱에 따른 신호 성분이 지배적이 되고, 입력 신호 (Vi) 와 고조파 (주파수 3fs, 5fs) 의 곱에 따른 신호 성분이 작아진다.

도 7 은, 제 2 실시형태에 관련된 정현파 승산 장치에 있어서의 각 스위치 소자의 상태를 나타내는 타이밍도이다. 도 7 의 타이밍도에 있어서, 하이 레벨은 스위치 소자의 온 상태를 나타내고, 로 레벨은 스위치 소자의 오프 상태를 나타낸다.

도 7 의 예에 있어서, 교대로 온되는 스위치 소자끼리 (스위치 소자 (S1 ∼ S4, S8, S9) 와 스위치 소자 (S6, S7)) 는, 온 오프 동작의 지연에 의한 크로스토크를 회피하기 위해, 서로의 온 상태가 오버랩되지 않도록 제어된다.

또 도 7 의 예에 있어서, 충전 동작 및 전하 출력 동작은, 주기 T 마다 1 회씩 실시된다. 제 1 방형파 (W1) 의 1 주기 (1/fs) 는 주기 T 의 60 사이클분 (60T) 으로 설정되고, 제 2 방형파 (W2) 의 1 주기 (1/3fs) 는 주기 T 의 20 사이클분 (20T) 으로 설정되고, 제 2 방형파 (W3) 의 1 주기 (1/5fs) 는 주기 T 의 12 사이클분 (12T) 으로 설정된다.

제 1 방형파 (W1) 의 반주기를 규정하는 주기 T 의 사이클수 (도 7 의 예에서는 30 사이클) 는, 제 2 방형파 승산부 (U2, U3) 의 출력에 의해 상쇄되어야 하는 제 1 방형파 (W1) 의 고조파의 주파수 (3fs, 5fs) 가 기본파의 주파수 fs 에 대해 갖는 배율 (3 배, 5 배) 의 공배수가 되도록 설정된다. 도 5 에 나타내는 정현파 승산 장치에서는, 제 1 방형파 (W1) 의 제 3 차 고조파 및 제 5 차 고조파가 상쇄되어야 하는 고조파이기 때문에,「3」과「5」의 공배수인「30」이 제 1 방형파 (W1) 의 반주기에 있어서의 주기 T 의 사이클수로 설정된다. 이와 같이, 제 1 방형파 (W1) 의 반주기에 있어서의 주기 T 의 사이클수를 정함으로써, 제 2 방형파 (W2, W3) 의 반주기에 있어서의 주기 T 의 사이클수를 정수값으로 할 수 있기 때문에, 제 1 방형파 (W1) 의 주기와 제 2 방형파 (W2, W3) 의 주기의 비율을 주기 T 의 사이클수에 의해 엄밀하게 설정할 수 있다.

여기서, 식 (4), (5), (6) 의 우변에 나타내는 극성이「정」이 되는 동작 모드를「정회전 모드」라고 부르고, 이들 식의 우변에 나타내는 극성이「부」가 되는 동작 모드를「반전 모드」라고 부른다. 도 7 에 나타내는 바와 같이, 방형파 승산부 (U1 ∼ U3) 는, 방형파의 1 주기 중에 있어서의 일방의 반주기에 있어서「정회전 모드」가 되고, 타방의 반주기에 있어서「반전 모드」가 된다. 「정회전 모드」에서는, 충전 동작시에 제 1 스위치 회로 (31) 의 스위치 소자 (S1 및 S4) 가 온 상태, 스위치 소자 (S2 및 S3) 가 오프 상태가 된다. 「반전 모드」에서는, 충전 동작시에 제 1 스위치 회로 (31) 의 스위치 소자 (S1 및 S4) 가 오프 상태, 스위치 소자 (S2 및 S3) 가 온 상태가 된다.

제 1 방형파 승산부 (U1) 에서는, 제 1 방형파 (W1) 의 전반의 반주기 (30T) 에 있어서 정회전 모드의 동작이 30 사이클 반복되고, 제 1 방형파 (W1) 의 후반의 반주기 (30T) 에 있어서 반전 모드의 동작이 30 사이클 반복된다.

제 2 방형파 승산부 (U2) 에서는, 제 2 방형파 (W2) 의 전반의 반주기 (10T) 에 있어서 반전 모드의 동작이 10 사이클 반복되고, 제 2 방형파 (W2) 의 후반의 반주기 (10T) 에 있어서 정회전 모드의 동작이 10 사이클 반복된다. 제 1 방형파 승산부 (U1) 에 있어서 정회전 모드의 동작이 개시될 때, 제 2 방형파 승산부 (U2) 에 있어서 반전 모드의 동작이 개시되기 때문에, 제 2 방형파 (W2) 의 기본파는 제 1 방형파 (W1) 의 제 3 차 고조파에 대해 반대의 위상을 갖는다.

제 2 방형파 승산부 (U3) 에서는, 제 2 방형파 (W3) 의 전반의 반주기 (6T) 에 있어서 반전 모드의 동작이 6 사이클 반복되고, 제 2 방형파 (W3) 의 후반의 반주기 (6T) 에 있어서 정회전 모드의 동작이 6 사이클 반복된다. 제 1 방형파 승산부 (U1) 에 있어서 정회전 모드의 동작이 개시될 때, 제 2 방형파 승산부 (U3) 에 있어서 반전 모드의 동작이 개시되기 때문에, 제 2 방형파 (W3) 의 기본파는 제 1 방형파 (W1) 의 제 5 차 고조파에 대해 반대의 위상을 갖는다.

또 도 7 에 있어서 나타내는 바와 같이, 제 4 스위치 회로 (12) 및 제 5 스위치 회로 (13) 의 스위치 소자 (S8, S9) 는 충전 동작시에 온되고, 전하 출력 동작시에 오프된다. 또, 제 2 스위치 회로 (32) 및 제 3 스위치 회로 (33) 의 스위치 소자 (S6, S7) 는 충전 동작시에 오프되고, 전하 출력 동작시에 온된다. 이로써, 3 개의 방형파 승산부 (U1 ∼ U3) 는, 충전 동작시마다, 입력 신호 (Vi) 에 비례한 전하차 (ΔQ1, ΔQ2, ΔQ3) 를 샘플링하고, 신호 합성부 (10) 는, 3 개의 방형파 승산부 (U1 ∼ U3) 의 전하차 (ΔQ1, ΔQ2, ΔQ3) 를 전하 출력 동작시마다 합성하여 유지한다. 신호 합성부 (10) 의 출력 신호 (Vo) 를 처리하는 후단의 회로 (도시 생략) 는, 전하 출력 동작의 기간에 유지된 출력 신호 (Vo) 에 대해 로 패스 필터 처리나, 아날로그 디지털 변환 등의 처리를 실시한다.

이상 설명한 바와 같이, 본 실시형태에 관련된 정현파 승산 장치에 의하면, 방형파 승산부 (U) 에 있어서 캐패시터 (C1, C2) 의 충전 동작 및 전하 출력 동작이 일정한 간격으로 반복되고, 방형파 (W) 의 반주기마다 전하 출력 동작의 출력 전하의 극성이 반전됨으로써, 입력 신호 (Vi) 와 방형파 (W) 의 승산이 실시된다. 그 때문에, 방형파 승산부 (U) 에 있어서의 방형파의 주기와 위상을, 주기 T 의 사이클수에 따라 엄밀하게 설정할 수 있다.

또, 본 실시형태에 관련된 정현파 승산 장치에 의하면, 방형파 승산부 (U) 에 있어서의 캐패시터의 정전 용량비는, 온도나 제조 프로세스에 따른 편차의 영향을 받기 어렵기 때문에, 각 방형파 승산부 (U) 에 있어서 입력 신호 (Vi) 에 승산되는 방형파 (W) 의 진폭의 비를 양호한 정밀도로 설정할 수 있다. 따라서, 제 1 방형파 승산부 (U1) 의 출력에 포함되는 제 1 방형파 (W1) 의 고조파와 입력 신호 (Vi) 의 곱에 따른 신호 성분 (전하) 을, 제 2 방형파 승산부 (U2, U3) 의 출력에 있어서의 제 2 방형파 (W2, W3) 의 기본파와 입력 신호 (Vi) 의 곱에 따른 신호 성분 (전하) 에 의해, 양호한 정밀도로 상쇄할 수 있다.

또한, 본 실시형태에 관련된 정현파 승산 장치에 의하면, 3 개의 방형파 승산부 (U1 ∼ U3) 각각에 있어서, 차동 신호 (Vi) 에 따른 전하의 차에 기초하여 방형파의 승산이 실시되고, 이 승산 결과의 신호로서 얻어지는 전하의 차 (ΔQ1 ∼ ΔQ3) 가 신호 합성부에 있어서 합성됨으로써, 차동 신호 (Vi) 와 정현파의 곱에 따른 신호 (Vo) 가 얻어진다. 그 때문에, 차동 신호 각각의 신호에 중첩되는 동상 노이즈가 제거되기 쉬워져, 내노이즈성을 높일 수 있다.

또, 본 실시형태에 관련된 정현파 승산 장치에 의하면, 신호 합성부 (10) 에 있어서 각 방형파 승산부 (U) 의 캐패시터 (C1, C2) 를 병렬 접속시킴으로써, 이들 캐패시터에 축적된 전하를 직접 합성하고 있는 점에서, 연산 증폭기 (11) 에 의한 캐패시터 (C1, C2) 의 충방전 전류가 거의 흐르지 않는다. 즉, 연산 증폭기 (11) 에 있어서의 전류 구동의 속도가, 신호 합성부 (10D) 에 있어서의 전하의 합성에 큰 영향을 주지 않는다. 이로써, 연산 증폭기 (11) 의 속도에 제한되지 않고 신호 합성부 (10) 에 있어서 전하의 합성을 고속으로 실시하는 것이 가능해지는 점에서, 정현파의 승산을 고속으로 실시할 수 있다.

＜제 3 실시형태＞

다음으로, 본 발명의 제 3 실시형태에 대해 설명한다.

도 8 은, 제 3 실시형태에 관련된 정현파 승산 장치의 구성의 일례를 나타내는 도면이다. 도 8 에 나타내는 정현파 승산 장치는, 제 1, 제 2 실시형태에 관련된 정현파 승산 장치 (도 4, 5) 에 제 1 로 패스 필터 (40) 를 형성한 것으로, 다른 구성은 제 2, 제 3 실시형태에 관련된 정현파 승산 장치와 동일하다.

제 2, 제 3 실시형태에 관련된 정현파 승산 장치에서는, 방형파 승산부 (U1 ∼ U3) 에 있어서 입력 신호 (Vi) 를 이산 처리하고 있기 때문에, 방형파 승산부의 출력에는, 폴딩 잡음 (에일리어싱 노이즈) 을 발생시킬 가능성이 있다. 제 1 로 패스 필터 (40) 는, 이 폴딩 잡음을 저감시키기 위한 것으로, 방형파 승산부에 입력되는 입력 신호 (Vi) 의 고주파 성분을 감쇠시킨다. 즉, 제 1 로 패스 필터 (40) 는, 입력 신호 (Vi) 에 포함된 노이즈 성분으로서, 충전 동작이 반복되는 주파수 (1/T) 에 대해 정수배의 주파수로부터 입력 신호 (Vi) 의 신호 대역에 폴딩 잡음을 발생시킬 수 있는 노이즈 성분을 감쇠시킨다. 이로써, 입력 신호 (Vi) 가 비교적 주파수가 높은 노이즈를 포함하는 경우에도, 입력 신호 (Vi) 의 신호 대역에 있어서의 폴딩 잡음을 방지하여, 정밀도가 높은 승산 처리를 실시할 수 있다.

또한, 상기 서술한 실시형태에 관련된 정현파 승산 장치에서는, 방형파 승산부 (U1 ∼ U3) 의 출력을 합성함으로써, 제 1 방형파 (W1) 의 제 3 차 고조파와 제 5 차 고조파에서 기인하는 성분 (고조파 × 입력 신호 (Vi)) 이 상쇄된다. 그러나, 제 1 방형파 (W1) 에는 그 밖에도 상쇄되지 않는 고조파가 존재하기 때문에, 그것들 고조파에서 기인하는 성분이 출력 신호 (Vo) 에 잔존하게 된다. 특히, 제 5 차 고조파 다음으로 진폭이 큰 제 7 차 고조파는, 승산 결과의 정밀도에 영향을 줄 가능성이 있다.

또, 도 3 에 있어서 나타내는 바와 같이, 제 2 방형파 (W2, W3) (도 3B, 도 3C) 는, 기본파뿐만 아니라, 그 고조파도 제 1 방형파 (W1) (도 3A) 의 일부의 고조파와 동등해진다. 도 3 의 예에서는, 제 2 방형파 (W2) 의 제 3 차 고조파, 제 5 차 고조파와, 제 1 방형파 (W1) 의 제 9 차 고조파, 제 15 차 고조파가 동등해진다. 또, 제 2 방형파 (W3) 의 제 3 차 고조파와, 제 1 방형파 (W1) 의 제 15 차 고조파가 동등해진다. 따라서, 제 1 방형파 (W1) 의 제 15 차 고조파는, 제 2 방형파 (W2) 와 제 2 방형파 (W3) 의 양방에서 감산되게 되기 때문에, 오차를 발생시킨다.

제 1 로 패스 필터 (40) 는, 입력 신호 (Vi) 의 고주파 성분을 방형파 승산부 (U1 ∼ U3) 에 입력하기 전에 감쇠시킴으로써, 상기 서술한 고조파와 입력 신호 (Vi) 의 곱에 의한 오차의 영향을 저감시킬 수 있다. 정밀도에 영향을 줄 가능성이 있는 가장 낮은 고조파는 제 1 방형파 (W1) 의 제 7 차 고조파 (주파수 7fs) 이기 때문에, 제 1 로 패스 필터 (30) 의 주파수 특성은, 예를 들어 주파수 7fs 보다 높은 주파수의 성분이 승산 정밀도에 영향을 주지 않을 정도까지 감쇠하도록 설정된다.

도 9 는, 제 3 실시형태에 관련된 정현파 승산 장치의 다른 구성예를 나타내는 도면이다. 도 9 에 나타내는 정현파 승산 장치는, 도 8 에 나타내는 정현파 승산 장치에 제 2 로 패스 필터 (50) 를 추가한 것으로, 다른 구성은 도 9 에 나타내는 정현파 승산 장치와 동일하다.

도 9 에 나타내는 정현파 승산 장치는, 입력 신호 (Vi) 에 포함되는 주파수 fs 의 신호 성분만을 추출하는 회로 (협대역 밴드 패스 필터 회로) 로서 동작시키는 것이 가능하다. 이 경우, 제 2 로 패스 필터 (50) 에 의해 출력 신호 (Vo) 의 직류 성분을 추출함으로써, 그 직류 성분의 레벨은, 입력 신호 (Vi) 에 포함되는 주파수 fs 의 신호 성분의 진폭에 따른 레벨이 된다. 제 2 로 패스 필터 (50) 는, 예를 들어, 출력 신호 (Vo) 의 AD 변환 결과를 이산 처리하는 디지털 필터에 의해 구성된다.

＜제 4 실시형태＞

다음으로, 본 발명의 제 4 실시형태에 대해 설명한다.

도 10 은, 제 4 실시형태에 관련된 정현파 승산 장치의 구성의 일례를 나타내는 도면이다. 도 10 에 나타내는 정현파 승산 장치는, 제 2, 제 3 실시형태에 관련된 정현파 승산 장치 (도 4, 도 5) 에 제 3 로 패스 필터 (60) 를 형성하고, 입력 신호 (Vi) 를 직류 전압 (VDD) 으로 한 것으로, 다른 구성은 제 2, 제 3 실시형태에 관련된 정현파 승산 장치와 동일하다.

도 10 에 나타내는 정현파 승산 장치는, 입력 신호 (Vi) 가 직류 전압 (VDD) 이기 때문에, 출력 신호 (Vo) 는 직류 전압 (VDD) 과 정현파를 승산한 신호, 즉 정현파가 된다. 도 8 에 나타내는 정현파 승산 장치는, 주파수 fs 의 신호 성분을 직류 성분으로 변환하지만, 도 10 에 나타내는 정현파 승산 장치는 직류 성분으로부터 주파수 fs 의 신호를 발생시키는 것이므로 입출력의 관계가 반대가 된다. 따라서, 제 3 로 패스 필터 (60) 는, 도 8 에 나타내는 정현파 승산 장치와 마찬가지로, 정밀도에 영향을 줄 가능성이 있는 가장 낮은 제 1 방형파 (W1) 의 고조파 (제 7 차 고조파) 보다 높은 주파수의 성분을 감쇠시킨다.

이와 같이, 본 실시형태에 관련된 정현파 승산 장치는, 정밀도가 높은 정현파 발생 회로로서 동작시키는 것도 가능하다.

＜제 5 실시형태＞

다음으로, 본 발명의 제 5 실시형태에 관련된 입력 장치에 대해, 도 11 을 참조하여 설명한다.

도 11 에 나타내는 본 실시형태에 관련된 입력 장치는, 물체의 근접에 따른 정보를 입력하는 터치 센서 등의 입력 장치로서, 센서부 (110) 와, 선택부 (120) 와, 검출 신호 생성부 (130) 와, 제 1 정현파 승산부 (140) 와, 제 2 정현파 승산부 (150) 와, 로 패스 필터 (160) 를 구비한다.

센서부 (110) 는, 물체의 근접에 따라 정전 용량이 변화하는 센서 소자를 포함하고 있고, 도 11 의 예에서는, 물체와의 사이에 캐패시터를 형성하는 전극 (ES1 ∼ ESn) 을 포함한다. 전극 (ES1 ∼ ESn) 에 물체 (손가락 끝 등) 가 근접함으로써, 전극 (ES1 ∼ ESn) 과 물체 사이에 형성되는 캐패시터의 정전 용량이 변화한다.

선택부 (120) 는, 센서부 (110) 에 있어서의 전극 (ES1 ∼ ESn) 중 하나를 선택하여 검출 신호 생성부 (130) 의 입력에 접속시킨다.

검출 신호 생성부 (130) 는, 제 1 정현파 승산부 (140) 에 의해 공급되는 제 1 정현파에 따른 정현파의 구동 전압을, 선택부 (120) 에 의해 선택된 센서부 (110) 의 전극 (ES1 ∼ ESn) 에 인가하고, 이 구동 전압의 인가에 의해 전극에 흐르는 전류에 따른 검출 신호 (Sn) 를 생성한다. 검출 신호 생성부 (130) 는, 예를 들어 도 11 에 나타내는 바와 같이, 오퍼앰프 (OP3) 와, 캐패시터 (Cf) 와, 감산기 (131) 를 갖는다. 캐패시터 (Cf) 는, 오퍼앰프 (OP3) 의 반전 입력 단자와 출력 단자 사이에 접속된다. 오퍼앰프 (OP3) 의 비반전 입력 단자에는, 제 1 정현파 승산부 (140) 의 제 1 정현파가 입력된다. 감산기 (131) 는, 오퍼앰프 (OP3) 의 출력 신호로부터 제 1 정현파를 감산하고, 그 감산 결과를 검출 신호 (Sn) 로서 출력한다. 검출 신호 (Sn) 는, 제 1 정현파와 동일한 주파수 fs 로 진동하는 신호이며, 그 진폭은 센서부 (110) 의 전극과 물체 (손가락 끝) 사이에 형성되는 정전 용량에 비례한다.

제 1 정현파 승산부 (140) 는, 주파수 fs 의 정현파를 직류 신호에 승산하고, 당해 승산의 결과로서 소정의 주파수의 제 1 정현파를 출력하는 회로이며, 예를 들어 도 10 에 나타내는 정현파 승산 장치와 동일한 구성을 갖는다.

제 2 정현파 승산부 (150) 는, 검출 신호 생성부 (130) 에 있어서 생성된 검출 신호 (Sn) 에, 주파수 fs 의 제 2 정현파를 승산하는 회로이며, 예를 들어 도 8 에 나타내는 정현파 승산 장치와 동일한 구성을 갖는다.

로 패스 필터 (160) 는, 제 2 정현파 승산부 (150) 의 승산 결과로서 얻어지는 신호 (Ds) 로부터, 직류 성분의 신호 (Da) 를 추출한다. 제 2 정현파 승산부 (150) 와 로 패스 필터 (160) 는, 검출 신호 (Sn) 에 포함되는 주파수 fs 의 신호 성분을 추출하는 협대역의 밴드 패스 필터로서 동작한다. 직류 성분의 신호 (Da) 는, 검출 신호 (Sn) 에 포함되는 주파수 fs 의 신호 성분의 진폭에 따른 레벨을 갖고 있고, 센서부 (110) 의 전극과 물체 (손가락 끝) 사이에 형성되는 정전 용량에 비례한다.

본 실시형태에 관련된 입력 장치에 의하면, 간이한 구성의 제 1 정현파 승산부 (140), 제 2 정현파 승산부 (150) 를 사용하여, 외래 노이즈의 영향이 제거된 정밀도가 높은 정전 용량의 검출값을 얻을 수 있다.

이상, 본 발명의 몇 가지 실시형태에 대해 설명하였지만, 본 발명은 이들 실시형태에만 한정되는 것은 아니고, 추가로 여러 가지 베리에이션을 포함하고 있다.

도 4 에 나타내는 정현파 승산 장치에서는, 제 2 방형파 승산부 (U2, U3) 에 있어서 입력 신호 (Vi) 에 승산하는 제 2 방형파 (W2, W3) 의 기본파의 위상을 제 1 방형파 (W1) 에 있어서의 고조파의 위상에 대해 반대로 하고 있지만, 본 발명은 이 예에 한정되지 않는다. 본 발명의 다른 실시형태에서는, 예를 들어 도 12 에 있어서 나타내는 바와 같이, 제 2 방형파 승산부 (U2, U3) 에 있어서 입력 신호 (Vi) 에 승산하는 제 2 방형파 (W2, W3) 의 기본파의 위상을 제 1 방형파 (W1) 에 있어서의 고조파의 위상과 동상이 되도록 해도 된다. 이 경우, 신호 합성부 (10) 에서는, 제 1 방형파 승산부 (U1) 의 출력 신호 (Qu1) 로부터 제 2 방형파 승산부 (U2, U3) 의 출력 신호 (Qu2, Qu3) 를 감산하도록 신호를 합성함으로써, 도 4 에 나타내는 정현파 승산 장치와 동일하게 고조파 성분을 상쇄할 수 있다.

상기 서술한 실시형태에서는, 제 1 방형파 (W1) 에 있어서의 제 3 차 고조파 및 제 5 차 고조파에 대응한 신호 성분을 제 2 방형파 (W2, W3) 의 기본파에 대응한 신호 성분에 의해 상쇄하고 있지만, 본 발명은 이 예에 한정되지 않는다. 본 발명의 다른 실시형태에서는, 추가로 주파수가 높은 고조파에 대응한 신호 성분을 상쇄할 수 있도록, 방형파 승산부의 수를 3 이상으로 해도 된다.

상기 서술한 실시형태에서는, 방형파의 승산 처리나 승산 결과의 합성 처리를 아날로그 회로로 실시하고 있지만, 본 발명의 다른 실시형태에서는, 이들 신호 처리를 디지털 신호 처리로 실시해도 된다.

10 : 신호 합성부
11 : 연산 증폭기
12 : 제 4 스위치 회로
13 : 제 5 스위치 회로
31 : 제 1 스위치 회로
32 : 제 2 스위치 회로
33 : 제 3 스위치 회로
40 : 제 1 로 패스 필터
50 : 제 2 로 패스 필터
60 : 제 3 로 패스 필터
U1 ∼ U3 : 방형파 승산부
C1 : 제 1 캐패시터
C2 : 제 2 캐패시터
S1 ∼ S4, S6 ∼ S9 : 스위치 소자
Ti1 : 제 1 입력 단자
Ti2 : 제 2 입력 단자
N1 : 제 1 공통 노드
N2 : 제 2 공통 노드
N3 : 제 3 공통 노드
N4 : 제 4 공통 노드
Vi : 입력 신호 (차동 신호)

Claims (9)

1. 소정의 주파수의 정현파를 입력 신호에 승산하는 정현파 승산 장치로서,
   상기 입력 신호로서 차동 신호가 입력되는 제 1 입력 단자 및 제 2 입력 단자와,
   각각 상이한 주파수의 방형파를 상기 입력 신호에 승산하는 복수의 방형파 승산부와,
   상기 복수의 방형파 승산부에 있어서의 승산 결과의 신호를 합성하는 신호 합성부를 구비하고,
   상기 방형파는, 가장 주파수가 낮은 정현파인 기본파와, 상기 기본파에 대해 각각 정수배의 주파수를 갖는 정현파인 복수의 고조파의 합으로서 근사 가능하고,
   상기 복수의 방형파 승산부는,
   상기 소정의 주파수의 정현파를 상기 기본파로 하는 제 1 방형파를 상기 입력 신호에 승산하는 1 개의 제 1 방형파 승산부와,
   상기 제 1 방형파에 포함되는 1 개의 상기 고조파와 동등한 정현파 또는 당해 1 개의 고조파의 위상을 반전시킨 정현파를 상기 기본파로 하는 제 2 방형파를 상기 입력 신호에 승산하는 1 개 또는 복수의 제 2 방형파 승산부를 갖고,
   상기 신호 합성부는, 상기 제 1 방형파 승산부의 승산 결과의 신호에 포함되는 상기 제 1 방형파의 적어도 1 개의 상기 고조파와 상기 입력 신호의 곱에 따른 신호 성분을, 상기 제 2 방형파 승산부의 승산 결과의 신호에 포함되는 상기 제 2 방형파의 상기 기본파와 상기 입력 신호의 곱에 따른 신호 성분에 의해 상쇄하고,
   개개의 상기 방형파 승산부는, 동일한 정전 용량을 갖는 2 개의 캐패시터를 갖고 있고, 상기 입력 신호에 승산하는 상기 방형파의 1 주기 중에 있어서의 일방의 반주기와 타방의 반주기 각각에 있어서, 상기 입력 신호에 따른 차를 갖는 전하를 상기 2 개의 캐패시터에 각각 축적하는 충전 동작과, 상기 충전 동작에 의해 상기 2 개의 캐패시터에 축적한 전하를 각각 상기 신호 합성부에 출력하는 전하 출력 동작을 소정의 간격으로 교대로 반복하고, 상기 충전 동작시에 있어서의 상기 입력 신호의 극성과, 상기 전하 출력 동작시에 상기 2 개의 캐패시터로부터 상기 신호 합성부에 출력하는 전하의 차의 극성의 관계를, 당해 일방의 반주기와 당해 타방의 반주기에서 반전시키고,
   상기 신호 합성부는, 상기 복수의 방형파 승산부에 있어서의 상기 2 개의 캐패시터로부터 상기 전하 출력 동작에 의해 출력되는 전하를 각각 합성하는 것을 특징으로 하는 정현파 승산 장치.
2. 제 1 항에 있어서,
   상기 제 1 방형파 승산부에 있어서의 상기 캐패시터의 정전 용량과, 1 개의 상기 제 2 방형파 승산부에 있어서의 상기 캐패시터의 정전 용량의 비가, 상기 제 1 방형파의 기본파의 진폭과, 당해 1 개의 제 2 방형파 승산부에 있어서의 상기 제 2 방형파의 기본파와 동등한 주파수를 갖는 상기 제 1 방형파의 고조파의 진폭의 비에 따른 값을 갖는 것을 특징으로 하는 정현파 승산 장치.
3. 제 1 항 또는 제 2 항에 있어서,
   상기 복수의 방형파 승산부가 공통으로 접속되는 제 1 공통 노드, 제 2 공통 노드, 제 3 공통 노드 및 제 4 공통 노드를 구비하고,
   상기 방형파 승산부는, 동일한 정전 용량을 갖는 제 1 캐패시터 및 제 2 캐패시터를 갖고 있고, 상기 충전 동작에 있어서는, 상기 제 1 입력 단자 및 상기 제 2 입력 단자의 일방과 상기 제 1 공통 노드 사이에 발생하는 전압을 상기 제 1 캐패시터에 인가함과 함께, 상기 제 1 입력 단자 및 상기 제 2 입력 단자의 타방과 상기 제 2 공통 노드 사이에 발생하는 전압을 상기 제 2 캐패시터에 인가하고, 상기 전하 출력 동작에 있어서는, 상기 제 1 캐패시터를 상기 제 1 공통 노드와 상기 제 3 공통 노드 사이에 접속시킴과 함께, 상기 제 2 캐패시터를 상기 제 2 공통 노드와 상기 제 4 공통 노드 사이에 접속시키고, 상기 충전 동작시에 있어서의 상기 입력 신호의 극성과, 상기 충전 동작시에 상기 제 1 캐패시터에 축적되는 전하로부터 상기 제 2 캐패시터에 축적되는 전하를 뺀 전하차의 극성의 관계를, 당해 일방의 반주기와 당해 타방의 반주기에서 반전시키고,
   상기 신호 합성부는, 상기 제 1 공통 노드의 전압과 상기 제 2 공통 노드의 전압이 동등해지도록 상기 제 3 공통 노드의 전압 및 상기 제 4 공통 노드의 전압을 조절하고, 상기 제 3 공통 노드와 상기 제 4 공통 노드의 전압차를, 상기 복수의 방형파 승산부로부터 상기 전하 출력 동작에 의해 출력되는 전하의 합성 결과에 따른 신호로서 출력하는 것을 특징으로 하는 정현파 승산 장치.
4. 제 1 항 또는 제 2 항에 있어서,
   상기 복수의 방형파 승산부가 공통으로 접속되는 제 1 공통 노드, 제 2 공통 노드, 제 3 공통 노드 및 제 4 공통 노드를 구비하고,
   상기 방형파 승산부는,
   일단이 상기 제 1 공통 노드에 접속된 제 1 캐패시터와,
   일단이 상기 제 2 공통 노드에 접속되고, 상기 제 1 캐패시터와 동일한 정전 용량을 갖는 제 2 캐패시터와,
   상기 입력 신호에 승산하는 상기 방형파의 1 주기 중에 있어서의 일방의 반주기의 상기 충전 동작에 있어서는, 상기 제 1 캐패시터의 타단을 상기 제 1 입력 단자에 접속시킴과 함께 상기 제 2 캐패시터의 타단을 상기 제 2 입력 단자에 접속시키고, 상기 방형파의 상기 1 주기 중에 있어서의 타방의 반주기의 상기 충전 동작에 있어서는, 상기 제 1 캐패시터의 상기 타단을 상기 제 2 입력 단자에 접속시킴과 함께 상기 제 2 캐패시터의 상기 타단을 상기 제 1 입력 단자에 접속시키고, 상기 전하 출력 동작에 있어서는, 상기 제 1 캐패시터의 상기 타단 및 상기 제 2 캐패시터의 상기 타단을 상기 제 1 입력 단자 및 상기 제 2 입력 단자로부터 분리시키는 제 1 스위치 회로와,
   상기 제 1 캐패시터의 상기 타단과 상기 제 3 공통 노드 사이의 경로에 형성되고, 상기 충전 동작에 있어서 오프되고, 상기 전하 출력 동작에 있어서 온되는 제 2 스위치 회로와,
   상기 제 2 캐패시터의 상기 타단과 상기 제 4 공통 노드 사이의 경로에 형성되고, 상기 충전 동작에 있어서 오프되고, 상기 전하 출력 동작에 있어서 온되는 제 3 스위치 회로를 갖고,
   상기 신호 합성부는,
   상기 제 1 공통 노드에 접속된 반전 입력 단자와 상기 제 2 공통 노드에 접속된 비반전 입력 단자의 전압차를 증폭시키고, 당해 증폭 결과를, 상기 제 3 공통 노드에 접속된 비반전 출력 단자와 상기 제 4 공통 노드에 접속된 반전 출력 단자의 전압차로서 출력하는 연산 증폭기와,
   상기 연산 증폭기의 상기 반전 입력 단자와 상기 비반전 출력 단자 사이의 경로에 형성되고, 상기 충전 동작에 있어서 온되고, 상기 전하 출력 동작에 있어서 오프되는 제 4 스위치 회로와,
   상기 연산 증폭기의 상기 비반전 입력 단자와 상기 반전 출력 단자 사이의 경로에 형성되고, 상기 충전 동작에 있어서 온되고, 상기 전하 출력 동작에 있어서 오프되는 제 5 스위치 회로를 갖는 것을 특징으로 하는 정현파 승산 장치.
5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
   상기 복수의 방형파 승산부에 입력되는 상기 입력 신호에 포함된 노이즈 성분으로서, 상기 충전 동작이 반복되는 주파수에 대해 정수배의 주파수로부터 상기 신호의 신호 대역에 폴딩 잡음을 발생시킬 수 있는 상기 노이즈 성분을 감쇠시키는 제 1 로 패스 필터를 갖는 것을 특징으로 하는 정현파 승산 장치.
6. 제 5 항에 있어서,
   상기 제 1 방형파에 포함되는 상기 고조파 중에서, 주파수가 낮은 순서에 있어서의 1 번째부터 N 번째까지의 상기 고조파에 대응한 N 패턴의 상기 제 2 방형파를 상기 입력 신호에 승산하는 N 개의 상기 방형파 승산부를 갖고,
   상기 제 1 로 패스 필터는, 상기 제 1 방형파에 포함되는 상기 고조파로서, 상기 주파수가 낮은 순서에 있어서의 (N ＋ 1) 번째 이후의 상기 고조파에 상당하는 주파수를 갖는 상기 입력 신호의 노이즈 성분을 감쇠시키는 것을 특징으로 하는 정현파 승산 장치.
7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
   상기 신호 합성부의 합성 결과의 신호에 포함되는 직류 성분을 추출하는 제 2 로 패스 필터를 갖는 것을 특징으로 하는 정현파 승산 장치.
8. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
   상기 제 1 방형파에 포함되는 상기 고조파 중에서, 주파수가 낮은 순서에 있어서의 1 번째부터 N 번째까지의 상기 고조파에 대응한 N 패턴의 상기 제 2 방형파를 상기 입력 신호에 승산하는 N 개의 상기 방형파 승산부와,
   상기 신호 합성부의 합성 결과의 신호로부터, 상기 제 1 방형파에 포함되는 상기 고조파로서, 상기 주파수가 낮은 순서에 있어서의 (N ＋ 1) 번째 이후의 상기 고조파에 상당하는 주파수를 갖는 성분을 감쇠시키는 제 3 로 패스 필터를 갖고,
   상기 입력 신호가 직류 신호인 것을 특징으로 하는 정현파 승산 장치.
9. 물체의 근접에 따른 정보를 입력하는 입력 장치로서,
   상기 물체의 근접에 따라 정전 용량이 변화하는 센서 소자를 포함한 센서부와,
   소정의 주파수의 정현파를 직류 신호에 승산하고, 당해 승산의 결과로서 상기 소정의 주파수의 제 1 정현파를 출력하는 제 1 정현파 승산부와,
   상기 제 1 정현파에 따른 정현파의 구동 전압을 상기 센서 소자에 인가하고, 상기 구동 전압의 인가에 의해 상기 센서 소자에 흐르는 전류에 따른 검출 신호를 생성하는 검출 신호 생성부와,
   상기 소정의 주파수의 제 2 정현파를 상기 검출 신호에 승산하는 제 2 정현파 승산부와,
   상기 제 2 정현파 승산부의 승산 결과의 신호로부터 직류 성분을 추출하는 로 패스 필터를 구비하고,
   상기 제 1 정현파 승산부 및 상기 제 2 정현파 승산부는, 제 1 항 내지 제 6 항 중 어느 한 항에 기재된 정현파 승산 장치인 것을 특징으로 하는 입력 장치.

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