KR20180040960A - 낮은 전력 소모를 갖는 수정 발진기 회로 - Google Patents

낮은 전력 소모를 갖는 수정 발진기 회로 Download PDF

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Abstract

수정 발진기 회로는, 패드입력노드 및 패드출력노드 사이에 배치되는 수정 발진기와, 패드입력노드 및 패드출력노드가 각각 입력단 및 출력단에 결합되도록 배치되며, 제1 이득 및 상기 제1 이득보다 작은 제2 이득으로 동작 가능한 전류미러 반전증폭기와, 패드출력노드 신호를 검출하여 패드출력노드 검출신호를 발생시키는 검출로직과, 그리고 패드출력노드 검출신호에 응답하여 풀-업 드라이버 제어신호를 전류미러 반전증폭기에 입력시키는 자동 제어 로직을 포함한다. 전류미러 반전증폭기는, 풀-업 드라이버 제어신호에 의해 제1 이득 또는 제2 이득으로 선택 동작할 수 있다.

Description

낮은 전력 소모를 갖는 수정 발진기 회로{Crystal oscillator circuit having low power consumption}
본 개시의 여러 실시예들은, 일반적으로 발진기 회로에 관한 것으로서, 특히 낮은 전력 소모를 갖는 수정 발진기 회로에 관한 것이다.
많은 회로들이 정확한 기준 클럭 신호를 요구한다. 발진 회로(oscillation circuit)는 그와 같은 기준 클럭 신호, 즉 일정한 펄스 폭을 갖는 주기 신호를 발생시키는 회로이다. 이와 같은 발진 회로는 전원이 인가되는 동안 클럭 신호를 발생시키며, 전원이 끊어지면 클럭 신호의 발생을 중단한다. 발진 회로는 반도체 장치에 구비되어 내부 클럭을 발생하기 위한 클럭 발생 회로 및 외부 전압을 인가받아 복수의 내부 전압을 생성하기 위한 전압 생성 회로 등에 사용된다. 한편 모바일 장치들의 증가된 보급으로, 전력 소모가 중요한 관심사들 중 하나가 되고 있다. 이에 따라 모바일 장치들을 구현하는데 사용되는 많은 집적 회로들의 전력 소모를 크게 감소시킬 필요가 있으며, 발진 회로 또한 전력 소모를 줄이기 위한 많은 시도들이 이루어지고 있다.
본 출원이 해결하고자 하는 과제는, 전력 소모를 감소시킬 수 있도록 하는 수정 발진기 회로를 제공하는 것이다.
본 개시의 일 예에 따른 수정 발진기 회로는, 패드입력노드 및 패드출력노드 사이에 배치되는 수정 발진기와, 패드입력노드 및 패드출력노드가 각각 입력단 및 출력단에 결합되도록 배치되며, 제1 이득 및 상기 제1 이득보다 작은 제2 이득으로 동작 가능한 전류미러 반전증폭기와, 패드출력노드 신호를 검출하여 패드출력노드 검출신호를 발생시키는 검출로직과, 그리고 패드출력노드 검출신호에 응답하여 풀-업 드라이버 제어신호를 전류미러 반전증폭기에 입력시키는 자동 제어 로직을 포함한다. 전류미러 반전증폭기는, 풀-업 드라이버 제어신호에 의해 제1 이득 또는 제2 이득으로 선택 동작할 수 있다.
여러 실시예들에 따르면, 발진신호가 정상화되는 시점 이후에는 상대적으로 작은 이득으로 전류미러 반전증폭기가 동작되도록 함으로써 전력 소모를 감소시킬 수 있다는 이점이 제공된다.
도 1은 본 개시의 일 예에 따른 수정 발진기 회로를 나타내 보인 도면이다.
도 2는 도 1의 수정 발진기 회로의 전류미러 반전증폭기의 일 예를 나타내 보인 회로도이다.
도 3은 도 1의 수정 발진기 회로의 검출 로직의 일 예를 나타내 보인 회로도이다.
도 4는 도 1의 수정 발진기 회로의 자동 제어 로직의 일 예를 나타내 보인 회로도이다.
도 5는 본 개시의 일 예에 따른 수정 발진기 회로의 패드출력노드 신호, 검출 로직의 출력 신호, 및 자동 제어 로직의 출력 신호를 나타내 보인 파형도이다.
본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부", "하부", 또는 "측면"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 또한, 어느 한 구성 요소가 다른 구성 요소에 "연결되어 있다"거나 "접속되어 있다"의 기재는, 다른 구성 요소에 전기적 또는 기계적으로 직접 연결되어 있거나 또는 접속되어 있을 수 있으며, 또는, 중간에 다른 별도의 구성 요소들이 개재되어 연결 관계 또는 접속 관계를 구성할 수도 있다.
도 1은 본 개시의 일 예에 따른 수정 발진기 회로를 나타내 보인 도면이다. 도 1을 참조하면, 수정 발진기 회로(100)는, 패드입력노드(PADI)와 패드출력노드(PADO) 사이에 배치되는 크리스탈(110)을 포함한다. 일 예에서 크리스탈(110)은 칩 외부 배치되며, 패드입력노드(PADI) 및 패드출력노드(PADO)에 접속하여 칩 내부의 발진회로와 함께 사인파 형태의 주파수를 생성할 수 있다. 패드입력노드(PADI) 및 패드출력노드(PADO)는, 각각 로드 커패시터들(load capacitors)(121, 122) 각각을 통해 그라운드에 결합된다. 패드입력노드(PADI)와 패드출력노드(PADO) 사이에는, 피드백 레지스터(feedback registor)(130)가 크리스탈(110)에 병렬로 배치된다. 피드백 레지스터(130)는 이득(gain) 증대를 위한 것으로서 수십 K 정도의 저항값을 가질 수 있다. 칩 내부의 발진회로는, 전류미러 반전증폭기(140), 검출로직(150), 및 자동제어로직(160)을 포함하여 구성될 수 있다. 전류미러 반전증폭기(140)의 출력단은 패드출력노드(PADO) 및 검출 로직(150)의 입력단에 결합된다. 전류미러 반전증폭기(140)의 입력단들은 패드입력노드(PADI) 및 자동 제어 로직(160)의 출력단에 결합된다. 전류미러 반전증폭기(140)는, 추가적으로 인에이블신호(E0)를 입력받는다. 검출 로직(150)의 출력단은 자동 제어 로직(160)의 입력단에 결합된다. 자동 제어 로직(160)의 입력단은 검출 로직(150)의 출력단 및 패드출력노드(PADO)에 결합된다. 이에 따라 자동 제어 로직(160)은 검출 로직(150)으로부터 입력되는 패드출력노드 검출신호(PADO_det)와, 패드출력노드(PADO) 신호와, 그리고 추가적으로 인에이블 신호(E0)를 입력받고, 출력단을 통해 풀-업 드라이버 제어신호(Pdet)를 출력하여 전류미러 반전증폭기(140)에 입력시킨다.
전류미러 반전증폭기(140)는, 패드입력노드(PADI) 신호, 인에이블신호(E0), 및 풀-업 드라이버 제어신호(Pdet)에 응답하여, 제1 이득의 제1 반전증폭동작 및 제2 이득의 제2 반전증폭동작 중 어느 하나의 반전증폭동작을 선택적으로 수행하여 발진신호를 발생시킨다. 일 예에서 제2 이득은 제1 이득보다 작은 값을 가지며, 따라서 제2 반전증폭동작이 수행되는 동안의 전력소모는 제1 반전증폭동작이 수행되는 동안의 전력소모보다 작다. 일 예에서 제1 반전증폭동작은, 제1 레벨, 예컨대 로우 레벨의 풀-업 드라이버 제어신호(Pdet)에 응답하여 수행된다. 제2 반전증폭동작은, 제2 레벨, 예컨대 하이 레벨의 풀-업 드라이버 제어신호(Pdet)에 응답하여 수행된다.
검출로직(150)은 패드출력노드(PADO) 신호를 검출하여 패드출력노드 검출신호(PADO_det)를 발생시킨다. 검출로직(150)은, 패드출력노드(PADO) 신호의 크기를 감소시킨 후에 출력시킨다. 검출 로직(150)은, 직류(DC; Direct Current) 신호가 입력되는 경우 개방 회로(open circuit)로 작용할 수 있다.
자동 제어 로직(160)은 패드출력노드 검출신호(PADO_det), 패드출력노드(PADO) 신호 및 인에이블신호(E0)에 응답하여 풀-업 드라이버 제어신호(Pdet)를 발생시킨다. 일 예에서 풀-업 드라이버 제어신호(Pdet)는, 발진이 시작되어 정상적인 발진신호가 발생되기 전까지의 제1 기간동안 로우 레벨을 유지하다가, 정상적인 발진신호가 발생되는 시점에서 하이 레벨로 전환된다. 발진신호가 정상적으로 유지되는 동안 풀-업 드라이버 제어신호(Pdet)는 하이 레벨을 유지하며, 다시 발진신호가 비정상적이 되면 로우 레벨로 전환된다.
도 2는 도 1의 수정 발진기 회로(100)의 전류미러 반전증폭기(140)의 일 예를 나타내 보인 회로도이다. 도 2를 참조하면, 전류미러 반전증폭기(140)는, 전류원 회로(141)와, 제1 풀-업 드라이버(142) 및 풀-다운 드라이버(143)로 구성되는 인버터(144)와, 그리고 제2 풀-업 드라이버(145)를 포함하여 구성될 수 있다. 전류원 회로(141)와 제1 풀-업 드라이버(142)는 제1 전류 미러를 구성한다. 전류원 회로(141)와 제2 풀-업 드라이버(145)는 제2 전류 미러를 구성한다.
전류원 회로(141)는, 공급전압(VDD)과 그라운드 전압 사이에서 직렬로 결합되는 제1 P모스 트랜지스터(P11)와 레지스터(R)로 구성된다. 제1 P모스 트랜지스터(P11)의 소스 및 드레인은, 각각 공급전압(VDD) 및 레지스터(R)의 일 단자에 결합된다. 레지스터(R)의 다른 단자는 그라운드 전압에 결합된다. 제1 P모스 트랜지스터(P11)는, 드레인과 게이트가 직접 결합되는 다이오드-연결된(diode-connected) 구조를 갖는다. 전류원 회로(141)는, 제1 P모스 트랜지스터(P11)의 특성 및 레지스터(R)의 저항값에 의해 결정되는 일정 크기의 전류를 발생시킨다.
인버터(144)의 제1 풀-업 드라이버(142)는, 각각 공급전압(VDD)과 출력라인(149)에 소스 및 드레인이 결합되는 제2 P모스 트랜지스터(P12)로 구성된다. 출력라인(149)은 패드출력노드(PADO)에 결합된다. 제2 P모스 트랜지스터(P12)의 게이트는 제1 P모스 트랜지스터(P11)의 게이트에 직접 연결되며, 전류원 회로(141)의 제1 P모스 트랜지스터(P11)와 함께 제1 전류미러를 구성한다. 이에 따라 전류원 회로(141)에 의해 발생되는 전류의 제1 미러링 전류가 제2 P모스 트랜지스터(P12)의 소스 및 드레인 사이에 흐른다.
인버터(144)의 풀-다운 드라이버(143)는, 출력라인(149)과 그라운드 전압 사이에서 직렬로 결합되는 제1 N모스 트랜지스터(N11) 및 제2 N모스 트랜지스터(N12)로 구성된다. 제1 N모스 트랜지스터(N11)의 드레인 및 소스는, 각각 출력라인(149) 및 제2 N모스 트랜지스터(N12)의 드레인에 결합된다. 제2 N모스 트랜지스터(N12)의 소스는 그라운드 전압에 결합된다. 제1 N모스 트랜지스터(N11)의 게이트는 패드입력노드(PADI)에 결합된다. 제2 N모스 트랜지스터(N12)의 게이트에는 인에이블신호(E0)가 인가된다. 인에이블신호(E0)가 로우 신호인 경우 제2 N모스 트랜지스터(N12)가 턴 오프 상태를 유지하므로 수정 발진기 회로(100)의 발진 동작은 수행되지 않는다.
일 예에서, 제1 N모스 트랜지스터(N11) 및 제2 N모스 트랜지스터(N12)의 트랜스컨덕턴스(transconductance)는, 모두 제2 P모스 트랜지스터(P12)의 트랜스컨덕턴스보다 큰 값을 갖는다. 따라서 제1 제1 N모스 트랜지스터(N11) 및 제2 N모스 트랜지스터(N12) 중 적어도 어느 하나가 턴 오프 되는 경우 출력라인(149)을 통해 하이 신호가 출력된다. 반면에 제1 N모스 트랜지스터(N11) 및 제2 N모스 트랜지스터(N12)가 모두 턴 온 되는 경우, 출력라인(149)을 통해 로우 신호가 출력된다. 수정 발진기 회로(100)가 동작하는 동안 인에이블 신호(E0)는 하이 신호이므로 제2 N모스 트랜지스터(N12)는 턴 온 상태를 유지한다. 따라서 풀-다운 드라이버(143)의 활성화는 패드입력노드(PADI) 신호에 의해 좌우될 수 있다. 즉 패드입력노드(PADI) 신호가 하이 신호이면 풀-다운 드라이버(143)가 활성화되고, 패드입력노드(PADI)가 로우 신호이면 풀-업 드라이버(142)가 활성화된다.
제2 풀-업 드라이버(145)는, 공급전압(VDD)과 출력라인(149) 사이에서 제1 풀-업 드라이버(142)와 병렬로 결합되도록 구성된다. 구체적으로 제2 풀-업 드라이버(145)는, 공급전압(VDD)과 출력라인(149) 사이에서 직렬로 결합되는 제3 P모스 트랜지스터(P13) 및 제4 P모스 트랜지스터(P14)로 구성된다. 제3 P모스 트랜지스터(P13)의 소스 및 드레인은, 각각 공급전압(VDD) 및 제4 P모스 트랜지스터(P14)의 소스에 결합된다. 제4 P모스 트랜지스터(P14)의 드레인은 출력라인(149)에 결합된다. 제3 P모스 트랜지스터(P13)의 게이트에는 자동 제어 로직(도 1의 160)으로부터 출력되는 풀-업 드라이버 제어신호(Pdet)가 인가된다. 제4 P모스 트랜지스터(P14)의 게이트는 제1 P모스 트랜지스터(P11)의 게이트에 직접 연결된다.
제4 P모스 트랜지스터(P14)는 제1 P모스 트랜지스터(P11)와 함께 제2 전류 미러를 구성하므로, 제2 풀-업 드라이버(145)의 동작은 풀-업 드라이버 제어신호(Pdet)에 의해 제어된다. 풀-업 드라이버 제어신호(Pdet)가 로우 신호이면, 제4 P모스 트랜지스터(P13)가 턴 온 되어 제2 풀-업 드라이버(145)가 활성화된다. 반면에 풀-업 드라이버 제어신호(Pdet)가 하이 신호이면, 제4 P모스 트랜지스터(P13)가 턴 오프 되어 제2 풀-업 드라이버(145)는 비활성화된다. 제2 풀-업 드라이버(145)가 활성화되는 경우, 제2 풀-업 드라이버(145)는 제1 풀-업 드라이버(142)와 함께 전체 풀-업 드라이빙 동작을 수행한다.
전류미러 반전증폭기(140)는, 풀-업 드라이버 제어신호(Pdet)가 로우 신호인 경우 제1 이득의 제1 반전증폭동작을 수행한다. 이 경우 인버터(144)의 풀-업 드라이빙은 제1 풀-업 드라이버(142) 및 제2 풀-업 드라이버(145)에 의해 수행된다. 반면에 풀-업 드라이버 제어신호(Pdet)가 하이 신호인 경우, 전류미러 반전증폭기(140)는 제2 이득의 제2 반전증폭동작을 수행한다. 이 경우 인버터(144)의 풀-업 드라이빙은 제1 풀-업 드라이버(142)에 의해서만 수행된다. 따라서 제1 이득보다 제2 이득은 작은 크기를 갖는다. 따라서 전류미러 반전증폭기(140)가 제2 반전증폭동작을 수행하는 경우 전력 소모를 감소시킬 수 있다.
도 3은 도 1의 수정 발진기 회로(100)의 검출 로직(150)의 일 예를 나타내 보인 회로도이다. 도 3을 참조하면, 검출 로직(150)은 입력라인(158)과 출력라인(159) 사이에서 직렬로 결합되는 pn 다이오드(151) 및 커패시터(152)로 구성될 수 있다. pn 다이오드(151)의 애노드는, 패드출력노드(PADO)에 결합되는 입력라인(158)에 결합된다. pn 다이오드(151)의 캐소드는 커패시터(152)의 일 단자에 결합된다. 커패시터(152)의 다른 단자는 패드출력노드 검출신호(PADO_det)를 출력하는 출력라인(159)에 결합된다. 패드출력노드(PADO)로부터 입력되는 발진신호는, 고전압 레벨의 큰 진폭을 갖는다. 이 발진신호는 pn 다이오드(151)를 통과하면서 pn 다이오드(151)에 의한 전압강하로 인해 패드출력노드(PADO) 신호보다 작은 진폭을 갖게 된다. 발진신호의 진폭 감소의 정도를 늘리기 위해 복수개의 pn 다이오드들이 직렬로 결합될 수도 있다. 커패시터(152)는 pn 다이오드(151)를 통과한 발진신호가 출력라인(159)을 통해 패드출력노드 검출신호(PADO_det)로 출력되도록 한다. 패드출력노드(PADO)로부터 입력되는 발진신호가, 비정상적인 경우, 예컨대 직류(DC; Direct Current) 상태인 경우 커패시터(152)는 개방 회로(open circuit)로 작용한다.
도 4는 도 1의 수정 발진기 회로(100)의 자동 제어 로직(160)의 일 예를 나타내 보인 회로도이다. 도 4를 참조하면, 자동 제어 로직(160)은, 입력라인(168)을 통해 패드출력노드 검출신호(PADO_det)를 입력받아 출력라인(169)으로 풀-업 드라이버 제어신호(Pdet)를 발생시키는 인버터형(inverter-type) 슈밋 트리거(Schmitt Trigger) 회로로 구성될 수 있다. 슈밋 트리거 회로는, 직렬-결합된 제1 P모스 트랜지스터(P21) 및 제2 P모스 트랜지스터(P22)와, 직렬-결합된 제1 N모스 트랜지스터(N21) 및 제2 N모스 트랜지스터(N22)와, 제3 P모스 트랜지스터(P23)와, 그리고 제3 N모스 트랜지스터(N23)를 포함한다. 제1 P모스 트랜지스터(P21)의 게이트와, 제2 P모스 트랜지스터(P22)의 게이트와, 제1 N모스 트랜지스터(N21)의 게이트와, 그리고 제2 N모스 트랜지스터(N22)의 게이트에는 패드출력노드 검출신호(PADO_det)가 공통으로 입력된다. 제3 P모스 트랜지스터(P23) 및 제3 N모스 트랜지스터(N23)는, 슈밋 트리거 회로를 구성하는 모스 트랜지스터들의 스위칭 동작을 제어하는 피드백 구조를 형성한다.
구체적으로 제1 P모스 트랜지스터(P21) 및 제2 P모스 트랜지스터(P22)가 공급전압(VDD)과 출력라인(169) 사이에서 직렬로 결합된다. 제1 P모스 트랜지스터(P21)의 소스 및 드레인은, 각각 공급전압(VDD) 및 제2 P모스 트랜지스터(P22)의 소스에 결합된다. 제2 P모스 트랜지스터(P22)의 드레인은 출력라인(169)에 결합된다. 제1 P모스 트랜지스터(P21)의 드레인 및 제2 P모스 트랜지스터(P22)의 소스는 제3 P모스 트랜지스터(P23)의 드레인에 결합된다. 제3 P모스 트랜지스터(P23)의 게이트 및 소스는, 각각 출력라인(169) 및 그라운드(VSS)에 결합된다.
제1 N모스 트랜지스터(N21) 및 제2 N모스 트랜지스터(N22)는 출력라인(169)과 그라운드 사이에서 직렬로 결합된다. 제1 N모스 트랜지스터(N21)의 드레인 및 소스는, 각각 출력라인(169) 및 제2 N모스 트랜지스터(N22)의 드레인에 결합된다. 제2 N모스 트랜지스터(N22)의 소스는 그라운드에 결합된다. 제1 N모스 트랜지스터(N21)의 소스 및 제2 N모스 트랜지스터(N22)의 드레인은 제3 N모스 트랜지스터(N23)의 소스에 결합된다. 제3 N모스 트랜지스터(N23)의 게이트 및 드레인은, 각각 출력라인(169) 및 공급전압(VDD)에 결합된다.
제2 N모스 트랜지스터(N22)의 소스와 그라운드 사이에는 제4 N모스 트랜지스터(N24) 및 제5 N모스 트랜지스터(N25)가 직렬로 결합될 수 있다. 제4 N모스 트랜지스터(N24)의 드레인 및 소스는, 각각 제2 N모스 트랜지스터(N22)의 소스 및 제5 N모스 트랜지스터(N25)의 드레인에 결합된다. 제5 N모스 트랜지스터(N25)의 소스는 그라운드에 결합된다. 제4 N모스 트랜지스터(N24)의 게이트는 패드출력노드(PADO)에 결합된다. 제5 N모스 트랜지스터(N25)의 게이트에는 인에이블 신호(E0)가 입력된다.
출력라인(169)과 그라운드 사이에는 제6 N모스 트랜지스터(N26)가 배치된다. 제6 N모스 트랜지스터(N26)의 게이트에는 인에이블 신호의 반전신호(E0B)가 입력된다. 출력라인(169)에는 버퍼(161)가 배치될 수 있다. 공급전압(VDD)과 입력라인(168) 사이에는 커패시터(162) 및 제4 P모스 트랜지스터(P24)가 병렬로 결합될 수 있다. 제4 P모스 트랜지스터(P24)의 게이트에는 인에이블 신호(E0)가 입력된다.
슈밋 트리거 회로의 기본 동작을 설명하면, 패드출력노드 검출신호(PADO_det)가 로우 신호이면, 제3 P모스 트랜지스터(P23) 및 제3 N모스 트랜지스터(N23)는 각각 턴 오프 및 턴 온 되고, 출력라인(169)을 통해 풀-업 드라이버 검출신호(Pdet)으로서 하이 신호가 출력된다. 패드출력노드 검출신호(PADO_det)가 증가함에 따라, 제2 N모스 트랜지스터(N22)가 턴 온 되기 시작하고, 제1 N모스 트랜지스터(N21)와 제2 N모스 트랜지스터(N22) 사이의 노드 전압은 감소하기 시작한다. 하이 레벨의 임계값 전압(VIH)은 패드출력노드 검출신호(PADO_det)가 제2 N모스 트랜지스터(N22)의 문턱전압과 드레인전압이 합쳐진 크기를 가질 때, 즉 제1 N모스 트랜지스터(N21)가 턴 온 될 때로 정의된다. 제1 N모스 트랜지스터(N21)가 턴 온 되면, 제1 N모스 트랜지스터(N21)의 드레인 전압은 감소되기 시작하고, 제3 N모스 트랜지스터(N23)는 턴 오프 된다. 출력라인(169)을 통해 풀-업 드라이버 검출신호(Pdet)으로서 로우 신호가 출력되고, 제3 P모스 트랜지스터(P23)는 턴 온 된다. 하이 레벨의 임계값 전압(VIH)은, 제2 N모스 트랜지스터(N22) 및 제3 N모스 트랜지스터(N23)의 드레인-소스 전류 구동 능력을 조절함으로써 제어할 수 있다.
패드출력노드 검출신호(PADO_det)가 하이 신호에서 감소되면, 제1 P모스 트랜지스터(N22)가 턴 온 되기 시작하고, 제1 P모스 트랜지스터(P21)와 제2 P모스 트랜지스터(P22) 사이의 노드 전압은 증가하기 시작한다. 로우 레벨의 임계값 전압(VIL)은 패드출력노드 검출신호(PADO_det)가 제2 P모스 트랜지스터(N22)의 문턱전압에서 소스전압이 빼진 크기를 가질 때, 즉 제2 P모스 트랜지스터(P22)가 턴 온 될 때로 정의된다. 제2 P모스 트랜지스터(P22)가 턴 온 되면, 제2 P모스 트랜지스터(P22)의 소스 전압은 감소되기 시작하고, 제3 P모스 트랜지스터(P23)는 턴 오프 된다. 출력라인(169)을 통해 풀-업 드라이버 검출신호(Pdet)으로서 하이 신호가 출력되고, 제3 N모스 트랜지스터(N23)는 턴 온 된다.
본 예에 따른 자동 제어 로직(160)은, 발진 동작이 시작되는 초기 상태에서 풀-업 드라이버 제어신호(Pdet)로 로우 신호를 출력시키고, 발진 동작이 정상적으로 이루어지는 정상화 상태에서는 풀-업 드라이버 제어신호(Pdet)로 하이 신호를 출력시킨다. 자동 제어 로직(160)으로부터 로우 신호의 풀-업 드라이버 제어신호(Pdet)가 출력되면, 도 2를 참조하여 설명한 바와 같이, 전류미러 반전증폭기(140)는 상대적으로 높은 제1 이득으로 동작한다. 그리고 자동 제어 로직(160)으로부터 하이 신호의 풀-업 드라이버 제어신호(Pdet)가 출력되면, 전류미러 반전증폭기(140)는 상대적으로 낮은 제2 이득으로 동작하여 전력소모를 감소시킨다.
발진 동작이 시작되는 초기 상태에서 정상화 상태에 이르기까지, 자동 제어 로직(160)의 동작은 제4 N모스 트랜지스터(N24)에 의해 이루어진다. 구체적으로, 제4 N모스 트랜지스터(N24)가 큰 값의 드레인-소스 전류를 갖도록 하여, 슈밋 트리거 회로의 하이 레벨의 임계값 전압(VIH)이 낮게 설정되도록 한다. 초기 상태 동안, 패드출력노드(PADO) 신호는 일정 크기 이상의 최소 전압 레벨을 유지하며, 패드출력노드 검출신호(PADO_det) 또한 일정 크기 이상의 최소 전압 레벨을 유지하여 슈밋 트리거 회로에 의해 하이 신호로 인식된다. 따라서 이 경우 자동 제어 로직(160)으로부터 출력되는 풀-업 드라이버 제어신호(Pdet)는 로우 신호를 유지한다.
발진 동작이 정상화 상태에 이르게 되면, 슈밋 트리거 회로의 높은 하이 레벨의 임계값 전압(VIH)에 의해, 슈밋 트리거 회로는 패드출력노드 검출신호(PADO_det) 신호를 로우 신호로 인식하고, 자동 제어 로직(160)으로부터 출력되는 풀-업 드라이버 제어신호(Pdet)는 하이 신호로 전환된다. 슈밋 트리거 회로의 하이 레벨의 임계값 전압(VIH)이 높게 정의되도록 하기 위해, 제3 N모스 트랜지스터(N23)는 상대적으로 큰 값의 드레인-소스 전류(Ids) 크기를 갖도록 하고 제2 N모스 트랜지스터(N22)는 상대적으로 작은 값의 드레인-소스 전류 크기를 갖도록 한다. 이와 같은 드레인-소스 전류의 크기의 차이는, 제3 N모스 트랜지스터(N23)와 제2 N모스 트랜지스터(N22)의 트랜스컨덕턴스를 조절함으로써 얻을 수 있다.
제6 N모스 트랜지스터(N26)는, 수정 발진기 회로(100)가 디스에이블 모드인 경우, 즉 인에이블신호(E0)가 로우 신호인 경우에서 누설 경로(leakage path)가 형성되는 것을 억제시킨다. 인에이블신호(E0)가 로우 신호인 경우, 패드출력노드(PADO) 신호는 하이 신호를 유지하고 검출 로직(150)은 커패시터(152)에 의해 개방 회로로 작용하여 하이 임피던스(high impedence) 상태가 된다. 이 경우 로우 신호인 인에이블신호(E0)를 게이트에 인가받는 제5 N모스 트랜지스터(N25)가 턴 오프되어 슈밋 트리거 회로에서의 누설 경로 형성이 억제되도록 할 수 있다. 그러나 이 경우 출력라인(169)이 플로팅(floating)되어 버퍼(161)에서 누설 경로가 형성될 수 있다. 그러나 본 예에서와 같이, 인에이블신호(E0)의 반전신호(E0B)인 하이 신호의 게이트 인가에 의해, 제6 N모스 트랜지스터(N26)가 턴 온 되면, 출력라인(169)이 그라운드에 결합되고, 그 결과 버퍼(161)에 누설 경로가 형성되는 것이 방지된다.
수정 발진기 회로(100)의 동작이 시작되는 시작 시점, 즉 인에이블신호(E0)가 로우 신호에서 하이 신호로 전환되는 시점에서도, 풀-업 드라이버 제어신호(Pdet)는 로우 신호가 되어야 한다. 그러나 이 시작 시점으로부터 일정 지연 시간이 경과하기까지, 검출 로직(150)이 커패시터(152)의 개방 회로로 인한 하이 임피던스 상태가 일시적으로 유지되어 정상적인 패드출력노드 검출신호(PADO_det)가 자동 제어 로직(160)으로 입력되지 않는다. 이 경우 공급전압(VDD)과 입력라인(168) 사이에 병렬로 결합되어 배치되는 제4 P모스 트랜지스터(P24)의 턴 오프와 함께 커패시터(162)의 방전 동작에 의해 입력라인(168)은 하이 포텐셜 상태를 유지하며, 그 결과 풀-업 드라이버 제어신호(Pdet)는 로우 신호가 된다.
도 5는 본 개시의 일 예에 따른 수정 발진기 회로의 패드출력노드 신호, 검출 로직의 출력 신호, 및 자동 제어 로직의 출력 신호를 나타내 보인 파형도이다. 도 5를 참조하면, 패드출력노드(PADO) 신호는, 고전압에서 작은 진폭으로 발진이 시작되면서 발진신호가 정상화되기 시작하는 제1 시점(T1)에 이르기까지 대략 0.8V에서 3.3V까지의 진폭을 갖는다. 그리고 패드출력노드 검출신호(PADO_det)는 패드출력노드(PADO) 신호의 진폭보다 일정 크기 감소된 진폭을 갖는다. 이 상태에서 풀-업 드라이버 제어신호(Pdet)는 로우 신호를 유지하며, 전류미러 반전증폭기(160)는 상대적으로 큰 제1 이득으로 동작한다. 제1 시점(T1) 이후에는 패드출력노드(PADO) 신호 및 패드출력노드 검출신호(PADO_det) 모두 일정한 진폭의 발진신호를 발생시키고, 풀-업 드라이버 제어신호(Pdet)가 하이 신호로 전환됨에 따라, 전류미러 반전증폭기(160)는 상대적으로 작은 제2 이득으로 동작하여 전력소모를 감소시킨다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다.
100...수정 발진기 회로 110...크리스탈
121, 122...로드 커패시터 130...피드백 레지스터
140...전류미러 반전증폭기 150...검출 로직
160...자동 제어 로직

Claims (20)

  1. 패드입력노드 및 패드출력노드 사이에 배치되는 수정 발진기;
    상기 패드입력노드 및 패드출력노드가 각각 입력단 및 출력단에 결합되도록 배치되며, 제1 이득 및 상기 제1 이득보다 작은 제2 이득으로 동작 가능한 전류미러 반전증폭기;
    패드출력노드 신호를 검출하여 패드출력노드 검출신호를 발생시키는 검출로직; 및
    상기 패드출력노드 검출신호에 응답하여 풀-업 드라이버 제어신호를 상기 전류미러 반전증폭기에 입력시키는 자동 제어 로직을 포함하되,
    상기 풀-업 드라이버 제어신호에 의해 상기 전류미러 반전증폭기는 상기 제1 이득 또는 제2 이득으로 선택 동작되는 수정 발진기 회로.
  2. 제1항에 있어서,
    상기 패드출력노드 검출신호는, 상기 패드출력노드 신호로부터 일정 크기의 진폭이 감소된 신호인 수정 발진기 회로.
  3. 제2항에 있어서,
    상기 검출 로직은, 패드출력노드 신호가 직류 신호인 경우 개방 회로로 작용하는 수정 발진기 회로.
  4. 제1항에 있어서,
    상기 자동 제어 로직은,
    상기 전류미러 반전증폭기로부터 출력되는 발진신호가 정상화되기 이전까지 상기 전류미러 반전증폭기가 상기 제1 이득으로 동작되도록 하는 제1 풀-업 드라이버 제어신호를 발생시키고,
    상기 전류미러 반전증폭기로부터 출력되는 발진신호가 정상화된 시점부터 상기 전류미러 반전증폭기가 상기 제2 이득으로 동작되도록 하는 제2 풀-업 드라이버 제어신호를 발생시키는 수정 발진기 회로.
  5. 제4항에 있어서,
    상기 제1 풀-업 드라이버 제어신호는 로우 신호이고, 상기 제2 풀-업 드라이버 제어신호는 하이 신호인 수정 발진기 회로.
  6. 제1항에 있어서, 상기 전류미러 반전증폭기는,
    일정 크기의 전류를 발생시키는 전류원 회로;
    공급전압과 출력라인 사이에 배치되는 제1 풀-업 드라이버;
    상기 출력라인과 그라운드 사이에 배치되는 풀-다운 드라이버; 및
    상기 공급전압과 출력라인 사이에서 상기 제1 풀-업 드라이버와 병렬로 결합되는 제2 풀-업 드라이버를 포함하는 수정 발진기 회로.
  7. 제6항에 있어서,
    상기 전류원 회로는, 상기 공급전압과 그라운드 사이에서 직렬로 결합되는 제1 P모스 트랜지스터 및 레지스터를 포함하되, 상기 제1 P모스 트랜지스터는 게이트와 드레인이 직접 연결되는 다이오드-연결된 구조를 갖는 수정 발진기 회로.
  8. 제7항에 있어서,
    상기 제1 풀-업 드라이버는, 상기 공급전압 및 출력라인 사이에 배치되는 제2 P모스 트랜지스터로 구성되되, 상기 제2 P모스 트랜지스터는 상기 제1 P모스 트랜지스터와 제1 전류미러를 구성하는 수정 발진기 회로.
  9. 제8항에 있어서,
    상기 풀-다운 드라이버는, 상기 출력라인과 그라운드 사이에서 직렬로 결합되는 제1 N모스 트랜지스터 및 제2 N모스 트랜지스터로 구성되되,
    상기 제1 N모스 트랜지스터의 게이트에는 패드입력노드 신호가 인가되고, 상기 제2 N모스 트랜지스터의 게이트에는 인에이블신호가 인가되는 수정 발진기 회로.
  10. 제9항에 있어서,
    상기 제1 N모스 트랜지스터 및 제2 N모스 트랜지스터는, 상기 제2 P모스 트랜지스터의 컨덕턴스보다 큰 컨덕턴스를 갖는 수정 발진기 회로.
  11. 제9항에 있어서,
    상기 제2 풀-업 드라이버는, 상기 공급전압 및 출력라인 사이에서 직렬로 결합되는 제3 P모스 트랜지스터 및 제4 P모스 트랜지스터로 구성되되,
    상기 제3 P모스 트랜지스터의 게이트에는 상기 패드출력노드 검출신호가 인가되고, 상기 제4 P모스 트랜지스터는 상기 제1 P모스 트랜지스터와 제2 전류미러를 구성하는 수정 발진기 회로.
  12. 제1항에 있어서,
    상기 검출로직은, 상기 패드출력노드와 출력라인 사이에서 직렬로 결합되는 pn 다이오드 및 커패시터로 구성되는 수정 발진기 회로.
  13. 제1항에 있어서,
    상기 자동 제어 로직은, 상기 패드출력노드 검출신호가 입력되는 입력라인과 상기 풀-업 드라이버 제어신호가 출력되는 출력라인 사이에 배치되는 슈밋 트리거 회로를 포함하는 수정 발진기 회로.
  14. 제13항에 있어서, 상기 슈밋 트리거 회로는,
    공급전압과 상기 출력라인 사이에서 직렬로 결합되는 제5 P모스 트랜지스터 및 제6 P모스 트랜지스터;
    상기 출력라인과 그라운드 사이에서 직렬로 결합되는 제3 N모스 트랜지스터 및 제4 N모스 트랜지스터;
    게이트는 상기 출력라인에 결합되고, 소스는 그라운드에 결합되며, 그리고 드레인은 상기 제5 P모스 트랜지스터 및 제6 P모스 트랜지스터 사이의 노드에 결합되는 제6 P모스 트랜지스터; 및
    게이트는 상기 출력라인에 결합되고, 드레인은 상기 공급전압에 결합되며, 그리고 소스는 상기 제3 N모스 트랜지스터 및 제4 N모스 트랜지스터 사이의 노드에 결합되는 제5 N모스 트랜지스터를 포함하는 수정 발진기 회로.
  15. 제14항에 있어서,
    상기 제5 N모스 트랜지스터는, 상기 제4 N모스 트랜지스터의 드레인-소스 전류 구동 능력보다 큰 드레인-소스 전류 구동 능력을 갖는 수정 발진기 회로.
  16. 제14항에 있어서,
    상기 자동 제어 로직은, 상기 제4 N모스 트랜지스터와 그라운드 사이에서 직렬로 배치되는 제6 N모스 트랜지스터 및 제7 N모스 트랜지스터를 더 포함하되,
    상기 제6 N모스 트랜지스터의 게이트는 상기 패드출력노드에 결합되고,
    상기 제7 N모스 트랜지스터의 게이트에는 인에이블신호가 인가되는 수정 발진기 회로.
  17. 제16항에 있어서,
    상기 제6 N모스 트랜지스터는, 상기 제5 N모스 트랜지스터의 드레인-소스 전류 구동 능력보다 큰 드레인-소스 전류 구동 능력을 갖는 수정 발진기 회로.
  18. 제14항에 있어서,
    상기 자동 제어 로직은, 상기 공급전압과 입력라인 사이에서 병렬로 배치되는 제8 P모스 트랜지스터 및 커패시터를 더 포함하되, 상기 제8 P모스 트랜지스터의 게이트에는 상기 인에이블신호가 인가되는 수정 발진기 회로.
  19. 제15항에 있어서,
    상기 자동 제어 로직은, 상기 출력라인에 배치되는 버퍼를 더 포함하는 수정 발진기 회로.
  20. 제19항에 있어서,
    상기 자동 제어 로직은, 상기 출력라인과 그라운드 사이에 배치되며 상기 인에이블신호의 반전신호가 게이트에 인가되는 제8 N모스 트랜지스터를 더 포함하는 수정 발진기 회로.
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