KR20180040757A - 박막 트랜지스터 기판 및 그의 제조 방법 - Google Patents

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Abstract

본 발명에 의한 박막 트랜지스터 기판은, 기판; 상기 기판 상에 제공되며 소스 영역, 드레인 영역 및 상기 소스 영역과 상기 드레인 영역 사이의 채널 영역을 포함하는 액티브 패턴; 상기 액티브 패턴의 채널 영역에 대응되는 게이트 전극; 상기 액티브 패턴 상에 서로 이격되어 배치된 소스 전극 및 드레인 전극; 상기 소스 전극 및 상기 드레인 전극 상에 제공되며 상기 드레인 전극의 적어도 일부를 노출하는 컨택홀을 포함하는 절연막; 상기 절연막 상에 제공되며 상기 컨택홀에 인접한 상기 절연막의 일부 영역을 커버하는 더미 패턴; 및 상기 더미 패턴 상에 제공되며 상기 컨택홀을 통해 상기 드레인 전극과 전기적으로 연결된 제1 전극을 포함한다.

Description

박막 트랜지스터 기판 및 그의 제조 방법{THIN FILM TRANSISTOR SUBSTRATE AND METHOD OF MANUFACTURING THE SAME}
본 발명의 실시예들은 박막 트랜지스터 기판 및 그의 제조 방법에 관한 것이다.
액정 표시 장치(Liquid Crystal Display: LCD)는 현재 가장 널리 사용되고 있는 표시 장치 중 하나로서, 전극이 형성되어 있는 두 장의 기판과 그 사이에 개재하는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.
상기 액정 표시 장치를 구성하는 박막 트랜지스터 기판에는 다수개의 트랜지스터와 화소 전극이 구비되어 있다. 상기 박막 트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극을 포함한다.
상기 드레인 전극과 상기 화소 전극을 연결하기 위해, 컨택홀을 형성하는 식각 공정이 수행된다. 그런데, 상기 컨택홀을 형성하는 식각 공정시 상기 드레인 전극 상의 유기막이 오버에칭되어 상기 컨택홀 주위에 단차가 발생할 수 있으며, 상기 단차에 의해 상기 화소 전극이 단선될 수 있는 문제점이 있다.
본 발명의 목적은 컨택홀을 형성하는 식각 공정시 유기막의 단차 발생을 방지할 수 있는 박막 트랜지스터 기판 및 그의 제조 방법을 제공하는 것이다.
본 발명의 실시예에 의한 박막 트랜지스터 기판은, 기판; 상기 기판 상에 제공되며 소스 영역, 드레인 영역 및 상기 소스 영역과 드레인 영역 사이의 채널 영역을 포함하는 액티브 패턴; 상기 액티브 패턴의 채널 영역에 대응되는 게이트 전극; 상기 액티브 패턴 상에 서로 이격되어 배치된 소스 전극 및 드레인 전극; 상기 소스 전극 및 상기 드레인 전극 상에 제공되며 상기 드레인 전극의 적어도 일부를 노출하는 컨택홀을 포함하는 절연막; 상기 절연막 상에 제공되며 상기 컨택홀에 인접한 상기 절연막의 일부 영역을 커버하는 더미 패턴; 및 상기 더미 패턴 상에 제공되며 상기 컨택홀을 통해 상기 드레인 전극과 전기적으로 연결된 제1 전극을 포함한다.
일 실시예에서, 상기 더미 패턴은 상기 제1 전극의 일부와 중첩될 수 있다.
일 실시예에서, 상기 절연막 상에 제공된 캐패시터 전극을 더 포함하고, 상기 더미 패턴은 상기 캐패시터 전극과 동일한 재료로 동일한 레이어에 제공될 수 있다.
일 실시예에서, 상기 캐패시터 전극은 상기 제1 전극과 사이에서 소정의 정전용량을 가질 수 있다.
일 실시예에서, 상기 절연막 상에 제공된 공통 전극을 더 포함하고, 상기 더미 패턴은 상기 공통 전극과 동일한 재료로 동일한 레이어에 제공될 수 있다.
일 실시예에서, 상기 게이트 전극은 상기 액티브 패턴 상에 제공될 수 있다.
일 실시예에서, 상기 절연막은 상기 게이트 전극 상에 제공된 제1 절연막과, 상기 제1 절연막 상에 제공된 제2 절연막을 더 포함할 수 있다.
일 실시예에서, 상기 소스 전극은 상기 제1 절연막 상에 제공되며 상기 액티브 패턴의 소스 영역에 연결될 수 있다.
일 실시예에서, 상기 드레인 전극은 상기 제2 절연막 상에 제공되며 상기 액티브 패턴의 드레인 영역에 연결될 수 있다.
일 실시예에서, 상기 더미 패턴은 상기 제2 절연막 및 상기 드레인 전극 상에 제공될 수 있다.
일 실시예에서, 상기 더미 패턴은 상기 드레인 전극과 일체형으로 제공될 수 있다.
일 실시예에서, 상기 더미 패턴과 상기 드레인 전극은 투명 도전성 물질로 형성될 수 있다.
일 실시예에서, 상기 액티브 패턴은 산화물반도체로 형성될 수 있다.
일 실시예에서, 상기 더미 패턴은 상기 컨택홀의 일측에 인접한 제1 더미 패턴과, 상기 컨택홀의 타측에 인접한 제2 더미 패턴을 포함할 수 있다.
일 실시예에서, 상기 제1 전극은 화소 전극일 수 있다.
일 실시예에서, 상기 드레인 전극 상에 제공된 제1 패시베이션막; 상기 제1 패시베이션막 상에 제공된 컬러 필터층; 및 상기 컬러 필터층 상에 제공된 제3 절연막을 더 포함할 수 있다.
일 실시예에서, 상기 더미 패턴은 상기 제3 절연막 상에 제공될 수 있다.
일 실시예에서, 상기 제1 전극은 애노드 전극일 수 있다.
일 실시예에서, 상기 애노드 전극 상에 제공된 유기층; 및 상기 유기층 상에 제공된 캐소드 전극을 더 포함할 수 있다.
본 발명의 실시예에 의한 박막 트랜지스터 기판의 제조 방법은, 기판, 상기 기판 상에 제공되며 소스 영역, 드레인 영역 및 상기 소스 영역과 드레인 영역 사이의 채널 영역을 포함하는 액티브 패턴, 상기 액티브 패턴의 채널 영역에 대응되는 게이트 전극, 및 상기 액티브 패턴 상에 서로 이격되어 배치된 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터 기판의 제조 방법에 있어서, 상기 드레인 전극 상에 절연막을 형성하는 단계; 상기 절연막의 일부 영역을 커버하는 더미 패턴을 상기 절연막 상에 형성하는 단계; 상기 드레인 전극의 적어도 일부를 노출하는 컨택홀을 형성하는 단계; 및 상기 컨택홀을 통해 상기 드레인 전극과 전기적으로 연결된 제1 전극을 상기 더미 패턴 상에 형성하는 단계를 포함한다.
이와 같은 본 발명에 의하면, 컨택홀에 인접한 절연막의 일부 영역을 커버하는 더미 패턴을 제공함으로써, 컨택홀을 형성하는 식각 공정시 컨택홀 주위의 단차 발생을 방지할 수 있다. 결과적으로, 박막 트랜지스터와 화소 전극의 접촉 불량을 방지할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 단위 화소를 나타낸 평면도이다.
도 2는 도 1의 I-I'선에 따른 단면도이다.
도 3a 내지 도 3f는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 4 내지 도 7은 각각 본 발명의 제2 내지 제5 실시예에 따른 박막 트랜지스터 기판의 부분 단면도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는 데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하도록 한다.
도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 단위 화소를 나타낸 평면도이고, 도 2는 도 1의 I-I'선에 따른 단면도이다.
본 발명의 제1 실시예에 따른 박막 트랜지스터 기판은 액정 표시 장치를 구성하는 기판이다. 편의상, 도 1 및 도 2에서는 박막 트랜지스터 기판의 단위 화소를 확대하여 도시하였으나, 실제로 박막 트랜지스터 기판은 도 1 및 도 2에 도시된 구조가 반복적으로 배치되는 구조를 갖는다.
도 1 및 도 2를 참조하면, 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판은 기판(SUB), 상기 기판 상에 제공되며 액티브 패턴(ACT), 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)을 포함하는 박막 트랜지스터(TFT), 상기 상기 드레인 전극(DE)의 적어도 일부를 노출하는 컨택홀(CNT)을 포함하는 절연막들, 상기 컨택홀(CNT)에 인접한 상기 절연막들의 일부 영역을 커버하는 더미 패턴(DP), 상기 컨택홀(CNT)을 통해 상기 드레인 전극(DE)과 전기적으로 연결된 화소 전극(PE)을 포함한다.
상기 기판(SUB)은 유리, 수지(resin) 등과 같은 절연성 재료로 이루어질 수 있다. 또한, 상기 기판(SUB)은 휘거나 접힘이 가능하도록 가요성(flexibility)을 갖는 재료로 이루어질 수 있고, 단층 구조 또는 다층 구조를 가질 수 있다.
예를 들어, 상기 기판(SUB)은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 어느 하나를 포함할 수 있다. 다만, 기판(SUB)을 구성하는 재료는 다양하게 변화될 수 있으며, 섬유 강화플라스틱(FRP, Fiber reinforced plastic) 등으로도 이루어질 수 있다.
상기 기판(SUB) 상에는 버퍼층(BF)이 형성된다. 상기 버퍼층(BF)은 스위칭 및 구동 트랜지스터들에 불순물이 확산되는 것을 막는다. 상기 버퍼층(BF)은 무기 재료로 이루어진 무기 절연막일 수 있다. 예를 들어, 상기 버퍼층(BF)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등으로 형성될 수 있으며, 상기 기판(SUB)의 재료 및 공정 조건에 따라 생략될 수도 있다.
상기 버퍼층(BF) 상에는 액티브 패턴(ACT)이 제공된다. 상기 액티브 패턴(ACT)은 반도체 소재로 형성된다. 상기 액티브 패턴(ACT)은 각각 소스 영역, 드레인 영역, 및 상기 소스 영역과 상기 드레인 영역 사이에 제공된 채널 영역을 포함할 수 있다. 상기 액티브 패턴(ACT)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 상기 채널 영역는 불순물로 도핑되지 않은 반도체 패턴으로서, 진성 반도체일 수 있다. 상기 소스 영역 및 상기 드레인 영역은 불순물이 도핑된 반도체 패턴일 수 있다. 상기 불순물로는 n형 불순물, p형 불순물, 기타 금속과 같은 불순물이 사용될 수 있다.
상기 액티브 패턴(ACT) 상에는 게이트 절연막(GI)이 제공된다. 상기 게이트 절연막(GI)은 무기 재료로 이루어진 무기 절연막일 수 있다. 상기 무기 재료로는 폴리실록산, 실리콘 질화물, 실리콘 산화물, 실리콘산질화물 등의 무기 절연 물질이 이용될 수 있다.
상기 게이트 절연막(GI) 상에는 게이트 전극(GE)이 제공된다. 상기 게이트 전극(GE)은 상기 액티브 패턴(ACT)의 채널 영역에 대응되는 영역을 커버하도록 형성된다.
상기 게이트 전극(GE)은 금속으로 이루어질 수 있다. 예를 들어, 상기 게이트 전극(GE)은 금(Au), 은(Ag), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 구리(Cu)와 같은 금속 중 적어도 하나, 또는 상기 금속들의 합금으로 이루어질 수 있다. 또한, 게이트 전극(GE)은 단일막으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 상기 금속들 및 상기 합금들 중 2 이상 물질이 적층된 다중막으로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 주사선(GL)을 비롯한 다른 배선들이 상기 게이트 전극(GE)과 동일한 층에 동일한 재료로 제공될 수 있다. 여기서, 상기 주사선(GL)은 상기 박막 트랜지스터(TFT)의 일부, 예를 들어 상기 게이트 전극(GE)과 직접 또는 간접적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 액티브 패턴(ACT) 상에 상기 게이트 전극(GE)이 제공되었으나, 다른 실시예에서, 게이트 전극(GE) 상에 액티브 패턴(ACT)이 제공될 수 있다. 예컨대, 게이트 전극(GE) 상에 게이트 절연막(GI)이 제공되고, 상기 게이트 절연막(GI) 상에 액티브 패턴(ACT)이 제공될 수 있다.
상기 게이트 전극(GE) 상에는 제1 절연막(INS1)이 제공된다. 상기 제1 절연막(INS1)은 무기 재료로 이루어진 무기 절연막일 수 있다. 상기 무기 재료로는 폴리실록산, 실리콘 질화물, 실리콘 산화물, 실리콘산질화물 등이 이용될 수 있다.
상기 제1 절연막(INS1) 상에는 소스 전극(SE)이 제공된다. 상기 소스 전극(SE)은 상기 제1 절연막(INS1) 및 상기 게이트 절연막(GI)에 형성된 컨택홀을 통해 액티브 패턴(ACT)의 소스 영역에 전기적으로 연결된다.
본 발명의 일 실시예에 있어서, 데이터선(DL)을 비롯한 다른 배선들이 상기 소스 전극(SE)과 동일한 층에 동일한 재료로 제공될 수 있다. 여기서, 상기 데이터선(DL)은 상기 박막 트랜지스터(TFT)의 일부, 예를 들어 상기 소스 전극(SE)과 직접 또는 간접적으로 연결될 수 있다.
상기 소스 전극(SE) 상에는 제2 절연막(INS2)이 제공된다. 상기 제2 절연막(INS2)은 무기 재료로 이루어진 무기 절연막일 수 있다. 상기 무기 재료로는 폴리실록산, 실리콘 질화물, 실리콘 산화물, 실리콘산질화물 등이 이용될 수 있다.
상기 제2 절연막(INS2) 상에는 드레인 전극(DE)이 제공된다. 상기 드레인 전극(DE)은 상기 제2 절연막(INS2), 상기 제1 절연막(INS1) 및 상기 게이트 절연막(GI)에 형성된 컨택홀을 통해 상기 액티브 패턴(ACT)의 드레인 영역에 전기적으로 연결된다.
상기 소스 전극(SE)과 드레인 전극(DE)은 금속으로 이루어질 수 있다. 예를 들어, 상기 소스 전극(SE)과 드레인 전극(DE)은 금(Au), 은(Ag), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 구리(Cu)와 같은 금속 중 적어도 하나, 또는 상기 금속들의 합금으로 이루어질 수 있다. 또한, 상기 소스 전극(SE)과 드레인 전극(DE)은 단일막으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 상기 금속들 및 상기 합금들 중 2 이상 물질이 적층된 다중막으로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 소스 전극(SE)과 상기 드레인 전극(DE)은 서로 다른 레이어에 제공되었으나, 다른 실시예에서, 상기 소스 전극(SE)과 상기 드레인 전극(DE)은 동일한 레이어에 제공될 수 있다. 예컨대, 상기 소스 전극(SE)과 상기 드레인 전극(DE)은 상기 제1 절연막(INS1) 또는 상기 제2 절연막(INS2) 상에 제공될 수 있다.
상기 드레인 전극(DE) 상에는 제1 패시베이션막(PSV1)이 제공될 수 있다. 상기 제1 패시베이션막(PSV1)은 무기 재료로 이루어진 무기 절연막일 수 있다. 상기 무기 재료로는 폴리실록산, 실리콘 질화물, 실리콘 산화물, 실리콘산질화물 등이 이용될 수 있다.
상기 제1 패시베이션막(PSV1) 상에는 컬러 필터층(CF)이 제공될 수 있다. 상기 컬러 필터층(CF)은 적색, 녹색, 청색 컬러필터를 포함할 수 있다.
상기 컬러 필터층(CF) 상에는 제3 절연막(INS3)이 제공될 수 있다. 상기 제3 절연막(INS3)은 유기 재료로 이루어진 유기 절연막일 수 있다. 상기 유기 재료로는 폴리아크릴계 화합물, 폴리이미드계 화합물, 테프론과 같은 불소계 탄소 화합물, 벤조시클로부텐 화합물 등과 같은 유기 절연 물질이 이용될 수 있다.
상기 제3 절연막(INS3) 상에는 캐패시터 전극(CE)과 더미 패턴(DP)이 제공될 수 있다. 상기 캐패시터 전극(CE)은 후술되는 화소 전극(PE)과 중첩되며, 상기 캐패시터 전극(CE)과 상기 화소 전극(PE)과 사이에 소정의 정전용량이 형성될 수 있다. 상기 캐패시터 전극(CE)은 인접한 화소의 캐패시터 전극과 별도의 배선을 통해 전기적으로 연결되거나 일체형으로 형성될 수 있다. 상기 캐패시터 전극(CE)은 불투명한 금속 물질 또는 ITO(indium tin oxide), IZO(indium zinc oxide), AZO(Antimony Zinc Oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등의 투명한 도전 물질로 만들어질 수 있다. 단, 상기 캐패시터 전극(CE)의 재질 및 형상은 다양하게 변형될 수 있으며, 본 발명이 이에 의해 제한되는 것은 아니다.
상기 더미 패턴(DP)은 상기 컨택홀(CNT)에 인접한 상기 절연막들의 일부 영역을 커버한다. 즉, 상기 더미 패턴(DP)은 평면 상에서 보았을 때, 상기 컨택홀(CNT)과 중첩되지 않으면서 상기 컨택홀(CNT)에 인접한 주변 영역에 위치한다. 구체적으로, 상기 더미 패턴(DP)은 상기 화소 전극(PE)과 상기 제2 패시베이션막(PSV2) 사이에 위치한다. 상기 더미 패턴(DP)은 상기 컨택홀(CNT)에 인접한 상기 화소 전극(PE)의 일부와 중첩되도록 위치하면서, 상기 제3 절연막(INS3) 및 상기 제1 패시베이션막(PSV1)의 상기 컨택홀(CNT) 주변 영역을 커버한다.
상기 더미 패턴(DP)은 상기 컨택홀(CNT)을 형성하는 식각 공정시 상기 더미 패턴(DP) 하부에 위치한 절연막들(INS3, PSV1)이 제거되지 않도록 보호하는 역할을 한다. 상기 더미 패턴(DP)과 상기 드레인 전극(DE) 사이에 상기 제2 패시베이션막(PSV2), 상기 제3 절연막(INS3) 및 상기 제1 패시베이션막(PSV1)이 위치할 수 있다. 단, 식각 공정에 의해 상기 더미 패턴(DP) 상부에 위치한 절연막들의 일부가 제거될 수 있으며, 이때, 상기 더미 패턴(DP)은 상기 화소 전극(PE)의 일부와 전기적으로 연결될 수 있다.
상기 더미 패턴(DP)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 플래티늄(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 이들의 합금 등의 금속막 및/또는 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등으로 이루어질 수 있다.
일 실시예에서, 상기 더미 패턴(DP)은 상기 캐패시터 전극(CE)과 동일한 재료로 동일한 레이어에 제공될 수 있다. 예를 들면, 상기 더미 패턴(DP)이 상기 캐패시터 전극(CE)과 동일한 투명 도전성 물질로 형성되는 경우, 상기 투명 도전성 물질의 패터닝 단계에서부터 상기 캐패시터 전극(CE)과 상기 더미 패턴(DP)을 동시에 패터닝함에 의해 공정을 단순화할 수 있다.
다른 실시예에서, 상기 더미 패턴(DP)은 공통 전압이 인가되는 공통 전극과 동일한 재료로 동일한 레이어에 제공될 수 있다. 또 다른 실시예에서, 상기 더미 패턴(DP)은 다른 전극 또는 패턴들과 다른 재료를 이용하거나 다른 레이어에 별도의 공정을 통해 형성될 수 있다. 단, 상기 더미 패턴(DP)의 재질, 크기 및 형상은 다양하게 변형될 수 있으며, 본 발명이 이에 의해 제한되는 것은 아니다.
상기 캐패시터 전극(CE)과 더미 패턴(DP) 상에는 제2 패시베이션막(PSV2)이 제공될 수 있다. 상기 제2 패시베이션막(PSV2)은 무기 재료로 이루어진 무기 절연막일 수 있다. 상기 무기 재료로는 폴리실록산, 실리콘 질화물, 실리콘 산화물, 실리콘산질화물 등이 이용될 수 있다.
상기 제2 패시베이션막(PSV2) 상에는 화소 전극(PE)이 제공될 수 있다. 상기 화소 전극(PE)은 상기 제2 패시베이션막(PSV2), 상기 제3 절연막(INS3) 및 상기 제1 패시베이션막(PSV1)에 형성된 컨택홀(CNT)을 통해 상기 드레인 전극(DE)과 전기적으로 연결된다. 상기 컨택홀(CNT)이 위치한 방향으로 연장된 상기 화소 전극(PE)의 일부는 상기 더미 패턴(DP)과 중첩된다.
상기 화소 전극(PE)은 ITO(indium tin oxide), IZO(indium zinc oxide), AZO(Antimony Zinc Oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등의 투명한 도전 물질로 만들어질 수 있다. 다른 실시예에서, 상기 화소 전극(PE)은 전도성 금속 물질 또는, 은 나노 와이어(AgNW), 카본 나노 튜브(Carbon Nano Tube), 그래핀(graphene) 등의 전도성 나노 화합물로 만들어질 수 있다.
도 3a 내지 도 3f는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다.
먼저, 도 3a를 참조하면, 상기 제2 절연막(INS2) 상에 상기 드레인 전극(DE)을 형성한다. 구체적으로, 상기 제2 절연막(INS2), 상기 제1 절연막(INS1) 및 상기 게이트 절연막(GI)의 일부가 제거되어 상기 액티브 패턴(ACT)의 드레인 영역이 노출된 상태에서, 상기 제2 절연막(INS2) 상에 스퍼터링(sputtering)등의 방법으로 알루미늄(Al) 또는 구리(Cu) 등을 증착하여 드레인 금속층을 형성한다. 상기 드레인 금속층을 포토 리소그래피(photolithography) 공정으로 패터닝하여 상기 드레인 전극(DE)을 형성한다. 여기서, 상기 포토 리소그래피 공정은 포토 레지스트 도포, 포토 레지스트 패터닝, 노광, 현상, 에천트를 이용한 식각과정 등을 포함할 수 있다.
다음으로, 도 3b를 참조하면, 상기 드레인 전극(DE) 상에 다수의 절연막들, 컬러 필터층(CF) 및 캐패시터 전극층을 형성한다. 구체적으로, 상기 드레인 전극(DE) 상에 제1 패시베이션막(PSV1)을 형성한다. 상기 제1 패시베이션막(PSV1) 상에 컬러 필터층(CF)을 형성한다. 상기 컬러 필터층(CF) 상에 제3 절연막(INS3)을 형성한다. 상기 제3 절연막(INS3) 상에 캐패시터 전극층을 형성한다. 상기 캐패시터 전극층은 불투명한 금속 물질 또는 ITO(indium tin oxide), IZO(indium zinc oxide), AZO(Antimony Zinc Oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등의 투명한 도전 물질로 만들어질 수 있다.
다음으로, 도 3c를 참조하면, 상기 캐패시터 전극층을 패터닝하여 상기 캐패시터 전극(CE)과 상기 더미 패턴(DP)을 형성한다. 구체적으로, 상기 캐패시터 전극(CE)과 상기 더미 패턴(DP)은 동일한 재료로 동일한 레이어에 형성되되, 서로 분리된 형태를 갖는다. 특히, 상기 더미 패턴(DP)은 상기 컨택홀(CNT)에 인접한 상기 절연막들(INS3, PSV1)의 일부 영역을 커버하는 구조를 갖는다. 즉, 상기 더미 패턴(DP)은 평면 상에서 보았을 때, 상기 컨택홀(CNT)과 중첩되지 않으면서 상기 컨택홀(CNT)에 인접한 주변 영역에 위치한다. 상기 캐패시터 전극(CE)과 상기 더미 패턴(DP)은 다양한 방법으로 패터닝할 수 있으며, 예를 들어, 마스크를 이용하는 포토 리소그래피 공정으로 패터닝할 수 있다.
다음으로, 도 3d를 참조하면, 상기 캐패시터 전극(CE)과 상기 더미 패턴(DP) 상에 제2 패시베이션막(PSV2)을 형성하고, 상기 제2 패시베이션막(PSV2) 상에 컨택홀을 형성하기 위한 포토 레지스트(PR)를 형성한다. 상기 포토 레지스트(PR)는 포토 레지스트 필름을 라미네이팅하거나, 포토 레지스트 용액을 도포 또는 코팅하여 형성될 수 있다. 이후, 상기 포토 레지스트(PR)를 노광 및 현상하여 컨택홀을 형성하기 위한 특정 패턴을 가지도록 패터닝한다.
다음으로, 도 3e를 참조하면, 상기 드레인 전극(DE)을 노출하는 컨택홀(CNT)을 형성한다. 구체적으로, 상기 포토 레지스트(PR)를 마스크로 하여 상기 제2 패시베이션막(PSV2), 상기 제3 절연막(INS3) 및 상기 제1 패시베이션막(PSV1)을 식각한다. 이때, 상기 더미 패턴(DP)은 상기 컨택홀(CNT)을 형성하는 식각 공정시 상기 더미 패턴(DP) 하부에 위치한 절연막들(INS3, PSV1)이 제거되지 않도록 보호하는 역할을 한다. 상기 식각 방법으로는 가스를 이용한 드라이 에칭 공정이 이용될 수 있다. 그리고, 스트립 공정을 통해 남겨진 상기 포토 레지스트(PR)를 제거한다.
다음으로, 도 3f를 참조하면, 상기 컨택홀(CNT)이 형성된 제2 패시베이션막(PSV2) 상에 상기 화소 전극(PE)을 형성한다. 구체적으로, 상기 제2 패시베이션막(PSV2) 상에 화소 전극층을 형성한다. 상기 화소 전극층을 포토 리소그래피 공정으로 패터닝하여 상기 화소 전극(PE)을 형성한다. 상기 화소 전극(PE)은 상기 제2 패시베이션막(PSV2), 상기 제3 절연막(INS3) 및 상기 제1 패시베이션막(PSV1)에 형성된 컨택홀(CNT)을 통해 상기 드레인 전극(DE)과 전기적으로 연결된다. 상기 컨택홀(CNT)이 위치한 방향으로 연장된 상기 화소 전극(PE)의 일부는 상기 더미 패턴(DP)과 중첩될 수 있다.
도 4 내지 도 7은 각각 본 발명의 제2 내지 제5 실시예에 따른 박막 트랜지스터 기판의 부분 단면도들이다.
이하, 전술된 실시예와 실질적으로 동일한 구성에 대해 중복되는 설명은 생략하기로 한다.
도 4를 참조하면, 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판은 상기 드레인 전극(DE) 상에 형성된 더미 패턴(DPa)을 포함한다. 구체적으로, 상기 더미 패턴(DPa)은 상기 제2 절연막(INS2) 및 상기 드레인 전극(DE) 상에 형성된다. 본 실시예의 더미 패턴(DPa)은 평면 상에서 보았을 때, 전술된 제1 실시예의 더미 패턴과 동일한 위치에 동일한 크기로 형성될 수 있다. 상기 더미 패턴(DPa)은 상기 컨택홀(CNT)을 형성하는 식각 공정시 상기 더미 패턴(DPa) 하부에 위치한 절연막들이 제거되지 않도록 보호하는 역할을 한다. 단, 전술된 제1 실시예와 비교할 때, 상기 더미 패턴(DPa)을 형성하는 별도의 공정이 추가될 수 있다.
도 5를 참조하면, 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판은 상기 드레인 전극(DE)과 일체형인 더미 패턴(DPb)을 포함한다. 구체적으로, 상기 더미 패턴(DPb)은 상기 드레인 전극(DE)과 동일한 레이어에 단일의, 분리되지 않는 일체로 형성될 수 있다. 이 경우, 상기 드레인 전극(DE)의 형성을 위한 드레인 전극층의 패터닝 단계에서부터 상기 드레인 전극(DE)과 상기 더미 패턴(DPb)을 일체로 패터닝함에 의해 공정을 단순화할 수 있다.
선택적으로, 상기 드레인 전극(DE)과 상기 더미 패턴(DPb)은 ITO(indium tin oxide), IZO(indium zinc oxide), AZO(Antimony Zinc Oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등의 투명한 도전 물질로 만들어질 수 있다. 이 경우, 상기 드레인 전극(DE)의 접촉저항이 증가되는 문제를 해결하기 위해, 상기 액티브 패턴(ACT)을 IZGO(Indium gallium zinc oxide)로 형성할 수 있다.
도 6을 참조하면, 본 발명의 제4 실시예에 따른 박막 트랜지스터 기판은 상기 컨택홀(CNT)의 일측에 인접한 제1 더미 패턴(DP1)과, 상기 컨택홀(CNT)의 타측에 인접한 제2 더미 패턴(DP2)을 포함한다. 구체적으로, 상기 제1 더미 패턴(DP1)은 전술된 제1 실시예의 더미 패턴과 동일한 위치에 동일한 형태로 제공될 수 있고, 상기 제2 더미 패턴(DP2)은 상기 소스 전극(SE)이 위치한 방향에 상기 제1 더미 패턴(DP1)과 동일한 재료로 동일한 레이어에 위치할 수 있다.
도 7을 참조하면, 본 발명의 제5 실시예에 따른 박막 트랜지스터 기판은 유기 전계 발광 표시 장치를 구성하는 기판이다.
상기 드레인 전극(DE) 상에는 패시베이션막(PSV)과 제3 절연막(INS3)이 제공될 수 있다. 그리고, 상기 제3 절연막(INS3) 상에는 더미 패턴(DPc)이 제공될 수 있다.
상기 더미 패턴(DPc)은 컨택홀(CNT)에 인접한 절연막들(INS3, PSV)의 일부 영역을 커버하는 구조를 갖는다. 즉, 상기 더미 패턴(DP)은 평면 상에서 보았을 때, 상기 컨택홀(CNT)과 중첩되지 않으면서 상기 컨택홀(CNT)에 인접한 주변 영역에 위치한다. 상기 더미 패턴(DPc)은 상기 컨택홀(CNT)을 형성하는 식각 공정시 상기 더미 패턴(DPc) 하부에 위치한 절연막들(INS3, PSV)이 제거되지 않도록 보호하는 역할을 한다.
상기 더미 패턴(DPc) 상에는 애노드 전극(EL1)이 제공될 수 있다. 상기 애노드 전극(EL1)은 상기 패시베이션막(PSV)과 제3 절연막(INS3)을 관통하는 컨택홀을 통해 드레인 전극(DE)에 연결됨으로써 트랜지스터에 연결된다.
본 발명의 일 실시예에 있어서, 상기 드레인 전극(DE) 상에 상기 패시베이션막(PSV)과 제3 절연막(INS3)이 제공되었으나, 절연막의 배치는 달라질 수 있다. 예를 들어, 본 발명의 일 실시예에 따르면, 상기 드레인 전극(DE) 상에 패시베이션막(PSV)만 제공되고 상기 패시베이션막(PSV) 상에 애노드 전극(EL1)이 제공될 수 있다.
상기 애노드 전극(EL1)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 플래티늄(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 이들의 합금 등의 금속막 및/또는 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등으로 이루어질 수 있다.
본 발명의 일 실시예에 있어서, 상기 애노드 전극(EL1)은 한 종의 금속으로 이루어질 수 있으나, 이에 한정되는 것은 아니며 두 종 이상의 금속, 예를 들어, 은(Ag)과 마그네슘(Mg)의 합금으로 이루어질 수도 있다.
상기 애노드 전극(EL1)은 상기 기판(SUB)의 하부 방향으로 영상을 제공하고자 하는 경우, 투명 도전막으로 형성될 수 있으며, 상기 기판(SUB)의 상부 방향으로 영상을 제공하고자 하는 경우, 금속 반사막 및/또는 투명 도전막으로 형성될 수 있다.
상기 애노드 전극(EL1) 상에는 화소 영역을 구획하는 화소 정의막(PDL)이 제공된다. 상기 화소 정의막(PDL)은 유기 재료로 이루어진 유기 절연막일 수 있다. 상기 유기 재료로는 폴리아크릴계 화합물, 폴리이미드계 화합물, 테프론과 같은 불소계 탄소 화합물, 벤조시클로부텐 화합물 등과 같은 유기 절연 물질이 이용될 수 있다.
상기 화소 정의막(PDL)은 상기 애노드 전극(EL1)의 상면을 노출하며 상기 화소(Px)의 둘레를 따라 상기 기판(SUB)으로부터 돌출된다.
상기 화소 정의막(PDL)에 의해 둘러싸인 화소 영역에는 유기층(OL) 이 제공될 수 있다.
상기 유기층(OL)은 저분자 또는 고분자 물질을 포함할 수 있다. 상기 저분자 물질로는 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB), 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 포함할 수 있다. 이러한 물질들은 진공증착의 방법으로 형성될 수 있다. 상기 고분자 물질로는 PEDOT, PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등을 포함할 수 있다.
상기 유기층(OL)은 단일층으로 제공될 수 있으나, 다양한 기능층을 포함하는 다중층으로 제공될 수 있다. 상기 유기층(OL)이 다중층으로 제공되는 경우, 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층된 구조를 가질 수 있다. 이러한 유기층(OL)은 스크린 인쇄나 잉크젯 인쇄방법, 레이저 열전사 방법(LITI; Laser induced thermal imaging) 등으로 형성할 수 있다.
상기 유기층(OL) 상에는 캐소드 전극(EL2)이 제공된다. 상기 캐소드 전극(EL2)은 화소마다 제공될 수도 있으나, 표시 영역의 대부분을 커버하도록 제공될 수 있으며 복수 개의 화소들에 의해 공유될 수 있다.
상기 캐소드 전극(EL2)은, 은(Ag), 마그네슘(Mg), 알루미늄(Al), 플래티늄(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr) 등의 금속막 및/또는 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등의 투명 도전성막으로 이루어질 수 있다. 본 발명의 일 실시예에 있어서, 상기 캐소드 전극(EL2)은 금속 박막을 포함하는 이중막 이상의 다중막으로 이루어질 수 있으며, 예를 들어, ITO/Ag/ITO 의 삼중막으로 이루어질 수 있다.
상기 캐소드 전극(EL2)은 상기 기판(SUB)의 하부 방향으로 영상을 제공하고자 하는 경우, 금속 반사막 및/또는 투명 도전막으로 형성될 수 있으며, 상기 기판(SUB)의 상부 방향으로 영상을 제공하고자 하는 경우, 또는 투명 도전막으로 형성될 수 있다.
이와 같은 본 발명에 의하면, 컨택홀에 인접한 절연막의 일부 영역을 커버하는 더미 패턴을 제공함으로써, 컨택홀을 형성하는 식각 공정시 컨택홀 주위의 단차 발생을 방지할 수 있다. 결과적으로, 박막 트랜지스터와 화소 전극의 접촉 불량을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형예가 가능함을 이해할 수 있을 것이다.
SUB: 기판 ACT: 액티브 패턴
GE: 게이트 전극 SE: 소스 전극
DE: 드레인 전극 TFT: 박막 트랜지스터
CNT: 컨택홀 DP: 더미 패턴
CE: 캐패시터 전극 PE: 화소 전극

Claims (20)

  1. 기판;
    상기 기판 상에 제공되며 소스 영역, 드레인 영역 및 상기 소스 영역과 상기 드레인 영역 사이의 채널 영역을 포함하는 액티브 패턴;
    상기 액티브 패턴의 채널 영역에 대응되는 게이트 전극;
    상기 액티브 패턴 상에 서로 이격되어 배치된 소스 전극 및 드레인 전극;
    상기 소스 전극 및 상기 드레인 전극 상에 제공되며 상기 드레인 전극의 적어도 일부를 노출하는 컨택홀을 포함하는 절연막;
    상기 절연막 상에 제공되며 상기 컨택홀에 인접한 상기 절연막의 일부 영역을 커버하는 더미 패턴; 및
    상기 더미 패턴 상에 제공되며 상기 컨택홀을 통해 상기 드레인 전극과 전기적으로 연결된 제1 전극을 포함하는 박막 트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 더미 패턴은 상기 제1 전극의 일부와 중첩됨을 특징으로 하는 박막 트랜지스터 기판.
  3. 제 1 항에 있어서,
    상기 절연막 상에 제공된 캐패시터 전극을 더 포함하고,
    상기 더미 패턴은 상기 캐패시터 전극과 동일한 재료로 동일한 레이어에 제공됨을 특징으로 하는 박막 트랜지스터 기판.
  4. 제 3 항에 있어서,
    상기 캐패시터 전극은 상기 제1 전극과 사이에서 소정의 정전용량을 갖는 것을 특징으로 하는 박막 트랜지스터 기판.
  5. 제 1 항에 있어서,
    상기 절연막 상에 제공된 공통 전극을 더 포함하고,
    상기 더미 패턴은 상기 공통 전극과 동일한 재료로 동일한 레이어에 제공됨을 특징으로 하는 박막 트랜지스터 기판.
  6. 제 1 항에 있어서,
    상기 게이트 전극은 상기 액티브 패턴 상에 제공됨을 특징으로 하는 박막 트랜지스터 기판.
  7. 제 1 항에 있어서,
    상기 절연막은
    상기 게이트 전극 상에 제공된 제1 절연막과,
    상기 제1 절연막 상에 제공된 제2 절연막을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  8. 제 7 항에 있어서,
    상기 소스 전극은 상기 제1 절연막 상에 제공되며 상기 액티브 패턴의 소스 영역에 연결됨을 특징으로 하는 박막 트랜지스터 기판.
  9. 제 8 항에 있어서,
    상기 드레인 전극은 상기 제2 절연막 상에 제공되며 상기 액티브 패턴의 드레인 영역에 연결됨을 특징으로 하는 박막 트랜지스터 기판.
  10. 제 9 항에 있어서,
    상기 더미 패턴은 상기 제2 절연막 및 상기 드레인 전극 상에 제공됨을 특징으로 하는 박막 트랜지스터 기판.
  11. 제 1 항에 있어서,
    상기 더미 패턴은 상기 드레인 전극과 일체형으로 제공됨을 특징으로 하는 박막 트랜지스터 기판.
  12. 제 11 항에 있어서,
    상기 더미 패턴과 상기 드레인 전극은 투명 도전성 물질로 형성됨을 특징으로 하는 박막 트랜지스터 기판.
  13. 제 12 항에 있어서,
    상기 액티브 패턴은 산화물반도체로 형성됨을 특징으로 하는 박막 트랜지스터 기판.
  14. 제 1 항에 있어서,
    상기 더미 패턴은
    상기 컨택홀의 일측에 인접한 제1 더미 패턴과,
    상기 컨택홀의 타측에 인접한 제2 더미 패턴을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  15. 제 1 항에 있어서,
    상기 제1 전극은 화소 전극임을 특징으로 하는 박막 트랜지스터 기판.
  16. 제 15 항에 있어서,
    상기 드레인 전극 상에 제공된 제1 패시베이션막;
    상기 제1 패시베이션막 상에 제공된 컬러 필터층; 및
    상기 컬러 필터층 상에 제공된 제3 절연막을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  17. 제 16 항에 있어서,
    상기 더미 패턴은 상기 제3 절연막 상에 제공됨을 특징으로 하는 박막 트랜지스터 기판.
  18. 제 1 항에 있어서,
    상기 제1 전극은 애노드 전극임을 특징으로 하는 박막 트랜지스터 기판.
  19. 제 18 항에 있어서,
    상기 애노드 전극 상에 제공된 유기층; 및
    상기 유기층 상에 제공된 캐소드 전극을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  20. 기판, 상기 기판 상에 제공되며 소스 영역, 드레인 영역 및 상기 소스 영역과 상기 드레인 영역 사이의 채널 영역을 포함하는 액티브 패턴, 상기 액티브 패턴의 채널 영역에 대응되는 게이트 전극, 및 상기 액티브 패턴 상에 서로 이격되어 배치된 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터 기판의 제조 방법에 있어서,
    상기 드레인 전극 상에 절연막을 형성하는 단계;
    상기 절연막의 일부 영역을 커버하는 더미 패턴을 상기 절연막 상에 형성하는 단계;
    상기 드레인 전극의 적어도 일부를 노출하는 컨택홀을 형성하는 단계; 및
    상기 컨택홀을 통해 상기 드레인 전극과 전기적으로 연결된 제1 전극을 상기 더미 패턴 상에 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
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