KR20160020664A - 표시장치와 그 제조 방법 - Google Patents

Abstract

본 발명은 표시장치와 그 제조 방법에 관한 것으로, 박막트랜지스터를 덮는 제1 무기 보호막, 상기 제1 무기 보호막을 덮는 유기 보호막, 상기 유기 보호막 상에 형성된 공통 전극, 공통 전극을 덮도록 상기 유기 보호막 상에 형성된 제2 무기 보호막, 및 제2 무기막 상에 형성되는 픽셀의 픽셀 전극을 포함한다.

Description

표시장치와 그 제조 방법{DISPLAY DEVICE AND METHOD OF FABRICATING THE SAME}

본 발명은 박막트랜지스터(Thin Film Transistor, TFT) 어레이 기판의 보호막 상에 픽셀 전극이 형성된 표시장치와 그 제조 방법에 관한 것이다.

표시장치의 TFT 어레이 기판은 서로 직교하는 데이터 라인 및 게이트 라인, 그 교차부에 형성된 TFT, TFT에 연결된 픽셀 전극, 및 공통 전극을 포함한다. TFT는 게이트 라인으로부터의 게이트 펄스에 응답하여 데이터 라인으로부터의 데이터 전압을 픽셀 전극에 공급하는 스위치 소자로 이용된다. 픽셀 전극은 데이터 라인과 게이트 라인을 포함한 배선들, TFT 및 공통 전극을 덮는 보호막 상에 형성될 수 있다. 이렇게 픽셀 전극이 TFT 어레이 기판의 보호막 상에 형성된 구조는 POT(Pixel On Top) 구조로 알려져 있다. 보호막은 유기 보호막과 무기 보호막을 포함할 수 있다.

POT 구조는 배선들과 픽셀 전극 사이에서 공통 전극이 배치되도록 유기 보호막의 전면(全面)에 공통 전극이 형성되어 픽셀 전극에 연결되는 기생 용량의 영향을 최소화할 수 있다. 픽셀 전극은 보호막을 관통하는 콘택홀(contact hole)을 통해 TFT와 연결된다. 그런데, POT 구조는 콘택홀이 커져 그 만큼 픽셀의 투과율이 감소될 수 있다.

본 발명은 TFT 어레이 기판의 보호막 상에 픽셀 전극이 형성된 표시장치에 있어서, 픽셀의 투과율을 높일 수 있는 표시장치와 그 제조 방법을 제공한다.

본 발명의 표시장치는 TFT를 덮는 제1 무기 보호막, 상기 제1 무기 보호막을 덮는 유기 보호막, 상기 유기 보호막 상에 형성된 공통 전극, 공통 전극을 덮도록 상기 유기 보호막 상에 형성된 제2 무기 보호막, 및 제2 무기막 상에 형성되는 픽셀의 픽셀 전극을 포함한다.

픽셀 전극은 상기 제1 무기 보호막, 상기 유기 보호막, 상기 공통 전극 및 상기 제2 무기 보호막을 관통하는 콘택홀을 통해 상기 TFT의 소스에 접촉된다. 상기 공통 전극은 상기 콘택홀 내에서 상기 유기 보호막을 덮는 베리어를 포함한다.

상기 표시장치의 제조 방법은 기판 상에 게이트 라인과 TFT의 게이트를 포함하는 게이트 금속 패턴을 형성하는 단계; 상기 게이트 금속 패턴을 덮는 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 상기 TFT의 반도체 패턴을 형성하는 단계; 상기 게이트 절연막 상에 상기 게이트 라인과 직교되는 데이터 라인과, 상기 TFT의 소스 및 드레인을 포함하는 소스-드레인 금속 패턴을 상기 게이트 절연막 상에 형성하는 단계, 상기 게이트 절연막 상에 상기 소스-드레인 금속 패턴을 덮는 제1 무기 절연막을 형성하는 단계; 상기 제1 무기 절연막 상에 유기 보호막을 형성하고 콘택홀 내에서 상기 유기 보호막을 식각하여 상기 제1 무기 절연막을 노출하는 단계; 상기 콘택홀 내에서 베리어가 형성되도록 상기 베리어와 연결된 공통 전극을 유기 보호막 상에 형성하고, 상기 콘택홀 내에서 상기 베리어를 식각하여 상기 제1 무기 절연막을 노출하는 단계; 상기 베리어와 상기 공통 전극을 덮는 제2 무기 보호막을 형성하고, 상기 콘택홀 내에서 상기 제2 무기 보호막과 상기 제1 무기 절연막을 식각하여 상기 TFT의 소스를 노출하는 단계; 및 상기 무기 절연막 상에 픽셀 전극을 형성하고 상기 콘택홀을 통해 상기 픽셀 전극이 상기 TFT의 소스에 접촉되게 하는 단계를 포함한다.

본 발명은 공통 전극을 형성할 때 콘택홀 내에서 유기 보호막을 보호하는 베리어를 형성하여 유기 보호막의 홀 크기를 줄일 수 있다. 그 결과, 본 발명은 픽셀의 투과율을 향상시킬 수 있다.

도 1은 본 발명의 실시예에 따른 표시장치의 픽셀을 보여 주는 평면도이다.
도 2a 내지 도 2f는 도 1에서 선 "Ⅰ-Ⅰ'를 따라 절취하여 픽셀의 단면 구조를 보여 주는 단면도들이다.
도 3은 도 1에 도시된 픽셀 구조에서 콘택홀 부분을 확대한 평면도이다.
도 4는 도 3에서 선 "Ⅱ-Ⅱ'"를 따라 절취하여 y 축 방향에서 바라 본 콘택홀의 단면 구조를 보여 주는 단면도이다.
도 5는 도 3에서 선 "Ⅲ-Ⅲ'"를 따라 절취하여 x 축 방향에서 바라 본 콘택홀의 단면 구조를 보여 주는 단면도이다.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.

도 1 및 도 2f를 참조하면, 본 발명의 실시예에 따른 표시장치의 TFT 어레이 기판은 데이터 라인들(DL), 데이터 라인들(DL)과 직교되는 게이트 라인들(GL), 데이터 라인들(DL)과 게이트 라인들(GL)의 교차 부분에 형성된 TFT, TFT에 연결된 픽셀 전극(PIX), 공통 전압(Vcom)이 공급되는 공통 전극 등을 포함한다.

TFT는 비정질 실리콘(a-Si)을 포함한 TFT, 산화물 반도체를 포함한 TFT(Oxide TFT), 저온 폴리 실리콘(Low Temperature Poly Silicon, LTPS)을 포함한 TFT(LTPS TFT) 중 하나 이상을 포함할 수 있다. TFT는 데이터 라인(DL)과 연결된 드레인, 픽셀 전극(PIX)과 연결된 소스, 및 게이트 라인(GL)과 연결된 게이트를 포함한다. 도 1과 같이 데이터 라인(DL)과 TFT의 드레인이 일체화되고, 게이트 라인(GL)과 TFT의 게이트가 일체화될 수 있다.

TFT 어레이 기판에는 배선들, TFT 및 공통 전극(COM)을 덮는 보호막(PAS1, PAC, PAS2)이 형성된다. 보호막(PAS1, PAC, PAS2)은 제1 무기 보호막(PAS1), 제1 무기 보호막(PAS1)을 덮는 유기 보호막(PAC), 및 유기 보호막(PAC)을 덮는 제2 무기 보호막(PAS2)을 포함한다. 픽셀 전극(PIX)은 제2 무기 보호막(PAS2) 상에 형성된다. 픽셀 전극(PIX)은 보호막(PAS1, PAC, PAS2)을 관통하는 콘택홀(HOLE)을 통해 TFT의 소스(S)에 연결된다. 공통 전극(COM)에는 공통 전압(Vcom)이 공급된다.

본 발명의 표시장치는 TFT 어레이 기판과 대향하는 컬러 필터 어레이 기판(도시하지 않음)과, TFT 어레이 기판과 컬러 필터 어레이 기판 사이에 형성된 액정층(도시하지 않음)을 포함한다. TFT 어레이 기판과 컬러 필터 어레이 기판 각각에서 액정층과 접하는 면에는 액정 분자의 프리틸트 각(pre-tilt angle)을 설정하기 위한 배향막(alignment layer)이 형성된다. TFT 어레이 기판과 컬러 필터 어레이 기판 각각의 바깥쪽 면에는 편광판이 접착된다. TFT 어레이 기판의 배향막은 픽셀 전극(PIX)과 보호막을 덮는다.

본 발명의 표시장치의 픽셀 전극(PXL)과 공통 전극 사이에 수평 전계가 형성된다. 액정층의 액정 분자들은 수평 전계에 의해 구동된다. 따라서, 본 발명의 표시장치는 IPS(In-Plane Switching) 모드 또는 FFS(Fringe Field Switching) 모드의 액정표시장치로 구현될 수 있다.

본 발명은 콘택홀(HOLE)을 작게 하기 위하여 콘택홀(HOLE)에서 유기 보호막 위에 형성된 무기 보호막을 식각할 때 공통 전극(COM)이 유기 보호막의 과식각을 방지한다. 이하에서, 본 발명의 TFT 어레이 기판 제조 방법에 대하여 도 2a 내지 도 2f를 결부하여 설명하기로 한다.

도 2a 내지 도 2f는 도 1에서 선 "Ⅰ-Ⅰ'를 따라 절취하여 픽셀의 단면 구조를 보여 주는 단면도들이다. 본 발명은 포토리소그래피(Photolithography) 공정 기술을 이용하여 TFT 어레이 기판의 박막들 각각을 패터닝할 수 있다. 포토리소그래피 공정은 박막 증착, 포토 레지스트 도포 공정, 포토 마스크 정렬, 노광, 현상, 식각 및 스트립(strip) 공정 등 일련의 공정을 차례로 실시하여 박막을 원하는 형상으로 패터닝한다.

도 2a를 참조하면, 본 발명은 기판(SUBS) 상에 게이트 금속을 증착하고 포토 리소그래피 공정을 이용하여 게이트 금속을 부분적으로 식각하여 게이트 금속 패턴을 형성한다. 게이트 금속은 구리(Cu), 알루미늄계 합금, 몰리브덴(Mo), 몰리 티탄(MoTi) 중 어느 하나일 수 있고 이에 한정되지 않는다. 게이트 금속 패턴은 TFT의 게이트와 일체화된 게이트 라인(GL)을 포함한다. 이어서, 게이트 절연막(GI)이 증착된다. 게이트 절연막(GI)은 게이트 금속 패턴을 덮는다. 게이트 절연막(GI)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)으로 형성될 수 있다.

본 발명은 게이트 절연막(GI) 상에 반도체를 증착한 후에 패터닝하여 TFT의 액티브 패턴(ACT)을 형성한 다음, 소스-드레인 금속을 증착한 후에 부분적으로 식각하여 소스-드레인 금속 패턴을 형성한다. 액티브 패턴과 소스-드레인 금속 패턴은 하프톤 마스크(half-tone mask)를 이용하여 하나의 포토리소그래피 공정에서 동시에 형성될 수 있다. 소스-드레인 금속은 구리(Cu), 몰리브덴(Mo), 몰리 티탄(MoTi) 중 어느 하나로 형성될 수 있으나 이에 한정되지 않는다. 소스-드레인 금속 패턴은 TFT의 드레인이 일체화된 데이터 라인(DL), TFT의 소스 등을 포함한다. 이어서, 본 발명은 소스-드레인 금속 패턴을 덮도록 게이트 절연막(GI) 상에 제1 무기 절연막(PAS1)을 형성한다. 제1 무기 절연막(PAS1)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)으로 형성될 수 있다.

이어서, 본 발명은 제1 무기 절연막(PAS1) 상에 유기 보호막(PAC)을 도포하고, 그 유기 보호막(PAC)을 식각하여 홀을 형성한다. 유기 보호막(PAC)의 홀은 콘택홀(HOLE) 위치에서 제1 무기 절연막(PAS1)을 노출한다. 유기 보호막(PAC)은 포토 아크릴(Photo-acryl)로 형성될 수 있다.

도 2b를 참조하면, 본 발명은 기판(SUBS) 상에 투명 전극 재료를 증착하고 그 투명 전극 재료를 식각하여 공통 전극(COM)을 형성한다. 투명 전극 재료는 ITO(Indium-Tin Oxide)로 선택될 수 있다. 공통 전극(COM)은 콘택홀(HOLE) 내에서 유기 보호막(PAC)의 테이퍼(taper) 면을 따라 아래로 구부러진 베리어(COMa)를 포함한다. 베리어(COMa)는 콘택홀(HOLE)에서 유기 보호막(PAC)을 덮어 후술하는 제2 무기 보호막(PAS2)의 식각 공정에서 유기 보호막(PAC)을 보호하여 유기 보호막(PAC)의 손상을 방지한다. 베리어(COMa)에는 제1 무기 보호막(PAS1)을 노출하는 홀이 형성된다.

도 2c 및 도 2d를 참조하면, 본 발명은 공통 전극(COM)을 덮도록 제2 무기 보호막(PAS2)을 증착한 후에 제2 무기 보호막(PAS2)과 제1 무기 보호막(PAS1)을 건식 식각한다. 건식 식각 가스는 콘택홀(HOLE)에서 베리어(COMa)를 관통하는 홀을 통해 제1 무기 보호막(PAS1)을 식각하여 TFT의 드레인을 노출한다. 이 식각 공정에서 베리어(COMa)는 무기 절연막 재료에 비하여 식각비(etch ratio)가 낮은 투명 전극 재료로 형성되어 있기 때문에 거의 식각되지 않는다. 따라서, 제1 및 제2 무기 절연막(PAS1, PAS2)의 식각 공정 후에 콘택홀(HOLE) 내에서 TFT의 소스(S)가 노출되고 베리어(COMa)가 노출된다.

본 발명은 도 2e와 같이 투명 전극 재료에 대하여 식각비가 높은 식각액(etchant)으로 투명 전극 재료를 습식 식각하여 콘택홀(HOLE) 내에 노출된 베리어(COMa)를 제거한 후, 유기 보호막(PAC)을 덮는 제2 무기 보호막(PAS2)을 증착하고 식각하여 콘택홀(HOLE)에서 제2 무기 보호막(PAC)에 홀을 형성한다. 제2 무기 절연막(PAS2)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)으로 형성될 수 있다. 제2 무기 보호막(PAC)은 콘택홀 내에서 베리어(COMa)를 덮어 베리어(COMa)와 후 공정에서 형성되는 픽셀 전극(PXL)의 합선(short circuit)을 방지한다. 이어서, 본 발명은 제2 무기 보호막(PAS2)을 덮도록 투명 전극 재료를 증착한 후, 그 투명 전극 재료를 식각하여 픽셀 전극(PXL)을 형성한다. 투명 전극 재료는 ITO로 선택될 수 있다. 픽셀 전극(PXL)은 콘택홀(HOLE) 내에서 TFT의 소스(S)에 접촉한다.

도 3은 도 1에 도시된 픽셀 구조에서 콘택홀(HOLE)을 확대한 평면도이다.

도 3을 참조하면, 콘택홀(HOLE)은 제1 무기 보호막(PAS1)을 관통하는 제1 홀, 유기 보호막(PAC)을 관통하는 제2 홀(PH), 제2 무기 보호막(PAS2)을 관통하는 제3 홀(SH), 및 베리어(COMa)를 관통하는 제4 홀(CH)을 포함한다. 제1 내지 제4 홀들은 중첩되어 TFT의 소스(S)를 노출한다.

제2 무기 보호막(PAS2)의 식각 공정에서 콘택홀(HOLE) 내의 베리어(COMa)는 건식 식각 가스로부터 유기 보호막(COM)을 보호한다. 콘택홀(HOLE)에서 유기 보호막(PAC)의 홀(PH)과 제2 무기 보호막의 홀(SH) 간의 중첩 마진(Overlap Margin)을 최소화하여도 유기 보호막(PAC)의 식각을 최소화할 수 있다. 그 결과, 콘택홀(HOLE) 내에서 유기 보호막(PAC)의 홀 크기를 제2 무기 보호막(SH)의 홀 크기 이하로 작게 형성하여도 픽셀 전극(PXL)과 TFT의 소스(S)의 콘택 불량을 방지할 수 있다. 유기 보호막(PAC)의 홀 크기가 작아지면 픽셀의 투과율이 높아진다. 특히, 픽셀의 세로 방향과 같은 y축 방향에서 유기 보호막(PAC)의 길이가 작아지면 시청자가 느끼는 픽셀의 투과율이 더 향상된다.

도 4는 도 3에서 선 "Ⅱ-Ⅱ'"를 따라 절취하여 y 축 방향에서 바라 본 콘택홀의 단면 구조를 보여 주는 단면도이다. 도 5는 도 3에서 선 "Ⅲ-Ⅲ'"를 따라 절취하여 x 축 방향에서 바라 본 콘택홀의 단면 구조를 보여 주는 단면도이다.

도 4를 참조하면, 픽셀의 세로 방향과 같은 y축 방향에서 볼 때 제2 홀(PH)은 제3 홀(SH) 보다 작다. 도 4의 점선 원에서, 베리어(COMa)는 유기 보호막(PAC)을 덮어 유기 보호막(PAC)의 식각을 방지한다. 점선 원에서, 제2 무기 보호막(PAS2)은 베리어(COMa)를 덮어 픽셀 전극(PXL)과 공통 전극(COM)이 합선되는 것을 방지한다.

도 5를 참조하면, 픽셀의 가로 방향과 같은 x축 방향에서 볼 때 제4 홀(CH)을 제2 홀(PH) 보다 크게 형성하여 콘택홀(HOLE) 내에서 제2 무기 보호막(PAS2)의 테이퍼(taper)를 적절한 기울기로 형성함으로써 픽셀 전극(PXL)과 TFT의 소스(S) 간의 접촉을 안정화한다. x축 방향에서 볼 때 제2 홀(PH)은 제3 홀(CH) 보다 크고 제4 홀(CH) 보다 작다.

콘택홀(HOLE) 내에서 유기 보호막(PAC)을 보호하는 베리어(COMa)를 형성하지 않는 예를 비교예라 할 때, 비교예는 TFT의 소스(S)와 픽셀 전극(PXL)을 접촉하기 위하여 유기 보호막(PAC)의 홀(PH) 내에 제2 무기 보호막(PAS2)의 홀(SH)을 형성하여야 한다. 비교예에서, 유기 보호막(PAC)의 크기를 줄이면 제2 무기 보호막(PAS2)의 건식 식각을 진행할 때 유기 보호막(PAC)의 홀(PH) 주변부와 건식 식각 영역이 겹치게 되어 유기 보호막(PAC)도 식각되어 유기 보호막의 부산물이 얼룩 불량을 초래한다. 또한, 유기 보호막(PAC)과 무기 보호막(PAS1, PAS2)의 건식 식각비가 달라 무기 보호막(PAS1, PAS2)을 건식 식각할 때 콘택홀(HOLE)에서 유기 보호막(PAC)과 제1 무기 보호막(PAS1) 간의 경계에서 제1 무기 보호막(PAS1)이 오목하게 파여지는 언더 컷(Under cut) 현상이 발생하여 픽셀 전극(PXL)과 TFT의 소스(S) 간의 접촉 불량이 발생될 수 있다. 이 때문에 비교예는 콘택홀(HOLE) 내에서 유기 보호막(PAC)의 홀 크기를 작게 하기가 곤란하다. 본 발명의 픽셀과 비교예의 픽셀 간의 개구율을 시뮬레이션을 통해 계산한 결과, 비교예의 픽셀 투과율은 36.6%이고 본 발명의 픽셀 투과율은 40.3%이다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

SUBS : 기판 GI : 게이트 절연막
GL : 게이트 금속 패턴 ACT : 반도체 패턴
DL, S : 소스-드레인 금속 패턴 PAS1, PAS2 : 무기 보호막
PAC : 유기 보호막 COM, COMa : 공통 전극(베리어)
PXL : 픽셀 전극

Claims (6)

1. 게이트, 드레인, 및 소스를 포함하는 박막트랜지스터; 및
   상기 박막트랜지스터를 덮는 제1 무기 보호막;
   상기 제1 무기 보호막을 덮는 유기 보호막;
   상기 유기 보호막 상에 형성된 공통 전극;
   상기 공통 전극을 덮도록 상기 유기 보호막 상에 형성된 제2 무기 보호막; 및
   상기 제2 무기막 상에 형성되는 픽셀의 픽셀 전극을 포함하고,
   상기 픽셀 전극은 상기 제1 무기 보호막, 상기 유기 보호막, 상기 공통 전극 및 상기 제2 무기 보호막을 관통하는 콘택홀을 통해 상기 TFT의 소스에 접촉되고,
   상기 공통 전극은 상기 콘택홀 내에서 상기 유기 보호막을 덮는 베리어를 포함하는 표시장치.
2. 제 1 항에 있어서,
   상기 콘택홀은 상기 제1 무기 보호막을 관통하는 제1 홀, 상기 유기 보호막을 관통하는 제2 홀, 상기 베리어를 관통하는 제3 홀, 및 상기 제2 무기 보호막을 관통하는 제4 홀을 포함하여 상기 박막트랜지스터의 소스를 노출하고,
   상기 베리어가 상기 제2 홀에서 상기 유기 보호막의 테이퍼 면을 따라 아래로 구부러진 표시장치.
3. 제 1 항에 있어서,
   상기 픽셀의 세로 방향에서 볼 때 상기 제2 홀이 상기 제3 홀 보다 작고,
   상기 픽셀의 가로 방향에서 볼 때 상기 제2 홀이 제3 홀 보다 큰 표시장치.
4. 기판 상에 게이트 라인과 박막트랜지스터의 게이트를 포함하는 게이트 금속 패턴을 형성하는 단계;
   상기 게이트 금속 패턴을 덮는 게이트 절연막을 형성하는 단계;
   상기 게이트 절연막 상에 상기 박막트랜지스터의 반도체 패턴을 형성하는 단계;
   상기 게이트 절연막 상에 상기 게이트 라인과 직교되는 데이터 라인과, 상기 박막트랜지스터의 소스 및 드레인을 포함하는 소스-드레인 금속 패턴을 상기 게이트 절연막 상에 형성하는 단계;
   상기 게이트 절연막 상에 상기 소스-드레인 금속 패턴을 덮는 제1 무기 절연막을 형성하는 단계;
   상기 제1 무기 절연막 상에 유기 보호막을 형성하고 콘택홀 내에서 상기 유기 보호막을 식각하여 상기 제1 무기 절연막을 노출하는 단계;
   상기 콘택홀 내에서 베리어가 형성되도록 상기 베리어와 연결된 공통 전극을 상기 유기 보호막 상에 형성하고, 상기 콘택홀 내에서 상기 베리어를 식각하여 상기 제1 무기 절연막을 노출하는 단계;
   상기 베리어와 상기 공통 전극을 덮는 제2 무기 보호막을 형성하고, 상기 콘택홀 내에서 상기 제2 무기 보호막과 상기 제1 무기 절연막을 식각하여 상기 박막트랜지스터의 소스를 노출하는 단계; 및
   상기 무기 절연막 상에 픽셀 전극을 형성하고 상기 콘택홀을 통해 상기 픽셀 전극이 상기 박막트랜지스터의 소스에 접촉되게 하는 단계를 포함하는 표시장치의 제조 방법.
5. 제 4 항에 있어서,
   상기 콘택홀은 상기 제1 무기 보호막을 관통하는 제1 홀, 상기 유기 보호막을 관통하는 제2 홀, 상기 베리어를 관통하는 제3 홀, 및 상기 제2 무기 보호막을 관통하는 제4 홀을 포함하여 상기 박막트랜지스터의 소스를 노출하고,
   상기 베리어가 상기 제2 홀에서 상기 유기 보호막의 테이퍼 면을 따라 아래로 구부러진 표시장치의 제조 방법.
6. 제 5 항에 있어서,
   상기 픽셀의 세로 방향에서 볼 때 상기 제2 홀이 상기 제3 홀 보다 작고,
   상기 픽셀의 가로 방향에서 볼 때 상기 제2 홀이 제3 홀 보다 큰 표시장치의 제조 방법.
   

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