KR20180020285A - 안티퓨즈 프로그래밍 전압의 제어된 수정 - Google Patents
안티퓨즈 프로그래밍 전압의 제어된 수정 Download PDFInfo
- Publication number
- KR20180020285A KR20180020285A KR1020187002225A KR20187002225A KR20180020285A KR 20180020285 A KR20180020285 A KR 20180020285A KR 1020187002225 A KR1020187002225 A KR 1020187002225A KR 20187002225 A KR20187002225 A KR 20187002225A KR 20180020285 A KR20180020285 A KR 20180020285A
- Authority
- KR
- South Korea
- Prior art keywords
- gate
- fuse
- gate dielectric
- circuit
- channel
- Prior art date
Links
- 230000004048 modification Effects 0.000 title abstract 2
- 238000012986 modification Methods 0.000 title abstract 2
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 229910052751 metal Inorganic materials 0.000 claims description 51
- 239000002184 metal Substances 0.000 claims description 51
- 238000000034 method Methods 0.000 claims description 45
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 30
- 229920005591 polysilicon Polymers 0.000 claims description 30
- 238000002513 implantation Methods 0.000 claims description 26
- 239000000463 material Substances 0.000 claims description 25
- 239000007943 implant Substances 0.000 claims description 22
- 229910044991 metal oxide Inorganic materials 0.000 claims description 21
- 150000004706 metal oxides Chemical class 0.000 claims description 21
- 230000015556 catabolic process Effects 0.000 claims description 20
- 239000012535 impurity Substances 0.000 claims description 11
- 238000000151 deposition Methods 0.000 claims description 8
- 230000002829 reductive effect Effects 0.000 claims description 6
- 238000005468 ion implantation Methods 0.000 claims description 4
- 238000007654 immersion Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 42
- 230000008569 process Effects 0.000 description 29
- 238000004519 manufacturing process Methods 0.000 description 15
- 238000004891 communication Methods 0.000 description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000003491 array Methods 0.000 description 5
- 238000013461 design Methods 0.000 description 5
- 238000002347 injection Methods 0.000 description 5
- 239000007924 injection Substances 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 230000000873 masking effect Effects 0.000 description 5
- 150000002739 metals Chemical class 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 239000003989 dielectric material Substances 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 235000012431 wafers Nutrition 0.000 description 3
- 229910052786 argon Inorganic materials 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 101100521334 Mus musculus Prom1 gene Proteins 0.000 description 1
- 206010039424 Salivary hypersecretion Diseases 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005670 electromagnetic radiation Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000002427 irreversible effect Effects 0.000 description 1
- 150000002605 large molecules Chemical class 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 229920002521 macromolecule Polymers 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000012811 non-conductive material Substances 0.000 description 1
- 230000036961 partial effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 208000026451 salivation Diseases 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000003826 tablet Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
-
- H01L27/11206—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
- H10B20/25—One-time programmable ROM [OTPROM] devices, e.g. using electrically-fusible links
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
안티퓨즈 프로그래밍 전압의 제어된 수정이 설명된다. 한 예에서, 안티퓨즈 회로가, 안티퓨즈 회로의 게이트 영역을 포함하여, 기판 상에 형성된다. 분자가 게이트 영역의 구조를 손상시키기 위해 게이트 영역 내로 주입된다. 전극들이 안티퓨즈 회로를 다른 소자들에 접속시키기 위해 게이트 영역들 위에 형성된다.
Description
본 설명은 반도체 전자 장치들 내의 안티퓨즈 회로들 및 특히 이러한 회로의 프로그래밍 전압을 수정하는 것에 관한 것이다.
금속 퓨즈 및 안티퓨즈 요소들이 광범위한 상이한 전자 디바이스들을 위해 사용된다. 한가지 일반적인 사용은 비휘발성 메모리 어레이들에서이다. 그것들은 또한 파라미터를 설정하고 값들을 등록하고 또는 나중에 변경되지 않을 코드들, 일련 번호들, 암호화 키들 및 다른 값들을 설정하기 위해 프로세서들에서 사용된다. 퓨즈 및 안티퓨즈 요소들은, 다른 것들 중에서, 바이폴라, FinFET, 및 CMOS(Complementary Metal Oxide Semiconductor) 디바이스 기술들에서 사용된다.
한 예로서, PROM(programmable read-only memory) 및 OTPROM(one-time programmable read-only memory)과 같은 프로그래머블 메모리 디바이스들은 전형적으로 메모리 회로 내에서 (퓨즈를 통해) 링크들을 파괴하거나 (안티퓨즈를 통해) 링크들을 생성함으로써 프로그램된다. PROM들에서, 예를 들어, 각각의 메모리 위치 또는 비트셀은 퓨즈 및/또는 안티퓨즈를 포함하고, 2개 중 하나를 트리거함으로써 프로그램된다. 프로그래밍은 보통 메모리 디바이스의 제조 후에, 그리고 특정한 최종 사용 또는 응용을 염두에 두고 행해진다. 종래의 비트셀 프로그래밍이 수행된 후에, 그것은 일반적으로 돌이킬 수 없다.
퓨즈 링크들은 보통 적절한 라인 상에 비정상적으로 높은 전류를 인가함으로써 개방-회로되거나 "블로우될(blown)" 수 있는 저항성 퓨즈 요소들로 구현된다. 다른 한편으로, 안티퓨즈 링크들은 전형적으로 2개의 도전 층들 또는 단자들 사이의 (실리콘 이산화물과 같은) 비도전 재료의 얇은 배리어 층으로 구현된다. 충분히 높은 전압이 단자들 양단에 인가될 때, 실리콘 이산화물은 손상되어 2개의 단자 사이에 저 저항 도전 경로가 있도록 배리어가 제거된다.
실시예들이 유사 참조 번호들이 유사 요소들을 참조하는 첨부 도면에 제한으로서가 아니라 예로서 도시된다.
도 1은 실시예에 따른 안티퓨즈 비트 셀 메모리 어레이의 부분의 회로도이다.
도 2-12는 실시예에 따른 수정된 프로그래밍 전압을 갖는 안티퓨즈 디바이스에 대한 제조 스테이지들의 제1 시퀀스의 측단면도들이다.
도 13-19는 실시예에 따른 수정된 프로그래밍 전압을 갖는 안티퓨즈 디바이스에 대한 제조 스테이지들의 제2 시퀀스의 측단면도들이다.
도 20은 실시예에 따른 테스트된 반도체 다이를 포함하는 컴퓨팅 디바이스의 블록도이다.
도 1은 실시예에 따른 안티퓨즈 비트 셀 메모리 어레이의 부분의 회로도이다.
도 2-12는 실시예에 따른 수정된 프로그래밍 전압을 갖는 안티퓨즈 디바이스에 대한 제조 스테이지들의 제1 시퀀스의 측단면도들이다.
도 13-19는 실시예에 따른 수정된 프로그래밍 전압을 갖는 안티퓨즈 디바이스에 대한 제조 스테이지들의 제2 시퀀스의 측단면도들이다.
도 20은 실시예에 따른 테스트된 반도체 다이를 포함하는 컴퓨팅 디바이스의 블록도이다.
안티퓨즈 기술의 한가지 사용은 원타임 프로그래머블(one-time-programmable)(OTP) 메모리 어레이들을 위한 것이다. 이들은 폴리실리콘 퓨즈들, 금속 퓨즈들, 및 산화물 안티퓨즈들을 사용하여 전형적으로 구성된다. 폴리실리콘 및 금속 퓨즈 어레이들은 부분적으로 요소를 퓨즈하는 데 요구되는 큰 전류로 인해, 산화물 안티퓨즈 어레이들보다 큰 풋프린트들을 통상적으로 갖는다. 산화물 안티퓨즈들은 퓨징 요소를 형성하기 위한 도전 전극들 사이의 산화물 층에 의존한다. 산화물 층은 MOS 디바이스 내의 게이트 산화물일 수 있다. 전극들은 게이트 및 실리콘 기판일 수 있다. MOS 안티퓨즈 요소를 위해, 확산 층이 소스 및 드레인 영역들을 위해 사용되고, 게이트가 확산 층의 상부 위에 형성되고 산화물 층에 의해 확산 층과 절연된다. 프로그래밍 전압은 산화물 절연 층을 브레이크 다운한다.
구동기 회로가 안티퓨즈 회로를 프로그램하기 위해 사용된다. 프로그래밍 전압이 높을수록, 구동기 회로는 커지고 비용이 더 많이 들 수 있다. 많은 안티퓨즈 회로들이 있으면, 프로그래밍의 용이성이 안티퓨즈 회로 설계에 중요한 인자이다. 안티퓨즈 프로그래밍 전압이 낮을수록 회로 설계가 간단해지고, 제조 비용이 낮아지고, 사용 시 부수적인 손상이 감소되고, 또한 필드 내 프로그래밍이 가능해질 수 있다. 회로의 나머지에서 사용된 디바이스들에 비해 안티퓨즈 요소들의 산화물 브레이크다운 전압을 낮출 수 있다는 것은 또한 회로 설계를 간단히 하고, 제조 비용을 낮추고 전체적인 회로의 신뢰성을 증가시키는 데 도움을 준다.
안티퓨즈 회로의 프로그래밍 전압은 게이트 산화물 브레이크다운 전압에 의존한다. 상이한 회로 기술들은 상이한 전압들을 요구할 수 있다. 금속 게이트 및 하이 K 금속 산화물 안티퓨즈 회로들은 전형적으로 동일한 기술 노드 발생을 위한 게이트 유전체로서 실리콘 이산화물을 사용하는 폴리실리콘 게이트들보다 높은 전압을 요구한다.
여기에 설명된 바와 같이, 주입 공정이 하이 K 금속 게이트 산화물, 통상의 게이트 산화물, 또는 기타 게이트 유전체 재료에 대한 게이트 유전체 브레이크다운 전압을 낮추기 위해 사용될 수 있다. 주입이 퓨즈 요소의 하이 K 금속 게이트 산화물에만 영향을 주도록 마스크된 디바이스의 다른 영역들에 주입이 적용될 수 있다. 이것은 비용이 덜 들고 덜 복잡한 더 낮은 전압 안티퓨즈 프로그래밍 회로를 제공한다.
하이 K 금속 게이트 산화물을 통해 그리고 그 안으로 무거운 분자들을 주입함으로써 안티퓨즈 회로들 상의 브레이크다운 전압이 낮아진다. 마스킹 층은 회로의 다른 요소들을 보호하기 위해 사용될 수 있다. 이 방식으로, 안티퓨즈 요소들은 더 낮은 브레이크다운 전압을 갖고 보호된 주변의 정상 하이 K 금속 게이트들은 영향받지 않는다. 이 주입은 하이 K 게이트 산화물 또는 안티퓨즈 회로의 기본 구조를 변경하는 것보다 제어하기가 더 간단하고 더 쉽다.
도 1은 안티퓨즈 회로 어레이(102)의 부분의 간소화된 도면이다. 어레이는 그 중 대부분이 종래의 설계들을 사용하여 제조된, 많은 디바이스들을 포함한다. 안티퓨즈 기능들에 관련한 디바이스들 중 일부는 높은 전압을 처리하기 위해 두꺼운 게이트 산화물(120)을 갖는 게이트들(두꺼운 게이트들)로 제조된다. 이들 디바이스는 특별히 두꺼운 게이트 디바이스들 그래픽 범례(120)로 표시된 것과 같이 도면에서 상이하게 도시된다. 예시된 예에서, 어레이는 32개의 안티퓨즈 셀들(104-31 내지 104-0)을 갖지만, 단지 2개의 셀만이 도시된다. 도시한 것보다 많거나 적은 수의 셀들이 있을 수 있다. 어레이는 안티퓨즈 셀들을 위해 특별히 다이의 일부일 수 있고 또는 어레이는 또 하나의 시스템 내로 통합될 수 있다. 각각의 셀(104)은 안티퓨즈 스위치(106-31... 106-0) 및 고 전압 퓨즈 신호 구동기(108-31... 108-0)를 갖는다. 적절한 퓨즈 신호를 수신할 때, 구동기(108)는 안티퓨즈 셀을 프로그램하기 위해 안티퓨즈 스위치(106)의 게이트를 통해 높은 전압을 구동시킨다. 일부 안티퓨즈 셀들을 프로그램하고 다른 것들은 프로그램하지 않음으로써 0들과 1들의 시퀀스가 식별 번호들, 암호화 키들, 동작 파라미터들 및 다른 값들을 저장하기 위해 어레이에 걸쳐 프로그램될 수 있다.
어레이의 셀들은 어레이의 각각의 행에 대해 행 라인 선택기(110-31... 110-0)를 그리고 어레이의 각각의 열에 대해 열 라인 선택기(114-31... 114-0)를 사용하는 프로그래밍을 위해 액세스된다. 각각의 행 선택기(110)는 적절한 셀(104)에 선택된 라인 상의 고 전압을 보내기 위해 고 전압 라인 구동기(112-31... 112-0)에 결합된다. 행 선택(110)과 열 선택(114)을 조합하여, 어레이의 단일 셀(104)이 프로그래밍을 위해 선택될 수 있다. 도시한 바와 같이, 행 선택기들은 각각의 셀의 퓨즈 전압 구동기의 소스에 결합되고 열 선택기들은 각각의 셀의 퓨즈 구동기의 게이트에 결합된다. 고 전압이 소스에 인가되고 게이트가 개방될 때, 고 전압은 회로를 프로그램하기 위해 안티퓨즈 스위치(106)의 게이트 산화물을 통해 구동된다.
구동기 회로들이 고 전압에서 동작하지만, 시스템의 나머지는 Vcc 또는 Vss 전압(118-31... 118-0) 상에서 동작한다. 이 전압은 셀 내로 프로그램된 전압을 판독하기 위해 안티퓨즈 셀들(106)의 게이트들 및 소스들에 인가된다. 고 전압 회로는 안티퓨즈 프로그래밍의 모두를 위해 사용되고 이것은 각각의 셀에서 그리고 또한 각각의 행에 대한 행 선택 시에 디바이스들을 사용한다. 프로그래밍 전압이 높을수록, 프로그래밍을 위해 필요한 고 전압을 처리할 수 있는 회로에 대한 요건이 높아진다. 보다 높은 전압들은 회로 설계를 위해 보다 높은 비용 및 보다 높은 복잡성을 필요로 한다. 안티퓨즈 프로그래밍 전압을 낮추면 이들 비용들이 감소된다.
도 2-12는 낮아진 프로그래밍 전압을 갖는 안티퓨즈 회로의 제조를 위한 제조 시퀀스에서 공정 스테이지들의 시퀀스의 측단면도들이다. 도 2는 더 낮은 프로그래밍 전압을 갖는 안티퓨즈 회로의 제조를 위한 제1 제조 시퀀스의 공정 스테이지의 제1 측단면도이다. 초기에 기판(202)이 사용된다. 기판은 많은 다이들이 형성되는 실리콘 웨이퍼일 수 있고 또는 기판은 상이한 크기를 가질 수 있고 상이한 재료로 형성될 수 있다. 도시된 예에서, 2개의 트랜지스터가 제조 스테이지들을 도시하기 위해 예로서 기판 내에 형성된다. 전형적으로 트랜지스터들의 어레이가 판독, 기입, 및 프로그래밍 회로들과 함께 동일한 기판 내에 형성될 것이다. 추가의 논리 및 메모리 회로들이 또한 기판 내에 형성될 수 있다.
도 3은 n-웰(204)이 한 측 상에 형성된 후의 도 2의 기판(202)을 도시한다. n형 MOS 트랜지스터 또는 NMOS 트랜지스터가 이 측인 우측 상에 형성될 것이고, PMOS 트랜지스터가 좌측 상에 형성될 것이다. 기판의 재료는 좌측 트랜지스터를 위해 p-웰을 형성한다. 여기서 설명된 공정은 정상 MOS 디바이스 형성과 상이하다는 점에 주목한다. 정상적으로 통상의 CMOS 회로를 위해 PMOS 트랜지스터는 n-웰 내에 형성될 것이고 NMOS 트랜지스터는 p-웰 내에 형성될 것이고 이 공정은 또한 안티퓨즈 요소 형성을 위해서도 또한 사용될 수 있다.
도 4는 n-웰의 양 측 상의 얕은 트렌치 분리(STI) 영역들(206)의 추가를 도시한다. 제3 STI 영역(206)이 p-웰에 대한 경계들을 정하기 위해 n-웰의 좌측 상에 형성된다. 이들 영역은 포토리소그래피를 사용하여, 예를 들어, 일부 영역들을 마스크하고, 노출된 영역들 내의 재료들을 제거, 퇴적 또는 주입한 다음에 포토레지스트 마스크를 제거함으로써 추가될 수 있다.
도 5는 기판 위에 퇴적된 통상의 게이트 산화물(예를 들어, SiO2 및 변형들)(208) 및 다음에 게이트 산화물 위에 퇴적된 폴리실리콘(210)의 층을 갖는 기판(202)을 도시한다. 폴리실리콘 층은 예를 들어, 하이 k 금속 게이트 산화물들 및 금속 게이트들이 나중에 되는 층들만이 남도록 드라이 에칭을 사용하여 패터닝된다. 질화물 스페이서(212)가 다음에 S/D(소스/드레인) 주입들이 되는 위치들 바로 옆의 통상의 산화물을 갖는 각각의 폴리실리콘 게이트 주위에 형성된다.
도 6은 PMOS 게이트 산화물의 양측들 및 스페이서들 상에 주입에 의해 소스 및 드레인 영역들(216)을 형성한 후의 기판(202)을 도시한다. 이 공정 중에 NMOS 영역들은 모두 주입 마스크로 덮혀진다. 도 6에 도시한 스테이지에서, 새로운 주입 마스크(214)가 PMOS 영역들을 덮기 위해 형성되고 패턴되었다.
주입(220)은 다음에 NMOS 디바이스를 위한 소스 및 드레인 영역들(224)을 형성하기 위해 노출된 NMOS 영역들에 도포된다. PMOS 영역들과 같이 이들은 다른 영역들을 마스크하고 다음에 적절한 도펀트를 주입함으로써 형성된다. 구조는 다음에 PMOS를 위한 S/D 영역들 위에 도전성 S/D 접촉 영역들(216)을 그리고 NMOS의 S/D 위에 접촉 영역들(224)을 형성하기 위해 어닐링되었다. 살리시데이션 영역들(salicidation areas)(218 및 222)은 216 및 224의 S/D 영역들의 상부 위에 소스 및 드레인 주입들을 완료하기 위해 선택적으로 형성된다.
도 7은 전체 구조 위에 퇴적된 ILD(층간 유전체)층(230)을 도시한다. 이 층은 다음에 폴리실리콘(210)의 상부를 노출시키도록 연마된다. 도 8에서, 폴리실리콘(210) 및 산화물(208)은 게이트 영역들로부터 제거된다. 이들은 S/D 영역들의 형성에 사용되었고 도 6의 주입 공정을 위해 최적화되지만 나중에 사용되지 않는다. 도시된 예에서, 폴리실리콘 게이트 및 통상의 산화물 층들은 도핑 공정들 동안 게이트 아래의 채널 영역들을 보호하는 것뿐만 아니라, 다음의 공정 단계들 동안 금속 게이트 위치를 정하는 역할을 하였다. ILD(230)는 구조의 나머지 위에 남는다. ILD는 SiO2 또는 상이한 도펀트들 또는 질화물들을 갖는 그것의 변형들일 수 있다.
도 9에서, 하이 k 금속 산화물 층(232)은 전체 구조 위에 퇴적된 블랭킷이다. 이것은 도 10의 큰 분자 주입(234)을 위한 구조를 준비한다. 안티퓨즈 디바이스들 외부의 영역들은 단지 안티퓨즈 요소들만이 주입(234)에 대해 노출되도록 포토 레지스트와 같은 보호 층으로 덮힌다. 도 10에서, 디바이스는 다음에 무거운 이온 또는 분자로 주입된다(234). 한 예에서 SiF4가 주입 분자로서 사용된다. 그러나 아르곤 또는 질소와 같은 다양한 다른 재료들이 대신에 사용될 수 있다. 채널 재료는 Si, Ge, Ⅱ-Ⅴ 또는 기타 반도체 재료들로 형성될 수 있다. 이 주입은 하부에 있는 구조를 손상시킴으로써 안티퓨즈 회로에 대한 프로그래밍 전압을 수정한다. 프로그래밍 전압은 주입 전보다 낮고 프로그래밍 구동기들이 더 낮은 비용으로 만들어지고 더 낮은 전력으로 동작되게 한다.
주입 공정은 존재한다면, 게이트 금속 산화물(232)을 관통하고, 금속 게이트들을 손상시키기에 충분한 에너지를 제공한다. 이 경우에, 궁극적인 안티퓨즈 회로들의 게이트 영역들은 스페이서들 사이에 퇴적된 하이 k 금속 산화물(232)에 의해 정해진다. 주입 입자들의 운동량(질량 곱하기 속도)은 행해지는 손상의 양을 결정한다. 입자들은 그들이 상부 보호 ILD 층(230)에 의해 보호된 영역들을 상당히 관통할 수 없도록 구동된다. 결과적으로, 게이트들만이 손상된다. 게이트들은 낮은 브레이크다운 전압을 가지면서도 여전히 동작하기에 충분히 손상된다.
도시된 예에서, 금속 게이트 산화물들(232)이 주입(234)에 직접 노출된다. 앞서 도포된 폴리실리콘(210)은 제거되었다. 그러나, 이것은 반드시 요구되지 않는다. 폴리실리콘 또는 또 하나의 재료는 주입 공정의 영향을 추가적으로 제어하기 위해 사용될 수 있다. 온도, 에너지, 분자 선택 및 다른 인자들이 주입의 영향을 제어하기 위해 사용될 수 있다. 이들 제어 인자는 또한 주입의 영향을 보다 정밀하게 제어하기 위해 게이트 내의 추가 층(도시되지 않음) 및 이러한 게이트의 두께 및 유형과 조합될 수 있다. 설명된 주입 공정에는 프로그래밍 전압을 감소시키기 위해 하이 K 금속 게이트가 효과적이다. 그러나, 이것은 또한 위에 언급된 바와 같이 다른 유형들의 게이트들에 적용될 수 있다.
무거운 이온 주입이 상이한 방식들로 수행될 수 있다. 플라즈마 액침 이온 주입 시스템이 이온들을 정전기적으로 하전된 웨이퍼 내로 구동시키기 위해 4-6keV에서 SiF4와 함께 사용될 수 있다. 이것 다음에 900℃ 이상의 온도에서의 수분 동안의 짧은 고온 어닐링이 이어질 수 있다.
도 11에서, 게이트들이 형성된다. 주입 공정(234) 후에, 새로운 금속 게이트 재료들(242, 246)이 2개의 유형의 트랜지스터들에 적용된다. 상이한 일함수들을 갖는 상이한 금속들이 n형 및 p형 트랜지스터들을 위해 사용될 수 있다. 이들은 먼저 한 유형의 게이트를 제외하고 모두를 마스크하고, 원하는 재료를 퇴적한 다음에, 다른 유형의 게이트를 제외하고 모두를 마스크하고 다른 원하는 재료를 퇴적함으로써 수행될 수 있다. 이 방식으로 상이한 재료들이 퇴적될 수 있다. 또한, 새로운 금속 게이트 접점들(244, 246)이 게이트 유전체들 위에 도포된다. 게이트 금속 층들 및 하이 k 금속 산화물 층이 다음에 과잉 금속들을 제거하기 위해 연마되어 금속 게이트들 내부에만 그들을 남긴다.
도 12에서, 층간 유전체 층(250)이 전체 구조 위에 형성된 다음에 연마된다. 전극들(252)은 S/D 접점들 위에 형성될 수 있고 전극들(254)은 게이트 접점들 위에 형성될 수 있다. 이들은 예를 들어, ILD를 통하는 드라이 에칭 이후에, 에칭된 영역들의 금속 퇴적과, 그 다음에 과잉 금속을 제거하기 위한 연마를 사용하여 형성될 수 있다. 전극들은 나중에 안티퓨즈 회로를 프로그램하기 위한 브레이크다운 전압을 공급하기 위해 사용될 수 있다. 도 12는 도 1의 어레이에서 사용하기에 적합한 완성된 n형 및 p형 안티퓨즈 트랜지스터를 도시한다. 다중 어레이들을 형성하기 위해 많은 그러한 안티퓨즈 요소들이 있을 수 있다. 동일한 원리들이 트랜지스터들 이외의 다른 안티퓨즈 디바이스들을 만들기 위해 적용될 수 있다. 디바이스들은 분리를 위한 추가의 층들, 새로운 회로 디바이스들, 디바이스들 간의 접속들로 완성될 수 있다. 층간 유전체 층들 및 다양한 종류들의 커버들이 역시 다이 상에 형성될 다른 소자들 및 디바이스의 의도된 사용에 따라 적용될 수 있다. 게이트를 브레이크 다운하는 데 필요한 프로그래밍 전압(브레이크다운 전압)은 특정한 안티퓨즈 요소에 대한 게이트 산화물 브레이크다운 전압에 의해 결정된다. 금속 산화물 유전체를 갖는 하이 K 금속 게이트에 대해, 브레이크다운 전압은 SiO2 산화물 게이트에 대해서보다 전형적으로 높다. 동시에, 누설 전류는 하이 K 금속 게이트에서 낮다. 충분히 높은 전압이 게이트에 인가될 때, 높은 전계는 트랜지스터 채널 위의 게이트 산화물 층의 적어도 일부를 브레이크 다운하고 도전 경로가 게이트 전극과 하부 채널 사이에 산화물을 통해 형성되게 한다.
게이트 재료를 브레이크 스루하는 것에 부가하여, 게이트 재료의 일부가 채널 내로 전사될 수 있다. 이것은 부분적으로 게이트 금속을 브레이크 스루하는 방전에 의해 발생된 열에 의해 발생된다. 재료들 전사 및 열은 금속 게이트와 실리콘 기판을 함께 퓨즈하여 프로그램된 퓨즈 비트들의 게이트가 디바이스의 기판 또는 채널에 단락하게 할 수 있다.
게이트 산화물은 주입 공정에 의해 발생된 결함들에 의해 약화된다. 이물질들을 게이트 산화물 내로 주입하면 산화물 내에 결함들이 발생한다. 약화된 산화물은 더 낮은 브레이크다운 전압을 갖지만 그것은 여전히 브레이크다운 전에 낮은 누설 전류를 갖는다. 여기에 설명된 것과 같은 SiF4 주입은 브레이크다운 전압을 3분의 1만큼 감소시키기 위해 사용될 수 있다. 한 예로서, 브레이크다운 전압은 주입 동작을 사용하지 않는 경우 3V일 수 있고 주입 동작 후에는 2V일 수 있다. 얇은 금속 게이트 산화물 NMOS 및 PMOS 구조들을 유사한 결과들을 보인다.
도 2-12의 공정은 단지 예로서 도시된다. 주입은 다양한 상이한 재료들로부터 만들어진 다양한 상이한 구조들에 적용될 수 있다. 주입은 도시한 것 이외의 공정에서 상이한 시간들에서 행해질 수 있다. 주입 공정은 임의의 금속 또는 폴리실리콘 게이트 제조 공정에 및 다른 유형들의 안티퓨즈 회로들에 적용될 수 있다. 산화물 층들을 조정하고 주입 공정의 파라미터들을 조정함으로써, 프로그래밍 전압이 제어될 수 있다. 상이한 양들의 주입이 상이한 프로그래밍 전압들을 획득하기 위해 사용될 수 있다. 상이한 안티퓨즈 회로 구조들을 갖는 시스템에 대해, 주입 공정은 동일하거나 유사한 프로그래밍 전압으로 퓨즈할 상이한 유형들의 안티퓨즈 회로들을 조정하기 위해 사용될 수 있다. 대안적으로 유사한 안티퓨즈 회로들이 그들이 동일한 구조로도 상이한 프로그래밍 전압들을 갖도록 상이하게 주입될 수 있다. 제조 공정 예들이 실리콘 기판 상의 플래너 CMOS 디바이스들로서 제시된다. 그러나 주입 기술은 또한 FinFET 및 3D 트랜지스터 구조들과 같은 다른 유형들의 안티퓨즈 구조들에 적용될 수 있다. 일부 경우들에서, 주입은 분자들이 수직 배향을 갖는 게이트에 충돌하도록 웨이퍼의 상부에 대해 소정 각도로 구동될 수 있다.
도 13-19는 낮아진 프로그래밍 전압을 갖는 안티퓨즈 회로의 제조를 위한 제2 제조 시퀀스에서 공정 스테이지들의 대안적인 시퀀스의 측단면도들이다. 도 2-12에서 게이트는 마지막으로, 즉 소스 및 드레인 영역들이 형성된 후에 형성되었다. 도 13-19의 제2 제조 시퀀스에서, 게이트들은 먼저, 즉 소스 및 드레인 영역들이 형성되기 전에 형성된다.
도 13에서, 기판(302)이 사용된다. 기판은 실리콘, 또는 반도체 재료를 형성하기 위한 기타 적합한 재료일 수 있다. 도 14는 n-웰(304)이 한 측 상에 형성된 후의 도 13의 기판(302)을 도시한다. 임의 수의 웰들이 형성될 수 있고, 이 예에서 단지 하나의 웰이 우측 상에 n-웰용으로 그리고 좌측 트랜지스터를 위해 p-웰용으로 형성된다. 도 15는 2개의 웰들의 양 측 상의 얕은 트렌치 분리(STI) 영역들(306)의 추가를 도시한다. 그러므로 2개의 웰들의 각각의 측 상에 그리고 웰들 간에 공유된 1개로 3개의 STI 영역들(306)이 있다.
도 16은 구조의 전체 표면 위에 산화물 층(308)이 퇴적된 기판(302)을 도시한다. 이것은 통상의 산화물 또는 하이 k 금속 산화물일 수 있다. 금속 게이트들(310, 312)이 하이 k 금속 게이트 구조들을 위해 퇴적될 수 있다. 2개의 상이한 금속들이 2개의 상이한 일함수들을 갖는 것으로 사용될 수 있는데, 특정한 구현에 따라 하나는 n형 영역들용이고 다른 하나는 p형 영역들용이다. 금속들이 다음에 폴리실리콘 층(314) 내에 덮힌다. 통상의 산화물을 갖는 폴리실리콘 게이트에 대해, 폴리실리콘은 금속 층들이 없이 산화물 바로 위에 퇴적될 수 있다. 게이트 구조들은 마스크 층을 패터닝한 다음에 그 아래의 폴리 및 금속 층을 에칭 제거함으로써 형성될 수 있다. 이것은 폴리 및 금속 스택을, 존재한다면, 기판 상에 형성될 궁극적인 게이트들의 위치들 내에만 남긴다. 이것은 게이트 영역들을 덮는 게이트 산화물 및 다른 영역들 모두를 덮는 금속 산화물(또는 통상의 산화물)을 남긴다. 게이트 산화물은 존재한다면, 상이한 일함수 금속들, 및 폴리실리콘과 함께 게이트 영역들을 정한다. 게이트 영역들은 폴리실리콘(314) 아래에 폴리실리콘(314)을 포함하는 영역들이다.
도 17에서, 디바이스는 다음에 SiF4, 아르곤 및 질소와 같은 무거운 이온 또는 분자로 소정 각도로 주입된다(316). 이 주입 공정은 하나의 중요한 차이를 갖고 제1 제조 공정에 대해 설명된 것과 유사하다. 이 주입 공정은 그들 영역 내에서 특별히 브레이크다운 전압을 낮추기 위해 금속 게이트들(310, 312)의 모서리들을 주로 손상시킨다. 이것은 폴리실리콘 및 금속 층의 모서리들을 통해 무거운 이온들 또는 분자들의 침투를 가능하게 하는 각이 진 주입으로 인한 것이고 이 경우에 소정의 각도의 주입 이온들에 의해 침투하기에 충분히 얇다. 그것은 또한 게이트들 옆의 S/D 영역들 내에 및 게이트 아래의 채널 내에 불순물들을 남긴다. 도시된 예에서, 금속 게이트들의 중간에 있는 게이트 산화물은 추가의 폴리실리콘(314)으로 인해 주입(316)에 직접 노출되지 않는다. 폴리실리콘은 게이트 산화물 및 다른 게이트 층들에의 주입의 영향을 완화시킨다. 다른 층들이 또한 주입의 영향을 제어하기 위해 사용될 수 있다. 주입 공정 후에, 314의 모서리들에 있는 금속 게이트 산화물(또는 통상의 게이트 산화물) 재료들이 공정에 의해 변화되고 이제 더 낮은 브레이크다운 전압을 갖는다.
도 18에서, 베이스 산화물 층(308)이 게이트들 하부를 제외하고 구조의 모두로부터 제거된다. 베이스 산화물은 금속 게이트들(310, 312) 및 폴리실리콘에 의해 보호된다. 실리콘 질화물 스페이서들과 같은 스페이서들(320)은 각각의 게이트를 둘러싸도록 선택적으로 형성된다.
도 19는 NMOS 디바이스를 위한 소스 및 드레인 영역들(332)을 퇴적한 후의 기판(302)을 도시한다. 이들은 적합한 도펀트로 패터닝된 주입 동작(324)에 의해 형성된다. 마스크 층(322)은 다른 하나가 주입되는 동안 한 유형의 구조를 보호한다. 공정은 주입된 구조들 위의 마스크로 다른 디바이스들에 대해 반복된다. 금속 접촉 층들(334)이 디바이스들과의 외부 접속들을 가능하게 하기 위해 2개의 디바이스들의 소스 및 드레인 영역들을 어닐링함으로써 형성된다. 살리시데이션 영역들은 웰(304)의 양 측 상에 선택적으로 형성된다.
도 20은 유전체 산화물 또는 ILD와 같은 보호 층(326)이 기판의 전체 표면 위에 도포된 후에 평판한 표면으로 연마된 것을 도시한다. 비아들이 게이트들(314)까지 에칭될 수 있다. 전극들(330)은 다음에 비아들을 채움으로써 게이트 접점들 위에 형성될 수 있다. 추가의 전극들이 S/D 영역들(332) 위에 형성된다. 안티퓨즈 디바이스들이 완성된다. 그러나, 추가의 층들이 추가의 디바이스들, 라우팅, 재분배, 및 다른 기능들을 제공하기 위해 부가될 수 있다. 추가의 층간 유전체 층들 및 커버들이 또한 도포될 수 있다. 이들 디바이스는 도 12의 디바이스들이 사용될 수 있는 응용들 및 구성들 모두를 위해 사용될 수 있다.
도 21은 한 구현에 따른 컴퓨팅 디바이스(11)를 도시한다. 컴퓨팅 디바이스(11)는 보드(2)를 하우징한다. 보드(2)는 프로세서(4) 및 적어도 하나의 통신 칩(6)을 포함하지만 이들로 제한되지 않는 다수의 소자들을 포함할 수 있다. 프로세서(4)는 보드(2)에 물리적으로 및 전기적으로 결합된다. 일부 구현들에서 적어도 하나의 통신 칩(6)은 또한 보드(2)에 물리적으로 및 전기적으로 결합된다. 다른 구현들에서, 통신 칩(6)은 프로세서(4)의 일부이다.
그것의 응용들에 따라, 컴퓨팅 디바이스(11)는 보드(2)에 물리적으로 및 전기적으로 결합되거나 되지 않을 수 있는 다른 소자들을 포함할 수 있다. 이들 다른 소자는 휘발성 메모리(예를 들어, DRAM)(8), 비휘발성 메모리(예를 들어, ROM)(9), 플래시 메모리(도시되지 않음), 그래픽 프로세서(12), 디지털 신호 프로세서(도시되지 않음), 암호화 프로세서(도시되지 않음), 칩셋(14), 안테나(16), 터치스크린 디스플레이와 같은 디스플레이(18), 터치스크린 제어기(20), 배터리(22), 오디오 코덱(도시되지 않음), 비디오 코덱(도시되지 않음), 전력 증폭기(24), 글로벌 포지셔닝 시스템(global positioning system)(GPS) 디바이스(26), 나침반(28), 가속도계(도시되지 않음), 자이로스코프(도시되지 않음), 스피커(30), 카메라(32), 및 대용량 저장 디바이스(하드 디스크 드라이브 등)(10), 컴팩트 디스크(CD)(도시되지 않음), 디지털 다기능 디스크(DVD)(도시되지 않음) 등을 포함하지만 이들로 제한되지 않는다. 이들 소자는 시스템 보드(2)에 접속되고, 시스템 보드에 장착되고, 또는 다른 소자들 중 임의의 것과 조합될 수 있다. 통신 칩(6)은 컴퓨팅 디바이스(11)에의 및 컴퓨팅 디바이스(11)로부터의 데이터 전달을 위한 무선 및/또는 유선 통신들을 가능하게 한다. 용어 "무선" 및 그것의 파생어들은 비고체 매체를 통하는 변조된 전자기 방사선의 사용을 통해 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하기 위해 사용될 수 있다. 이 용어는 관련된 디바이스들이 임의의 유선들을 포함하지 않는다는 것을 의미하지 않지만, 일부 실시예들에서는 그렇지 않을 수 있다. 통신 칩(6)은 와이파이(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, 롱텀 에볼루션(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이더넷, 그것의 파생물들뿐만 아니라, 3G, 4G, 5G, 및 그 이상으로서 지정된 기타 무선 및 유선 프로토콜들을 포함하지만, 이들로 제한되지 않는 임의 수의 무선 또는 유선 표준들 및 프로토콜들을 구현할 수 있다. 컴퓨팅 디바이스(11)는 복수의 통신 칩(6)을 포함할 수 있다. 예를 들어, 제1 통신 칩(6)은 와이파이 및 블루투스와 같은 근거리 무선 통신들에 전용될 수 있고 제2 통신 칩(6)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 원거리 무선 통신들에 전용될 수 있다.
일부 구현들에서, 프로세서의 집적 회로 유닛, 메모리 디바이스들, 통신 디바이스들, 또는 다른 소자들은 동작 파라미터들, 구성 파라미터들, 식별 정보, 암호화 키들 또는 여기에 설명된 것과 같은 다른 정보를 포함하도록 프로그램된 안티퓨즈 회로들을 포함하거나 그들과 패키지된다. 용어 "프로세서"는 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리 내에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 참조할 수 있다.
다양한 구현들에서, 컴퓨팅 디바이스(11)는 랩탑, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, 개인 휴대 단말기(PDA), 울트라 이동 PC, 이동 전화, 데스크탑 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 오락 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 또는 디지털 비디오 레코더일 수 있다. 다른 구현들에서, 컴퓨팅 디바이스(11)는 웨어러블 디바이스를 포함하는 데이터를 처리하는 기타 전자 디바이스일 수 있다.
실시예들은 하나 이상의 메모리 칩들, 제어기들, CPU들(중앙 처리 장치), 마더보드를 사용하여 상호접속된 마이크로칩들 또는 집적 회로들, 주문형 집적 회로(ASIC), 및/또는 필드 프로그래머블 게이트 어레이(FPGA)의 부분으로서 구현될 수 있다.
"한 실시예", "실시예", "예시적인 실시예", "다양한 실시예들" 등이라고 하는 것은 그렇게 설명된 실시예(들)가 특정한 특징들, 구조들, 또는 특성들을 포함할 수 있지만, 실시예 모두가 반드시 특정한 특징들, 구조들, 또는 특성들을 포함하는 것은 아니다. 또한, 일부 실시예들은 다른 실시예들에 대해 설명된 특징들 중 일부, 모두를 갖거나, 또는 전혀 갖지 않을 수 있다.
다음의 설명 및 청구범위에서, 그것의 파생어들과 함께 용어 "결합된"이 사용될 수 있다. "결합된"은 2개 이상의 요소들이 상호 협력하고 서로 상호작용하는 것을 나타내는 데 사용되지만, 그들은 그들 사이에 중간의 물리적 또는 전기적 소자들을 갖거나 갖지 않을 수 있다.
청구범위에서 사용된 바와 같이, 달리 명시되지 않는다면, 공통 요소를 설명하기 위해 서수의 형용사들 "제1", "제2", "제3" 등을 사용하는 것은 유사한 요소들의 상이한 예들이 참조되는 것을 단지 표시하고, 그렇게 설명된 요소들이 시간적으로, 공간적으로, 순위로, 또는 임의의 다른 방식으로 주어진 시퀀스에 있어야 한다는 것을 표현하려는 것은 아니다. 도면 및 상기 설명은 실시예들의 예들을 제공한다. 본 기술 분야의 통상의 기술자들은 설명된 요소들 중 하나 이상의 단일의 기능 요소 내로 잘 조합될 것이라는 것을 알 것이다. 대안적으로, 소정의 요소들은 다수의 기능적 요소들로 분리될 수 있다. 한 실시예로부터의 요소는 또 하나의 실시예에 추가될 수 있다. 예를 들어, 여기에 설명된 공정들의 순서들은 변경될 수 있고 여기에 설명된 방식으로 한정되지 않는다. 더구나, 임의의 흐름도의 동작들은 도시한 순서로 구현될 필요도 없거나; 동작들 모두가 수행될 필요도 없다. 또한, 다른 동작들에 의존하지 않는 그들 동작은 다른 동작들과 동시에 수행될 수 있다. 실시예들의 범위는 이들 특정한 예들에 의해 결코 제한되지 않는다. 명세서에 명확하게 주어지든 아니든 간에, 구조, 치수, 및 재료의 사용의 차이들과 같은 수많은 변화들이 가능하다. 실시예들의 범위는 적어도 다음의 청구범위에 의해 주어지는 것과 같이 폭넓다. 다음의 예들은 추가 실시예들에 관한 것이다. 상이한 실시예들의 다양한 특징들이 다양한 상이한 응용들에 맞도록 포함된 일부 특징들 및 제외된 다른 것들과 다양하게 조합될 수 있다. 일부 실시예들은, 안티퓨즈 회로의 게이트 영역을 형성하는 단계를 포함하는, 기판 상에 상기 안티퓨즈 회로를 형성하는 단계, 상기 게이트 영역의 구조를 손상시키기 위해 상기 게이트 영역 내로 분자를 주입하는 단계, 상기 안티퓨즈 회로를 다른 소자들에 접속시키기 위해 상기 게이트 영역 위에 전극들을 형성하는 단계를 포함하는 방법에 관한 것이다.
추가 실시예들은 게이트 유전체를 형성하는 단계를 더 포함하고, 주입하는 단계는 상기 게이트 유전체 및 상기 게이트 영역 내의 상기 게이트 유전체 아래의 채널을 손상시키기 위해 상기 게이트 유전체 내로 주입하는 단계를 포함한다.
일부 실시예들에서 게이트 유전체를 형성하는 단계는 하이 K 금속 산화물 게이트 유전체를 형성하는 단계를 포함한다.
일부 실시예들에서 상기 손상된 게이트 유전체는 상기 안티퓨즈 회로를 위한 안티퓨즈 요소를 포함한다.
추가 실시예들은 상기 게이트 영역 위에 제2 게이트 유전체 및 폴리실리콘 게이트 재료를 퇴적하는 단계, 소스 및 드레인 영역들을 도핑하는 단계, 및 도핑 후와 주입 전에 상기 게이트 유전체 및 폴리실리콘 게이트 재료를 제거하는 단계를 더 포함한다.
추가 실시예들은 상기 제1 게이트 유전체를 제거한 후에 그리고 주입 전에 상기 게이트 위에 제2 게이트 유전체를 퇴적하는 단계를 포함한다.
추가 실시예들은 상기 게이트 영역 위에 게이트 유전체를 형성하는 단계 및 주입 전에 상기 게이트 영역 위에 게이트 재료를 형성하는 단계를 포함하고 주입은 상기 게이트 유전체의 상기 구조를 더 손상시킨다.
일부 실시예들에서 주입하는 단계는 상기 게이트 영역 내로 SiF4 분자들을 주입하는 단계를 포함한다.
일부 실시예들에서 플라즈마 액침 이온 주입을 포함한다.
추가 실시예들은 주입 전에 상기 게이트 영역 위에 게이트 금속 산화물을 도포하는 단계 및 다음에 주입 후에 상기 금속 산화물 위에 게이트 금속 층들을 형성하는 단계를 포함한다.
추가 실시예들은 상기 게이트 영역들 위에 폴리실리콘 층을 형성하는 단계, 상기 게이트 영역들 옆에 소스 및 드레인 영역들을 주입하는 단계 및 주입 전에 상기 게이트 영역들 위의 상기 폴리실리콘 층을 제거하는 단계를 포함한다.
일부 실시예들은 웰 위의 소스 및 드레인, 상기 소스와 상기 드레인 사이에 있고, 주입된 분자 불순물을 포함하는 채널, 및 상기 채널 위의 게이트를 포함하고, 상기 게이트는 상기 불순물 분자에 의해 손상되어, 상기 게이트가 상기 분자로 인해 감소된 브레이크다운 전압을 갖게 하는 안티퓨즈 회로에 관한 것이다.
일부 실시예들에서 상기 분자는 SiF4이다.
일부 실시예들에서 상기 게이트는 금속 및 하이 K 금속 산화물 게이트 유전체로 형성된다.
추가 실시예들은 상기 채널 위에 게이트 유전체를 포함한다.
추가 실시예들은 상기 채널과 상기 게이트 사이에 손상된 게이트 금속 산화물을 포함한다.
추가 실시예들은 상기 손상된 게이트 금속 산화물과 상기 게이트 사이에 일함수 금속을 더 포함하고, 상기 일함수 금속은 상기 불순물 분자에 의해 손상되지 않는다.
일부 실시예들은 프로세서, 상기 프로세서에 결합된 대용량 메모리, 및 복수의 안티퓨즈 트랜지스터들을 갖는 상기 프로세서에 결합된 프로그래머블 리드 온리 메모리를 포함하고, 각각의 안티퓨즈 트랜지스터는 웰 위의 소스 및 드레인, 상기 소스와 상기 드레인 사이에 있고, 주입된 분자 불순물을 포함하는 채널, 및 게이트를 형성할 상기 채널 위의 게이트 유전체를 포함하고, 상기 게이트 유전체는 상기 불순물 분자에 의해 손상되어, 상기 게이트가 상기 분자로 인해 감소된 브레이크다운 전압을 갖게 하는 컴퓨팅 시스템에 관한 것이다.
일부 실시예들에서 상기 프로그래머블 리드 온리 메모리는 각각의 해당 안티퓨즈 트랜지스터를 프로그램하는 고 전압 퓨즈 신호 구동기를 포함한다.
추가 실시예들은 상기 채널 및 상기 게이트 유전체 위의 게이트 금속을 포함한다.
Claims (20)
- 방법으로서,
안티퓨즈 회로(antifuse circuit)의 게이트 영역을 형성하는 단계를 포함하는, 기판 상에 상기 안티퓨즈 회로를 형성하는 단계;
상기 게이트 영역의 구조를 손상시키기 위해 상기 게이트 영역 내로 분자를 주입하는 단계;
상기 안티퓨즈 회로를 다른 소자들에 접속시키기 위해 상기 게이트 영역 위에 전극들을 형성하는 단계
를 포함하는 방법. - 제1항에 있어서, 게이트 유전체를 형성하는 단계를 더 포함하고, 주입하는 단계는 상기 게이트 유전체 및 상기 게이트 영역 내의 상기 게이트 유전체 아래의 채널을 손상시키기 위해 상기 게이트 유전체 내로 주입하는 단계를 포함하는 방법.
- 제2항에 있어서, 게이트 유전체를 형성하는 단계는 하이 K 금속 산화물 게이트 유전체(high K metal oxide gate dielectric)를 형성하는 단계를 포함하는 방법.
- 제2항 또는 제3항에 있어서, 상기 손상된 게이트 유전체는 상기 안티퓨즈 회로를 위한 안티퓨즈 요소를 포함하는 방법.
- 제1항 내지 제4항 중 어느 한 항에 있어서,
상기 게이트 영역 위에 제2 게이트 유전체 및 폴리실리콘 게이트 재료를 퇴적하는 단계;
소스 및 드레인 영역들을 도핑하는 단계; 및
도핑 후에 그리고 주입 전에 상기 게이트 유전체 및 폴리실리콘 게이트 재료를 제거하는 단계를 더 포함하는 방법. - 제5항에 있어서, 상기 제1 게이트 유전체를 제거한 후에 그리고 주입 전에 상기 게이트 위에 제2 게이트 유전체를 퇴적하는 단계를 더 포함하는 방법.
- 제1항 내지 제6항 중 어느 한 항에 있어서,
상기 게이트 영역 위에 게이트 유전체를 형성하는 단계; 및
주입 전에 상기 게이트 영역 위에 게이트 재료를 형성하는 단계를 더 포함하고,
주입은 상기 게이트 유전체의 상기 구조를 더 손상시키는 방법. - 제1항에 있어서, 주입하는 단계는 상기 게이트 영역 내로 SiF4 분자들을 주입하는 단계를 포함하는 방법.
- 제1항 내지 제8항 중 어느 한 항에 있어서, 주입은 플라즈마 액침 이온 주입(plasma immersion ion implantation)을 포함하는 방법.
- 제1항 내지 제9항 중 어느 한 항에 있어서,
주입 전에 상기 게이트 영역 위에 게이트 금속 산화물을 도포하는 단계; 및
다음에 주입 후에 상기 금속 산화물 위에 게이트 금속 층들을 형성하는 단계를 더 포함하는 방법. - 제10항에 있어서,
상기 게이트 영역들 위에 폴리실리콘 층을 형성하는 단계;
상기 게이트 영역들 옆에 소스 및 드레인 영역들을 주입하는 단계; 및
주입 전에 상기 게이트 영역들 위의 상기 폴리실리콘 층을 제거하는 단계를 더 포함하는 방법. - 안티퓨즈 회로로서,
웰(well) 위의 소스 및 드레인;
상기 소스와 상기 드레인 사이에 있고, 주입된 분자 불순물을 포함하는 채널; 및
상기 채널 위의 게이트
를 포함하고, 상기 게이트는 상기 불순물 분자에 의해 손상되어, 상기 게이트가 상기 분자로 인해 감소된 브레이크다운 전압을 갖게 하는 안티퓨즈 회로. - 제12항에 있어서, 상기 분자는 SiF4인 회로.
- 제12항 또는 제13항에 있어서, 상기 게이트는 금속 및 하이 K 금속 산화물 게이트 유전체로 형성되는 회로.
- 제12항 내지 제14항 중 어느 한 항에 있어서, 상기 채널 위의 게이트 유전체를 더 포함하는 회로.
- 제15항에 있어서, 상기 채널과 상기 게이트 사이의 손상된 게이트 금속 산화물을 더 포함하는 회로.
- 제15항에 있어서, 상기 손상된 게이트 금속 산화물과 상기 게이트 사이의 일함수 금속을 더 포함하고, 상기 일함수 금속은 상기 불순물 분자에 의해 손상되지 않는 회로.
- 컴퓨팅 시스템으로서,
프로세서;
상기 프로세서에 결합된 대용량 메모리(mass memory); 및
복수의 안티퓨즈 트랜지스터들을 갖는 상기 프로세서에 결합된 프로그래머블 리드 온리 메모리
를 포함하고, 각각의 안티퓨즈 트랜지스터는
웰 위의 소스 및 드레인;
상기 소스와 상기 드레인 사이에 있고, 주입된 분자 불순물을 포함하는 채널; 및
게이트를 형성할 상기 채널 위의 게이트 유전체
를 포함하고, 상기 게이트 유전체는 상기 불순물 분자에 의해 손상되어, 상기 게이트가 상기 분자로 인해 감소된 브레이크다운 전압을 갖게 하는 컴퓨팅 시스템. - 제18항에 있어서, 상기 프로그래머블 리드 온리 메모리는 각각의 해당 안티퓨즈 트랜지스터를 프로그램하는 고 전압 퓨즈 신호 구동기(high voltage fuse signal driver)를 포함하는 컴퓨팅 시스템.
- 제18항 또는 제19항에 있어서, 상기 채널 및 상기 게이트 유전체 위의 게이트 금속을 더 포함하는 컴퓨팅 시스템.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/US2015/037762 WO2016209242A1 (en) | 2015-06-25 | 2015-06-25 | Controlled modification of antifuse programming voltage |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20180020285A true KR20180020285A (ko) | 2018-02-27 |
| KR102439623B1 KR102439623B1 (ko) | 2022-09-05 |
Family
ID=57586377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020187002225A KR102439623B1 (ko) | 2015-06-25 | 2015-06-25 | 안티퓨즈 프로그래밍 전압의 제어된 수정을 위한 방법, 안티퓨즈 회로, 및 컴퓨팅 시스템 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US20180145083A1 (ko) |
| EP (1) | EP3314647A4 (ko) |
| KR (1) | KR102439623B1 (ko) |
| CN (1) | CN107667426B (ko) |
| TW (1) | TW201703228A (ko) |
| WO (1) | WO2016209242A1 (ko) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9893019B2 (en) * | 2015-09-15 | 2018-02-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor structure, integrated circuit device, and method of forming semiconductor structure |
| US11515251B2 (en) * | 2018-04-02 | 2022-11-29 | Intel Corporation | FinFET transistors as antifuse elements |
| US20200020707A1 (en) * | 2018-07-13 | 2020-01-16 | Ememory Technology Inc. | Semiconductor processing method for manufacturing antifuse structure with improved immunity against erroneous programming |
| US11031407B2 (en) * | 2018-08-30 | 2021-06-08 | Taiwan Semiconductor Manufacturing Company Ltd. | Anti-fuse device, circuit, methods, and layout |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6096580A (en) * | 1999-09-24 | 2000-08-01 | International Business Machines Corporation | Low programming voltage anti-fuse |
| JP2004111957A (ja) * | 2002-09-13 | 2004-04-08 | Internatl Business Mach Corp <Ibm> | アンチヒューズを含む集積回路の形成方法および集積回路 |
| US20140138777A1 (en) * | 2012-11-21 | 2014-05-22 | Qualcomm Incorporated | Integrated circuit device and method for making same |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5610084A (en) * | 1995-04-21 | 1997-03-11 | U.S. Phillips Corporation | Method of manufacturing an antifuse utilizing nitrogen implantation |
| US6553556B1 (en) * | 2000-08-18 | 2003-04-22 | Micron Technology | Programmable element latch circuit |
| US6674667B2 (en) * | 2001-02-13 | 2004-01-06 | Micron Technology, Inc. | Programmable fuse and antifuse and method therefor |
| US6624031B2 (en) * | 2001-11-20 | 2003-09-23 | International Business Machines Corporation | Test structure and methodology for semiconductor stress-induced defects and antifuse based on same test structure |
| US6940751B2 (en) * | 2002-04-26 | 2005-09-06 | Kilopass Technologies, Inc. | High density semiconductor memory cell and memory array using a single transistor and having variable gate oxide breakdown |
| US7321502B2 (en) * | 2004-09-30 | 2008-01-22 | Intel Corporation | Non volatile data storage through dielectric breakdown |
| US20070017300A1 (en) * | 2005-07-22 | 2007-01-25 | Mts Systems Corporation | Wear tester |
| KR100866960B1 (ko) * | 2007-02-16 | 2008-11-05 | 삼성전자주식회사 | 반도체 집적 회로 |
| JP2009206490A (ja) * | 2008-01-30 | 2009-09-10 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| US8395923B2 (en) * | 2008-12-30 | 2013-03-12 | Intel Corporation | Antifuse programmable memory array |
| US8617939B2 (en) * | 2010-11-19 | 2013-12-31 | International Business Machines Corporation | Enhanced thin film field effect transistor integration into back end of line |
| US8975724B2 (en) * | 2012-09-13 | 2015-03-10 | Qualcomm Incorporated | Anti-fuse device |
-
2015
- 2015-06-25 KR KR1020187002225A patent/KR102439623B1/ko active IP Right Grant
- 2015-06-25 US US15/575,792 patent/US20180145083A1/en not_active Abandoned
- 2015-06-25 WO PCT/US2015/037762 patent/WO2016209242A1/en active Application Filing
- 2015-06-25 CN CN201580080336.6A patent/CN107667426B/zh active Active
- 2015-06-25 EP EP15896529.3A patent/EP3314647A4/en not_active Withdrawn
-
2016
- 2016-05-18 TW TW105115350A patent/TW201703228A/zh unknown
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6096580A (en) * | 1999-09-24 | 2000-08-01 | International Business Machines Corporation | Low programming voltage anti-fuse |
| JP2004111957A (ja) * | 2002-09-13 | 2004-04-08 | Internatl Business Mach Corp <Ibm> | アンチヒューズを含む集積回路の形成方法および集積回路 |
| US20140138777A1 (en) * | 2012-11-21 | 2014-05-22 | Qualcomm Incorporated | Integrated circuit device and method for making same |
Also Published As
| Publication number | Publication date |
|---|---|
| CN107667426B (zh) | 2021-06-18 |
| US20180145083A1 (en) | 2018-05-24 |
| KR102439623B1 (ko) | 2022-09-05 |
| CN107667426A (zh) | 2018-02-06 |
| EP3314647A4 (en) | 2019-02-20 |
| WO2016209242A1 (en) | 2016-12-29 |
| EP3314647A1 (en) | 2018-05-02 |
| TW201703228A (zh) | 2017-01-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20200144279A1 (en) | High voltage cmos with co-planar upper gate surfaces for embedded non-volatile memory | |
| US8716831B2 (en) | One time programmable structure using a gate last high-K metal gate process | |
| EP2923377B1 (en) | Integrated circuit device and method for making same | |
| US20160005749A1 (en) | Series ferroelectric negative capacitor for multiple time programmable (mtp) devices | |
| TW201334119A (zh) | 利用非平面佈局的抗熔絲元件 | |
| US7528015B2 (en) | Tunable antifuse element and method of manufacture | |
| CN104979353A (zh) | 反熔丝单次可编程存储单元以及存储器的操作方法 | |
| KR102178025B1 (ko) | 감소된 레이아웃 면적을 갖는 otp 셀 | |
| KR20160136275A (ko) | 스페이서 브레이크다운을 이용한 안티퓨즈 요소 | |
| US9142316B2 (en) | Embedded selector-less one-time programmable non-volatile memory | |
| KR102439623B1 (ko) | 안티퓨즈 프로그래밍 전압의 제어된 수정을 위한 방법, 안티퓨즈 회로, 및 컴퓨팅 시스템 | |
| US9754951B2 (en) | Semiconductor device with a memory device and a high-K metal gate transistor | |
| US9659943B1 (en) | Programmable integrated circuits and methods of forming the same | |
| US20170084620A1 (en) | Memory cell and fabricating method thereof | |
| US9524962B2 (en) | Semiconductor device comprising an e-fuse and a FET | |
| US8470645B2 (en) | Method for manufacturing an antifuse memory cell | |
| US20170018557A1 (en) | Method for processing a carrier, a carrier, and a split gate field effect transistor structure | |
| KR20140122041A (ko) | 3차원 저항 변화 메모리 장치 및 그 제조방법 | |
| US8981492B2 (en) | Methods of forming an e-fuse for an integrated circuit product and the resulting integrated circuit product | |
| US11818886B2 (en) | Low program voltage flash memory cells with embedded heater in the control gate | |
| US20230051674A1 (en) | Local vertical interconnects for monolithic stack transistors | |
| US10074802B2 (en) | Device with transistors distributed over several superimposed levels integrating a resistive memory | |
| CN114078859A (zh) | 可程序化存储器元件 | |
| CN115605023A (zh) | Otp存储器及其操作方法、工艺方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |