KR20180018757A - 전압 레귤레이터들 - Google Patents

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한스 올라 달
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노르딕 세미컨덕터 에이에스에이
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Abstract

저-드랍아웃 전압 레귤레이터 (2)는: 기준 전압(16)에 연결된 제 1 증폭기 입력, 제 2 증폭기 입력, 및 상기 기준 전압과 상기 제 2 증폭기 입력상의 전압 간의 차이에 의해 결정되는 차동 출력을 포함하는 차동 증폭기 부분 (4); 상기 증폭기 부분의 상기 차동 출력에 의해 제어되는 레귤레이터 출력 전압(62)을 제공하도록 배열된 출력 부분(10)―상기 제 2 증폭기 입력은 상기 레귤레이터 출력 전압에 연결되거나 또는 상기 레귤레이터 출력 전압(70)으로부터 도출됨―; 및 외부 부하 전류를 측정하고 상기 차동 증폭기 부분에 상기 부하 전류에 의존하는 바이어싱 전류를 제공하도록 배열된 바이어싱 부분(8)을 포함한다.

Description

전압 레귤레이터들
본 발명은 전압 레귤레이터들에 관한 것으로, 보다 상세하게는 저-드랍아웃(low-dropout) 전압 레귤레이터들에 관한 것이다.
저-드랍아웃 (또는 LDO : low-dropout) 전압 레귤레이터들은 매우 낮은 입력-출력 차동 전압들로 동작이 가능한 선형 DC 전압 레귤레이터들이다. 이런 레귤레이터들은 그것들이 저 최소 동작 전압, 고 전력 효율 및 저 열 소산(heat dissipation)을 갖기 때문에 일반적으로 선택된다.
그러나 출원인은 이제 전형적인 LDO 전압 레귤레이터들에서 그것이 끌어당기는 대기 전류(quiescent current)가 이 최대값 부하(maximum load)에 의해 좌우되기 때문에 레귤레이터가 그것의 최대값 디자인 부하 전류에 근처에서 동작되지 않으면 고 전력 효율이 달성되지 않는다는 것을 알게 되었다. 그러나 출원인은 추가로 실제로 대부분의 애플리케이션에서 LDO 레귤레이터는 단지 매우 작은 비율의 시간 동안 그것의 최대값 부하 전류에서 또는 그 근처에서 전달하는 것이 요구되는 것을 알게 되었다. 실제로 달성되는 실제 효율은 따라서 이론 값보다 상당히 낮아진다.
본 발명은 저-드랍아웃 전압 레귤레이터를 제공하고 개선된 접근법을 제공하는데 있고, 상기 저-드랍아웃 전압 레귤레이터는 :
기준 전압에 연결된 제 1 증폭기 입력, 제 2 증폭기 입력, 및 상기 기준 전압과 상기 제 2 증폭기 입력상의 전압 간의 차이에 의해 결정되는 차동 출력을 포함하는 차동 증폭기 부분;
상기 증폭기 부분의 상기 차동 출력에 의해 제어되는 레귤레이터 출력 전압을 제공하도록 배열된 출력 부분―상기 제 2 증폭기 입력은 상기 레귤레이터 출력 전압에 연결되거나 또는 상기 레귤레이터 출력 전압으로부터 도출됨―; 및
외부 부하 전류를 측정하고 상기 차동 증폭기 부분에 상기 부하 전류에 의존하는 바이어싱 전류를 제공하도록 배열된 바이어싱 부분(biasing portion)을 포함한다.
따라서 본 발명의 실시예에 따라 부하에 의해 끌어 당겨지는 전류에 기초하여 차동 증폭기에 제공되는 바이어싱 전류의 레벨을 조절할 수 있는 저-드랍아웃 (LDO) 전압 레귤레이터가 제공된다는 것이 당해 기술분야의 통상의 기술자들에 의해 인식될 것이다. 이것은 작은 부하 전류들을 제공할 때, LDO 레귤레이터는 큰 대기 전류(quiescent current)를 필요로 하지 않고, 작은 부하들에서 회로의 파워 소모를 상당히 줄이는 한편, 또한 큰 부하 전류가 요구되는 이벤트에서 안정을 유지하기 위해서 바이어스 전류가 “램프 업(ramped up)”되는 것을 허용한다는 것을 의미한다. LDO 레귤레이터를 이런 식으로 적응적으로 바이어싱함으로써, 회로는 통상의 LDO 레귤레이터들에 비교되었을 때 개선된 대역폭 및 과도 응답(transient response)을 또한 달성할 수 있다.
본 발명은 많은 애플리케이션들에 유익하지만, 출원인은 그것이 출력 커패시터가 LDO 레귤레이터 출력 부분을 가로질러(즉, 출력 부분과 병렬로) 연결되는 경우 특별히 유익하다는 것을 알았다. 이런 실시예들의 세트에서, 상기 출력 커패시터는 상기 LDO 레귤레이터가 제공되는 집적 회로 디바이스의 외부에 제공된다. LDO 레귤레이터에 의해 구동되는 부하와 함께, 출력 커패시터는 LDO 레귤레이터에 주파수-의존 전달 함수를 제공한다.
임의의 회로를 갖는, LDO 레귤레이터의 차동 증폭기는 회로의 주파수 응답을 설명하는 연관 전달 함수를 가진다. 전달 함수는 전형적으로 코너 주파수로 알려진 특정 주파수에 위치된 극점(극점)을 가진다. 일단 최저 주파수 또는 “주(dominant)” 극점의 주파수가 도달하면, 회로의 이득은 20 dB/decade 비율로 축소되기 시작한다 (즉, 주파수가 매 10배 증가하는 동안, 이득은 20 dB 만큼 떨어진다). 임의의 후속 극점들은 이어 추가 20 dB/decade만큼 이 비율을 증가시킬 것이다. 각각의 극점은 또한 90 도 위상 편이(phase shift)를 도입할 것이다. 따라서 두개의 극점들을 갖는, 출력은 이어 입력과 역위상 (즉, 180 도 역위상)에 있고, 이는 회로를 불안정하게 할 수 있다. 따라서 회로가 안정하도록 하기 위해, 이득은 제 2 극점 (즉, 제 1 “비-주(non-dominant)” 극점)의 주파수보다 낮은 주파수에서 1로 떨어져야 한다.
출력 커패시터 및 부하가 제 1 차 저대역 통과 필터를 형성하기 때문에, 코너 주파수 f c 는 수학식 1에 따라 계산될 수 있는 LDO 레귤레이터의 주극점에 해당한다.
Figure pct00001
여기서, C 는 출력 커패시터의 정전 용량이고, R 은 아래의 수학식 2에 따른 부하, R load 의 저항과 증폭기의 출력 저항, R out 의 병렬 결합이다.
Figure pct00002
이런 배열들에서 부하 전류가 클 때, 부하의 저항은 작고, 이는 주극점의 주파수를 더 높게 시프트(shift)시킨다. 부하 전류가 클 때 증폭기의 출력 저항이 또한 작고 따라서 부하 전류를 증가시킴에 따라 주극점이 더 높은 주파수들로 시프트되는 것을 방지하지 않는다.
더 높은 주파수들로의 주극점의 이 시프트는 그것이 비-주극점들을 시프트시키지 않기 때문에 안정성 이슈들을 유발시키지 않는데, 제 2 극점은 이득이 일(unity)로 떨어지는 주파수보다 낮은 주파수에 존재할 수 있다는 것을 의미한다. 이것은 차동 증폭기가 상대적으로 높은 바이어스 전류를 가짐으로써 중화된다(counteract). 그러나 통상의 배열들에서 이 바이어스 전류는 고정되고, 레귤레이터가 그것이 필요로 되지 않을 때 높은 바이어스를 제공하여 저 부하들에서 파워를 낭비한다는 것을 의미한다. 그러나 본 발명에 따라 바이어스 전류는 필요할 때만, 즉, 더 높은 부하 전류들에서, 증가되고 본 발명의 실시예들은 광범위한 부하 전류들에 걸쳐 더 큰 파워 효율을 제공하고 한편 안정을 유지시킨다.
일부 실시예들에서, 상기 바이어싱 부분은 바이어싱 저항기 및 바이어싱 커패시터를 포함한다. 이런 실시예들은 부하 전류에 반응하는 추가 비-주극점(non-dominant pole)을 도입한다. 이것은 더 높은 부하 전류들이 제공되고 주극점이 더 높은 주파수로 시프트될 때, 단위 이득이 제 2 극점 앞에 도달하도록 제 1 비-주극점 또한 더 높은 주파수로 시프트되는 것을 보장한다.
실시예들의 임의의 세트에서, 상기 출력 부분은 상기 레귤레이터 출력 전압이 서플라이 전압의 단편(fraction)이도록 배열된 제 1 임피던스를 갖는 제 1 분배기 트랜지스터 및 제 2 임피던스를 제 2 분배기 트랜지스터를 포함하고, 상기 단편은 상기 제 1 및 제 2 임피던스들의 비율에 의해 결정되고, 상기 제 1 및 제 2 임피던스들 중 적어도 하나는 상기 증폭기 부분의 상기 차동 출력에 의해 제어된다.
본 발명의 실시예에 따라 용이하게 구현될 수 있는 그 자체로 관련 기술 분야에 알려진 많은 차동 증폭기 구성들이 있다. 그러나, 실시예들의 임의의 세트에서, 상기 차동 증폭기 부분은 제 1 차동 트랜지스터의 게이트 단자가 상기 제 1 증폭기 입력에 연결되고 및 제 2 차동 트랜지스터의 게이트 단자가 상기 제 2 증폭기 입력에 연결되도록 배열된 롱-테일드 쌍(long-tailed pair)을 포함하고, 상기 제 1 및 제 2 차동 트랜지스터들의 소스 단자들은 서로에 연결된다. 이 배열은 차동 트랜지스터들 중 단지 하나의 드레인으로부터 취해진 출력상에 차동 전압의 생성을 허용하고, 차동 전압은 제 1 및 제 2 입력들상에 제공되는 전압들 차이에 의존한다.
일부 실시예들에서, 상기 제 1 및 제 2 차동 트랜지스터들의 소스 단자들은 테일 트랜지스터에 연결된다. 이런 실시예들에서, 테일 트랜지스터는 전류원으로서 동작하고 동작시키기 위해서 그것이 필요로 하는 전류의 일부를 차동 증폭기 부분에 제공할 수 있다.
일부 실시예들에서, 상기 차동 증폭기는 상기 제 1 차동 트랜지스터의 드레인 단자에 연결된 제 1 증폭기 전류 미러(current mirror) 및 상기 제 2 차동 트랜지스터의 드레인 단자에 연결된 제 2 증폭기 전류 미러를 더 포함한다. 이들 전류 미러들은 출력을 단일 종단된 전압(single-ended voltage)으로 변환하기 위해서 능동 부하(active load)로서 역할을 할 수 있고, 수동 (저항성의) 부하들을 통하여 서플라이 레일(supply rail)에 연결된 차동 쌍 증폭기들에 공통인 손실을 완화시킨다.
일부 실시예들에서, 상기 차동 증폭기는 상기 제 1 차동 트랜지스터의 드레인 단자에 연결된 제 1 증폭기 전류 미러를 포함하고, 상기 제 1 증폭기 전류 미러는 :
제 1 트랜지스터―상기 제 1 트랜지스터의 소스 단자는 상기 서플라이 전압에 연결되고, 및 그것의 게이트 및 드레인 단자들은 상기 제 1 차동 트랜지스터의 드레인 단자에 연결됨―; 및
제 2 트랜지스터―상기 제 2 트랜지스터의 소스 단자는 상기 서플라이 전압에 연결되고, 및 그것의 게이트 단자는 상기 제 1 차동 트랜지스터의 드레인 단자 및 상기 제 1 트랜지스터의 게이트 단자 양쪽에 연결됨―를 포함한다.
일부 실시예들에서, 상기 차동 증폭기는 상기 제 2 차동 트랜지스터의 드레인 단자에 연결된 제 2 증폭기 전류 미러를 포함하고, 상기 제 2 증폭기 전류 미러는 :
제 3 트랜지스터―상기 제 3 트랜지스터의 소스 단자는 상기 서플라이 전압에 연결되고, 및 게이트 및 드레인 단자들은 상기 제 2 차동 트랜지스터의 드레인 단자에 연결됨―; 및
제 4 트랜지스터―상기 제 4 트랜지스터의 소스 단자는 상기 서플라이 전압에 연결되고, 및 게이트 단자는 상기 제 2 차동 트랜지스터의 드레인 단자 및 상기 제 3 트랜지스터의 게이트 단자 양쪽에 연결됨―를 포함한다.
일부 실시예들에서, 상기 차동 증폭기는 제 3 증폭기 전류 미러를 포함하되, 상기 제 3 증폭기 전류 미러는 :
제 5 트랜지스터―상기 제 5 트랜지스터의 드레인 단자는 상기 제 2 트랜지스터의 드레인 단자에 연결되고 및 그것의 소스 단자는 접지에 연결됨―; 및
제 6 트랜지스터―상기 제 6 트랜지스터의 드레인 단자는 상기 제 4 트랜지스터의 드레인 단자에 연결되고 그것의 소스 단자는 접지에 연결됨―를 포함하되,
상기 제 5 및 제 6 트랜지스터들의 게이트 단자들은 서로에 연결된다. 이 제 3 전류 미러는 따라서 제 1 미러와 캐스케이드(cascade)된다.
일부 실시예들에서, 상기 제 1, 제 2, 제 3, 및 제 4 트랜지스터들은 p-채널 금속-산화물-반도체 전계 효과 트랜지스터들이고 상기 제 5 및 제 6 트랜지스터들은 n-채널 금속-산화물-반도체 전계 효과 트랜지스터들이다. 이 유익한 배열은 제 3 전류 증폭기 전류 미러가 제 1 전류 미러에 의해 소싱(source)되는 전류에 같은 크기의 전류를 싱크(sink)하는 것을 허용한다.
상기에서 설명된 것처럼, 차동 증폭기 부분에 바이어싱 전류를 제공하는 방식으로 바이어싱 부분이 배열된다. 이것을 달성하는 많은 방법들이 있지만, 실시예들의 임의의 세트에서 상기 바이어싱 부분은 상기 차동 증폭기 부분에 제어 가능한 바이어싱 전류를 제공하도록 배열된 적응적 바이어싱 트랜지스터(adaptive biasing transistor)를 포함한다. 적응적 바이어싱 트랜지스터의 전도성을 바꿈으로써, 양 바이어싱 전류에 제공되는 차동 증폭기에 제공되는 바이어싱 전류의 양은 직접 제어 가능하다.
차동 증폭기는 출력 부분에 직접 연결될 수 있지만, 실시예들의 임의의 세트에서 LDO 레귤레이터는 버퍼 부분(buffer portion)을 포함한다. 버퍼 부분은 출력 부분에 의해 보여지는 차동 증폭기의 유효 출력 임피던스를 줄이는데 사용될 수 있다. 실시예들의 임의의 세트에서 상기 버퍼 부분은 소스 팔로어(source follower)로서 배열된 버퍼 트랜지스터를 포함한다. 바람직하게는 버퍼 부분은 전압 팔로어로서 동작하고, 여기서 버퍼 부분의 출력 전압은 인가된 입력 전압을 따른다. 버퍼 부분은 바람직하게는 출력 부분이 차동 증폭기의 출력상에서 불일치하는 부하가 되는 것을 효율적으로 방지한다.
상기 적응적 바이어싱(adaptive biasing)은 출력 부분으로부터 직접 전류를 측정함으로써 달성될 수 있다. 그러나, 바이어스 전류가 전형적으로 출력 전류보다 작은 크기 규모인 것을 가정하면 이것은 비효율적일 수 있다. 일부 실시예들에서, 상기 바이어싱 부분은 미러 전류(mirror current)를 제공하도록 배열된 미러 트랜지스터를 포함한다. 일부 실시예들에서, 미러 트랜지스터는 제 1 분배기 트랜지스터보다 물리적으로 적다. 이어 미러 전류는 출력 전류의 스케일링된 복제본으로, 예를 들어, 그것은 출력 전류보다 1000배 적을 수 있어서, 파워 소모에서의 상당한 감소로 이어질 수 있다.
첨부한 도면들을 참고로 하여 단지 예제의 방식으로 본 발명의 실시예들이 이제 설명될 것이다 :
도 1은 본 발명의 실시예에 따른 저-드랍아웃 전압 레귤레이터의 회로도이다;
도 2는 도 1의 실시예에서 바이어스 전류(bias current)와 부하 전류(load current) 사이의 관계를 보여주는 그래프이다; 및
도 3은 도 1의 실시예에서 전류 효율과 부하 전류(load current) 사이의 관계를 보여주는 그래프이다.
도 1 은 본 발명의 실시예에 따른 저-드랍아웃(LDO) 전압 레귤레이터(2)의 회로도이다. LDO 레귤레이터 (2)는 차동 증폭기 스테이지 (4), 버퍼 스테이지 (6), 적응적 바이어싱 스테이지(adaptive biasing stage) (8), 및 출력 스테이지 (10)를 포함한다.
차동 증폭기 스테이지 (4)는 두개의 n-채널 금속-산화물-반도체 (NMOS) 전계 효과 트랜지스터들 (FET들 또는 MOSFET들) (20,22)을 포함하는 롱-테일드(tailed) 쌍(pair) 배열을 포함한다. 이들 두개의 트랜지스터들 (20,22)은 차동 쌍(differential pair)을 형성하고 아래에 설명될 버퍼 스테이지 (6)에 전달될 수 있는 차동 출력을 생성하도록 배열된다.
제 1 차동 트랜지스터 (20)의 게이트 단자는 기준 전압 (16)에 연결된다. 제 2 차동 트랜지스터 (22)의 게이트 단자는 LDO 레귤레이터 (2)로부터의 메인 출력 전압 (62)이 취해지는 노드 (70)에 연결된다. 이 노드 (70)는 이하에서 설명될 바와 같이 출력 스테이지 (10)내에서 전위 분배기(potential divider)의 중심점이다.
제 1 및 제 2 차동 트랜지스터들 (20,22)의 소스 단자들은 서로에 연결된다. 제 1 및 제 2 차동 트랜지스터들 (20,22)의 소스 단자들은 또한 NMOS 테일 트랜지스터 (36)에 연결된다. 테일 트랜지스터 (36)는 전류원(current source)으로서 동작하고 차동 증폭기 스테이지 (4)에 동작시키기 위해 그것이 요구하는 최소 전류의 양을 제공한다. 테일 트랜지스터 (36)는 전류 공급 트랜지스터 (58)를 통과하는 전류를 미러링(mirror)하고, 이는 차례로 외부 바이어스 전류원 (18)에 의해 공급되는 전류를 미러링한다.
또한 개별 차동 트랜지스터들 (20,22)와 관련된 제 1 및 제 2 전류 미러(current mirror)들이 차동 증폭기 (4)내에 포함된다. 이런 제 1 전류 미러는 제 1 및 제 2 트랜지스터들 (24,26)을 포함한다. 제 1 트랜지스터 (24)는 p-채널 금속-산화물-반도체 (PMOS) 트랜지스터이며 그것의 소스 단자는 서플라이 전압 (12) 에 연결되고, 그것의 게이트 및 드레인 단자들은 제 1 차동 트랜지스터 (20)의 드레인 단자에 연결된다. 제 2 트랜지스터 (26) 또한 PMOS 트랜지스터(26)이며 그것의 소스 단자는 서플라이 전압 (12)에 연결되고, 그것의 게이트 단자는 제 1 차동 트랜지스터 (20)의 드레인 단자 및 제 1 트랜지스터 (24)의 게이트 단자 양쪽에 연결된다.
유사하게 제 2 전류 미러는 제 3 및 제 4 트랜지스터들 (30, 32)을 포함한다. 제 3, PMOS 트랜지스터 (30)는 서플라이 전압 (12)에 연결된 그것의 소스 단자 및, 제 2 차동 트랜지스터 (22)의 드레인 단자에 연결된 그것의 게이트 및 드레인 단자들을 갖는다. 제 4, PMOS 트랜지스터 (32)는 서플라이 전압 (12) 에 연결된 그것의 소스 단자, 제 2 차동 트랜지스터 (22)의 드레인 단자 및 제 3 트랜지스터 (30)의 게이트 단자 양쪽에 연결된 그것의 게이트 단자를 갖는다.
제 5 및 제 6 트랜지스터들 (28,30)은 제 3 전류 미러를 형성한다. 제 5, NMOS 트랜지스터 (28)는 제 2 트랜지스터 (26)의 드레인 단자에 연결된 그것의 드레인 단자 및 접지 (14)에 연결된 그것의 소스 단자를 갖는다. 제 6, NMOS 트랜지스터 (34)는 제 4 트랜지스터 (32)의 드레인 단자에 연결된 그것의 드레인 및 게이트 단자들 및 접지 (14)에 연결된 그것의 소스 단자를 갖는다. 제 5 트랜지스터 (28) 및 제 6 트랜지스터 (34)의 게이트들은 서로에 연결된다. 제 1 및 제 2 전류 미러들은 소스 전류에 작용하는 PMOS 트랜지스터들을 포함하는 반면, 이 제 3 전류 미러는 대신 싱크 전류에 배열된 NMOS 트랜지스터들을 포함한다. 이것의 결과는 제 3 전류 미러를 통과하는 전류가 제 1 전류 미러를 통과하는 전류의 "플립된(flipped)" 버전이다는 것이다.
이들 세개의 전류 미러들은 노드 (72)에 제공된 출력을 단일 종단된 전압(single-ended voltage)으로 변환하기 위한 능동 부하(active load)로서 역할을 한다. 노드 (72)에 제공된 전압은 제 1 및 제 2 차동 트랜지스터들 (20,22)의 게이트 단자들상의 전압들간에 차이에 의존한다.
버퍼 스테이지 (6)는 제 1 NMOS 버퍼 트랜지스터 (38) 및 제 2 NMOS 버퍼 트랜지스터 (40)를 포함한다. 제 1 버퍼 트랜지스터 (38)의 드레인 단자는 서플라이 전압 (12)에 연결되고, 동일한 것의 소스 단자는 제 2 버퍼 트랜지스터 (40)의 드레인 단자에 연결된다. 제 2 버퍼 트랜지스터 (40)의 소스 단자는 접지 (14)에 연결된다.
제 2 버퍼 트랜지스터 (40)의 게이트 단자는 전류 공급 트랜지스터 (58)에 연결되고, 이는 차례로 테일 트랜지스터 (36)에 유사한 방식으로 외부 바이어스 전류원 (18)에 의해 공급되는 전류를 미러링한다.
제 1 버퍼 트랜지스터 (38)의 게이트 단자는 노드 (72)를 통하여 차동 증폭기 스테이지 (4)로부터의 출력에 연결된다. 제 1 버퍼 트랜지스터 (38)는 소스 팔로어(source follower)로서 배열되어서 그것의 소스 단자상의 전압은 (즉, 노드 (74)에서의 전압) 그것의 게이트 단자상에 전압 (즉, 노드 (72)에서의 전압)을 따른다. 이것은 차동 증폭기 스테이지 (4)의 출력 임피던스에 비교되었을 때 출력 임피던스에서의 상당한 감소를 제공한다.
출력 스테이지 (10)는 서플라이 전압 (12)의 단편(fraction)인 노드 (70)에서 레귤레이터 출력 전압 (62)을 제공하도록 배열된 제 1 PMOS 분배기 트랜지스터 (52) 및 제 2 NMOS 분배기 트랜지스터 (54)를 포함한다. 단편은 제 1 및 제 2 분배기 트랜지스터들 (52,54)의 임피던스들의 비율에 의존하고, 이는 버퍼 스테이지 (6)로부터의 출력 전압에 의해 제어된다 (즉, 노드 (74)에서의 전압).
부하 (56) 및 보상 커패시터(compensation capacitor)(58)가 출력 스테이지 (10)의 출력에 걸쳐 연결된다. 보상 커패시터 (58)는 레귤레이터가 변동하는(fluctuating) 부하들에 보다 빠르게 응답하는 것을 허용한다. 부하 (56) 및 보상 커패시터(58)는 LDO 레귤레이터 (2)에 주파수-의존 전달 함수(frequency-dependent transfer function)을 준다. 보상 커패시터 (58) 및 부하 (56)는 제 1 차 저대역 통과 필터를 형성하기 때문에, LDO 레귤레이터의 주극점(dominant 극점)에 해당하는 코너 주파수 f c 는 아래의 수학식 3에 따라 계산될 수 있고, 여기서 R load 는 부하 (56)의 저항이고, R out 는 출력 스테이지 (8)의 출력 임피던스이고 (즉, 제 1 및 제 2 분배기 트랜지스터들 (52,54)의 임피던스들의 병렬 결합) 및 C 는 보상 커패시터 (58)의 정전 용량이다.
Figure pct00003
적응적 바이어싱 스테이지 (8)는 공통-소스 배열로 구성된 PMOS 복제 트랜지스터(replica transistor) (42)를 포함하고 그것의 소스 단자는 서플라이 전압 (12)에 연결된다. 복제 트랜지스터 (42)는 제 1 분배기 트랜지스터 (52)의 물리적으로 스케일 다운된 버전이고, 하나 특정 예에서 제 1 분배기 트랜지스터 (52)보다 1000배 작은 것으로 선택된다. 이것은 복제 트랜지스터 (42)을 통과하는 전류는 또한 부하 (56)를 통과하는 부하 전류 (60)에 해당하는 제 1 분배기 트랜지스터 (52)를 통과하는 전류의 스케일 다운된 복사품(copy)인 것을 의미한다.
복제 트랜지스터 (42)의 게이트 단자는 노드 (74)에 연결되지만, 그러나 그것의 드레인 단자는 NMOS 다이오드-연결된 트랜지스터 (44)의 드레인 및 게이트 단자들 양쪽에 연결된다. 이들은 고정된 바이어스 저항기 (46)에 연결되고, 이는 차례로 NMOS 바이어스 제어 트랜지스터 (50)의 게이트 단자에 연결된다. 바이어스 제어 트랜지스터 (50)는 테일 트랜지스터(tail transistor) (36)에 병렬로 연결되어서 접지 (14)에 연결된 그것의 소스 단자 및 테일 트랜지스터 (36)의 드레인 단자와 차동 트랜지스터들 (20,22)의 소스 단자들 양쪽에 연결된 그것의 드레인 단자를 갖는다. 이 바이어스 제어 트랜지스터 (50)는 복제 트랜지스터 (42)를 통과하여 흐르는 전류에 반응하여 그것을 통과하여 흐르는 전류 (64)를 제어한다.
바이어스 커패시터(bias capacitor) (48)는 고정 바이어스 저항기 (46)에 연결되고 바이어스 제어 트랜지스터 (50)와 병렬이다. 바이어스 저항기 (46) 및 커패시터 (48)는 LDO 레귤레이터 (2)에 추가의, 제어 가능한 비-주극점을 도입한다. 바이어스 커패시터 (48) 및 저항기 (46)는 제 1 차 저대역 통과 필터를 형성하기 때문에, LDO 레귤레이터의 제어 가능한 비-주극점에 해당하는 코너 주파수(corner frequency) f c 는 상기의 수학식 3에 따라 계산될 수 있고, R 을 바이어스 저항기 (46)의 저항으로 그리고 C 를 바이어스 커패시터 (48)의 정전 용량으로 바꾼다.
바이어스 제어 트랜지스터 (50)에 의해 생성된 전류 (64)는 테일 트랜지스터 (36)에 의해 생성된 최소 바이어스 전류와 합산되어 에러 증폭기 스테이지 (4)내에서 차동 증폭기를 구동시키는 총 바이어스 전류 (66)를 형성한다. 부하 전류 (60)가 증가함에 따라, 복제 트랜지스터 (42)를 통과하는 전류도 또한 증가하고, 이는 적응적 바이어싱 스테이지 (8) 때문에 차동 증폭기 스테이지 (4)에 공급되는 바이어스 전류 (66)를 증가하게 한다. 이것은 작은 부하 전류들에서, 더 작은 바이어스 (또는 “대기(quiescent)”) 전류 (66)가 공급되지만, 그러나 LDO는 더 큰 부하 전류들을 핸들링할 수 있고 동시에 바이어스 전류 (66)를 그에 따라서 스케일링(scaling)함으로써 안정하게 유지한다는 것을 의미한다.
도 2 는 도 1의 실시예에 대한 암페어에서의 부하 전류 (60)와 바이어스 전류 (66) 관계를 도시한 대수 그래프(logarithmic graph)이다. 그래프에서 보여지는 것처럼, 저 부하 전류들 (60)에 대하여, 최소 바이어스 전류 (66)가 LDO 레귤레이터 (2)에 의해 끌어 당겨진다. 만약 부하 전류 (60)가 증가되면, 바이어스 전류 (66)는 항상 안정을 유지하기 위해 이런 증가를 추적한다.
도 3 은 도 1의 실시예에 대한 암페어에 부하 전류 (60) (대수적으로)와 전류 효율 (68) (퍼센티지로서 선형적으로) 사이의 관계를 보여주는 그래프이다.
전류 효율 (68)은 수학식 4에 따라 파워 서플라이로부터 끌어 당겨진 총 전류와 부하 전류 (60) 간의 비율로서 계산된다.
Figure pct00004
그래프에서 보여지는 것처럼, 부하 전류 (60)가 증가함에 따라서 전류 효율 (68)도 또한 증가한다. 500 nA 초과의 부하 전류들 (60)에 대하여, 전류 효율은 90%보다 더 크다.
따라서 광범위한 부하 전류들에 걸쳐 안정을 유지하는 것이 가능한 저 부하 전류들에서 개선된 파워 효율을 갖는 저-드랍아웃 전압 레귤레이터 배열이 본 출원에서 설명되었다는 것을 알게 될 것이다. 비록 특정 실시예가 상세하게 설명되었지만, 여기에서 다루어진 본 발명의 원리들을 이용하여 많은 변형예들 및 수정예들이 가능하다는 것이 당해 기술분야의 통상의 기술자들에 의해 인식될 것 이다.

Claims (18)

  1. 전압 레귤레이터에 있어서,
    기준 전압에 연결된 제 1 증폭기 입력, 제 2 증폭기 입력, 및 상기 기준 전압과 상기 제 2 증폭기 입력상의 전압 간의 차이에 의해 결정되는 차동 출력을 포함하는 차동 증폭기 부분;
    상기 증폭기 부분의 상기 차동 출력에 의해 제어되는 레귤레이터 출력 전압을 제공하도록 배열된 출력 부분―상기 제 2 증폭기 입력은 상기 레귤레이터 출력 전압에 연결되거나 또는 상기 레귤레이터 출력 전압으로부터 도출됨―; 및
    외부 부하 전류를 측정하고 상기 차동 증폭기 부분에 상기 부하 전류에 의존하는 바이어싱 전류를 제공하도록 배열된 바이어싱 부분(biasing portion)을 포함하는,
    전압 레귤레이터.
  2. 제 1 항에 있어서,
    출력 커패시터가 상기 출력 부분과 병렬로 연결되는,
    전압 레귤레이터.

  3. 제 2 항에 있어서,
    상기 출력 커패시터는 상기 전압 레귤레이터가 제공되는 집적 회로 디바이스의 외부에 제공되는,
    전압 레귤레이터.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 바이어싱 부분은 바이어싱 저항기 및 바이어싱 커패시터를 포함하는,
    전압 레귤레이터.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 바이어싱 부분은 미러 전류(mirror current)를 제공하도록 배열된 미러 트랜지스터(mirror transistor)를 포함하는,
    전압 레귤레이터.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 출력 부분은 상기 레귤레이터 출력 전압이 서플라이 전압의 단편(fraction)이도록 배열된 제 1 임피던스를 갖는 제 1 분배기 트랜지스터 및 제 2 임피던스를 제 2 분배기 트랜지스터를 포함하고, 상기 단편은 상기 제 1 임피던스 및 상기 제 2 임피던스의 비율에 의해 결정되고, 상기 제 1 임피던스 및 상기 제 2 임피던스 중 적어도 하나는 상기 증폭기 부분의 상기 차동 출력에 의해 제어되는,
    전압 레귤레이터.
  7. 제 6 항에 있어서,
    상기 바이어싱 부분은 미러 전류(mirror current)를 제공하도록 배열된 미러 트랜지스터를 포함하고 상기 미러 트랜지스터는 상기 제 1 분배기 트랜지스터 보다 물리적으로 작은,
    전압 레귤레이터.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 차동 증폭기 부분은 제 1 차동 트랜지스터의 게이트 단자가 상기 제 1 증폭기 입력에 연결되고 제 2 차동 트랜지스터의 게이트 단자가 상기 제 2 증폭기 입력에 연결되도록 배열된 롱-테일드 쌍(long-tailed pair)을 포함하고, 상기 제 1 차동 트랜지스터 및 상기 제 2 차동 트랜지스터의 소스 단자들은 서로에 연결되는,
    전압 레귤레이터.
  9. 제 8 항에 있어서,
    상기 제 1 차동 트랜지스터 및 상기 제 2 차동 트랜지스터의 소스 단자들은 테일 트랜지스터(tail transistor)에 연결되는,
    전압 레귤레이터.
  10. 제 9 항에 있어서,
    상기 테일 트랜지스터는 전류원으로서 배열되는,
    전압 레귤레이터.
  11. 제 8 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 차동 증폭기는 상기 제 1 차동 트랜지스터의 드레인 단자에 연결된 제 1 증폭기 전류 미러(current mirror) 및 상기 제 2 차동 트랜지스터의 드레인 단자에 연결된 제 2 증폭기 전류 미러를 더 포함하는,
    전압 레귤레이터.
  12. 제 8 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 차동 증폭기는 상기 제 1 차동 트랜지스터의 드레인 단자에 연결된 제 1 증폭기 전류 미러를 포함하고, 상기 제 1 증폭기 전류 미러는 :
    제 1 트랜지스터―상기 제 1 트랜지스터의 소스 단자는 상기 서플라이 전압에 연결되고, 상기 제 1 트랜지스터의 게이트 및 드레인 단자들은 상기 제 1 차동 트랜지스터의 드레인 단자에 연결됨―; 및
    제 2 트랜지스터―상기 제 2 트랜지스터의 소스 단자는 상기 서플라이 전압에 연결되고, 상기 제 2 트랜지스터의 게이트 단자는 상기 제 1 차동 트랜지스터의 드레인 단자 및 상기 제 1 트랜지스터의 게이트 단자 양쪽에 연결됨―를 포함하는,
    전압 레귤레이터.
  13. 제 12 항에 있어서,
    상기 차동 증폭기는 상기 제 2 차동 트랜지스터의 드레인 단자에 연결된 제 2 증폭기 전류 미러를 포함하고, 상기 제 2 증폭기 전류 미러는 :
    제 3 트랜지스터―상기 제 3 트랜지스터의 소스 단자는 상기 서플라이 전압에 연결되고, 상기 제 3 트랜지스터의 게이트 및 드레인 단자는 상기 제 2 차동 트랜지스터의 드레인 단자에 연결됨―; 및
    제 4 트랜지스터―상기 제 4 트랜지스터의 소스 단자는 상기 서플라이 전압에 연결되고, 상기 제 4 트랜지스터의 게이트 단자는 상기 제 2 차동 트랜지스터의 드레인 단자 및 상기 제 3 트랜지스터의 게이트 단자 양쪽에 연결됨―를 포함하는,
    전압 레귤레이터.
  14. 제 13 항에 있어서,
    상기 차동 증폭기는 제 3 증폭기 전류 미러를 포함하되, 상기 제 3 증폭기 전류 미러는 :
    제 5 트랜지스터―상기 제 5 트랜지스터의 드레인 단자는 상기 제 2 트랜지스터의 드레인 단자에 연결되고 상기 제 5 트랜지스터의 소스 단자는 접지에 연결됨―; 및
    제 6 트랜지스터―상기 제 6 트랜지스터의 드레인 단자는 상기 제 4 트랜지스터의 드레인 단자에 연결되고 상기 제 6 트랜지스터의 소스 단자는 접지에 연결됨―를 포함하되,
    상기 제 5 트랜지스터 및 상기 제 6 트랜지스터의 게이트 단자들은 서로에 연결되는,
    전압 레귤레이터.
  15. 제 14 항에 있어서,
    상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 상기 제 3 트랜지스터, 및 상기 제 4 트랜지스터는 p-채널 금속-산화물-반도체 전계 효과 트랜지스터들이고 상기 제 5 트랜지스터 및 상기 제 6 트랜지스터는 n-채널 금속-산화물-반도체 전계 효과 트랜지스터들인,
    전압 레귤레이터.
  16. 제 1 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 바이어싱 부분은 상기 차동 증폭기 부분에 제어 가능한 바이어싱 전류를 제공하도록 배열된 적응적 바이어싱 트랜지스터(adaptive biasing transistor)를 포함하는,
    전압 레귤레이터.
  17. 제 1 항 내지 제 16 항 중 어느 한 항에 있어서,
    버퍼 부분을 포함하는,
    전압 레귤레이터.
  18. 제 17 항에 있어서,
    상기 버퍼 부분은 소스 팔로어(source follower)로서 배열된 버퍼 트랜지스터를 포함하는,
    전압 레귤레이터.
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