KR102188844B1 - 과도 응답이 개선된 로우 드랍아웃 레귤레이터 - Google Patents

과도 응답이 개선된 로우 드랍아웃 레귤레이터 Download PDF

Info

Publication number
KR102188844B1
KR102188844B1 KR1020190064651A KR20190064651A KR102188844B1 KR 102188844 B1 KR102188844 B1 KR 102188844B1 KR 1020190064651 A KR1020190064651 A KR 1020190064651A KR 20190064651 A KR20190064651 A KR 20190064651A KR 102188844 B1 KR102188844 B1 KR 102188844B1
Authority
KR
South Korea
Prior art keywords
current
electrode
bias
transistor
dropout regulator
Prior art date
Application number
KR1020190064651A
Other languages
English (en)
Other versions
KR102188844B9 (ko
Inventor
노정진
전인호
Original Assignee
한양대학교 에리카산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한양대학교 에리카산학협력단 filed Critical 한양대학교 에리카산학협력단
Priority to KR1020190064651A priority Critical patent/KR102188844B1/ko
Application granted granted Critical
Publication of KR102188844B1 publication Critical patent/KR102188844B1/ko
Publication of KR102188844B9 publication Critical patent/KR102188844B9/ko

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G05F1/59—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices including plural semiconductor devices as final control devices for a single load
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/26—Current mirrors
    • G05F3/262—Current mirrors using field-effect transistors only

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Nonlinear Science (AREA)
  • Amplifiers (AREA)

Abstract

대기 전력에 의한 전력 소모를 감소시키면서 과도 응답이 개선된 로우 드랍아웃 레귤레이터이 개시된다. 본 발명의 실시 예에 따른 로우 드랍아웃 레귤레이터는 바이어스 전류를 공급하는 바이어스 전류원, 기준 전압과 출력 전압의 차이에 대응하여 상기 바이어스 전류를 제1 바이어스 전류와 제2 바이어스 전류로 배분하는 차동 입력부, 상기 출력 전압의 크기에 대응하여 상기 제1 바이어스 전류 중 일부를 싱크하고 나머지를 제1 전류로서 생성하며 상기 기준 전압의 크기에 대응하여 상기 제2 바이어스 전류 중 일부를 싱크하고 나머지를 제2 전류로서 생성하는 전류 싱크부, 상기 제1 전류를 미러링하여 제3 전류, 제4 전류 및 제5 전류를 생성하고 상기 제3 전류를 버퍼 트랜지스터의 게이트 전극로 공급하고 상기 제4 전류를 상기 버퍼 트랜지스터의 제1 전극으로 공급하며 상기 제5 전류를 상기 버퍼 트랜지스터의 제2 전극으로 공급하는 제1 전류 미러부, 상기 제2 전류를 미러링하여 제6 전류와 제7 전류를 생성하고 상기 제6 전류를 상기 버퍼 트랜지스터의 상기 게이트 전극으로 공급하며 상기 제7 전류를 상기 버퍼 트랜지스터의 상기 제2 전극으로 공급하는 제2 전류 미러부 및 상기 버퍼 트랜지스터의 상기 제2 전극으로부터 파워 트랜지스터의 게이트 전극으로 공급되는 전류를 미러링하여 제8 전류 및 제9 전류를 생성하고 상기 제8 전류를 상기 버퍼 트랜지스터의 상기 제1 전극으로 공급하며 상기 제9 전류를 상기 차동 입력부로 공급하는 제3 전류 미러부를 포함한다.

Description

과도 응답이 개선된 로우 드랍아웃 레귤레이터{Low dropout regulator with improved transient response}
본 발명은 로우 드랍아웃(low dropout) 레귤레이터에 관한 것으로, 특히, 과도 응답이 개선된 로우 드랍아웃 레귤레이터에 관한 것이다.
최근 모바일 기기의 사용이 폭발적으로 증가하고 있는데. 이와 같은 모바일 기기는 배터리에 저장된 에너지를 이용해 최대한 오랫동안 동작하는 것이 바람직하다. 또한, 모바일 기기는 사용자와 신속한 상호 작용이 필수적이다. 즉, 모바일 기기는 사용자의 입력에 즉시 반응할 수 있도록 빠른 과도 응답 특성이 요구된다. 종래의 아날로그 증폭기들은 빠른 과도 응답 특성을 얻기 위해서 전력 소모가 높은 상태가 지속되는 문제점을 가지고 있다.
본 발명이 이루고자 하는 기술적인 과제는 전력 소모를 감소시키면서 빠른 과도 응답 특성을 얻을 수 있는 로우 드랍아웃 레귤레이터를 제공하는 것이다.
본 발명의 실시 예에 따른 로우 드랍아웃 레귤레이터는 바이어스 전류를 공급하는 바이어스 전류원, 기준 전압과 출력 전압의 차이에 대응하여 상기 바이어스 전류를 제1 바이어스 전류와 제2 바이어스 전류로 배분하는 차동 입력부, 상기 출력 전압의 크기에 대응하여 상기 제1 바이어스 전류 중 일부를 싱크하고 나머지를 제1 전류로서 생성하며 상기 기준 전압의 크기에 대응하여 상기 제2 바이어스 전류 중 일부를 싱크하고 나머지를 제2 전류로서 생성하는 전류 싱크부, 상기 제1 전류를 미러링하여 제3 전류, 제4 전류 및 제5 전류를 생성하고 상기 제3 전류를 버퍼 트랜지스터의 게이트 전극로 공급하고 상기 제4 전류를 상기 버퍼 트랜지스터의 제1 전극으로 공급하며 상기 제5 전류를 상기 버퍼 트랜지스터의 제2 전극으로 공급하는 제1 전류 미러부, 상기 제2 전류를 미러링하여 제6 전류와 제7 전류를 생성하고 상기 제6 전류를 상기 버퍼 트랜지스터의 상기 게이트 전극으로 공급하며 상기 제7 전류를 상기 버퍼 트랜지스터의 상기 제2 전극으로 공급하는 제2 전류 미러부 및 상기 버퍼 트랜지스터의 상기 제2 전극으로부터 파워 트랜지스터의 게이트 전극으로 공급되는 전류를 미러링하여 제8 전류 및 제9 전류를 생성하고 상기 제8 전류를 상기 버퍼 트랜지스터의 상기 제1 전극으로 공급하며 상기 제9 전류를 상기 차동 입력부로 공급하는 제3 전류 미러부를 포함한다.
실시 예에 따라, 상기 로우 드랍아웃 레귤레이터는 상기 출력 전압이 인가되는 노드와 상기 버퍼 트랜지스터의 상기 게이트 전극 사이에 접속되는 보상 커패시터를 더 포함할 수 있다.
실시 예에 따라, 상기 로우 드랍아웃 레귤레이터는 상기 출력 전압이 인가되는 노드와 접지 사이에 접속되는 출력 커패시터를 더 포함할 수 있다.
실시 예에 따라, 상기 로우 드랍아웃 레귤레이터는 제1 바이어스 전압이 인가되는 게이트 전극, 상기 제1 전류 미러부에 접속되어 상기 제3 전류를 공급받는 제1 전극 및 상기 버퍼 트랜지스터의 상기 게이트 전극에 접속되는 제2 전극을 포함하는 제1 캐스코드 트랜지스터 및 제2 바이어스 전압이 인가되는 게이트 전극, 상기 제2 전류 미러부에 접속되며 상기 제6 전류를 공급받는 제1 전극 및 상기 버퍼 트랜지스터의 상기 게이트 전극에 접속되는 제2 전극을 포함하는 제2 캐스코드 트랜지스터를 더 포함할 수 있다.
실시 예에 따라, 상기 차동 입력부는 상기 기준 전압에 응답하여 상기 바이어스 전류원과 상기 제1 전류 미러부의 입력 노드 사이에 접속시키는 제1 트랜지스터 및 상기 출력 전압에 응답하여 상기 바이어스 전류원과 상기 제2 전류 미러부의 입력 노드 사이를 접속시키는 제2 트랜지스터를 포함할 수 있다.
실시 예에 따라, 상기 전류 싱크부는 상기 제1 바이어스 전류 중 일부를 미러링하여 상기 제2 바이어스 전류를 싱크하는 제1 전류 싱크 및 상기 제2 바이어스 전류 중 일부를 미러링하여 상기 제1 바이어스 전류를 싱크하는 제2 전류 싱크를 포함할 수 있다.
실시 예에 따라, 상기 제1 전류 싱크는 상기 기준 전압이 인가되는 게이트 전극, 상기 바이어스 전류원에 접속되는 제1 전극 및 상기 제1 바이어스 전류 중 상기 일부를 출력하는 제2 전극을 포함하는 제3 트랜지스터 및 상기 제1 바이어스 전류 중 상기 일부를 미러링하여 상기 제2 바이어스 전류를 싱크하는 제1 싱크 전류 미러를 포함할 수 있다.
실시 예에 따라, 상기 제2 전류 싱크는 상기 출력 전압이 인가되는 게이트 전극, 상기 바이어스 전류원에 접속되는 제1 전극 및 상기 제2 바이어스 전류 중 상기 일부를 출력하는 제2 전극을 포함하는 제4 트랜지스터 및 상기 제2 바이어스 전류 중 상기 일부를 미러링하여 상기 제1 바이어스 전류를 싱크하는 제2 싱크 전류 미러를 포함할 수 있다.
실시 예에 따라, 상기 제1 전류 미러부는 상기 제1 전류를 미러링하는 제1 전류 미러 및 상기 미러링된 제1 전류를 미러링하여 상기 제3 전류, 상기 제4 전류 및 상기 제5 전류를 생성하는 제2 전류 미러를 포함할 수 있다.
상기 제2 전류 미러부는 상기 제2 전류를 미러링하여 상기 제6 전류와 상기 제7 전류를 생성하는 제3 전류 미러를 포함할 수 있다.
상기 제3 전류 미러부는 상기 버퍼 트랜지스터의 상기 제2 전극으로부터 상기 파워 트랜지스터의 상기 게이트 전극으로 공급되는 상기 전류를 미러링하는 제4 전류 미러 및 상기 제4 전류 미러에 의해 미러링된 전류를 미러링하여 상기 제8 전류 및 상기 제9 전류를 생성하는 제5 전류 미러를 포함할 수 있다.
본 발명의 실시 예에 따른 로우 드랍아웃 레귤레이터는 로드 전류의 크기에 대응하여 버퍼 트랜지스터의 구동 여부가 결정되도록 하여 전력 소모를 감소시키면서 AC 안정도를 확보할 수 있다.
구체적으로, 본 발명의 실시 예에 따른 로우 드랍아웃 레귤레이터는 로드 전류가 낮을 때 버퍼 트랜지스터가 구동하지 않도록 하여 대기 전류를 최소화하여 전력 소모를 감소시킬 수 있다. 반대로, 본 발명의 실시 예에 따른 로우 드랍아웃 레귤레이터는 로드 전류가 높을 때 상기 버퍼 트랜지스터가 구동하도록 하여 AC 안정도를 향상시킬 수 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 로우 드랍아웃 레귤레이터의 회로도를 나타낸다.
도 2는 본 발명의 다른 실시 예에 따른 로우 드랍아웃 레귤레이터의 회로도를 나타낸다.
도 3은 도 2에 도시된 로우 드랍아웃 레귤레이터의 과도 응답을 나타낸다.
도 4는 도 2에 도시된 로우 드랍아웃 레귤레이터의 PVT corner 시뮬레이션 결과를 나타낸다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1구성요소는 제2구성요소로 명명될 수 있고, 유사하게 제2구성요소는 제1구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 로우 드랍아웃 레귤레이터의 회로도를 나타낸다.
도 1을 참조하면, 로우 드랍아웃 레귤레이터(100)는 제1 전원(Vcc)과 제2 전원(Vss)으로부터 전력을 공급받고 출력 전압(Vout)이 기준 전압(Vref)과 동일해지도록 동작한다. 로우 드랍아웃 레귤레이터(100)는 바이어스 전류원(Ib), 차동 입력부(110), 전류 싱크부(120), 제1 전류 미러부(130), 제2 전류 미러부(140), 제3 전류 미러부(150), 버퍼 트랜지스터(Mb), 파워 트랜지스터(Mp), 보상 커패시터(Cc) 및 출력 커패시터(Cout)을 포함한다.
바이어스 전류원(Ib)은 바이어스 전류를 차동 입력부(110)와 전류 싱크부(120)로 공급한다. 바이어스 전류원(Ib)의 제1 전극은 제2 전원(Vss)에 접속되고 제2 전극은 차동 입력부(100)와 전류 싱크부(120)에 접속된다.
차동 입력부(110)는 기준 전압(Vref)와 출력 전압(Vout)의 차이에 대응하여 바이어스 전류를 분배한다. 구체적으로, 차동 입력부(110)는 기준 전압(Vref)와 출력 전압(Vout)의 차이에 따라 제1 바이어스 전류(Ib1)을 제1 노드(N1)로 공급하고 제2 바이어스 전류(Ib2)를 제2 노드(N2)에 공급한다.
차동 입력부(110)는 제1 트랜지스터(M1)와 제2 트랜지스터(M2)를 포함한다.
제1 트랜지스터(M1)는 기준 전압(Vref)을 입력받는 게이트 전극, 바이어스 전류원(Ib)에 접속되는 제1 전극 및 제1 노드(N1)에 접속되는 제2 전극을 포함한다. 즉, 제1 트랜지스터(M1)는 바이어스 전류원(Ib)과 제1 노드(N1) 사이에 접속되며 기준 전압(Vref)에 응답하여 스위칭된다.
제2 트랜지스터(M2)는 출력 전압(Vout)을 입력받는 게이트 전극, 바이어스 전류원(Ib)에 접속되는 제1 전극 및 제2 노드(N1)에 접속되는 제2 전극을 포함한다. 즉, 제2 트랜지스터(M2)는 바이어스 전류원(Ib)과 제2 노드(N2) 사이에 접속되며 기준 전압(Vout)에 응답하여 스위칭된다.
전류 싱크부(120)는 기준 전압(Vref)과 출력 전압(Vout)의 크기에 대응하여 제1 바이어스 전류(Ib1) 중 일부와 제2 바이어스 전류(Ib2) 중 일부를 싱크(sink)한다. 구체적으로, 전류 싱크부(120)는 출력 전압(Vout)의 크기에 대응하여 제1 바이어스 전류(Ib1) 중 일부를 싱크하고 나머지를 제1 전류(I1)로서 생성하며 기준 전압(Vref)의 크기에 대응하여 제2 바이어스 전류(Ib2) 중 일부를 싱크하고 나머지를 제2 전류(I2)로서 생성한다.
전류 싱크부(120)는 제1 전류 싱크(M3, M5, M6)과 제2 전류 싱크(M4, M7, M8)을 포함한다.
제1 전류 싱크(M3, M5, M6)는 제1 바이어스 전류(Ib1) 중 일부를 미러링하여 제2 바이어스 전류(Ib2)를 싱크한다.
제3 트랜지스터(M3)는 기준 전압(Vref)을 입력받는 게이트 전극, 바이어스 전류원(Ib)에 접속되는 제1 전극 및 제1 싱크 전류 미러(M5, M6)에 접속되는 제2 전극을 포함한다. 즉, 제3 트랜지스터(M3)는 바이어스 전류원(Ib)과 제1 싱크 전류 미러(M5, M6) 사이에 접속되며 기준 전압(Vref)에 응답하여 스위칭된다.
바이어스 전류(Ib1)는 제1 트랜지스터(M1)의 크기, 즉, 채널의 너비와 길이와 제3 트랜지스터(M3)의 크기의 비에 따라 분배되어 바이어스 전류(Ib1) 중 일부는 제3 트랜지스터(M3)를 통해 제1 싱크 전류 미러(M5, M6)로 공급된다.
제1 싱크 전류 미러(M5, M6)는 제3 트랜지스터(M3)를 통해 공급되는 전류를 미러링하고 미러링된 전류를 제2 싱크 전류(Is2)로서 제2 노드(N2)에 공급한다. 다시 말해, 제1 싱크 전류 미러(M5, M6)는 제2 노드(N2)로부터 제2 싱크 전류(Is2)를 싱크한다. 이에 따라, 제2 전류 미러부(140)는 제2 바이어스 전류(Ib2)로부터 제2 싱크 전류(Is2)가 싱크된 나머지를 제2 전류로 공급받게 된다.
제1 전류 싱크(M3, M5, M6)와 제2 전류 싱크(M4, M7, M8)는 서로 쌍대적인 관계에 있으므로 제2 전류 싱크(M4, M7, M8)에 대한 설명은 생략한다. 즉, 동일한 원리로 제1 전류 미러부(130)는 제2 바이어스 전류(Ib1)로부터 제1 싱크 전류(Is1)가 싱크된 나머지를 제1 전류(I1)로 공급받게 된다.
제1 전류 미러부(130)는 제1 전류(I1)를 미러링하여 제3 전류(I3), 제4 전류(I4) 및 제5 전류(I5)를 생성한다. 제1 전류 미러부(130)는 제3 전류(I3)를 버퍼 트랜지스터(Mb)의 게이트 전극으로 공급하고 제4 전류(I4)를 버퍼 트랜지스터(Mb)의 제1 전극으로 공급하며 제5 전류(I5)를 버퍼 트랜지스터(Mb)의 제2 전극으로 공급한다.
제1 전류 미러부(130)는 제1 전류 미러(M9, 10)과 제2 전류 미러(M14, M15, M16, M17)을 포함한다.
제1 전류 미러(M9, M10)는 제1 전류(I1)를 미러링하여 미러링된 제1 전류(I1')을 생성한다. 제2 전류 미러(M14, M15, M16, M17)는 미러링된 제1 전류(I1')를 다시 미러링하여 제3 전류(I3), 제4 전류(I4), 및 제5 전류(I5)를 생성한다.
구체적으로, 제3 전류(I3)는 제15 트랜지스터(M15)를 통해 버퍼 트랜지스터(Mb)의 게이트 전극으로 공급되고, 제4 전류(I4)는 제16 트랜지스터(M16)를 통해 버퍼 트랜지스터(Mb)의 제1 전극으로 공급되며, 제5 전류(I5)는 제17 트랜지스터(M17)를 통해 버퍼 트랜지스터(Mb)의 제2 전극으로 공급된다.
제2 전류 미러부(140)는 제2 전류(I2)를 미러링하여 제6 전류(I6)와 제 7 전류(I7)를 생성한다. 제2 전류 미러부(140)는 제6 전류(I6)를 버퍼 트랜지스터(Mb)의 게이트 전극으로 공급하고 제7 전류(I7)를 버퍼 트랜지스터(Mb)의 제2 전극으로 공급한다.
제2 전류 미러부(140)는 제3 전류 미러(M11, M12, M13)을 포함한다. 제6 전류(I6)는 제12 트랜지스터(M12)를 통해 버퍼 트랜지스터(Mb)의 게이트 전극으로 공급되며, 제7 전류(I7)는 제13 트랜지스터(M13)를 통해 버퍼 트랜지스터(Mb)의 제2 전극으로 공급된다.
여기서, 제7 전류(I7)와 제4 전류(I4)는 버퍼 트랜지스터(Mb)의 전류원 역할을 수행할 수 있다.
실시 예에 따라, 제13 트랜지스터(M13), 제16 트랜지스터(M16) 및 제17 트랜지스터(M17)의 크기 비율은 1:1:2로 설계되는 것이 바람직할 수 있다.
제3 전류 미러부(150)는 버퍼 트랜지스터(Mb)의 제2 전극으로부터 파워 트랜지스터의 게이트 전극으로 공급되는 전류를 미러링하여 제8 전류(I8) 및 제9 전류(I9)를 생성한다. 제3 전류 미러부(150)는 제8 전류(I8)를 버퍼 트랜지스터(Mb)의 제1 전극으로 공급하며 제9 전류(I9)를 차동 입력부(110)로 공급한다.
제3 전류 미러부(150)는 제4 전류 미러(M18, M19)와 제5 전류 미러(M20, M21, M22)를 포함한다.
제4 전류 미러(M18, M19)는 파워 트랜지스터(Mp)의 게이트 전극으로 공급되는 전류(I10)의 일부를 미러링한다. 미러링된 전류(I10')는 제19 트랜지스터(M19)를 통해 제5 전류 미러(M20, M21, M22)로 공급된다.
제5 전류 미러(M20, M21, M22)는 제4 전류 미러(M18, M19)에 의해 미러링된 전류(I10')를 다시 미러링하여 제8 전류(I8)와 제9 전류(I9)를 생성한다. 제8 전류(I8)는 제21 트랜지스터(M21)를 통해 버퍼 트랜지스터(Mb)의 제1 전극에 공급되며 제9 전류(I9)는 제22 트랜지스터(M22)를 통해 차동 입력부(110)와 전류 싱크부(120)로 공급된다.
여기서, 제9 전류(I9)는 바이어스 전류원(Ib)에 추가적인 전류원으로서 기능할 수 있다.
버퍼 트랜지스터(Mb)는 제1 전류 미러부(130), 제2 전류 미러부(140) 및 제3 전류 미러부(150)에 접속된다. 버퍼 트랜지스터(Mb)의 게이트 전극에는 제1 전류 미러부(130)로부터 공급되는 제3 전류(I3)와 제2 전류 미러부(140)로부터 공급되는 제6 전류(I6)가 공급된다. 버퍼 트랜지스터(Mb)의 제1 전극에는 제1 전류 미러부(130)로부터 공급되는 제4 전류(I4)와 제3 전류 미러부(150)로부터 공급되는 제8 전류(I8)가 공급된다. 버퍼 트랜지스터(Mb)의 제2 전극에는 제1 전류 미러부(130)로부터 공급되는 제5 전류(I5)와 제2 전류 미러부(140)로부터 공급되는 제7 전류(I7)가 공급된다.
로드 전류(Iload), 즉, 출력 전압(Vout)이 인가되는 노드로부터 공급되는 전류가 크면, 파워 트랜지스터(Mp)를 통해 버퍼 트랜지스터(Mb)의 제2 전극으로 로드 전류(Iload) 성분이 공급될 수 있다.
파워 트랜지스터(Mp)의 게이트 전극은 버퍼 트랜지스터의 제2 전극에 접속되고, 파워 트랜지스터(Mp)의 제1 전극은 제1 전원(Vcc)에 접속되며, 파워 트랜지스터(Mp)의 제2 전극은 출력 전압(Vout)이 인가되는 노드에 접속된다.
보상 커패시터(Cc)는 출력 전압(Vout)이 인가되는 노드와 버퍼 트랜지스터(Mb)의 게이트 전극 사이에 접속된다.
출력 커패시터(Cout)는 출력 전압(Vout)이 인가되는 노드와 제2 전원(Vss) 사이에 접속된다.
도 2는 본 발명의 다른 실시 예에 따른 로우 드랍아웃 레귤레이터의 회로도를 나타낸다. 도 1과 도 2는 도 2의 로우 드랍아웃 레귤레이터(100')가 제1 캐스코드 트랜지스터(Mc1)와 제2 캐스코드 트랜지스터(Mc2)를 더 포함하는 것을 제외하고는 실질적으로 동일한 바 동일한 부분의 설명은 생략한다.
도 2를 참조하면, 로우 드랍아웃 레귤레이터(100')는 제1 캐스코드 트랜지스터(Mc1)와 제2 캐스코드 트랜지스터(Mc2)를 더 포함한다.
제1 캐스코드 트랜지스터(Mc1)는 제1 바이어스 전압(Vb1)이 인가되는 게이트 전극, 상기 제1 전류 미러부(130)로부터 제3 전류(I3)를 공급받는 제1 전극 및 버퍼 트랜지스터(Mb)의 게이트 전극에 접속되는 제2 전극을 포함한다.
제2 캐스코드 트랜지스터(Mc2)는 제2 바이어스 전압(Vb2)이 인가되는 게이트 전극, 상기 제2 전류 미러부(140)로부터 제6 전류(I6)를 공급받는 제1 전극 및 버퍼 트랜지스터(Mb)의 게이트 전극에 접속되는 제2 전극을 포함한다.
제1 캐스코드 트랜지스터(Mc1)는 제3 전류(I3)를 증폭하고 제2 캐스코드 트랜지스터(Mc2)는 제6 전류를 증폭하여 보다 정확한 정류(regulating)을 가능하게 한다.
이하, 도 2에 도시된 로우 드랍아웃 레귤레이터(100')의 동작을 상세하게 설명한다.
먼저, 버퍼 트랜지스터(Mb)의 전류원은 제1 전류 미러부(130)로부터 공급되는 제4 전류(I4)와 제5 전류(I5), 제2 전류 미러부(140)로부터 공급되는 제7 전류(I7) 및 제3 전류 미러부(150)로부터 공급되는 제8 전류(I8)과 제10 전류(I10)로 구성된다.
다시 말해, 버퍼 트랜지스터(Mb)의 제1 전극으로 공급되는 전류는 제4 전류(I4)와 제8 전류(I8)이며, 버퍼 트랜지스터(Mb)의 제2전극으로 공급되는 전류는 제5 전류(I5), 제7 전류(I7) 및 제10 전류(I10)이다.
여기서, 제7 전류(I7)와 제4 전류(I4)는 증폭 회로, 즉, 차동 입력부(110)와 전류 싱크부(120)의 출력 성분이 포함되어 있다. 제8 전류(I8)와 제10 전류(I10)는 파워 트랜지스터(Mp)를 통해 흐르는 로드 전류(Iload)에 대응한다. 즉, 제8 전류(I8)와 제10 전류(I10)는 로드 전류(Iload) 성분을 포함한다.
로드 전류(Iload)가 작으면, 버퍼 트랜지스터(Mb)의 양단에 충분한 전류가 인가되지 않아 버퍼 트랜지스터(Mb)가 컷-오프된다. 즉, 로드 전류(Iload)가 작으면, 제13 트랜지스터(M13)를 통해 공급되는 제7 전류(I7)와 제17 트랜지스터(M17)를 통해 공급되는 제5 전류(I5)의 합이 파워 트랜지스터(Mp)의 게이트 전극으로 공급되어 제5 전류(I5)와 제7 전류(I7)의 크기에 대응하는 출력 전압(Vout)이 생성된다.
로드 전류(Iload)가 적어 버퍼 트랜지스터(Mb)가 컷-오프됨으로써 전류 소모가 적어질 수 있다. 즉, 대기 전류가 최소화될 수 있다.
로드 전류(Iload)가 증가하면 버퍼 트랜지스터(Mb)가 Subthreshold ~ Saturation 영역으로 진입하여 활성화되어 버퍼 기능을 수행한다.
즉, 로드 전류(Iload)가 증가하면 버퍼 트랜지스터(Mb)에 의한 AC 안정도를 확보할 수 있게 된다.
로드 전류(Iload)가 증가하여 버퍼 트랜지스터(Mb)가 동작하면 제22 트랜지스터(M22)를 통해 제9 전류(I9)가 차동 입력부(110)와 전류 싱크부(120)의 추가 전류원으로 공급되어 제7 전류(I7)와 제4 전류(I4)의 과도 응답 특성을 개선할 수 있다.
로우 드랍아웃 레귤레이터(100')의 3-dB pole과 second pole은 다음의 수학식와 같이 결정된다.
[수학식]
Figure 112019056279025-pat00001
도 3은 도 2에 도시된 로우 드랍아웃 레귤레이터의 과도 응답을 나타낸다. 도 3을 참조하면, 로드 전류(Iload)가 0.1mA에서 200mA까지 100ns slope로 변할 때, 출력 전압(Vout)의 언더슈트(undershoot) 발생으로 인한 제4 전류(I4)와 제5 전류(I5)의 증가가 제7 전류(I7)의 증가보다 빠르게 발생하여 출력 전압(Vout)의 언더슈트를 억제하고 빠르게 회복될 수 있게 한다. 로드 전류(Iload)가 0.1mA일 때 대기전류를 약 2㎂까지 감소시킬 수 있다. 출력 전압(Vout)의 언더슈트는 90mV로 1.5 ㎲ 만에 안정되는 것을 확인할 수 있다.
도 4는 도 2에 도시된 로우 드랍아웃 레귤레이터의 PVT corner 시뮬레이션 결과를 나타낸다.
도 4를 참조하면, 로드 전류(Iload)가 0.1 mA 이상일 때부터 안정된 특성을 나타내는 것을 확인할 수 있다. 특히, -30도부터 80도까지 공정 상 NMOS와 PMOS가 가장 느린 경우(SS 코너)부터 가장 빠른 경우(FF 코너)까지 모든 코너에서 안정적인 동작이 가능한 것을 확인할 수 있다.
이와 같이, 본 발명의 실시 예에 따른 로우 드랍아웃 레귤레이터는 로드 전류의 크기에 대응하여 버퍼 트랜지스터의 구동 여부가 결정되도록 하여 전력 소모를 감소시키면서 AC 안정도를 확보할 수 있다.
구체적으로, 본 발명의 실시 예에 따른 로우 드랍아웃 레귤레이터는 로드 전류가 낮을 때 버퍼 트랜지스터가 구동하지 않도록 하여 대기 전류를 최소화하여 전력 소모를 감소시킬 수 있다. 반대로, 본 발명의 실시 예에 따른 로우 드랍아웃 레귤레이터는 로드 전류가 높을 때 상기 버퍼 트랜지스터가 구동하도록 하여 AC 안정도를 향상시킬 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100; 로우 드랍아웃 레귤레이터, 110; 차동 입력부,
120; 전류 싱크부, 130; 제1 전류 미러부,
140; 제2 전류 미러부, 150; 제3 전류 미러부,
160; 제4 전류 미러부, 170; 제5 전류 미러부

Claims (11)

  1. 바이어스 전류를 공급하는 바이어스 전류원;
    기준 전압과 출력 전압의 차이에 대응하여 상기 바이어스 전류를 제1 바이어스 전류와 제2 바이어스 전류로 배분하는 차동 입력부;
    상기 출력 전압의 크기에 대응하여 상기 제1 바이어스 전류 중 일부를 싱크하고 나머지를 제1 전류로서 생성하며 상기 기준 전압의 크기에 대응하여 상기 제2 바이어스 전류 중 일부를 싱크하고 나머지를 제2 전류로서 생성하는 전류 싱크부;
    상기 제1 전류를 미러링하여 제3 전류, 제4 전류 및 제5 전류를 생성하고 상기 제3 전류를 버퍼 트랜지스터의 게이트 전극로 공급하고 상기 제4 전류를 상기 버퍼 트랜지스터의 제1 전극으로 공급하며 상기 제5 전류를 상기 버퍼 트랜지스터의 제2 전극으로 공급하는 제1 전류 미러부;
    상기 제2 전류를 미러링하여 제6 전류와 제7 전류를 생성하고 상기 제6 전류를 상기 버퍼 트랜지스터의 상기 게이트 전극으로 공급하며 상기 제7 전류를 상기 버퍼 트랜지스터의 상기 제2 전극으로 공급하는 제2 전류 미러부; 및
    상기 버퍼 트랜지스터의 상기 제2 전극으로부터 파워 트랜지스터의 게이트 전극으로 공급되는 전류를 미러링하여 제8 전류 및 제9 전류를 생성하고 상기 제8 전류를 상기 버퍼 트랜지스터의 상기 제1 전극으로 공급하며 상기 제9 전류를 상기 차동 입력부로 공급하는 제3 전류 미러부를 포함하는 로우 드랍아웃 레귤레이터.
  2. 제1항에 있어서, 상기 로우 드랍아웃 레귤레이터는,
    상기 출력 전압이 인가되는 노드와 상기 버퍼 트랜지스터의 상기 게이트 전극 사이에 접속되는 보상 커패시터를 더 포함하는 로우 드랍아웃 레귤레이터.
  3. 제1항에 있어서, 상기 로우 드랍아웃 레귤레이터는,
    상기 출력 전압이 인가되는 노드와 접지 사이에 접속되는 출력 커패시터를 더 포함하는 로우 드랍아웃 레귤레이터.
  4. 제1항에 있어서, 상기 로우 드랍아웃 레귤레이터는,
    제1 바이어스 전압이 인가되는 게이트 전극, 상기 제1 전류 미러부에 접속되어 상기 제3 전류를 공급받는 제1 전극 및 상기 버퍼 트랜지스터의 상기 게이트 전극에 접속되는 제2 전극을 포함하는 제1 캐스코드 트랜지스터; 및
    제2 바이어스 전압이 인가되는 게이트 전극, 상기 제2 전류 미러부에 접속되며 상기 제6 전류를 공급받는 제1 전극 및 상기 버퍼 트랜지스터의 상기 게이트 전극에 접속되는 제2 전극을 포함하는 제2 캐스코드 트랜지스터를 더 포함하는 로우 드랍아웃 레귤레이터.
  5. 제1항에 있어서,
    상기 차동 입력부는,
    상기 기준 전압에 응답하여 상기 바이어스 전류원과 상기 제1 전류 미러부의 입력 노드 사이에 접속시키는 제1 트랜지스터; 및
    상기 출력 전압에 응답하여 상기 바이어스 전류원과 상기 제2 전류 미러부의 입력 노드 사이를 접속시키는 제2 트랜지스터를 포함하는 로우 드랍아웃 레귤레이터.
  6. 제1항에 있어서,
    상기 전류 싱크부는,
    상기 제1 바이어스 전류 중 일부를 미러링하여 상기 제2 바이어스 전류를 싱크하는 제1 전류 싱크; 및
    상기 제2 바이어스 전류 중 일부를 미러링하여 상기 제1 바이어스 전류를 싱크하는 제2 전류 싱크를 포함하는 로우 드랍아웃 레귤레이터.
  7. 제6항에 있어서,
    상기 제1 전류 싱크는,
    상기 기준 전압이 인가되는 게이트 전극, 상기 바이어스 전류원에 접속되는 제1 전극 및 상기 제1 바이어스 전류 중 상기 일부를 출력하는 제2 전극을 포함하는 제3 트랜지스터; 및
    상기 제1 바이어스 전류 중 상기 일부를 미러링하여 상기 제2 바이어스 전류를 싱크하는 제1 싱크 전류 미러를 포함하는 로우 드랍아웃 레귤레이터.
  8. 제6항에 있어서,
    상기 제2 전류 싱크는,
    상기 출력 전압이 인가되는 게이트 전극, 상기 바이어스 전류원에 접속되는 제1 전극 및 상기 제2 바이어스 전류 중 상기 일부를 출력하는 제2 전극을 포함하는 제4 트랜지스터; 및
    상기 제2 바이어스 전류 중 상기 일부를 미러링하여 상기 제1 바이어스 전류를 싱크하는 제2 싱크 전류 미러를 포함하는 로우 드랍아웃 레귤레이터.
  9. 제1항에 있어서,
    상기 제1 전류 미러부는,
    상기 제1 전류를 미러링하는 제1 전류 미러; 및
    상기 미러링된 제1 전류를 미러링하여 상기 제3 전류, 상기 제4 전류 및 상기 제5 전류를 생성하는 제2 전류 미러를 포함하는 로우 드랍아웃 레귤레이터.
  10. 제1항에 있어서,
    상기 제2 전류 미러부는,
    상기 제2 전류를 미러링하여 상기 제6 전류와 상기 제7 전류를 생성하는 제3 전류 미러를 포함하는 로우 드랍아웃 레귤레이터.
  11. 제1항에 있어서,
    상기 제3 전류 미러부는,
    상기 버퍼 트랜지스터의 상기 제2 전극으로부터 상기 파워 트랜지스터의 상기 게이트 전극으로 공급되는 상기 전류를 미러링하는 제4 전류 미러; 및
    상기 제4 전류 미러에 의해 미러링된 전류를 미러링하여 상기 제8 전류 및 상기 제9 전류를 생성하는 제5 전류 미러를 포함하는 로우 드랍아웃 레귤레이터.
KR1020190064651A 2019-05-31 2019-05-31 과도 응답이 개선된 로우 드랍아웃 레귤레이터 KR102188844B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020190064651A KR102188844B1 (ko) 2019-05-31 2019-05-31 과도 응답이 개선된 로우 드랍아웃 레귤레이터

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190064651A KR102188844B1 (ko) 2019-05-31 2019-05-31 과도 응답이 개선된 로우 드랍아웃 레귤레이터

Publications (2)

Publication Number Publication Date
KR102188844B1 true KR102188844B1 (ko) 2020-12-09
KR102188844B9 KR102188844B9 (ko) 2024-02-16

Family

ID=73787007

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190064651A KR102188844B1 (ko) 2019-05-31 2019-05-31 과도 응답이 개선된 로우 드랍아웃 레귤레이터

Country Status (1)

Country Link
KR (1) KR102188844B1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150346750A1 (en) * 2014-06-02 2015-12-03 Dialog Semiconductor Gmbh Current Sink Stage for LDO
KR20170083825A (ko) * 2016-01-11 2017-07-19 삼성전자주식회사 오버슛과 언더슛을 억제할 수 있는 전압 레귤레이터와 이를 포함하는 장치들
KR20180018757A (ko) * 2015-06-16 2018-02-21 노르딕 세미컨덕터 에이에스에이 전압 레귤레이터들

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150346750A1 (en) * 2014-06-02 2015-12-03 Dialog Semiconductor Gmbh Current Sink Stage for LDO
KR20180018757A (ko) * 2015-06-16 2018-02-21 노르딕 세미컨덕터 에이에스에이 전압 레귤레이터들
KR20170083825A (ko) * 2016-01-11 2017-07-19 삼성전자주식회사 오버슛과 언더슛을 억제할 수 있는 전압 레귤레이터와 이를 포함하는 장치들

Also Published As

Publication number Publication date
KR102188844B9 (ko) 2024-02-16

Similar Documents

Publication Publication Date Title
JP5694512B2 (ja) Ｑ値を調節することのできるオンチップ低電圧キャパシタレス低ドロップアウト調整器
US8294441B2 (en) Fast low dropout voltage regulator circuit
JP3549302B2 (ja) 同相電圧安定度を有するオフセットコンパレータ
US20080157740A1 (en) Hybrid low dropout voltage regulator circuit
US9477246B2 (en) Low dropout voltage regulator circuits
TW201327085A (zh) 適用於邏輯系統的線性電壓調節電路
KR20120003799A (ko) 차동 증폭 회로 및 시리즈 레귤레이터
JP2007048283A (ja) マルチループ電圧調整器制御スキームにおける零消去
US7135912B2 (en) Methods and systems for decoupling the stabilization of two loops
Han et al. A 340-nA-quiescent 80-mA-load 0.02-fs-FOM active-capacitor-based low-dropout regulator in standard 0.18-μm CMOS
KR20160137803A (ko) 로우 드롭 아웃 전압 레귤레이터
US9069368B2 (en) Light load stability circuitry for LDO regulator
KR20090127811A (ko) 전압 조정기
KR102215287B1 (ko) 전압 제너레이터
US11625057B2 (en) Voltage regulator providing quick response to load change
KR102188844B1 (ko) 과도 응답이 개선된 로우 드랍아웃 레귤레이터
CN113311902A (zh) 一种静态电流小且无片外电容高瞬态响应的低功耗稳压器
Pérez-Bailón et al. Transient-enhanced output-capacitorless CMOS LDO regulator for battery-operated systems
US7880452B1 (en) Trimming circuit and method for replica type voltage regulators
US8222884B2 (en) Reference voltage generator with bootstrapping effect
KR102227203B1 (ko) Sr 래치 스위치를 이용한 ldo 레귤레이터
JP7239250B2 (ja) 基準電圧発生回路、および半導体装置
US9385658B2 (en) Fast recovery scheme of transconductance gain for folded cascode amplifier
CN111367342A (zh) 一种低压差线性稳压电路
US8129967B2 (en) Voltage regulator with self-adaptive loop

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Re-publication after modification of scope of protection [patent]
G170 Re-publication after modification of scope of protection [patent]