KR20220004955A - 전압 레귤레이터, 집적 회로 및 전압 레귤레이션을 위한 방법 - Google Patents

Abstract

전압 레귤레이터가, 제1 공급 단자(VS)와 출력 단자(OUT) 사이에 연결되는 제어 섹션을 갖는 출력 트랜지스터(MPOUT)를 포함한다. 증폭기(AMP)가 기준 입력부(VR) 및 피드백 입력부(VFB)를 포함한다. 전류 미러가 레플리카 트랜지스터(MREP)를 포함한다. 전류 미러는 출력 트랜지스터(MPOUT)에 의해 레플리카 트랜지스터(MREP)에 공급되는 부하 전류를 미러링하고 감쇠시키도록 구성된다. 필터 회로(RC)가 레플리카 트랜지스터(MREP)의 제어 섹션에 커플링되고 출력 단자(OUT)를 통해 증폭기(AMP)의 피드백 입력부(VFB)에 커플링된다.

Description

전압 레귤레이터, 집적 회로 및 전압 레귤레이션을 위한 방법

본 발명은 저 드롭아웃 레귤레이터(low dropout regulator)와 같은 전압 레귤레이터에 관한 것이다. 게다가, 본 발명은 제안된 전압 레귤레이터들 중 하나 이상을 포함하는 집적 회로, 및 전압 레귤레이션(voltage regulation)을 위한 방법에 관한 것이다.

아날로그 및 디지털 회로 설계에서는 칩에 상이한 전압 서플라이들(voltage supplies)을 제공할 필요가 종종 있다. 예를 들어, 디지털 서플라이는 종종, 신뢰성의 이유들로 매우 낮은 전압 값을 제공하는 한편, 아날로그 회로부는 종종 다이내믹 레인지(dynamic range) 요구들과 관련된다. 이들 상이한 요구들이 항상 서로를 준수하는 것은 아니다. 때때로, 예를 들어, 민감한 부분들에 대한 전용 서플라이들에 의해, 회로 아키텍처의 부분들의 크로스토크를 회피하는 것이 또한 이롭다. 전압 레귤레이터들을 위한 수 개의 솔루션들 중에서, 칩 상에서 사용되는 레귤레이터들의 수에 따라 외부 핀들의 수가 증가할 것이라는 것을 방지하기 위해, 외부 부하 커패시터들이 사용되지 않는 커패시터 없는 버전이 점점 더 대중화되고 있다. 그러나, 하나의 주요 결점으로서, 통상적인 전압 레귤레이터들은 레귤레이션된 전압을 단지 열악하게 필터링할 수도 있을 뿐이다. 레귤레이션된 전압이 대략 1V 또는 2V로 되어야 할 때, 디바이스 신뢰성은 대략 수백 mV 정도의 오버슈트(overshoot)들에 의해 이미 감소될 수 있는데, 이는 특별히 주의하지 않는 한 부하 전류 변동 후에 쉽게 발생될 수 있다.

오버슈트에 대한 감도가 본 기술분야에서 다루어지고 있다. 오버슈트 이벤트에 대한 응답을 가능한 한 빨리 렌더링하는 것이 하나의 접근법이 되었다. 전력 소비와의 합리적인 트레이드오프(trade-off)를 위해, 클래스 AB 접근법이 대체로 채택되었지만 또한 용량성 커플링 레이아웃들도 요즘에는 점점 더 대중화되고 있다. 예를 들어, 전압 레귤레이터의 출력에서의 스파이크가 바이어스 전류 생성기에 커플링되어 단지 스파이크의 지속기간 동안에만 그의 값을 증가시킬 수도 있다. 이러한 방식으로 저 전력 피처(low power feature)를 유지하면서 더 즉각적인 응답이 획득될 수 있다.

문헌(Pui Ying Or and Ka Nang Leung: "An output-capacitorless low-dropout regulator with direct voltage-spike detection", in IEEE Journal of Solid-State Circuits, 45 (2): 458-466, February 2010)에 의해 용량성 커플링 개념이 공개되었다. 제안된 전압 레귤레이터는 오버슈트 이벤트들에 대한 빠른 응답을 특징으로 한다. 예를 들어, 출력이 포지티브 스파이크를 갖는 경우, 용량성 커플링은 전류 미러 트랜지스터에서의 전류를 증가시켜 PMOS 출력 트랜지스터의 게이트가 즉시 풀 업(pull up)되어 빠르게 턴 오프시키도록 한다. 네거티브 스파이크가 다른 전류 미러에서의 다이오드에서의 기준치를 더 낮은 값으로 강제시켜 전류를 증가시키고 PMOS 출력 트랜지스터에서의 게이트를 즉시 풀 다운(pull down)시킨다. 불행히도, 이 솔루션에는 일부 주목할 만한 결점들이 있다. 대부분의 경우들에서, 부스팅된 전류 경로는 상기에 언급된 전류 미러들과 교차한다. 이것은, 예를 들어, 부하가 디지털 회로일 때, 속도가 이슈일 수도 있다는 것을 암시한다. 더욱이, 출력 노드에서의 커패시터와 내부 바이어스의 커플링은, 일단 커플링된 노드가 공급 전압 Vdd를 추적하면, 열악한 고주파 전력 공급 제거 비율(power supply rejection ratio)(PSRR)을 초래할 수도 있다.

제한된 전력 소비를 특징으로 하는 많은 시도들에도 불구하고, 전압 레귤레이터들의 증폭기 속도가 수 개의 병목현상들을 경험한다. 상기에 논의된 바와 같이 전류 미러들의 구현은 하나의 이슈이지만, 일시적일지라도, 전류들이 클수록 더 큰 트랜지스터들을 전형적으로 요구한다는 것이 또한 주목할 만하다. 이것은, 속도 달성들을 종종 좌절시키는 더 큰 기생 커패시턴스들로 이어진다. 이 모든 것을 고려하면, 솔루션들은 짧은 스케일의 오버슈트 이벤트들을 다루기 위해 종종 필요한 만큼 빠르지 못할 수 있다.

오버슈트 성능을 개선시키는 것을 가능하게 하는 전압 레귤레이터, 집적 회로 및 전압 레귤레이션을 위한 방법을 제공하는 것을 목적으로 한다.

이들 목적들은 독립 청구항들의 대상물(subject matter)에 의해 달성된다. 추가의 전개들 및 실시예들이 종속 청구항들에 설명되어 있다.

임의의 하나의 실시예와 관련하여 설명되는 임의의 피처가 단독으로, 또는 본 명세서에서 설명되는 다른 피처들과 조합하여 사용될 수도 있고, 실시예들 중 임의의 다른 실시예의 하나 이상의 피처들, 또는 대안으로서 설명되지 않는 한 실시예들 중 임의의 다른 실시예의 임의의 조합과 조합하여 또한 사용될 수도 있다는 것이 이해되어야 한다. 게다가, 첨부된 청구범위에 정의되는 전압 레귤레이터, 집적 회로 및 전압 레귤레이션을 위한 방법의 범주로부터 벗어남이 없이 아래에 설명되지 않은 등가물들 및 수정들이 또한 채용될 수도 있다.

다음은 전압 레귤레이터들의 오버슈트 억제의 분야에서의 개선된 개념에 관한 것이다. 저 드롭아웃 레귤레이터, 또는 LDO에서, 부하 과도상태(load transient) 후 오버슈트의 영향은 연속적인 부하 전류 값들 사이의 비율에 좌우된다는 것이 관찰되었다. 이하에서 "오버슈트"라는 용어는 전압 레귤레이터, 예를 들어, 저 드롭아웃 레귤레이터(LDO)의 출력에 관한 것인데, 이는 그의 공칭 정상 상태 값을 초과한다. "오버슈트 이벤트"라는 용어는, 오버슈트 이벤트를 야기하는 부하 전류의 급격한 드롭과 같은 이벤트를 나타낸다. 예를 들어, 오버슈트 동안 부하 전류의 제1 값이 높고, 일단 오버슈트 이벤트가 중단되었다면, 부하 전류의 훨씬 더 낮은 제2 값으로 순간적으로 드롭될 수도 있다. 값들 사이의 그러한 "점프"는, 부하 전류의 제1 값과 제2 값의 비율이 클수록 더 큰 영향을 미칠 수도 있다. 예를 들어, 101mA로부터 1mA로 점프하는 것이 그 대신에 150mA로부터 50mA로 점프하는 것보다 더 임계적일 수도 있다. 이들 2개의 예들에서 점프는 절대적 측면에서는 동일하지만 상대적 측면에서는 상이하다. 따라서, 부하 전류에 오프셋을 도입하면 오버슈트 이벤트의 전반적인 영향에 영향을 줄 수도 있다.

다음에는, 부하 전류를 감지하기 위한 출력 트랜지스터를 포함하는 전압 레귤레이터가 제안된다. 레플리카 트랜지스터(replica transistor) 및 필터 회로에 의해 상기 부하 전류의 감쇠된 레플리카(replica)가 필터링되고 출력 트랜지스터의 추가 부하로서 재주입된다. 그 결과로서, 전체 부하 전류는, 정규 부하로 인한 부하 전류와 재주입된 감쇠된 레플리카의 합이다. 오버슈트 이벤트의 경우에, 부하 전류는 낮은 또는 제로 부하 전류 레벨들로 순간적으로 드롭되는 것이 아니라, 오히려 오버슈트 이벤트 전의 초기 부하 전류의 분율(fraction)로 드롭된다. 게다가, 감쇠된 레플리카의 계속되는 재주입으로 인해, 전체 부하 전류가 더 느린 시간 스케일(time scale)로 정착된다.

예를 들어, 상기 시간 스케일은 전압 레귤레이터의 증폭기에 의해 더 쉽게 추적되도록 필터 회로의 시간 상수(time constant) 또는 감쇠 인자(attenuation factor) 등과 같은 적절한 파라미터들을 사용하여 제어될 수 있다. 실제로, 연속적인 부하 전류 값들의 비율은 감쇠 인자에 좌우될 수도 있다. 이러한 방식으로 전체 부하 전류가 높은 전류 값으로부터 낮은 전류 값으로 갑자기 드롭되지 않아서, 따라서, 오버슈트 성능을 개선시킬 수도 있다.

적어도 하나의 실시예에서, 전압 레귤레이터는 출력 트랜지스터, 증폭기, 전류 미러 및 필터 회로를 포함한다. 출력 트랜지스터는, 제1 공급 단자와 출력 단자 사이에 연결되는 제어 섹션(controlled section)을 포함한다. 증폭기는 기준 입력부 및 피드백 입력부를 포함한다. 게다가, 전류 미러는 레플리카 트랜지스터를 포함한다. 필터 회로는 레플리카 트랜지스터의 제어 섹션에 커플링되고 출력 단자에 커플링된다.

동작 시에 출력 트랜지스터는 부하에 연결되고 부하 전류를 감지한다. 기준 단자는 기준 서플라이에 연결된다. 전류 미러는 출력 트랜지스터에 의해 레플리카 트랜지스터에 공급되는 부하 전류를 미러링하고 감쇠시키도록 구성된다. 따라서, 감쇠된 부하 전류, 또는 부하 전류의 레플리카가 레플리카 트랜지스터에 의해 공급된다. 그 후에, 레플리카는 필터 회로에 의해 필터링되고 출력 단자를 통해 출력 트랜지스터에 추가 부하로서 재주입된다. 그 결과로서, 전체 부하 전류는, 부하로 인한 부하 전류와 재주입된 감쇠된 부하 전류, 즉, 레플리카의 합이다. 필터링으로 인해, 레플리카는 특정 시간 딜레이로 재주입된다. 오버슈트 이벤트의 경우에, 전체 부하 전류는 낮은 전류 레벨들, 또는 제로 부하 전류 레벨들로 순간적으로 드롭되는 것이 아니라, 오히려 오버슈트 이벤트 전의 초기 부하 전류의 분율로 드롭될 수도 있다. 게다가, 레플리카의 계속되는 딜레이된 재주입으로 인해, 전체 부하 전류가 더 느린 시간 스케일로 정착된다.

그 결과로서, 부하 전류 프로파일, 즉, 시간의 함수로서의 부하 전류가 더 평활화될 수 있고 증폭기가 부하 전류 프로파일을 더 쉽게 추적하게 할 수도 있다. 실제로, 증폭기는 오버슈트 이벤트 후에도 원하는 응답을 제공하고 포지티브 출력 변동을 작게 유지할 수도 있다. 제안된 개념은 오버슈트 보호에 대한 상이한 접근법을 따른다. 기술이 허용하는 한 빨리 증폭기를 제조하려고 시도하는 대신에, 부하 전류 프로파일이 변경된다. 다른 솔루션들과는 대조적으로, 제안된 개념은 증폭기 바이어스를 작동시키기 위한 것이 아니라 부하 전류 프로파일을 수정하기 위해 부하 전류의 감지를 이용한다. 포지티브 스파이크들과 관련하여, 부하 전류가 증폭기 응답보다 더 빠르게 매우 많은 양이 매우 빨리 변화되는 경우, 큰 포지티브 오버슈트 이벤트가 발생한다는 것이 확인될 수 있다. MOSFET 또는 BJT와 같은 트랜지스터들의 비선형 거동을 고려하면, 예를 들어, 수 mA로부터 1㎂로 또는 10㎂ 또는 100㎂로 정착될 때 출력 트랜지스터의 게이트에서의 변동이 현저하게 상이할 수 있다. 이것은, 출력 트랜지스터에서 더 적은 스윙이 요구될 수도 있어서 더 짧은 시간에 평형에 도달될 수 있고 오버슈트 이벤트가, 방지되지 않은 경우, 크게 감소된다는 것을 의미한다. 루프 이득이 변경되지 않은 채 유지되기 때문에, 증폭기 안정성 또는 다이내믹 레인지에 대한 제약들이 문제가 되지 않는다. 추가적으로, 제안된 개념은 다른 전압 레귤레이터 설계들에 대해 대안적인 것이 아니라 시너지 효과가 있는 것이고, 따라서, 기존 회로 레이아웃에 추가될 수 있다는 것이 발견되었다.

적어도 하나의 실시예에서, 증폭기는 피드백 입력부를 포함한다. 필터 회로는 레플리카 트랜지스터의 제어 섹션에 커플링되고 출력 단자를 통해 증폭기의 피드백 입력부에 연결된다.

적어도 하나의 실시예에서, 출력 트랜지스터 및 레플리카 트랜지스터는 PMOS 트랜지스터들이다. 전류 미러는 출력 트랜지스터와 레플리카 트랜지스터 양측 모두를 포함하고, 여기서 출력 트랜지스터 및 레플리카 트랜지스터의 제어 섹션들이 서로 연결된다. 예를 들어, 출력 트랜지스터의 소스는 레플리카 트랜지스터의 소스에 전기적으로 연결된다. 전류 미러는 PMOS 미러를 구성한다. 파워 트랜지스터(power transistor)로서 PMOS 출력 트랜지스터에 의해 공급되는 부하 전류는 PMOS 미러의 특성들에 따라 미러링되고 감쇠된다.

적어도 하나의 실시예에서, 출력 트랜지스터는 NMOS 트랜지스터이고 레플리카 트랜지스터는 PMOS 트랜지스터이다. 전류 미러는 다이오드 연결 PMOS 트랜지스터(diode-connected PMOS transistor)를 포함하여 다이오드 연결 트랜지스터 및 레플리카 트랜지스터의 제어 섹션들이 회로 노드를 통해 서로 전기적으로 연결되도록 한다. 예를 들어, 다이오드 연결 PMOS 트랜지스터의 소스는 레플리카 트랜지스터의 소스에 전기적으로 연결된다. 출력 트랜지스터는 그의 제어 섹션을 통해, 예를 들어, 드레인을 통해 회로 노드에 연결된다.

전류 미러는 PMOS 미러를 구성하는 한편, 출력 트랜지스터는 NMOS이다. 파워 트랜지스터로서 출력 트랜지스터에 의해 공급되는 부하 전류는, 예를 들어, 파워 트랜지스터의 드레인에서 미러링되고 감쇠된다. 따라서, 출력 트랜지스터는 NMOS와 PMOS 기술 양측 모두를 사용하여 구현될 수 있다. "다이오드 연결 트랜지스터"라는 용어는 3단자 트랜지스터를 2단자 정류 디바이스, 즉, 다이오드로서 연결하는 것을 나타낸다. 제안된 실시예에서, 다이오드 연결 트랜지스터는 PMOS 트랜지스터와 같은 MOSFET의 게이트와 드레인을 연결함으로써 이루어진다.

적어도 하나의 실시예에서, 레플리카 트랜지스터는 인자 k에 의해 부하 전류를 감쇠시키도록 구성된다. 인자 k는 실수이다. 일반적으로, 전류 미러는, 입력 전류, 즉, 부하 전류에 비례하는 출력 전류를 제공한다. 인자 k, 또는 감쇠 인자는, 감쇠를 표시하는 비례 인자를 구성한다. 예를 들어, 증폭기는 오버슈트 이벤트로 인한 부하 과도상태에 대해 반응할 수도 있다. 제1 값을 나타내는, 오버슈트 이벤트로 인한 상당히 큰 값으로부터 시작하여, 부하 과도상태는 갑자기 가장 작은 가능한 전류 값 1로 드롭되는 것이 아니라 제1 값의 1/k에 비례하는 제2 값으로 드롭될 수도 있다. 시간이 지남에 따라, 부하 전류는 제2 값으로부터 최소치 또는 심지어 제로로 정착된다. 이 점진적인 정착은 증폭기에 의해 추적가능한 만큼 충분히 느리게 이루어질 수 있다.

적어도 하나의 실시예에서, 인자 k는 레플리카 트랜지스터에 의해 결정된다. 예를 들어, 레플리카 트랜지스터의 폭 대 길이 비율(width-to-length ratio)을 조정하면 인자 k의 값이 정의된다.

적어도 하나의 실시예에서, 필터 회로는 캐스케이드 전류 미러(cascaded current mirror)를 포함한다. 캐스케이드 전류 미러는 레플리카 트랜지스터의 제어 섹션에 연결된다. 게다가, 캐스케이드 전류 미러는 출력 단자를 통해 출력 트랜지스터의 제어 섹션에 연결된다. 필터 회로는 레플리카 트랜지스터에 의해 제공되는 감쇠된 부하 전류를 필터링한다. 캐스케이드 전류 미러는, 부하 전류와 병렬로, 감쇠되고 필터링된 부하 전류를 재주입한다. 이러한 방식으로, 출력 트랜지스터는, 예를 들어, 부하로부터 유래하는 현재 부하 전류와 그것의 딜레이되고 감쇠된 레플리카의 기여들을 갖는 전체 부하 전류를 소싱하도록 구성된다.

적어도 하나의 실시예에서, 필터 회로는, 적어도 하나의 시간 상수를 갖는 저항기 커패시터 네트워크(resistor capacitor network)를 포함한다. 감쇠 인자 k와 함께 시간 상수는 부하 과도상태가 시간에 따라 어떻게 진화되는지에 영향을 준다. 예를 들어, 오버슈트 이벤트의 여파로 제1 부하 전류 값으로부터 드롭된 후에, 전체 부하 전류가 제2 부하 전류 값에 도달된다. 저항기 커패시터 네트워크를 사용하여 필터 회로를 구현함으로써, 부하 과도상태는 지수 함수(exponential function)로서 제2 부하 전류 값으로부터 추가로 드롭될 수도 있다. 이 지수 함수는 시간의 함수이고 감쇠 인자 및 하나 이상의 시간 상수들을 파라미터들로서 가질 수도 있다. 감쇠 인자와 시간 상수들 양측 모두는 하드웨어에 의해 조정될 수 있다.

저항기 커패시터 네트워크는, 예를 들어, 적어도 하나의 저항기 및 커패시터를 포함한다. 커패시터는 접지 전위에 또는, 대안적으로, 출력 단자에 커플링될 수 있다. 필터 회로로 인한 필터링은 본질적으로 양측 모두의 구현들에서 동일한 특성을 갖는데, 예를 들어, 저항기는 커패시터가 밀러 효과(Miller effect)에 의해 증폭되는 것에 의해 영향을 받는다. 그러나, 커패시터를 출력 단자에 커플링하면 바이어스 부스팅을 구현하는 것을 가능하게 한다. 오버슈트 이벤트, 예를 들어, 포지티브 스파이크의 경우에, 전류의 부스팅은, 예를 들어, 직접적으로 출력 단자에서, 즉, 출력 트랜지스터 대신에, 레귤레이터 출력을 풀 다운시킨다. 이것은 출력에서 오버슈팅을 추가로 감소시키는 데 기여한다.

적어도 하나의 실시예에서, 필터 회로, 예를 들어, 저항기 커패시터 네트워크는 수 개의 상이한 시간 상수들을 포함한다. 예를 들어, 포지티브 부하 전류 변동을 즉시 추적하기 위해 더 낮은 값을 갖는 제1 시간 상수, 및 부하 전류가 제2 부하 전류 값으로부터 감소되고 있을 때, 즉, 오버슈트 이벤트 후에, 부하 전류 과도상태를 평활화하기 위해 제1 시간 상수보다 더 큰 값을 갖는 제2 시간 상수. 수 개의 상이한 시간 상수들을 이용하여 필터 회로를 구현하는 것이 더 복잡해지기는 하지만, 이것은 상이한 시간 스케일들에서 부하 과도상태들을 설명하는 것을 가능하게 한다.

적어도 하나의 실시예에서, 시간 상수는 증폭기의 대역폭에 좌우된다. 증폭기에 의해 추적가능한 시간 스케일에서, 미러링되고 감쇠된 부하 전류가 출력 단자를 통해 재주입된다. 실제 시간 상수(s)는 저항기 커패시터 네트워크의 구현에 의해 결정되고 다음의 트레이드오프의 대상이 될 수도 있다. 증폭기의 대역폭은 입력 부하 전류를 추적하는 그의 능력을 결정한다. 실제로, 평활화된 부하 과도상태는 더 쉬운 추적을 가능하게 하고 큰 시간 상수에 의해 더 양호하게 지원된다. 이와 대조적으로, 큰 시간 상수는 오버슈트 이벤트로 인한 짧은 전류 펄스들이 추적되는 것을 방해하고, 구현된 보정이 덜 효과적이게 할 수도 있다. 그럼에도 불구하고, 부하 전류 펄스가 매우 짧은 경우, 증폭기가 어느 경우든 부하 전류를 추적하는 것이 가능하지 않을 수도 있어서, 파워 트랜지스터로부터 출력 단자로 주입되는 과도한 전류로 인한 오버슈트 이벤트가, 펄스가 만료된 후에 증폭기에 의해 인식되지 않을 수도 있다. 이것은 허용가능하게 평활화된 프로파일을 보장할 만큼 충분히 큰 시간 상수 값에 대한 약간의 여지를 남긴다. 예를 들어, LDO와 같은 전압 레귤레이터의 이득 대역폭에 의해 결정되는 응답 시간

를 고려하면, 부하 전류 변화

는 레귤레이션된 출력을 주어진 양 AVout보다 더 많이 방전하는 것이 가능해서는 안 되는데, 예를 들어,

이다. 이 양은 LDO 정확도 요건들에 좌우될 수도 있다.

적어도 하나의 실시예에서, 저항기 커패시터 네트워크는 캐스케이드 전류 미러의 연결 브랜치(connecting branch)에 배열된다. 이러한 방식으로 미러링되고 감쇠된 부하 전류는 그것이 출력 단자에 재주입되기 직전에 필터링된다.

적어도 하나의 실시예에서, 증폭기는, 출력-커패시터 없는 저 드롭아웃 레귤레이터(output-capacitorless low dropout regulator)를 포함한다. 그러한 전압 레귤레이터들은 외부 부하 커패시터들을 필요로 하지 않을 수도 있고, 따라서, 외부 핀들의 수가, 집적 회로 또는 칩에서 사용되는 전압 레귤레이터들의 수만큼 증가하는 것을 방지할 수도 있다. 그러나, 그것은, 전압 레귤레이터들의 다른 설계들이, 시너지 방식으로 제안된 개념과 조합될 수 있다는 것을 가리킨다. LDO들 또는 출력-커패시터가 없는 것은, 본 명세서에서 제안된 것의 범주를 어떤 식으로든 제약하는 것으로 간주되어서는 안 되는 하나의 가능한 실시예를 구성한다.

적어도 하나의 실시예에서, 증폭기는 증폭기 코어, 오차 증폭기, 및 제1 및 제2 바이어스 전류 생성기를 포함한다. 증폭기 코어는 출력 트랜지스터 및 오차 증폭기를 포함한다. 오차 증폭기는 입력 트랜지스터를 포함하는데, 이 입력 트랜지스터는 출력 단자를 통해 출력 트랜지스터의 제어 섹션에 직렬로 연결되고 그의 제어 섹션을 통해 입력 단자에 연결된다. 게다가, 오차 증폭기는, 출력 트랜지스터의 제어 섹션과 입력 트랜지스터의 제어 섹션 사이에 커플링되는 폴딩 트랜지스터(folding transistor)를 포함한다. 제1 및 제2 바이어스 전류 생성기들은 제1 및 제2 테일 전류 소스(tail current source)를 각각 포함한다. 제1 및 제2 테일 전류 소스들은 제1 및 제2 커플링 커패시터를 통해 출력 단자에 각각 커플링된다.

상기에 소개된 증폭기는 입력 요소로서의 오차 증폭기 및 파워 트랜지스터로서의 출력 트랜지스터에 기초한다. 증폭기는, 폴딩 트랜지스터 및 출력 트랜지스터를 포함하는 피드백 루프에 의해 출력 단자에서 레귤레이션된 전압을 생성한다. 제1 및 제2 커플링 커패시터들은 증폭기에서 바이어스 전류들을 일시적으로 증가시키기 위해, 바이어스 전류 생성기들로서 작동하는 테일 전류 소스들에 대한 오버슈트 이벤트들로 인한 부하 전류의 출력 스파이크들을 커플링한다. 이것은 부하 전류의 출력 스파이크들의 감소로 이어진다. 따라서, 증폭기는 오버슈트 이벤트에 대처하는 효과를 갖는다. 그러나, 일단 오버슈트 이벤트가 발생하였다면, 레플리카 트랜지스터 및 필터 회로에 기초하는 감쇠되고 딜레이된 부하 전류의 재주입이 전압 레귤레이터가 정상 동작으로 돌아오는 것을 지원한다.

적어도 하나의 실시예에서, 집적 회로는 적어도 하나 이상의 디지털 및/또는 아날로그 회로들을 포함한다. 집적 회로는 상기의 제안된 개념에 따른 전압 레귤레이터를 더 포함한다. 집적 회로들은, 아날로그 및/또는 디지털 컴포넌트들을 공급하기 위해 하나 이상의 전압 레귤레이터들을 전형적으로 포함한다. 예를 들어, 대략 1V 또는 2V의, 레귤레이션된 전압 서플라이가, 증가된 신뢰성 및 개선된 오버슈트 보호로 구현될 수 있다.

적어도 하나의 실시예에서, 전압 레귤레이션을 위한 방법은, 전압 레귤레이터의 출력 트랜지스터에 의해 부하 전류를 감지하는 단계들을 포함한다. 부하 전류는 미러링되고 감쇠되고 출력 트랜지스터에 의해 레플리카 트랜지스터에 공급된다. 감쇠된 부하 전류는, 레플리카 트랜지스터에 커플링되는 필터 회로에 의해 필터링된다. 최종적으로, 감쇠되고 필터링된 부하 전류는 출력 트랜지스터의 추가 부하 전류로서 재주입된다. 하나의 결과로서, 전체 부하 전류는, 부하로 인한 부하 전류와 재주입된 감쇠된 부하 전류, 즉, 레플리카의 합이다. 필터링으로 인해, 레플리카는 특정 시간 딜레이로 재주입된다. 오버슈트 이벤트의 경우에, 전체 부하 전류는 낮은 전류 레벨들, 또는 제로 부하 전류 레벨들로 순간적으로 드롭되는 것이 아니라, 오히려 오버슈트 이벤트 전의 초기 부하 전류의 분율로 드롭될 수도 있다. 게다가, 레플리카의 계속되는 딜레이된 재주입으로 인해, 전체 부하 전류가 더 느린 시간 스케일로 정착된다.

제안된 개념을 사용하면, 부하 전류 프로파일, 즉, 시간의 함수로서의 부하 전류가 더 평활화될 수 있고 증폭기가 부하 전류 프로파일을 더 쉽게 추적하게 할 수도 있다. 실제로, 증폭기는 오버슈트 이벤트 후에도 원하는 응답을 제공하고 포지티브 출력 변동을 작게 유지할 수도 있다. 다른 솔루션들과는 대조적으로, 제안된 개념은 증폭기 바이어스를 작동시키기 위한 것이 아니라 부하 전류 프로파일을 수정하기 위해 부하 전류의 감지를 이용한다. 루프 이득이 변경되지 않은 채 유지되기 때문에, 증폭기 안정성 또는 다이내믹 레인지에 대한 제약들이 문제가 되지 않는다. 추가적으로, 제안된 개념은 다른 전압 레귤레이터 설계들에 대해 대안적인 것이 아니라 시너지 효과가 있는 것이고, 따라서, 기존 회로 레이아웃에 추가될 수 있다는 것이 발견되었다.

적어도 하나의 실시예에서, 감쇠 및 필터링된 부하 전류는 부하 전류와 병렬로 그리고 필터 회로에 의해 필터링된 후에 재주입된다. 이러한 방식으로 오버슈트 이벤트가 발생한 후에 부하 전류 프로파일이 영향을 받을 수 있다.

적어도 하나의 실시예에서, 필터 회로는, 증폭기의 대역폭에 좌우되는 시간 상수를 갖는다. 증폭기에 의해 추적가능한 시간 스케일에서, 미러링되고 감쇠된 부하 전류가 재주입된다. 실제 시간 상수 또는 시간 상수들은 필터 회로의 구현에 의해 결정된다. 증폭기의 대역폭은 입력 부하 전류를 추적하는 그의 능력을 결정한다. 실제로, 평활화된 부하 과도상태는 더 쉬운 추적을 가능하게 하고 큰 시간 상수에 의해 더 양호하게 지원된다. 이와 대조적으로, 큰 시간 상수는 오버슈트 이벤트로 인한 짧은 전류 펄스들이 추적되는 것을 방해하고, 구현된 보정이 덜 효과적이게 할 수도 있다. 그럼에도 불구하고, 부하 전류 펄스가 매우 짧은 경우, 증폭기가 어느 경우든 부하 전류를 추적하는 것이 가능하지 않을 수도 있어서, 파워 트랜지스터로부터 출력 단자로 주입되는 과도한 전류로 인한 오버슈트 이벤트가, 펄스가 만료된 후에 증폭기에 의해 인식되지 않을 수도 있다. 이것은 허용가능하게 평활화된 프로파일을 보장할 만큼 충분히 큰 시간 상수 값에 대한 약간의 여지를 남긴다.

전압 레귤레이션을 위한 방법의 추가의 구현들은 전압 레귤레이터 및 집적 회로의 다양한 구현들 및 실시예들로부터 쉽게 도출되고 그 반대의 경우도 마찬가지이다.

이 방법의 추가의 구현들은 전압 레귤레이터의 다양한 구현들 및 실시예들로부터 쉽게 도출되고 그 반대의 경우도 마찬가지이다.

다음에는, 상기에 제시된 개념이 실시예들의 예들이 제시되는 도면들과 관련하여 더욱 상세히 설명된다. 이후에 제시되는 실시예들 및 도면들에서, 유사하거나 또는 동일한 요소들이 각각 동일한 참조 번호들로 제공될 수도 있다. 그러나, 도면들에 예시된 요소들 및 이들의 서로 간의 사이즈 관계들이 실제 축척으로 간주되어서는 안 되고, 오히려 계층들, 컴포넌트들, 및 영역들과 같은 개별 요소들이 더 양호한 예시 또는 더 양호한 이해를 가능하게 하기 위해 과장될 수도 있다.

도 1은 전압 레귤레이터의 예시적인 실시예를 도시한다.
도 2는 전압 레귤레이터의 다른 예시적인 실시예를 도시한다.
도 3은 전압 레귤레이터의 부하 과도상태의 예를 도시한다.
도 4는 전압 레귤레이터의 부하 과도상태의 다른 예를 도시한다.
도 5는 전압 레귤레이터의 다른 예시적인 실시예를 도시한다.
도 6은 전압 레귤레이터의 다른 예시적인 실시예를 도시한다.

도 1은 증폭기(AMP) 및 오버슈트 회로(OC)를 포함하는 전압 레귤레이터의 예시적인 실시예를 도시한다. 오버슈트 회로(OC)는, 출력 트랜지스터(MPOUT), 레플리카 트랜지스터(MREP)를 포함하는 전류 미러, 및 레플리카 트랜지스터(MREP)를 출력 트랜지스터(MPOUT)에 연결하는 필터 회로(RC)를 포함한다.

증폭기(AMP)는, 기준 전위에 연결되는 기준 입력부(VR) 그리고 추가로 피드백 입력부(VFB)를 포함한다. 아래에 추가로 상세히 설명되는 바와 같이, 제안된 오버슈트 회로(OC)는 다른 전압 레귤레이터 설계들에 대해 대안적인 것이 아니라 시너지 효과가 있는 것이고, 따라서, 기존 회로 레이아웃에 추가될 수 있다는 것이 발견되었다. 이것은 증폭기(AMP)의 설계에 대한 제약들을 감소시키고 상이한 설계들이 오버슈트 회로(OC)로 구현 또는 보완될 수 있다. 하나의 예는, 출력-커패시터 없는 저 드롭아웃 레귤레이터들을 포함한다. 다른 예들은 각각 도 5 및 도 6과 관련하여 더 상세히 논의될 것이다.

증폭기(AMP)의 출력측은 출력 트랜지스터(MPOUT)에 전기적으로 연결된다. 이 특정 실시예에서 출력 트랜지스터(MPOUT)는 PMOS 트랜지스터인데, 이때 그의 게이트는 증폭기(AMP)의 출력측에 연결된다. 게다가, 출력 트랜지스터(MPOUT)의 소스는 공급 단자(VS)에 연결된다. 출력 트랜지스터(MPOUT)의 제어 섹션, 예를 들어, 드레인이, 부하 전류 소스(Iload)로서 표현되는 부하에 그리고, 추가로, 공급 단자(VS)에 연결된다.

전류 미러는, 출력 트랜지스터(MPOUT)와 레플리카 트랜지스터(MREP) 양측 모두를 포함한다. 이들의 제어 섹션들, 예를 들어, 소스는 서로 전기적으로 연결된다.

게다가, 출력 트랜지스터(MPOUT) 및 레플리카 트랜지스터(MREP)의 제어 섹션들, 예를 들어, 게이트들이 서로 그리고 증폭기(AMP)의 출력측에 전기적으로 연결된다.

필터 회로는, 제1 및 제2 트랜지스터(M1, M2)를 갖는 캐스케이드 전류 미러를 포함한다. 필터 회로는, 적어도 저항기(R) 및 커패시터(C)를 갖는 하나 이상의 RC 필터들과 같은 저항기 커패시터 네트워크를 포함한다. 이 실시예에서 RC 필터는 캐스케이드 전류 미러의 연결 브랜치에, 즉, 제1 및 제2 트랜지스터들(M1, M2)의 제어 섹션들, 예를 들어, 게이트들 사이에 배열된다. 게다가, 제1 트랜지스터(M1)를 통한 입력측 상의 캐스케이드 전류 미러는 레플리카 트랜지스터(MREP)의 제어 섹션, 예를 들어, MREP의 드레인에 연결된다.

전압 레귤레이터의 출력 단자(OUT)가 출력 트랜지스터(MPOUT)의 제어 섹션, 예를 들어, 드레인에 연결된다. 게다가, 출력 단자(OUT)는 필터 회로의 출력측에, 즉, 제2 트랜지스터(M2)의 제어 섹션, 예를 들어, 드레인을 통해 연결된다. 제2 트랜지스터(M2)의 다른 제어 섹션, 예를 들어, 소스가 접지 전위(GND)에 연결된다. 최종적으로, 출력 단자(OUT)는 증폭기(AMP)의 피드백 입력부(VFB)에 연결된다.

동작 시에, 출력 트랜지스터(MPOUT)는 부하 전류 소스(Iload)에 연결되고 부하 전류를 감지한다. 기준 단자(VR)는 기준 서플라이에 연결되어 그의 출력측에서 증폭기(AMP)가 기준 서플라이와 관련하여 출력을 제공하도록 한다. 전류 미러는, 파워 트랜지스터로서 출력 트랜지스터(MPOUT)에 의해 공급되는 부하 전류를 미러링하고 감쇠시킨다. 따라서, 감쇠된 부하 전류, 또는 부하 전류의 레플리카가 레플리카 트랜지스터(MREP)에 의해 공급된다. 그 후에, 레플리카는 필터 회로에 의해 필터링된다. 그 후에, 필터링된 레플리카는 출력 단자(OUT)를 통해 출력 트랜지스터(MPOUT)에 대한 추가 부하로서 부하 전류와 병렬로 재주입된다. 이러한 방식으로 출력 트랜지스터(MPOUT)는 부하 전류 및 상기 부하 전류의 딜레이되고 감쇠된 레플리카를 소싱한다.

도 2는 증폭기(AMP) 및 오버슈트 회로(OC)를 포함하는 전압 레귤레이터의 예시적인 실시예를 도시한다. 이 구현은 도 1에 도시된 것에 기초하고, 도 1과 관련하여 논의된 회로와 유사하게 동작한다. 그러나, 출력 트랜지스터(MPOUT)가 그 대신에 NMOS 트랜지스터이다. 레플리카 트랜지스터는 PMOS 트랜지스터이다. 전류 미러는 다이오드 연결 PMOS 트랜지스터(MD)를 포함한다. 전압 레귤레이터의 이 실시예에서 증폭기(AMP)의 출력측은 출력 트랜지스터(MPOUT)에, 예를 들어, 출력 트랜지스터(MPOUT)의 제어측 또는 게이트에 전기적으로 연결된다. 다이오드 연결 트랜지스터(MD) 및 레플리카 트랜지스터(MREP)의 제어 섹션들, 예를 들어, 게이트들은 회로 노드(N1)를 통해 서로 전기적으로 연결된다. 게다가, 다이오드 연결 트랜지스터(MD) 및 레플리카 트랜지스터(MREP)의 제어 섹션들은 서로 전기적으로 연결된다. 예를 들어, 다이오드 연결 PMOS 트랜지스터(MD)의 소스는 레플리카 트랜지스터(MREP)의 소스에 전기적으로 연결된다. 출력 트랜지스터(MPOUT)는 그의 제어 섹션을 통해, 예를 들어, 드레인을 통해 회로 노드(N1)에 연결된다. 공급 단자(VS)는 다이오드 연결 트랜지스터(MD) 및 레플리카 트랜지스터(MREP)에 연결된다.

도 3은 전압 레귤레이터의 부하 과도상태의 예를 도시한다. 이 도면은 시간 t의 함수로서 부하 전류 I(t)로 표현되는 부하 과도상태를 도시한다. 제1 그래프 G1은 오버슈트 회로(OC)가 존재하지 않는 부하 과도상태를 도시하고, 제2 그래프 G1은, 예를 들어, 도 1 및 도 2와 관련하여 논의된 회로들에 대한, 오버슈트 회로(OC)의 영향을 도시한다. 상기에 논의된 바와 같이 전압 레귤레이터의 전체 부하 전류는,

로 나타내는 부하 전류 소스로 인한 부하 전류와, 재주입된 감쇠된 부하 전류, 즉, 레플리카의 합으로서 표현될 수 있다.

오버슈트 이벤트의 경우에, 부하 전류가 제1 값까지 상승한다. 이 제1 값은 그래프 G1에서

와 동일하다. 그러나,

의 큰 값들에 대해, 그래프 G1에서의 대응하는 제1 값은

에 의해 근사화될 수 있고, 여기서

는 전류 미러의 감쇠 인자를 나타낸다. 부하 전류의 이 추가 값은 오버슈트 회로(OC)로부터 오는 추가 레플리카 전류의 기여들로 인한 것이다. 오버슈트 이벤트 후에 부하 전류는,

으로 나타내는 제2 값으로 드롭될 수도 있는데, 이 제2 값은, 예를 들어, 그래프 G1의 경우에 최소 값을 유지하거나 또는 제로와 동일할 수도 있다. 오버슈트 회로(OC)를 이용하면 필터링은 특정 시간 딜레이로 레플리카가 재주입되게 한다. 따라서, 오버슈트 이벤트의 경우에, 전체 부하 전류는 낮은 전류 레벨들로, 또는 제로 부하 전류 레벨로 순간적으로 드롭되는 것이 아니라, 오히려 오버슈트 이벤트 전의 초기 부하 전류의 분율로 드롭될 수도 있다. 그래프 G2에서 전체 부하 전류는

로서 주어진 제3 값으로 드롭된다. 게다가, 레플리카의 계속되는 병렬의 그리고 딜레이된 재주입으로 인해, 전체 부하 전류가 더 느린 시간 스케일로 정착된다. 이것은

에 비례하는 지수 감소(exponential decay)로서 근사화될 수 있고,

여기서

는 RC 필터의 시간 상수를 나타낸다. 결과적으로, 대역폭 내의 증폭기(AMP)는, 비교적 큰 제1 값 II로부터 시작하여, 갑자기 가장 작은 가능한 값으로 드롭되는 것이 아니라 시작 포인트 II의

인 값으로 드롭될 수도 있는 전체 부하 천이(load transition)에 대해 반응한다. 그 후에, 제로로의 로드 정착이 증폭기(AMP)에 의해 쉽게 추적될 만큼 너무 느린데, 즉, 부하 과도상태의 변화들이 증폭기(AMP)에 의해 추적가능한 시간 스케일에 있다. 감쇠 인자

가 충분히 작은 경우, 짧은 시간에, 출력 트랜지스터(Mpout)에서의, 예를 들어, 그의 게이트에서의 큰 스윙 변동이 방지될 수 있다.

예를 들어,

은, 10mA로부터 제로로의 부하 천이가 100㎂에서 중지되는 것과 동일한 효과를 보장한다. 이것은 증폭기(AMP)가 부하 과도상태를 더 쉽게 추적하게 한다. 추가적으로, 부하 전류에 오버슈트 이벤트로 인한 스파이크가 발생하는 경우, 상기의 식으로 표현된 잔류 전류가 출력을 더 빨리 방전시키는 데 기여할 것이다. 결과적으로, 전압 레귤레이터는

배 더(또는 전류 미러가 1보다 더 큰 이득을 갖는 경우에는 이 값의 절반) 소산시킬 수도 있다. 이것은

가 그의 가장 작은 값 또는 경계에 가까울 경우에 무시해도 될 정도의 기여를 발생시킬 수도 있다. 일반적으로, 감쇠 인자

는 실수이다. 그의 정확한 값은, 예를 들어, 전류 미러에서의 출력 트랜지스터 또는 다이오드 연결 트랜지스터(MD)의 관점에서, 레플리카 트랜지스터에 의해 결정될 수도 있다. 예를 들어, 레플리카 트랜지스터의 폭 대 길이 비율은 인자

의 값을 결정한다.

에 대한 실제 값은 다음의 고려사항들에 따라 결정될 수도 있다. 첫 번째로, k는 하한을 가져야 한다. 실제로, 제안된 오버슈트 이벤트 회로는, 이득이 1보다 더 작은 포지티브 피드백에 기초한다. 이것은 필터링된 레플리카 전류를 출력 노드로 다시 재주입하는 전류 미러의 이득과 1/k 사이의 곱에 좌우된다. 두 번째로, k에 대한 큰 값은 감소된 전력 소비를 지원하지만 레플리카 디바이스에서 매칭을 저하시킬 수도 있고, 필터 회로에 의해 결정된 응답보다 더 느린, 더 느린 응답을 야기할 수도 있다.

오버슈트 회로(OC)를 구현하면, 부하 전류 프로파일, 즉, 시간의 함수로서의 부하 전류가 더 평활화될 수 있고 증폭기(AMP)가 부하 전류 프로파일을 더 쉽게 추적하게 할 수도 있다. 증폭기는 오버슈트 이벤트 후에도 원하는 응답을 제공하고 포지티브 출력 변동을 작게 유지할 수도 있다. 그러나, 오버슈트 회로(OC)는 단지 포지티브 오버슈트 이벤트들에만 유효하다는 것에 주목해야 한다. 네거티브 오버슈트 이벤트들은 레플리카 부하 전류가 전압 레귤레이터가 정착되어야 하는 값보다 값이 훨씬 더 작기 때문에 의미있는 방식으로 영향을 받지 않는다. 다른 솔루션들과는 대조적으로, 제안된 개념은 증폭기 바이어스를 작동시키기 위한 것이 아니라 부하 전류 프로파일을 수정하기 위해 부하 전류의 감지를 이용한다. 루프 이득이 변경되지 않은 채 유지되기 때문에, 증폭기 안정성 또는 다이내믹 레인지에 대한 제약들이 경미하거나 또는 문제가 되지 않는다. 추가적으로, 제안된 개념은 다른 전압 레귤레이터 설계들에 대해 대안적인 것이 아니라 시너지 효과가 있는 것이고, 따라서, 기존 회로 레이아웃에 추가될 수 있다는 것이 발견되었다.

도 4는 전압 레귤레이터의 부하 과도상태의 다른 예를 도시한다. 이 도면은 통상적인 커패시터 없는 전압 레귤레이터와 제안된 개념 사이의 비교를 도시한다. 커패시터 없는 전압 레귤레이터는 10mA로부터 10㎂로의 부하 변동 하에서 동작하고 레플리카 요소는 부하 전류의 1/20을 미러링한다고 가정된다. 그래프들 G3 및 G6은 각각 커패시터 없는 전압 레귤레이터의 부하 전류 및 전압의 과도 함수를 도시한다. 그래프들 G4 및 G5는 제안된 개념에 따른 전압 레귤레이터의 출력 단자에서의 부하 전류 및 전압의 과도 함수를 도시한다. 그래프들 G3 및 G4는 도 3으로부터의 그래프들 G1 및 G2와 유사하다. 2개의 그래프들의 비교는 오버슈트 이벤트가 발생한 후 정착에 관련된 상이한 시간 스케일들을 도시한다. 그래프들은, 부하 천이가 발생하는 1ps로부터, 전압이 거의 완전히 정착되는 10ps까지 걸쳐 있다.

그래프 G3에서 오버슈트 이벤트로 인한 부하 전류는, 비교적 큰 제1 값 II로부터 거의 순간적으로 또는 갑자기 훨씬 더 작은 값 13으로 드롭된다. 오버슈트 회로(OC)를 사용하면, 가장 작은 가능한 값으로가 아니라, 시작 포인트 12의

인 값으로 천이가 발생할 수도 있다. "거의 순간적으로" 또는 "순간적으로"라는 용어들은 증폭기(AMP)의 슬루 레이트(slew rate)에 좌우되는 것으로 보여질 수 있다. 슬루 레이트는 단위 시간당 전압 또는 전류의 변화, 예를 들어, 볼트/초 또는 암페어/초로서 정의될 수 있다. 전형적으로, 증폭기는 입력들 및/또는 출력들에 대한 슬루 레이트들에 대한 최소 또는 최대 한도를 갖도록 특정된다. 거의 순간적이거나 또는 순간적인 천이는, 일반적인 관점들에서, 천이가 증폭기(AMP)의 대응하는 슬루 레이트에 대한 최대 한도보다 더 높은 레이트로 발생하는 것으로 간주될 수 있다. 본 명세서에서 논의되는 이들 예들에서 그러한 천이들은 1ps의 분율, 예를 들어, 100ns의 시간 스케일에서 발생한다. 그래프 G3으로부터 정규 전압 레귤레이터의 부하 전류가 동일한 시간 스케일로 정착될 수도 있다는 것이 인식된다(부하 전류 값 13 참조). 제안된 오버슈트 회로(OC)를 이용하면, 부하 전류 프로파일이 단지 14로 드롭되고 거기로부터 13을 향해 정착된다. 정착하기 위한 시간은 10㎲의 범위에 있다. 그래프들 G5 및 G6은 유사한 거동을 나타내지만 그 대신에 전압들을 표시한다. 게다가, 그래프 G5는 레귤레이션된 전압 변동을 표시한다. 제안된 오버슈트 회로(OC)에 의해 부하 전류 변동을 더 평활화시키면, 이 도면에 도시된 320mV 대신에, 레귤레이션된 전압 피크, 예를 들어, 100mV의 주목할 만한 감소를 달성한다. 실제로, 제안된 오버슈트 이벤트 회로의 채용에 의해 전압 오버슈트가 거의 제거되었다.

도 5는 전압 레귤레이터의 다른 예시적인 실시예를 도시한다. 이 실시예에서 증폭기(AMP)는, 오차 증폭기(EA)를 갖는 증폭기 코어(AC)뿐만 아니라, 제1 및 제2 바이어스 전류 생성기(BG1, BG2)를 포함한다. 오차 증폭기(EA)는 입력 트랜지스터(MF)를 포함하는데, 이 입력 트랜지스터(MF)는 출력 단자(OUT)를 통해 출력 트랜지스터(MPOUT)의 제어 섹션에 직렬로 연결되고 그의 제어 섹션을 통해 입력 단자(VIN)에 연결된다. 게다가, 출력 트랜지스터(MPOUT)의 제어 섹션인 게이트와 입력 트랜지스터의 제어 섹션인 드레인 사이에 폴딩 트랜지스터(MN)가 연결된다.

제1 및 제2 바이어스 전류 생성기들(BG1, BG2)은 각각 제1 및 제2 테일 전류 소스(la, lb)를 포함한다. 게다가, 제1 및 제2 바이어스 전류 생성기들(BG1, BG2)은 각각 제1 및 제2 전류 미러(CM2, CM1)에 커플링된다. 제1 테일 전류 소스(la)는, 트랜지스터들(Mia, M2a)을 포함하는 제1 전류 미러의 제1 트랜지스터(Mia), GND 사이에뿐만 아니라, 제1 저항기(Ra)를 갖는 제1 전류 미러(CM1)의 연결 브랜치에 연결된다. 제2 테일 전류 소스(lb)는, 저항기들(M1b, M2b)을 포함하는 제2 전류 미러의 제1 트랜지스터(M1b), 공급 단자(VS) 사이에뿐만 아니라, 제2 저항기(Rb)를 갖는 제2 전류 미러의 연결 브랜치에 연결된다. 제1 및 제2 테일 전류 소스들(la, lb)은 각각 제1 및 제2 커플링 커패시터들(C1, C2)을 통해 출력 단자(OUT)에 커플링된다. 실제로, 커플링은, 제1 및 제2 전류 미러들의 연결 브랜치를 제1 및 제2 커플링 커패시터들(C1, C2)에 각각 연결하는 제1 및 제2 저항기들(Ra, Rb)을 통해 확립된다.

추가의 전류 미러들(CM1, CM2)은 트랜지스터들(M2a 및 M2b)을 오차 증폭기 및 공급 단자에 각각 연결한다. 제2 테일 전류 소스(lb), 전류 미러(CM2), 출력 트랜지스터(MPOUT)를 통한 오차 증폭기, 트랜지스터들(Mia, M2a) 및 레플리카 트랜지스터(Mrep)는 공급 단자(VS)에 연결된다. 제1 테일 전류 소스(la), 전류 미러(CM1) 및 트랜지스터들(M1b, M2b)은 GND에 연결된다. 오버슈트 회로(OC)는 도 1 및 도 2의 실시예들에서 논의된 바와 같이, 즉, 출력 트랜지스터(MPOUT) 및 출력 단자(OUT)를 통해, 증폭기(AMP)에 연결된다.

도 1 및 도 2의 실시예들과 비교할 때 오버슈트 회로(OC)는 상이하게 연결된다. 접지 전위(GND)로 종단되는 대신에, 필터 회로로부터의 커패시터(C)가 하나의 단자를 통해 출력 단자(OUT)에 커플링된다.

증폭기(AMP)는, 직접적인 전압-스파이크 검출을 이용하는, 출력-커패시터 없는 저 드롭아웃 레귤레이터를 구성한다. 기본적으로, 증폭기(AMP)는 출력 단자(OUT)에서의 급속한 과도 전압과 용량성 커플링에 대한 사용을 행한다. 이러한 방식으로 바이어스 전류가 거의 순간적으로 증가될 수 있다. 입력 요소로서의 입력 트랜지스터(MF)에 기초하여, 그것은, 폴딩 요소로서의 폴딩 트랜지스터(MN) 및 파워 트랜지스터로서의 출력 트랜지스터(MPOUT)를 포함하는 피드백 루프에 의해 출력 단자(OUT)에서 레귤레이션된 전압을 생성한다.

커패시터들(C1 및 C2)은 바이어스 전류를 일시적으로 증가시키고 그에 의해 스파이크 자체를 즉시 억제하기 위해, 출력에서 발생하는 스파이크들을 바이어스 전류 생성기들(BG1, BG2)에 커플링한다. 그 결과로서, 파워 트랜지스터(MPOUT)의 게이트에서 슬루 레이트의 개선으로 인해 증폭기의 과도 응답이 상당히 향상된다.

증폭기(AMP)의 직접적인 전압-스파이크 검출만을 단독으로 고려하면 상당한 비용이 든다. 예를 들어, 부스팅 커패시터들(C1, C2)을 가로지르는 신호 경로는 전류 미러들을 포함하여 응답이 느려질 수도 있다. AC 안정성은, HF 이득을 증가시키는 이득 부스팅에 의해 영향을 받을 수도 있다. 큰 부스팅의 경우에 안정성 이슈가 발생할 수도 있다. 게다가, 용량성 커플링은 노이즈를 주입할 수도 있는데, 예를 들어, 커패시터(C1)는 공급 단자를 출력에 직접 커플링하여, 따라서, HF PSRR에 영향을 준다.

고유한 전압-스파이크 검출은 제안된 개념에 따라 오버슈트 회로(OC)로 보완된다. 상기에 논의된 바와 같이, 부하 전류는 미러링되고 필터링된다. 이러한 방식으로 그것의 딜레이된 버전이 출력에 재주입되어 전체의 급격한 부하 변동들을 방지한다. 따라서, 증폭기에 고유한 용량성 커플링 접근법이 본 발명 안에서 또한 적용될 수 있다: 적색 박스 내의 필터는, 도 3에 도시된 바와 같이, C가 GND로 종단되는 것이 아니라, Vout으로 종단된다: 오버슈트가 이미 트리거된 경우에, 이것은 전류 생성기로부터 감산된 전류가 그것과 대조적으로 더 높아지게 만든다.

오버슈트 회로(OC)는 증폭기에 연결될 때 루프 안정성을 변경하지 않는데, 이는 그것이 바이어스를 부스팅하지 않거나 또는 증폭기 코어(AC) 내로 전류를 생성하기 때문이다. 오버슈트 회로(OC)는 증폭기에 대해 대안적인 것이 아니라 시너지 효과가 있는 것으로 동작한다. 게다가, 회로는 용량성 주입에 의존하지 않아서 PSSR 문제가 발생하지 않을 수도 있다. 기본적으로, 오버슈트 회로(OC)는 전체 전류 프로파일을 변경하여, 따라서, 추가 전류 미러들 및 증폭기에서의 빠른 경로들의 제공이 회피되거나 또는 적어도 감소될 수 있다.

RC의 시간 상수는 트레이드오프 고려사항의 결과일 수도 있다. 증폭기의 대역폭은, 예를 들어, 슬루 레이트에 의해, 입력 부하 전류를 추적하는 그의 능력을 결정한다. 그의 슬루 레이트의 경계들 내에서 평활화된 부하 과도상태가 더 쉬운 추적을 가능하게 한다. 이것은 큰 시간 상수에 의해 더 양호하게 지원될 수도 있다. 그러나, 큰 시간 상수는 짧은 오버슈트 이벤트 전류 펄스들이 추적되는 것을 방해할 수도 있고 오버슈트 보호가 덜 효과적이게 할 수도 있다. 그럼에도 불구하고, 부하 전류 펄스가 매우 짧은 경우, 증폭기가 어느 경우든 부하 전류를 추적하는 것이 가능하지 않을 수도 있어서, 파워 트랜지스터로부터 출력 단자로 주입되는 과도한 전류로 인한 오버슈트가, 펄스가 만료된 후에 증폭기에 의해 인식되지 않을 수도 있다. 이것은 허용가능하게 평활화된 프로파일을 보장할 만큼 충분히 큰 시간 상수 값에 대한 약간의 여지를 남긴다. 부하 과도상태의 평활화된 프로파일 및 짧은 펄스들을 다루기 위해, 필터 회로에서 상이한 시간 상수가 구현될 수 있다. 예를 들어, 짧은 것은 포지티브 부하 전류 변동을 즉시 추적하기 위한 것이고, 긴 것은 부하 전류가 감소되고 있을 때 평활화된 전류 프로파일을 만들기 위한 것이다.

게다가, 필터 회로로부터 출력 단자(OUT)로의 커패시터(C)의 대안적인 커플링은 오버슈트 성능에 대한 추가 영향을 갖는다. 필터 회로로 인한 필터링은 영향을 받지 않은 채 유지되는데, 예를 들어, 필터 회로의 저항기(R)는 커패시터(C)가 밀러 효과에 의해 증폭된다는 것을 확인한다. 그러나, 추가적으로, 커패시터(C)는 출력 단자(OUT)를 트랜지스터(M2)에 커플링한다. 예를 들어, 트랜지스터(M2)는 NMOS 트랜지스터로서 구성되고 그의 게이트를 통해 커패시터(C)에 연결된다. 이러한 방식으로 트랜지스터(M2)는 NMOS 전류 생성기로서 작동한다. 커패시터(C)와 트랜지스터(M2) 양측 모두의 커플링은 추가 바이어스 부스팅을 구현하고 부스팅 커패시터들(C1, C2)을 보완한다. 특히, 제안된 오버슈트 회로(OC)는, 예를 들어, 출력이 포지티브 스파이크를 가질 때, 직접적으로 출력 단자(OUT)에서, 즉, 파워 트랜지스터의 게이트 대신에, 레귤레이터 출력을 풀 다운시키는 전류의 부스팅을 구현한다. 이것은 출력에서 오버슈팅을 추가로 감소시키는 데 기여한다.

도 6은 전압 레귤레이터의 다른 예시적인 실시예를 도시한다. 출력 트랜지스터(MPOUT)는 공급 단자(VS)와 출력 단자(OUT) 사이의 그의 제어 섹션과 연결된다. 예를 들어, 출력 트랜지스터(MPOUT)의 드레인 커넥션이 출력 단자(OUT)에 연결된다. 출력 트랜지스터(MPOUT)는 증폭기(AMP)에 의해 제어되는데, 이 증폭기(AMP)는 이 실시예에서 입력 트랜지스터들(M1, M2) 및 입력 트랜지스터들의 쌍들(M1b, M2b, 및 Mia, M2a)을 포함한다. 입력 트랜지스터들의 쌍들은, 미러 트랜지스터들(MM1, MM2)을 포함하는 전류 미러 구조체에 의해 공급된다.

게다가, 증폭기(AMP)는 제1 쌍의 입력 트랜지스터들(Mia, M2a) 및 제2 쌍의 입력 트랜지스터들(M1b, M2b)을 갖는다. 입력 트랜지스터들(Mia, M2a, M1b, M2b)의 드레인 단자들은 전류 미러 구조체(MM1, MM2)에 연결된다. 예를 들어, 각각의 제1 트랜지스터들(Mia, M1b)은, 제1 미러 트랜지스터(MM1)에 연결되는 이들의 공통 드레인 커넥션을 공유하는 한편, 각각의 제2 트랜지스터들(M2a, M2b)은, 제2 미러 트랜지스터(MM2)에 연결되는 이들의 공통 드레인 커넥션을 공유한다. 제1 트랜지스터들(Mia, M1b)의 드레인 커넥션은 증폭기(AMP)의 출력(DOUT)을 형성하거나 또는 이에 연결된다. 제1 트랜지스터들(Mia, M1b)의 제어 단자들은 양측 모두가 기준 입력부(VR)에 연결되는 한편, 제2 트랜지스터들(M2a, M2b)의 제어 단자들은 피드백 입력부(VFB)에 공통으로 연결된다. 제1 쌍의 입력 트랜지스터들(Mia, M2a)은 공통 소스(Sa)를 공유하고, 그 공통 소스(Sa)에 제1 쌍의 테일 전류 소스(la)가 연결된다. 유사한 방식으로, 제2 쌍의 입력 트랜지스터들(M1b, M2b)은 공통 소스(Sb)를 공유하고, 그 공통 소스(Sb)에 제2 쌍의 제2 테일 전류 소스(lb)가 연결된다. 테일 전류 소스들(la, lb)의 각각의 제2 단부들은 접지 전위 단자(GND)에 연결된다. 제1 용량성 요소(C1)가 제1 쌍의 공통 소스(Sa)와 출력 단자(OUT) 사이에 연결된다. 제2 용량성 요소(C2)가 제2 쌍의 공통 소스(Sb)와 제2 공급 단자 사이에 연결되는데, 이 제2 공급 단자는 이 실시예에서 접지 전위 단자(GND)이다.

예를 들어, 기준 입력부(VR) 및 피드백 입력부(VFB)에 대한 이들의 대응하는 커넥션들로 인해, 정상 동작 동안 제1 차동 쌍과 제2 차동 쌍이 병렬로 작동한다. 그러나, 분리된 공통 소스들(Sa, Sb)로 인해, 제1 및 제2 용량성 요소(C1, C2) 사이의 상호작용, 적어도 직접적인 상호작용이 출력 단자(OUT)에서 부하 변화들의 존재 동안 감소된다.

특정 방향 각각의 부호에 따른 부하의 스파이크가 발생하는 경우 용량성 요소들(C1, C2) 중 단지 하나만이 부스팅 요소로서 액티브하게 된다. 출력이 포지티브 스파이크를 갖는 경우, 제2 차동 쌍의 입력 트랜지스터들(M2a, M2b) 양측 모두가 전압 폴로어(voltage follower)들로서 작동한다. 제1 용량성 요소(C1)가 부트스트랩되고 과도 전류를 제공하지 않지만, 제2 용량성 요소(C2)는 그의 단자들에서 동일한 스파이크 진폭을 경험하고, 제2 테일 전류 소스(lb)에 의해 기여되는 테일 전류와 병렬로 적절한 전류가 주입된다. 이것은 출력(DOUT) 및 출력 트랜지스터(MPOUT)의 게이트 단자에서 풀 업 능력을 발생시키는데, 이는 즉시 또는 거의 즉시 턴 오프되어 스파이크 진폭을 감소시킨다. 이것은, 예를 들어, 트랜지스터(M2b)가 더 큰 게이트 전압으로 인해 트랜지스터(M1b)보다 더 많이 전도되기 때문에 영향을 받는다.

큰 네거티브 스파이크를 갖는 부하 천이가 출력 단자(OUT)에 영향을 줘서, 단지 제1 트랜지스터들(Mia, M1b)만이 전도되는 반면, 제2 트랜지스터들(M2a, M2b)은 이들의 소스로 이들의 게이트 드롭들을 추적하는 것이 가능하지 않다. 결과적으로, 공통 소스들(Sa 및 Sb) 양측 모두는 일정한 전압에 머물러 있다. 이것은, 과도 전류가 제2 용량성 요소(C2)를 가로지르지 않지만, 제1 용량성 요소(C1)가 그의 단자들에서 출력 스파이크를 확인하여, 과도 전류가 제1 테일 전류 소스(la)에 의해 기여된 전류와 동일한 부호로 제1 차동 트랜지스터 쌍(Mia, M2a)에 주입된다는 것을 의미한다. 따라서, 단지 제1 쌍의 제1 트랜지스터(Mia)만이 전도되고 있어, 증폭기 출력(DOUT)과 출력 트랜지스터(MPOUT)의 게이트에서 적절한 풀 다운 능력을 발생시킨다. 이것은 출력 스파이크 진폭을 감쇠시키기 위해 출력 트랜지스터(MPOUT)를 턴 온시키는 결과로 된다.

AC 증폭기 코어
AMP 증폭기
BG1, BG2 바이어스 전류 생성기
C, C1, C2 커패시터
CM1, CM2 전류 미러
DOUT 출력
G1 내지 G6 그래프
GND 접지 전위
M1, Mia, M1b 트랜지스터들
M2, M2a, M2b 트랜지스터들
MD 다이오드 연결 트랜지스터
MF 입력 트랜지스터
MM1, MM2 미러 트랜지스터들
MN 폴딩 트랜지스터
MPOUT 출력 트랜지스터
MREP 레플리카 트랜지스터
II 내지 I4 전류 값들
la, Ib 테일 전류 소스
Iload 부하 전류 소스
N1 회로 노드
OUT 출력 단자
OC 오버슈트 회로
R, Ra, Rb 저항기들
RC 필터 회로
Sa, Sb 공통 소스
t 시간
VFB 피드백 입력부
Vin 입력 단자
VR 기준 입력부
VS 공급 단자

Claims (15)

1. 전압 레귤레이터(voltage regulator)로서,
   - 제1 공급 단자(VS)와 출력 단자(OUT) 사이에 연결되는 제어 섹션(controlled section)을 갖는 출력 트랜지스터(MPOUT),
   - 기준 입력부(VR)를 포함하는 증폭기(AMP),
   - 레플리카 트랜지스터(replica transistor)(MREP)를 포함하는 전류 미러 - 상기 전류 미러는 상기 출력 트랜지스터(MPOUT)에 의해 상기 레플리카 트랜지스터(MREP)에 공급되는 부하 전류를 미러링하고 감쇠시키도록 구성됨 -, 및
   - 상기 레플리카 트랜지스터(MREP)의 제어 섹션에 커플링되고 상기 출력 단자(OUT)에 커플링되는 필터 회로(RC)
   를 포함하는, 전압 레귤레이터.
2. 제1항에 있어서,
   - 상기 출력 트랜지스터(MPOUT) 및 상기 레플리카 트랜지스터(MREP)는 PMOS 트랜지스터들이고,
   - 상기 전류 미러는 상기 출력 트랜지스터(MPOUT)를 포함하여 상기 출력 트랜지스터(MPOUT) 및 상기 레플리카 트랜지스터(MREP)의 제어 섹션들이 서로 전기적으로 연결되도록 하는 것인, 전압 레귤레이터.
3. 제1항에 있어서,
   - 상기 출력 트랜지스터(MPOUT)는 NMOS 트랜지스터이고,
   - 상기 전류 미러는 다이오드 연결 트랜지스터(diode-connected transistor)(MD)를 포함하여 상기 다이오드 연결 트랜지스터(MD) 및 상기 레플리카 트랜지스터(MREP)의 제어 섹션들이 서로의 제어 면들에 전기적으로 연결되도록 하고,
   - 상기 출력 트랜지스터(MPOUT)는 상기 출력 트랜지스터(MPOUT)의 제어 섹션들을 통해 회로 노드(N1)에 연결되는 것인, 전압 레귤레이터.
4. 제1항 내지 제3항 중 어느 한 항에 있어서,
   상기 레플리카 트랜지스터(MREP)는 인자(factor)

   

   에 의해 상기 부하 전류를 감쇠시키도록 구성되고, 상기 인자

   

   는 실수인 것인, 전압 레귤레이터.
5. 제4항에 있어서,
   상기 인자

   

   는 상기 레플리카 트랜지스터(MREP)에 의해 결정되는 것인, 전압 레귤레이터.
6. 제1항 내지 제5항 중 어느 한 항에 있어서,
   - 상기 필터 회로(RC)는 캐스케이드 전류 미러(cascaded current mirror)를 포함하고,
   - 상기 캐스케이드 전류 미러는 상기 레플리카 트랜지스터(MREP)의 제어 섹션에 연결되고, 상기 출력 단자(OUT)를 통해, 상기 출력 트랜지스터(MPOUT)의 제어 섹션에 연결되는 것인, 전압 레귤레이터.
7. 제1항 내지 제6항 중 어느 한 항에 있어서,
   - 상기 필터 회로는, 적어도 하나의 시간 상수(time constant)를 갖는 저항기 커패시터 네트워크(resistor-capacitor network)를 포함하거나 그리고/또는
   - 상기 저항기 커패시터 네트워크는 적어도 하나의 저항기(R) 및 커패시터(C)를 포함하고, 상기 커패시터(C)는 접지 전위(GND)에 또는 상기 출력 단자(OUT)에 커플링되는 것인, 전압 레귤레이터.
8. 제7항에 있어서,
   상기 시간 상수는 상기 증폭기(AMP)의 대역폭에 좌우되어, 상기 증폭기(AMP)에 의해 추적가능한 시간 스케일(time scale)에서, 미러링되고 감쇠된 부하 전류가 상기 출력 단자(OUT)를 통해 재주입되도록 하는 것인, 전압 레귤레이터.
9. 제7항 또는 제8항에 있어서,
   상기 저항기 커패시터 네트워크는 상기 캐스케이드 전류 미러의 연결 브랜치(connecting branch)에 배열되는 것인, 전압 레귤레이터.
10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 증폭기(AMP)는, 출력-커패시터 없는 저 드롭아웃 레귤레이터(output-capacitorless low-dropout regulator)를 포함하는 것인, 전압 레귤레이터.
11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 증폭기(AMP)는,
    - 오차 증폭기 및 상기 출력 트랜지스터(MPOUT)를 포함하는 증폭기 코어(AC), 및
    - 제1 및 제2 테일 전류 소스(tail current source)(la, lb)를 각각 포함하는 제1 및 제2 바이어스 전류 생성기(BG1, BG2)
    를 포함하고,
    상기 오차 증폭기는, 상기 출력 단자(OUT)를 통해 상기 출력 트랜지스터(MPOUT)의 제어 섹션에 직렬로 연결되고 제어 섹션을 통해 입력 단자(Vin)에 연결되는 입력 트랜지스터(MF)를 포함하고, 상기 출력 트랜지스터(MPOUT)의 제어 섹션과 상기 입력 트랜지스터(MF)의 제어 섹션 사이에 커플링되는 폴딩 트랜지스터(folding transistor)(MN)를 포함하며,
    상기 제1 및 제2 테일 전류 소스(la, lb)는 제1 및 제2 커플링 커패시터(C1, C2)를 통해 상기 출력 단자에 각각 커플링되는 것인, 전압 레귤레이터.
12. 집적 회로로서,
    - 적어도 하나 이상의 디지털 및/또는 아날로그 회로를 포함하고, 제1항 내지 제11항 중 어느 한 항에 따른 전압 레귤레이터를 더 포함하는, 집적 회로.
13. 전압 레귤레이션(voltage regulation)을 위한 방법으로서,
    - 전압 레귤레이터의 출력 트랜지스터(MPOUT)에 의해 부하 전류(Iload)를 감지하는 단계,
    - 상기 출력 트랜지스터(MPOUT)에 의해 레플리카 트랜지스터(MREP)에 공급되는 상기 부하 전류(Iload)를 미러링하고 감쇠시키는 단계,
    - 상기 레플리카 트랜지스터(MREP)에 커플링되는 필터 회로(RC)에 의해 상기 감쇠된 부하 전류를 필터링하는 단계, 및
    - 감쇠되고 필터링된 부하 전류를 상기 전압 레귤레이터의 추가 부하 전류로서 재주입하는 단계
    를 포함하는, 방법.
14. 제13항에 있어서,
    상기 감쇠되고 필터링된 부하 전류는 상기 부하 전류(Iload)와 병렬로 그리고 상기 필터 회로(RC)에 의해 필터링된 후에 재주입되는 것인, 방법.
15. 제13항 또는 제14항에 있어서,
    상기 필터 회로(RC)는, 증폭기(AMP)의 대역폭에 좌우되는 적어도 하나의 시간 상수를 가져서, 상기 증폭기(AMP)에 의해 추적가능한 시간 스케일에서, 미러링되고 감쇠된 부하 전류가 출력 단자(OUT)를 통해 재주입되도록 하는 것인, 방법.

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