KR20180012540A - 반도체 장치 - Google Patents

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Abstract

본 발명은 리셋 신호가 인에이블되더라도 리프레시 동작을 수행 가능하도록 하여 메모리 셀에 저장된 데이터의 유실을 방지하는 반도체 장치에 관한 것이다. 본 발명의 일 실시예에 따른 반도체 장치는 클락 인에이블 신호가 인에이이블되면 리셋 신호가 디스에이블되더라도 입력 신호를 인에이블시키는 입력 신호 생성부; 및 상기 입력 신호에 응답하여 셀프 리프레시 인에이블 신호를 생성하는 셀프 리프레시 인에이블 신호 생성부를 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 특히 메모리 셀의 리프레시를 제어하는 회로에 관한 것이다.
반도체 장치에 있어서, 데이터가 저장되는 메모리 셀은 캐패시터로서 구현된다. 이에 따라, 특정 워드 라인이 선택되면, 당해 워드 라인에 연결된 트랜지스터가 온(on)되어, 상기 워드 라인에 해당하는 셀의 전위가 비트 라인에 출력된다.
이러한 메모리 셀은 시간이 지남에 따라 그 전위가 점차적으로 감소한다. 즉, 반도체 장치에서 메모리 셀로서 사용되는 캐패시터는 시간이 지남에 따라 자신이 갖고 있는 전하를 방전하며, 이에 따라 데이터가 소실된다. 이는 데이터를 읽고 쓰기 위해 사용되는 메모리 장치에 적합하지 않다. 따라서, 데이터의 신뢰성을 확보하기 위해 반도체 장치를 사용하는 모든 디바이스는 반드시 메모리 셀의 전하를 회복시켜주는 리프레시(refresh) 동작을 행해야 한다.
캐패시터의 크기(면적)가 크면 용량도 그에 비례하여 증가하기 때문에 방전되는데 걸리는 시간이 증가한다. 종래에는 캐패시터의 크기가 충분히 컸기 때문에 메모리 셀의 방전이 쉽게 발생하지 않아 데이터 신뢰성에 대한 요구가 크지 않았다.
그러나, 최근 기술이 미세화되면서, 메모리 셀의 크기가 작아짐에 따라, 더이상 신뢰성을 확보할 수 없게 되었다. 즉, 캐패시터의 크기가 작아짐에 따라 데이터를 적은 용량으로서 저장하게 되고, 이에 따라 종래에 비해 짧은 시간 내에 캐패시터가 방전되어 신뢰성이 저하된다.
한편, 반도체 장치는 내부 신호를 초기화하기 위해 리셋 신호가 인가되도록 구성된다. 그러나, 리셋 신호가 인가되는 동안 전술한 리프레시 동작이 수행되지 않는 경우 메모리 셀의 데이터가 방전되어 버릴 수 있다.
본 발명은 리셋 신호가 인에이블된 경우에도 리프레시 동작을 수행 가능하도록 하여 메모리 셀에 저장된 데이터의 유실을 저감할 수 있는 리프레시 제어 회로를 제공하고자 한다.
본 발명의 일 실시예에 따른 반도체 장치는, 클락 인에이블 신호가 인에이이블되면 리셋 신호가 디스에이블되더라도 입력 신호를 인에이블시키는 입력 신호 생성부; 및 상기 입력 신호에 응답하여 셀프 리프레시 인에이블 신호를 생성하는 셀프 리프레시 인에이블 신호 생성부를 포함한다.
본 발명의 다른 실시예에 따른 반도체 장치는, 리셋 신호가 소정 시간 이상 인에이블되면 입력 신호를 인에이블시키는 입력 신호 생성부; 및 상기 입력 신호에 응답하여 셀프 리프레시 인에이블 신호를 생성하는 셀프 리프레시 인에이블 신호 생성부를 포함한다.
본 발명의 일 실시예에 따른 반도체 장치에 의하면, 리셋 신호가 인에이블된 경우에도 리프레시 동작이 수행되도록 하여 메모리 셀에 저장된 데이터의 유실을 저감할 수 있다.
본 발명의 다른 실시예에 따른 반도체 장치에 의하면, 리셋 신호가 소정 시간 이상 인에이블되는 경우에만 리프레시 동작이 수행되도록 하여, 불필요한 리프레시 동작을 저감할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 구성도.
도 2는 도 1의 셀프 리프레시 제어부의 구체 회로도.
도 3은 도 2의 입력 신호 생성부 및 셀프 리프레시 인에이블 신호 생성부의 구체 회로도.
도 4는 도 1의 반도체 장치의 각 신호의 타이밍도.
도 5는 도 1의 셀프 리프레시 제어부의 다른 구체 회로도.
도 6은 도 5의 입력 신호 생성부의 구체 회로도.
도 7은 도 5의 셀프 리프레시 제어부를 갖는 도 1의 반도체 장치의 각 신호의 타이밍도.
도 8은 도 1의 셀프 리프레시 제어부의 또 다른 구체 회로도.
도 9는 도 8의 리셋 신호 처리부의 구체 회로도.
도 10은 도 8의 리셋 신호 처리부의 각 신호의 타이밍도.
도 11은 도 8의 리셋 신호 처리부의 다른 구체 회로도.
이하, 본 발명의 바람직한 실시예에 대하여 도면을 참조하여 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 구성도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는, 셀프 리프레시 제어부(100), 셀프 리프레시 펄스 발생부(200) 및 메모리 셀(300)을 포함한다.
셀프 리프레시 제어부(100)는 클락 인에이블 신호 CKE, 리셋 신호 RESET, 파워업 신호 PWRUP을 입력받아 셀프 리프레시 인에이블 신호 SREF_EN을 생성한다.
셀프 리프레시 펄스 발생부(200)는, 셀프 리프레시 제어부(100)에서 생성된 셀프 리프레시 인에이블 신호 SREF_EN에 응답하여 셀프 리프레시 펄스 SREF pulse를 생성한다.
구체적으로, 셀프 리프레시 펄스 발생부(200)는, 셀프 리프레시 인에이블 신호 SREF_EN가 인에이블되어 있는 동안, 셀프 리프레시 펄스 SREF pulse를 일정한 주기로 발생시킨다. 이때, 셀프 리프레시 펄스 SREF pulse의 주기는 온도에 따라 변동될 수 있다.
메모리 셀(300)은 캐패시터 C 및, 캐패시터 C에 연결된 트랜지스터 T를 포함한다. 트랜지스터 T는 워드라인 WL 및 비트라인 BL에 연결된다.
이러한 구성에 의해, 셀프 리프레시 펄스 SREF pulse에 따라 워드라인 WL 및 비트라인 BL을 제어하여 셀프 리프레시가 수행된다.
도 2는 도 1의 셀프 리프레시 제어부(100)의 구체 회로도이다.
도 2를 참조하면, 셀프 리프레시 제어부(100)는 입력 신호 생성부(110) 및 셀프 리프레시 인에이블 신호 생성부(120)를 포함한다.
입력 신호 생성부(110)는 클락 인에이블 신호 CKE 및 리셋 신호 RESET에 기초하여 입력 신호 IN을 생성한다.
셀프 리프레시 인에이블 신호 생성부(120)는 입력 신호 생성부(110)에서 생성된 입력 신호 IN 및 파워업 신호 PWRUP에 기초하여 셀프 리프레시 인에이블 신호 SREF_EN를 생성한다.
도 3은 도 2의 입력 신호 생성부(110) 및 셀프 리프레시 인에이블 신호 생성부(120)의 구체 회로도이다.
도 3을 참조하면, 입력 신호 생성부(110)는 버퍼, 인버터 INV1, 노어 연산자 NOR1를 포함한다.
클락 인에이블 신호 CKE는 버퍼를 거쳐, 인버터 INV1에 의해 반전된 후, 노어 연산자 NOR1에 입력된다. 노어 연산자 NOR1는 반전된 클락 인에이블 신호 CKE와, 리셋 신호 RESET의 노어 연산을 수행하여 입력 신호 IN를 생성한다. 입력 신호 IN는, 셀프 리프레시 인에이블 신호 생성부(120)에 입력된다.
셀프 리프레시 인에이블 신호 생성부(120)는 입력 신호 생성부(110)에서 생성된 입력 신호 IN를 인버터 INV2에 의해 반전한다. 그리고, 반전된 입력 신호 IN는 인버터 INV3, INV4에 의해 구성되는 래치를 거쳐 셀프 리프레시 인에이블 신호 SREF_EN로서 출력된다.
셀프 리프레시 인에이블 신호 생성부(120)의 입력단에는 PMOS 트랜지스터 P1가 연결된다. PMOS 트랜지스터 P1의 게이트로는 파워업 신호 PWRUP가 입력되며, PMOS 트랜지스터 P1의 소스는 주변전압 VPERI이 인가된다.
파워업 신호 PWRUP가 하이 레벨로 인에이블된 경우에는, PMOS 트랜지스터 P1가 오프된다. 이에 따라, 셀프 리프레시 인에이블 신호 생성부(120)는 입력 신호 IN에 기초하여 셀프 리프레시 인에이블 신호 SREF_EN를 생성한다.
파워업 신호 PWRUP가 로우 레벨로 디스에이블된 경우에는, PMOS 트랜지스터 P1가 온된다. 이에 따라, 입력 신호 IN에 주변전압 VPERI이 인가되고, 셀프 리프레시 인에이블 신호 SREF_EN는 로우 레벨로 디스에이블된다.
즉, 셀프 리프레시 인에이블 신호 생성부(120)는 파워업 신호 PWRUP가 인에이블된 경우에만, 입력 신호 IN에 기초하여 셀프 리프레시 인에이블 신호 SREF_EN를 생성한다.
이러한 구성에 의하면, 리셋 신호 RESET가 하이 레벨로 인에이블된 경우라도 클락 인에이블 신호가 인에이블되어 있으면 셀프 리프레시 인에이블 신호가 인에이블된다. 이에 따라, 리셋 신호 RESET가 인에이블됨으로 인해 셀프 리프레시 동작이 수행되지 않아 메모리 셀의 데이터가 유실되는 현상을 방지할 수 있다.
본 실시예에서는 클락 인에이블 신호가 로우 인에이블되는 경우를 전제로 하였다. 그러나, 클락 인에이블 신호는 하이 인에이블될 수도 있으며, 이러한 경우에는 인버터 INV1을 포함하지 않도록 구성할 수 있을 것이다.
또한, 본 실시예에서는, PMOS 트랜지스터 P1에 주변전압 VPERI가 인가되는 것을 예로 들었다. 그러나, 본 발명은 이에 한정되지 않으며 PMOS 트랜지스터 P1에 다른 전압이 인가될 수도 있다.
또한, 본 실시예에서는 노어 연산자를 포함하는 것으로 설명하였으나, 노어 연산자 대신에 오어 연산자를 포함하도록 구성할 수도 있다. 이 경우 입력 신호는 전술한 예의 반전 레벨을 갖도록 할 수 있다.
도 4는 도 1의 반도체 장치의 각 신호의 타이밍도이다.
도 4를 참조하면, T1 시점에 파워업 신호 PWRUP가 인에이블된다. 그리고, T1 시점으로부터 소정시간 경과한 T2 시점에 클락 인에이블 신호 CKE가 로우 인에이블된다. 이때, 리셋 신호 RESET는 로우 레벨로 디스에이블되어 있다.
이에 따라, T2 시점에 셀프 리프레시 인에이블 신호 SREF_EN가 하이 레벨로 인에이블되며, 셀프 리프레시 펄스 신호 SREF pulse가 발생된다.
T3 시점에 리셋 신호 RESET가 하이 레벨로 인에이블된다. 그러나, 본 발명의 일 실시예에 의하면, 리셋 신호 RESET가 인에이블되더라도 클락 인에이블 신호 CKE가 인에이블되어 있는 경우에는 셀프 리프레시 엔에이블 신호 SREF_EN가 인에이블 상태를 유지한다. 따라서, T3~T4 구간 동안 리셋 신호 RESET가 인에이블되더라도 셀프 리프레시 인에이블 신호 SREF_EN는 인에이블 상태를 유지한다.
T5 시점에 클락 인에이블 신호 CKE가 하이 레벨로 디스에이블되면, 셀프 리프레시 인에이블 신호 SREF_EN도 디스에이블되고, 셀프 리프레시 펄스 신호 SREF pulse도 생성되지 않는다.
이하, 도 5~도 6을 참조하여 본 발명의 제2 실시예에 대하여 설명한다.
도 5는 본 발명의 제2 실시예에 따른 셀프 리프레시 제어부(100_2)의 회로도이다.
도 5를 참조하면, 셀프 리프레시 제어부(100)는, 입력 신호 생성부(110_2)와 셀프 리프레시 인에이블 신호 생성부(120_2)를 포함한다.
입력 신호 생성부(110_2)는 리셋 신호 RESET를 기초로 입력 신호 IN를 생성한다. 본 실시예의 입력 신호 생성부(110_2)는, 도 2의 입력 신호 생성부(110)가 클락 인에이블 신호 CKE 및 리셋 신호 RESET 모두에 기초하여 입력 신호 IN를 생성하였던 것과 상이하다.
셀프 리프레시 인에이블 신호 생성부(120_2)는, 도 2의 셀프 리프레시 인에이블 신호 생성부(120)과 동일하게, 파워업 신호 PWRUP가 인에이블된 때, 입력 신호 IN에 기초하여 셀프 리프레시 인에이블 신호 SREF_EN를 생성한다.
도 6은 도 5의 입력 신호 생성부(110_2)의 구체 회로도이다.
도 6을 참조하면, 제2 실시예에 따른 입력 신호 생성부(110_2)는 리셋 버퍼(112), 리셋 길이 판단부(114) 및 신호 생성부(116)를 포함한다.
리셋 버퍼(112)는, 입력된 리셋 신호 RESET를 버퍼링하여 리셋 길이 판단부(114)에 제공한다.
리셋 길이 판단부(114)는 리셋 버퍼(112)로부터 제공된 리셋 신호 RESET의 길이가 소정의 값 이상인지, 즉 리셋 신호 RESET가 인에이블되는 구간이 소정 시간 이상인지를 판단한다. 리셋 길이 판단부(114)는 리셋 신호 RESET의 길이를 측정하기 위해 카운터를 구비할 수 있다.
신호 생성부(116)는, 리셋 길이 판단부(114)에서 리셋 신호 RESET의 길이가 소정의 값 이상으로 판단된 경우 입력 신호 IN를 생성한다.
도 7은 본 발명의 제2 실시예에 따른 각 신호의 타이밍도이다.
도 7을 참조하면, T11 시점에 파워업 신호 PWRUP가 하이 레벨로 인에이블된다. 그리고, T11 시점에 클락 인에이블 신호 CKE는 하이 레벨로 디스에이블된다.
그리고, T12~T13 구간 동안 리셋 신호 RESET가 하이 레벨로 인에이블된다. 이때, T12~T13 구간의 길이는, 도 6의 리셋 길이 판단부(114)에 설정된 소정 시간보다 길다고 가정한다.
이에 따라, 도 6의 리셋 길이 판단부(114)는 리셋 신호 RESET의 길이가 소정의 값 이상이라고 판단하고, 도 6의 신호 생성부(116)는 입력 신호 IN를 활성화한다. 따라서, 도 5의 셀프 리프레시 인에이블신호 생성부(120_2)는 셀프 리프레시 인에이블 신호 SREF_EN를 인에이블한다.
셀프 리프레시 인에이블 신호 SREF_EN를 인에이블됨에 따라, 도 1의 셀프 리프레시 펄스 발생부(200)는 셀프 리프레시 펄스 SREF pulse를 생성한다.
본 실시예에 의하면, 클락 인에이블 신호 CKE와 관계없이, 리셋 신호 RESET 자체만으로 셀프 리프레시 인에이블 신호 SREF_EN를 생성한다. 따라서, 리셋 신호 RESET가 수십~수백 ms 동안 입력되는 등 매우 긴 시간 입력되는 경우 자체적으로 셀프 리프레시 동작을 수행하도록 함으로써, 메모리 셀의 데이터의 유실을 방지할 수 있다.
도 7에서는, 리셋 신호 RESET의 인가 시간과 셀프 리프레시 인에이블 신호 SREF_EN가 T12~T13의 동일한 구간 동안, 인에이블되는 것으로 도시하였다. 그러나, 본 발명은 이에 한하지 않으며, 도 6에 도시한 바와 같이 리셋 신호 RESET를 버퍼링하고 리셋 길이를 판단하는 등의 이유로 셀프 리프레시 인에이블 신호 SREF_EN는 리셋 신호 RESET에 비해 소정 시간 딜레이되어 인에이블될 수도 있다.
다음으로, 도 8~도 10을 참조하여 본 발명의 또 다른 실시예에 대하여 설명한다.
도 8을 참조하면, 본 발명의 또 다른 실시예에 따른 셀프 리프레시 제어부(110_3)는, 입력 신호 생성부(110_3), 셀프 리프레시 인에이블 신호 생성부(120_3) 및 리셋 신호 처리부(130)를 포함한다.
입력 신호 생성부(110_3)는 도 2의 입력 신호 생성부(110) 또는 도 5의 입력 신호 생성부(110_2)일 수 있으며, 리셋 신호 RESET 대신에 리셋 처리 신호 RESET'가 입력된다는 점만이 상이하며, 나머지 구성 및 기능은 동일하다.
셀프 리프레시 인에이블 신호 생성부(120_3)는, 도 2의 셀프 리프레시 인에이블 신호 생성부(120) 또는 도 5의 셀프 리프레시 인에이블 신호 생성부(120_2)와 동일하므로, 그 설명은 생략한다.
리셋 신호 처리부(130)는 리셋 신호 RESET를 입력받아, 두번째 이후로 인에이블되는 부분만을 리셋 처리 신호 RESET'로서 출력한다. 본 실시예가 제1 및 제2 실시예와 구분되는 구성이다.
본 실시예에서는 리셋 처리 신호 RESET'가 두번째 이후로 인에이블되는 리셋 신호 RESET와 동일한 레벨을 갖는 것으로 설명하였지만, 반전 레벨을 갖도록 구성할 수도 있다.
도 9는 도 8의 리셋 신호 처리부(130)의 상세 회로도이다.
도 9를 참조하면, 리셋 신호 처리부(130)는 트랜스퍼게이트 TG, 낸드 연산자 NAND1~NAND3, 인버터게이트 NG1~3, 인버터 IVN11~INV12를 포함한다.
리셋 신호 처리부(130)의 각 구성요소의 연결관계는 다음과 같다.
트랜스퍼게이트 TG로는 전원전압 VDD가 입력되고, 출력은 노드 N1에 연결된다. 트랜스퍼게이트 TG는 리셋신호 RESET가 하이 레벨로 인에이블되면 온되며, 로우 레벨로 디스에이블되면 오프된다.
노드 N1와 노드 N2의 사이에는 낸드 연산자 NAND1가 연결되어 있다. 낸드 연산자 NAND1에는 트랜스퍼게이트 TG의 출력 신호 및 파워업 신호 PWRUP가 입력된다. 그리고, 인버터게이트 IG1가 낸드 연산자 NAND1에 피드백 연결되어 있다. 인버터게이트 NG1는 리셋신호 RESET가 로우 레벨로 디스에이블되면 온되고, 하이 레벨로 인에이블되면 오프된다.
노드 N2와 노드 N3의 사이에는 인버터게이트 IG2가 연결되어 있다. 인버터게이트 IG2는 리셋신호 RESET가 로우 레벨로 디스에이블되면 온되고, 하이 레벨로 인에이블되면 오프된다.
노드 N3와 노드 N4의 사이에는 낸드 연산자 NAND2가 연결되어 있다. 낸드 연산자 NAND2에는 인버터게이트 IG2의 출력 신호 및 파워업 신호 PWRUP가 입력된다. 그리고, 인버터게이트 IG3가 낸드 연산자 NAND2에 피드백 연결되어 있다. 인버터게이트 NG3는 리셋신호 RESET가 하이 레벨로 인에이블되면 온되고, 로우 레벨로 디스에이블되면 오프된다.
노드 N4와 노드 N5의 사이에는 인버터 INV11이 연결되어 있다.
노드 N5와 노드 N6의 사이에는 낸드 연산자 NAND3가 연결되어 있다. 낸드 연산자 NAND3에는 인버터 INV11의 출력과 리셋신호 RESET가 입력된다.
노드 N6에는 낸드 연산자 NAND3의 출력이 인버터 INV12로 입력된다.
인버터 INV12의 출력이 리셋 처리 신호 RESET'가 된다.
다음으로, 리셋 신호 처리부(130)의 동작을 설명한다.
먼저 파워업 신호 PWRUP과 리셋 신호 RESET가 인에이블되기 이전의 초기 상태에서 각 노드의 값을 살펴본다.
리셋 신호 RESET가 로우 레벨의 값을 갖기 때문에, 트랜스퍼게이트 TG는 오프된다. 그리고, 낸드 연산자 NAND1에는 로우 레벨의 파워업 신호 PWRUP가 입력되므로, 낸드 연산자 NAND1의 출력, 즉 노드 N2는 하이 레벨이 된다. 이때, 리셋 신호 RESET가 로우 레벨이므로 인버터게이트 IG1는 온 된다. 이에 따라, 인버터게이트 IG1의 출력, 즉 노드 N1은 로우 레벨이 된다.
리셋 신호 RESET가 로우 레벨이므로 인버터게이트 IG2는 온 된다. 따라서, 인버터게이트 IG2의 출력, 즉 노드 3은 로우 레벨이 된다. 리셋 신호 RESET가 로우 레벨이므로 인버터게이트 IG3은 오프가 된다. 그리고, 낸드 연산자 NAND2에는 로우 레벨의 파워업 신호 PWRUP 및 로우 레벨의 노드 3의 신호가 입력되므로, 낸드 연산자 NAND2의 출력, 즉 노드 4는 하이 레벨이 된다. 그리고, 노드 N5는 노드 N4를 반전한 로우 레벨이 된다.
낸드 연산자 NAND3에는 로우 레벨의 리셋 신호 RESET 및 로우 레벨의 노드 N5의 신호가 입력되므로, 낸드 연산자 NAND3의 출력, 즉 노드 N6는 하이 레벨이 된다. 이에 따라, 리셋 처리 신호 RESET'는 노드 N6의 신호를 반전한 로우 레벨의 값을 갖는다.
이러한 초기 상태에서, 파워업 신호 PWRUP가 하이 레벨로 인에이블되고, 리셋 신호가 인에이블되었을 때 각 노드의 값을 살펴본다.
리셋 신호 RESET가 로우 레벨이므로 인버터게이트 IG2는 오프 된다. 리셋 신호 RESET가 로우 레벨이므로 인버터게이트 IG3는 온 된다. 초기 상태에서 노드 N4는 하이 레벨이므로, 인버터게이트 IG3의 출력, 즉 노드 N3는 로우 레벨이 된다.
노드 N5는 노드 N4의 신호를 반전한 로우 레벨을 갖는다. 낸드 연산자 NAND3에는 하이 레벨의 리셋 신호 RESET와 N5의 로우 레벨이 입력되므로, 낸드 연산자 NAND3의 출력, 즉 노드 N6는 하이 레벨이 된다. 따라서, 리셋 처리 신호 RESET'는 노드 N6의 신호를 반전한 로우 레벨이 된다.
즉, 도 9의 리셋 신호 처리부(130)는 파워업 신호 PWRUP와 리셋 신호 RESET가 로우 레벨로 디스에이블된 상태에서, 처음으로 리셋 신호 RESET가 하이 레벨로 인에이블된 경우에는, 리셋 처리 신호 RESET'가 하이 레벨로 인에이블되지 않고, 로우 레벨을 유지한다.
도 10은 도 8의 리셋 신호 처리부(130)의 각 신호의 타이밍도이다.
도 10을 참조하면, T21 시점에서 파워업 신호 PWRUP가 하이 레벨로 인에이블된다. 이후, T22~T23 구간, T24~T25 구간, T26~T27 구간 동안 리셋 신호 RESET가 하이 레벨로 인에이블된다.
본 실시예에 의하면, 파워업 신호 PWRUP가 인에이블된 이후 리셋 신호 RESET가 처음으로 인에이블되는 T22~T23 구간 동안에는, 리셋 처리 신호 RESET'가 인에이블되지 않는다.
디램 등의 반도체 장치에는 소정의 값을 갖는 전압을 순차적으로 공급하게 되는데 이를 램프업 시퀀스(ramp up sequence)라고 한다. 이때, 파워업 신호 PWRUP가 인가된 후 처음으로 인에이블되는 리셋 신호 RESET를 통해 반도체 장치의 내부 값을 초기화하게 된다.
그런데, 이러한 리셋 신호 RESET가 인가되는 경우에도 강제로 셀프 리프레시 동작을 행하도록 하면 초기값 설정이 적절히 행해지지 않아 반도체 장치가 오동작할 수 있다. 따라서, 본 실시예에서는 파워업 신호 PWRUP가 인에이블된 이후 처음으로 인에이블되는 구간을 제거한 리셋 처리 신호 RESET'를 생성하여, 리셋 신호 RESET 대신에 이용하도록 하였다. 이에 의하면, 파워업 신호 PWRUP가 인에이블된 이후 처음으로 인에이블되는 구간에는 리셋 처리 신호 RESET'가 인에이블되지 않으므로, 반도체 장치의 오동작을 방지할 수 있다.
도 11은 도 8의 리셋 신호 처리부(130)의 다른 실시예이다.
도 11을 참조하면, 리셋 신호 처리부(130)는 슈미트 트리거(Schmitt Trigger)로 구성되어 있다. 이에 의하면, 리셋 신호 RESET의 인에이블 구간이 특정 길이 미만인 경우 이를 제거할 수 있다. 따라서, 리셋 신호 RESET가 의도치 않게 글리치 형태로 입력되는 경우, 또는 인에이블 구간이 짧아서 리프레시 동작이 필요하지 않은 경우 이를 필터링할 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (17)

  1. 클락 인에이블 신호가 인에이이블되면 리셋 신호가 디스에이블되더라도 입력 신호를 인에이블시키는 입력 신호 생성부; 및
    상기 입력 신호에 응답하여 셀프 리프레시 인에이블 신호를 생성하는 셀프 리프레시 인에이블 신호 생성부
    를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 클락 인에이블 신호는 로우 인에이블 신호이고,
    상기 리셋 신호는 하이 인에이블 신호이고,
    상기 입력 신호 생성부는, 상기 클락 인에이블 신호의 반전 신호와 상기 리셋 신호를 오어 연산 또는 노어 연산함으로써 상기 입력 신호를 생성하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 클락 인에이블 신호는 하이 인에이블되고,
    상기 리셋 신호는 하이 인에이블되고,
    상기 입력 신호 생성부는, 상기 클락 인에이블 신호와 상기 리셋 신호를 오어 연산 또는 노어 연산함으로써 상기 입력 신호를 생성하는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 셀프 리프레시 인에이블 신호에 응답하여 셀프 리프레시 펄스를 발생시키는 셀프 리프레시 펄스 발생부
    를 더 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서,
    상기 셀프 리프레시 펄스에 응답하여 셀프 리프레시 동작이 수행되는 메모리 셀
    을 더 포함하는 것을 특징으로 하는 반도체 장치.
  6. 리셋 신호가 소정 시간 이상 인에이블되면 입력 신호를 인에이블시키는 입력 신호 생성부; 및
    상기 입력 신호에 응답하여 셀프 리프레시 인에이블 신호를 생성하는 셀프 리프레시 인에이블 신호 생성부
    를 포함하는 반도체 장치.
  7. 제6항에 있어서,
    상기 입력 신호 생성부는,
    상기 리셋 신호를 버퍼링하는 리셋 버퍼;
    상기 리셋 버퍼에 저장된 리셋 신호의 인에이블 구간이 소정 시간 이상인지를 판단하는 리셋 길이 판단부; 및
    상기 리셋 신호의 인에이블 구간이 소정 시간 이상이면 상기 입력 신호를 인에이블시키는 신호 생성부
    를 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서,
    상기 리셋 길이 판단부는 상기 리셋 신호의 인에이블 구간이 소정 시간 이상인지를 판단하기 위한 카운터를 구비하는 것을 특징으로 하는 반도체 장치.
  9. 제6항에 있어서,
    상기 입력 신호 생성부는, 클락 인에이블 신호가 인에이블된 경우 상기 입력 신호를 인에이블시키는 것을 특징으로 하는 반도체 장치.
  10. 제6항에 있어서,
    파워업 신호가 인에이블 된 후 처음으로 상기 리셋 신호가 인에이블된 경우에는 인에이블되지 않는 리셋 처리 신호를 생성하는 리셋 신호 처리부
    를 더 포함하는 것을 특징으로 하는 반도체 장치.
  11. 제10항에 있어서,
    상기 리셋 처리 신호는 상기 리셋 신호가 처음으로 인에이블된 구간 이후부터는 상기 리셋 신호의 레벨에 대응하는 레벨을 갖는 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서,
    상기 리셋 처리 신호는 상기 리셋 신호가 처음으로 인에이블된 구간 이후부터는 상기 리셋 신호의 레벨과 동일한 레벨을 갖는 것을 특징으로 하는 반도체 장치.
  13. 제10항에 있어서,
    상기 입력 신호 생성부는 상기 리셋 처리 신호가 소정 시간 이상 인에이블되면 상기 입력 신호를 인에이블시키는 것을 특징으로 하는 반도체 장치.
  14. 제6항에 있어서,
    상기 리셋 신호가 인에이블되는 구간이 소정 시간 이하인 경우에는 인에이블되지 않는 리셋 처리 신호를 생성하는 리셋 신호 처리부
    를 더 포함하는 것을 특징으로 하는 반도체 장치.
  15. 제14항에 있어서,
    상기 리셋 신호 처리부는 슈미트 트리거(Schmitt Trigger) 회로를 포함하는 것을 특징으로 하는 반도체 장치.
  16. 제6항에 있어서,
    상기 셀프 리프레시 인에이블 신호에 응답하여 셀프 리프레시 동작을 수행하기 위한 셀프 리프레시 펄스를 발생시키는 셀프 리프레시 펄스 발생부
    를 더 포함하는 것을 특징으로 하는 반도체 장치.
  17. 제6항에 있어서,
    상기 셀프 리프레시 펄스에 응답하여 셀프 리프레시 동작이 수행되는 메모리 셀
    을 더 포함하는 것을 특징으로 하는 반도체 장치.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030001844A (ko) * 2001-06-28 2003-01-08 삼성전자 주식회사 노이즈에 둔감한 셀프 리프레쉬 제어회로
US20120127817A1 (en) * 2010-11-18 2012-05-24 Elpida Memory, Inc. Semiconductor device having reset function

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7869300B2 (en) 2009-04-29 2011-01-11 Agere Systems Inc. Memory device control for self-refresh mode
KR101047005B1 (ko) 2009-12-24 2011-07-06 주식회사 하이닉스반도체 내부커맨드 생성장치
KR101980162B1 (ko) * 2012-06-28 2019-08-28 에스케이하이닉스 주식회사 메모리

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030001844A (ko) * 2001-06-28 2003-01-08 삼성전자 주식회사 노이즈에 둔감한 셀프 리프레쉬 제어회로
US20120127817A1 (en) * 2010-11-18 2012-05-24 Elpida Memory, Inc. Semiconductor device having reset function

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