KR20180012327A - 소프트 프로세서 기반의 이미지 신호 소스 및 이미지 신호 처리 방법 - Google Patents

소프트 프로세서 기반의 이미지 신호 소스 및 이미지 신호 처리 방법 Download PDF

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Abstract

소프트 프로세서 기반의 이미지 신호 소스 및 이미지 신호 처리 방법이 개시된다. 소프트 프로세서 기반의 이미지 신호 소스는 이미지 신호를 출력하고 상위 컴퓨터와 통신하는 프로그램 가능 논리 장치, 프로그램을 업그레이드하기 위해 프로그램 가능 논리 장치와 통신하고 업그레이드 프로그램을 상기 프로그램 가능 논리 장치로 전송하는 복합 프로그램 가능 로직 모듈 및 상기 프로그램 가능 논리 장치에 의해 출력되는 이미지 파일에 대해 여러 가지 이미지 출력 인터페이스 타입들을 제공하는 출력 인터페이스를 포함하며, 상기 프로그램 가능 논리 장치는 제1 소프트 프로세서, 프로토콜 스택 및 마스터 제어 블록을 포함한다. 이미지 신호 소스는 단일 FPGA 모드를 채택하고, 이에 소프트 프로세서가 내장되어 이미지 신호 처리 기능을 수행하고, CPLD가 채택되어 이미지 신호 소스의 업그레이드 프로그램 관리 및 FPGA의 로딩 개시 기능을 수행하며, 상기 이미지 신호 소스는 간단한 시스템 아키텍처, 저 비용, 높은 원격 시스템 업그레이드 속도, 온라인 및 오프라인 이미지 출력 모드들의 높은 전송 효율 및 높은 이미지 스위칭 속도의 이점들을 제공한다.

Description

소프트 프로세서 기반의 이미지 신호 소스 및 이미지 신호 처리 방법
본 발명은 이미지 신호 소스 분야에 관한 것으로, 더 상세하게는 소프트 프로세서 기반의 이미지 신호 소스 및 이미지 신호 처리 방법에 관한 것이다.
현재의 이미지 신호 소스는 하드 프로세서(ARM)를 기반으로 하며 하드 프로세서와 프로그램 가능 논리 장치(FPGA) 간의 협동으로 구현된다. ARM을 기반으로 하는 이미지 신호 소스는 다음과 같은 결함들을 가진다.
1) 파워 온(power-on) 후에 첫 이미지를 출력하는 시간이 길다. ARM에 의해 확립된 신호 소스 이미지 데이터는 ARM 주변에 위치한 플래시에 저장되므로, 파워가 턴 온된 후, 우선 ARM이 시작되고, 그 다음 이미지 데이터가 상기 플래시에서 독출되어 ARM의 DDR로 전송되고, 그 다음 ARM의 DDR에서 독출된 데이터가 상호접속 버스를 통해 FPGA의 DDR로 전송된다. 마지막으로, FPGA의 제어 논리 블록들은 FPGA의 DDR에서 이미지 데이터를 독출하고 이미지 데이터는 이미지 출력 인터페이스로 출력된다. 그 전체 프로세스가 복잡하여 파워가 처음으로 턴 온 되었을 때 첫 이미지를 출력하는 시간이 길어지게 된다.
2) 이미지 데이터를 전송하는 효율이 낮다. 이미지 신호가 온라인 또는 오프라인으로 출력되더라도, 이미지 신호는 우선 ARM에 의해 처리된 다음 상호접속 버스를 통해 FPGA로 전송되고, 최종적으로 이미지 신호의 출력 타입을 기반으로 FPGA에 의해 처리된 후 여러 가지 인터페이스들에서 출력된다. 그 전체 프로세스가 번거로워, 이미지 신호를 전송하는 효율을 떨어뜨린다.
3) 아키텍처가 복잡하고 비용이 높다. ARM에 의해 확립되는 이미지 신호 소스는 FPGA와 함께 ARM에 의해 구현되므로, 하드웨어 아키텍처와 소프트웨어 아키텍처가 복잡해져, 하드웨어와 소프트웨어의 개발 및 유지 비용이 증가하게 된다.
4) 시스템의 원격 업그레이드 속도가 느리다. ARM에 의해 확립되는 이미지 신호 소스의 외부 원격 연결은 주로 ARM의 이더넷 기능을 기반으로 한다. 특히, FPGA 프로그램의 원격 업그레이드 과정에서 프로그램 파일은 우선 이더넷을 통해 ARM으로 전송된 다음 ARM에 의해 직렬 버스를 거쳐 FPGA의 FLASH에 기록된다. 전체 업그레이드 과정을 위한 시간이 상대적으로 길다.
상술한 문제점들을 고려하여, 본 발명은 간단한 구조, 저비용 및 고효율로 이미지 신호를 출력하는 소프트 프로세서 기반의 이미지 신호 소스 및 이미지 신호 처리 방법을 제공하는 것을 일 목적으로 한다.
본 발명의 기술 솔루션은 다음과 같다.
소프트 프로세서 기반의 이미지 신호 소스는 출력 인터페이스, 제1 소프트 프로세서, 프로토콜 스택 및 마스터 제어 블록을 포함한다. 제1 소프트 프로세서, 프로토콜 스택 및 마스터 제어 블록은 하나의 프로그램 가능 논리 장치에 배치된다.
프로그램 가능 논리 장치는 상위 컴퓨터의 구성 정보에 따라 이미지 파일을 이미지 신호로 변환하고 이미지 신호를 출력하도록 구성된다.
프로토콜 스택은 상위 컴퓨터에 의해 전송된 구성 정보와 이미지 파일을 수신하도록 구성된다.
제1 소프트 프로세서는 구성 정보에 따라 마스터 제어 블록을 구성하도록 구성된다.
마스터 제어 블록은 제1 소프트 프로세서의 구성 명령에 따라 이미지 파일을 처리하고 출력 인터페이스로 이미지 신호를 출력하도록 구성된다.
바람직하게는, 상기 기술 솔루션은 이더넷 트랜시버 모듈 및 외부 데이터 스토리지 모듈을 더 포함한다.
이더넷 트랜시버 모듈은 프로그램 논리 장치를 상위 컴퓨터와 통신하게 하도록 구성된다.
외부 데이터 스토리지 모듈은 구성 정보 및 이미지 파일을 저장하도록 구성된다.
바람직하게는, 상기 기술 솔루션은 복합 프로그램 가능 논리 모듈 및 비휘발성 스토리지 모듈을 더 포함한다.
상기 기술 솔루션에 있어서, 프로토콜 스택은 상위 컴퓨터에 의해 전송된 프로그램 파일과 프로그램 구성 또는 업그레이드 명령을 더 수신하도록 구성된다.
복합 프로그램 가능 논리 모듈은 프로그램 가능 논리 장치의 프로그램 구성또는 업그레이드를 실행하도록 구성된다.
비휘발성 스토리지 모듈은 프로그램 가능 논리 장치의 프로그램 구성 또는 업그레이드를 실행하는 프로그램 파일을 저장하도록 구성된다.
또한, 본 발명은 소프트 프로세서를 기반으로 이미지 신호를 처리하는 방법을 제공하며, 상기 방법은,
1) 프로토콜 스택이 상위 컴퓨터에 의해 전송된 구성 정보 및 이미지 파일들을 수신하는 단계;
2) 소프트 프로세서가 구성 정보에 따라 마스터 제어 블록을 구성하는 단계;
3) 마스터 제어 블록이 이미지 신호를 생성하기 위해 소프트 프로세서의 구성 명령에 따라 이미지 파일들을 처리하는 단계를 포함한다.
바람직하게는, 상기 기술 솔루션은 제1 소프트 프로세서의 구성 명령에 따라 출력 인터페이스의 인터페이스 타입에 관한 구성을 완료하는 단계를 더 포함한다.
바람직하게는, 상기 기술 솔루션은 프로그램 구성 또는 업그레이드 방법을 더 포함하며, 상기 프로그램 구성 또는 업그레이드 방법은,
s1) 프로토콜 스택이 상부 컴퓨터에 의해 전송된 프로그램 구성 또는 업그레이드 명령을 수신하는 단계;
s2) 제1 소프트 프로세서가 프로그램 구성 또는 업그레이드 명령에 따라 복합 프로그램 가능 논리 모듈로 제어 명령을 전송하는 단계;
s3) 프로토콜 스택이 상부 컴퓨터에 의해 전송된 프로그램 파일을 수신하고 상기 프로그램 파일을 캐시에 저장하는 단계;
s4) 복합 프로그램 가능 논리 모듈이 제어 명령에 따라 캐시에 저장된 프로그램 파일을 독출하여 프로그램 가능 논리 장치의 프로그램 구성 또는 업그레이드를 완료하는 단계를 포함한다.
이미지 신호 소스는 단일 FPGA 모드를 채택하고, 이에 소프트 프로세서가 내장되어 이미지 신호 처리 기능을 수행하고, CPLD가 채택되어 이미지 신호 소스의 업그레이드 프로그램 관리 및 FPGA의 로딩 개시 기능을 수행함으로써, ARM 아키텍처가 생략되고 ARM 아키텍처를 기반으로 한 신호 소스의 복잡한 데이터 처리가 감소되며, 따라서 시스템의 원격 업데이트 속도가 빠르고, 이미지를 출력하는 온라인 또는 오프라인 전송 효율이 높고 이미지 스위칭 속도가 빠르다. 또한, 소프트 프로세서를 기반으로 하는 신호 소스의 시스템 아키텍처가 간단하고, 하드웨어 비용이 낮고 소프트웨어 개발 및 유지 비용이 낮다.
도 1은 본 발명의 회로도이다.
도 2는 본 발명에 따라 원격 업그레이드를 개시하는 흐름도이다.
도 3은 본 발명에 따라 이미지 신호를 온라인 출력하는 흐름도이다.
도 4는 본 발명에 따라 이미지 신호를 오프라인 출력하는 흐름도이다.
이하, 본 발명을 더욱 명확히 하기 위해, 첨부 도면들을 참조하여 본 발명의 실시예들을 더욱 상세히 설명할 것이나, 본 발명은 이들에 한정되는 것이 아니다.
이러한 실시예에 있어서, 프로그램 가능 논리 장치(3)는 FPGA을 기반으로 구현된다. 복합 프로그램 가능 논리 모듈(5)은 CPLD을 기반으로 구현된다. 임베디드 스토리지 제어 블록은 eMMC 메모리(eMMC 플래시 임베디드 메모리)를 기반으로 구현된다. 비휘발성 스토리지 모듈(6)은 낸드 플래시(낸드 플래시 메모리)를 기반으로 구현된다.
도 1에 도시된 바와 같이, 본 발명에 따른 소프트 프로세서 기반의 이미지 신호 소스는 이더넷 트랜시버 모듈(2), 프로그램 가능 논리 장치(3), 외부 데이터 스토리지 모듈(4), 복합 프로그램 가능 논리 모듈(5), 낸드 스토리지 모듈(6) 및 출력 인터페이스(7)를 포함한다. 이들 사이의 접속은 다음과 같다. 이더넷 트랜시버 모듈(2)의 입력 제어 단은 상위 컴퓨터(1)에 접속된다. 이더넷 트랜시버 모듈 (2)의 출력 제어 단은 프로그램 가능 논리 장치(3)의 입력 제어 단에 접속된다. 프로그램 가능 논리 장치(3)의 데이터 제어 단은 외부 데이터 스토리지 모듈(4)의 입력 단에 접속된다. 프로그램 가능 논리 장치(3)의 이미지 출력 단은 출력 인터페이스(7)의 입력 단에 접속된다. 프로그램 가능 논리 장치(3)의 인터페이스 제어 단은 복합 프로그램 가능 논리 모듈(5)의 입력 단에 접속된다. 프로그램 가능 논리 장치(3)의 구성 입력 단은 복합 프로그램 가능 논리 모듈(5)의 데이터 출력 단에 접속된다. 복합 프로그램 가능 논리 모듈(5)의 데이터 제어 단은 낸드 스토리지 모듈(6)의 입력 단에 접속된다.
상기 솔루션에 있어서, 프로그램 가능 논리 장치(3)는 제1 소프트 프로세서(31), 프로토콜 스택(32), 마스터 제어 블록(33), eMMC 스토리지 제어 블록(34), DDR(DDR SDRAM, Double Data Rate SDRAM) 캐시 제어 블록(35) 및 이미지 출력 제어 블록(36)을 포함한다. 프로토콜 스택(32)의 입력 단은 상위 컴퓨터(1)에 접속된다. 프로토콜 스택(32)의 명령 출력 단은 제1 소프트 프로세서(31)의 입력 단에 접속된다. 프로토콜 스택(32)의 출력 제어 단은 마스터 제어 블록(33)의 입력 제어 단에 접속된다. 제1 소프트 프로세서(31)의 제어 단은 마스터 제어 블록(33)의 명령 제어 단에 접속된다. 마스터 제어 블록(33)의 데이터 스토리지 제어 단은 eMMC 스토리지 제어 블록(34)의 입력 단에 접속된다. 마스터 제어 블록(33)의 데이터 캐시 제어 단은 DDR 캐시 제어 블록(35)의 입력 단에 접속된다. 마스터 제어 블록(33)의 출력 단은 이미지 출력 제어 블록(36)의 입력 단에 접속된다. 이미지 출력 제어 블록(36)의 출력 단은 출력 인터페이스(7)의 입력 단에 접속된다.
상기 기술 솔루션에 있어서, 프로그램 가능 논리 장치(3)는 마스터 외부 스토리지 인터페이스 제어 블록(37) 및 구성 모듈(38)을 더 포함한다. 마스터 제어 블록(33)의 인터페이스 제어 단은 마스터 외부 스토리지 인터페이스 제어 블록(37)의 입력 단에 접속된다. 마스터 외부 스토리지 인터페이스 제어 블록(37)의 출력 단은 복합 프로그램 가능 논리 모듈(5)의 입력 단에 접속된다. 구성 모듈(38)의 입력 단은 복합 프로그램 가능 논리 모듈(35)의 데이터 출력 단에 접속된다.
상기 기술 솔루션에 있어서, 외부 데이터 스토리지 모듈(4)은 eMMC 외부 스토리지 모듈(41) 및 DDR 외부 캐시 모듈(42)을 포함한다. eMMC 외부 스토리지 모듈(41)의 입력 단은 eMMC 스토리지 제어 블록(34)의 출력 단에 접속된다. DDR 외부 캐시 모듈(42)의 입력 단은 DDR 캐시 제어 블록(35)의 출력 단에 접속된다.
상기 기술 솔루션에 있어서, 출력 인터페이스(7)는 제1 출력 인터페이스(71), 제2 출력 인터페이스(72), 제3 출력 인터페이스(73) 및 제4 출력 인터페이스(74)를 포함한다. 제1 출력 인터페이스(71), 제2 출력 인터페이스(72), 제3 출력 인터페이스(73) 및 제4 출력 인터페이스(74)의 입력 단들은 각각 이미지 출력 제어 블록(36)의 4개의 출력 단에 접속된다.
상기 기술 솔루션에 있어서, 복합 프로그램 가능 논리 모듈(5)은 슬레이브 외부 스토리지 인터페이스 제어 블록(51), 제2 소프트 프로세서(52), 낸드 스토리지 제어 블록(53) 및 로딩 모듈(54)을 포함한다. 슬레이브 외부 스토리지 인터페이스 제어 블록(51)의 입력 단은 프로그램 가능 논리 장치(3)의 인터페이스 제어 단에 접속된다. 슬레이브 외부 스토리지 인터페이스 제어 블록(51)의 명령 출력 단은 제2 소프트 프로세서(52)의 입력 단에 접속된다. 슬레이브 외부 스토리지 인터페이스 제어 블록(51)의 데이터 출력 단은 낸드 스토리지 제어 블록(53)의 데이터 입력 단에 접속된다. 제2 소프트 프로세서(52)의 제어 단은 낸드 스토리지 제어 블록(53)의 명령 제어 단에 접속된다. 낸드 스토리지 제어 블록(53)의 데이터 제어 단은 낸드 스토리지 모듈(6)의 입력 단에 접속된다. 낸드 스토리지 블록(53)의 데이터 출력 단은 로딩 모듈(54)의 입력 단에 접속된다. 로딩 모듈(54)의 출력 단은 프로그램 가능 논리 장치(3)의 구성 입력 단에 접속된다.
상기 기술 솔루션에 있어서, 각각의 제어 논리 모듈의 기능은 다음과 같다.
상위 컴퓨터(PC)(1)는 인간-컴퓨터 상호작용, 신호 소스 이미지 출력 파라미터들의 편집, 이미지 출력 제어 및 원격 업그레이드에 사용된다.
이더넷 트랜시버 모듈(2)은 상위 컴퓨터로부터 데이터를 수신하여 이를 프로그램 가능 논리 장치로 전송하고, 프로그램 가능 논리 장치로부터 데이터를 수신하여 이를 상위 컴퓨터로 전송하도록 구성된다.
프로그램 가능 논리 장치(FPGA)(3)는 전체 시스템의 핵심 구성요소이다. 이미지 신호를 출력하고 상위 컴퓨터와 통신하기 위해 프로그램 가능 논리 장치(3)에는 소프트 프로세서들(nios ii A)과 자체 정의된 기능 모듈들이 통합된다.
제1 소프트 프로세서(nios ii A)(31)는 태스크 스케줄링, 파일 시스템 관리, 제어 명령의 분석 및 분배, 및 프로그램 가능 논리 장치의 각 제어 블록에 대한 작업 흐름 제어를 담당한다.
프로토콜 스택(32)은 이더넷 전송 프로토콜 계층에 위치하며, 이더넷에 의해 전송된 데이터를 분석하고, 명령 데이터를 nios ii A로 전송하고 이미지 파일을 마스터 제어 블록에 전송하도록 구성된다.
마스터 제어 블록(33)은 주로 대용량 데이터를 전송하고 버스의 스위칭 및 멀티플렉싱을 수행한다. 특히 이는 제1 소프트 프로세서의 제어 명령에 따라 이미지 파일을 처리하고 이미지 파일을 출력 인터페이스로 출력하는데 사용된다.
eMMC 스토리지 제어 블록(34)은 주로 마스터 제어 블록과의 데이터 상호작용(data interaction)을 수행하고, eMMC 외부 스토리지 모듈을 독출 및 기록하는데 사용된다.
eMMC 외부 스토리지 모듈(41)은 주로 구성 정보 및 이미지 파일을 저장하도록 구성된 외부 스토리지 유닛이다.
DDR 캐시 제어 블록(35)은 마스터 제어 블록과의 데이터 상호작용을 수행하고, DDR 외부 캐시 모듈을 독출 및 기록한다.
DDR 외부 캐시 모듈(42)은 외부 데이터 캐시 유닛이며, 처리될 데이터를 임시 저장하도록 구성된다.
이미지 출력 제어 블록(36)은 주로 마스터 제어 블록과의 데이터 상호작용을 수행하고, 상이한 외부 출력 인터페이스에 따라 상이한 타입의 출력 인터페이스를 설정하고 이미지 파일을 출력한다.
마스터 외부 스토리지 인터페이스 제어 블록(37)은 주로 마스터 제어 블록과의 데이터 상호작용을 수행하고 외부 버스를 제어하여 CPLD와의 데이터 전송을 수행한다.
구성 모듈(38)은 복합 프로그램 가능 모듈에 의해 전송된 업그레이드 프로그램에 따라 프로그램 가능 논리 장치의 프로그램 구성을 수행함으로써 프로그램 가능 논리 장치를 시작하도록 구성되며, 이는 프로그램 가능 논리 장치의 하드웨어 논리 구성에 속한다. 우선, 프로그래밍 가능 논리 장치는 구성 모듈에 의해 구성되어, 초기화 상태(initialization state)로 들어갈 수 있다. 그 다음, 이는 사용자 조작이 수행될 수 있도록 사용자 상태(user status)로 들어갈 수 있다.
제1 출력 인터페이스(71)는 주로 LVDS 인터페이스 형태의 이미지 출력 인터페이스를 제공하도록 구성되며, 상기 인터페이스는 1링크/2링크/4링크/8링크의 LVDS 인터페이스 타입을 지원한다.
제2 출력 인터페이스(72)는 주로 MIPI 인터페이스 형태의 이미지 출력 인터페이스를 제공하도록 구성되며, 상기 인터페이스는 4레인/8레인의 MIP DSI 인터페이스 타입을 지원한다.
제3 출력 인터페이스(73)는 주로 DP 인터페이스 형태의 이미지 출력 인터페이스를 제공하도록 구성되며, 상기 인터페이스는 4레인/8레인의 DP1.2 인터페이스 타입을 지원한다.
제4 출력 인터페이스(74)는 주로 V-BY-ONE 인터페이스 형태의 이미지 출력 인터페이스를 제공하도록 구성되며, 상기 인터페이스는 8레인/16레인의 V-BY-ONE 인터페이스 타입을 지원한다.
복합 프로그램 가능 논리 모듈(CPLD)(5)는 외부에 프로그램 가능 논리 장치(3)의 프로그램 파일을 저장하는 메모리가 장착되고, 프로그램 가능 논리 장치(3)와 통신하여 프로그램 업그레이드를 완료하고, 프로그램 가능한 논리 장치의 프로그램 구성을 수행하여 프로그램 가능 논리 장치의 시작을 완료한다.
슬레이브 외부 스토리지 인터페이스 제어 블록(51)은 프로그램 가능 논리 장치와 버스 상호작용(bus interaction)을 수행하고, 프로그램 가능 논리 장치의 구성 프로그램 및 명령 데이터를 수신하고, 구성 프로그램을 낸드 스토리지 제어 블록으로 전송하고 명령 데이터를 제2 소프트 프로세서로 전송하도록 구성된다.
제2 소프트 프로세서(nios ii B)(52)는 CPLD에서 태스크 스케줄링, 명령 분석 및 작업 흐름 제어를 처리하도록 구성된다.
낸드 스토리지 제어 블록(53)은 슬레이브 외부 스토리지 인터페이스 제어 블록으로부터 데이터를 수신하도록 구성되고, 데이터는 외부 낸드 스토리지 모듈에 저장된다. 낸드 스토리지 제어 블록(53)은 또한 외부 낸드 스토리지 모듈의 데이터를 독출하고, 이를 로딩 모듈로 전송하고 제2 소프트 프로세서로부터 제어 명령을 수신하도록 구성된다.
로딩 모듈(54)은 낸드 스토리지 제어 블록으로부터 프로그램 가능 논리 장치의 업그레이드 프로그램을 수신하고 외부 버스를 통해 프로그램 가능 논리 장치의 프로그램 구성을 수행하도록 구성된다.
낸드 스토리지 모듈(6)은 CPLD 외부의 스토리지 컨트롤러이고, 프로그램 가능 논리 장치의 프로그램 파일을 저장하도록 구성된다.
소프트 프로세서 기반의 이미지 신호 소스는 단일한 프로그램 가능 논리 장치를 채택한다. nios ii 소프트 프로세서는 이에 내장되고 이미지 신호 소스의 기능들을 구현하도록 구성된다. 주된 신호 처리 동작은 원격 프로그램 구성 또는 업그레이드, 이미지 신호의 온라인 출력, 이미지 정보의 온라인 다운로드 및 이미지 신호의 오프라인 출력을 포함한다.
1) 도 2에 도시된 바와 같이, 원격 프로그램 구성 또는 업그레이드 동작은 다음과 같다.
1.1) 환경이 조성된다. 이미지 신호 소스는 상위 컴퓨터에 접속된다.
1.2) 상위 컴퓨터(1)는 프로그램 구성 또는 업그레이드 명령을 이더넷 트랜시버 모듈(2)을 통해 프로토콜 스택(32)으로 전송한다. 프로토콜 스택(32)은 수신 된 프로그램 구성 또는 업그레이드 명령을 제1 소프트 프로세서(31)로 전송한다. 제1 소프트 프로세서(31)가 프로그램 구성 또는 업그레이드 명령을 수신한 후, 마스터 제어 블록(33) 및 마스터 외부 스토리지 인터페이스 제어 블록(37)을 제어함으로써 프로그램 구성 또는 업그레이드 명령이 복합 프로그램 가능 논리 모듈(5)의 제2 소프트 프로세서(52)로 전송된다.
1.3) 상위 컴퓨터(1)는 분석을 위해 이미지 신호 소스의 구성 프로그램 또는 업그레이드 프로그램 파일을 이더넷 트랜시버 모듈(2)을 통해 프로토콜 스택(32)으로 전송한다. 분석된 프로그램 파일은 프로토콜 스택(32)에 의해 마스터 제어 블록 (33)과 DDR 캐시 제어 블록(35)을 거쳐 DDR 외부 캐시 스토리지 모듈(42)에 저장된다.
1.4) 제1 소프트 프로세서 (31)가 프로그램을 수신하여 저장한 후, 마스터 제어 블록(33) 및 DDR 캐시 제어 블록(35)을 제어함으로써 마스터 제어 블록(33) 및 DDR 캐시 제어 블록(35)이 DDR 외부 캐시 모듈(42)에서 프로그램 파일을 독출하고 이를 마스터 외부 스토리지 인터페이스 제어 블록(37)을 통해 복합 프로그램 가능 논리 모듈(5)의 슬레이브 외부 스토리지 인터페이스 제어 블록(51)으로 전송하게 된다.
1.5) 슬레이브 외부 스토리지 인터페이스 제어 블록(51)은 제2 소프트 프로세서(52)에 의해 제어되어 프로그램 구성 또는 업그레이드 명령에 따라 프로그램 파일을 수신한다. 프로그램 파일은 낸드 스토리지 제어 블록(53)을 통해 낸드 스토리지 모듈(6)에 저장된다.
1.6) 이미지 신호 소스의 다음 파워 온(power-on) 후에, 복합 프로그램 가능 논리 모듈(5)이 우선 자체 시작된다.
1.7) CPLD의 개시 후에, 낸드 스토리지 제어 블록(53)은 CPLD의 제2 소프트 프로세서(52)에 의해 제어되어 프로그램 가능 장치(3)의 부트 프로그램 구성(즉, 프로그램 구성 또는 업그레이드 명령)에 따라 낸드 스토리지 모듈(6)에서 대응 구성 프로그램 또는 업그레이드 프로그램 파일을 독출하고 제2 소프트 프로세서(52)는 대응 구성 프로그램 또는 업그레이드 프로그램 파일을 로딩 모듈(54)로 전송한다.
1.8) 로딩 모듈(54)은 프로그램 파일을 외부 버스를 통해 프로그램 가능 논리 장치(3)의 구성 모듈(38)로 전송한다. 구성 모듈(38)이 프로그램 파일을 수신한 후, 프로그램 가능 논리 장치에서 프로그램 구성이 수행되어 프로그램 구성 또는 업그레이드를 완료한다.
도 3에 도시된 바와 같이, 이미지 신호는 다음과 같이 온라인 출력된다.
2.1) 환경이 구축된다. 이미지 신호 소스가 이미지 신호 소스를 오픈하는 PC에 접속된다.
2.2) 상위 애플리케이션 소프트웨어가 오픈된다. 온라인 이미지 출력이 선택된다. 해당 모듈 정보가 출력 인터페이스의 타입을 고려하여 선택된다. 시작 버튼이 클릭된다.
2.3) 상부 컴퓨터(1)는 분석을 위해 구성 정보 및 이미지 파일을 이더넷 트랜시버 모듈(2)을 통해 프로토콜 스택(32)으로 전송한다.
2.4) 프로토콜 스택(32)은 분석된 구성 정보를 제1 소프트 프로세서(31)로 전송한다. 수신된 구성 정보에 따라, 제1 소프트 프로세서(31)는 마스터 제어 블록(33)의 기능 전환(function switching)을 구성하고, 이미지 출력 제어 블록(36)을 설정하여 출력 인터페이스 타입을 선택하고 각 논리 블록의 협력 작업을 제어한다.
2.5) 제1 소프트 프로세서(31)의 정보 구성이 완료된 후, 분석된 이미지 파일은 프로토콜 스택(32)에 의해 마스터 제어 블록(33)으로 전송된다. 마스터 제어 블록(33)이 이미지 파일을 수신한 후, 이미지 파일은 DDR 캐시 제어 블록(35)으로 전송된다. 이미지 파일은 DDR 캐시 제어 블록(35)을 통해 DDR 외부 캐시 모듈(42)에 기록된다.
2.6) 이미지 파일이 저장된 후, 상위 컴퓨터(1)는 이미지 출력 명령을 제1 소프트 프로세서(31)로 전송한다. 제1 소프트 프로세서(31)는 수신된 명령에 따라 마스터 제어 블록(33) 및 DDR 캐시 제어 블록(35)을 제어하여 DDR 외부 캐시 모듈(42)에서 이미지 파일을 독출한다. 이미지 파일은 이미지 출력 제어 블록(3)으로 전송된다. 이미지 출력 제어 블록(36)은 구성된 출력 인터페이스를 통해 동일한 이미지들 또는 상이한 이미지들을 출력 및 디스플레이한다. 제1 소프트 프로세서(31)가 이미지 스위칭 명령을 수신하면, 이미지 출력 제어 블록(36)은 상이한 명령들에 따라 DDR 외부 캐시 모듈(35)에서 상이한 이미지 파일들을 독출하도록 제어되며 이미지 파일들을 출력 및 디스플레이한다. 이미지 스위칭 명령이 수신되지 않으면, 현재의 화상 출력 디스플레이가 유지된다.
3) 오프라인 출력 동작은 온라인 다운로드 및 오프라인 출력으로 구분된다. 온라인 다운로드는 상위 컴퓨터가 이미지 파일 및 구성 정보를 전송하고 이미지 파일 및 구성 정보가 프로그램 가능 논리 장치의 외부 스토리지 영역(eMMC 외부 스토리지 모듈)에 저장된다는 것을 의미한다. 그리고 나서, 이미지 신호 소스가 다음에 오프라인에서 작동된다는 조건하에서, 이미지 파일은 다시 독출되어 대응 인터페이스를 통해 출력된다. 도 4에 도시된 바와 같이, 구체적인 프로세스는 다음과 같다.
3.1) 환경이 조성된다. 이미지 신호 소스가 이미지 신호 소스를 오픈하는 상위 컴퓨터에 접속된다.
3.2) 상위 애플리케이션 소프트웨어가 오픈된다. 이미지 정보 다운로드 작업이 선택된다. 출력 인터페이스의 타입을 고려하여 해당 모듈 정보가 선택된다. 시작 버튼이 클릭된다.
3.3) 상위 컴퓨터(1)는 분석을 위해 구성 정보 및 이미지 파일을 이더넷 트랜시버 모듈(2)을 거쳐 프로토콜 스택(32)으로 전송한다.
3.4), 프로토콜 스택(32)은 분석된 구성 정보 및 이미지 파일을 마스터 제어 블록(33)으로 전송한다. 마스터 제어 블록(33)은 구성 정보 및 이미지 파일을 수신한 후에 이를 DDR 캐시 제어 블록(35)으로 전송한다. 구성 정보 및 이미지 파일은 DDR 캐시 제어 블록(35)을 통해 DDR 외부 캐시 모듈(42)에 기록된다.
3.5) 마스터 제어 블록(33) 및 DDR 캐시 제어 블록(35)은 제1 소프트 프로세서(31)에 의해 제어되어 DDR 외부 캐시 모듈(42)에서 구성 정보 및 이미지 파일을 독출한다. 구성 정보 및 이미지 파일은 eMMC 스토리지 제어 블록(34)으로 전송된다. 구성 정보 및 이미지 파일은 온라인 다운로드 실행을 위하여 eMMC 스토리지 제어 블록(34)에 의해 eMMC 외부 스토리지 모듈(41)에 저장된다.
3.6) 다음에 이미지 신호 소스가 단독으로 파워 온 된 후, 마스터 제어 블록(33) 및 eMMC 스토리지 제어 블록(34)은 제1 소프트 프로세서(31)에 의해 제어되어 eMMC 외부 스토리지 모듈(41)에서 구성 정보를 독출한다. 구성 정보는 DDR 캐시 제어 블록(35)으로 전송되어 DDR 외부 캐시 모듈(42)에 저장된다. DDR 캐시 제어 블록(35)가 마스터 제어 블록(33)에 의해 제어되어 DDR 외부 캐시 모듈(42)에서 구성 정보를 독출한 다음 구성 정보는 제1 소프트 프로세서(31)로 전송된다.
3.7) 제1 소프트 프로세서(31)는 구성 정보에 따라 마스터 제어 블록(33)과 이미지 출력 제어 블록(36)의 기능 전환(function switching)을 구성하고, 출력 인터페이스의 타입을 선택한다.
3.8) 구성 후, eMMC 스토리지 제어 블록(34)은 마스터 제어 블록(33)에 의해 제어되어 eMMC 외부 스토리지 모듈(41)에서 이미지 파일을 독출한다. 이미지 파일은 DDR 캐시 제어 블록(35)으로 전송되고 DDR 외부 캐시 모듈(42)에 저장된다.
3.9) DDR 캐시 제어 블록(35)은 마스터 제어 블록(33)에 의해 제어되어 DDR 외부 캐시 모듈(42)에서 이미지 파일을 독출한다. 이미지 파일은 이미지 출력 제어 블록(36)으로 전송된다. 이미지 출력 제어 블록(36)은 구성된 출력 인터페이스를 통해 동일한 이미지들 또는 상이한 이미지들을 출력 및 디스플레이한다.
본 명세서에서 상세히 기재되지 않은 내용들은 당해 기술분야의 공지된 종래 기술에 속하는 것이다.
1-상부 컴퓨터; 2-이더넷 트랜시버 모듈; 3-프로그램 가능 논리 장치; 31-제1 소프트 프로세서; 32-프로토콜 스택; 33-마스터 제어 블록; 34-임베디드 스토리지 제어 블록; 35-DDR 캐시 제어 블록; 36-이미지 출력 제어 블록; 37-마스터 외부 스토리지 인터페이스 제어 블록; 38-구성 모듈; 4-외부 스토리지 모듈; 41-임베디드 스토리지 모듈; 42-DDR 캐시 모듈; 5-복합 프로그램 가능 논리 모듈; 51-슬레이브 외부 스토리지 인터페이스 제어 블록; 52-제2 소프트 프로세서; 53-비휘발성 스토리지 제어 블록; 54-로딩 모듈; 6-비휘발성 스토리지 모듈; 7-출력 인터페이스; 71-제1 출력 인터페이스; 72-제2 출력 인터페이스; 73-제3 출력 인터페이스; 74-제4 출력 인터페이스.

Claims (10)

  1. 소프트 프로세서 기반의 이미지 신호 소스에 있어서,
    출력 인터페이스(7), 제1 소프트 프로세서(31), 프로토콜 스택(32) 및 마스터 제어 블록(33)을 포함하고; 상기 제1 소프트 프로세서(31), 상기 프로토콜 스택(32) 및 상기 마스터 제어 블록(33)은 프로그램 가능 논리 장치(3)에 배치되고;
    상기 프로그램 가능 논리 장치(3)는 상위 컴퓨터의 구성 정보에 따라 이미지 파일을 이미지 신호로 변환하여 상기 이미지 신호를 출력하도록 구성되고;
    상기 프로토콜 스택(32)은 상기 상위 컴퓨터에 의해 전송된 구성 정보 및 이미지 파일을 수신하도록 구성되고;
    상기 제1 소프트 프로세서(31)는 상기 구성 정보에 따라 상기 마스터 제어 블록(33)을 구성하도록 구성되고;
    상기 마스터 제어 블록(33)은 상기 제1 소프트 프로세서(31)의 구성 명령에 따라 상기 이미지 파일을 처리하고 상기 출력 인터페이스(7)로 상기 이미지 신호를 출력하도록 구성된 것을 특징으로 하는 소프트 프로세서 기반의 이미지 신호 소스.
  2. 제1항에 있어서,
    상기 이미지 신호 소스는 이더넷 트랜시버 모듈(2) 및 외부 데이터 스토리지 모듈(4)을 더 포함하고, 상기 이더넷 트랜시버 모듈은 상기 프로그램 가능 논리 장치(3)를 상기 상위 컴퓨터와 통신하게 하도록 구성되고, 상기 외부 데이터 스토리지 모듈(4)은 상기 구성 정보 및 상기 이미지 파일을 저장하도록 구성된 것을 특징으로 하는 소프트 프로세서 기반의 이미지 신호 소스.
  3. 제2항에 있어서,
    상기 외부 데이터 스토리지 모듈(4)은 임베디드 스토리지 모듈(41) 및 DDR 캐시 모듈(42)을 포함하고; 상기 프로그램 가능 논리 장치(3)는 임베디드 스토리지 제어 블록(34), DDR 캐시 제어 블록 (35) 및 이미지 출력 제어 블록(36)을 더 포함하고;
    상기 임베디드 스토리지 모듈(41)은 상기 구성 정보 및 상기 이미지 파일을 저장하도록 구성되고;
    상기 DDR 캐시 모듈(42)은 상기 구성 정보 및 상기 이미지 파일을 임시 저장하도록 구성되고;
    상기 임베디디 스토리지 제어 블록(34)은 상기 임베디드 스토리지 모듈(41)을 독출 및 기록하도록 구성되고;
    상기 DDR 캐시 제어 블록(35)은 상기 DDR 캐시 모듈(42)을 독출 및 기록하도록 구성되고;
    상기 이미지 출력 제어 블록(36)은 상기 제1 소프트 프로세서(31)의 구성 명령에 따라 상기 출력 인터페이스(7)의 인터페이스 타입에 관한 구성을 완료하도록 구성되는 것을 특징으로 하는 소프트 프로세서 기반의 이미지 신호 소스.
  4. 제1항에 있어서,
    상기 이미지 신호 소스는 복합 프로그램 가능 논리 모듈(5) 및 비휘발성 스토리지 모듈(6)을 더 포함하고; 상기 프로토콜 스택(32)은 상기 상위 컴퓨터에 의해 전송되는 프로그램 파일과 프로그램 구성 또는 업그레이드 명령을 더 수신하도록 구성되고; 상기 복합 프로그램 가능 논리 모듈(5)은 상기 프로그램 가능 논리 장치(3)의 프로그램 구성 또는 업그레이드를 실행하도록 구성되고; 상기 비휘발성 스토리지 모듈(6)은 상기 프로그램 가능 논리 장치(3)의 프로그램 구성 또는 업그레이드를 실행하는 프로그램 파일을 저장하도록 구성된 것을 특징으로 하는 소프트 프로세서 기반의 이미지 신호 소스.
  5. 제4항에 있어서,
    상기 프로그램 가능 논리 장치(3)는 마스터 외부 스토리지 인터페이스 제어 블록(37) 및 구성 모듈(38)을 더 포함하고: 상기 마스터 외부 스토리지 인터페이스 제어 블록(37)은 상기 마스터 제어 블록(33)과 데이터 상호작용을 수행하고 외부 버스를 제어하여 상기 복합 프로그램 가능 논리 모듈(5)과 데이터를 전송하도록 구성되고; 상기 구성 모듈(38)은 상기 복합 프로그램 가능 논리 모듈(5)에 의해 전송된 프로그램 파일에 따라 상기 프로그램 가능 논리 장치(3)의 프로그램 구성 또는 업그레이드를 수행하도록 구성된 것을 특징으로 하는 소프트 프로세서 기반의 이미지 신호 소스.
  6. 제5항에 있어서,
    상기 복합 프로그램 가능 논리 모듈(5)은 슬레이브 외부 스토리지 인터페이스 제어 블록(51), 제2 소프트 프로세서(52), 비휘발성 스토리지 제어 블록(53) 및 로딩 모듈(54)을 포함하고; 상기 슬레이브 외부 스토리지 인터페이스 제어 블록(51)은 상기 프로그램 파일과 상기 프로그램 구성 또는 업그레이드 명령을 수신하도록 구성되고; 상기 제2 소프트 프로세서(52)는 상기 프로그램 구성 또는 업그레이드 명령에 따라 상기 슬레이브 외부 스토리지 인터페이스 제어 블록(51) 및 상기 비휘발성 스토리지 제어 블록(53)의 작업 흐름들을 제어하도록 구성되고; 상기 비휘발성 스토리지 제어 블록(53)은 상기 프로그램 파일을 상기 비휘발성 스토리지 모듈(6)에 저장하고, 상기 비휘발성 스토리지 모듈(6)에서 상기 프로그램 파일을 독출하고 상기 프로그램 파일을 상기 로딩 모듈(54)로 전송하도록 구성되고; 상기 로딩 모듈(54)은 상기 비휘발성 스토리지 제어 블록(53)으로부터 상기 프로그램 파일을 수신하고 상기 프로그램 파일을 외부 버스를 통해 상기 프로그램 가능 논리 장치(3)로 전송하도록 구성된 것을 특징으로 하는 소프트 프로세서 기반의 이미지 신호 소스.
  7. (1) 프로토콜 스택(32)이 상위 컴퓨터(1)에 의해 전송된 구성 정보 및 이미지 파일을 수신하는 단계;
    (2) 제1 소프트 프로세서(31)가 상기 구성 정보에 따라 마스터 제어 블록 (33)을 구성하는 단계;
    (3) 상기 마스터 제어 블록(33)이 상기 제1 소프트 프로세서(31)의 구성 명령에 따라 상기 이미지 파일을 처리하여 이미지 신호를 생성하는 단계를 포함하는 소프트 프로세서 기반의 이미지 신호 처리 방법.
  8. 제7항에 있어서,
    상기 제1 소프트 프로세서(31)의 구성 명령에 따라 출력 인터페이스(7)의 인터페이스 타입에 관한 구성을 완료하는 단계를 더 포함하는 것을 특징으로 하는 소프트 프로세서 기반의 이미지 신호 처리 방법.
  9. 제7항에 있어서,
    (s1) 상기 프로토콜 스택(32)이 상기 상위 컴퓨터(1)에 의해 전송된 프로그램 구성 또는 업그레이드 명령을 수신하는 단계;
    (s2) 상기 제1 소프트 프로세서(31)가 상기 프로그램 구성 또는 업그레이드 명령에 따라 복합 프로그램 가능 논리 모듈(5)로 제어 명령을 전송하는 단계;
    (s3) 상기 프로토콜 스택(32)이 상기 상위 컴퓨터(1)에 의해 전송된 프로그램 파일을 수신하고 상기 프로그램 파일이 캐시에 저장되는 단계;
    (s4) 상기 복합 프로그램 가능 논리 모듈(5)이 캐시에 저장된 상기 프로그램 파일을 상기 제어 명령에 따라 독출하여 상기 프로그램 가능 논리 장치(3)의 프로그램 구성 또는 업그레이드를 완료하는 단계를 포함하는 프로그램 구성 또는 업그레이드 방법을 더 포함하는 것을 특징으로 하는 소프트 프로세서 기반의 이미지 신호 처리 방법.
  10. 제9항에 있어서,
    상기 (s4) 단계는,
    (s4.1) 슬레이브 외부 스토리지 인터페이스 제어 블록(51)이 제2 소프트 프로세서(52)에 의해 제어되어 상기 제어 명령에 따라 프로그램 파일을 수신하고, 상기 프로그램 파일이 비휘발성 스토리지 제어 블록(53)을 통해 비휘발성 스토리지 모듈(6)에 저장되는 단계;
    (s4.2) 이미지 신호가 파워 온 된 후, 상기 복합 프로그램 가능 논리 모듈(5)이 우선적으로 자체 시작되고, 상기 비휘발성 스토리지 제어 블록(53)이 제2 소프트 프로세서(52)에 의해 제어되어 상기 비휘발성 스토리지 모듈(6)에서 상기 프로그램 파일을 독출하고 상기 프로그램 파일이 로딩 모듈(54)로 전송되는 단계;
    (s4.3) 상기 프로그램 파일이 상기 로딩 모듈(54)에 의해 외부 버스를 거쳐 상기 프로그램 가능 논리 장치의 구성 모듈(38)로 전송되고, 상기 구성 모듈(38)이 상기 프로그램 파일을 수신한 후, 상기 프로그램 가능 논리 장치(3)에서 프로그램 구성이 수행되어 상기 프로그램 구성 및 업그레이드를 완료하는 단계를 포함하는 것을 특징으로 하는 소프트 프로세서 기반의 이미지 신호 처리 방법.
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