CN108228127B - 用于产生spi接口图形信号的装置及图形信号发生器 - Google Patents

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Abstract

本发明公开了一种用于产生SPI接口图形信号的装置，包括用于产生多路图形信号的可编程逻辑器件，该可编程逻辑器件上具有与该多路图形信号一一对应的多个图形信号输出端子；在该可编程逻辑器件中设置有数据分发器，以及与该多个图形信号输出端子一一对应通讯连接的多个SPI控制器；该数据分发器用于将图像数据并行分发到该多个SPI控制器中；每个该SPI控制器用于将接收到的图像分发数据转换成SPI协议格式。本发明基于可编程逻辑器件的硬件逻辑实现多路图形信号输出通道的独立控制及并行打图，能极大的减少CPU的数据处理量及提升CPU的处理性能及效率，实现SPI接口显示模组的高速并行打图，进而满足SPI接口显示模组的研发、生产及检测效率。

Description

用于产生SPI接口图形信号的装置及图形信号发生器
技术领域
本发明涉及图像信号生成技术领域，具体涉及一种用于产生SPI接口图形信号的装置及图形信号发生器。
背景技术
随着智能手表、智能手环的发展和普及，基于SPI接口的小尺寸显示模组的需求激增，从而对支持SPI接口的图形信号发生器提出了新的需求。
目前，各大显示模组厂商所采用的支持SPI接口的图形信号发生器均是采用嵌入式CPU来实现的，由于CPU的局限性，无法实现多路信号输出通道并行高速打图，影响gamma调节的速度和时间，严重影响显示模组产线的研发、生产及检测效率。
发明内容
针对上述现有技术的不足，本发明公开一种用于产生SPI接口图形信号的装置及图形信号发生器，基于可编程逻辑器件的硬件逻辑实现多路图形信号输出通道的独立控制及并行打图，能极大的减少CPU的数据处理量及提升CPU的处理性能及效率，实现SPI接口显示模组的高速并行打图，进而满足SPI接口显示模组的研发、生产及检测效率。
为实现上述技术问题，本发明提供一种用于产生SPI接口图形信号的装置，包括用于产生多路图形信号的可编程逻辑器件，该可编程逻辑器件上具有与该多路图形信号一一对应的多个图形信号输出端子；在该可编程逻辑器件中设置有数据分发器，以及与该多个图形信号输出端子一一对应通讯连接的多个SPI控制器；其中，
该数据分发器用于将图像数据并行分发到该多个SPI控制器中；
每个该SPI控制器用于将接收到的图像分发数据转换成SPI协议格式。
优选地，上述技术方案中该可编程逻辑器件中还设置有CPU处理器；
该数据分发器中设置有与该多个SPI控制器一一对应通讯连接的多个信道；
该CPU处理器用于对该多个信道的使能状态，以及对该多个SPI控制器的工作参数进行配置。
优选地，上述技术方案中该CPU处理器通过Avalon总线或AXI总线对该SPI协议格式的工作参数进行配置。
优选地，上述技术方案还包括与该可编程逻辑器件电连接的DDR存储器，该DDR存储器用于加载图像文件；该可编程逻辑器件中还设置有DDR读写控制器；该CPU处理器还用于控制该DDR读写控制器从该DDR存储器中读取该图像数据。
优选地，上述技术方案中该可编程逻辑器件中还设置有时序配置模块；该DDR存储器还用于加载时序配置文件；该时序配置模块根据该时序配置文件生成时序控制信号；该DDR读写控制器根据该时序控制信号读取该图像数据。
优选地，上述技术方案还包括与该可编程逻辑器件电连接的非易失性存储器，该非易失性存储器用于存储该图像文件和该时序配置文件。
优选地，上述技术方案中该DDR存储器还用于加载初始化配置文件；该CPU处理器还用于解析该初始化配置文件，并将解析后的初始化数据通过数据分发器并行分发至该多个SPI控制器中。
优选地，上述技术方案还包括与该CPU处理器进行相互通讯的上位机，该上位机用于向该CPU处理器下发该多个信道的使能状态配置信息，以及该多个SPI控制器的工作参数配置信息。
优选地，上述技术方案中该多个SPI控制器的工作参数包括SPI总线的工作模式、bit数、工作频率。
另外，本发明提供一种图形信号发生器，该图形信号发生器包括上述技术方案所述的用于产生SPI接口图形信号的装置。
本发明具有以下优点：
1)本发明采用可编程逻辑器件的硬件逻辑——数据分发器(Data Dispenser模块)并行打图，打图速度快；
2)本发明基于可编程逻辑器件的硬件逻辑——SPI控制器(SPI Controller)实现每路信号输出通道的独立读写，可以大大提高模组的调测效率；
3)本发明基于可编程逻辑器件的硬件逻辑——DDR读写控制器(DDR Read WriteController)读图，不需要CPU的干预，降低了CPU的负担，提高了CPU的吞吐率；
4)本发明基于FPGA等可编程逻辑器件实现，可根据需求动态增加信号输出通道，而不受限于通用CPU固定接口个数的限制；
5)本发明采用可编程逻辑器件的硬件逻辑——数据分发器进行数据的分发和读取，增加信号输出通道不会增加负担，响应速度快，效率高。
附图说明
图1本发明一实施例的系统结构示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。
本实施例公开的一种用于产生SPI接口图形信号的装置，用于对支持SPI接口的小尺寸显示模组进行点屏测试。如图1所示，本实施例装置包括PC、Flash存储器、DDR4存储器，以及内置有CPU处理器的FPGA芯片。其中，FPGA芯片上具有与多路信号输出通道一一对应的多个图形信号输出端子，FPGA芯片中还例化有DDR读写控制器(DDR Read WriteController)、时序控制器(Timing Generator)、数据分发器(Data Dispenser)，以及与该多个图形信号输出端子一一对应通讯连接的多个SPI控制器；数据分发器中例化有与该多个SPI控制器一一对应通讯连接的多个信道。
上述实施例中，PC通过以太网接口(或者USB、串口等通信接口)与CPU处理器进行通信。PC将图像文件、初始化配置文件、时序配置文件下发给CPU处理器，随后，CPU处理器将接收到的文件加载到DDR4存储器中。需要说明的是，为了支持显示模组的老化测试需求，CPU处理器也可以将接收到的文件存储在Flash存储器中(Flash存储器还可以替换成eMMC、SD卡、硬盘等非易失性存储器)，在进行老化测试时，DDR4存储器再从Flash存储器加载图像文件、初始化配置文件、时序配置文件。
上述实施例中，在进行点屏测试时，PC将模组的接口参数、工作模式及信道配置信息等数据发给CPU处理器，CPU处理器对接收到的数据进行解析后，根据接口参数、工作模式的解析数据对各个SPI控制器进行配置，并根据信道配置信息的解析数据对数据分发器的信道进行配置，使得数据分发器只操作已经打开的信道(经过配置的信道)。通道设置完成后，CPU处理器控制DDR读写控制器读取DDR4存储器中的初始化配置文件，对初始化配置文件进行解析，并将解析后的初始化数据通过数据分发器并行分发至该多个SPI控制器中，完成初始化数据的发送和显示模组的初始化动作。显示模组初始化完成后，CPU处理器会控制DDR读写控制器从DDR4存储器中读取时序配置文件，时序控制器会根据时序配置文件的配置产生图形信号生成所需的行、场信号时序，同时，DDR读写控制器在行、场信号时序的控制下，将图像数据从DDR4存储器中读出，生成与行、场信号时序对应的图像信号流，并送入到数据分发器中，然后数据分发器将接收到的图像信号流通过已经打开的信道并行分发到对应的SPI控制器中，完成SPI接口图形信号的发送和显示模组的点屏测试动作。
上述实施例中，DDR读写控制器是一个逻辑实现的多端口DMA控制器，它能根据读写长度动态调整读写DDR的突发长度，以达到最大的DDR带宽。在CPU处理器的控制下，DDR读写控制器可以将以太网或者USB发来的数据直接写入DDR存储器，也可以将数据从DDR读出后送给CPU处理器或者数据分发器。
上述实施例中，CPU为FPGA芯片的内嵌处理器(包括ARM、NiosII或MicroBlaze),它的主要作用如下：
1)与PC通信：实现图像文件、初始化配置文件、时序配置文件等数据的下载及控制命令的收发。
2)控制DDR读写控制器：CPU处理器可以控制DDR读写控制器将PC下发的图像文件、初始化配置文件、时序配置文件等数据写入DDR读写控制器后直接加载到DDR4存储器中，或者存储到Flash存储器中。此外，CPU处理器也可以通过DDR读写控制器读取DDR4存储器中的初始化配置文件、时序配置文件等数据。
3)配置SPI控制器：在对显示模组进行读写操作之前，CPU处理器会通过Avalon总线或AXI总线对SPI控制器的工作频率、工作模式、bit数等工作参数进行配置。
4)配置数据分发器：在对显示模组进行读写操作之前，CPU处理器需要配置数据分发器操作的信道。当需要写的时候，同时还要配置发送数据源；当需要读的时候，CPU需要配置读数据的长度，然后从对应的信道进行并行的读取，并存储在数据分发器的内存中，以备CPU处理器读取。
5)发送显示模组的初始化数据：对初始化配置文件进行解析，并将解析后的初始化数据通过数据分发器并行分发到显示模组中。
6)点屏切图：显示模组初始化完成后，CPU处理器可以根据每幅图的大小及存储地址，控制DDR读写控制器从DDR4存储器中读图，实现显示模组的点图及切图。
上述实施例中，工作模式包含四种：sclk空闲时低电平,sclk上升沿采样；sclk空闲时低电平,sclk下降沿采样；sclk空闲时高电平,sclk上升沿采样；sclk空闲时高电平,sclk下降沿采样。bit数代表每次发送数据的bit数，如1-1024bit。工作频率表示SCLK的时钟频率。
上述实施例中，数据分发器主要用于实现高速并行读写操作。发送数据时，CPU处理器还需设置发送数据的来源(如发送初始化数据或图像数据，以及其存储的位置)。读取数据时(如读取模组的寄存器)，数据分发器通过已打开的信道进行并行读取。
需要说明的是，上述实施例所述的用于产生SPI接口图形信号的装置还可以集成于提供LVDS图形信号、MIPI图形信号、VBYONE图形信号等支持其他信号接口格式的图形信号发生器中。
本领域的技术人员容易理解，本说明书未作详细描述的内容属于本领域专业技术人员公知的现有技术，以上仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种用于产生SPI接口图形信号的装置，包括用于产生多路图形信号的可编程逻辑器件，该可编程逻辑器件上具有与该多路图形信号一一对应的多个图形信号输出端子；其特征在于，在该可编程逻辑器件中设置有数据分发器，以及与该多个图形信号输出端子一一对应通讯连接的多个SPI控制器；其中，
该数据分发器用于将图像数据并行分发到该多个SPI控制器中；
每个该SPI控制器用于将接收到的图像分发数据转换成SPI协议格式。
2.根据权利要求1所述的用于产生SPI接口图形信号的装置，其特征在于，该可编程逻辑器件中还设置有CPU处理器；
该数据分发器中设置有与该多个SPI控制器一一对应通讯连接的多个信道；
该CPU处理器用于对该多个信道的使能状态，以及该多个SPI控制器的工作参数进行配置。
3.根据权利要求2所述的用于产生SPI接口图形信号的装置，其特征在于，该CPU处理器通过Avalon总线或AXI总线对该SPI协议格式的工作参数进行配置。
4.根据权利要求2所述的用于产生SPI接口图形信号的装置，其特征在于，还包括与该可编程逻辑器件电连接的DDR存储器，该DDR存储器用于加载图像文件；该可编程逻辑器件中还设置有DDR读写控制器；该CPU处理器还用于控制该DDR读写控制器从该DDR存储器中读取该图像数据。
5.根据权利要求4所述的用于产生SPI接口图形信号的装置，其特征在于，该可编程逻辑器件中还设置有时序配置模块；该DDR存储器还用于加载时序配置文件；该时序配置模块根据该时序配置文件生成时序控制信号；该DDR读写控制器根据该时序控制信号读取该图像数据。
6.根据权利要求5所述的用于产生SPI接口图形信号的装置，其特征在于，还包括与该可编程逻辑器件电连接的非易失性存储器，该非易失性存储器用于存储该图像文件和该时序配置文件。
7.根据权利要求4所述的用于产生SPI接口图形信号的装置，其特征在于，该DDR存储器还用于加载初始化配置文件；该CPU处理器还用于解析该初始化配置文件，并将解析后的初始化数据通过数据分发器并行分发至该多个SPI控制器中。
8.根据权利要求2所述的用于产生SPI接口图形信号的装置，其特征在于，还包括与该CPU处理器进行相互通讯的上位机，该上位机用于向该CPU处理器下发该多个信道的使能状态配置信息，以及该多个SPI控制器的工作参数配置信息。
9.根据权利要求2所述的用于产生SPI接口图形信号的装置，其特征在于，该多个SPI控制器的工作参数包括SPI总线的工作模式、bit数、工作频率。
10.一种图形信号发生器，其特征在于，该图形信号发生器包括如权利要求1-9任一项所述的用于产生SPI接口图形信号的装置。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109360142B (zh) * 2018-09-14 2022-12-23 武汉精立电子技术有限公司 一种基于zynq的多通道图形输出控制方法
CN109669729B (zh) * 2018-12-26 2022-11-01 杭州迪普科技股份有限公司 一种处理器的启动引导方法
CN109819191B (zh) * 2019-01-17 2021-05-04 武汉精立电子技术有限公司 一种mipi c-phy信号发生器及其信号发生方法
CN114286037B (zh) * 2022-03-04 2022-06-07 武汉精立电子技术有限公司 一种视频图像信号发生器及老化测试装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7495970B1 (en) * 2006-06-02 2009-02-24 Lattice Semiconductor Corporation Flexible memory architectures for programmable logic devices
CN102098441A (zh) * 2010-12-16 2011-06-15 深圳市经纬科技有限公司 基于spi接口的图像数据传输方法及照相设备
CN103647913A (zh) * 2013-12-24 2014-03-19 中国科学院半导体研究所 基于fpga的多通道高速图像数据采集和存储系统
CN104935786A (zh) * 2015-05-28 2015-09-23 武汉精测电子技术股份有限公司 一种基于软处理器的图像信号源及其处理图像信号的方法
CN106021105A (zh) * 2016-05-19 2016-10-12 武汉精测电子技术股份有限公司 一种显示模组调节方法及装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100618816B1 (ko) * 2003-12-10 2006-08-31 삼성전자주식회사 서브 메모리를 구비한 이동 통신 단말기의 디스플레이 장치
TWI406135B (zh) * 2010-03-09 2013-08-21 Nuvoton Technology Corp 資料傳輸系統與可編程序列周邊介面控制器

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7495970B1 (en) * 2006-06-02 2009-02-24 Lattice Semiconductor Corporation Flexible memory architectures for programmable logic devices
CN102098441A (zh) * 2010-12-16 2011-06-15 深圳市经纬科技有限公司 基于spi接口的图像数据传输方法及照相设备
CN103647913A (zh) * 2013-12-24 2014-03-19 中国科学院半导体研究所 基于fpga的多通道高速图像数据采集和存储系统
CN104935786A (zh) * 2015-05-28 2015-09-23 武汉精测电子技术股份有限公司 一种基于软处理器的图像信号源及其处理图像信号的方法
CN106021105A (zh) * 2016-05-19 2016-10-12 武汉精测电子技术股份有限公司 一种显示模组调节方法及装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
基于FPGA的双DM642并行通信系统的研究;杨皓宇等;《制造业自动化》;20130225(第04期);全文 *

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