KR20180006542A - 표시 패널의 구동 방법 및 이를 수행하기 위한 표시 장치 - Google Patents

표시 패널의 구동 방법 및 이를 수행하기 위한 표시 장치 Download PDF

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Abstract

표시 장치는 표시 패널, 게이트 구동부 및 데이터 구동부를 포함한다. 상기 표시 패널은 복수의 게이트 라인들, 복수의 데이터 라인들 및 상기 게이트 라인들 및 상기 데이터 라인들과 연결되는 복수의 픽셀들을 포함한다. 상기 게이트 구동부는 상기 게이트 라인들에 게이트 신호들을 출력하고, 제P 프레임에 적어도 하나 이상의 게이트 신호를 비활성화한다. 상기 데이터 구동부는 상기 데이터 라인들에 데이터 전압들을 출력한다. P는 자연수이다.

Description

표시 패널의 구동 방법 및 이를 수행하기 위한 표시 장치{METHOD OF DRIVING DISPLAY PANEL AND DISPLAY APPARATUS FOR PERFORMING THE SAME}
본 발명은 표시 패널의 구동 방법 및 이를 수행하기 위한 표시 장치에 관한 것으로, 보다 상세하게는 서브 픽셀에 인가되는 데이터 전압의 충전율을 향상시켜 표시 품질을 향상시킬 수 있는 표시 패널의 구동 방법 및 이를 수행하기 위한 표시 장치에 관한 것이다.
일반적으로, 표시 장치는 표시 패널 및 표시 패널 구동부를 포함한다. 상기 표시 패널은 복수의 게이트 라인들, 복수의 데이터 라인들 및 복수의 서브 픽셀들을 포함한다. 상기 표시 패널 구동부는 상기 복수의 게이트 라인들에 게이트 신호를 제공하는 게이트 구동부 및 상기 데이터 라인들에 데이터 전압을 제공하는 데이터 구동부를 포함한다.
상기 표시 패널이 대형화되고, 상기 표시 패널의 구동 주파수가 증가함에 따라, 서브 픽셀에 데이터 전압을 충전하기 위한 충전 시간이 부족하게 되는 문제점이 있다.
이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 서브 픽셀에 인가되는 데이터 전압의 충전율을 향상시킬 수 있는 표시 패널의 구동 방법을 제공하는 것이다.
본 발명의 다른 목적은 상기 표시 패널의 구동 방법을 수행하는 표시 장치를 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 표시 패널, 게이트 구동부 및 데이터 구동부를 포함한다. 상기 표시 패널은 복수의 게이트 라인들, 복수의 데이터 라인들 및 상기 게이트 라인들 및 상기 데이터 라인들과 연결되는 복수의 픽셀들을 포함한다. 상기 게이트 구동부는 상기 게이트 라인들에 게이트 신호들을 출력하고, 제P 프레임에 적어도 하나 이상의 게이트 신호를 비활성화한다. 상기 데이터 구동부는 상기 데이터 라인들에 데이터 전압들을 출력한다. P는 자연수이다.
본 발명의 일 실시예에 있어서, 상기 제P 프레임에 상기 게이트 신호가 비활성화된 게이트 라인에 연결되는 서브 픽셀 행의 각 서브 픽셀에, 제P-1 프레임에 타겟 계조보다 큰 오버 드라이빙 계조를 갖는 데이터 전압을 인가할 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 구동부는 복수의 스테이지들을 포함할 수 있다. 상기 스테이지들은 적어도 하나 이상의 클럭 배선과 연결될 수 있다. 상기 게이트 신호가 비활성화된 게이트 라인과 연결되는 상기 스테이지에 입력되는 클럭 신호는 비활성화될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제P 프레임에 비활성화된 게이트 신호는 제P+K 프레임에 활성화될 수 있다. 상기 제P+K 프레임에는 상기 제P 프레임에 활성화된 게이트 신호 중 적어도 하나가 비활성화될 수 있다. K는 자연수이다.
본 발명의 일 실시예에 있어서, 상기 제P 프레임에 상기 게이트 신호가 비활성화된 게이트 라인의 개수는 상기 표시 패널의 전체 게이트 라인의 개수의 절반보다 작을 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 구동부는 상기 제P 프레임에 제1 그룹의 게이트 라인에 인가되는 게이트 신호를 비활성화하고, 제P+1 프레임에 제2 그룹의 게이트 라인에 인가되는 게이트 신호를 비활성화하며, 제P+2 프레임에 제3 그룹의 게이트 라인에 인가되는 게이트 신호를 비활성화할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제P 프레임에 상기 제1 그룹의 게이트 라인에 인가되는 게이트 신호를 생성하는 제1 클럭 신호를 비활성화하고, 상기 제P+1 프레임에 상기 제2 그룹의 게이트 라인에 인가되는 게이트 신호를 생성하는 제2 클럭 신호를 비활성화하며, 상기 제P+2 프레임에 상기 제3 그룹의 게이트 라인에 인가되는 게이트 신호를 생성하는 제3 클럭 신호를 비활성화하는 타이밍 컨트롤러를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 패널에서 행 방향을 따라 제1 색을 갖는 서브 픽셀, 제2 색을 갖는 서브 픽셀 및 제3 색을 갖는 서브 픽셀이 교번적으로 배치되고, 열 방향을 따라 동일한 색의 서브 픽셀들이 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 그룹의 게이트 라인은 3M-2의 서브 픽셀 행에 연결될 수 있다. 상기 제2 그룹의 게이트 라인은 3M-1의 서브 픽셀 행에 연결될 수 있다. 상기 제3 그룹의 게이트 라인은 3M의 서브 픽셀 행에 연결될 수 있다. M은 자연수이다.
본 발명의 일 실시예에 있어서, 상기 게이트 구동부는 제P+3 프레임에 제4 그룹의 게이트 라인에 인가되는 게이트 신호를 비활성화할 수 있다. 상기 제1 그룹의 게이트 라인은 4M-3의 서브 픽셀 행에 연결될 수 있다. 상기 제2 그룹의 게이트 라인은 4M-2의 서브 픽셀 행에 연결될 수 있다. 상기 제3 그룹의 게이트 라인은 4M-1의 서브 픽셀 행에 연결될 수 있다. 상기 제4 그룹의 게이트 라인은 4M의 서브 픽셀 행에 연결될 수 있다. M은 자연수이다.
본 발명의 일 실시예에 있어서, 상기 표시 패널에서 행 방향을 따라 동일한 색의 서브 픽셀들이 배치되고, 열 방향을 따라 제1 색을 갖는 서브 픽셀, 제2 색을 갖는 서브 픽셀 및 제3 색을 갖는 서브 픽셀이 교번적으로 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 구동부는 제P+3 프레임에 제4 그룹의 게이트 라인에 인가되는 게이트 신호를 비활성화하고, 제P+4 프레임에 제5 그룹의 게이트 라인에 인가되는 게이트 신호를 비활성화하며, 제P+5 프레임에 제6 그룹의 게이트 라인에 인가되는 게이트 신호를 비활성화할 수 있다. 상기 제1 그룹의 게이트 라인은 6M-5의 서브 픽셀 행에 연결될 수 있다. 상기 제2 그룹의 게이트 라인은 6M-4의 서브 픽셀 행에 연결될 수 있다. 상기 제3 그룹의 게이트 라인은 6M-3의 서브 픽셀 행에 연결될 수 있다. 상기 제4 그룹의 게이트 라인은 6M-2의 서브 픽셀 행에 연결될 수 있다. 상기 제5 그룹의 게이트 라인은 6M-1의 서브 픽셀 행에 연결될 수 있다. 상기 제6 그룹의 게이트 라인은 6M의 서브 픽셀 행에 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 그룹의 게이트 라인은 6M-5의 서브 픽셀 행에 연결되는 게이트 라인 및 6M-4 서브 픽셀 행에 연결되는 게이트 라인을 포함할 수 있다. 상기 제2 그룹의 게이트 라인은 6M-3의 서브 픽셀 행에 연결되는 게이트 라인 및 6M-2 서브 픽셀 행에 연결되는 게이트 라인을 포함할 수 있다. 상기 제3 그룹의 게이트 라인은 6M-1의 서브 픽셀 행에 연결되는 게이트 라인 및 6M 서브 픽셀 행에 연결되는 게이트 라인을 포함할 수 있다. M은 자연수이다.
본 발명의 일 실시예에 있어서, 상기 데이터 구동부는 제P-1 프레임에 상기 제1 그룹의 게이트 라인에 연결되는 서브 픽셀 행의 각 서브 픽셀에 타겟 계조보다 큰 오버 드라이빙 계조를 갖는 데이터 전압을 인가하고, 상기 제P 프레임에 상기 제2 그룹의 게이트 라인에 연결되는 서브 픽셀 행의 각 서브 픽셀에 타겟 계조보다 큰 오버 드라이빙 계조를 갖는 데이터 전압을 인가하며, 상기 제P+1 프레임에 상기 제3 그룹의 게이트 라인에 연결되는 서브 픽셀 행의 각 서브 픽셀에 타겟 계조보다 큰 오버 드라이빙 계조를 갖는 데이터 전압을 인가할 수 있다.
상기한 본 발명의 다른 목적을 실현하기 위한 일 실시예에 따른 표시 패널의 구동 방법은 제P 프레임에 적어도 하나 이상의 게이트 신호를 비활성화하는 단계, 게이트 라인들에 활성화된 게이트 신호들을 인가하는 단계, 데이터 라인들에 데이터 전압들을 인가하는 단계 및 상기 게이트 신호들 및 상기 데이터 전압들을 기초로 영상을 표시하는 단계를 포함한다. P는 자연수이다.
본 발명의 일 실시예에 있어서, 상기 데이터 전압들을 인가하는 단계는, 상기 제P 프레임에 상기 게이트 신호가 비활성화된 게이트 라인에 연결되는 서브 픽셀 행의 각 서브 픽셀에, 제P-1 프레임에 타겟 계조보다 큰 오버 드라이빙 계조를 갖는 데이터 전압을 인가할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 패널의 구동 방법은 상기 게이트 신호가 비활성화된 게이트 라인과 연결되는 스테이지에 입력되는 클럭 신호를 비활성화하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제P 프레임에 비활성화된 게이트 신호를 제P+K 프레임에 활성화될 수 있다. 상기 제P+K 프레임에는 상기 제P 프레임에 활성화된 게이트 신호 중 적어도 하나가 비활성화될 수 있다. K는 자연수이다.
본 발명의 일 실시예에 있어서, 상기 제P 프레임에 상기 게이트 신호가 비활성화된 게이트 라인의 개수는 상기 표시 패널의 전체 게이트 라인의 개수의 절반보다 작을 수 있다.
본 발명의 일 실시예에 있어서, 상기 제P 프레임에 제1 그룹의 게이트 라인에 인가되는 게이트 신호가 비활성화될 수 있다. 상기 표시 패널의 구동 방법은 제P+1 프레임에 제2 그룹의 게이트 라인에 인가되는 게이트 신호를 비활성화하는 단계 및 제P+2 프레임에 제3 그룹의 게이트 라인에 인가되는 게이트 신호를 비활성화하는 단계를 더 포함할 수 있다.
이와 같은 표시 패널의 구동 방법 및 이를 수행하는 표시 장치에 따르면, 프레임 단위로 일부 게이트 라인에 인가되는 게이트 신호를 비활성화하여 1 수평 주기 동안 게이트 충전 시간을 증가시킬 수 있다. 이에 따라, 서브 픽셀에 인가되는 데이터 전압의 충전율을 향상시켜 표시 품질을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 표시 패널을 나타내는 개념도이다.
도 3a는 제P 프레임에 도 1의 표시 패널이 구동되는 방법을 나타내는 개념도이다.
도 3b는 제P+1 프레임에 도 1의 표시 패널이 구동되는 방법을 나타내는 개념도이다.
도 3c는 제P+2 프레임에 도 1의 표시 패널이 구동되는 방법을 나타내는 개념도이다.
도 3d는 제P+3 프레임에 도 1의 표시 패널이 구동되는 방법을 나타내는 개념도이다.
도 4는 도 1의 게이트 구동부를 나타내는 개념도이다.
도 5a는 제P 프레임에서 도 3의 게이트 구동부의 동작을 나타내는 개념도이다.
도 5b는 제P+1 프레임에서 도 3의 게이트 구동부의 동작을 나타내는 개념도이다.
도 5c는 제P+2 프레임에서 도 3의 게이트 구동부의 동작을 나타내는 개념도이다.
도 5d는 제P+3 프레임에서 도 3의 게이트 구동부의 동작을 나타내는 개념도이다.
도 6은 도 4의 게이트 구동부의 제N 스테이지를 나타내는 회로도이다.
도 7은 도 1의 게이트 구동부가 일반 구동을 할 때, 도 1의 게이트 구동부에 인가되는 클럭 신호들을 나타내는 타이밍도이다.
도 8a는 도 1의 게이트 구동부가 3 라인 스킵 구동을 할 때, 제P 프레임에 게이트 구동부에 인가되는 클럭 신호들을 나타내는 타이밍도이다.
도 8b는 도 1의 게이트 구동부가 3 라인 스킵 구동을 할 때, 제P+1 프레임에 게이트 구동부에 인가되는 클럭 신호들을 나타내는 타이밍도이다.
도 8c는 도 1의 게이트 구동부가 3 라인 스킵 구동을 할 때, 제P+2 프레임에 게이트 구동부에 인가되는 클럭 신호들을 나타내는 타이밍도이다.
도 8d는 도 1의 게이트 구동부가 3 라인 스킵 구동을 할 때, 제P+3 프레임에 게이트 구동부에 인가되는 클럭 신호들을 나타내는 타이밍도이다.
도 9는 도 1의 타이밍 컨트롤러를 나타내는 블록도이다.
도 10a는 제P 프레임에 본 발명의 일 실시예에 따른 표시 패널이 구동되는 방법을 나타내는 개념도이다.
도 10b는 제P+1 프레임에 도 10a의 표시 패널이 구동되는 방법을 나타내는 개념도이다.
도 10c는 제P+2 프레임에 도 10a의 표시 패널이 구동되는 방법을 나타내는 개념도이다.
도 10d는 제P+3 프레임에 도 10a의 표시 패널이 구동되는 방법을 나타내는 개념도이다.
도 10e는 제P+4 프레임에 도 10a의 표시 패널이 구동되는 방법을 나타내는 개념도이다.
도 11a는 제P 프레임에 본 발명의 일 실시예에 따른 표시 패널이 구동되는 방법을 나타내는 개념도이다.
도 11b는 제P+1 프레임에 도 11a의 표시 패널이 구동되는 방법을 나타내는 개념도이다.
도 11c는 제P+2 프레임에 도 11a의 표시 패널이 구동되는 방법을 나타내는 개념도이다.
도 11d는 제P+3 프레임에 도 11a의 표시 패널이 구동되는 방법을 나타내는 개념도이다.
도 11e는 제P+4 프레임에 도 11a의 표시 패널이 구동되는 방법을 나타내는 개념도이다.
도 12a는 본 발명의 일 실시예에 따른 오버 드라이빙을 하지 않을 때, 표시 패널의 서브 픽셀에 인가되는 게이트 신호 및 데이터 전압을 나타내는 타이밍도이다.
도 12b는 본 발명의 일 실시예에 따른 오버 드라이빙을 할 때, 표시 패널의 서브 픽셀에 인가되는 게이트 신호 및 데이터 전압을 나타내는 타이밍도이다.
도 13은 본 발명의 일 실시예에 따른 표시 패널을 나타내는 개념도이다.
도 14a는 제P 프레임에 도 13의 표시 패널이 구동되는 방법을 나타내는 개념도이다.
도 14b는 제P+1 프레임에 도 13의 표시 패널이 구동되는 방법을 나타내는 개념도이다.
도 14c는 제P+2 프레임에 도 13의 표시 패널이 구동되는 방법을 나타내는 개념도이다.
도 14d는 제P+3 프레임에 도 13의 표시 패널이 구동되는 방법을 나타내는 개념도이다.
도 14e는 제P+4 프레임에 도 13의 표시 패널이 구동되는 방법을 나타내는 개념도이다.
도 14f는 제P+5 프레임에 도 13의 표시 패널이 구동되는 방법을 나타내는 개념도이다.
도 14g는 제P+6 프레임에 도 13의 표시 패널이 구동되는 방법을 나타내는 개념도이다.
도 15a는 제P 프레임에 본 발명의 일 실시예에 따른 표시 패널이 구동되는 방법을 나타내는 개념도이다.
도 15b는 제P+1 프레임에 도 15a의 표시 패널이 구동되는 방법을 나타내는 개념도이다.
도 15c는 제P+2 프레임에 도 15a의 표시 패널이 구동되는 방법을 나타내는 개념도이다.
도 15d는 제P+3 프레임에 도 15a의 표시 패널이 구동되는 방법을 나타내는 개념도이다.
이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 상기 표시 장치는 표시 패널(100) 및 표시 패널 구동부를 포함한다. 상기 표시 패널 구동부는 타이밍 컨트롤러(200), 게이트 구동부(300), 감마 기준 전압 생성부(400) 및 데이터 구동부(500)를 포함한다.
상기 표시 패널(100)은 영상을 표시하는 표시부 및 상기 표시부에 이웃하여 배치되는 주변부를 포함한다.
상기 표시 패널(100)은 복수의 게이트 라인들(GL), 복수의 데이터 라인들(DL) 및 상기 게이트 라인들(GL)과 상기 데이터 라인들(DL) 각각에 전기적으로 연결된 복수의 서브 픽셀들을 포함한다. 상기 게이트 라인들(GL)은 제1 방향(D1)으로 연장되고, 상기 데이터 라인들(DL)은 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장된다.
각 서브 픽셀은 스위칭 소자(미도시), 상기 스위칭 소자에 전기적으로 연결된 액정 캐패시터(미도시) 및 스토리지 캐패시터(미도시)를 포함할 수 있다. 상기 서브 픽셀들은 매트릭스 형태로 배치될 수 있다.
상기 표시 패널(100)에 대해서는 도 2 내지 도 3d를 참조하여 상세히 설명한다.
상기 타이밍 컨트롤러(200)는 외부의 장치(미도시)로부터 입력 영상 데이터(IMG) 및 입력 제어 신호(CONT)를 수신한다. 상기 입력 영상 데이터는 적색 영상 데이터, 녹색 영상 데이터 및 청색 영상 데이터를 포함할 수 있다. 상기 입력 제어 신호(CONT)는 마스터 클럭 신호, 데이터 인에이블 신호를 포함할 수 있다. 상기 입력 제어 신호(CONT)는 수직 동기 신호 및 수평 동기 신호를 더 포함할 수 있다.
상기 타이밍 컨트롤러(200)는 상기 입력 영상 데이터(IMG) 및 상기 입력 제어 신호(CONT)를 근거로 제1 제어 신호(CONT1), 제2 제어 신호(CONT2), 제3 제어 신호(CONT3) 및 데이터 신호(DATA)를 생성한다.
상기 타이밍 컨트롤러(200)는 상기 입력 제어 신호(CONT)를 근거로 상기 게이트 구동부(300)의 동작을 제어하기 위한 상기 제1 제어 신호(CONT1)를 생성하여 상기 게이트 구동부(300)에 출력한다. 상기 제1 제어 신호(CONT1)는 상기 구동 모드 신호를 포함할 수 있다. 상기 제1 제어 신호(CONT1)는 수직 개시 신호 및 게이트 클럭 신호를 포함할 수 있다.
상기 타이밍 컨트롤러(200)는 상기 입력 제어 신호(CONT)를 근거로 상기 데이터 구동부(500)의 동작을 제어하기 위한 상기 제2 제어 신호(CONT2)를 생성하여 상기 데이터 구동부(500)에 출력한다. 상기 제2 제어 신호(CONT2)는 상기 구동 모드 신호를 포함할 수 있다. 상기 제2 제어 신호(CONT2)는 수평 개시 신호 및 로드 신호를 포함할 수 있다.
상기 타이밍 컨트롤러(200)는 상기 입력 영상 데이터(IMG)를 근거로 데이터 신호(DATA)를 생성한다. 상기 타이밍 컨트롤러(200)는 상기 데이터 신호(DATA)를 상기 데이터 구동부(500)에 출력한다.
상기 타이밍 컨트롤러(200)는 상기 입력 제어 신호(CONT)를 근거로 상기 감마 기준 전압 생성부(400)의 동작을 제어하기 위한 상기 제3 제어 신호(CONT3)를 생성하여 상기 감마 기준 전압 생성부(400)에 출력한다.
상기 타이밍 컨트롤러(200)에 대해서는 도 7 내지 도 9를 참조하여 상세히 설명한다.
상기 게이트 구동부(300)는 상기 타이밍 컨트롤러(200)로부터 입력 받은 상기 제1 제어 신호(CONT1)에 응답하여 상기 게이트 라인들(GL)을 구동하기 위한 게이트 신호들을 생성한다. 상기 게이트 구동부(300)는 상기 게이트 신호들을 상기 게이트 라인들(GL)에 순차적으로 출력한다.
상기 게이트 구동부(300)는 제P 프레임에 적어도 하나 이상의 게이트 신호를 비활성화할 수 있다. 여기서, P는 자연수이다.
상기 게이트 구동부(300)는 복수의 스테이지들을 포함할 수 있다. 상기 스테이지들은 적어도 하나 이상의 클럭 배선과 연결될 수 있다. 상기 게이트 신호가 비활성화된 게이트 라인과 연결되는 상기 스테이지에 입력되는 클럭 신호는 비활성화된다.
상기 제P 프레임에 비활성화된 게이트 신호는 제P+K 프레임에 활성화될 수 있다. 상기 제P+K 프레임에는 상기 제P 프레임에 활성화된 게이트 신호 중 적어도 하나가 비활성화될 수 있다. K는 자연수이다. 이와 같이, 프레임마다 비활성화되는 게이트 신호를 다르게 설정하여, 사용자에게 비활성화된 라인이 시인되는 것을 방지할 수 있다.
상기 게이트 구동부(300)에 대해서는 도 4 내지 도 6을 참조하여 자세히 설명한다.
상기 감마 기준 전압 생성부(400)는 상기 타이밍 컨트롤러(200)로부터 입력 받은 상기 제3 제어 신호(CONT3)에 응답하여 감마 기준 전압(VGREF)을 생성한다. 상기 감마 기준 전압 생성부(400)는 상기 감마 기준 전압(VGREF)을 상기 데이터 구동부(500)에 제공한다. 상기 감마 기준 전압(VGREF)은 각각의 데이터 신호(DATA)에 대응하는 값을 갖는다.
상기 감마 기준 전압 생성부(400)는 상기 타이밍 컨트롤러(200) 내에 배치되거나 상기 데이터 구동부(500) 내에 배치될 수 있다.
상기 데이터 구동부(500)는 상기 타이밍 컨트롤러(200)로부터 상기 제2 제어 신호(CONT2) 및 상기 데이터 신호(DATA)를 입력 받고, 상기 감마 기준 전압 생성부(400)로부터 상기 감마 기준 전압(VGREF)을 입력 받는다. 상기 데이터 구동부(500)는 상기 데이터 신호(DATA)를 상기 감마 기준 전압(VGREF)을 이용하여 아날로그 형태의 데이터 전압으로 변환한다. 상기 데이터 구동부(500)는 상기 데이터 전압을 상기 데이터 라인(DL)에 출력한다.
도 2는 도 1의 표시 패널(100)을 나타내는 개념도이다. 도 3a는 제P 프레임에 도 1의 표시 패널(100)이 구동되는 방법을 나타내는 개념도이다. 도 3b는 제P+1 프레임에 도 1의 표시 패널(100)이 구동되는 방법을 나타내는 개념도이다. 도 3c는 제P+2 프레임에 도 1의 표시 패널(100)이 구동되는 방법을 나타내는 개념도이다. 도 3d는 제P+3 프레임에 도 1의 표시 패널(100)이 구동되는 방법을 나타내는 개념도이다. 도 2 내지 도 3d에서는 설명의 편의 상 표시 패널(100)의 일부만을 도시하였다.
도 1 내지 도 3d를 참조하면, 상기 표시 패널(100)은 매트릭스 형태로 배치되는 복수의 서브 픽셀들을 포함한다. 상기 표시 패널(100)은 제1 색의 제1 서브 픽셀, 제2 색의 제2 서브 픽셀 및 제3 색의 제3 서브 픽셀을 포함할 수 있다. 예를 들어, 제1 색은 적색(R)일 수 있다. 예를 들어, 제2 색은 녹색(G)일 수 있다. 예를 들어, 제3 색은 청색(B)일 수 있다.
본 실시예에서, 상기 표시 패널(100)은 행 방향을 따라 제1 색을 갖는 서브 픽셀(R), 제2 색을 갖는 서브 픽셀(G) 및 제3 색을 갖는 서브 픽셀(B)이 교번적으로 배치되고, 열 방향을 따라 동일한 색의 서브 픽셀들이 배치될 수 있다.
상기 표시 패널(100)의 제1 서브 픽셀 행은 제1 게이트 라인(GL1)에 연결되고, 제2 서브 픽셀 행은 제2 게이트 라인(GL2)에 연결되며, 제3 서브 픽셀 행은 제3 게이트 라인(GL3)에 연결되고, 제4 서브 픽셀 행은 제4 게이트 라인(GL4)에 연결되며, 제5 서브 픽셀 행은 제5 게이트 라인(GL5)에 연결되고, 제6 서브 픽셀 행은 제6 게이트 라인(GL6)에 연결될 수 있다.
본 실시예에서, 상기 표시 패널(100)은 3 라인 스킵 방식으로 구동된다. 상기 제P 프레임에 제1 그룹의 게이트 라인에 인가되는 게이트 신호가 비활성화되고, 제P+1 프레임에 제2 그룹의 게이트 라인에 인가되는 게이트 신호가 비활성화되며, 제P+2 프레임에 제3 그룹의 게이트 라인에 인가되는 게이트 신호가 비활성화된다.
예를 들어, 상기 제1 그룹의 게이트 라인은 3M-2 게이트 라인들일 수 있다. M은 자연수이다. 즉, 상기 제1 그룹의 게이트 라인은 제1 게이트 라인(GL1), 제4 게이트 라인(GL4)일 수 있다.
예를 들어, 상기 제2 그룹의 게이트 라인은 3M-1 게이트 라인들일 수 있다. 즉, 상기 제2 그룹의 게이트 라인은 제2 게이트 라인(GL2), 제5 게이트 라인(GL5)일 수 있다.
예를 들어, 상기 제3 그룹의 게이트 라인은 3M 게이트 라인들일 수 있다. 즉, 상기 제3 그룹의 게이트 라인은 제3 게이트 라인(GL3), 제6 게이트 라인(GL6)일 수 있다.
상기 제1 그룹의 게이트 라인의 개수는 상기 표시 패널(100)의 전체 게이트 라인의 개수의 절반보다 작을 수 있다. 이와 마찬가지로, 상기 제2 그룹의 게이트 라인의 개수는 상기 표시 패널(100)의 전체 게이트 라인의 개수의 절반보다 작을 수 있다. 이와 마찬가지로, 상기 제3 그룹의 게이트 라인의 개수는 상기 표시 패널(100)의 전체 게이트 라인의 개수의 절반보다 작을 수 있다. 예를 들어, 상기 제1 그룹의 게이트 라인의 개수는 상기 제2 그룹의 게이트 라인의 개수와 같을 수 있다. 예를 들어, 상기 제1 그룹의 게이트 라인의 개수는 상기 제3 그룹의 게이트 라인의 개수와 같을 수 있다.
본 실시예에서, 상기 제1 그룹의 게이트 라인의 개수는 상기 표시 패널(100)의 전체 게이트 라인의 개수의 1/3일 수 있다.
도 4는 도 1의 게이트 구동부(300)를 나타내는 개념도이다. 도 5a는 제P 프레임에서 도 3의 게이트 구동부(300)의 동작을 나타내는 개념도이다. 도 5b는 제P+1 프레임에서 도 3의 게이트 구동부(300)의 동작을 나타내는 개념도이다. 도 5c는 제P+2 프레임에서 도 3의 게이트 구동부(300)의 동작을 나타내는 개념도이다. 도 5d는 제P+3 프레임에서 도 3의 게이트 구동부(300)의 동작을 나타내는 개념도이다. 도 6은 도 4의 게이트 구동부의 제N 스테이지를 나타내는 회로도이다. N은 자연수이다.
도 1 내지 도 6을 참조하면, 상기 게이트 구동부(300)는 복수의 스테이지(ST1 내지 ST9)를 포함한다. 도 4 내지 도 5d에서는 설명의 편의 상 상기 스테이지의 일부만을 도시하였다. 상기 스테이지의 개수는 상기 표시 패널(100)의 게이트 라인의 개수에 대응할 수 있다.
제1 스테이지(ST1)는 제1 게이트 라인(GL1)에 제1 게이트 신호(G1)를 출력한다. 제2 스테이지(ST2)는 제2 게이트 라인(GL2)에 제2 게이트 신호(G2)를 출력한다. 제3 스테이지(ST3)는 제3 게이트 라인(GL3)에 제3 게이트 신호(G3)를 출력한다. 제4 스테이지(ST4)는 제4 게이트 라인(GL4)에 제4 게이트 신호(G4)를 출력한다. 제5 스테이지(ST5)는 제5 게이트 라인(GL5)에 제5 게이트 신호(G5)를 출력한다. 제6 스테이지(ST6)는 제6 게이트 라인(GL6)에 제6 게이트 신호(G6)를 출력한다.
상기 게이트 구동부(300)의 모든 스테이지는 전원 전압(VSS)을 인가 받는다. 상기 전원 전압(VSS)은 제1 오프 전압(VSS1) 및 제2 오프 전압(VSS2)을 포함할 수 있다.
상기 게이트 구동부(300)의 6M-5 스테이지(예컨대, 제1 스테이지, 제7 스테이지, 제13 스테이지)는 제1 클럭 신호(CK1)를 기초로 게이트 신호를 출력한다. 상기 게이트 구동부(300)의 6M-4 스테이지(예컨대, 제2 스테이지, 제8 스테이지, 제14 스테이지)는 제2 클럭 신호(CK2)를 기초로 게이트 신호를 출력한다. 상기 게이트 구동부(300)의 6M-3 스테이지(예컨대, 제3 스테이지, 제9 스테이지, 제15 스테이지)는 제3 클럭 신호(CK3)를 기초로 게이트 신호를 출력한다. 상기 게이트 구동부(300)의 6M-2 스테이지(예컨대, 제4 스테이지, 제10 스테이지, 제16 스테이지)는 제1 클럭 반전 신호(CKB1)를 기초로 게이트 신호를 출력한다. 상기 게이트 구동부(300)의 6M-1 스테이지(예컨대, 제5 스테이지, 제11 스테이지, 제17 스테이지)는 제2 클럭 반전 신호(CKB2)를 기초로 게이트 신호를 출력한다. 상기 게이트 구동부(300)의 6M 스테이지(예컨대, 제6 스테이지, 제12 스테이지, 제18 스테이지)는 제3 클럭 반전 신호(CKB3)를 기초로 게이트 신호를 출력한다.
본 실시예에서는 3 라인 스킵 구동을 수행하며, 이 때 상기 게이트 구동부(300)는 3쌍의 클럭 신호(CK1, CK2, CK3, CKB1, CKB2, CKB3)를 이용하여 게이트 신호를 출력할 수 있다.
도 5a를 보면, 제P 프레임에 상기 제1 그룹의 게이트 라인에 연결되는 제1 그룹의 스테이지들(ST1, ST4, ST7)은 비활성화될 수 있다. 상기 제P 프레임에 상기 제1 그룹의 게이트 라인에 인가되는 게이트 신호를 생성하기 위한 제1 클럭 신호(CK1) 및 제1 클럭 반전 신호(CKB1)는 비활성화될 수 있다.
도 5b를 보면, 제P+1 프레임에 상기 제2 그룹의 게이트 라인에 연결되는 제2 그룹의 스테이지들(ST2, ST5, ST8)은 비활성화될 수 있다. 상기 제P+1 프레임에 상기 제2 그룹의 게이트 라인에 인가되는 게이트 신호를 생성하기 위한 제2 클럭 신호(CK2) 및 제2 클럭 반전 신호(CKB2)는 비활성화될 수 있다.
도 5c를 보면, 제P+2 프레임에 상기 제3 그룹의 게이트 라인에 연결되는 제3 그룹의 스테이지들(ST3, ST6, ST9)은 비활성화될 수 있다. 상기 제P+2 프레임에 상기 제3 그룹의 게이트 라인에 인가되는 게이트 신호를 생성하기 위한 제3 클럭 신호(CK3) 및 제3 클럭 반전 신호(CKB3)는 비활성화될 수 있다.
도 5d를 보면, 제P+3 프레임에는 제P 프레임에서와 마찬가지로 상기 제1 그룹의 게이트 라인에 연결되는 제1 그룹의 스테이지들(ST1, ST4, ST7)은 비활성화될 수 있다. 상기 제P+3 프레임에 상기 제1 그룹의 게이트 라인에 인가되는 게이트 신호를 생성하기 위한 제1 클럭 신호(CK1) 및 제1 클럭 반전 신호(CKB1)는 비활성화될 수 있다.
본 실시예에서는 3 프레임을 주기로 상기 제1 그룹의 스테이지(ST1, ST4, ST7), 상기 제2 그룹의 스테이지(ST2, ST5, ST8) 및 상기 제3 그룹의 스테이지(ST3, ST6, ST9)가 순차적으로 비활성화된다.
도 6은 본 발명의 제N 스테이지의 회로도를 예시한다. 상기 게이트 구동부(300)의 제N 스테이지는 클럭 신호(CK), 제1 오프 전압(VSS1) 및 제2 오프 전압 (VSS2)을 입력받는다. 여기서 상기 클럭 신호(CK)는 상기 제N 스테이지의 위치에 따라 상기 제1 클럭 신호(CK1), 상기 제2 클럭 신호(CK2), 상기 제3 클럭 신호(CK3), 상기 제1 클럭 반전 신호(CKB1), 상기 제2 클럭 반전 신호(CKB2), 상기 제3 클럭 반전 신호(CKB3) 중 어느 하나일 수 있다. 상기 게이트 구동부(300)의 제N 스테이지는 게이트 신호(G(N))를 출력한다.
상기 제1 클럭 신호(CK)는 클럭 단자에 인가되고, 상기 제1 오프 전압(VSS1)은 제1 오프 단자에 인가되고, 상기 제2 오프 전압(VSS2)은 제2 오프 단자에 인가되며, 상기 게이트 신호(G(N))는 게이트 출력 단자로 출력된다.
상기 제1 클럭 신호(CK)는 하이 레벨과 로우 레벨을 반복하는 구형파 신호이다. 상기 제1 클럭 신호(CK)의 상기 하이 레벨은 게이트 온 전압을 가질 수 있다. 상기 제1 클럭 신호(CK)의 상기 로우 레벨은 상기 제2 오프 전압(VSS2)을 가질 수 있다. 예를 들어, 상기 제1 클럭 신호(CK)의 듀티비는 50%일 수 있다. 이와 다르게, 상기 제1 클럭 신호(CK)의 듀티비는 50%보다 작을 수 있다. 예를 들어, 상기 게이트 온 전압은 약 15V 내지 약 20V일 수 있다.
상기 제1 오프 전압(VSS1)은 직류 전압일 수 있다. 상기 제2 오프 전압(VSS2)은 직류 전압일 수 있다. 상기 제2 오프 전압(VSS2)은 상기 제1 오프 전압(VSS1)보다 낮은 레벨을 가질 수 있다. 예를 들어, 상기 제1 오프 전압(VSS1)은 약 -5V일 수 있다. 예를 들어, 상기 제2 오프 전압(VSS2)은 약 -10V일 수 있다.
상기 제N 스테이지는 이전 스테이지인, 제N-1 스테이지의 제N-1 캐리 신호(CR(N-1))에 응답하여 구동되어 제N 게이트 신호(G(N)) 및 제N 캐리 신호(CR(N))를 출력한다. 상기 제N 스테이지는 다음 스테이지인, 제N+1 스테이지의 제N+1 캐리 신호(CR(N+1))에 응답하여 상기 제N 게이트 신호(G(N))를 상기 제1 오프 전압(VSS1)으로 풀다운한다. 상기 제1 스테이지에는 상기 제N-1 캐리 신호(CR(N-1)) 대신 상기 수직 개시 신호(STV)가 인가될 수 있다.
이와 같은 방식으로, 제1 스테이지 내지 마지막 스테이지는 각 게이트 신호를 순차적으로 출력한다.
상기 제N-1 캐리 신호(CR(N-1))는 제N-1 캐리 단자에 인가되고, 상기 제N+1 캐리 신호(CR(N+1))는 제N+1 캐리 단자에 인가되며, 상기 제N 캐리 신호(CR(N))는 제N 캐리 단자로 출력된다.
상기 제N 스테이지는 풀업 제어부(310), 충전부(320), 풀업부(330), 캐리부(340), 인버팅부(350), 제1 풀다운부(361), 제2 풀다운부(362), 캐리 안정부(370), 제1 홀딩부(381), 제2 홀딩부(382) 및 제3 홀딩부(383)를 포함한다.
상기 풀업 제어부(310)는 제4 트랜지스터(T4)를 포함하고, 상기 제4 트랜지스터(T4)는 상기 제N-1 캐리 단자에 연결된 제어 전극 및 입력 전극을 포함하고, 제1 노드(Q1)에 연결된 출력 전극을 포함한다. 상기 제1 노드(Q1)는 상기 풀업부(330)의 제어 전극에 연결된다.
상기 충전부(320)는 충전 커패시터(C1)를 포함하고, 상기 충전 커패시터(C1)는 상기 제1 노드(Q1)에 연결된 제1 전극과 상기 게이트 출력 단자에 연결된 제2 전극을 포함한다.
상기 풀업부(330)는 제1 트랜지스터(T1)를 포함하고, 상기 제1 트랜지스터(T1)는 상기 제1 노드(Q1)에 연결된 제어 전극, 상기 클럭 단자에 연결된 입력 전극 및 상기 게이트 출력 단자에 연결된 출력 전극을 포함한다.
상기 캐리부(340)는 제15 트랜지스터(T15) 및 제4 캐패시터(C4)를 포함하고, 상기 제15 트랜지스터(T15)는 상기 제1 노드(Q1)에 연결된 제어 전극과 상기 클럭 단자에 연결된 입력 전극 및 제N 캐리 단자에 연결된 출력 전극을 포함한다. 상기 제4 캐패시터(C4)는 상기 제1 노드(Q1)에 연결된 제1 전극과 상기 제N 캐리 단자에 연결된 제2 전극을 포함한다.
상기 인버팅부(350)는 제12 트랜지스터(T12), 제7 트랜지스터(T7), 제13 트랜지스터(T13), 제8 트랜지스터(T8), 제2 캐패시터 및 제3 캐패시터를 포함한다. 상기 제12 트랜지스터(T12)는 상기 클럭 단자에 연결된 제어 전극 및 입력 전극을 포함하고, 제3 노드(Q3)에 연결된 출력 전극을 포함한다. 상기 제7 트랜지스터(T7)는 상기 제3 노드(Q3)에 연결된 제어 전극, 상기 클럭 단자에 연결된 입력 전극 및 제2 노드(Q2)에 연결된 출력 전극을 포함한다. 상기 제13 트랜지스터(T13)는 상기 제N 캐리 단자에 연결된 제어 전극, 상기 제2 오프 단자에 연결된 입력 전극과 상기 제3 노드(Q3)에 연결된 출력 전극을 포함한다. 상기 제8 트랜지스터(T8)는 상기 제N 캐리 단자에 연결된 제어 전극, 상기 제2 오프 단자에 연결된 입력 전극 및 상기 제2 노드(Q2)에 연결된 출력 전극을 포함한다. 상기 제2 캐패시터(C2)는 상기 클럭 단자에 연결되는 제1 전극 및 상기 제3 노드(Q3)에 연결되는 제2 전극을 포함한다. 상기 제3 캐패시터(C3)는 상기 제2 노드(Q2)에 연결되는 제1 전극 및 상기 제3 노드(Q3)에 연결되는 제2 전극을 포함한다.
여기서, 상기 제12 트랜지스터(T12)는 제1 인버팅 트랜지스터이고, 상기 제7 트랜지스터(T7)는 제2 인버팅 트랜지스터이며, 상기 제13 트랜지스터(T13)는 제3 인버팅 트랜지스터이고, 상기 제8 트랜지스터(T8)는 제4 인버팅 트랜지스터이다.
상기 제1 풀다운부(361)는 제9 트랜지스터(T9)를 포함한다. 상기 제9 트랜지스터(T9)는 상기 제N+1 캐리 단자에 연결된 제어 전극, 상기 제2 오프 단자에 연결된 입력 전극 및 상기 제1 노드(Q1)에 연결되는 출력 전극을 포함한다. 이와는 달리, 상기 제1 풀다운부(361)는 직렬로 연결되는 2개 이상의 스위칭 소자를 포함할 수 있다.
상기 제2 풀다운부(362)는 상기 제2 트랜지스터(T2)를 포함하고, 상기 제2 트랜지스터(T2)는 상기 제N+1 캐리 단자에 연결된 제어 전극, 상기 제1 오프 단자에 연결된 입력 전극 및 상기 게이트 출력 단자에 연결된 출력 전극을 포함한다.
상기 캐리 안정부(370)는 제17 트랜지스터(T17)를 포함하고, 상기 제 17 트랜지스터(T17)는 상기 제N+1 캐리 단자에 공통으로 연결된 제어 전극 및 입력 전극 및 상기 제N 캐리 단자에 연결된 출력 전극을 포함한다.
상기 캐리 안정부(370)는 제N+1 스테이지의 제4 트랜지스터(T4)를 통해 전달되는 누설 전류로 인한 노이즈 성분을 안정적으로 제거한다.
상기 제1 홀딩부(381)는 제10 트랜지스터(T10)를 포함하고, 상기 제10 트랜지스터(T10)는 상기 제2 노드(Q2)에 연결된 제어 전극과, 상기 제2 오프 단자에 연결된 입력 전극 및 상기 제1 노드(Q1)에 연결된 출력 전극을 포함한다.
상기 제2 홀딩부(382)는 제3 트랜지스터(T3)를 포함하고, 상기 제3 트랜지스터(T3)는 상기 제2 노드(Q2)에 연결된 제어 전극과, 상기 제1 오프 단자에 연결된 입력 전극 및 상기 게이트 출력 단자에 연결된 출력 전극을 포함한다.
상기 제3 홀딩부(383)는 제11 트랜지스터(T11)를 포함하고, 상기 제11 트랜지스터(T11)는 상기 제2 노드(Q2)에 연결된 제어 전극과, 상기 제2 오프 단자에 연결된 입력 전극 및 상기 제N 캐리 단자에 연결된 출력 전극을 포함한다.
본 실시예에서, 이전 캐리 신호는 상기 제N-1 캐리 신호에 한정되지 않으며, 이전 스테이지 중 어느 하나의 캐리 신호일 수 있다. 또한, 다음 캐리 신호는 상기 제N+1 캐리 신호에 한정되지 않으며, 다음 스테이지 중 어느 하나의 캐리 신호일 수 있다.
본 실시예에서, 상기 제1, 2, 3, 4, 7, 8, 9, 10, 11, 12, 13, 14, 15 및 17 트랜지스터는 산화물 반도체 트랜지스터일 수 있다. 이와는 달리, 상기 제1, 2, 3, 4, 7, 8, 9, 10, 11, 12, 13, 14, 15 및 17 트랜지스터는 비정질 실리콘 트랜지스터일 수 있다.
상기 제N 스테이지의 게이트 신호(G(N))는 상기 클럭 신호(CK)에 동기되며, 상기 제N 스테이지에 대응하여 하이 레벨을 갖는다. 상기 제N 캐리 신호(CR(N))는 상기 클럭 신호(CK)에 동기되며, 상기 제N 스테이지에 대응하여 하이 레벨을 갖는다.
도 7은 도 1의 게이트 구동부(300)가 일반 구동을 할 때, 도 1의 게이트 구동부에 인가되는 클럭 신호들을 나타내는 타이밍도이다. 도 8a는 도 1의 게이트 구동부(300)가 3 라인 스킵 구동을 할 때, 제P 프레임에 게이트 구동부(300)에 인가되는 클럭 신호들을 나타내는 타이밍도이다. 도 8b는 도 1의 게이트 구동부(300)가 3 라인 스킵 구동을 할 때, 제P+1 프레임에 게이트 구동부에 인가되는 클럭 신호들을 나타내는 타이밍도이다. 도 8c는 도 1의 게이트 구동부(300)가 3 라인 스킵 구동을 할 때, 제P+2 프레임에 게이트 구동부에 인가되는 클럭 신호들을 나타내는 타이밍도이다. 도 8d는 도 1의 게이트 구동부(300)가 3 라인 스킵 구동을 할 때, 제P+3 프레임에 게이트 구동부(300)에 인가되는 클럭 신호들을 나타내는 타이밍도이다. 도 9는 도 1의 타이밍 컨트롤러(200)를 나타내는 블록도이다.
도 1 내지 도 9를 참조하면, 상기 타이밍 컨트롤러(200)는 상기 게이트 클럭 신호(CK1, CK2, CK3, CKB1, CKB2, CKB3)를 생성하여 상기 게이트 구동부(300)에 출력한다.
도 7에서 보듯이, 상기 게이트 구동부(300)가 상기 표시 패널(100)의 전체 게이트 라인에 게이트 신호를 출력하는 일반 구동을 하는 경우, 상기 제1 클럭 신호(CK1)는 제1 타이밍에 라이징되고, 제1 펄스 폭(TA)을 갖는다. 상기 제2 클럭 신호(CK2)는 상기 제1 타이밍으로부터 상기 제1 펄스 폭(TA)의 1/3만큼 늦은 제2 타이밍에 라이징되며, 상기 제1 펄스 폭(TA)을 갖는다. 상기 제3 클럭 신호(CK3)는 상기 제1 타이밍으로부터 상기 제1 펄스 폭(TA)의 2/3만큼 늦은 제3 타이밍에 라이징되며, 상기 제1 펄스 폭(TA)을 갖는다. 상기 제1 클럭 반전 신호(CKB1)는 상기 제1 클럭 신호(CK1)의 반전 신호일 수 있다. 상기 제2 클럭 반전 신호(CKB2)는 상기 제2 클럭 신호(CK2)의 반전 신호일 수 있다. 상기 제3 클럭 반전 신호(CKB3)는 상기 제3 클럭 신호(CK3)의 반전 신호일 수 있다.
도 8a 내지 도 8c는 3 라인 스킵 구동을 하는 본 실시예에 따른 클럭 신호를 도시하고 있다.
도 8a를 보면, 제P 프레임에서 상기 제1 클럭 신호(CK1) 및 상기 제1 클럭 반전 신호(CKB1)가 비활성화되어, 도 5a의 상기 제1 그룹의 스테이지(ST1, ST4, ST7)가 비활성화된다. 상기 제1 그룹의 스테이지(ST1, ST4, ST7)가 비활성화되므로, 제1 그룹의 게이트 라인(GL1, GL4, GL7)에 인가되는 게이트 신호(G1, G4, G7)는 비활성화된다. 상기 제1 그룹의 게이트 라인(GL1, GL4, GL7)에 인가되는 게이트 신호(G1, G4, G7)가 비활성화되므로, 도 3a의 제1 그룹의 게이트 라인(GL1, GL4, GL7)에 연결되는 서브 픽셀 행의 서브 픽셀들에 데이터 전압이 충전되지 않는다. 상기 제1 그룹의 게이트 라인(GL1, GL4, GL7)에 연결되는 서브 픽셀 행의 서브 픽셀들에 데이터 전압이 충전되지 않으면, 해당 서브 픽셀에는 이전 프레임의 데이터 전압이 잔류하게 된다.
도 8a에서 상기 제1 클럭 신호(CK1) 및 상기 제1 클럭 반전 신호(CKB1)가 비활성화되고, 상기 제2 클럭 신호(CK2), 상기 제2 클럭 반전 신호(CKB2), 상기 제3 클럭 신호(CK3) 및 상기 제3 클럭 반전 신호(CKB3)의 펄스 폭(TB)은 증가할 수 있다. 상기 스캐닝이 필요한 게이트 라인의 개수가 전체의 2/3이 되었으므로, 상기 제2 클럭 신호(CK2), 상기 제2 클럭 반전 신호(CKB2), 상기 제3 클럭 신호(CK3) 및 상기 제3 클럭 반전 신호(CKB3)의 펄스 폭(TB)은 도 7의 일반 구동 시의 클럭 신호의 폭(TA)에 비해 3/2배 증가할 수 있다.
예를 들어, 상기 제2 클럭 신호(CK2)는 제1 타이밍에 라이징되고, 제2 펄스 폭(TB)을 갖는다. 상기 제3 클럭 신호(CK3)는 상기 제1 타이밍으로부터 상기 제2 펄스 폭(TB)의 1/2만큼 늦은 제2 타이밍에 라이징되며, 상기 제2 펄스 폭(TB)을 갖는다. 상기 제2 클럭 반전 신호(CKB2)는 상기 제2 클럭 신호(CK2)의 반전 신호일 수 있다. 상기 제3 클럭 반전 신호(CKB3)는 상기 제3 클럭 신호(CK3)의 반전 신호일 수 있다.
상기 게이트 신호는 상기 클럭 신호의 펄스를 기초로 생성되므로, 상기 3 라인 스킵 구동에서, 상기 클럭 신호의 펄스 폭이 증가하면, 상기 게이트 신호의 펄스 폭도 증가한다. 상기 3 라인 스킵 구동에서, 상기 게이트 신호의 펄스 폭이 증가한 만큼, 상기 데이터 전압의 인가 타이밍도 조절될 수 있다. 예를 들어, 상기 데이터 구동부(500)는 상기 제1 그룹의 게이트 라인에 대응하는 서브 픽셀 행의 서브 픽셀들의 데이터 전압은 출력하지 않고, 상기 제2 그룹의 게이트 라인에 대응하는 서브 픽셀 행의 서브 픽셀들의 데이터 전압 및 상기 제2 그룹의 게이트 라인에 대응하는 서브 픽셀 행의 서브 픽셀들의 데이터 전압만을 출력할 수 있다.
도 8b를 보면, 제P+1 프레임에서 상기 제2 클럭 신호(CK2) 및 상기 제2 클럭 반전 신호(CKB2)가 비활성화되어, 도 5b의 상기 제2 그룹의 스테이지(ST2, ST5, ST8)가 비활성화된다. 상기 제2 그룹의 스테이지(ST2, ST5, ST8)가 비활성화되므로, 제2 그룹의 게이트 라인(GL2, GL5, GL8)에 인가되는 게이트 신호(G2, G5, G8)는 비활성화된다. 상기 제2 그룹의 게이트 라인(GL2, GL5, GL8)에 인가되는 게이트 신호(G2, G5, G8)가 비활성화되므로, 도 3b의 제2 그룹의 게이트 라인(GL2, GL5, GL8)에 연결되는 서브 픽셀 행의 서브 픽셀들에 데이터 전압이 충전되지 않는다. 상기 제2 그룹의 게이트 라인(GL2, GL5, GL8)에 연결되는 서브 픽셀 행의 서브 픽셀들에 데이터 전압이 충전되지 않으면, 해당 서브 픽셀에는 이전 프레임의 데이터 전압이 잔류하게 된다.
도 8c를 보면, 제P+2 프레임에서 상기 제3 클럭 신호(CK3) 및 상기 제3 클럭 반전 신호(CKB3)가 비활성화되어, 도 5c의 상기 제3 그룹의 스테이지(ST3, ST6, ST9)가 비활성화된다. 상기 제3 그룹의 스테이지(ST3, ST6, ST9)가 비활성화되므로, 제3 그룹의 게이트 라인(GL3, GL6, GL9)에 인가되는 게이트 신호(G3, G6, G9)는 비활성화된다. 상기 제3 그룹의 게이트 라인(GL3, GL6, GL9)에 인가되는 게이트 신호(G3, G6, G9)가 비활성화되므로, 도 3c의 제3 그룹의 게이트 라인(GL3, GL6, GL9)에 연결되는 서브 픽셀 행의 서브 픽셀들에 데이터 전압이 충전되지 않는다. 상기 제3 그룹의 게이트 라인(GL3, GL6, GL9)에 연결되는 서브 픽셀 행의 서브 픽셀들에 데이터 전압이 충전되지 않으면, 해당 서브 픽셀에는 이전 프레임의 데이터 전압이 잔류하게 된다.
도 8d를 보면, 제P+3 프레임에는 제P 프레임과 같은 방식으로 표시 패널이 구동 된다. 즉, 본 실시예에서는 3 프레임을 주기로 동일한 구동 방식이 반복된다.
상기 타이밍 컨트롤러(200)는 영상 보정부(220), 모드 판단부(240) 및 신호 생성부(280)를 포함할 수 있다.
상기 영상 보정부(220)는 상기 입력 영상 데이터를 수신한다. 상기 영상 보정부(220)는 현재 프레임의 입력 영상 데이터(IMG[P]) 및 이전 프레임의 입력 영상 데이터(IMG[P-1])를 수신할 수 있다. 상기 영상 보정부(220)는 상기 입력 영상 데이터(IMG)의 계조를 보정한다. 상기 영상 보정부(220)는 색 특성 보상부(미도시) 및 능동 캐패시턴스 보상부(미도시)를 포함할 수 있다.
상기 색 특성 보상부는 상기 입력 영상 데이터(IMG[P])의 계조 데이터를 수신하여 색 특성 보상(Adaptive Color Correction, 이하, ACC라 칭함)을 수행한다. 상기 색 특성 보상부는 감마 곡선을 이용하여 상기 계조 데이터를 보상할 수 있다.
상기 능동 캐패시턴스 보상부는 이전 프레임 데이터(IMG[P-1])와 현재 프레임 데이터(IMG[P])를 이용하여 상기 현재 프레임 데이터(IMG[P])의 계조 데이터를 보정하는 능동 캐패시턴스 보상(Dynamic Capacitance Compensation, 이하, DCC라 칭함)을 수행한다.
상기 영상 보정부(220)는 상기 입력 영상 데이터(IMG[P])의 계조를 보정하고, 상기 데이터 구동부(500)의 형식에 맞도록 상기 입력 영상 데이터(IMG[P])를 재배치하여 데이터 신호(DATA[P])를 생성한다. 상기 데이터 신호(DATA)는 디지털 신호일 수 있다. 상기 영상 보정부(220)는 상기 데이터 신호(DATA)를 상기 데이터 구동부(500)에 출력한다.
상기 모드 판단부(240)는 상기 입력 영상 데이터를 수신한다. 상기 모드 판단부(240)는 현재 프레임의 입력 영상 데이터(IMG[P]) 및 이전 프레임의 입력 영상 데이터(IMG[P-1])를 수신할 수 있다.
상기 모드 판단부(240)는 상기 입력 영상 데이터를 기초로 상기 게이트 구동부(300)의 구동 모드(MODE)를 결정할 수 있다. 상기 구동 모드(MODE)는 제1 모드(일반 구동 모드) 및 제2 모드(3 라인 스킵 모드)를 포함할 수 있다.
상기 구동 모드(MODE)가 제1 모드일 때, 상기 제P 프레임에 상기 표시 패널(100)의 전체 게이트 라인에 인가되는 게이트 신호를 활성화하고, 상기 제P+1 프레임에 상기 표시 패널(100)의 전체 게이트 라인에 인가되는 게이트 신호를 활성화하며, 상기 제P+2 프레임에 상기 표시 패널(100)의 전체 게이트 라인에 인가되는 게이트 신호를 활성화할 수 있다.
상기 구동 모드(MODE)가 제2 모드일 때, 상기 제P 프레임에 상기 제1 그룹의 게이트 라인에 인가되는 게이트 신호를 비활성화하고, 상기 제P+1 프레임에 상기 제2 그룹의 게이트 라인에 인가되는 게이트 신호를 비활성화하며, 상기 제P+2 프레임에 상기 제3 그룹의 게이트 라인에 인가되는 게이트 신호를 비활성화할 수 있다.
상기 모드 판단부(240)는 이전 프레임의 입력 영상 데이터(IMG[P-1])와 현재 프레임의 입력 영상 데이터(IMG[P])를 비교할 수 있다. 상기 모드 판단부(240)는 이전 프레임의 입력 영상 데이터(IMG[P-1])와 현재 프레임의 입력 영상 데이터(IMG[P])의 차이가 큰 경우, 상기 구동 모드(MODE)를 상기 제1 모드로 결정할 수 있다. 상기 모드 판단부(240)는 이전 프레임의 입력 영상 데이터(IMG[P-1])와 현재 프레임의 입력 영상 데이터(IMG[P])의 차이가 작은 경우, 상기 구동 모드(MODE)를 상기 제2 모드로 결정할 수 있다. 이전 프레임의 입력 영상 데이터(IMG[P-1])와 현재 프레임의 입력 영상 데이터(IMG[P])의 차이가 큰 경우에는 상기 3 라인 스킵 구동에 의해 상기 표시 패널(100)에 표시 오류가 시인될 수 있으므로, 상기 이전 프레임의 입력 영상 데이터(IMG[P-1])와 현재 프레임의 입력 영상 데이터(IMG[P])의 차이가 작은 경우에만 상기 3 라인 스킵 구동을 이용할 수 있다.
이와는 달리, 상기 모드 판단부(240)는 이전 프레임 및 현재 프레임 내에서 패턴의 움직임의 속도를 기초로 상기 구동 모드(MODE)를 결정할 수 있다.
상기 모드 판단부(240)는 이전 프레임 및 현재 프레임 내에서 패턴의 움직임의 속도가 큰 경우, 상기 구동 모드(MODE)를 상기 제1 모드로 결정할 수 있다. 상기 모드 판단부(240)는 이전 프레임 및 현재 프레임 내에서 패턴의 움직임의 속도가 작은 경우, 상기 구동 모드(MODE)를 상기 제2 모드로 결정할 수 있다.
상기 프레임이 변할 때, 패턴의 움직임의 속도가 큰 경우, 3 라인 스킵 구동을 하면, 스킵되는 라인에서는 영상이 이동하지 않으므로, 그에 따른 표시 오류가 발생할 수 있으므로, 상기 이전 프레임 및 현재 프레임 내에서 패턴의 움직임의 속도가 작은 경우에만 3 라인 스킵 구동을 이용할 수 있다.
상기 신호 생성부(260)는 상기 입력 제어 신호(CONT) 및 상기 구동 모드(MODE)를 수신한다. 상기 신호 생성부(260)는 상기 입력 제어 신호(CONT) 및 상기 구동 모드(MODE)를 기초로 상기 게이트 구동부(300)의 구동 타이밍을 조절하기 위한 상기 제1 제어 신호(CONT1)를 생성하고, 상기 데이터 구동부(500)의 구동 타이밍을 조절하기 위한 상기 제2 제어 신호(CONT2)를 생성한다.
상기 신호 생성부(260)는 상기 구동 모드(MODE)가 제1 모드일 때 도 7과 같은 상기 제1 클럭 신호(CK1), 상기 제2 클럭 신호(CK2), 상기 제3 클럭 신호(CK3), 상기 제1 클럭 반전 신호(CKB1), 상기 제2 클럭 반전 신호(CKB2) 및 상기 제3 클럭 반전 신호(CKB3)를 생성할 수 있다.
상기 신호 생성부(260)는 상기 구동 모드(MODE)가 제2 모드일 때 도 8a, 8b 및 8c와 같은 상기 제1 클럭 신호(CK1), 상기 제2 클럭 신호(CK2), 상기 제3 클럭 신호(CK3), 상기 제1 클럭 반전 신호(CKB1), 상기 제2 클럭 반전 신호(CKB2) 및 상기 제3 클럭 반전 신호(CKB3)를 생성할 수 있다.
상기 신호 생성부(260)는 상기 입력 제어 신호(CONT) 및 상기 구동 모드(MODE)를 기초로 상기 감마 기준 전압 생성부(400)의 구동 타이밍을 조절하기 위한 상기 제3 제어 신호(CONT3)를 생성한다.
상기 신호 생성부(260)는 상기 제1 제어 신호(CONT1)를 상기 게이트 구동부(300)에 출력하고 상기 제2 제어 신호(CONT2)를 상기 데이터 구동부(500)에 출력하며, 상기 제3 제어 신호(CONT3)를 상기 감마 기준 전압 생성부(400)에 출력한다.
본 실시예에 따르면, 상기 프레임 단위로 일부 게이트 라인에 인가되는 게이트 신호를 비활성화하여 1 수평 주기 동안 게이트 충전 시간을 증가시킬 수 있다. 이에 따라, 서브 픽셀에 인가되는 데이터 전압의 충전율을 향상시켜 표시 품질을 향상시킬 수 있다.
도 10a는 제P 프레임에 본 발명의 일 실시예에 따른 표시 패널(100)이 구동되는 방법을 나타내는 개념도이다. 도 10b는 제P+1 프레임에 도 10a의 표시 패널(100)이 구동되는 방법을 나타내는 개념도이다. 도 10c는 제P+2 프레임에 도 10a의 표시 패널(100)이 구동되는 방법을 나타내는 개념도이다. 도 10d는 제P+3 프레임에 도 10a의 표시 패널(100)이 구동되는 방법을 나타내는 개념도이다. 도 10e는 제P+4 프레임에 도 10a의 표시 패널(100)이 구동되는 방법을 나타내는 개념도이다.
본 실시예에 따른 표시 패널의 구동 방법 및 표시 장치는 게이트 구동부가 4 프레임을 주기로 4 라인 스킵 구동되는 것을 제외하면 도 1 내지 도 9의 표시 패널의 구동 방법 및 표시 장치와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략한다.
도 1 내지 도 10e를 참조하면, 상기 표시 패널(100)은 매트릭스 형태로 배치되는 복수의 서브 픽셀들을 포함한다. 상기 표시 패널(100)은 제1 색의 제1 서브 픽셀, 제2 색의 제2 서브 픽셀 및 제3 색의 제3 서브 픽셀을 포함할 수 있다. 예를 들어, 제1 색은 적색(R)일 수 있다. 예를 들어, 제2 색은 녹색(G)일 수 있다. 예를 들어, 제3 색은 청색(B)일 수 있다.
본 실시예에서, 상기 표시 패널(100)은 행 방향을 따라 제1 색을 갖는 서브 픽셀(R), 제2 색을 갖는 서브 픽셀(G) 및 제3 색을 갖는 서브 픽셀(B)이 교번적으로 배치되고, 열 방향을 따라 동일한 색의 서브 픽셀들이 배치될 수 있다.
본 실시예에서, 상기 표시 패널(100)은 4 라인 스킵 방식으로 구동된다. 상기 제P 프레임에 제1 그룹의 게이트 라인에 인가되는 게이트 신호가 비활성화되고, 제P+1 프레임에 제2 그룹의 게이트 라인에 인가되는 게이트 신호가 비활성화되며, 제P+2 프레임에 제3 그룹의 게이트 라인에 인가되는 게이트 신호가 비활성화된다. 제P+3 프레임에 제4 그룹의 게이트 라인에 인가되는 게이트 신호가 비활성화된다. 제P+4 프레임에는 제P 프레임과 마찬가지로 제1 그룹의 게이트 라인에 인가되는 게이트 신호가 비활성화된다.
예를 들어, 상기 제1 그룹의 게이트 라인은 4M-3 게이트 라인들일 수 있다. M은 자연수이다. 즉, 상기 제1 그룹의 게이트 라인은 제1 게이트 라인(GL1), 제5 게이트 라인(GL5)일 수 있다.
예를 들어, 상기 제2 그룹의 게이트 라인은 4M-2 게이트 라인들일 수 있다. 즉, 상기 제2 그룹의 게이트 라인은 제2 게이트 라인(GL2), 제6 게이트 라인(GL6)일 수 있다.
예를 들어, 상기 제3 그룹의 게이트 라인은 4M-1 게이트 라인들일 수 있다. 즉, 상기 제3 그룹의 게이트 라인은 제3 게이트 라인(GL3), 제7 게이트 라인(GL7)일 수 있다.
예를 들어, 상기 제4 그룹의 게이트 라인은 4M 게이트 라인들일 수 있다. 즉, 상기 제4 그룹의 게이트 라인은 제4 게이트 라인(GL4), 제8 게이트 라인(GL8)일 수 있다.
상기 제1 그룹의 게이트 라인의 개수는 상기 표시 패널(100)의 전체 게이트 라인의 개수의 절반보다 작을 수 있다. 이와 마찬가지로, 상기 제2 그룹의 게이트 라인의 개수는 상기 표시 패널(100)의 전체 게이트 라인의 개수의 절반보다 작을 수 있다. 이와 마찬가지로, 상기 제3 그룹의 게이트 라인의 개수는 상기 표시 패널(100)의 전체 게이트 라인의 개수의 절반보다 작을 수 있다. 상기 제4 그룹의 게이트 라인의 개수는 상기 표시 패널(100)의 전체 게이트 라인의 개수의 절반보다 작을 수 있다. 예를 들어, 상기 제1 그룹의 게이트 라인의 개수는 상기 제2 그룹의 게이트 라인의 개수와 같을 수 있다. 예를 들어, 상기 제1 그룹의 게이트 라인의 개수는 상기 제3 그룹의 게이트 라인의 개수와 같을 수 있다. 예를 들어, 상기 제1 그룹의 게이트 라인의 개수는 상기 제4 그룹의 게이트 라인의 개수와 같을 수 있다.
본 실시예에서, 상기 제1 그룹의 게이트 라인의 개수는 상기 표시 패널(100)의 전체 게이트 라인의 개수의 1/4일 수 있다.
본 실시예는 클럭 신호를 이용하여 4 라인 스킵 구동될 수 있다. 도5a 내지 도 5d, 도 8a 내지 도 8d를 참조하여 설명한 바와 같이, 상기 제1 그룹의 게이트 라인에 인가되는 게이트 신호가 비활성화될 때, 상기 제1 그룹의 게이트 라인에 인가되는 게이트 신호가 출력되는 게이트 구동부의 제1 그룹의 스테이지가 비활성화되며, 상기 제1 그룹의 게이트 라인에 인가되는 게이트 신호를 생성하는 클럭 신호가 비활성화될 수 있다.
도 8a를 참조하여 설명한 바와 같이, 상기 제1 클럭 신호(CK1) 및 상기 제1 클럭 반전 신호(CKB1)가 비활성화되면, 상기 제2 클럭 신호(CK2), 상기 제2 클럭 반전 신호(CKB2), 상기 제3 클럭 신호(CK3), 상기 제3 클럭 반전 신호(CKB3), 제4 클럭 신호 및 상기 제4 클럭 반전 신호의 펄스 폭은 도 7의 일반 구동 시의 펄스 폭(TA)에 비해 증가할 수 있다. 상기 스캐닝이 필요한 게이트 라인의 개수가 전체의 3/4이 되었으므로, 상기 제2 클럭 신호(CK2), 상기 제2 클럭 반전 신호(CKB2), 상기 제3 클럭 신호(CK3), 상기 제3 클럭 반전 신호(CKB3), 제4 클럭 신호 및 제4 클럭 반전 신호의 펄스 폭은 도 7의 일반 구동 시의 클럭 신호의 폭(TA)에 비해 4/3배 증가할 수 있다.
본 실시예에 따르면, 상기 프레임 단위로 일부 게이트 라인에 인가되는 게이트 신호를 비활성화하여 1 수평 주기 동안 게이트 충전 시간을 증가시킬 수 있다. 이에 따라, 서브 픽셀에 인가되는 데이터 전압의 충전율을 향상시켜 표시 품질을 향상시킬 수 있다.
도 11a는 제P 프레임에 본 발명의 일 실시예에 따른 표시 패널(100)이 구동되는 방법을 나타내는 개념도이다. 도 11b는 제P+1 프레임에 도 11a의 표시 패널(100)이 구동되는 방법을 나타내는 개념도이다. 도 11c는 제P+2 프레임에 도 11a의 표시 패널(100)이 구동되는 방법을 나타내는 개념도이다. 도 11d는 제P+3 프레임에 도 11a의 표시 패널(100)이 구동되는 방법을 나타내는 개념도이다. 도 11e는 제P+4 프레임에 도 11a의 표시 패널(100)이 구동되는 방법을 나타내는 개념도이다.
본 실시예에 따른 표시 패널의 구동 방법 및 표시 장치는 게이트 구동부가 4 프레임을 주기로 순차적으로 4 라인 스킵 구동되지 않고 랜덤하게 4 라인 스킵 구동되는 것을 제외하면 도 10a 내지 도 10e의 표시 패널의 구동 방법 및 표시 장치와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략한다.
도 10a 내지 도 11e를 참조하면, 상기 표시 패널(100)은 매트릭스 형태로 배치되는 복수의 서브 픽셀들을 포함한다. 상기 표시 패널(100)은 제1 색의 제1 서브 픽셀, 제2 색의 제2 서브 픽셀 및 제3 색의 제3 서브 픽셀을 포함할 수 있다. 예를 들어, 제1 색은 적색(R)일 수 있다. 예를 들어, 제2 색은 녹색(G)일 수 있다. 예를 들어, 제3 색은 청색(B)일 수 있다.
본 실시예에서, 상기 표시 패널(100)은 행 방향을 따라 제1 색을 갖는 서브 픽셀(R), 제2 색을 갖는 서브 픽셀(G) 및 제3 색을 갖는 서브 픽셀(B)이 교번적으로 배치되고, 열 방향을 따라 동일한 색의 서브 픽셀들이 배치될 수 있다.
본 실시예에서, 상기 표시 패널(100)은 4 라인 스킵 방식으로 구동된다. 상기 제P 프레임에 제2 그룹의 게이트 라인에 인가되는 게이트 신호가 비활성화되고, 제P+1 프레임에 제1 그룹의 게이트 라인에 인가되는 게이트 신호가 비활성화되며, 제P+2 프레임에 제4 그룹의 게이트 라인에 인가되는 게이트 신호가 비활성화된다. 제P+3 프레임에 제3 그룹의 게이트 라인에 인가되는 게이트 신호가 비활성화된다. 제P+4 프레임에는 제P 프레임과 마찬가지로 제2 그룹의 게이트 라인에 인가되는 게이트 신호가 비활성화된다.
예를 들어, 상기 제1 그룹의 게이트 라인은 4M-3 게이트 라인들일 수 있다. M은 자연수이다. 즉, 상기 제1 그룹의 게이트 라인은 제1 게이트 라인(GL1), 제5 게이트 라인(GL5)일 수 있다.
예를 들어, 상기 제2 그룹의 게이트 라인은 4M-2 게이트 라인들일 수 있다. 즉, 상기 제2 그룹의 게이트 라인은 제2 게이트 라인(GL2), 제6 게이트 라인(GL6)일 수 있다.
예를 들어, 상기 제3 그룹의 게이트 라인은 4M-1 게이트 라인들일 수 있다. 즉, 상기 제3 그룹의 게이트 라인은 제3 게이트 라인(GL3), 제7 게이트 라인(GL7)일 수 있다.
예를 들어, 상기 제4 그룹의 게이트 라인은 4M 게이트 라인들일 수 있다. 즉, 상기 제4 그룹의 게이트 라인은 제4 게이트 라인(GL4), 제8 게이트 라인(GL8)일 수 있다.
본 실시예에서는 제1 그룹 내지 제4 그룹의 게이트 라인이 순차적으로 비활성화되지 않고, 랜덤하게 비활성화된다. 따라서, 제1 그룹 내지 제4 그룹의 게이트 라인이 순차적으로 비활성화되어 시인될 수 있는 표시 오류를 방지할 수 있다.
본 실시예에 따르면, 상기 프레임 단위로 일부 게이트 라인에 인가되는 게이트 신호를 비활성화하여 1 수평 주기 동안 게이트 충전 시간을 증가시킬 수 있다. 이에 따라, 서브 픽셀에 인가되는 데이터 전압의 충전율을 향상시켜 표시 품질을 향상시킬 수 있다.
도 12a는 본 발명의 일 실시예에 따른 오버 드라이빙을 하지 않을 때, 표시 패널(100)의 서브 픽셀에 인가되는 게이트 신호 및 데이터 전압을 나타내는 타이밍도이다. 도 12b는 본 발명의 일 실시예에 따른 오버 드라이빙을 할 때, 표시 패널(100)의 서브 픽셀에 인가되는 게이트 신호 및 데이터 전압을 나타내는 타이밍도이다.
본 실시예에 따른 표시 패널의 구동 방법 및 표시 장치는 게이트 신호가 스킵되기 이전 프레임에서 데이터 전압을 오버 드라이브하는 것을 제외하면 도 1 내지 도 9의 표시 패널의 구동 방법 및 표시 장치와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략한다.
도 12a는 제P+1 프레임에서 게이트 신호가 스킵되는 제1 서브 픽셀을 도시한다. 도 12a에서는 제P 프레임에서 게이트 신호(G[P])에 응답하여 타겟 계조(GT)에 해당하는 데이터 전압(D[N])이 제1 서브 픽셀에 인가된다. 상기 제1 서브 픽셀에 저장된 데이터 전압(D[N])은 시간이 지남에 따라 서서히 방전된다. 도 12a에서는 제P+1 프레임에서 상기 제1 서브 픽셀에 게이트 신호(G[P+1])가 스킵되므로 상기 제P+1 프레임에서는 상기 제1 서브 픽셀에 데이터 전압(D[N+1])이 인가되지 않는다. 제P+2 프레임이 되면 상기 제1 서브 픽셀의 데이터 전압은 더욱 방전되며, 제P 프레임으로부터 제P+2 프레임의 직전까지 방전된 데이터 전압은 GD1에 해당한다. 따라서, 제P+2 프레임의 시작 시점에서 상기 제1 서브 픽셀은 원하는 계조보다 GD1만큼 낮은 계조를 표시하게 된다.
도 12b는 제P+1 프레임에서 게이트 신호가 스킵되는 제1 서브 픽셀을 도시한다. 도 12b에서는 제P 프레임에서 게이트 신호(G[P])에 응답하여 타겟 계조(GT)보다 큰 오버 드라이빙 계조(GO)에 해당하는 데이터 전압(D[N])이 제1 서브 픽셀에 인가된다. 상기 제1 서브 픽셀에 저장된 데이터 전압(D[N])은 시간이 지남에 따라 서서히 방전된다. 도 12b에서는 제P+1 프레임에서 상기 제1 서브 픽셀에 게이트 신호(G[P+1])가 스킵되므로 상기 제P+1 프레임에서는 상기 제1 서브 픽셀에 데이터 전압(D[N+1])이 인가되지 않는다. 제P+2 프레임이 되면 상기 제1 서브 픽셀의 데이터 전압은 더욱 방전되며, 제P 프레임으로부터 제P+2 프레임의 직전까지 방전된 데이터 전압은 GD2에 해당한다. 따라서, 제P+2 프레임의 시작 시점에서 상기 제1 서브 픽셀은 원하는 계조보다 GD2만큼 낮은 계조를 표시하게 된다.
상기 도 12b의 데이터 전압과 타겟 계조 전압의 차이(GD2)는 상기 도 12a의 데이터 전압과 타겟 계조 전압의 차이(GD1)보다 작다. 이와 같이, 게이트 라인 스킵 구동을 하는 경우, 상기 게이트 라인이 스킵되는 이전 프레임에서 상기 게이트 라인에 연결되는 서브 픽셀에 타겟 계조(GT)보다 큰 오버 드라이빙 계조(GO)를 인가하여 데이터 전압의 방전으로 인해 표시 품질이 감소하는 문제를 방지할 수 있다.
예를 들어, 제P 프레임에 상기 제1 그룹의 게이트 라인에 인가되는 게이트 신호를 비활성화하는 경우, 제P-1 프레임에 상기 제1 그룹의 게이트 라인에 연결되는 서브 픽셀 행의 각 서브 픽셀에 타겟 계조보다 큰 오버 드라이빙 계조를 갖는 데이터 전압을 인가할 수 있다.
예를 들어, 제P+1 프레임에 상기 제2 그룹의 게이트 라인에 인가되는 게이트 신호를 비활성화하는 경우, 제P 프레임에 상기 제2 그룹의 게이트 라인에 연결되는 서브 픽셀 행의 각 서브 픽셀에 타겟 계조보다 큰 오버 드라이빙 계조를 갖는 데이터 전압을 인가할 수 있다.
예를 들어, 제P+2 프레임에 상기 제3 그룹의 게이트 라인에 인가되는 게이트 신호를 비활성화하는 경우, 제P+1 프레임에 상기 제1 그룹의 게이트 라인에 연결되는 서브 픽셀 행의 각 서브 픽셀에 타겟 계조보다 큰 오버 드라이빙 계조를 갖는 데이터 전압을 인가할 수 있다.
본 실시예의 게이트 라인 스킵 구동에서 게이트 라인이 스킵되기 직전 프레임에 오버 드라이빙 계조의 데이터 전압을 인가하는 방식은 도 3a 내지 도 3d에서 설명한 3 라인 순차 스킵 구동, 도 10a 내지 도 10e에서 설명한 4 라인 순차 스킵 구동 및 도 11a 내지 도 11e에서 설명한 4 라인 랜덤 스킵 구동에 모두 적용될 수 있다.
본 실시예에 따르면, 상기 프레임 단위로 일부 게이트 라인에 인가되는 게이트 신호를 비활성화하여 1 수평 주기 동안 게이트 충전 시간을 증가시킬 수 있다. 이에 따라, 서브 픽셀에 인가되는 데이터 전압의 충전율을 향상시켜 표시 품질을 향상시킬 수 있다.
또한, 게이트 라인이 스킵되는 이전 프레임에서 상기 게이트 라인에 연결되는 서브 픽셀에 타겟 계조(GT)보다 큰 오버 드라이빙 계조(GO)를 인가하여 데이터 전압의 방전으로 인해 표시 품질이 감소하는 문제를 방지할 수 있다.
도 13은 본 발명의 일 실시예에 따른 표시 패널(100A)을 나타내는 개념도이다. 도 14a는 제P 프레임에 도 13의 표시 패널(100A)이 구동되는 방법을 나타내는 개념도이다. 도 14b는 제P+1 프레임에 도 13의 표시 패널(100A)이 구동되는 방법을 나타내는 개념도이다. 도 14c는 제P+2 프레임에 도 13의 표시 패널(100A)이 구동되는 방법을 나타내는 개념도이다. 도 14d는 제P+3 프레임에 도 13의 표시 패널(100A)이 구동되는 방법을 나타내는 개념도이다. 도 14e는 제P+4 프레임에 도 13의 표시 패널(100A)이 구동되는 방법을 나타내는 개념도이다. 도 14f는 제P+5 프레임에 도 13의 표시 패널(100A)이 구동되는 방법을 나타내는 개념도이다. 도 14g는 제P+6 프레임에 도 13의 표시 패널(100A)이 구동되는 방법을 나타내는 개념도이다.
본 실시예에 따른 표시 패널의 구동 방법 및 표시 장치는 표시 패널의 구조 및 게이트 구동부가 6 프레임을 주기로 6 라인 스킵 구동되는 것을 제외하면 도 1 내지 도 9의 표시 패널의 구동 방법 및 표시 장치와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략한다.
도 1 내지 도 14g를 참조하면, 상기 표시 패널(100A)은 매트릭스 형태로 배치되는 복수의 서브 픽셀들을 포함한다. 상기 표시 패널(100A)은 제1 색의 제1 서브 픽셀, 제2 색의 제2 서브 픽셀 및 제3 색의 제3 서브 픽셀을 포함할 수 있다. 예를 들어, 제1 색은 적색(R)일 수 있다. 예를 들어, 제2 색은 녹색(G)일 수 있다. 예를 들어, 제3 색은 청색(B)일 수 있다.
본 실시예에서, 상기 표시 패널(100A)은 행 방향을 따라 동일한 색의 서브 픽셀들이 배치되고, 열 방향을 따라 제1 색을 갖는 서브 픽셀(R), 제2 색을 갖는 서브 픽셀(G) 및 제3 색을 갖는 서브 픽셀(B)이 교번적으로 배치될 수 있다.
본 실시예에서, 상기 표시 패널(100A)은 6 라인 스킵 방식으로 구동된다. 상기 제P 프레임에 제1 그룹의 게이트 라인에 인가되는 게이트 신호가 비활성화되고, 제P+1 프레임에 제2 그룹의 게이트 라인에 인가되는 게이트 신호가 비활성화되며, 제P+2 프레임에 제3 그룹의 게이트 라인에 인가되는 게이트 신호가 비활성화된다. 제P+3 프레임에 제4 그룹의 게이트 라인에 인가되는 게이트 신호가 비활성화된다. 제P+4 프레임에 제5 그룹의 게이트 라인에 인가되는 게이트 신호가 비활성화된다. 제P+5 프레임에 제6 그룹의 게이트 라인에 인가되는 게이트 신호가 비활성화된다. 제P+6 프레임에는 제P 프레임과 마찬가지로 제1 그룹의 게이트 라인에 인가되는 게이트 신호가 비활성화된다.
예를 들어, 상기 제1 그룹의 게이트 라인은 6M-5 게이트 라인들일 수 있다. M은 자연수이다. 즉, 상기 제1 그룹의 게이트 라인은 제1 게이트 라인(GL1), 제7 게이트 라인(GL7)일 수 있다.
예를 들어, 상기 제2 그룹의 게이트 라인은 6M-4 게이트 라인들일 수 있다. 즉, 상기 제2 그룹의 게이트 라인은 제2 게이트 라인(GL2), 제8 게이트 라인(GL8)일 수 있다.
예를 들어, 상기 제3 그룹의 게이트 라인은 6M-3 게이트 라인들일 수 있다. 즉, 상기 제3 그룹의 게이트 라인은 제3 게이트 라인(GL2), 제9 게이트 라인(GL9)일 수 있다.
예를 들어, 상기 제4 그룹의 게이트 라인은 6M-2 게이트 라인들일 수 있다. 즉, 상기 제4 그룹의 게이트 라인은 제4 게이트 라인(GL4), 제10 게이트 라인(GL10)일 수 있다.
예를 들어, 상기 제5 그룹의 게이트 라인은 6M-1 게이트 라인들일 수 있다. 즉, 상기 제5 그룹의 게이트 라인은 제5 게이트 라인(GL5), 제11 게이트 라인(GL11)일 수 있다.
예를 들어, 상기 제6 그룹의 게이트 라인은 6M 게이트 라인들일 수 있다. 즉, 상기 제6 그룹의 게이트 라인은 제6 게이트 라인(GL6), 제12 게이트 라인(GL12)일 수 있다.
상기 제1 그룹의 게이트 라인의 개수는 상기 표시 패널(100A)의 전체 게이트 라인의 개수의 절반보다 작을 수 있다. 이와 마찬가지로, 상기 제2 그룹의 게이트 라인의 개수는 상기 표시 패널(100A)의 전체 게이트 라인의 개수의 절반보다 작을 수 있다. 이와 마찬가지로, 상기 제3 그룹의 게이트 라인의 개수는 상기 표시 패널(100A)의 전체 게이트 라인의 개수의 절반보다 작을 수 있다. 상기 제4 그룹의 게이트 라인의 개수는 상기 표시 패널(100A)의 전체 게이트 라인의 개수의 절반보다 작을 수 있다. 상기 제5 그룹의 게이트 라인의 개수는 상기 표시 패널(100A)의 전체 게이트 라인의 개수의 절반보다 작을 수 있다. 상기 제6 그룹의 게이트 라인의 개수는 상기 표시 패널(100A)의 전체 게이트 라인의 개수의 절반보다 작을 수 있다.
예를 들어, 상기 제1 그룹의 게이트 라인의 개수 내지 제6 그룹의 게이트 라인의 개수는 모두 같을 수 있다.
본 실시예에서, 상기 제1 그룹의 게이트 라인의 개수는 상기 표시 패널(100A)의 전체 게이트 라인의 개수의 1/6일 수 있다.
본 실시예는 클럭 신호를 이용하여 6 라인 스킵 구동될 수 있다. 도5a 내지 도 5d, 도 8a 내지 도 8d를 참조하여 설명한 바와 같이, 상기 제1 그룹의 게이트 라인에 인가되는 게이트 신호가 비활성화될 때, 상기 제1 그룹의 게이트 라인에 인가되는 게이트 신호가 출력되는 게이트 구동부의 제1 그룹의 스테이지가 비활성화되며, 상기 제1 그룹의 게이트 라인에 인가되는 게이트 신호를 생성하는 클럭 신호가 비활성화될 수 있다.
도 8a를 참조하여 설명한 바와 같이, 상기 제1 클럭 신호(CK1) 및 상기 제1 클럭 반전 신호(CKB1)가 비활성화되면, 상기 제2 클럭 신호(CK2), 상기 제2 클럭 반전 신호(CKB2), 상기 제3 클럭 신호(CK3), 상기 제3 클럭 반전 신호(CKB3), 제4 클럭 신호, 상기 제4 클럭 반전 신호, 제5 클럭 신호, 제5 클럭 반전 신호, 제6 클럭 신호 및 제6 클럭 반전 신호의 펄스 폭은 도 7의 일반 구동 시의 펄스 폭(TA)에 비해 증가할 수 있다. 상기 스캐닝이 필요한 게이트 라인의 개수가 전체의 5/6이 되었으므로, 상기 제2 클럭 신호(CK2), 상기 제2 클럭 반전 신호(CKB2), 상기 제3 클럭 신호(CK3), 상기 제3 클럭 반전 신호(CKB3), 제4 클럭 신호, 상기 제4 클럭 반전 신호, 제5 클럭 신호, 제5 클럭 반전 신호, 제6 클럭 신호 및 제6 클럭 반전 신호의 펄스 폭은 도 7의 일반 구동 시의 클럭 신호의 폭(TA)에 비해 6/5배 증가할 수 있다.
본 표시 패널에서 제P 프레임에서 비활성화되는 서브 픽셀은 모두 적색 픽셀이고, 제P+1 프레임에서 비활성화되는 서브 픽셀은 모두 녹색 픽셀이며, 제P+2 프레임에서 비활성화되는 서브 픽셀은 모두 청색 픽셀이므로, 색빠짐의 표시 오류가 시인될 수 있다.
도 12a 및 도 12b를 참조하여 설명한 게이트 라인 스킵 구동에서 게이트 라인이 스킵되기 직전 프레임에 오버 드라이빙 계조의 데이터 전압을 인가하는 방식은 본 실시예의 6 라인 스킵 구동에 적용될 수 있다. 따라서, 색빠짐의 표시 오류를 방지할 수 있다.
본 실시예에 따르면, 상기 프레임 단위로 일부 게이트 라인에 인가되는 게이트 신호를 비활성화하여 1 수평 주기 동안 게이트 충전 시간을 증가시킬 수 있다. 이에 따라, 서브 픽셀에 인가되는 데이터 전압의 충전율을 향상시켜 표시 품질을 향상시킬 수 있다.
또한, 게이트 라인이 스킵되는 이전 프레임에서 상기 게이트 라인에 연결되는 서브 픽셀에 타겟 계조(GT)보다 큰 오버 드라이빙 계조(GO)를 인가하여 데이터 전압의 방전으로 인해 표시 품질이 감소하는 문제를 방지할 수 있다.
도 15a는 제P 프레임에 본 발명의 일 실시예에 따른 표시 패널(100A)이 구동되는 방법을 나타내는 개념도이다. 도 15b는 제P+1 프레임에 도 15a의 표시 패널(100A)이 구동되는 방법을 나타내는 개념도이다. 도 15c는 제P+2 프레임에 도 15a의 표시 패널(100A)이 구동되는 방법을 나타내는 개념도이다. 도 15d는 제P+3 프레임에 도 15a의 표시 패널(100A)이 구동되는 방법을 나타내는 개념도이다.
본 실시예에 따른 표시 패널의 구동 방법 및 표시 장치는 표시 패널의 구조 및 게이트 구동부가 3 프레임을 주기로 2 라인씩 묶음으로 스킵 구동되는 것을 제외하면 도 13 내지 도 14g의 표시 패널의 구동 방법 및 표시 장치와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략한다.
도 1 내지 도 15d를 참조하면, 상기 표시 패널(100A)은 매트릭스 형태로 배치되는 복수의 서브 픽셀들을 포함한다. 상기 표시 패널(100A)은 제1 색의 제1 서브 픽셀, 제2 색의 제2 서브 픽셀 및 제3 색의 제3 서브 픽셀을 포함할 수 있다. 예를 들어, 제1 색은 적색(R)일 수 있다. 예를 들어, 제2 색은 녹색(G)일 수 있다. 예를 들어, 제3 색은 청색(B)일 수 있다.
본 실시예에서, 상기 표시 패널(100A)은 행 방향을 따라 동일한 색의 서브 픽셀들이 배치되고, 열 방향을 따라 제1 색을 갖는 서브 픽셀(R), 제2 색을 갖는 서브 픽셀(G) 및 제3 색을 갖는 서브 픽셀(B)이 교번적으로 배치될 수 있다.
본 실시예에서, 상기 표시 패널(100A)은 2 라인이 쌍을 이뤄 6 라인 스킵 방식으로 구동된다. 상기 제P 프레임에 제1 그룹의 게이트 라인에 인가되는 게이트 신호가 비활성화되고, 제P+1 프레임에 제2 그룹의 게이트 라인에 인가되는 게이트 신호가 비활성화되며, 제P+2 프레임에 제3 그룹의 게이트 라인에 인가되는 게이트 신호가 비활성화된다. 제P+3 프레임에는 제P 프레임과 마찬가지로 제1 그룹의 게이트 라인에 인가되는 게이트 신호가 비활성화된다.
본 실시예에서, 상기 제1 그룹의 게이트 라인은 6M-5의 서브 픽셀 행에 연결되는 게이트 라인 및 6M-4 서브 픽셀 행에 연결되는 게이트 라인을 포함할 수 있다. 즉, 상기 제1 그룹의 게이트 라인은 제1 게이트 라인(GL1), 제2 게이트 라인(GL2), 제7 게이트 라인(GL7), 제8 게이트 라인(GL8)일 수 있다.
예를 들어, 상기 제2 그룹의 게이트 라인은 6M-3의 서브 픽셀 행에 연결되는 게이트 라인 및 6M-2 서브 픽셀 행에 연결되는 게이트 라인을 포함할 수 있다. 즉, 상기 제2 그룹의 게이트 라인은 제3 게이트 라인(GL3), 제4 게이트 라인(GL4), 제9 게이트 라인(GL9), 제10 게이트 라인(GL10)일 수 있다.
예를 들어, 상기 제3 그룹의 게이트 라인은 6M-1의 서브 픽셀 행에 연결되는 게이트 라인 및 6M 서브 픽셀 행에 연결되는 게이트 라인을 포함 할 수 있다. 즉, 상기 제3 그룹의 게이트 라인은 제5 게이트 라인(GL5), 제6 게이트 라인(GL6), 제11 게이트 라인(GL11), 제12 게이트 라인(GL12)일 수 있다.
상기 제1 그룹의 게이트 라인의 개수는 상기 표시 패널(100A)의 전체 게이트 라인의 개수의 절반보다 작을 수 있다. 이와 마찬가지로, 상기 제2 그룹의 게이트 라인의 개수는 상기 표시 패널(100A)의 전체 게이트 라인의 개수의 절반보다 작을 수 있다. 이와 마찬가지로, 상기 제3 그룹의 게이트 라인의 개수는 상기 표시 패널(100A)의 전체 게이트 라인의 개수의 절반보다 작을 수 있다. 상기 제4 그룹의 게이트 라인의 개수는 상기 표시 패널(100A)의 전체 게이트 라인의 개수의 절반보다 작을 수 있다. 상기 제5 그룹의 게이트 라인의 개수는 상기 표시 패널(100A)의 전체 게이트 라인의 개수의 절반보다 작을 수 있다. 상기 제6 그룹의 게이트 라인의 개수는 상기 표시 패널(100A)의 전체 게이트 라인의 개수의 절반보다 작을 수 있다.
예를 들어, 상기 제1 그룹의 게이트 라인의 개수 내지 제3 그룹의 게이트 라인의 개수는 모두 같을 수 있다.
본 실시예에서, 상기 제1 그룹의 게이트 라인의 개수는 상기 표시 패널(100A)의 전체 게이트 라인의 개수의 1/3일 수 있다.
본 표시 패널에서 제P 프레임에서 비활성화되는 서브 픽셀은 모두 적색, 녹색 픽셀이고, 제P+1 프레임에서 비활성화되는 서브 픽셀은 모두 청색, 적색 픽셀이며, 제P+2 프레임에서 비활성화되는 서브 픽셀은 모두 녹색, 청색 픽셀이므로, 색빠짐의 표시 오류가 시인될 수 있다.
도 12a 및 도 12b를 참조하여 설명한 게이트 라인 스킵 구동에서 게이트 라인이 스킵되기 직전 프레임에 오버 드라이빙 계조의 데이터 전압을 인가하는 방식은 본 실시예의 2 라인 묶음 스킵 구동에 적용될 수 있다. 따라서, 색빠짐의 표시 오류를 방지할 수 있다.
본 실시예에 따르면, 상기 프레임 단위로 일부 게이트 라인에 인가되는 게이트 신호를 비활성화하여 1 수평 주기 동안 게이트 충전 시간을 증가시킬 수 있다. 이에 따라, 서브 픽셀에 인가되는 데이터 전압의 충전율을 향상시켜 표시 품질을 향상시킬 수 있다.
또한, 게이트 라인이 스킵되는 이전 프레임에서 상기 게이트 라인에 연결되는 서브 픽셀에 타겟 계조(GT)보다 큰 오버 드라이빙 계조(GO)를 인가하여 데이터 전압의 방전으로 인해 표시 품질이 감소하는 문제를 방지할 수 있다.
이상에서 설명한 본 발명에 따른 표시 패널의 구동 방법 및 표시 장치에 따르면, 서브 픽셀에 인가되는 데이터 전압의 충전율을 향상시켜 표시 품질을 향상시킬 수 있다.
이상 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 표시패널 100A: 표시 패널
200: 타이밍 컨트롤러 220: 영상 보정부
240: 모드 판단부 260: 신호 생성부
300: 게이트 구동부 310: 풀업 제어부
320: 충전부 330: 풀업부
340: 캐리부 350: 인버팅부
361: 제1 풀다운부 362: 제2 풀다운부
370: 캐리 안정부 381: 제1 홀딩부
382: 제2 홀딩부 383: 제3 홀딩부
400: 감마 기준 전압 생성부 500: 데이터 구동부

Claims (25)

  1. 복수의 게이트 라인들, 복수의 데이터 라인들 및 상기 게이트 라인들 및 상기 데이터 라인들과 연결되는 복수의 픽셀들을 포함하는 표시 패널;
    상기 게이트 라인들에 게이트 신호들을 출력하고, 제P 프레임에 적어도 하나 이상의 게이트 신호를 비활성화하는 게이트 구동부;
    상기 데이터 라인들에 데이터 전압들을 출력하는 데이터 구동부를 포함하고,
    P는 자연수인 것을 특징으로 하는 표시 장치.
  2. 제1항에 있어서, 상기 제P 프레임에 상기 게이트 신호가 비활성화된 게이트 라인에 연결되는 서브 픽셀 행의 각 서브 픽셀에,
    제P-1 프레임에 타겟 계조보다 큰 오버 드라이빙 계조를 갖는 데이터 전압을 인가하는 것을 특징으로 하는 표시 장치.
  3. 제1항에 있어서, 상기 게이트 구동부는 복수의 스테이지들을 포함하고,
    상기 스테이지들은 적어도 하나 이상의 클럭 배선과 연결되며,
    상기 게이트 신호가 비활성화된 게이트 라인과 연결되는 상기 스테이지에 입력되는 클럭 신호는 비활성화되는 것을 특징으로 하는 표시 장치.
  4. 제1항에 있어서, 상기 제P 프레임에 비활성화된 게이트 신호는 제P+K 프레임에 활성화되고,
    상기 제P+K 프레임에는 상기 제P 프레임에 활성화된 게이트 신호 중 적어도 하나가 비활성화되며,
    K는 자연수인 것을 특징으로 하는 표시 장치.
  5. 제1항에 있어서, 상기 제P 프레임에 상기 게이트 신호가 비활성화된 게이트 라인의 개수는 상기 표시 패널의 전체 게이트 라인의 개수의 절반보다 작은 것을 특징으로 하는 표시 장치.
  6. 제1항에 있어서, 상기 게이트 구동부는
    상기 제P 프레임에 제1 그룹의 게이트 라인에 인가되는 게이트 신호를 비활성화하고,
    제P+1 프레임에 제2 그룹의 게이트 라인에 인가되는 게이트 신호를 비활성화하며,
    제P+2 프레임에 제3 그룹의 게이트 라인에 인가되는 게이트 신호를 비활성화하는 것을 특징으로 표시 장치.
  7. 제6항에 있어서, 상기 제P 프레임에 상기 제1 그룹의 게이트 라인에 인가되는 게이트 신호를 생성하는 제1 클럭 신호를 비활성화하고, 상기 제P+1 프레임에 상기 제2 그룹의 게이트 라인에 인가되는 게이트 신호를 생성하는 제2 클럭 신호를 비활성화하며, 상기 제P+2 프레임에 상기 제3 그룹의 게이트 라인에 인가되는 게이트 신호를 생성하는 제3 클럭 신호를 비활성화하는 타이밍 컨트롤러를 더 포함하는 것을 특징으로 하는 표시 장치.
  8. 제6항에 있어서, 상기 표시 패널에서 행 방향을 따라 제1 색을 갖는 서브 픽셀, 제2 색을 갖는 서브 픽셀 및 제3 색을 갖는 서브 픽셀이 교번적으로 배치되고, 열 방향을 따라 동일한 색의 서브 픽셀들이 배치되는 것을 특징으로 하는 표시 장치.
  9. 제8항에 있어서, 상기 제1 그룹의 게이트 라인은 3M-2의 서브 픽셀 행에 연결되고,
    상기 제2 그룹의 게이트 라인은 3M-1의 서브 픽셀 행에 연결되며,
    상기 제3 그룹의 게이트 라인은 3M의 서브 픽셀 행에 연결되고,
    M은 자연수인 것을 특징으로 하는 표시 장치.
  10. 제8항에 있어서, 상기 게이트 구동부는
    제P+3 프레임에 제4 그룹의 게이트 라인에 인가되는 게이트 신호를 비활성화하며,
    상기 제1 그룹의 게이트 라인은 4M-3의 서브 픽셀 행에 연결되고,
    상기 제2 그룹의 게이트 라인은 4M-2의 서브 픽셀 행에 연결되며,
    상기 제3 그룹의 게이트 라인은 4M-1의 서브 픽셀 행에 연결되고,
    상기 제4 그룹의 게이트 라인은 4M의 서브 픽셀 행에 연결되며,
    M은 자연수인 것을 특징으로 하는 표시 장치.
  11. 제6항에 있어서, 상기 표시 패널에서 행 방향을 따라 동일한 색의 서브 픽셀들이 배치되고, 열 방향을 따라 제1 색을 갖는 서브 픽셀, 제2 색을 갖는 서브 픽셀 및 제3 색을 갖는 서브 픽셀이 교번적으로 배치되는 것을 특징으로 하는 표시 장치.
  12. 제11항에 있어서, 상기 게이트 구동부는
    제P+3 프레임에 제4 그룹의 게이트 라인에 인가되는 게이트 신호를 비활성화하고, 제P+4 프레임에 제5 그룹의 게이트 라인에 인가되는 게이트 신호를 비활성화하며, 제P+5 프레임에 제6 그룹의 게이트 라인에 인가되는 게이트 신호를 비활성화하고,
    상기 제1 그룹의 게이트 라인은 6M-5의 서브 픽셀 행에 연결되고,
    상기 제2 그룹의 게이트 라인은 6M-4의 서브 픽셀 행에 연결되며,
    상기 제3 그룹의 게이트 라인은 6M-3의 서브 픽셀 행에 연결되고,
    상기 제4 그룹의 게이트 라인은 6M-2의 서브 픽셀 행에 연결되며,
    상기 제5 그룹의 게이트 라인은 6M-1의 서브 픽셀 행에 연결되고,
    상기 제6 그룹의 게이트 라인은 6M의 서브 픽셀 행에 연결되며,
    M은 자연수인 것을 특징으로 하는 표시 장치.
  13. 제11항에 있어서, 상기 제1 그룹의 게이트 라인은 6M-5의 서브 픽셀 행에 연결되는 게이트 라인 및 6M-4 서브 픽셀 행에 연결되는 게이트 라인을 포함하고,
    상기 제2 그룹의 게이트 라인은 6M-3의 서브 픽셀 행에 연결되는 게이트 라인 및 6M-2 서브 픽셀 행에 연결되는 게이트 라인을 포함하며,
    상기 제3 그룹의 게이트 라인은 6M-1의 서브 픽셀 행에 연결되는 게이트 라인 및 6M 서브 픽셀 행에 연결되는 게이트 라인을 포함하고,
    M은 자연수인 것을 특징으로 하는 표시 장치.
  14. 제6항에 있어서, 상기 데이터 구동부는
    제P-1 프레임에 상기 제1 그룹의 게이트 라인에 연결되는 서브 픽셀 행의 각 서브 픽셀에 타겟 계조보다 큰 오버 드라이빙 계조를 갖는 데이터 전압을 인가하고,
    상기 제P 프레임에 상기 제2 그룹의 게이트 라인에 연결되는 서브 픽셀 행의 각 서브 픽셀에 타겟 계조보다 큰 오버 드라이빙 계조를 갖는 데이터 전압을 인가하며,
    상기 제P+1 프레임에 상기 제3 그룹의 게이트 라인에 연결되는 서브 픽셀 행의 각 서브 픽셀에 타겟 계조보다 큰 오버 드라이빙 계조를 갖는 데이터 전압을 인가하는 것을 특징으로 하는 표시 장치.
  15. 제6항에 있어서, 입력 영상 데이터를 기초로 상기 게이트 구동부의 구동 모드를 결정하는 타이밍 컨트롤러를 더 포함하고,
    상기 구동 모드가 제1 모드일 때, 상기 게이트 구동부는 상기 제P 프레임에 모든 게이트 라인에 인가되는 게이트 신호를 활성화하고, 상기 제P+1 프레임에 모든 게이트 라인에 인가되는 게이트 신호를 활성화하며, 상기 제P+2 프레임에 모든 게이트 라인에 인가되는 게이트 신호를 활성화하고,
    상기 구동 모드가 제2 모드일 때, 상기 게이트 구동부는 상기 제P 프레임에 상기 제1 그룹의 게이트 라인에 인가되는 게이트 신호를 비활성화하고, 상기 제P+1 프레임에 상기 제2 그룹의 게이트 라인에 인가되는 게이트 신호를 비활성화하며, 상기 제P+2 프레임에 상기 제3 그룹의 게이트 라인에 인가되는 게이트 신호를 비활성화하는 것을 특징으로 하는 표시 장치.
  16. 제15항에 있어서, 상기 타이밍 컨트롤러는 이전 프레임의 입력 영상 데이터와 현재 프레임의 입력 영상 데이터의 차이가 큰 경우, 상기 구동 모드를 상기 제1 모드로 결정하고,
    상기 타이밍 컨트롤러는 상기 이전 프레임의 입력 영상 데이터와 상기 현재 프레임의 입력 영상 데이터의 차이가 작은 경우, 상기 구동 모드를 상기 제2 모드로 결정하는 것을 특징으로 하는 표시 장치.
  17. 제15항에 있어서, 상기 제2 모드에서 상기 게이트 신호의 펄스의 폭은 상기 제1 모드에서 상기 게이트 신호의 펄스의 폭보다 큰 것을 특징으로 하는 표시 장치.
  18. 제17항에 있어서, 상기 제1 그룹의 게이트 라인의 개수가 상기 표시 패널의 전체 게이트 라인의 개수의 1/3일 때, 상기 제2 모드에서 상기 게이트 신호의 펄스의 폭은 상기 제1 모드에서 상기 게이트 신호의 펄스의 폭의 3/2배인 것을 특징으로 하는 표시 장치.
  19. 제17항에 있어서, 상기 제1 그룹의 게이트 라인의 개수가 상기 표시 패널의 전체 게이트 라인의 개수의 1/4일 때, 상기 제2 모드에서 상기 게이트 신호의 펄스의 폭은 상기 제1 모드에서 상기 게이트 신호의 펄스의 폭의 4/3배인 것을 특징으로 하는 표시 장치.
  20. 제P 프레임에 적어도 하나 이상의 게이트 신호를 비활성화하는 단계;
    게이트 라인들에 활성화된 게이트 신호들을 인가하는 단계;
    데이터 라인들에 데이터 전압들을 인가하는 단계; 및
    상기 게이트 신호들 및 상기 데이터 전압들을 기초로 영상을 표시하는 단계를 포함하고,
    P는 자연수인 것을 특징으로 하는 표시 패널의 구동 방법.
  21. 제20항에 있어서, 상기 데이터 전압들을 인가하는 단계는,
    상기 제P 프레임에 상기 게이트 신호가 비활성화된 게이트 라인에 연결되는 서브 픽셀 행의 각 서브 픽셀에,
    제P-1 프레임에 타겟 계조보다 큰 오버 드라이빙 계조를 갖는 데이터 전압을 인가하는 것을 특징으로 하는 표시 패널의 구동 방법.
  22. 제20항에 있어서,
    상기 게이트 신호가 비활성화된 게이트 라인과 연결되는 스테이지에 입력되는 클럭 신호를 비활성화하는 단계를 더 포함하는 것을 특징으로 하는 표시 패널의 구동 방법.
  23. 제20항에 있어서, 상기 제P 프레임에 비활성화된 게이트 신호를 제P+K 프레임에 활성화되고,
    상기 제P+K 프레임에는 상기 제P 프레임에 활성화된 게이트 신호 중 적어도 하나가 비활성화되며,
    K는 자연수인 것을 특징으로 하는 표시 패널의 구동 방법.
  24. 제20항에 있어서, 상기 제P 프레임에 상기 게이트 신호가 비활성화된 게이트 라인의 개수는 상기 표시 패널의 전체 게이트 라인의 개수의 절반보다 작은 것을 특징으로 하는 표시 패널의 구동 방법.
  25. 제20항에 있어서, 상기 제P 프레임에 제1 그룹의 게이트 라인에 인가되는 게이트 신호가 비활성화되고,
    제P+1 프레임에 제2 그룹의 게이트 라인에 인가되는 게이트 신호를 비활성화하는 단계; 및
    제P+2 프레임에 제3 그룹의 게이트 라인에 인가되는 게이트 신호를 비활성화하는 단계를 더 포함하는 것을 특징으로 하는 표시 패널의 구동 방법.
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