KR20180000656A - 메모리 장치 - Google Patents

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KR20180000656A KR1020160097148A KR20160097148A KR20180000656A KR 20180000656 A KR20180000656 A KR 20180000656A KR 1020160097148 A KR1020160097148 A KR 1020160097148A KR 20160097148 A KR20160097148 A KR 20160097148A KR 20180000656 A KR20180000656 A KR 20180000656A
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Abstract

본 발명의 실시 형태에 따른 메모리 장치는, 기판의 상면에 적층되는 복수의 게이트 전극층, 상기 복수의 게이트 전극층을 관통하는 복수의 채널층, 상기 복수의 채널층과 상기 복수의 게이트 전극층 사이에 마련되는 게이트 절연층, 및 상기 복수의 게이트 전극층에 인접하고 상기 기판의 상면에 평행한 제1 방향을 따라 교대로 배치되며, 상기 기판의 상면에 수직한 방향에서 서로 다른 높이를 갖는 제1 및 제2 영역을 포함하는 공통 소스 라인을 포함한다.

Description

메모리 장치{MEMORY DEVICE}
본 발명은 메모리 장치에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 메모리 소자의 집적도를 증가시킬 필요가 있다. 반도체 메모리 소자의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 메모리 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 채널 영역의 크기를 줄여 집적도를 높일 수 있는 메모리 장치를 제공하고자 하는 데에 있다.
본 발명의 일 실시 형태에 따른 메모리 장치는, 기판의 상면에 적층되는 복수의 게이트 전극층, 상기 복수의 게이트 전극층을 관통하는 복수의 채널층, 상기 복수의 채널층과 상기 복수의 게이트 전극층 사이에 마련되는 게이트 절연층, 및 상기 기판의 상면에 평행한 제1 방향을 따라 교대로 배치되며, 상기 기판의 상면에 수직하는 방향에서 서로 다른 높이를 갖는 제1 및 제2 영역을 포함하고 상기 복수의 게이트 전극층에 인접한 공통 소스 라인을 포함하고, 상기 게이트 절연층은, 상기 복수의 채널층 각각을 둘러싸는 복수의 수직 영역, 및 상기 기판의 상면에 평행하게 연장되고, 상기 복수의 게이트 전극층 아래에 배치되는 수평 영역을 포함한다.
본 발명의 일 실시 형태에 따른 메모리 장치는, 기판의 상면에 적층되는 복수의 게이트 전극층과 복수의 절연층을 각각 갖는 복수의 게이트 구조체, 상기 기판의 상면에 수직하는 방향으로 연장되며, 상기 복수의 게이트 구조체를 관통하는 복수의 채널층, 상기 각 게이트 구조체의 상기 복수의 채널층의 외측에 각각 배치되는 복수의 수직 영역과, 상기 수직 영역으로부터 연장되어 상기 각 게이트 구조체의 하부에 배치되는 수평 영역을 갖는 전하 저장층, 및 상기 전하 저장층의 하부에서 상기 복수의 채널층을 서로 연결하며, 상기 기판과 접촉하는 수평 채널층을 포함한다.
본 발명의 일 실시 형태에 따른 메모리 장치는, 상기 기판의 상면에 배치되는 복수의 게이트 전극층을 각각 포함하는 복수의 게이트 구조체, 상기 기판의 상면에 수직하는 방향으로 연장되어 상기 각 게이트 구조체의 상기 복수의 게이트 전극층을 관통하며, 상기 복수의 게이트 전극층의 하부에 배치되는 수평 채널층에 의해 상기 기판과 연결되는 복수의 채널층, 상기 복수의 채널층과 상기 복수의 게이트 전극층 사이 및 상기 수평 채널층의 상면에 배치되는 전하 저장층, 및 상기 복수의 게이트 구조체 사이에 배치되고 상기 기판의 상면에 평행한 제1 방향을 따라 연장되는 공통 소스 라인을 포함하고, 상기 기판은 상기 수평 채널층 하부에 배치되는 제1 불순물 영역, 및 상기 공통 소스 라인과 상기 수평 채널층 사이에 배치되는 제2 불순물 영역을 포함하고, 상기 제1 및 제2 불순물 영역은 탄소(carbon)를 포함한다.
본 발명의 기술적 사상에 따른 메모리 장치에 따르면, 복수의 채널층과 기판 사이에 형성되는 에피택시층 없이 기판과 채널층을 바로 연결하고, 복수의 채널층을 기판 내에서 서로 연결함으로써 채널층의 직경을 줄일 수 있다. 따라서, 제조 공정에서 발생할 수 있는 기판과 채널의 오픈(open) 불량을 방지함과 동시에, 메모리 장치의 집적도를 개선할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 블록 다이어그램이다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치의 메모리 셀 어레이를 나타내는 회로도이다.
도 3은 본 발명의 실시예에 따른 메모리 장치를 대략적으로 나타낸 평면도이다.
도 4 및 도 5는 도 3에 도시한 메모리 장치의 일부 영역을 나타낸 사시도이다.
도 6은 도 4의 A 영역을 확대 도시한 도이다.
도 7은 도 3에 도시한 메모리 장치를 Ⅰ-Ⅰ' 방향에서 바라본 단면도이다.
도 8은 도 3에 도시한 메모리 장치를 Ⅱ-Ⅱ' 방향에서 바라본 단면도이다.
도 9는 도 3에 도시한 메모리 장치를 Ⅰ-Ⅰ' 방향에서 바라본 단면도이다.
도 10은 도 3에 도시한 메모리 장치를 Ⅱ-Ⅱ' 방향에서 바라본 단면도이다.
도 11은 본 발명의 실시예에 따른 메모리 장치를 나타낸 사시도이다.
도 12 내지 도 59는 본 발명의 실시예에 따른 메모리 장치의 제조 방법을 설명하기 위해 제공되는 도이다.
도 60은 본 발명의 실시예에 따른 메모리 장치를 포함하는 전자 기기를 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1을 참조하면, 본 발명의 실시 형태에 따른 메모리 장치(1)는 메모리 셀 어레이(2), 로우 디코더(3) 및 코어 로직 회로(6)를 포함할 수 있다. 코어 로직 회로(6)는 읽기/쓰기(read/write) 회로(4) 및 제어 회로(5)를 포함할 수 있다.
메모리 셀 어레이(2)는 복수의 행과 열을 따라 배열된 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(2)에 포함되는 복수의 메모리 셀들은, 워드 라인(Word Line, WL), 공통 소스 라인(Common Source Line, CSL), 스트링 선택 라인(String Select Line, SSL), 접지 선택 라인(Ground Select Line, GSL) 등을 통해 로우 디코더(3)와 연결될 수 있으며, 비트 라인(Bit Line, BL)을 통해 읽기/쓰기 회로(4)와 연결될 수 있다. 일 실시예에서, 동일한 행을 따라 배열되는 복수의 메모리 셀은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 복수의 메모리 셀은 동일한 비트 라인(BL)에 연결될 수 있다.
메모리 셀 어레이(2)에 포함되는 복수의 메모리 셀은 복수의 메모리 블록으로 구분될 수 있다. 각 메모리 블록은 복수의 워드 라인(WL), 복수의 스트링 선택 라인(SSL), 복수의 접지 선택 라인(GSL), 복수의 비트 라인(BL)과 적어도 하나의 공통 소스 라인(CSL)을 포함할 수 있다.
로우 디코더(3)는 외부로부터 어드레스 정보(ADDR)를 수신하고, 수신한 어드레스 정보(ADDR)를 디코딩하여 메모리 셀 어레이(2)에 연결된 워드 라인(WL), 공통 소스 라인(CSL), 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL) 중 적어도 일부에 공급되는 전압을 결정할 수 있다.
읽기/쓰기 회로(4)는 제어 회로(5)로부터 수신하는 명령에 따라 메모리 셀 어레이(2)에 연결되는 비트 라인(BL) 중 적어도 일부를 선택할 수 있다. 읽기/쓰기 회로(4)는 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 저장된 데이터를 읽어오거나, 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 데이터를 기입할 수 있다. 읽기/쓰기 회로(4)는 상기와 같은 동작을 수행하기 위해, 페이지 버퍼, 입/출력 버퍼, 데이터 래치 등과 같은 회로를 포함할 수 있다.
제어 회로(5)는 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 로우 디코더(33) 및 읽기/쓰기 회로(4)의 동작을 제어할 수 있다. 메모리 셀 어레이(2)에 저장된 데이터를 읽어오는 경우, 제어 회로(5)는 읽어오고자 하는 데이터가 저장된 워드 라인(WL)에 읽기 동작을 위한 전압을 공급하도록 로우 디코더(3)의 동작을 제어할 수 있다. 읽기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(5)는 읽기/쓰기 회로(4)가 읽기 동작을 위한 전압이 공급된 워드 라인(WL)과 연결된 메모리 셀에 저장된 데이터를 읽어오도록 제어할 수 있다.
한편, 메모리 셀 어레이(2)에 데이터를 쓰는 경우, 제어 회로(5)는 데이터를 쓰고자 하는 워드 라인(WL)에 쓰기 동작을 위한 전압을 공급하도록 로우 디코더(3)의 동작을 제어할 수 있다. 쓰기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(5)는 쓰기 동작을 위한 전압이 공급된 워드 라인(WL)에 연결된 메모리 셀에 데이터를 기록하도록 읽기/쓰기 회로(4)를 제어할 수 있다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치의 메모리 셀 어레이를 나타내는 등가 회로도이다. 본 발명의 일 실시예에 따른 반도체 소자는 수직형(vertical) 낸드(NAND) 플래시 소자일 수 있다.
도 2를 참조하면, 메모리 셀 어레이는, 서로 직렬로 연결되는 n 개의 메모리 셀(MC1~MCn), 메모리 셀(MC1~MCn)의 양단에 직렬로 연결되는 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)를 포함하는 복수의 메모리 셀 스트링(S)을 포함할 수 있다. 서로 직렬로 연결되는 n 개의 메모리 셀(MC1~MCn)은 메모리 셀(MC1~MCn)을 선택하기 위한 n 개의 워드 라인(WL1~WLn)에 각각 연결될 수 있다. 한편, 접지 선택 트랜지스터(GST)와 제1 메모리 셀(MC1) 사이 및 스트링 선택 트랜지스터(SST)와 제n 메모리 셀(MCn) 사이에는 더미 셀이 더 배치될 수도 있다.
접지 선택 트랜지스터(GST)의 게이트 단자는 접지 선택 라인(GSL)과 연결되고, 소스 단자는 공통 소스 라인(CSL)에 연결될 수 있다. 한편, 스트링 선택 트랜지스터(SST)의 게이트 단자는 스트링 선택 라인(SSL)에 연결되고, 소스 단자는 메모리 셀(MCn)의 드레인 단자에 연결될 수 있다. 도 2에서는 서로 직렬로 연결되는 n 개의 메모리 셀(MC1~MCn)에 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST)가 하나씩 연결되는 구조를 도시하였으나, 이와 달리 복수의 접지 선택 트랜지스터(GST) 또는 복수의 스트링 선택 트랜지스터(SST)가 연결될 수도 있다.
스트링 선택 트랜지스터(SST)의 드레인 단자는 복수의 비트 라인(BL1~BLm)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)의 게이트 단자에 스트링 선택 라인(SSL)을 통해 신호가 인가되면, 비트 라인(BL1~BLm)을 통해 인가되는 신호가 서로 직렬로 연결된 n 개의 메모리 셀(MC1~MCn)에 전달됨으로써 데이터 읽기, 쓰기 동작이 실행될 수 있다. 또한, 기판에 형성된 웰 영역을 통해 소정의 소거 전압을 인가함으로써, 메모리 셀(MC1~MCn)에 기록된 데이터를 지우는 소거 동작이 실행될 수 있다.
한편, 도 2를 참조하면, 본 발명의 실시예에 따른 메모리 장치는 적어도 하나의 더미 스트링(DS)을 포함할 수 있다. 더미 스트링(DS)은 비트 라인(BL1-BLm)과 전기적으로 분리되는 더미 채널을 포함하는 스트링일 수 있다.
도 3은 본 발명의 실시예에 따른 메모리 장치를 대략적으로 나타낸 평면도이다.
우선 도 3을 참조하면, 본 발명의 실시예에 따른 메모리 장치(100)는 평면 상에서 서로 분리되어 배치되는 복수의 채널 구조체(CH) 및 더미 채널 구조체(DCH)를 포함할 수 있다. 더미 채널 구조체(DCH)는 채널 구조체(CH)와 달리 비트 라인(BIT LINE)과 전기적으로 연결되지 않을 수 있다. 복수의 채널 구조체(CH)와 더미 채널 구조체(DCH)는 기판의 상면(X-Y 평면)에 수직하는 방향(Z축 방향)을 따라 연장되어 복수의 게이트 전극층 및 그 위에 배치되는 층간 절연층(170) 등을 관통할 수 있다.
복수의 게이트 전극층은 공통 소스 라인(150)에 의해 복수의 영역으로 분할될 수 있다. 공통 소스 라인(150)의 측면에는 스페이서(109)가 마련되어 공통 소스 라인(150)을 복수의 게이트 전극층과 분리할 수 있다. 공통 소스 라인(150) 사이에는 분리 절연층(155)이 마련될 수 있으며, 일 실시예에서 분리 절연층(155)은 복수의 게이트 전극층 중 적어도 하나를 분할할 수 있다. 복수의 더미 채널 구조체(DCH)는, 분리 절연층(155)을 관통할 수 있다.
공통 소스 라인(150)은 기판의 상면(X-Y 평면)에 수직하는 방향(Z축 방향) 및 제1 방향(X축 방향)을 따라 연장될 수 있다. 공통 소스 라인(150)은 그 하부에서, 기판에 마련되는 소스 영역과 연결될 수 있다. 본 발명의 실시예에서는, 기판의 적어도 일부 영역에 복수의 지지 영역(105)이 마련될 수 있으며, 상기 복수의 지지 영역(105)에 의해 공통 소스 라인(150)이 서로 다른 높이를 갖는 복수의 영역을 포함할 수 있다. 이하, 도 4를 참조하여 설명하기로 한다.
도 4 및 도 5는 도 3에 도시한 메모리 장치의 일부 영역을 나타낸 사시도이다.
도 4 및 도 5를 참조하면, 본 발명의 실시예에 따른 메모리 장치(100)는 기판(101), 기판(101)의 상면(X-Y 평면) 상에 적층되는 복수의 게이트 전극층(131-138: 130)과 복수의 절연층(141-149: 140) 및 복수의 게이트 전극층(130)을 관통하는 복수의 채널층(110) 등을 포함할 수 있다. 복수의 게이트 전극층(130)과 복수의 채널층(110) 사이에는 게이트 절연층(160)이 마련될 수 있다.
게이트 절연층(160)은 게이트 전극층(130)으로부터 채널층(110)에 가까워지는 방향을 따라 순차로 배치되는 블록킹층(162), 전하 저장층(164), 및 터널링층(166) 등을 포함할 수 있다. 게이트 절연층(160)은 블록킹층(162)과 게이트 전극층(130) 사이의 추가 블록킹층(168)을 더 포함할 수 있다. 일부 실시예에서, 추가 블록킹층(168)은 생략될 수도 있다. 복수의 게이트 전극층(130)과 복수의 채널층(110) 및 게이트 절연층(160)은 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC1-MCn), 및 스트링 선택 트랜지스터(SST) 등을 제공할 수 있다. 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST)의 개수는 도 4 및 도 5에 도시된 바와 다르게 변경될 수 있으며, 메모리 셀(MC1-MCn)과 다른 구조를 가질 수 있다.
복수의 채널층(110) 각각은 복수의 채널 구조체(CH) 또는 더미 채널 구조체(DCH) 내에 배치될 수 있다. 복수의 채널 구조체(CH)와 복수의 더미 채널 구조체(DCH)는 서로 유사한 구조를 가질 수 있다. 일 실시예에서, 채널 구조체 및 더미 채널 구조체(CH, DCH)는 채널층(110), 채널층(110) 내부 공간에 마련되는 매립 절연층(115), 채널층(110)의 외측면에 배치되는 게이트 절연층(160), 및 채널층(110) 상부에 마련되는 드레인 영역(113) 등을 포함할 수 있다.
도 4 및 도 5에 도시한 실시예에서는 채널층(110)이 내부에 공간을 갖는 원통(cylinder) 형상을 갖는 것으로 나타내었으나, 이와 달리 채널층(110) 내부에 공간이 존재하지 않을 수도 있다. 이 경우, 매립 절연층(115)은 생략될 수 있다. 한편, 도 4 및 도 5에 도시한 실시예에서는 블록킹층(162), 전하 저장층(164)과 터널링층(166)이 채널층(110)의 외측면을 둘러싸고, 추가 블록킹층(168)은 복수의 게이트 전극층(130) 각각을 둘러싸도록 도시하였으나, 이와 달리 추가 블록킹층(168)이 생략되어 게이트 절연층(160)이 채널층(110)의 외측면을 둘러싸도록 형성될 수도 있다. 매립 절연층(115)은 게이트 절연층(160) 및 복수의 채널층(110)에 비해, 기판(101) 내로 더 깊이 신장될 수 있다.
공통 소스 라인(150)은 기판(101)의 상면(X-Y 평면)에 수직하는 방향(Z축 방향) 및 기판(101)의 상면(X-Y 평면)에 평행하는 제1 방향(X축 방향)을 따라 연장될 수 있다. 공통 소스 라인(150)은 그 하부에 마련된 소스 영역(108)과 연결될 수 있다. 소스 영역(108)은 기판(101)의 일부 영역에 불순물, 일 실시예로 N형 불순물을 주입함으로써 형성되는 영역일 수 있다.
도 4를 참조하면 공통 소스 라인(150)은, 기판(101)의 상면에 수직하는 방향에서 서로 다른 높이를 갖는 제1 및 제2 영역(151, 152)을 포함할 수 있다. 제2 영역(152)의 높이는 제1 영역(151)보다 클 수 있다. 제2 영역(152)보다 상대적으로 작은 높이를 갖는 제1 영역(151)의 하부에서, 기판(101)은 공통 소스 라인(CSL)을 향해 상부로 돌출되는 복수의 지지 영역(105)을 가질 수 있다. 복수의 지지 영역(105)은 도 5에 도시한 바와 같이 제1 방향(X축 방향)을 따라 분리되어 배치될 수 있다. 제조 공정 상에서, 복수의 지지 영역(105)을 먼저 형성하고 난 후 공통 소스 라인(150)이 형성되며, 제1 영역(151)은 복수의 지지 영역(105)의 상부에 위치하는 영역으로 정의될 수 있다. 즉, 제1 영역(151)의 하면은, 복수의 지지 영역(105)의 상면과 접촉할 수 있다. 복수의 지지 영역(105)에 의해, 제1 영역(151)의 하부에서 기판(101)의 두께는, 제2 영역(152) 하부에서 기판(101)의 두께보다 클 수 있다.
한편, 도 4 및 도 5를 참조하면, 게이트 절연층(160)의 적어도 일부 영역은 기판(101)의 상면 위에 배치될 수 있다. 즉, 게이트 절연층(160)의 적어도 일부 영역은, 기판(101)의 상면과, 적층 방향(Z축 방향)으로 최하부에 위치하는 절연층(141) 사이에 위치할 수 있다. 복수의 게이트 전극층(130)과 복수의 절연층(140)의 일부를 절단하여 도시한 도 5를 참조하면, 블록킹층(162), 전하 저장층(164), 및 터널링층(166)의 일부 영역이 기판(101)의 상면에 배치될 수 있다. 이는 도 4 및 도 5에 도시한 실시예에서 블록킹층(162)이 복수의 게이트 전극층(130)을 둘러싸도록 형성되기 때문이다.
즉, 본 발명의 실시예에서는, 공통 소스 라인(150) 사이의 영역으로 정의되는 각 단위 영역 내에서, 게이트 절연층(160)에 포함되는 복수의 층들 중 적어도 하나가 기판(101)의 상면 위에 배치되는 수평 영역을 포함할 수 있다. 상기 수평 영역은, 기판(101)의 상면에 평행하게 형성되는 영역으로 정의될 수 있다. 상기 수평 영역은 판형 형상을 가질 수 있다. 게이트 절연층(160)에 포함되는 복수의 층들 중 적어도 하나, 예를 들어 전하 저장층(164)은, 채널층들(110)의 외측을 둘러싸며 기판(101)의 상면에 수직하는 수직 영역들과, 상기 수평 영역을 포함할 수 있다. 도 4 및 도 5에 도시한 실시예에서는 블록킹층(162), 전하 저장층(164), 및 터널링층(166)이 기판(101)의 상면에 평행한 수평 영역을 가질 수 있으며, 따라서 서로 다른 채널층(110)을 둘러싸는 블록킹층(162), 전하 저장층(164), 및 터널링층(166)의 수직 영역들이, 상기 각각의 수평 영역에 의해 서로 연결될 수 있다.
본 발명의 실시예에서는, 게이트 절연층(160)의 내측에 배치되는 복수의 채널층(110)이 기판(101)과 직접 연결될 수 있다. 일 실시예로, 제조 공정 상의 특징으로 인해 복수의 채널층(110) 각각은 기판(101) 내에 마련되는 수평 채널층에 의해 서로 연결될 수 있다. 이하, 도 6을 참조하여 설명하기로 한다.
도 6은 도 4의 A 영역을 확대 도시한 도이다.
도 6을 참조하면, 본 발명의 실시예에 따른 메모리 장치(100)에 포함되는 기판(101)은 제1 내지 제3 영역(102, 103, 104)을 포함할 수 있다. 제1 내지 제3 영역(102, 103, 104)은 서로 동일하거나 다른 결정 구조를 포함할 수 있으며, 일 실시예로 제1 내지 제3 영역(102, 103, 104)은 모두 폴리 실리콘을 포함할 수 있다.
앞서 설명한 바와 같이, 게이트 절연층(160)에 포함되는 복수의 층들 중에서 적어도 하나는, 기판(101)의 상면 위에서 서로 연결될 수 있다. 도 6을 참조하면, 블록킹층(162), 전하 저장층(164), 및 터널링층(166)은 채널층들(110)을 둘러싸며 기판(101)의 상면에 수직하는 방향으로 연장되는 수직 영역들 및 기판(101)의 상면에 평행하게 배치되는 수평 영역을 포함할 수 있다. 수평 영역에 의해 서로 다른 채널층(110)의 외측면에 배치되는 전하 저장층(164) 및 터널링층(166)의 수직 영역들이 서로 연결될 수 있다.
한편, 게이트 절연층(160)의 적어도 일부는, 매립 절연층(115)의 아래에 잔존 영역(162a, 164a, 166a)으로서 배치될 수 있다. 잔존 영역(162a, 164a, 166a)에 포함되는 층의 개수는, 상기 수평 영역에 포함되는 층의 개수와 같거나 그보다 작을 수 있다. 도 6에 도시한 실시예에서, 잔존 영역(162a, 164a, 166a)은 제조 공정에서 블록킹층(162), 전하 저장층(164), 및 터널링층(166)의 일부 영역이 매립 절연층(115)의 아래에 잔존함으로써 형성될 수 있다.
복수의 채널층(110)은 기판(101)의 상면에 수직하는 방향(Z축 방향)으로 연장될 수 있다. 또한, 본 발명의 실시예에 따른 메모리 장치(100)는, 복수의 채널층(110)을 서로 연결하는 수평 채널층(110h)을 포함할 수 있다. 수평 채널층(110h)은 복수의 게이트 전극층(130)과 절연층(140)의 아래에서 복수의 채널층(110)을 서로 연결할 수 있다. 일 실시예로, 수평 채널층(110h)은 기판(101)의 제2 영역(103)과 직접 접촉할 수 있으며, 기판(101)의 제1 내지 제3 영역(102, 103, 104)과 마찬가지로 폴리 실리콘을 포함할 수 있다. 수평 채널층(110h)은, 기판(101)의 상면에 평행하는 게이트 절연층(160)의 수평 영역, 예를 들어, 전하 저장층(164)의 수평 영역의 아래에 존재하며, 기판(101)과 직접 접촉할 수 있다. 따라서, 본 발명의 실시예에 따른 메모리 장치(100)에서, 복수의 채널층(110) 각각은 수평 채널층(110h)에 의해 기판(101)과 연결될 수 있다. 한편, 게이트 절연층(160)의 수평 영역은, 수평 채널층(110h)의 하면까지 연장되지 않도록 형성될 수 있다.
도 7은 도 3의 Ⅰ-Ⅰ' 방향의 단면을 도시한 단면도이며, 도 8은 도 3의 Ⅱ-Ⅱ' 방향의 단면을 도시한 단면도이다.
도 7 및 도 8을 참조하면, 본 발명의 실시예에 따른 메모리 장치(100)는 복수의 게이트 전극층(131-138)과 복수의 절연층(141-149)을 각각 갖는 복수의 게이트 구조체(GS)를 포함할 수 있다. 복수의 게이트 구조체(GS)는 기판(101) 상에 공통 소스 라인에 의해 서로 분리되도록 배치되며, 복수의 게이트 구조체(GS)의 각각에 포함되는 복수의 게이트 전극층(131-138)과 복수의 절연층(141-149)은 서로 교대로 적층될 수 있다.
복수의 게이트 구조체(GS) 상에는 층간 절연층(170)이 배치될 수 있다. 층간 절연층(170)은 실리콘 질화물, 실리콘 산화물 등의 절연 물질로 형성되며, 주변 회로 영역에 마련되는 주변 회로 소자(180)의 상부에도 형성될 수 있다. 주변 회로 소자(180)는 하부 층간 절연층(171)에 의해 덮일 수 있으며, 층간 절연층(170)은 하부 층간 절연층(171) 상에 배치될 수 있다.
주변 회로 소자(180)는 수평 트랜지스터를 포함할 수 있으며, 주변 소스/드레인 영역(181), 주변 게이트 전극(182), 주변 게이트 절연층(183) 및 주변 스페이서(184) 등을 포함할 수 있다. 주변 게이트 전극(182)과 주변 소스/드레인 영역(181)은, 컨택(185)과 연결될 수 있따.
복수의 채널층(110)은 복수의 게이트 구조체(GS) 각각을 관통할 수 있으며, 복수의 게이트 구조체(GS) 각각의 하부에 마련되는 수평 채널층(110h)에 의해 서로 연결될 수 있다. 복수의 채널층(110)은 게이트 구조체(GS) 아래에서 기판(101)과 직접 연결될 수 있다.
블록킹층(162), 전하 저장층(164), 및 터널링층(166)의 수평 영역들은 수평 채널층(110h)과 게이트 구조체(GS) 사이에 위치할 수 있다. 상기 수평 영역은 수평 채널층(110h)의 하부까지는 연장되지 않을 수 있다. 일부 실시예에서, 수평 채널층(110h)은 상기 수평 영역의 하부에 존재하지 않을 수 있다.
기판(101)은 제1 내지 제3 영역(102, 103, 104)을 포함할 수 있다. 앞서 설명한 바와 같이 제1 내지 제3 영역(102, 103, 104)은 공정 상의 서로 다른 단계에서 형성되는 영역들일 수 있으며, 서로 같거나 다른 물질을 포함할 수 있다. 일 실시예에서, 제1 내지 제3 영역(102, 103, 104)은 모두 폴리 실리콘을 포함할 수 있다.
본 발명의 실시예에 따른 메모리 장치(100)에서, 기판(101)은 공통 소스 라인(150)의 하부에서 그 상면이 돌출되는 복수의 지지 영역(105)을 포함할 수 있다. 복수의 지지 영역(105)은 제조 공정 중에 게이트 구조체(GS)가 무너지는 것일 방지하기 위해 마련되는 영역일 수 있다. 복수의 지지 영역(105)은 제2 방향(Y축 방향)으로 공통 소스 라인(150)보다 큰 폭을 가질 수 있으며, 도 4 및 도 5 등에 도시한 바와 같이 제1 방향(X축 방향)을 따라 서로 분리되어 배치될 수 있다. 복수의 지지 영역(105)은 기판(101)의 제1 영역(102)과 제3 영역(104)의 사이에 배치될 수 있다.
한편, 기판(101)은 탄소(Carbon)를 포함하는 불순물 영역을 가질 수 있다. 일 실시예에서, 제2 영역(103)과의 경계면에 인접한 제1 영역(102)의 상부 일부 영역이 탄소를 포함할 수 있다. (즉, 제1 영역(102)의 상부 일부 영역은 탄소 도핑 영역일 수 있다.) 또한, 제3 영역(104)이 탄소를 포함할 수 있다. (즉, 제3 영역(104)은 탄소 도핑 영역일 수 있다.) 제3 영역(104)의 제1 방향(X 방향)의 폭은, 제1 영역(102)의 탄소 도핑 영역의 제1 방향(X 방향)의 폭보다 작을 수 있다. 기판(101)의 일부 영역에 탄소를 포함시킴으로써, 제조 공정에서 기판(101)이 의도치않게 식각되는 것을 방지할 수 있다.
도 7 및 도 8을 참조하면, X축 방향을 따라 배치되는 복수의 영역을 갖는 지지 영역(105)으로 인해, Ⅰ-Ⅰ' 방향의 단면 및 Ⅱ-Ⅱ' 방향의 단면에서 공통 소스 라인(150)은 서로 다른 높이를 가질 수 있다. Ⅱ-Ⅱ' 방향의 단면에서 공통 소스 라인(150)의 저면은, Ⅰ-Ⅰ' 방향의 단면에서 공통 소스 라인(150)의 저면보다 높은 레벨에 위치할 수 있다. 따라서, 공통 소스 라인(150)은 기판(101)의 상면에 수직하는 방향(Z축 방향)의 높이가 서로 다른 복수의 영역을 가질 수 있으며, 상기 복수의 영역들은 제1 방향(X축 방향)을 따라 교대로 배치될 수 있다. 상기 복수의 영역들 중에서 상대적으로 작은 높이를 갖는 영역은 복수의 지지 영역(105) 상에 배치되는 영역일 수 있다. 한편, 소스 영역(108) 역시 복수의 지지 영역(105)으로 인해 제1 방향(X축 방향)을 따라 굴곡진 상면을 가질 수 있다.
도 9는 도 3의 Ⅰ-Ⅰ' 방향의 단면을 도시한 단면도이며, 도 10은 도 3의 Ⅱ-Ⅱ' 방향의 단면을 도시한 단면도이다.
도 9 및 도 10에 도시한 실시예에서, 기판(101')은 그 내부에 형성되는 적어도 하나의 보이드(Vo)를 포함할 수 있다. 보이드(Vo)는 제2 영역(103') 내에 형성될 수 있다. 또한, 도 6 내지 도 8에 도시한 실시예에서는 매립 절연층(115)과 제1 영역(102) 사이에 마련되는 게이트 절연층(160)의 잔존 영역(164a, 166a)이 도 9 및 도 10에 도시한 실시예에서는 존재하지 않을 수 있다. 이는, 제2 영역(103')을 형성하는 제조 공정에서 발생하는 구조적 차이일 수 있다. 보이드(Vo)는 제2 영역(103') 외에, 수평 채널층(110h) 내에도 형성될 수 있다.
도 11은 본 발명의 실시예에 따른 메모리 장치를 나타낸 사시도이다.
도 11에 도시한 실시예에서, 메모리 장치(200)는 COP(Cell-On-Peri) 구조를 가질 수 있다. 주변 회로 소자(280)를 포함하는 주변 회로 영역이 메모리 셀들(MC1-MCn)을 포함하는 셀 영역의 하부에 배치될 수 있다. 주변 회로 영역에서 주변 회로 소자(280)는 제2 기판(207) 상에 배치되며, 제2 층간 절연층(271) 내에 매립될 수 있다. 주변 회로 소자(280)에 포함되는 소스/드레인 영역(281) 및 수평 게이트 전극층(282) 등은 배선 패턴(285)과 연결될 수 있다. 제2 층간 절연층(271)은 실리콘 산화물, 실리콘 질화물 등으로 형성될 수 있다.
셀 영역은 제1 기판(101)을 포함하며, 제1 기판(101)은 제2 층간 절연층(271)의 상면 위에 배치될 수 있다. 셀 영역은 복수의 게이트 전극층(231-238: 230)과 복수의 채널층(210) 등을 포함할 수 있으며, 복수의 메모리 셀들(MC1-MCn)을 제공할 수 있다. 복수의 게이트 전극층(230)은 공통 소스 라인(250)에 의해 복수의 단위 영역으로 구분되며, 공통 소스 라인(250)은 제1 및 제2 영역(251, 252)을 포함할 수 있다.
도 11을 참조하면, 제1 영역(251)은 제2 영역(252)보다 작은 높이를 가질 수 있으며, 제1 영역(251)과 제2 영역(252)은 제1 방향(X축 방향)을 따라 교대로 배치될 수 있다. 제1 영역(251)은 공통 소스 라인(250)의 하부에서 돌출되는 복수의 지지 영역(205) 상에 마련되며, 복수의 지지 영역(205)의 두께만큼 제2 영역(252)보다 작은 높이를 가질 수 있다. 공통 소스 라인(250)은 기판(201) 내에 마련되는 소스 영역(208)과 연결될 수 있으며, 소스 영역(208)은 복수의 지지 영역(205)으로 인해 제1 방향을 따라 굴곡진 상면을 가질 수 있다.
도 12 내지 도 59는 본 발명의 실시예에 따른 메모리 장치의 제조 방법을 설명하기 위해 제공되는 도이다. 도 12, 14, 16, 18, 20, 22, 24, 27, 30, 33, 36, 39, 42, 45, 48, 51, 54, 및 57은 본 발명의 메모리 장치의 제조 방법의 단꼐에 따라 설명하기 위해 제공된 평면도들이다. 도 13, 15, 17, 19, 21 및 25는 도 12, 14, 16, 18, 20 및 22의 Ⅳ-Ⅳ' 방향의 단면을 각각 도시한 도면들이며 도 26은 도 24의 Ⅴ-Ⅴ' 방향의 단면들 도시한 도면이다. 도 28. 31, 34, 37, 40, 43, 46, 49, 52, 55 및 58은 도 7, 30, 33, 36, 39, 42, 45, 48, 51, 54 및 57의 Ⅳ-Ⅳ' 방향의 단면을 각각 도시한 도면들이다. 도 29, 32, 35, 38, 41, 44, 47, 50, 53, 56 및 59는 도 7, 30, 33, 36, 39, 42, 45, 48, 51, 54 및 57의 Ⅵ-Ⅵ' 방향의 단면을 각각 도시한 도면들이다.
우선 도 12 및 도 13을 참조하면, 주변 회로 영역(P)에서 제1 영역(302) 상에 주변 회로 소자(380)가 형성될 수 있다. 주변 회로 소자(380)는 주변 소스/드레인 영역(381), 주변 게이트 전극층(382), 주변 게이트 절연층(383), 주변 스페이서(384) 등을 포함할 수 있다. 주변 회로 소자(380)는 하부 층간 절연층(371)에 의해 덮일 수 있으며, 일 실시예에서 하부 층간 절연층(371)은 갭 필링(gap filling) 특성이 우수한 HDP(High Density Plasma) 산화막을 포함할 수 있다.
제1 영역(302)은, 메모리 장치를 제조하기 위한 기판의 일부 영역일 수 있으며, 반도체 물질을 포함할 수 있다. 일 실시예로, 제1 영역(302)은 폴리 실리콘을 포함할 수 있다. 도 12 및 13을 참조하면, 제1 영역(302)의 상면으로부터 일부 영역에 탄소(Carbon)가 주입되어 제1 불순물 영역(C1)이 형성될 수 있다. 탄소(Carbon)가 주입된 제1 불순물 영역(C1)은, 다른 영역에 비해 습식 식각 공정에서 낮은 식각률을 가질 수 있다.
다음으로 도 14 및 도 15를 참조하면, 제1 영역(302) 상에 제1 및 제2 희생막(303A, 303B)이 형성될 수 있다. 제1 및 제2 희생막(303A, 303B)은 절연 물질로 형성될 수 있으며, 일 실시예에서 제1 희생막(303A)은 실리콘 산화물, 제2 희생막(303B)은 실리콘 질화물을 포함할 수 있다. 한편, 제2 희생막(303B)이 제1 희생막(303A)보다 큰 두께를 가질 수 있으나, 반드시 이와 같은 구조로 한정되진 않는다.
도 16 및 도 17을 참조하면, 제2 희생막(303B)의 상면 위에 복수의 제1 개구부(OP1)를 갖는 제1 마스크층(M1)을 형성할 수 있다. 복수의 제1 개구부(OP1)는 도 16에 도시한 바와 같이 서로 분리될 수 있다. 제1 마스크층(M1)을 형성한 후, 복수의 제1 개구부(OP1)에서 노출된 제1 및 제2 희생막(303A, 303B)을 제거하여 복수의 제1 개구부(OP1)에서 제1 영역(302)을 노출시킬 수 있다.
도 18 및 도 19를 참조하면, 제1 마스크층(M1)을 제거한 후, 폴리 실리콘을 증착하여 제1 폴리 실리콘층(305A)을 형성할 수 있다. 제1 폴리 실리콘층(305A)에 의해 도 16 및 도 17을 참조하여 설명한 공정에서 제1 및 제2 희생막(303A, 303B)이 제거된 영역이 채워질 수 있다. 이후 제1 폴리 실리콘층(305A)에 연마 공정(CMP)을 진행함으로써, 도 20 및 도 21에 도시한 바와 같이 복수의 지지 영역(305)을 형성할 수 있다. 복수의 지지 영역(305)은 도 20에 도시한 바와 같이 제1 영역(302)의 상면(X-Y 평면)에서 서로 분리될 수 있다. 도 16 내지 도 19를 참조하여 설명한 바와 같이, 복수의 지지 영역(305)들 각각의 위치는, 제1 마스크층(M1)이 갖는 복수의 제1 개구부(OP1) 각각의 위치에 대응할 수 있다. 한편, 복수의 지지 영역(305)의 상면은, 제2 희생막(303B)의 상면과 공면(co-planar)을 형성할 수 있다.
도 22 및 도 23을 참조하면, 복수의 지지 영역(305)과 제2 희생막(303B)의 상면 위에 제2 폴리 실리콘층(304A)이 형성될 수 있다. 일 실시예에서, 제2 폴리 실리콘층(304A)은 수백 Å의 두께를 가질 수 있다.
다음으로, 도 24 내지 도 27를 참조하면, 복수의 제2 개구부(OP2)를 갖는 제2 마스크층(M2)을 제2 폴리 실리콘층(304A)의 상면 위에 형성할 수 있다. 이후, 복수의 제2 개구부(OP2)를 통해 탄소(Carbon)를 불순물로 주입함으로써, 제2 불순물 영역(C2)을 형성할 수 있다.
도 25를 참조하면, 제2 불순물 영역(C2)은 복수의 지지 영역(305)의 상부에 위치할 수 있다. 또한, 도 26을 참조하면, 제2 불순물 영역(C2)은 제1 방향(X축 방향)을 따라 연장될 수 있다. 즉, 제1 방향을 따라 분리 배치되는 복수의 지지 영역(305)과 달리, 제2 불순물 영역(C2)은 제1 방향을 따라 연속적으로 연장되는 영역일 수 있다.
도 27 내지 도 29를 참조하면, 제2 폴리 실리콘층(304A)의 상면 위에 복수의 희생층(321-328: 320)과 복수의 절연층(341-347: 340)이 교대로 적층될 수 있다. 일 실시예로, 복수의 희생층(320)과 복수의 절연층(340)을 형성하기 전에, 주변 회로 영역(P)에서 제1 및 제2 희생막(303A, 303B)과 제2 폴리 실리콘층(304A)이 제거될 수 있다. 복수의 희생층(120)과 절연층(140)의 개수 및 두께는 실시예에 따라 다양하게 변형될 수 있으며, 일 실시예로 희생층(320)의 개수는 메모리 장치에 포함되는 접지 선택 트랜지스터, 스트링 선택 트랜지스터, 메모리 셀, 및 더미 트랜지스터의 개수의 합과 동일할 수 있다.
복수의 희생층(320)과 절연층(340)은 제2 폴리 실리콘층(304A)의 상면에 평행한 방향(도 27 내지 도 29의 X축 및 Y축 방향)을 따라 서로 다른 길이로 연장되어 단차를 갖는 스텝 구조를 형성할 수 있다. 상기 스텝 구조는 주변 회로 영역(P)에 인접하도록 형성될 수 있다. 스텝 구조가 형성된 후, 복수의 희생층(320)과 절연층(340) 상에는 층간 절연층(370)이 형성될 수 있다. 주변 회로 영역(P)에서 층간 절연층(370)은 하부 층간 절연층(371) 상에 마련될 수 있다. 층간 절연층(370)은 실리콘 산화물, 실리콘 질화물 등의 절연 물질을 포함하며, HDP(High Density Plasma) 산화막 또는 TEOS(Tetra-Ethyl-Ortho-Silicate) 산화막 등을 포함할 수 있다.
한편, 셀 영역(C)에는 분리 절연층(355)이 마련될 수 있다. 분리 절연층(355)은 제1 방향(X축 방향)을 따라 연장될 수 있으며, 셀 영역(C)에서 층간 절연층(370)의 상면으로부터 연장되어 일부의 희생층(328)을 복수의 영역으로 분리할 수 있다. 분리 절연층(355)에 의해 복수의 영역으로 분리되는 희생층(328)은, 추후 스트링 선택 트랜지스터의 게이트 전극층으로 치환될 수 있다.
다음으로 도 30 내지 도 32를 참조하면, 복수의 희생층(320)과 절연층(340), 및 층간 절연층(370)을 관통하는 복수의 채널 홀(CHH)이 형성될 수 있다. 복수의 채널 홀(CHH)은 채널 구조체와 더미 채널 구조체를 형성하기 위한 영역에 형성될 수 있으며, 도 31 및 도 32에 도시한 바와 같이 제2 폴리 실리콘층(304A)과 제1 및 제2 희생막(303A, 303B)을 관통하는 깊이만큼 연장될 수 있다. 따라서, 복수의 채널 홀(CHH)을 통해, 제1 영역(302)이 노출될 수 있다. 복수의 채널 홀(CHH) 각각은 복수의 희생층(320)과 절연층(340)의 개수가 증가함에 따라, 깊이 방향(Z축 방향)을 따라 제2 폴리 실리콘층(304A)에 가까워질수록 좁은 폭을 갖는 테이퍼(taper) 형상을 가질 수도 있다.
도 30을 참조하면, 복수의 채널 홀(CHH)은 기판(101)에 포함되는 복수의 지지 영역(305)이 형성되지 않은 영역에서 서로 분리되도록 배치될 수 있다. 한편, 적어도 일부의 채널 홀(CHH)은 분리 절연층(355)을 관통하는 위치에 형성될 수 있다. 분리 절연층(355)을 관통하는 채널 홀(CHH)에는 이후 공정에서 더미 채널 구조체가 형성될 수 있다.
다음으로 도 33 내지 도 35를 참조하면, 복수의 채널 홀(CHH)을 통해 습식 식각 공정이 진행될 수 있다. 상기 습식 식각에 의해 복수의 채널 홀(CHH)에 의해 노출되는 제2 폴리 실리콘층(304A)의 일부 영역이 제거될 수 있다. 도 34 및 도 35을 참조하면, 제2 폴리 실리콘층(304A) 중에서 상기 습식 식각에 의해 제거되지 않고 잔존하는 일부 영역은 제3 영역(304)으로 제공될 수 있다. 제3 영역(304)과 제1 영역(302) 사이에는 복수의 지지 영역(305) 또는 제1 및 제2 희생막(303A, 303B)이 배치될 수 있다.
상기 습식 식각에 의해 제거되지 않고 잔존하는 제3 영역(304)은, 앞서 탄소를 주입하여 형성된 제2 불순물 영역(C2)에 대응할 수 있다. 즉, 제3 영역(304)의 폭(Y축 방향의 길이)은, 제2 불순물 영역(C2)의 폭과 실질적으로 동일할 수 있다. 폴리 실리콘에 탄소가 주입되는 경우, 탄소를 주입하지 않은 폴리 실리콘에 비해 상대적으로 느린 식각률을 가질 수 있다. 따라서, 제3 영역(304)으로 잔존시키고자 하는 영역에 미리 탄소를 주입하여 제2 불순물 영역(C2)을 형성함으로써, 상기 습식 식각이 진행되는 동안 제2 폴리 실리콘층(304A)의 적어도 일부를 잔존시켜 제3 영역(304)을 형성할 수 있다.
한편, 제3 영역(304)을 제외한 나머지 영역에서 제2 폴리 실리콘층(304A)이 제거됨으로써 제3 개구부(OP3)가 형성될 수 있다. 복수의 희생층(320)과 제2 희생막(303B) 사이에 형성되는 제3 개구부(OP3)에 의해, 복수의 채널 홀(CHH)이 서로 연결될 수 있다.
다음으로 도 36 내지 도 38을 참조하면, 복수의 채널 홀(CHH) 내에 채널 구조체(CH) 및 더미 채널 구조체(DCH)가 형성될 수 있다. 앞서 설명한 바와 같이 더미 채널 구조체(DCH)는, 분리 절연층(355)을 관통하는 일부의 채널 홀(CHH) 내에 형성될 수 있다. 다만, 더미 채널 구조체(DCH)와 채널 구조체(CH)의 개수 및 위치는 도 36 내지 도 38에 도시한 것으로 한정되지 않으며, 다양하게 변형될 수 있다.
도 37 및 도 38을 참조하면, 복수의 채널 홀(CHH) 내에 게이트 절연층(360), 채널층(310), 매립 절연층(315) 및 드레인 영역(313)을 채워 넣음으로써 채널 구조체(CH)를 형성할 수 있다. 더미 채널 구조체(DCH)도 채널 구조체(CH)와 유사한 구조를 가질 수 있다.
채널 구조체(CH)와 더미 채널 구조체(DCH)를 형성하는 과정은, 복수의 채널 홀(CHH) 내에 게이트 절연층(360)을 형성하는 것으로 시작될 수 있다. 게이트 절연층(360)은 순서대로 형성되는 블록킹층(362), 전하 저장층(364) 및 터널링층(366)을 포함할 수 있으며, ALD, 또는 CVD 공정 등에 의해 복수의 채널 홀(CHH) 내부의 공간 일부를 채울 수 있다. 도 37 및 도 38을 참조하면, 게이트 절연층(360)은 복수의 채널 홀(CHH)을 서로 연결하는 제3 개구부(OP3) 내에도 형성될 수 있다. 따라서, 복수의 채널 홀(CHH)의 하부에서, 게이트 절연층(360)의 일부가 제1 영역(302)과 접촉할 수 있다.
일 실시예에서, 블록킹층(362)은 고유전율(high-k) 유전물을 포함할 수 있다. 여기서, 고유전율 유전물이란 실리콘 산화막보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미하는 것일 수 있다. 터널링층(366)은 F-N 터널링 방식으로 전하를 전하 저장층(364)으로 이동시킬 수 있다. 터널링층(366)은 예를 들어, 실리콘 산화물을 포함할 수 있다.
일 실시예에서, 블록킹층(362)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 고유전율 유전 물질을 포함할 수 있다. 상기 고유전율 유전 물질은, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다. 도 36 내지 도 38에서는 블록킹층(362)이 하나의 층을 포함하는 것으로 도시되었으나, 이와 달리 서로 다른 유전율을 갖는 고유전율층 및 저유전율층을 포함할 수도 있다. 이때, 저유전율층이 전하 저장층(364)에 가까이 배치될 수 있다. 고유전율층은 터널링층(366)보다 고유전율을 갖는 물질로 이루어질 수 있으며, 저유전율층은 고유전율층보다 상대적으로 작은 유전 상수를 가지는 저유전율을 가지는 물질로 이루어질 수 있다. 저유전율층을 고유전율층의 측면에 배치함으로써, 배리어(barrier) 높이와 같은 에너지 밴드를 조절하여 비휘발성 메모리 장치의 특성, 예컨대 소거(erase) 특성을 향상시킬 수 있다.
전하 저장층(364)은 전하 트랩층 또는 플로팅 게이트 도전막일 수 있다. 전하 저장층(364)이 플로팅 게이트인 경우에는, 예를 들어 LPCVD(Low Pressure Chemical Vapor Deposition)에 의하여 폴리실리콘을 증착하여 형성할 수 있다. 전하 저장층(164)이 전하 트랩층인 경우에는 유전 물질, 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 하프늄 알루미늄 산화물(HfAlxOy), 하프늄 탄탈륨 산화물(HfTaxOy), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 질화물(AlxNy), 및 알루미늄 갈륨 질화물(AlGaxNy) 중 적어도 하나를 포함할 수 있다. 일부 실시예에서, 전하 저장층(364)은 양자 도트(quantum dots) 또는 나노 크리스탈(nanocrystals)을 포함할 수 있다. 여기서, 양자 도트 또는 나노 크리스탈은 도전체, 예를 들면 금속 또는 반도체의 미세 입자들로 구성될 수 있다.
터널링층(366)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 산화물(Al2O3), 및 지르코늄 산화물(ZrO2) 중 적어도 하나를 포함할 수 있다.
채널층(310)은 게이트 절연층(360)의 내측에 형성될 수 있으며 폴리 실리콘을 포함할 수 있다. 일 실시예로, 채널층(310)은 게이트 절연층(360)에 포함되는 복수의 층 가운데 가장 나중에 형성되는 터널링층(366)의 내측에 형성될 수 있다. 채널층(310)은 채널 홀(CHH) 직경의 약 1/50 내지 1/5의 두께를 가질 수 있으며, 게이트 절연층(360)과 유사하게 ALD, CVD 공정 등으로 형성될 수 있다.
채널층(310)은 내부가 비어 있는 원통(cylinder) 형상을 가질 수 있으며, 채널층(310) 내부에는 매립 절연층(315)이 형성될 수 있다. 선택적으로, 매립 절연층(315)을 형성하기 전에, 채널층(310)이 형성된 구조를 수소 또는 중수소를 포함하는 가스 분위기에서 열처리하는 수소 어닐링(annealing) 단계가 더 실시될 수 있다. 상기 수소 어닐링 단계에 의하여 채널층(310) 내에 존재하는 결정 결함들 중의 많은 부분들이 치유될 수 있다. 다음으로 채널층(310) 상부에 폴리 실리콘 등의 도전성 물질로 드레인 영역(313)을 형성할 수 있다.
도 37 및 도 38에 도시한 바와 같이, 게이트 절연층(360)에 의해 미처 채워지지 못한 제3 개구부(OP3)의 공간 일부가 채워지면서 수평 채널층(310h)이 마련될 수 있다. 수평 채널층(310h)은 채널층(310)으로부터 연장되는 영역으로, 채널층(310)과 같이 폴리 실리콘을 포함할 수 있다. 따라서, X-Y 평면 상에서 서로 분리된 것처럼 보이는 복수의 채널층(310)이, 실제로는 수평 채널층(310h)에 의해 서로 연결되는 하나의 영역으로 제공될 수 있다.
도 39 내지 도 41을 참조하면, 워드라인 컷(WC)이 형성될 수 있다. 워드라인 컷(WC)은 이후 공정에서 공통 소스 라인이 형성되는 영역에 형성될 수 있다. 특히, 도 39 내지 도 41에 도시한 바와 같이, 워드라인 컷(WC)의 저면에서 제3 영역(304)이 노출될 수 있으며, 워드라인 컷(WC)의 내부 측면에서 복수의 희생층(320)과 복수의 절연층(340)이 노출될 수 있다.
다음으로 도 42 내지 도 44를 참조하면, 워드라인 컷(WC)의 내부 측면에 폴리 실리콘으로 폴리 스페이서(306)를 형성한 후, 워드라인 컷(WC)의 내부 공간에서 추가 식각 공정을 진행할 수 있다. 상기 추가 식각 공정은 건식 식각으로 진행될 수 있으며, 워드라인 컷(WC)의 하부에 트렌치(RCS)를 추가로 형성할 수 있다. 트렌치(RCS)는 워드라인 컷(WC)으로부터 연장되어 복수의 지지 영역(305) 및 제2 희생막(303B)을 노출시킬 수 있는 깊이만큼 형성될 수 있다. 일부 실시예에서, 폴리 스페이서(306)를 형성하지 않고 트렌치(RCS)를 형성할 수도 있다.
도 45 내지 도 47을 참조하면, 워드라인 컷(WC) 및 트렌치(RCS)를 통해 제1 및 제2 희생막(303A, 303B)을 제거하여 기판 개구부(OPS)를 형성할 수 있다. 워드라인 컷(WC)과 트렌치(RCS)를 통해 노출된 제2 희생막(303B)을 먼저 제거하고, 이후 제1 희생막(303A)을 제거할 수 있다. 제1 및 제2 희생막(303A, 303B)을 제거함으로써, 제1 영역(302), 제3 영역(304) 및 복수의 지지 영역(305)의 일부 표면이 기판 개구부(OPS) 내에서 노출될 수 있다. 기판 개구부(OPS)가 형성되면, 복수의 희생층(320)과 절연층(340)은 복수의 지지 영역(305)에 의해 무너지지 않고 지지될 수 있다.
한편, 제1 및 제2 희생막(303A, 303B)을 제거하는 공정에서, 또는 제2 희생막(303B)을 제거한 후 추가로 진행되는 식각 공정 등에서 수평 채널층(310h)의 하부에 배치되는 게이트 절연층(360)이 제거될 수 있다. 이때, 수평 채널층(310h)의 측벽에서도 게이트 절연층(360)이 제거될 수 있다. 일 실시예로, 워드라인 컷(WC) 및 트렌치(RCS)를 통해 진행되는 1차 식각 공정에 의해 제2 희생막(303B)이 먼저 제거되면, 제2 희생막(303B)이 제거된 영역을 통해 게이트 절연층(360)이 외부로 노출될 수 있다. 상기 1차 식각 공정이 완료된 후 진행되는 2차 식각 공정에 의해, 제1 희생막(303A)과 게이트 절연층(360)의 일부 층, 예를 들어 블록킹층(362)이 함께 제거될 수 있다. 상기 2차 식각 공정에 의해, 수평 채널층(310h)의 하부에서 블록킹층(362)이 제거될 수 있다. 이때, 수평 채널층(310h)의 측벽에서도 블록킹층(362)이 제거될 수 있다.
상기 2차 식각 공정이 완료된 후, 3차 식각 공정을 진행함으로써 수평 채널층(310h)의 하부에 배치된 전하 저장층(364) 및 터널링층(366)을 제거할 수 있다. 이때, 수평 채널층(310h)의 측벽에서도 전하 저장층(364) 및 터널링층(366)이 제거될 수 있다. 블록킹층(362)과 전하 저장층(364) 및 터널링층(366) 중에서 적어도 일부는 서로 다른 물질을 포함할 수 있으므로, 상기 예시한 바와 같이 복수 회에 걸친 식각 공정을 진행하여 수평 채널층(310h)의 하부에서 게이트 절연층(360)을 제거할 수 있다. 수평 채널층(310h)의 하부에서 게이트 절연층(360)을 제거할 때, 제1 영역(302)과 수평 채널층(310h) 사이에 일부의 게이트 절연층(360)이 잔존할 수 있다. 즉, 제1 영역(302)과 매립 절연층(315)의 저면 아래의 수평 채널층(310h)과의 사이에 게이트 절연층(360)의 일부(즉, 블록킹층(362), 전하 저장층(364) 및 터널링층(366)의 각각의 일부)가 남을 수 있다. 한편, 수평 채널층(310h)의 상면에는 게이트 절연층(360)이 잔존하여 수평 영역으로 제공될 수 있다. 상기 수평 영역에 의해, 채널층(310)의 외측을 둘러싸도록 배치되는 게이트 절연층(360)의 수직 영역이 서로 연결될 수 있다.
다음으로 도 48 내지 도 50을 참조하면, 워드라인 컷(WC)을 통해 기판 개구부(OPS)를 폴리 실리콘으로 채울 수 있다. 기판 개구부(OPS)를 채우기 위해 형성되는 폴리 실리콘층(303C)은, 기판 개구부(OPS) 뿐만 아니라 트렌치(RCS)를 채우며 워드라인 컷(WC)의 내부에도 일부 형성될 수 있다. 한편, 앞서 도 9 및 도 10을 참조하여 설명한 바와 같이, 기판 개구부(OPS)를 폴리 실리콘으로 채우는 과정에서, 폴리 실리콘층(303C)의 내부에 보이드(Vo)가 형성될 수도 있다. 기판 개구부(OPS)를 폴리 실리콘으로 채움으로써, 제1 영역(302)과 제3 영역(304), 채널층(310) 및 수평 채널층(310h)이 서로 연결될 수 있다. 기판 개구부(OPS)를 채우는 폴리 실리콘은, 불순물로 도핑되지 않은 폴리 실리콘일 수 있다.
도 51 내지 도 53을 참조하면, 워드라인 컷(WC)을 통해 식각 공정을 진행할 수 있다. 상기 식각 공정은 폴리 실리콘을 선택적으로 제거하기 위한 공정일 수 있다. 상기 식각 공정에 의해, 워드라인 컷(WC)의 내부에 형성된 폴리 실리콘층(303C)과, 폴리 스페이서(306) 등이 제거될 수 있다. 한편, 제1 영역(302)과 제3 영역(304)은 탄소를 불순물로 포함하기 때문에, 상기 식각 공정이 진행되는 동안 제거되지 않을 수 있다. 상기 식각 공정에 의해 워드라인 컷(WC) 내부 및 아래에 형성된 폴리 실리콘층(303C) 및 워드라인 컷 (WC) 내에 형성된 폴리 스페이서(306)를 제거함으로써, 워드라인 컷(WC) 내부 측면에서 복수의 희생층(320) 및 절연층(340)이 노출되며, 트렌치(RCS)의 저면에서 복수의 지지 영역(305) 및/또는 제1 영역(302)이 노출될 수 있다. 또한, 기판 개구부(OPS) 내에 폴리실리콘 층(303C)이 남아 제2 영역(303)을 형성할 수 있다. 예를 들면, 제2 영역(303)은 제1 및 제2 희생막(303A, 303B)을 제거하여 형성된 기판 개구부(OPS)를 폴리 실리콘으로 채움으로써 형성된 영역일 수 있다.
결과적으로, 제1 내지 제3 영역(302, 303, 304) 및 복수의 지지 영역(305)을 포함하는 기판(301)을 형성할 수 있다. 기판(301)은 도 52 및 도 53에 도시한 바와 같이 제1 내지 제3 영역(302, 303, 304)과, 복수의 지지 영역(305) 등을 포함할 수 있다. 제2 영역(303)에 의해 제1 영역(302)과 제3 영역(304)이 채널층(310) 및 수평 채널층(310h)과 연결될 수 있다.
일반적인 공정으로 채널층을 형성할 때는, 채널 홀을 형성하고, 그 내부에서 에피택시층을 성장시킨 후, 게이트 절연층을 형성한다. 이때, 게이트 절연층에 의해 에피택시층의 상면이 커버되므로, 식각 공정을 진행하여 에피택시층의 상면을 노출시킨 후 다시 채널층을 형성할 수 있다. 그러나, 에피택시층의 상면이 충분히 노출되지 않는 경우, 에피택시층과 채널층이 연결되지 않는 불량이 발생할 수 있으며, 따라서 채널 홀의 직경을 충분히 확보해야 한다. 이는, 메모리 장치의 전반적인 집적도를 저하시킬 수 있다.
본 발명에서는, 에피택시층을 성장시키는 공정 없이, 채널층(310)을 기판(301)과 직접 연결할 수 있다. 특히, 채널층(310)을 형성함에 있어서, 채널 홀(CHH) 내에 형성된 게이트 절연층(360)의 일부를 제거한 후 채널층(310)을 형성하는 공정을 생략할 수 있다. 본 발명의 실시예에서는, 도 36 내지 도 38을 참조하여 설명한 바와 같이, 채널 홀(CHH) 내에 게이트 절연층(360)을 형성하고, 바로 채널층(310)을 형성할 수 있다. 이후 공정에서 채널층(310)을 둘러싸는 게이트 절연층(360)의 일부가 제거되고, 게이트 절연층(360)이 제거된 영역에 폴리 실리콘을 채움으로써, 게이트 절연층(360)의 수평 영역의 하부에서 수평 채널층(310h)이 기판(301)과 직접 접촉할 수 있다. 따라서, 채널 홀(CHH)의 직경을 줄여 메모리 장치의 집적도를 높임과 동시에, 신뢰성을 확보할 수 있다.
다음으로 도 54 내지 도 56을 참조하면, 워드라인 컷(WC)을 통해 노출된 복수의 희생층(320)을 선택적으로 제거하고, 도전성 물질을 채워넣음으로써 복수의 게이트 전극층(331-338: 330)을 형성할 수 있다. 게이트 전극층(330)은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 금속 실리사이드 물질은, 예컨대, CoSi, NiSi, HfSi, PtSi, WSi 및 TiSi 중에서 선택되는 금속의 실리사이드 물질 또는 이들의 조합일 수 있다. 게이트 전극층(330)이 금속 실리사이드 물질로 이루어지는 경우, 실리콘(Si)을 상기 복수의 희생층(320)이 제거된 영역 내에 매립한 후, 별도의 금속층을 형성하여 실리사이드화 공정을 수행함으로써 게이트 전극층(330)을 형성할 수 있다. 한편, 일 실시예에서, 게이트 전극층(330)은 복수의 금속층, 예를 들어 TiN과 W 등을 포함할 수 있다. 일부 실시예에 따르면, 게이트 전극층(330)이 형성되기 전, 희생층(320)이 제거된 영역에 도 6에 도시된 추가 블록킹층(168)과 유사한 추가 블록킹층이 형성될 수 있다. 이에 따라 추가 블록킹층은 게이트 전극층(330)을 감쌀 수 있다.
복수의 게이트 전극층(330)이 형성되면, 도 57 내지 도 59에 도시한 바와 같이 워드라인 컷(WC)의 내부 측면에 스페이서(309)를 형성하고, 기판(301), 예로, 제1 영역(302) 및 복수의 지지 영역(305)에 불순물을 주입하여 소스 영역(308)을 형성할 수 있다. 소스 영역(308)은 일 실시예에서 N형 불순물을 포함할 수 있다. 소스 영역(308)을 형성한 후 스페이서(309) 사이의 공간에 도전성 물질을 채워넣음으로써 공통 소스 라인(350)이 형성될 수 있다.
도 60은 본 발명의 실시예에 따른 메모리 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 60을 참조하면, 일 실시 형태에 따른 전자 기기(1000)는 통신부(1010), 입력부(1020), 출력부(1030), 메모리(1040) 및 프로세서(1050)를 포함할 수 있다.
통신부(1010)는 유/무선 통신 모듈을 포함할 수 있으며, 무선 인터넷 모듈, 근거리 통신 모듈, GPS 모듈, 이동통신 모듈 등을 포함할 수 있다. 통신부(1010)에 포함되는 유/무선 통신 모듈은 다양한 통신 표준 규격에 의해 외부 통신망과 연결되어 데이터를 송수신할 수 있다.
입력부(1020)는 사용자가 전자 기기(1000)의 동작을 제어하기 위해 제공되는 모듈로서, 기계식 스위치, 터치스크린, 음성 인식 모듈 등을 포함할 수 있다. 또한, 입력부(1020)는 트랙 볼 또는 레이저 포인터 방식 등으로 동작하는 마우스, 또는 핑거 마우스 장치를 포함할 수도 있으며, 그 외에 사용자가 데이터를 입력할 수 있는 다양한 센서 모듈을 더 포함할 수도 있다.
출력부(1030)는 전자 기기(1000)에서 처리되는 정보를 음성 또는 영상의 형태로 출력하며, 메모리(1040)는 프로세서(1050)의 처리 및 제어를 위한 프로그램이나, 또는 데이터 등을 저장할 수 있다. 메모리(1040)는 앞서 설명한 다양한 실시예에 따른 메모리 장치(100, 200, 300)를 하나 이상 포함할 수 있으며, 프로세서(1050)는 필요한 동작에 따라 메모리(1040)에 명령어를 전달하여 데이터를 저장 또는 인출할 수 있다.
메모리(1040)는 전자 기기(1000)에 내장되거나 또는 별도의 인터페이스를 통해 프로세서(1050)와 통신할 수 있다. 별도의 인터페이스를 통해 프로세서(1050)와 통신하는 경우, 프로세서(1050)는 SD, SDHC, SDXC, MICRO SD, USB 등과 같은 다양한 인터페이스 규격을 통해 메모리(1040)에 데이터를 저장하거나 또는 인출할 수 있다.
프로세서(1050)는 전자 기기(1000)에 포함되는 각부의 동작을 제어할 수 있다. 프로세서(1050)는 음성 통화, 화상 통화, 데이터 통신 등과 관련된 제어 및 처리를 수행하거나, 멀티미디어 재생 및 관리를 위한 제어 및 처리를 수행할 수도 있다. 또한, 프로세서(1050)는 입력부(1020)를 통해 사용자로부터 전달되는 입력을 처리하고 그 결과를 출력부(1030)를 통해 출력할 수 있다. 또한, 프로세서(1050)는 앞서 설명한 바와 같이 전자 기기(1000)의 동작을 제어하는데 있어서 필요한 데이터를 메모리(1040)에 저장하거나 메모리(1040)로부터 인출할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100, 200, 300: 메모리 장치
102, 202, 302: 제1 영역
103, 203, 303: 제2 영역
104, 204, 304: 제3 영역
105, 205, 305: 지지 영역
110, 210, 310: 채널층
130, 230, 330: 게이트 전극층
140, 240, 340: 절연층
160, 260, 360: 게이트 절연층

Claims (20)

  1. 기판의 상면에 적층되는 복수의 게이트 전극층;
    상기 복수의 게이트 전극층을 관통하는 복수의 채널층;
    상기 복수의 채널층과 상기 복수의 게이트 전극층 사이에 마련되는 게이트 절연층; 및
    상기 기판의 상면에 평행한 제1 방향을 따라 교대로 배치되며, 상기 기판의 상면에 수직한 방향에서 서로 다른 높이를 갖는 제1 및 제2 영역을 포함하고, 상기 복수의 게이트 전극층에 인접한 공통 소스 라인; 을 포함하고,
    상기 게이트 절연층은, 상기 복수의 채널층 각각을 둘러싸는 복수의 수직 영역, 및 상기 기판의 상면에 평행하게 연장되고, 상기 복수의 게이트 전극층 아래에 배치되는 수평 영역을 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 공통 소스 라인의 하부에 배치되며, 상기 제1 방향을 따라 굴곡진 표면을 갖는 소스 영역을 더 포함하는 메모리 장치.
  3. 제1항에 있어서,
    상기 기판은 상기 제1 영역 하부에서 상기 공통 소스 라인을 향해 돌출되는 복수의 지지 영역을 포함하고, 상기 복수의 지지 영역은 상기 제1 방향에서 서로 분리되어 배치되는 메모리 장치.
  4. 제3항에 있어서,
    상기 공통 소스 라인의 제1 영역은 상기 복수의 지지 영역 상에 배치되고, 상기 복수의 지지 영역은 상기 제1 방향과 교차하는 제2 방향에서 상기 공통 소스 라인보다 큰 폭을 갖는 메모리 장치.
  5. 제4항에 있어서,
    상기 제1 영역은 상기 제2 영역보다 작은 높이를 갖는 메모리 장치.
  6. 제3항에 있어서,
    상기 복수의 지지 영역의 상면은 상기 제1 영역의 하면과 접촉하는 메모리 장치.
  7. 제1항에 있어서,
    상기 게이트 절연층의 수평 영역은 상기 게이트 절연층의 상기 복수의 수직 영역으로부터 연장되어 상기 복수의 수직 영역 중 적어도 일부를 서로 연결하는 메모리 장치.
  8. 제1항에 있어서,
    상기 복수의 채널층 중 적어도 일부는, 상기 기판의 상면에 평행하게 연장하며, 상기 복수의 게이트 전극층의 아래에 배치되는 수평 채널층에 의해 서로 연결되는 메모리 장치.
  9. 제8항에 있어서,
    상기 복수의 채널층은 상기 수평 채널층에 의해 상기 기판과 연결되는 메모리 장치.
  10. 제8항에 있어서,
    상기 게이트 절연층의 상기 수평 영역은 상기 수평 채널층의 상면에 배치되는 메모리 장치.
  11. 제8항에 있어서,
    상기 기판은, 상기 수평 채널층의 아래에 형성되는 적어도 하나의 보이드(void)를 포함하는 메모리 장치.
  12. 제8항에 있어서,
    상기 기판은, 상기 수평 채널층에 인접하여 배치되며, 탄소를 포함하는 불순물 영역을 갖는 메모리 장치.
  13. 제1항에 있어서,
    상기 복수의 채널층의 각각에 의해 둘러싸이며 상기 기판의 상면에 대해 수직한 방향으로 연장되는 매립 절연층을 더 포함하되,
    상기 매립 절연층은 상기 복수의 채널층에 비해 상기 기판 내로 더 깊이 연장되는 메모리 장치.
  14. 기판의 상면에 적층되는 복수의 게이트 전극층과 복수의 절연층을 각각 갖는 복수의 게이트 구조체;
    상기 기판의 상면에 수직하는 방향으로 연장되며, 상기 복수의 게이트 구조체를 관통하는 복수의 채널층;
    상기 각 게이트 구조체의 상기 복수의 채널층의 외측에 각각 배치되는 복수의 수직 영역과, 상기 수직 영역으로부터 연장되어 상기 각 게이트 구조체의 하부에 배치되는 수평 영역을 갖는 전하 저장층; 및
    상기 전하 저장층의 하부에서 상기 복수의 채널층을 서로 연결하며, 상기 기판과 접촉하는 수평 채널층; 을 포함하는 메모리 장치.
  15. 제14항에 있어서,
    상기 복수의 수직 영역은 상기 수평 영역에 의해 서로 연결되는 메모리 장치.
  16. 제14항에 있어서,
    상기 수평 영역은, 상기 수평 채널층의 상면에만 존재하는 메모리 장치.
  17. 제14항에 있어서,
    상기 복수의 게이트 구조체 사이에 배치되는 공통 소스 라인을 더 포함하며, 상기 공통 소스 라인은 상기 기판의 상면에 평행한 제1 방향을 따라 연장되는 메모리 장치.
  18. 제17항에 있어서,
    상기 공통 소스 라인은 서로 다른 높이를 갖는 제1 및 제2 영역을 가지며, 상기 제1 및 제2 영역은 상기 제1 방향을 따라 교대로 배치되는 메모리 장치.
  19. 기판의 상면에 배치되는 복수의 게이트 전극층을 각각 포함하는 복수의 게이트 구조체;
    상기 기판의 상면에 수직하는 방향으로 연장되어 상기 각각의 게이트 구조체의 상기 복수의 게이트 전극층을 관통하며, 상기 복수의 게이트 전극층의 하부에 배치되는 수평 채널층에 의해 상기 기판과 연결되는 복수의 채널층;
    상기 복수의 채널층과 상기 복수의 게이트 전극층 사이 및 상기 수평 채널층의 상면에 배치되는 전하 저장층; 및
    상기 복수의 게이트 구조체 사이에 배치되고, 상기 기판의 상면에 평행한 제1 방향을 따라 연장되는 공통 소스 라인; 을 포함하며,
    상기 기판은, 상기 수평 채널층 하부에 배치되는 제1 불순물 영역, 및 상기 공통 소스 라인과 상기 수평 채널층 사이에 배치되는 제2 불순물 영역을 포함하고, 상기 제1 및 제2 불순물 영역은 탄소(carbon)를 포함하는 메모리 장치.
  20. 제19항에 있어서,
    상기 복수의 채널층의 각각에 의해 둘러싸이며 상기 기판의 상면에 대해 수직한 방향으로 연장되는 매립 절연층을 더 포함하되,
    상기 매립 절연층은 상기 복수의 채널층에 비해 상기 기판 내로 더 깊이 연장되는 메모리 장치.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10177164B2 (en) 2017-04-24 2019-01-08 Samsung Electronics Co., Ltd. Semiconductor device
US10396088B2 (en) 2017-04-10 2019-08-27 Samsung Electronics Co., Ltd. Three-dimensional semiconductor device
CN113451326A (zh) * 2021-06-17 2021-09-28 长江存储科技有限责任公司 三维存储器及其制备方法
US11963362B2 (en) 2020-08-10 2024-04-16 Samsung Electronics Co., Ltd. Semiconductor devices and data storage systems including the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150061395A (ko) * 2013-11-27 2015-06-04 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20150081393A (ko) * 2014-01-03 2015-07-14 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
KR20160021376A (ko) * 2014-08-14 2016-02-25 삼성전자주식회사 반도체 장치
US20160071873A1 (en) * 2014-09-08 2016-03-10 Kabushiki Kaisha Toshiba Non-volatile memory device and method of manufacturing same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150061395A (ko) * 2013-11-27 2015-06-04 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20150081393A (ko) * 2014-01-03 2015-07-14 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
KR20160021376A (ko) * 2014-08-14 2016-02-25 삼성전자주식회사 반도체 장치
US20160071873A1 (en) * 2014-09-08 2016-03-10 Kabushiki Kaisha Toshiba Non-volatile memory device and method of manufacturing same

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10396088B2 (en) 2017-04-10 2019-08-27 Samsung Electronics Co., Ltd. Three-dimensional semiconductor device
US10177164B2 (en) 2017-04-24 2019-01-08 Samsung Electronics Co., Ltd. Semiconductor device
US11963362B2 (en) 2020-08-10 2024-04-16 Samsung Electronics Co., Ltd. Semiconductor devices and data storage systems including the same
CN113451326A (zh) * 2021-06-17 2021-09-28 长江存储科技有限责任公司 三维存储器及其制备方法

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