KR20170134386A - 나노-전자-기계적-시스템 프로브들을 제작하기 위한 방법들 및 시스템들 - Google Patents

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KR20170134386A
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Abstract

스캐닝 프로브 현미경 검사를 위한 다중 통합 팁 프로브를 제작하기 위한 방법들 및 시스템들. 일 실시예에 따르는 것은, 샘플을 분석하도록 구성되는 현미경 프로브이고, 상기 현미경 프로브는: 터미널 프로브 단부를 포함하는 가동 프로브 팁; 제1 축을 따라 상기 가동 프로브 팁을 변위시키도록 구성되는 제1 액추에이터; 및 인가된 신호에 응답하여 상기 가동 프로브 팁의 모션을 검출하도록 구성되는 검출 구성 요소를 포함하며, 상기 가동 프로브 팁은 지지 층에 부착된 금속 층을 포함하고, 상기 터미널 프로브 단부에서의 상기 금속 층의 적어도 일부는 상기 지지 층을 지나 연장한다.

Description

나노-전자-기계적-시스템 프로브들을 제작하기 위한 방법들 및 시스템들
본 출원은 2015년 2월 26일에 출원된 "나노-전자-기계적-시스템 프로브들을 제작하기 위한 방법들 및 시스템들(Systems and Methods for Manufacturing Nano-Electric-Mechanical-System Probes)"이라는 제목의 미국 임시 특허 출원 제 62/121,208 호에 기재되어있고, 그것의 전체 내용은 본 명세서에서 참고로 포함된다.
본 발명은 일반적으로 스캐닝 프로브 현미경을 위한 다중 통합 팁 프로브들(multiple integrated tip probes)을 제작하기 위한 방법 및 시스템에 관한 것이다.
저전력 고성능 전자 장치들을 달성하기 위하여, 초고밀도집적(VLSI; Very Large Scale Integrated) 회로들의 빌딩 블록(building block)을 형성하는 트랜지스터들의 크기가 급격하게 감소하고 있다. 그러나, 도구(tool) 분해능 및 민감도는 반도체 장치 결함 분리 및 분석에서 여전히 주요한 문제이다. 트랜지스터들이 10nm 노드 이상으로 계속 축소됨에 따라, 파장 제한으로 인해 잘 알려진 광학 현미경 기술들은 더 이상 작동하지 않는다. 예를 들어, 종래의 오류 분석 방법은 집속된 이온 빔 (FIB; Focused Ion Beam) 증착 패드들(deposited pads) 또는 스캐닝 전자 현미경(SEM; Scanning Electron Microscope)의 사용을 포함한다. 그러나, FIB 및 SEM으로부터의 미세한 전하 전류(minute charge currents)는 측정된 결과에 악영향을 미친다. FIB 및 SEM으로부터 유도된 전하는 초박형 트랜지스터 터널링 게이트 옥사이드 층(ultra-thin transistor tunneling gate oxide layer)을 파괴할 수도 있다. 이 외에도, 패시브 전압 대비(PVC; Passive Voltage Contrast) 기술들은 잘못된 바이아스(vias) 및 접촉을 식별하는 민감도가 부족하다.
원자력 프로빙(AFP; Atomic Force Probing) 및 원자력 현미경 검사(AFM; Atomic Force Microscopy)과 같은 단일-팁 스캐닝 프로브 현미경 검사는 10 nm 이하 노드 레짐에 대한 확장을 포함하여, IC 칩 오류의 근본 원인을 비파괴적으로 결정하는 강력한 도구이다. 그러나, AFM 실효성은 그것의 단일 팁 설계로 인해 크게 제한된다. 결과적으로, 박막 물질들 및 장치들에 존재하는 광범위한 기본 현상에 접근 할 수 없다. 단지 일 예시로서, 나노스케일에서 트랜스-컨덕턴스(Trans-conductance)(두 팁들 사이의 전도) 측정들을 수행하는 기능이 중요한 갭이기 때문에, 박막에서의 전위(dislocations) 및 입자 경계들(grain boundaries)의 효과들은 특성화될 수 없다. 트랜스-컨덕턴스는 전자들의 비탄력성 평균 자유 경로들(inelastic free mean paths of electrons), 산란 위상 쉬프트들(scattering phase shifts), 전송 메커니즘들(transport mechanisms), 팁-샘플 커플링(tip-sample coupling), 상태들의 국소 밀도에 대한 인사이트(insight)를 제공함으로써 어떻게 전자들이 전송하고 주변 환경들과 상호 작용하는지에 대한 보다 풍부한 이해를 가능하게 한다.
다중-팁들 SPM들은 단일-팁 SPM의 고유 한계들을 극복하는 방법으로 제안되었다. 그러나, 적절한 다중-팁들 SPM을 설계하는 데는 상당한 어려움들이 있었다. 다중-팁들 SPM에 대한 이전의 접근법들은 독립적인 육안으로-제조된 프로브들에 의존해 왔다. 이러한 플랫폼들은 복잡하고 작동이 어려우며 축소가 제한적이다. 또한 제작 비용도 매우 높다.
따라서, 비용-효율적이고 용이하게 제작되고 이용될 특정 조사에서 기능화된 다중-팁들 SPM들에 대한 당 업계의 계속적인 요구가 있다. 또한 다중 통합 팁 프로브들을 제작하는 효율적이고 비용-효율적인 방법이 필요하다.
본 발명은 스캐닝 프로브 현미경 검사를 위한 다중 통합 팁(MiT) 프로브들을 제작하기 위한 방법들 및 시스템들에 관한 것이다. MiT 프로브는 기계적 및 전기적 기능을 특정 연구에 맞춤화되고 기능화된 모놀리스식으로-제조된 나노-구조(monolithically-fabricated nano-structure)로 통합한 나노-전자-기계 시스템(NEMS; Nano-Electro-Mechanical System)이다. MiT 스캐닝 프로브 현미경은, 신호들을 증폭하기 위해 모놀리스식으로 통합된 트랜지스터들을 사용하여, 서로 나노미터 내에 배치될 수 있는 둘 이상의 모놀리스식으로 통합된 캔틸레버 팁들(monolithically integrated cantilever tips)을 제공한다. 결과적으로, MiT SPM은 레이저 팁 정렬이 필요 없이 원자력 현미경 검사를 수행할 수 있다. 또한, MiT SPM은 통합된 팁들 중 적어도 둘이 샘플과 직접 접촉하거나 근접하여 있는 표면을 나노프로빙(nanoprobing) 할 수 있다.
일 측면에 따르는 것은 샘플을 분석하도록 구성되는 현미경 프로브이다. 상기 현미경 프로브는 터미널 프로브 단부(terminal probe end)를 포함하는 가동 프로브 팁(movable probe tip)을 포함하고, 상기 가동 프로브 팁은 지지 층(supporting layer)에 부착된 금속 층(metal layer)을 포함하고, 상기 터미널 프로브 단부에서 상기 금속 층의 적어도 일부는 상기 지지 층을 지나 연장한다.
일 실시예에 따르면, 상기 현미경 프로브는 제1 축을 따라 상기 가동 프로브 팁을 변위시키도록 구성되는 제1 액추에이터(actuator), 및 인가된 신호에 응답하여 상기 가동 프로브 팁의 모션(motion)을 검출하도록 구성되는 검출 구성 요소를 포함한다.
일 실시예에 따르면, 상기 금속은 플래티넘(platinum), 금(gold), 텅스텐(tungsten) 또는 니켈(nickel)이다.
일 실시예에 따르면, 상기 지지 층은 실리콘(silicon), 실리콘 디옥사이드(silicon dioxide) 또는 실리콘 나이트라이드(silicon nitride)이다.
일 실시예에 따르면, 상기 현미경 프로브는 터미널 프로브 단부를 각각 포함하는 복수의 프로브 팁들을 포함하고, 상기 복수의 프로브 팁들의 각각은 지지 층에 부착되는 금속 층을 더 포함하고, 터미널 프로브 단부에서 상기 금속 층의 적어도 일부는 상기 지지 층을 지나 연장한다.
일 실시예에 따르면, 상기 프로브는 상기 복수의 프로브 팁들의 각각 사이에 위치되는 절연된 서로 맞물린 구조(insulated interdigitated structure)를 더 포함한다.
일 측면에 따르는 것은 샘플을 분석하도록 구성되는 현미경 프로브이다. 상기 현미경 프로브는: 복수의 프로브 팁들 및 상기 복수의 프로브 팁들의 각각 사이에 위치되는 절연된 서로 맞물린 구조를 포함한다.
일 실시예에 따르면, 상기 프로브는 제1 축을 따라 상기 복수의 프로브 팁들 중 적어도 하나를 변위시키도록 구성되는 제1 액추에이터; 및 인가된 신호에 응답하여 상기 복수의 프로브 팁들 중 적어도 하나의 모션을 검출하도록 구성되는 검출 구성 요소를 포함한다.
일 측면에 따르는 것은 샘플을 분석하도록 구성되는 현미경 프로브이다. 상기 현미경 프로브는: (i)제1 프로브 팁; 및 (ii)상기 제1 프로브 팁으로부터 제1 거리에 위치되는 제2 프로브 팁을 포함하고, 상기 제2 프로브 팁은 상기 제1 프로브 팁 아래에 수직으로 위치된다.
일 실시예에 따르면, 상기 프로브는 제1 축을 따라 상기 제1 및 제2 프로브 팁들 중 적어도 하나를 변위시키도록 구성되는 제1 액추에이터; 및 인가된 신호에 응답하여 상기 제1 및 제2 프로브 팁들 중 적어도 하나의 모션을 검출하도록 구성되는 검출 구성 요소를 포함한다.
일 실시예에 따르면, 상기 제1 및 제2 프로브 팁들은 금속을 포함한다. 일 실시예에 따르면, 상기 제1 및 제2 프로브 팁들은 동일한 금속을 포함한다. 일 실시예에 따르면, 상기 제1 및 제2 프로브 팁들 각각은 상이한 금속을 포함한다.
다른 측면에 따르는 것은 샘플을 분석하도록 구성되는 현미경 프로브이다. 상기 현미경 프로브는: (i)기판에 의해 지지되는 가동 프로브 팁; (ii)제1 축을 따라 상기 가동 프로브 팁을 변위시키도록 구성되는 제1 액추에이터; 및 (iii)인가된 신호에 응답하여 상기 가동 프로브 팁의 모션을 검출하도록 구성되는 검출 구성 요소; (iv)상기 프로브가 진동 모드에 있을 때 진동하도록 구성되는 공진기; 및 (v)상기 기판에 부착되는 커패시터를 포함한다.
다른 측면에 따르는 것은 현미경 프로브를 사용하여 샘플을 분석하기 위한 방법이고, 상기 방법은: (i)기판에 의해 지지되는 가동 프로브 팁; (ii)상기 프로브가 진동 모드에 있을 때 진동하도록 구성되는 공진기; 및 (iii)상기 기판에 부착되는 커패시터를 포함하는 현미경 프로브를 제공하는 단계; 상기 커패시터로부터 전류를 수신하는 단계; 상기 공진기로부터 전류를 수신하는 단계; 상기 커패시터로부터의 전류와 상기 공진기로부터의 전류를 전기적으로 결합하는 단계; 및 상기 샘플 분석의 신호-대-잡음비(signal-to-noise ratio)를 향상시키도록 상기 전기적으로 결합되는 전류를 사용하는 단계를 포함한다.
일 측면을 따르는 것은 트랜지스터를 구현하기 위한 방법이다. 상기 방법은: 샘플을 제공하는 단계; 복수의 프로브 팁들을 포함하는 현미경 프로브를 제공하는 단계; 상기 복수의 프로브 팁들 중 제1, 외부 프로브 팁(first, outer probe tip)을 상기 샘플에 접촉시키는 단계, 상기 제1 외부 프로브 팁은 상기 트랜지스터를 위한 소스 터미널(source terminal)로서 작용하도록(act) 구성됨; 상기 복수의 프로브 팁들 중 제2, 외부 프로브 팁(second, outer probe tip)을 상기 샘플에 접촉시키는 단계, 상기 제2 외부 프로브 팁은 상기 트랜지스터를 위한 드레인 터미널(drain terminal)로서 작용하도록 구성됨; 상기 복수의 프로브 팁들 중 제3, 내부 프로브 팁(third, inner probe tip)을 상기 트랜지스터를 위한 게이트 터미널로서 사용하는 단계; 및 상기 복수의 프로브 팁들로 상기 샘플을 특성화하는 단계를 포함한다.
일 실시예에 따르면, 상기 내부 프로브 팁은 유전체 코팅을 포함하고, 상기 유전체 코팅은 상기 표면과 접촉한다.
일 측면에 따르는 것은 가변 레지스터(variable resistor)를 구현하기 위한 방법이다. 상기 방법은: 샘플을 제공하는 단계; 복수의 프로브 팁들을 포함하는 현미경 프로브를 제공하는 단계; 상기 복수의 프로브 팁들 중 제1, 외부 프로브 팁을 상기 샘플에 접촉시키는 단계; 상기 복수의 프로브 팁들 중 제2, 외부 프로브 팁을 상기 샘플에 접촉시키는 단계; 상기 복수의 프로브 팁들 중 제3, 내부 프로브 팁을 상기 샘플에 접촉시키는 단계; 상기 제1 및 제2 외부 프로브 팁들 중 하나에 전압을 인가하는 단계, 상기 내부 프로브 팁은 상기 제1 또는 제2 외부 프로브 팁들 중 하나로 편향됨; 및 상기 내부 프로브 팁의 편향에 기초하여 상기 샘플을 특성화하는 단계를 포함한다.
본 발명의 이러한 그리고 다른 측면들은 본원에 기술된 실시예(들)로부터 명백해질 것이다.
본 발명은 첨부된 도면들과 함께 다음의 상세한 설명을 읽음으로써 더욱 완전하게 이해되고 인식될 것이다:
도 1은 일 실시예에 따른, NEMS 공진기에 대한 버터워스-반 디케(Butterworth-Van Dyke) 등가 회로의 개략도이다.
도 2는 일 실시예에 따른, 기생 피드스루 자체-소거를 나타내는, 공진기와 보상 커패시터(정적)의 병렬 연결을 도시하는 회로의 개략도이다.
도 3은 일 실시예에 따른, 공진기와 동일 구조로 된(structured identically) 보상 장치를 구비한 MiT 프로브의 개략도이다.
도 4는 일 실시예에 따른, 모놀리스식으로 통합된 정적 및 공진 구조들을 사용하는 온-칩 피드스루 소거를 구비한 MiT 프로브의 개략도이다.
도 5는 일 실시예에 따른, 금 프로브 팁들을 구비한 MiT 프로브의 SEM 스캐닝 전자 현미경(SEM) 이미지이다.
도 6은 일 실시예에 따른, MoSi2 프로브 팁들을 구비한 MiT 프로브의 SEM 이미지이다.
도 7은 일 실시예에 따른, MiT 프로브의 개략도이다.
도 8은 일 실시예에 따른, 실리콘 지지 구조 상에 놓인 플래티넘 금속 층을 구비한 MiT 프로브의 SEM 이미지이다.
도 9는 일 실시예에 따른, MiT 프로브의 개략도이다.
도 10은 일 실시예에 따른, MiT 프로브의 개략도이다.
도 11은 일 실시예에 따른, MiT 프로브의 개략도이다.
도 12는 일 실시예에 따른, 3 자유도를 구비한 MiT 프로브의 개략적인 평면도이다.
도 13은 일 실시예에 따른, MiT 프로브의 개략도이다.
도 14는 일 실시예에 따른, 3 자유도를 구비한 MiT 프로브의 개략적인 평면도이다.
도 15는 일 실시예에 따른, MiT 프로브의 개략도이다.
도 16은 일 실시예에 따른, MiT 프로브의 개략도이다.
도 17은 일 실시예에 따른, MiT 프로브의 개략도이다.
도 18은 일 실시예에 따른, MiT 프로브의 개략도이다.
도 19는 일 실시예에 따른, MiT 프로브의 개략도이다.
도 20은 일 실시예에 따른, MiT 프로브의 개략도이다.
도 21은 일 실시예에 따른, MiT 프로브의 개략도이다.
도 22는 일 실시예에 따른, 중간 프로브 팁이 게이트를 나타내고 측면 프로브 팁들이 트랜지스터의 드레인 터미널들 및 소스인 MiT 프로브의 개략도이다.
도 23은 일 실시예에 따른, MiT 프로브의 개략적인 평면도이다.
도 24는 일 실시예에 따른, 중간 프로브 팁이 측면 프로브 팁들보다 더 짧은 MiT 프로브의 프로브 팁의 개략도이다.
도 25는 일 실시예에 따른, 중간 프로브 팁이 측면 팁들보다 더 짧은 MiT 프로브의 프로브 팁의 개략도이다.
도 26은 일 실시예에 따른, 높은 또는 낮은-k 유전체가 중간 프로브 팁의 정점에 증착되는 MiT 프로브의 프로브 팁의 개략도이다.
도 27은 일 실시예에 따른, MiT 프로브로 구현될 수 있는 레지스터들의 개략도이다.
도 28은 일 실시예에 따른, MiT 프로브로 구현될 수 있는 가변 레지스터의 개략도이다.
도 29는 일 실시예에 따른, MiT 프로브로 구현될 수 있는 공통 소스 증폭기의 개략도이다.
본 발명은 스캐닝 프로브 현미경(SPM; scanning probe microscope) 시스템을 구비하여 사용하기 위한 다중 통합 팁들(MiT; multiple integrated tips) 프로브들을 제작하기 위한 방법 및 시스템의 다양한 실시예들을 포함한다. MiT-SPM은 많은 다른 측면들 중, 나노스케일 원자 이미징(nanoscale atomic imaging), 트랜스-컨덕턴스의 전기적 프로빙(electrical probing), 및 트랜지스터의 파라메트릭 분석(parametric analysis)을 가능하게 한다.
용량성 커플링 및 낮은 신호-대-잡음비는 일반적으로 성능이 더 낮은 수동형 나노-전기-기계적-시스템(NEMS; Nano-Electro-Mechanical-System) 장치들로 이어진다. 도 1은 NEMS 공진기 구조의 작은 신호 전기적 등가 회로를 도시한다. 공진기는 일반적인 버터워스-반 디케(Butterworth-Van Dyke) 등가 회로로서 모델링 될 수 있으며, 여기서 Lx, Cx 및 Rx는 각각 모셔널 인덕턴스(motional inductance), 커패시턴스(capacitance) 및 레지스턴스(resistance)를 나타낸다. C0는 공진기의 기생 DC 커패시턴스이고 Cp는 와이어본드(wirebonds), 회로 보드 및 패키징(packaging)으로부터 도입된 총 기생 커패시턴스를 나타낸다. C0와 Cp가 크면, 그것들은 공진기의 모셔널 전류(motional current)를 흐리게 하는 많은 양의 전류를 생성한다. 입력(Vin)으로부터 NEMS 공진기의 출력까지의 전류는 세 가지 주요 경로들을 갖는다.
Figure pct00001
(수학식 1)
NEMS 공진기의 어드미턴스(admittance)는 다음의 수학식에 의해 주어진다:
Figure pct00002
(수학식 2)
수학식 2로부터, 피드백 커패시터 C0 및 기생 커패시터 Cp가 증가하면, 이들의 실효 임피던스(effective impedance)는 감소하고 입력 전류의 대부분을 싱크하여(sink) 관심 파라미터인 모셔널 전류(Ix)를 마스킹한다(masking). C0 및 Cp의 영향(effect)을 최소화하기 위해, 온-보드 또는 오프-보드 보정 커패시터(on-board or off-board compensating capacitor) 중 하나는 병렬로 추가되어 영향를 소거할(cancel) 수 있다. 도 2는 공진기와 보상 커패시터(compensation capacitor)(정적)의 병렬 연결을 도시한다. 보상 커패시터는 기판에 고정되어 있으므로 모셔널 전류가 생성되지 않는다. 정적 구조(I co + I cp )로부터의 전류는 I comp 로 반전된다(inverted). I comp 는 공진기 I f 로부터의 전류와 전기적으로 결합된다. I Total 는 오프 보드 트랜스임피던스 증폭기로 공급된다.
Figure pct00003
(수학식 3)
Figure pct00004
(수학식 4)
보상 장치(compensation device)는 도 3에 도시된 바와 같이 구조적으로 공진기와 동일하다. 도 3에서의 정적 구성 요소(112)를 형성하는 콤브-드라이브들(comb-drives)은 공진기 구성 요소(114)를 형성하는 것들이 기판으로부터 완전히 방출되고 진동할 수 있는 곳에서 고정된다. AC 및 DC 전압 모두는 전극 A2에 인가된다. 정적 구성 요소를 통과하는 기생 전류(I co + I cp )는 온-보드 인버터에 의해 I comp 로 반전되어 공진기 전류 I f 와 결합된다. 결합된 전류는 트랜스임피던스 증폭기로 공급된다. 도 3에 도시된 프로브 팁 장치는 정적 구성 요소(112) 및 공진 구성 요소(114) 모두를 갖는다. 정적 구조는 기판 상에 고정되는 반면, 공진 구조는 기계적으로 움직이는(move) 것이 자유롭고 진동 모드로 여기될 수 있다.
프로브 팁은 두 AFM 및 스캐닝 터널링 현미경 검사(STM; Scanning Tunneling Microscopy) 모드들에서의 표면들을 이미지화하는 데 사용될 수 있다. 접촉 모드 AFM에서, 팁은 샘플의 표면을 가로 질러 드래그된다(dragged). 팁이 표면의 상이한 거칠기를 접하는(encounters) 동안, 팁이 스프링들에 의해 지지되므로, 그것은 상하로 움직인다. 팁의 이 상하 움직임은 차동 커패시터들(differential capacitors) B1 및 B2에 의해 감지될 수 있다. 장치는 도 4에 도시된 바와 같이 바이어스되고, 여기서, AC 전압은 B1 및 B2에 인가되고, DC 전압은 프로브 팁에 인가된다. 또한 STM 이미지들은 바이어스된 프로브 팁으로 획득될 수 있다.
V SENSE 는 프로브 팁의 변위로 변경되고 그 값은 표면의 3D 토포그래피컬 이미지(3D topographical image)를 생성하는데 사용될 수 있다. 작은 프로브 팁 변위에 대해 다음의 수학식이 이용된다:
Figure pct00005
(수학식 5)
여기서 y는 표면과 접촉하여 프로브 팁에 의해 야기되는 작은 변위이고, y 0 는 프로브 팁 핑거(probe tip finger)와 B1 또는 B2 상의 핑거들(fingers) 중 임의의 것 사이의 기본 최소 갭이다.
예시 1 - 차동 감지 커패시터들 및 피드백 소거 구조를 구비한 모든 금속 프로브 팁들의 제조.
프로브 팁과 샘플 사이에 양호한 옴들(ohmics)이 있음을 보장하기 위해, 프로브 팁과 샘플의 일함수(workfunction)가 밀접하게 매치되어야(matched) 한다. 대부분의 반도체 기술 노드들에서, 텅스텐 플러그들(tungsten plugs)은 트랜지스터의 게이트 영역들(gate regions), 드레인(drain), 및 소스(source)에 금속을 연결하는데 사용된다. 이러한 플러그를 프로빙하기 위해서, 텅스텐 프로브 팁들이 경도와 높은 전도성으로 인해 일반적으로 사용된다. 그러나 텅스텐 프로브들은 전기적 프로빙을 위해 절연 및 비-이상적으로 그것들을 사실상 렌더(render)한 산화(oxidation)에 민감하다. 화학적 및 기계적 기술들 모두는 프로브 팁의 옥사이드를 제거하는데 사용된다.
상이한 일함수들을 구비한 다른 구조들은 상이한 전도성 프로브 팁 물질들을 필요로 할 것이다. 플래티넘과 금은 높은 전도성과 비-산화(non-oxidation) 경향들로 인해 나노프로빙에 대한 관심이(interest) 있는 금속들이다. 금은 매우 부드럽고 표면에 달라 붙을(stick) 수 있다. 이를 위해, 상이한 전도성 물질들 또는 금속들을 구비한 프로브 팁 장치들이 도 5 및 도 6에서의 SEM 이미지에 도시된 바와 같이 제조되었다. 일 실시예에 따른, 표 1은 완전-금속 통합 프로브 팁 장치(all-metal integrated probe tip device)의 나노제조(nanofabrication) 방법을 제공한다. 참고하는 도 7은 표 1의 방법에 따른 최종화된 프로브 장치의 이미지이다.
표 1. 완전-금속 통합 프로브 팁 장치의 나노제조를 위한 방법
단계# 공정
100 양면 폴리쉬된(DSP; Double Sided Polished) 실리콘 웨이퍼가 제공된다.
102 SiO2는 웨이퍼의 전면 및 후면 모두에 플라즈마 강화 화학 배이퍼 증착 (PECVD; Plasma Enhanced Chemical Vapor Deposition)을 통해 증착된다. 다른 양이 가능할지라도, SiO2의 약 2 ㎛가 증착된다.
104 크롬(Chromium)은 접착 층(adhesion layer)으로서 스퍼터링되고(sputtered), 이어서 금, MoSi2, Pt 및 다른 금속을 포함하지만 이에 한정되지 않는, 선택 금속(metal of choice)을 스퍼터링한다.
106 그 다음 포토레지스트(photoresist)는 스핀되고(spun), 패턴화되고(patterned), 디벨롭한다(developed).
108 예를 들어, 금속은 이온 밀(ion mill) 또는 Cl2 케미스트리(Cl2 chemistry)로 건식 에칭된다(dry etched).
110 레지스트를 스트립한다(Strip resist).
112 웨이퍼의 후면에 레지스트를 스핀시키고 패턴화 한 다음 레지스트를 디벨롭한다.
114 레지스트를 에칭 마스크(etch mask)로서 사용하여 후면 SiO2 층을 에칭한다.
116 후면 Si02 층을 에칭 마스크로서 사용하여 벌크 Si 웨이퍼(bulk Si wafer)를 전면 옥사이드 층으로 에칭한다.
118 배이퍼(vapor) 플루오르화 수소산(Hydrofluoric Acid)(HF) 또는 버퍼링된 옥사이드 에칭(BOE; Buffered Oxide Etch)을 사용하여 전면 및 후면 SiO2 층들 모두를 에칭한다. 프로브 장치는 이 단계에서 완전히 릴리스된다(released).
예시 2 - 금속 오버행(Metal Overhang), 기생 피드스루 자체-소거(Parasitic Feedthrough Self-Cancelation) 및 차동 감지 커패시터들(Differential Sensing Capacitors)을 구비한 프로브 팁 장치의 제조.
금속 막들에서의 응력 구배(stress gradient)는 프로브 팁을 위쪽 또는 아래쪽으로 구부릴 수 있습니다. 응력 구배의 영향을 완화시키기 위해, 금속은 지지 물질(supporting material)에 기계적으로 붙여질(attached) 수 있다.
일 실시예에 따르면, 예를 들어, 도 8, 도 9 및 도 10은 실리콘 지지 층(silicon supporting layer)(82)에 놓이거나, 에 의해 지지되거나, 에 부착되는(which sits on, is supported by, or is affixed to) 프로브 팁의 금속 터미널 프로브 단부(metal terminal probe end)(80)를 도시한다. 금속 프로브 팁(80)은 실리콘 지지 층(82)을 지나 연장하고, AFM/STM 이미징 및 나노프로빙 동안에는, 금속 프로브 팁(80)만이 샘플과 접촉한다. 선택 금속은 플래티넘에 한정되지 않고, 금 및 다른 전도성 물질들이 또한 이용될 수 있다. 또한, 실리콘 디옥사이드(silicon dioxide), 실리콘 나이트라이드(silicon nitride)와 같은 다양한 물질들이 구조적 지지 층으로 사용될 수 있다. 플래티넘 팁은 AFM/STM 이미징 및 나노프로빙 모두에 사용될 수 있다. 금속-오버행 프로브 팁을 위한 나노제조 방법의 일 실시예가 표 2에 약술된다.
표 2. 연장된 전도성 물질/금속 오버-행을 구비하는 프로브 장치의 나노제조 방법
단계# 공정
200 양면 폴리쉬된(DSP) 실리콘 웨이퍼가 제공된다.
202 핸들 층(handle layer)(SOI 웨이퍼의 후면)에 2 ㎛ SiO2의 PECVD 증착을 수행한다.
204 접착 층으로서, 몇 나노미터(few nanometers)와 같은, 크롬을 스퍼터링하고, 이어서 웨이퍼의 전면에 플래티넘(Pt)과 같은, 금속을 스퍼터링한다.
206 Pt 층에 네가티브 톤 포토레지스트(negative tone photoresist) 스핀시킨다.
208 프로브 팁 장치를 리소그래피적으로(lithographically) 패턴화 한 다음, 레지스트를 디벨롭한다.
210 Pt 및 Cr 층들을 이온 밀(ion mill)한 다음, Si 장치 층을 에칭하도록 딥 리액티브 이온 에칭(DRIE; Deep Reactive Ion Etching)을 사용한다.
212 포토레지스트를 스트립한다.
214 옥사이드 에칭 마스크를 패턴화 함으로써 SOI 핸들 층을 처리한다. 레지스트를 스핀시키고 패턴화하고 디벨롭한다.
216 CHF3/O2 케미스트리를 사용하여 옥사이드 층을 건조 에칭한다(dry etch).
218 SOI 장치 층에 파지티브 톤 레지스트(Positive tone resist)를 스핀시킨다.
220 프로브의 팁의 몇 ㎛ 또는 nm을 노출시킨다.
222 노출된 Pt 층 아래에 실리콘 물질을 에칭한다.
224 레지스트를 스트립한다.
226 SiO2 층을 에칭 마스크들로서 사용하여 핸들 층을 DRIE하고 BOX에 터미네이트한다(terminate).
228 배이퍼 HF 또는 버퍼링된 옥사이드 에칭(BOE)을 사용하여 SiO2 후면 에칭 마스크 및 BOX를 에칭한다. 프로브 장치는 이 단계에서 완전히 릴리스된다.
금속을 위한 지지 층은 실리콘으로 한정되지 않고, 실리콘 디옥사이드, 실리콘 나이트라이드 및 MoSi2와 같은 다른 물질들을 포함한다. 둘 이상의 개별 프로브 팁들은 동기적으로(synchronously) 또는 동시에(simultaneously) 사용하여 샘플의 AFM 또는 STM 이미징을 수행할 수 있다. 획득된 이미지를 사용하여, 개별 팁들은 샘플에서의 특정 포인트들로 이동될(navigated) 수 있다. 예를 들어, 집적 회로(IC; Integrated Circuit)에서의 플러그들(plugs)은, 4 개의 개별 프로브 팁들 모두가 동시에 스캔되어 STM 또는 AFM 이미지를 획득한 다음 나노프로빙을 위한 특정 플러그들로 이동되는 장치를 사용하여 나노프로브 될 수 있다. 그러면 3D 이미지는 샘플에서의 특정 포인트에서 각 팁을 위치시키는 것에 대한 피드백으로서 사용될 수 있다.
상기 표 2에 약술된 제조 공정을 사용하는 일 실시예에 따르면, 곡선형 프로브 팁들은 도 10에 도시된 바와 같이 실현될 수 있다. 이러한 팁들은 프로브 팁 장치의 모션(motion)을 감지하기 위한 통합 차동 용량성 센서(integrated differential capacitive sensors)뿐만 아니라 공진시 프로브 팁을 구동 및 감지할 수 있는 편향 전극들(deflection electrodes)이 통합되어 있을 수 있다. 이러한 곡선형 팁들 중 둘 이상은 동기화되고 장치의 원자력 프로빙(Atomic Force Probing)을 수행하는데 사용될 수 있습니다.
표 2에 약술된 제조 공정을 사용하는 일 실시예에 따르면, 연장된 금속 오버행들을 구비하는 미리 정의된 형성 단일 팁들(pre-defined shaped single tips)이 실현될 수 있다. 이러한 프로브 팁들은 금속 생크(metal shank)에 납땜되거나(soldered) 제조된 상태로 사용될 수 있고, 매니퓰레이터들(manipulators)에 삽입될 수 있다. SOI 장치 층이 두꺼우면, 매립된 옥사이드 층은 완전히 에칭되어 프로브 팁들을 릴리스 할 수 있다.
예시 3 - 둘 이상의 프로브 팁들 사이에 서로 맞물린 구조( Interdigitated Structures)를 구비한 모놀리스식으로 통합된 프로브 팁들의 제조.
자유롭게 릴리스 및 서스펜드된(suspended) 다중 통합 팁들은 릴리즈 공정 이후 또는 나노프로빙 중에 서로 끌어 당기는(pull-in) 경향이 있다. 끌어 당김 효과를 완화하기 위해, 서로 맞물린 구조들은 프로브들 사이에 모놀리스식으로 삽입될 수 있다. 아래의 표 3은, 일 실시예에 따라 서로 맞물린 구조들을 모놀리스식으로 구현하기 위한 제조 공정을 도시한다. 참조하는 도 11은 표 3의 방법에 따른 최종화된 프로브 장치의 이미지이다. 도 11에서, 예를 들어, 프로브는 프로브 팁들(94)의 외부 측면에 그리고 그 사이에 위치된 서로 맞물린 구조들(interdigitated structures)(92)을 구비한 구조(90)를 포함한다.
표 1 : 프로브 팁들 사이에 서로 맞물린 구조들을 모놀리스식으로 구현하기 위한 방법.
단계# 처리
300 SOI 웨이퍼로 시작한다. 2 ㎛장치 층 및 2 ㎛ 매립된 옥사이드(BOX) 층.
302 핸들 층(SOI 웨이퍼의 후면)에 2 ㎛ SiO2의 PECVD 증착.
304 접착 층으로서 Cr의 몇 나노미터를 스퍼터링하고, 이어서 금, MoSi2, Pt 및 다른 것들과 같은, 선택 금속을 스퍼터링한다.
306 금속 층에 네가티브 톤 포토레지스트를 스핀시킨다.
308 프로브 팁 장치를 리소그래피적으로 패턴화 한다. 레지스트를 디벨롭한다.
310 Pt 및 Cr 층들을 이온 밀(ion mill)한다. 그 다음 Si 장치 층을 에칭하도록 DRIE를 사용한다.
312 포토레지스트를 스트립한다.
314 옥사이드 에칭 마스크를 패턴화 함으로써 SOI 핸들 층을 처리한다. 레지스트를 스핀시키고 패턴화하고 디벨롭한다.
316 CHF3/O2 케미스트리를 사용하여 옥사이드 층을 건조 에칭한다.
318 원자 층 증착(ALD; Atomic Layer Deposition)에 의해 컨포멀 Si02(conformal Si02)의 몇 나노미터를 증착한다. 그 다음 컨포멀 언도핑된 Si(conformal undoped Si)(폴리실리콘(polysilicon) 또는 비정질(amorphous))의 다른 층을 증착한다. 포토레지스트를 스프레이 코트하고(Spray coat), 언도핑된 Si 및 Si02　층들을 패턴화하고 에칭한다. 프로브들 팁들은 Si 및 Si02　서로 맞물린 구조들에 샌드위치된다(sandwiched).
320 SOI 장치 층에 포토레지스트를 스프레이 코트한다.
322 프로브 장치의 팁의 몇 ㎛ 또는 nm을 노출시킨다.
324 노출된 Pt 층 아래에 실리콘 물질을 에칭한다.
326 레지스트를 스트립한다.
328 SiO2 층을 에칭 마스크들로서 사용하여 핸들 층을 DRIE하고 BOX에 터미네이트한다.
330 배이퍼 HF 또는 버퍼링된 옥사이드 에칭(BOE)을 사용하여 SiO2 에칭 마스크 및 BOX 층을 에칭한다. 또한 서로 맞물린 구조들을 둘러싼 SiO2 층들은 배이퍼 HF 또는 BOE로 제거된다. 프로브 장치는 이 단계에서 완전히 릴리스된다.
4-팁 MiT 프로브는, 역위상(out-of-phase)인 두 신호들은 신호 프로브들(Signal probes)에 도입되고 접지 프로브들(Ground probes)에 의해 차폐될(shielded) 수 있는 접지-신호-접지 신호(GSGS; Ground-Signal-Ground Signal) 프로브 장치로서 간주될 수 있다. 또한 하부 전극들(Bottom electrodes)은 각 프로브 팁의 아래쪽으로의 편향을 제어하기 위해 각 프로브 팁 아래에 배치될 수 있다. 팁들은 종래의 4-포인트 프로빙에 사용될 수 있다. 또한, 4 프로브들은 샘플 표면을 가로질러 스캔될 수 있고 두 팁들 사이의 전류는 표면을 이미징 하기 위해 사용될 수 있다.
예시 4 - 하부 구동 전극들을 구비한 모놀리스식으로 통합된 프로브 팁들의 제조.
특정 STM/AFM 이미징 및 나노프로빙은 프로브 팁들이 3 자유도(DOF; Degrees of Freedom)를 보이는(exhibit) 것을 요구한다. 도 12는 3 자유도를 구비한 모놀리스식으로 통합된 팁들 장치의 평면도이다. 전극 A2에 인가된 전압은 중간 프로브 팁을 평면 내에서(in-plane) 움직이지만, 전극들 CI 또는 C2에 인가된 전압은 중간 프로브 팁을 측부 방향으로(laterally) 편향시킨다. 전극 E3은 중간 프로브 팁 아래에서 실행하고(runs) E3에 인가된 전압은 중간 프로브 팁을 기판쪽으로 구부린다(bend down). 또한 측면 프로브 팁들은 구동시 팁들을 구부리는(bend down) 전극들 E1 및 E2를 가진다. 표 4는 하부 전극들(E1, E2 및 E3)이 프로브 팁들을 평면 밖으로 편향시키는데 사용되는 3 자유도를 구비한 MiT 프로브의 제조를 도시한다. 도 13은 표 4의 방법에 따른 최종화된 프로브 장치의 이미지이다.
표 4 : 3 자유도를 구비한 MiT 프로브의 제조.
단계# 공정
400 양면 폴리쉬된(DSP) 실리콘 웨이퍼로 시작한다.
402 DSP 폴리쉬된 웨이퍼의 일 측면에 PECVD SiO2의 2 ㎛를 증착한다.
404 포토레지스트로 Si02　층을 패턴화 한 다음 Si02　층을 에칭한다.
406 레지스트를 스트립한다.
408 웨이퍼의 전면에 레지스트를 스핀시킨다.
410 하부 구동 전극들을 패턴화한다.
412 에칭 마스크로서 레지스트를 사용하여, 실리콘 웨이퍼로 약 500nm를 에칭한다. 레지스트를 스트립한다.
414 제1 금속 층의 약 1 ㎛을 스퍼터링하여 에칭된 트렌치들(etched trenches)을 채운다(fill-in).
416 화학적 기계적 폴리슁(CMP; Chemical Mechanical Polishing)을 수행하여 웨이퍼 표면을 평면화한다(planarize). 하부 전극들은 실리콘 웨이퍼로 내장된다.
418 웨이퍼의 전면에 PECVD SiO2의 2 ㎛을 증착한다.
420 전면 SiO2 층 상에 고 도핑된 폴리실리콘(highly doped polysilicon), 비정질 실리콘 또는 MoSi2을 증착한다.
422 Cr의 몇 나노미터를 스퍼터링하여 접착 층으로서 서브하고, 이어서 제2 금속 층을 스퍼터링한다.
424 레지스트를 스핀시키고, 패턴화하고, 포토레지스트를 디벨롭한다. Cr 및 제2 금속 층을 이온 밀하고 DRIE를 사용하여 폴리실리콘 층을 에칭한다.
426 레지스트를 스트립한다.
428 레지스트를 스프레이하고 영역을 패턴화 하여 팁들을 노출시킨다.
430 노출된 Pt 층 아래에 실리콘 물질을 에칭한다.
432 레지스트를 스트립한다.
434 후면 SiO2 층을 사용하여 웨이퍼를 DRIE 하는 것에 의해 웨이퍼의 후면을 처리한다.
436 배이퍼 HF 또는 버퍼링된 옥사이드 에칭(BOE)을 사용하여 전면 및 후면 SiO2 층들 모두를 에칭한다. 프로브 장치는 이 단계에서 완전히 릴리스된다.
하부 전극들은 프로브들을 평면 밖으로(out-of-plane) 편향시키는데 사용된다. 구동 전극들(제1 금속 층) 및 프로브 팁 (제2 금속 층)에 대한 금속 선택은 같거나 다를 수 있다. 3-팁 MiT 프로브 구성은 이러한 프로브들을 마이크로웨이브(microwave) 및 RF 회로들을 테스트하기 위한 접지-신호-접지(GSG; Ground-Signal-Ground) RF/마이크로 웨이브 프로브들로서 사용되도록 할 수 있다. 또한 3-팁 MiT 프로브는 AFP를 위해 사용될 수 있다. 상기 표 4에 요약된 제조 공정을 사용하여, 5-포인트 프로브 장치는 실현될 수 있다. 중간 프로브 팁은 AFM/STM 이미징에 사용되고 그 다음에는 수축되며 나머지 4 프로브 팁들은 종래의 4-포인트 프로브 측정들에 사용된다.
예시 5 - 하부 및 측면 구동 전극들을 구비한 모놀리스식으로 통합된 프로브 팁들의 제조.
일 실시예에 따른 것(According to an embodiment)은 측면 팁들이 측부 방향으로 편향된, 하부 및 측면 구동 전극들을 구비한 모놀리스식으로 통합된 프로브 팁들의 제조이다. 측면 프로브 팁들은 도 14에 도시된 바와 같이 전극들 E1 및 E2(하부 전극들) 및 F1 및 F2(측면 전극들)에 전압을 인가함으로써 독립적으로 제어될 수 있다. 아래 표 5에 도시된 것은 하부 전극들(E1, E2 및 E3)이 프로브 팁을 평면 밖으로 편향시키는데 사용되는 3 자유도를 구비한 MiT 프로브의 제조이다. F1과 F2는 측면 팁들을 측부 방향으로 편향시키는데 독립적으로 사용된다. 참조하는 도 15는 표 5의 방법에 따른 최종화된 프로브 장치의 이미지이다.
표 5 : 3 자유도 및 측면 구동 전극들을 구비한 MiT 프로브의 제조.
단계# 공정
500 언도핑된 DSP 실리콘 웨이퍼로 시작한다.
502 DSP 폴리쉬된 웨이퍼의 일 측면에 PECVD SiO2의 2 ㎛를 증착한다.
504 포토레지스트로 Si02　층을 패턴화 한 다음 Si02　층을 에칭한다.
506 포토레지스트를 스트립한다.
508 웨이퍼의 전면에 레지스트를 스핀시킨다.
510 하부 구동 전극들을 패턴화한다.
512 에칭 마스크로서 레지스트를 사용하여, 실리콘 웨이퍼로 약 500nm를 에칭한다. 레지스트를 스트립한다.
514 제1 금속 층의 약 1 ㎛을 스퍼터링하여 에칭된 트렌치들을 채운다.
516 CMP를 수행하여 웨이퍼 표면을 평면화한다. 하부 전극들은 실리콘 웨이퍼로 내장된다.
518 웨이퍼의 전면에 PECVD SiO2의 2 ㎛을 증착한다.
520 전면 SiO2 층 상에 고 도핑된 폴리실리콘, 비정질 실리콘 또는 MoSi2을 증착한다.
522 Cr의 몇 나노미터를 스퍼터링하여 접착 층으로서 서브하고, 이어서 제2 금속 층을 스퍼터링한다.
524 레지스트를 스핀시키고, 패턴화하고, 포토레지스트를 디벨롭한다. Cr 및 제2 금속 층을 이온 밀하고 DRIE를 사용하여 폴리실리콘 층을 에칭한다.
526 레지스트를 스트립한다.
528 레지스트를 스프레이 코트하고 영역을 패턴화 하여 팁들을 노출시킨다.
530 노출된 Pt 층 아래에 실리콘 물질을 에칭한다.
532 레지스트를 스트립한다.
534 후면 SiO2 층을 사용하여 웨이퍼를 DRIE 하는 것에 의해 웨이퍼의 후면을 처리한다.
536 배이퍼 HF 또는 버퍼링된 옥사이드 에칭(BOE)을 사용하여 전면 및 후면 SiO2 층들 모두를 에칭한다. 프로브 장치는 이 단계에서 완전히 릴리스된다.
예시 6 - 상부 및 하부 구동 전극들을 구비한 모놀리스식으로 통합된 프로브 팁들의 제조.
특정 어플리케이션들(applications)에서, 중간 프로브 팁은 하향(기판쪽으로) 및 상향(기판으로부터 떨어진)으로 편향될 필요가 있다. 표 6은 이러한 장치를 실현하는 제조 공정 단계들을 도시한다. 구동 전극들(제1 금속) 및 프로브 팁들(제2 금속)에 대한 금속 선택은 같거나 다를 수 있다. 참조하는 도 16은 중간 프로브 팁이 기판에 대해 하향 및 상향으로 편향될 수 있는 표 6의 방법에 따른 최종화된 프로브 장치의 이미지이다.
표 6 : 3 DOF를 구비한 MiT 프로브를 만들기 위한 제조 공정.
단계# 공정
600 언도핑된 DSP 실리콘 웨이퍼로 시작한다.
602 DSP 폴리쉬된 웨이퍼의 일 측면에 PECVD SiO2의 2 ㎛를 증착한다.
604 포토레지스트로 Si02　층을 패턴화 한 다음 Si02　층을 에칭한다.
606 포토레지스트를 스트립한다.
608 웨이퍼의 전면에 레지스트를 스핀시킨다.
610 하부 구동 전극들을 패턴화한다.
612 에칭 마스크로서 레지스트를 사용하여, 실리콘 웨이퍼로 약 500nm를 에칭한다. 레지스트를 스트립한다.
614 제1 금속의 약 1 ㎛을 스퍼터링하여 에칭된 트렌치들을 채운다.
616 CMP를 수행하여 웨이퍼 표면을 평면화한다. 하부 전극은 실리콘 웨이퍼로 내장된다.
618 웨이퍼의 전면에 PECVD SiO2의 2 ㎛을 증착한다.
620 전면 SiO2 층 상에 고 도핑된 폴리실리콘, 비정질 실리콘 또는 MoSi2을 증착한다.
622 Cr의 몇 나노미터를 스퍼터링하여 접착 층으로서 서브하고, 이어서 제2 금속을 스퍼터링한다.
624 레지스트를 스핀시키고, 패턴화하고, 포토레지스트를 디벨롭한다. Cr 및 제2 금속 층을 이온 밀하고 DRIE를 사용하여 폴리실리콘 층을 에칭한다.
626 레지스트를 스트립한다.
628 PECVD SiO2를 증착하고 CMP에 의해 평면화 한다. 그 다음, 언도핑된 폴리실리콘 또는 언도핑된 비정질 실리콘을 증착한다. 레지스트를 스핀시키고 실리콘 상부 브릿지(silicon top bridge)를 패턴화 한다. 언도핑된 폴리실리콘 또는 비정질 실리콘 층으로 패턴을 에칭한다. 레지스트를 스트립한다.
630 상부 금속 층을 스퍼터링한다.
레지스트를 스핀시키고 상부 금속 층을 패턴화 한다. 에칭 마스크로서 레지스트를 사용하고 이온 밀을 사용하여 금속 층을 에칭한다.
632 포토레지스를 스핀시키고 패턴화 한다.
634 레지스트를 패턴화 하고 SiO2 층을 에칭하여 프로브 팁들을 노출시킨다. 노출된 Pt 층 아래에 실리콘 물질을 에칭한다.
636 레지스트를 스트립한다.
638 DRIE 에칭 마스크(DRIE etch mask)로서 후면 SiO2 층을 사용하여 웨이퍼를 에칭한다.
640 배이퍼 HF 또는 버퍼링된 옥사이드 에칭(BOE)을 사용하여 전면 및 후면 SiO2 층들 모두를 에칭한다. 프로브 장치는 이 단계에서 완전히 릴리스된다. 상부 전극은 중간 프로브 팁 위에 서스펜드된다.
예시 7 - 모놀리스식으로 통합된 자체-정렬 스택형 프로브 장치들의 제조.
여러 MiT 프로브들은 웨이퍼들에 구조들을 프로브하는데 사용될 수 있는 여러 프로브 팁들을 제공하도록 모놀리스식으로 수직으로 통합될 수 있다. 표 7은 수직 스택형 MiT 프로브들에 대한 제조 공정을 도시한다. MiT 프로브 스택에 사용된 금속 선택은 동일(제1 금속은 제2 금속과 동일함) 또는 다를(제1 금속은 제2 금속과 다름) 수 있다. MiT 프로브 스택은 두 층들로 한정되지 않고, 여러 층들이 또한 약술된 제조 공정 흐름을 사용하여 구현될 수 있다. 또한 스택형 MiT 프로브들은 상이한 금속 층들이 프로브 팁으로서 사용될 수 있는 표준 CMOS 처리들에서도 실현될 수 있다. 참조하는 도 17은 표 7의 방법에 따른 최종화된 프로브 장치의 이미지이다. 최종화된 프로브는 제1 프로브 세트(96) 및 제2 프로브 세트(98)를 포함하며, 제1 프로브 세트는 제2 프로브 세트와 비교하여 수직으로 적층된다.
표 7 : 수직 적층형 모놀리스식으로 통합된 프로브 팁 장치들을 위한 제조 공정
단계# 공정
700 DSP 실리콘 웨이퍼로 시작한다.
702 웨이퍼의 전면 및 후면 모두에 Si02를 증착한다.
704 포토레지스트로 Si02　층을 패턴화 한 다음 Si02 층을 에칭한다.
706 포토레지스트를 스트립한다.
708 웨이퍼의 전면에, 제1 금속, Si02　및 제2 금속 층들을 순차적으로 증착한다.
710 레지스트를 스핀시키고 그것을 패턴화 한다.
712 제2 금속, Si02　및 제1 금속 층들을 에칭한다.
714 레지스트를 스트립한다.
716 DRIE 에칭 마스크로서 후면 Si02　층을 사용하여 웨이퍼를 에칭한다.
718 배이퍼 HF 또는 버퍼링된 옥사이드 에칭(BOE)을 사용하여 전면 및 후면 SiO2 층들 모두를 에칭한다. 프로브 장치는 이 단계에서 완전히 릴리스된다.
예시 8 - 후처리된 프로브 팁 구성을 구비한 모놀리스식으로 통합된 자체-정렬 스택형 프로브 장치들의 모놀리스식으로 통합된 제조의 제조. 자체 -정렬 스택형 프로브 장치들
상기 표 7에 도시된 수직 스택형 모놀리스식으로 통합된 프로브 팁 장치들을 구성하는 각 MiT 프로브는 프로브 팁들의 동일한 수를 가진다. 특정 어플리케이션들에서, 수정된 프로브 팁 구성이 요구될 수 있다. 이러한 상황들에서, FIB는 표 8에 표시된 바와 같이, 불필요한 프로브 팁들을 제거하는데 사용될 수 있다. 불필요한 프로브 팁들의 제거는 FIB의 사용에 한정되지 않고, 이온 밀링(ion milling) 및 반응성 이온 에칭(reactive ion etching)과 같은 다른 수단이 가능하다. MiT 프로브 스택에 사용된 금속 선택은 동일(제1 금속은 제2 금속과 동일함) 또는 다를(제1 금속은 제2 금속과 다름) 수 있다. MiT 프로브 스택은 두 층들로 한정되지 않고, 또한 여러 층들이 약술된 제조 공정 흐름을 사용하여 구현될 수 있다. 참조하는 도 18은 표 8의 방법에 따른 최종화된 프로브 장치의 이미지이다.
표 8 : FIB-수정된 프로브 팁 구성을 구비한 수직 스택형 모놀리스식으로 통합된 프로브 팁 장치들을 위한 제조 공정.
단계# 공정
800 DSP 실리콘 웨이퍼로 시작한다.
802 웨이퍼의 전면 및 후면 모두에 Si02를 증착한다.
804 포토레지스트로 Si02　층을 패턴화 한 다음 Si02 층을 에칭한다.
806 포토레지스트를 스트립한다.
808 웨이퍼의 전면에, 제1 금속, Si02 및 제2 금속 층들을 순차적으로 증착한다.
810 레지스트를 스핀시키고 그것을 패턴화 한다.
812 제2 금속, Si02　및 제1 금속 층들을 에칭한다.
814 레지스트를 스트립한다.
816 웨이퍼의 후면으로부터, 후면 및 전면의 노출된 부분에 Si 웨이퍼 및 Si02 층을 에칭한다.
818 FIB를 사용하여 중간 프로브 팁의 제1 금속의 부분을 밀한다(mill).
820 FIB를 사용하여 측면 팁들의 제2 금속의 부분을 밀한다.
822 배이퍼 HF 또는 버퍼링된 옥사이드 에칭(BOE)을 사용하여 전면 SiO2 층들을 에칭한다. 프로브 장치는 이 단계에서 완전히 릴리스된다.
예시 9 - 모놀리스식으로 통합된 평면-밖 프로브 팁 장치의 제조.
SRAM, DRAM 및 플래시 메모리는 일반적으로 배열되며 소스, 드레인 및 게이트에 대한 플러그 간격은 고정된다. 이러한 플러그들은 이러한 특정 플러그 레이아웃들을 직접 처리하는 미리 정의된 팁 구성들을 가진 MiT 프로브들을 통해 비교적 쉽게 액세스될(accessed) 수 있다. MiT 프로브들은 특정 기술 노드 및 반도체 파운드리(particular technology node and semiconductor foundry)를 위해 특별히 설계될 수 있다. MiT 프로브의 프로브 팁들에 사용된 금속 선택은 표 9에 도시된 바와 같이, 동일(제1 금속은 제2 금속과 동일함) 또는 다를(제1 금속은 제2 금속과 다름) 수 있다. 참조하는 도 19는 표 9의 방법에 따른 최종화된 프로브 장치의 이미지이다.
표 9 : 평면-밖 MiT 프로브를 위한 제조 공정.
단계# 공정
900 DSP 실리콘 웨이퍼로 시작한다.
902 웨이퍼의 양 측면들에 Si02를 증착한다.
904 포토레지스트를 스핀시키고 웨이퍼의 후면을 패턴화 한다. 후면 Si02 층을 에칭한다.
906 포토레지스트를 스트립한다.
908 전면에 포토레지스트를 스핀시키고 측면 프로브 팁들을 패턴화 한다. SiO2 층 중간에 리액티브 이온 에칭(RIE)하고 포토레지스트를 스트립한다.
910 웨이퍼의 전면에 제1 금속 층을 스퍼터링한다.
912 화학적 기계적 폴리슁(CMP)을 수행하여 웨이퍼의 전면을 평면화 한다.
914 웨이퍼의 전면에, 또 다른 Si02　층을 순차적으로 증착하고, 이어서 제2 금속 층을 스퍼터링한다. 제1 및 제2 금속 층들은 동일하거나 상이한 금속들일 수 있다.
916 레지스트를 스핀시키고 그것을 패턴화 한다.
918 제2 금속 층 및 전면 Si02　층을 에칭한다. 포토레지스트를 스트립한다.
920 에칭 마스크로서 후면 Si02　층을 사용하여 전면 Si02　층에 웨이퍼를 DRIE한다.
922 후면 및 전면 Si02　층들을 건조 에칭한다.
924 측면 프로브 팁들은 Si02　층에 내장되지만 중간 프로브 팁은 Si02　지지 층에 놓인다.
예시 10 - 모놀리스식으로 통합된 자유롭게 서스펜드된 평면-밖 프로브 팁 장치의 제조.
상기 표 9에 도시된 평면-밖 MiT 프로브는 중간 프로브 팁이 SiO2 지지 층에 고정되어 있다. 아래의 표 10은 완전하게 서스펜드되고 가동 평면-밖 중간 프로브 팁 장치의 제조에 대해 자세히 설명한다. 참조하는 도 20은 표 10의 방법에 따른 최종화된 프로브의 이미지이다.
표 10 : 모놀리스식으로 통합된 자유롭게 서스펜드된 평면-밖 MiT 프로브를 만들기 위한 공정
단계# 공정
1000 DSP 실리콘 웨이퍼로 시작한다.
1002 웨이퍼의 양 측면들에 Si02를 증착한다.
1004 포토레지스트를 스핀시키고 웨이퍼의 후면을 패턴화 한다. 후면 Si02 층을 에칭한다.
1006 포토레지스트를 스트립한다.
1008 전면에 포토레지스트를 스핀시키고 측면 프로브 팁들을 패턴화 한다. SiO2 층 중간에 RIE하고 포토레지스트를 스트립한다.
1010 웨이퍼의 전면에 제1 금속 층을 스퍼터링한다.
1012 화학적 기계적 폴리슁(CMP)을 수행하여 웨이퍼의 전면을 평면화 한다.
1014 웨이퍼의 전면에, 또 다른 Si02　층을 순차적으로 증착하고, 이어서 제2 금속 층을 스퍼터링한다. 제1 및 제2 금속 층들은 동일하거나 상이한 금속들일 수 있다.
1016 레지스트를 스핀시키고 그것을 패턴화 한다.
1018 제2 금속 층을 에칭하고 포토레지스트를 스트립한다.
1020 에칭 마스크로서 후면 Si02　층을 사용하여 전면 Si02　층에 웨이퍼를 DRIE한다.
1022 배이퍼 HF 또는 버퍼링된 옥사이드 에칭(BOE)을 사용하여 전면 및 후면 SiO2 층들 모두를 에칭한다. 프로브 장치는 이 단계에서 완전히 릴리스된다.
일 실시예에 따르면, 상이한 프로브 구성들(단일 팁, 2, 3 및/또는 4-팁 MiT 프로브들)의 다양한 조합들이 스캔 및 나노프로브(nanoprobe)에 동시에 사용될 수 있다. 일 실시예에 따르면, 3-팁 MiT 프로브는 트랜지스터의 소스, 드레인, 게이트 플러그들을 액세스하고, 트랜지스터의 벌크(bulk)(바디(body))를 프로브하기 위해 독립적인 단일 팁 장치를 가져오는데 이용될 수 있다.
하부 및 측면 구동 전극을 구비한 모놀리스식으로 통합된 자유롭게 서스펜드된 평면-밖 프로브 팁 장치의 제조.
하부 전극들은 기판에 대해 프로브 팁들을 상향 또는 하향으로 편향시키는데 사용된다. 그러나 특정 어플리케이션들에서, 측면 프로브 팁들은 측부 방향으로 편향시킬 필요가 있다. 예를 들어, 두 트랜지스터들의 게이트 길이가 변할 때, 측면 팁들은 소스 및 드레인 플러그들에 액세스하기 위하여 측부 방향으로 편향되어야 한다. 아래의 표 11은 측면 구동 전극들을 구비한 MiT 프로브들을 만들기 위한 제조 공정 흐름을 도시한다. 참조하는 도 21은 표 11의 방법에 따른 최종화된 프로브 장치의 이미지이다.
표 11 : 측면 및 하부 구동 전극들을 구비한 모놀리스식으로 통합된 자유롭게 서스펜드된 평면-밖 MiT 프로브를 만들기 위한 제조 공정 흐름.
단계# 공정
1100 언도핑된 DSP 실리콘 웨이퍼로 시작한다.
1102 DSP 폴리쉬된 웨이퍼의 일 측면에 PECVD SiO2의 2 ㎛를 증착한다.
1104 포토레지스트로 Si02　층을 패턴화 한 다음 Si02　층을 에칭한다.
1106 포토레지스트를 스트립한다.
1108 웨이퍼의 전면에 레지스트를 스핀시킨다.
1110 하부 구동 전극들을 패턴화한다.
1112 에칭 마스크로서 레지스트를 사용하여, 실리콘 웨이퍼로 약 500nm를 에칭한다. 레지스트를 스트립한다.
1114 제1 금속 층의 약 1 ㎛을 스퍼터링하여 에칭된 트렌치들을 채운다.
1116 화학적 기계적 폴리슁(CMP)을 수행하여 웨이퍼 표면을 평면화한다. 하부 전극들은 실리콘 웨이퍼로 내장된다.
1118 전면에 포토레지스트를 스핀시키고 측면 프로브 팁들을 패턴화 한다. SiO2 층 중간에 RIE를 하고 포토레지스트를 스트립한다.
1120 웨이퍼의 전면에 제1 금속 층을 스퍼터링한다.
1122 화학적 기계적 폴리슁(CMP)을 수행하여 웨이퍼의 전면을 평면화 한다.
1124 웨이퍼의 전면에, 또 다른 Si02　층을 순차적으로 증착하고, 이어서 제2 금속 층을 스퍼터링한다. 제1 및 제2 금속 층들은 동일하거나 상이한 금속들일 수 있다.
1126 레지스트를 스핀시키고 그것을 패턴화 한다.
1128 제2 금속 층을 에칭하고 포토레지스트를 스트립한다.
1130 에칭 마스크로서 후면 Si02　층을 사용하여 전면 Si02　층에 웨이퍼를 DRIE한다.
1132 배이퍼 HF 또는 버퍼링된 옥사이드 에칭(BOE)을 사용하여 전면 및 후면 SiO2 층들 모두를 에칭한다. 프로브 장치는 이 단계에서 완전히 릴리스된다.
일 실시예에 따르면, 측면 프로브 팁들을 위한 측부 구동 전극은 모든 상기 MiT 프로브 설계에 대해 구현될 수 있다.
다중 통합 팁 장치를 구비한 이동 회로들의 구현.
MiT 프로브들은 다양한 활성 및 수동 회로 구성 요소들(트랜지스터, 레지스터, 다이오드 및 커패시터)을 기판들에 구현하는데 사용될 수 있다. MiT 프로브는 기판의 상이한 영역들을 전기적으로 맵핑할 수 있기 때문에, 각 스폿(spot)에서 활성 또는 수동 구성 요소가 기판에 구현될 수 있다. 따라서, 이러한 구성 요소들은 리소그래피적으로(lithographically) 기판에 고정되지 않지만 이동성이 있다. 예를 들어, 3-팁들 MiT 프로브는 기판에 트랜지스터를 구현하는데 사용될 수 있다. 도 22에 도시된 바와 같이 중간 프로브 팁은 게이트를 나타내고, 측면 프로브 팁들은 소스 및 드레인 터미널들이다. 측면 팁들은 기판과 부드러운 접촉을 하는 반면, 중간 프로브 팁은 부드러운 접촉(팁은 유전체 코팅(dielectric coating)을 가짐) 또는 근접성(에어 갭(air gap)은 게이트 유전체(gate dielectric)를 서브함(serves)) 중 하나를 할 수 있다. 기판상의 임의의 위치에서, 트랜지스터가 형성될 수 있다. 따라서, 트랜지스터의 출력 및 전송 곡선 모두는 기판의 표면상의 각 포인트에서 매핑될 수 있다. 기판은 그라핀(graphene), 이황화 몰리브덴(molybdenum disulphide), 실리콘 기판(silicon substrate), GaN 웨이퍼 기판(GaN wafer substrate) 등과 같은 2D 물질 일 수 있다.
참조하는 도 23은 다양한 구동 전극들을 도시하는 3-팁 MiT 프로브의 설계이다. 도 24 및 도 25는 3-팁 MiT 프로브의 팁 설계 및 중간 프로브 팁과 기판 사이의 게이트 커패시턴스를 각각 도시한다. 중간 팁은 측면 프로브 팁들보다 더 짧게 설계된다. 게이트 커패시턴스는 중간 프로브 팁을 수축 또는 연장시키는 전극 A2에 DC 전압을 인가함으로써 변화될 수 있다. 따라서, 게이트 커패시턴스가 트랜지스터 성능에 미치는 영향은 측정되고 조사될 수 있다. 반면 도 26은 중간 프로브 팁의 정점(apex)에 증착된 높은 또는 낮은-k 유전체(high or low-k dielectric) 중 몇 나노미터(few nanometers)를 갖는 3-팁 MiT 프로브를 도시한다. 유전체 층은 게이트 옥사이드(gate oxide)로서 서브하고 중간 프로브 팁은 측면 프로브 팁들과 정렬된다.
반면 가변 레지스터는 중간 프로브 팁과 임의의 측면 팁 사이의 간격을 변경함으로써 구현될 수 있다. C1 또는 C2에 인가된 전압은 중간 프로브 팁을 측부 방향으로 편향시킨다. 팁 간격을 변화시키고 기판과 접촉시킴으로써, 상이한 기판 레지스턴스 값들은 도 27 및 도 28에 도시된 바와 같이 달성될 수 있다.
둘 이상의 MiT 프로브로 구현되는 둘 이상의 활성 또는 수동 회로 구성 요소들은 캐스케이드되어(cascaded) 공통 소스 증폭기, 공통 게이트 증폭기, 소스 팔로워(source follower) 등과 같은 다양한 회로들을 형성할 수 있다. 도 29는 공통 소스 증폭기의 일반적인 회로 구성을 도시한다. 이 회로는 적어도 3-팁 MiT 프로브 및 2, 3 또는 4-팁 MiT 프로브에 의해 구현될 수 있다. 예를 들어, MiT 프로브들 중 하나가 트랜지스터를 구현하고 다른 하나가 레지스터를 구현하는 두 3-팁 MiT 프로브들. 또는 트랜지스터를 위한 3-팁 MiT 프로브 및 레지스터를 위한 2-팁들 또는 4-팁들 MiT 프로브.
다양한 실시예들이 본 명세서에서 설명되고 예시되었지만, 당업자는 본 명세서에서 기술된 하나 이상의 장점들 및/또는 결과를 얻고 기능을 수행하기 위한 다양한 다른 수단 및/또는 구조를 쉽게 예상할 것이고, 이러한 변형 및/또는 수정의 각각은 본 명세서에 기술된 실시예들의 범위 내에 있는 것으로 간주된다. 보다 일반적으로, 당업자들은 본 명세서에 기술된 모든 파라미터들, 치수들, 물질들 및 구성들이 예시적인 것으로 의도되고 실제 파라미터들, 치수들, 물질들 및/또는 구성들은 그 사상들(teachings)이 사용이 되는 특정 애플리케이션 또는 애플리케이션들에 의존할 것이라는 것을 쉽게 인식할 것이다. 당업자는 루틴 실험만을 사용하여 본 명세서에 기술된 특정 실시예들에 대한 많은 균등물들을 인식할 수 있거나 확인할 수 있을 것이다. 따라서, 전술한 실시예들은 단지 예시로서 제시되고, 그에 대한 등가물들 및 첨부된 청구 범위 내에서, 실시예들은 구체적으로 기술되고 청구된 것과 다르게 실시될 수 있음을 이해해야 한다. 본 개시의 실시예들은 본 명세서에 기술된 각각의 개별적인 특징, 시스템, 물품(article), 물질, 키트 및/또는 방법에 관한 것이다. 또한, 이러한 특징들, 시스템들, 물품들, 물질들, 키트들 및/또는 방법들이 상호적으로 불일치하지 않는 경우, 이러한 둘 이상의 특징들, 시스템들, 물품들, 물질들, 키트들 및/또는 방법들의 임의의 조합은 본 개시의 범위 내에 포함된다.
기술된 주제의 상술한 실시예들은 다양한 방법으로 구현될 수 있다. 예를 들어, 일부 실시예들은 하드웨어, 소프트웨어 또는 이들의 조합을 사용하여 구현 될 수 있다. 일 실시예의 임의의 양태가 소프트웨어에서 적어도 부분적으로 구현되는 경우, 소프트웨어 코드는 단일 장치 또는 컴퓨터에서 제공되거나 다중 장치들/컴퓨터들간에 분배되는, 임의의 적합한 프로세서 또는 프로세서들의 집합에서 실행될 수 있다.

Claims (18)

  1. 샘플을 분석하도록 구성되는 현미경 프로브에 있어서,
    상기 현미경 프로브는,
    터미널 프로브 단부를 포함하는 가동 프로브 팁을 포함하고,
    상기 가동 프로브 팁은 지지 층에 부착된 금속 층을 포함하고,
    상기 터미널 프로브 단부에서 상기 금속 층의 적어도 일부는 상기 지지 층을 지나 연장하는
    현미경 프로브.
  2. 제1항에 있어서,
    제1 축을 따라 상기 가동 프로브 팁을 변위시키도록 구성되는 제1 액추에이터; 및
    인가된 신호에 응답하여 상기 가동 프로브 팁의 모션을 검출하도록 구성되는 검출 구성 요소
    를 더 포함하는 현미경 프로브.
  3. 제1항에 있어서,
    상기 금속은 플래티넘, 금, 텅스텐 또는 니켈인
    현미경 프로브.
  4. 제1항에 있어서,
    상기 지지 층은 실리콘, 실리콘 디옥사이드 또는 실리콘 나이트라이드인
    현미경 프로브.
  5. 제1항에 있어서,
    상기 현미경 프로브는,
    터미널 프로브 단부를 각각 포함하는 복수의 프로브 팁들을 포함하고,
    상기 복수의 프로브 팁들의 각각은,
    지지 층에 부착되는 금속 층을 더 포함하고,
    터미널 프로브 단부에서 상기 금속 층의 적어도 일부는 상기 지지 층을 지나 연장하는
    현미경 프로브.
  6. 제5항에 있어서,
    상기 복수의 프로브 팁들의 각각 사이에 위치되는 절연된 서로 맞물린 구조
    를 더 포함하는 현미경 프로브.
  7. 샘플을 분석하도록 구성되는 현미경 프로브에 있어서,
    상기 현미경 프로브는,
    복수의 프로브 팁들; 및
    상기 복수의 프로브 팁들의 각각 사이에 위치되는 절연된 서로 맞물린 구조
    를 포함하는 현미경 프로브.
  8. 제7항에 있어서,
    제1 축을 따라 상기 복수의 프로브 팁들 중 적어도 하나를 변위시키도록 구성되는 제1 액추에이터; 및
    인가된 신호에 응답하여 상기 복수의 프로브 팁들 중 적어도 하나의 모션을 검출하도록 구성되는 검출 구성 요소
    를 포함하는 현미경 프로브.
  9. 샘플을 분석하도록 구성되는 현미경 프로브에 있어서,
    상기 현미경 프로브는,
    제1 프로브 팁; 및
    상기 제1 프로브 팁으로부터 제1 거리에 위치되는 제2 프로브 팁
    을 포함하고,
    상기 제2 프로브 팁은 상기 제1 프로브 팁 아래에 수직으로 위치되는
    현미경 프로브.
  10. 제9항에 있어서,
    제1 축을 따라 상기 제1 및 제2 프로브 팁들 중 적어도 하나를 변위시키도록 구성되는 제1 액추에이터; 및
    상기 샘플에 응답하여 상기 제1 및 제2 프로브 팁들 중 적어도 하나의 모션을 검출하도록 구성되는 검출 구성 요소
    를 더 포함하는 현미경 프로브.
  11. 제9항에 있어서,
    상기 제1 및 제2 프로브 팁들은 금속을 포함하는
    현미경 프로브.
  12. 제11항에 있어서,
    상기 제1 및 제2 프로브 팁들은 동일한 금속을 포함하는
    현미경 프로브.
  13. 제11항에 있어서,
    상기 제1 및 제2 프로브 팁들 각각은 상이한 금속을 포함하는
    현미경 프로브.
  14. 샘플을 분석하도록 구성되는 현미경 프로브에 있어서,
    기판에 의해 지지되는 가동 프로브 팁;
    제1 축을 따라 상기 가동 프로브 팁을 변위시키도록 구성되는 제1 액추에이터; 및
    인가된 신호에 응답하여 상기 가동 프로브 팁의 모션을 검출하도록 구성되는 검출 구성 요소;
    상기 프로브가 진동 모드에 있을 때 진동하도록 구성되는 공진기; 및
    상기 기판에 부착되는 커패시터
    를 포함하는 현미경 프로브.
  15. 현미경 프로브를 사용하여 샘플을 분석하기 위한 방법에 있어서,
    상기 방법은,
    (i)기판에 의해 지지되는 가동 프로브 팁; (ii)상기 프로브가 진동 모드에 있을 때 진동하도록 구성되는 공진기; 및 (iii)상기 기판에 부착되는 커패시터를 포함하는 현미경 프로브를 제공하는 단계;
    상기 커패시터로부터 전류를 수신하는 단계;
    상기 공진기로부터 전류를 수신하는 단계;
    상기 커패시터로부터의 전류와 상기 공진기로부터의 전류를 전기적으로 결합하는 단계; 및
    상기 샘플 분석의 신호-대-잡음비를 향상시키도록 상기 전기적으로 결합되는 전류를 사용하는 단계
    를 포함하는 방법.
  16. 다중 통합 프로브 팁들을 사용하여 트랜지스터를 구현하기 위한 방법에 있어서,
    상기 방법은,
    샘플을 제공하는 단계;
    복수의 프로브 팁들을 포함하는 현미경 프로브를 제공하는 단계;
    상기 복수의 프로브 팁들 중 제1, 외부 프로브 팁을 상기 샘플에 접촉시키는 단계 - 상기 제1 외부 프로브 팁은 상기 트랜지스터를 위한 소스 터미널로서 작용하도록 구성됨 -;
    상기 복수의 프로브 팁들 중 제2, 외부 프로브 팁을 상기 샘플에 접촉시키는 단계 - 상기 제2 외부 프로브 팁은 상기 트랜지스터를 위한 드레인 터미널로서 작용하도록 구성됨 -;
    상기 복수의 프로브 팁들 중 제3, 내부 프로브 팁을 상기 트랜지스터를 위한 게이트 터미널로서 사용하는 단계; 및
    상기 복수의 프로브 팁들로 상기 샘플을 특성화하는 단계
    를 포함하는 방법.
  17. 제16항에 있어서,
    상기 내부 프로브 팁은 유전체 코팅을 포함하고,
    상기 유전체 코팅은 상기 표면과 접촉하는
    방법.
  18. 가변 레지스터를 구현하기 위한 방법에 있어서,
    상기 방법은,
    샘플을 제공하는 단계;
    복수의 프로브 팁들을 포함하는 현미경 프로브를 제공하는 단계;
    상기 복수의 프로브 팁들 중 제1, 외부 프로브 팁을 상기 샘플에 접촉시키는 단계;
    상기 복수의 프로브 팁들 중 제2, 외부 프로브 팁을 상기 샘플에 접촉시키는 단계;
    상기 복수의 프로브 팁들 중 제3, 내부 프로브 팁을 상기 샘플에 접촉시키는 단계;
    상기 제1 및 제2 외부 프로브 팁들 중 하나에 전압을 인가하는 단계 - 상기 내부 프로브 팁은 상기 제1 또는 제2 외부 프로브 팁들 중 하나로 편향됨 -; 및
    상기 내부 프로브 팁의 편향에 기초하여 상기 샘플을 특성화하는 단계
    를 포함하는 방법.
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