KR20170117274A - 박막트랜지스터 기판, 이를 포함하는 표시 장치 및 그 제조 방법 - Google Patents

박막트랜지스터 기판, 이를 포함하는 표시 장치 및 그 제조 방법 Download PDF

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KR20170117274A
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Abstract

본 발명의 일 실시예는 기판과, 기판 상에 위치하며, 채널영역, 채널영역의 양측에 배치되는 소스영역 및 드레인영역을 포함하는 반도체층과, 게이트절연층을 사이에 두고 상기 반도체층 위에 배치되는 게이트전극, 및 게이트전극의 상면을 노출하면서 게이트전극을 둘러싸도록 기판 상에 배치되는 제1절연층을 포함하는, 박막트랜지스터 기판을 개시한다.

Description

박막트랜지스터 기판, 이를 포함하는 표시 장치 및 그 제조 방법{Thin film transistor substrate, display device comprising the same, method for manufacturing thin film transistor substrate}
본 발명의 실시예들은 박막트랜지스터 기판, 이를 포함하는 표시 장치 및 그 제조 방법에 관한 것이다.
근래에 표시 장치는 그 용도가 다양해지고 있다. 또한, 표시 장치의 두께가 얇아지고 무게가 가벼워 그 사용의 범위가 광범위해지고 있는 추세이다. 특히 표시 장치의 고해상도 요구 및 대면적의 요구가 증대됨에 따라, 소형화가 가능하고 특성 저하가 발생하지 않는 등의 고품질의 박막트랜지스터가 필요하다.
본 발명의 실시예들은 전극의 선폭을 미세하게 조절할 수 있고, 구동 특성 저하를 방지하거나 줄일 수 있는 박막트랜지스터를 구비한 박막트랜지스터 기판, 이를 포함하는 표시 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예는, 기판; 상기 기판 상에 위치하며, 채널영역, 상기 채널영역의 양측에 배치되는 소스영역 및 드레인영역을 포함하는 반도체층; 게이트절연층을 사이에 두고 상기 반도체층 위에 배치되는 게이트전극; 및 상기 게이트전극의 상면을 노출하면서 상기 게이트전극을 둘러싸도록 상기 기판 상에 배치되는 제1절연층;을 포함하는, 박막트랜지스터 기판을 개시한다.
본 실시예에 있어서, 상기 제1절연층의 내부에 정의되는 제1홀을 더 포함하고, 상기 게이트전극은 상기 제1홀 내에 배치될 수 있다.
본 실시예에 있어서, 상기 게이트전극의 상면과 상기 제1절연층의 상면은 동일한 평면 상에 위치할 수 있다.
본 실시예에 있어서, 상기 게이트전극의 상면 및 상기 제1절연층을 덮는 제2절연층을 더 포함할 수 있다.
본 실시예에 있어서, 상기 제2절연층 상에 위치하며, 상기 제2절연층의 내부에 정의된 홀을 통해 상기 게이트전극과 접촉하는 보조전극을 더 포함할 수 있다.
본 실시예에 있어서, 상기 제2절연층 상에 위치하며, 상기 소스영역 및 상기 드레인영역 중 적어도 어느 하나의 영역에 전기적으로 연결된 전극을 더 포함할 수 있다.
본 실시예에 있어서, 상기 전극은, 상기 적어도 어느 하나의 영역에 접촉하는 제1전극층; 및 상기 제1전극층 상에 위치하며 상기 제1전극층과 접촉하는 제2전극층;을 포함할 수 있다.
본 실시예에 있어서, 상기 제1전극층은 상기 게이트전극과 동일한 물질을 포함할 수 있다.
본 실시예에 있어서, 상기 제1절연층의 내부에 정의되며 상기 적어도 어느 하나의 영역을 노출하는 제2홀을 더 포함하고, 상기 제1전극층은 상기 제2홀 내에 배치될 수 있다.
본 실시예에 있어서, 상기 제1절연층은 상기 제1전극층의 상면을 노출하도록 상기 제1전극층을 둘러쌀 수 있다.
본 실시예에 있어서, 상기 제2전극층은 상기 제2절연층 상에 위치하며, 상기 제2절연층의 내부에 정의된 홀을 통해 상기 제1전극층과 접촉할 수 있다.
본 실시예에 있어서, 상기 게이트전극의 상면의 폭은, 상기 게이트전극의 하면의 폭 보다 클 수 있다.
본 실시예에 있어서, 상기 반도체층의 길이는, 상기 반도체층의 길이와 동일한 방향을 따르는 상기 게이트절연층의 길이 보다 클 수 있다.
본 발명의 또 다른 실시예는, 전술한 실시예들에 따른 박막트랜지스터 기판; 및 상기 박막트랜지스터 기판 상에 배치된 표시소자;를 포함하는, 표시 장치를 개시한다.
본 실시예에 있어서, 상기 표시소자는 유기발광소자일 수 있다.
본 실시예에 있어서, 상기 표시소자는 액정 커패시터일 수 있다.
본 발명의 또 다른 실시예는, 기판 상에 채널영역, 상기 채널영역의 양측에 위치하는 소스영역 및 드레인영역을 갖는 반도체층을 형성하는 단계; 상기 반도체층 상에 위치하는 게이트절연층을 형성하는 단계; 상기 게이트절연층 상에 제1예비절연층을 형성하는 단계; 상기 제1예비절연층의 내부에 정의되는 제1홀을 형성하는 단계; 상기 제1예비절연층 상에 위치하며, 제1부분이 상기 제1홀 내에 채워진 금속층을 형성하는 단계; 및 상기 제1예비절연층의 일부 및 상기 금속층의 제1부분의 적어도 일부를 남기고 상기 제1예비절연층 및 상기 금속층을 제거하는 단계;를 포함하며, 남은 상기 제1예비절연층의 일부는 상기 반도체층 및 상기 게이트절연층을 덮는 제1절연층이 되고, 남은 상기 금속층의 상기 제1부분의 적어도 일부는 게이트전극이 되는, 박막트랜지스터 기판의 제조 방법을 개시한다.
본 실시예에 있어서, 상기 제1절연층은 상기 게이트전극의 상면을 노출하면서 상기 게이트전극을 둘러쌀 수 있다.
본 실시예에 있어서, 상기 제1홀에 의해 상기 게이트절연층이 노출될 수 있다.
본 실시예에 있어서, 상기 제거하는 단계는, 화학적 기계연마법을 사용할 수 있다.
본 실시예에 있어서, 상기 게이트전극의 상면과 상기 제1절연층의 상면은 동일한 평면 상에 위치할 수 있다.
본 실시예에 있어서, 상기 제1홀을 형성하는 단계는, 건식 식각법을 이용할 수 있다.
본 실시예에 있어서, 상기 게이트전극 및 상기 제1절연층을 덮는 제2절연층을 형성하는 단계를 더 포함할 수 있다.
본 실시예에 있어서, 상기 제2절연층 상에 위치하며, 상기 제2절연층의 내부에 정의된 제1홀을 통해 상기 게이트전극과 접촉하는 보조전극을 형성하는 단계를 더 포함할 수 있다.
본 실시예에 있어서, 상기 제1예비절연층의 내부에 정의되는 제2홀을 형성하는 단계를 더 포함하며, 상기 제2홀을 형성하는 단계와 상기 제1홀을 형성하는 단계는 동일한 공정에서 수행될 수 있다.
본 실시예에 있어서, 상기 제2홀은 상기 소스영역 및 상기 드레인영역 중 적어도 어느 하나의 영역을 노출하고, 상기 금속층의 제2부분은 상기 제2홀 내에 채워지며, 상기 제거하는 단계는 상기 금속층의 상기 제2부분의 적어도 일부를 남길 수 있다.
본 실시예에 있어서, 상기 제1절연층은 상기 제1부분의 적어도 일부의 상면을 노출하도록 상기 제1부분의 적어도 일부를 둘러쌀 수 있다.
본 실시예에 있어서, 상기 제2절연층 상에 위치하며, 상기 제2절연층의 내부에 정의된 제2홀을 통해 상기 제2부분의 적어도 일부와 접촉하는 전극층을 형성하는 단계를 더 포함할 수 있다.
본 실시예에 있어서, 상기 반도체층을 형성하는 단계와 상기 게이트절연층을 형성하는 단계는 동일한 마스크 공정에서 수행될 수 있다.
본 실시예에 있어서, 내부에 상기 제1홀이 정의된 상기 제1예비절연층에 대해 습식 세정을 수행하는 단계를 더 포함할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
본 발명의 실시예들에 따르면, 게이트전극의 손상을 방지할 수 있으며, 게이트전극의 선폭을 미세하게 조절할 수 있고, 구동 특성 저하를 방지하거나 줄일 수 있는 박막트랜지스터를 구비한 박막트랜지스터 기판, 이를 포함하는 표시 장치 및 박막트랜지스터 기판의 제조 방법을 제공할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 박막트랜지스터 기판을 나타낸 단면도이다.
도 2a 내지 도 7은 본 발명의 일 실시예에 따른 박막트랜지스터 기판의 제조 방법을 나타낸 단면도이다.
도 8은 본 발명의 비교예에 따른 제조 공정을 간략히 나타낸 단면도이다.
도 9는 본 발명의 실시예에 따른 박막트랜지스터 기판을 이용한 표시장치를 개략적으로 나타낸 평면도이다.
도 10은 본 발명의 일 실시예에 따른 일 화소영역에 구비된 화소를 발췌하여 나타낸 등가 회로도이다.
도 11은 본 발명의 일 실시예에 따른 일 화소의 단면도이다.
도 12는 본 발명의 또 따른 실시예에 따른 일 화소영역에 구비된 화소를 발췌하여 나타낸 등가 회로도이다.
도 13은 본 발명의 또 다른 실시예에 따른 일 화소의 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우도 포함한다.
도 1은 본 발명의 일 실시예에 따른 박막트랜지스터 기판을 나타낸 단면도이다.
도 1을 참조하면, 박막트랜지스터 기판은 기판(100) 및 기판(100) 상에 위치하는 박막트랜지스터(TR)를 포함한다. 박막트랜지스터(TR)는 게이트전극(230)이 반도체층(210) 위에 위치하는 탑 게이트 타입이다. 반도체층(210)과 기판(100) 사이에는 SiOx 또는/및 SiNx를 포함하는 버퍼층(101)이 개재되어 불순물이 반도체층(210)으로 침투하는 것을 방지할 수 있다.
반도체층(210)은 일 실시예로, 비정질 실리콘을 포함하거나, 다결정 실리콘을 포함할 수 있다. 본 발명의 또 다른 실시예로, 반도체층(210)은 인듐(In), 갈륨(Ga) 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf) 카드뮴(Cd), 게르마늄(Ge) 크롬(Cr), 티타늄(Ti) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다. 반도체층(210)은 채널영역(210c) 및 채널영역의 양측에 배치된 소스영역(210s) 및 드레인영역(210d)을 포함할 수 있다.
게이트절연층(103)은 SiOx, SiNx, SiON, Al2O3, CuOx, Tb4O7, Y2O3, Nb2O5, Pr2O3 등과 같은 무기물을 포함할 수 있다. 반도체층(210)의 소스영역(210s)에서 드레인영역(210d)을 향하는 제1방향을 따르는 게이트절연층(103)의 길이(L2)는, 반도체층(210)의 길이(L1) 보다 작으며, 채널영역(210c)의 채널길이와 실질적으로 동일하게 형성될 수 있다.
게이트전극(230)은 게이트절연층(103)을 가운데 두고 채널영역(210c)과 중첩한다. 게이트전극(230)은 제1절연층(105)의 내부에 정의된 제1홀(H1) 내에 위치한다. 게이트전극(230)은 상면의 폭이 하면의 폭보다 큰 역테이퍼 형상을 가질 수 있다.
게이트전극(230)은 구리(Cu), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및 은(Ag)중 선택된 하나 이상의 물질을 포함할 수 있다.
제1절연층(105)은 게이트전극(230)의 상면을 노출하도록 게이트전극(230)을 둘러싸도록 배치된다. 제1절연층(105)은 SiOx, SiNx, Al2O3, CuOx, Tb4O7, Y2O3, Nb2O5, Pr2O3 등에서 선택된 무기 절연 물질로 형성될 수 있다. 또는, 제1절연층(105)은 폴리이미드(polyimide), 폴리아마이드(polyamide), 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기 절연 물질로 형성될 수 있다. 또는, 제1절연층(105)은 유기 절연 물질과 무기 절연 물질이 교번하는 다층 구조로 형성될 수도 있다.
제1절연층(105)의 상면과 게이트전극(230)의 상면은 후술할 제조공정에 의해 실질적으로 동일한 평면 상에 배치될 수 있다. 제1절연층(105)과 게이트전극(230)은 후술할 화학적 기계연마법(Chemical mechanical Polishing)에 의해 제조되므로, 제1절연층(105)과 게이트전극(230)의 상면들은 실질적으로 동일한 평면 상에 놓이며, 제1절연층(105)과 게이트전극(230)의 상면들 각각은 균일한 거칠기(roughness)를 가질 수 있다.
기판(100)으로부터 게이트전극(230)의 상면까지의 거리(D1, 이하 제1거리)는 기판(100)으로부터 제1절연층(105)의 상면까지의 거리(D2, 이하 제2거리)와 실질적으로 동일하다. 본 명세서에서, 제1거리(D1)와 제2거리(D2)가 실질적으로 동일하다고 함은, 거칠기에 의한 요철을 고려할 때 제1거리(D1)와 제2거리(D2)의 차이가 약 100Å보다 작은 것을 의미한다.
게이트전극(230)은 제2절연층(107) 상에 위치하는 보조전극(250)과 연결될 수 있다. 보조전극(250)은 제2절연층(107)을 관통하는 홀을 통해 게이트전극(230)의 상면과 접촉할 수 있다.
보조전극(250)은 구리(Cu), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및 은(Ag)중 선택된 하나 이상의 물질을 포함할 수 있다.
반도체층(210)의 소스영역(210s) 및 드레인영역(210d) 중 적어도 어느 하나의 영역은 전극(270)에 연결될 수 있다. 전극(270)은 복수의 전극층을 포함한다. 예컨대, 전극(270)은 제1전극층(271) 및 제2전극층(272)을 포함할 수 있다.
제1전극층(271)은 게이트전극(230)과 동일한 물질을 포함하며, 제1전극층(271)의 상면은 게이트전극(230) 및 제1절연층(105)의 상면들과 동일한 평면 상에 위치할 수 있다. 제1전극층(271)의 상면과 제1절연층(105)의 상면 및 게이트전극(230)의 상면은 후술할 제조공정에 의해 실질적으로 동일한 평면 상에 배치될 수 있다. 제1전극층(271), 제1절연층(105), 및 게이트전극(230)은 후술할 화학적 기계연마법에 의해 제조되므로, 제1전극층(271), 제1절연층(105), 게이트전극(230)의 상면들은 실질적으로 동일한 평면 상에 놓이며, 제1전극층(271), 제1절연층(105) 및 게이트전극(230)의 상면들 각각은 균일한 거칠기(roughness)를 가질 수 있다.
기판(100)으로부터 제1전극층(271)의 상면까지의 거리는 게이트전극(230)의 상면까지의 제1거리(D1)와 실질적으로 동일하다. 본 명세서에서, 기판(100)으로부터 제1전극층(271)의 상면까지의 거리와 제1거리(D1)가 실질적으로 동일하다고 함은, 거칠기에 의한 요철을 고려할 때 그 차이가 약 100Å보다 작은 것을 의미한다.
제2전극층(272)은 보조전극(250)과 동일한 물질을 포함할 수 있다. 제2전극층(272)은 제2절연층(107) 상에 위치하며, 제2절연층(107)을 관통하는 홀을 통해 제1전극층(271)과 접촉한다.
본 발명의 실시예에 따른 게이트전극(230)은 건식 식각 및 화학적 기계연마법을 통해 미세 선폭을 갖도록 제조될 수 있다. 이하, 도 2a 내지 도 7을 참조하여, 박막트랜지스터 기판의 제조 방법을 구체적으로 살펴본다.
도 2a 내지 도 7은 본 발명의 일 실시예에 따른 박막트랜지스터 기판의 제조 방법을 나타낸 단면도이다.
도 2a 내지 도 2c는 제1마스크 공정을 나타낸다.
도 2a를 참조하면, 기판(100) 상에 반도체물질층(210p') 및 절연물질층(103p'')을 순차적으로 형성한다.
기판(100)은 글라스재, 또는 PET(Polyethylen terephthalate), PEN(Polyethylen naphthalate), 폴리이미드(Polyimide) 등과 같은 플라스틱재 등, 다양한 재료로 형성된 것일 수 있다.
반도체물질층(210p')을 형성하기 전에, 기판(100) 상에는 불순물이 기판(100)을 통과하여 반도체물질층(210p')으로 침투하는 것을 방지하기 위하여 버퍼층(101)이 형성될 수 있다. 버퍼층(101)은 SiOx 또는/및SiNx로 형성되며, 단층 또는 복수층으로 형성될 수 있다.
반도체물질층(210p')은 비정질 실리콘 또는 다결정 실리콘과 같은 실리콘계 물질로 형성되거나, 인듐(In), 갈륨(Ga) 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf) 카드뮴(Cd), 게르마늄(Ge) 크롬(Cr), 티타늄(Ti) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다.
절연물질층(103p'')은 SiOx, SiNx, SiON, Al2O3, CuOx, Tb4O7, Y2O3, Nb2O5, Pr2O3 등과 같은 무기물로 형성할 수 있다. PECVD(plasma enhanced chemical vapor deosition)법, APCVD(atmospheric pressure CVD)법, LPCVD(low pressure CVD)법 등 다양한 증착 방법에 의해 형성된다.
절연물질층(103p'') 상에 포토 레지스트와 같은 감광 물질을 도포하고 프리 베이킹(pre-baking) 또는 소프트 베이킹(soft baking)으로 용제를 제거한 감광막(PR, photoresist layer)을 형성한다. 그 후, 감광막(PR)을 패터닝하기 위하여 소정 패턴을 갖는 하프톤 마스크(M)를 준비하여 기판(100)에 정렬하고, 감광막(PR)에 소정 파장대의 광을 조사하는 노광을 실시한다.
하프톤 마스크(M)는 광투과부(M11), 광차단부(M12) 및 반투과부(M13)를 구비한 하프톤 마스크일 수 있다. 광투과부(M11)는 소정 파장대의 광을 투과시키고, 광차단부(M12)는 조사되는 광을 차단하며, 반투과부(M13)는 조사되는 광의 일부만 통과시킨다.
도 2b를 참조하면, 감광된 부분의 감광막(PR)을 제거하는 현상 공정을 거친 후, 잔존하는 제1감광패턴(PR1)이 개략적으로 도시되어 있다.
제1감광패턴(PR1)을 마스크로 이용하여, 절연물질층(103p'') 및 반도체물질층(210p')을 각각 패터닝하여, 패터닝된 절연물질층(103p') 및 반도체층(210)을 형성한다.
도 2c를 참조하면, 에싱(ashing)을 수행하여 제1감광패턴(PR1) 중 반투과부(M13)에 대응하는 부분을 식각한다. 제1감광패턴(PR1) 중 광차단부(M12)에 대응하는 감광막 부분은 에싱에 의하여 그 두께가 감소함으로써 제2감광패턴(PR2)을 형성한다.
제2감광패턴(PR2)을 마스크로 이용하여, 패터닝된 절연물질층(103p')을 패터닝하여, 게이트절연층(103)을 형성한다. 게이트절연층(103)의 길이(L2)는 반도체층(210)의 길이(L1) 보다 더 작게 형성된다.
이 후, 제2감광패턴(PR2)을 마스크로 반도체층(210)을 도핑하거나 플라즈마 처리할 수 있다. 본 발명의 비 제한적인 실시예로서, 반도체층(210)이 실리콘계 물질을 포함하는 경우 제2감광패턴(PR2)을 마스크로 불순물을 도핑할 수 있다. 제2감광패턴(PR2)에 의해 가려진 미도핑영역은 채널영역(210c)이 되고 도핑된 영역은 각각 소스영역(210s) 및 드레인영역(210d)이 된다. 본 발명의 비제한적인 또 다른 실시예로서, 반도체층(210)이 산화물을 포함하는 경우, 제2감광패턴(PR2)을 마스크로 플라즈마 처리를 진행하여 도체화될 수 있다. 제2감광패턴(PR2)에 의해 가려진 영역은 미처리 영역으로 채널영역(210c)이 되고, 도체화된 영역은 각각 소스영역(210s) 및 드레인영역(210d)이 될 수 있다.
이후, 제2감광패턴(PR2)을 제거한다.
도 3은 제2마스크 공정을 나타낸다.
도 3을 참조하면, 반도체층(210)과 게이트절연층(103) 상에 제1예비절연층(105p)을 형성하고, 마스크(미도시)를 이용하여 제1홀(H1) 및 제2홀(H2)을 형성할 수 있다. 일 실시예로서, 제1홀(H1) 및 제2홀(H2)은 의해 상부로 갈수록 폭이 증가하는 역테이퍼 형상을 가질 수 있다.
제1예비절연층(105p)은, SiOx, SiNx, Al2O3, CuOx, Tb4O7, Y2O3, Nb2O5, Pr2O3 등에서 선택된 무기 절연 물질로 형성될 수 있다. 또는, 제1예비절연층(105p)은 폴리이미드(polyimide), 폴리아마이드(polyamide), 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기 절연 물질로 형성될 수 있다. 또는, 제1예비절연층(105p)은 유기 절연 물질과 무기 절연 물질이 교번하는 다층 구조로 형성될 수도 있다.
제1홀(H1)은 채널영역(210c)과 중첩되도록 형성되며, 게이트절연층(103)을 노출할 수 있다. 제2홀(H2)은 소스영역(210s) 및 드레인영역(210d) 중 적어도 어느 하나를 노출할 수 있다.
제1홀(H1) 및 제2홀(H2)은 건식 식각법(dry etching)에 의해 형성된다. 건식 식각법은 등방성 또는 이방성 건식 식각법을 사용할 수 있다. 제1홀(H1)은 게이트전극(230)이 위치하는 공간으로, 제1홀(H1)의 폭에 의해 게이트전극(230)의 선폭이 결정된다. 예컨대, 제1홀(H1)의 폭(w1)이 게이트전극(230)의 선폭일 수 있다. 본 발명의 비교예로서, 습식 식각법(wet etching)을 이용하여 제1홀(H1)을 형성하는 경우, 언더컷이 발생하거나 미세 식각이 어려워서, 고해상도에 적합한 박막트랜지스터(TR)의 제작이 불가능하다. 그러나, 본 발명의 식각에 따르면, 건식 식각법을 이용하여 제1홀(H1)을 형성하므로, 제1홀(H1)의 폭(W1), 즉 제1홀(H1) 내에 형성될 게이트전극(230)의 미세 선폭 조절이 가능하다.
제1홀(H1) 및 제2홀(H2)이 형성된 제1예비절연층(105p)에 대해 습식 세정 이 수행될 수 있다. 습식 세정 공정은, BOE(buffered oxide etchant)를 이용할 수 있다.
도 4 및 도 5는 게이트전극(230)의 형성 공정을 나타낸다.
도 4를 참조하면, 제1예비절연층(105p) 상에 금속층(ML)을 형성한다. 금속층(ML)은 구리(Cu), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및 은(Ag)중 선택된 하나 이상의 물질을 포함할 수 있다. 금속층(ML)은 제1예비절연층(105p) 상에 전면적으로 형성될 수 있으며, 금속층(ML)의 제1부분(ML1)은 제1홀(H1)에, 제2부분(ML2)은 제2홀(H2)에 채워진다.
도 5를 참조하면, 제1예비절연층(105p)의 일부 및 금속층(ML)의 일부를 제거한다. 제1예비절연층(105p) 및 금속층(ML)의 일부들은 화학적 기계연마(CMP, Chemical mechanical polishing)법과 같은 연마 공정에 의해 함께 제거될 수 있다.
화학적 기계연마법에 의해, 제1홀(H1) 내에 있던 금속층(ML)의 제1부분(ML1)의 적어도 일부는 남아서 게이트전극(230)이 되고, 제1예비절연층(105p)의 남은 부분은 제1절연층(105)이 되며, 제2홀(H2)내에 있던 금속층(ML)의 제2부분(ML2)의 적어도 일부는 남아서 제1전극층(271)이 된다. 제1절연층(105)의 두께(T2)는 제1예비절연층(105p)의 두께(T1) 보다 작다.
연마 공정에 의해 게이트전극(230)의 상면과 제1절연층(105)의 상면은 동일 평면 상에 위치한다. 예컨대, 게이트전극(230)의 상면과 제1절연층(105)의 상면은 각각 균일한 거칠기를 가지며 동일한 평면 상에 위치하고, 기판(100)으로부터 게이트전극(230)의 상면까지의 제1거리(D1)와 기판(100)으로부터 제1절연층(105)의 상면까지의 제2거리(D2)는 실질적으로 동일하다.
게이트전극(230)은 제1절연층(105)의 내부에 정의된 제1홀(H1) 내에 위치하며, 제1홀(H1)을 둘러싼는 제1절연층(105)의 측면과 직접 접촉하고 있으므로, 게이트전극(230)의 선폭(W2)은 전술한 제1홀(H1)의 폭(W1, 도 3참조)과 실질적으로 동일하다.
제1전극층(271)은 게이트전극(230)과 동일한 공정에서 형성되므로, 제1전극층(271)의 상면은 게이트전극(230) 및 제1절연층(105)의 상면들과 동일 평면 상에 위치할 수 있다. 예컨대, 제1전극층(271), 게이트전극(230), 및 제1절연층(105)의 상면들은 각각 균일한 거칠기를 가지며, 동일한 평면 상에 위치한다. 기판(100)으로부터 제1전극층(271)의 상면까지의 거리는 제1거리(D1)와 실질적으로 동일하다.
도 6은 제3마스크 공정을 나타낸다.
도 6을 참조하면, 게이트전극(230), 제1전극층(271) 및 제1절연층(105)을 덮는 제2절연층(107)을 형성하고, 마스크(미도시)를 이용하여 제3홀(H3) 및 제4홀(H4)을 형성한다.
제2절연층(107)은 SiOx, SiNx, Al2O3, CuOx, Tb4O7, Y2O3, Nb2O5, Pr2O3 등에서 선택된 무기 절연 물질로 형성될 수 있다. 또는, 제2절연층(107)은 폴리이미드(polyimide), 폴리아마이드(polyamide), 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기 절연 물질로 형성될 수 있다. 또는, 제2절연층(107)은 유기 절연 물질과 무기 절연 물질이 교번하는 다층 구조로 형성될 수도 있다.
제3홀(H3)은 게이트전극(230)을 노출하도록 형성되며, 건식 식각법에 의해 형성될 수 있다. 제4홀(H4)은 제1전극층(271)을 노출하도록 형성되며, 건식 식각법에 의해 형성될 수 있다.
도 7은 제4마스크 공정을 나타낸다.
도 7을 참조하면, 제2절연층(107) 상에 금속층(미도시)을 형성하고 이를 패터닝하여, 보조전극(250) 및 제2전극층(272)을 형성할 수 있다.
보조전극(250)은 게이트전극(230)의 상면과 접촉함으로써 전기적으로 연결될 수 있으며, 제2전극층(272)은 제1전극층(271)의 상면과 접촉함으로써 전기적으로 연결될 수 있다. 상호 접촉하는 제1전극층(271)과 제2전극층(272)은 전극(270)을 형성한다.
도 8은 본 발명의 비교예에 따른 제조 공정을 간략히 나타낸 단면도이다.
도 8을 참조하면, 반도체층(21) 상에 금속층(미도시)을 형성하고 습식 식각을 통해 패터닝하여 게이트전극(23)을 형성한 후, 게이트전극(23)을 마스크로 불순물을 도핑하여 미도핑영역인 채널영역(21c)의 양측에 소스영역(21s) 및 드레인영역(21d)을 형성한다. 이 후, 게이트전극(23)을 노출하는 제1관통홀(TH1) 및 소스영역(21s) 및 드레인영역(21d)을 노출하는 제2관통홀(TH2)을 갖는 층간절연층(104)을 형성한다. 다음으로, 층간절연층(104) 상에 금속층(미도시)을 형성하고 이를 패터닝하여, 보조전극(25)과 전극(27)을 형성한다.
금속층(미도시)을 형성하기 이전에, 제2관통홀(TH2)을 통해 노출된 반도체층(21)의 소스영역(21s) 및 드레인영역(21d)은 BOE에 의해 세정된다. BOE는 불산(HF)을 포함할 수 있다. BOE는 금속, 즉 제1관통홀(TH1)을 통해 노출된 게이트전극(23)을 손상시킬 수 있다. 일 예로, 알루미늄(Al) 또는 구리(Cu)로 형성되는 게이트전극(23)은 BOE에 대해 내화학성이 떨어져 박막트랜지스터(TR')의 구동 특성이 저하된다. BOE에 대해 내식성을 갖는 TiN(titanium nitride) 등을 게이트전극(23)으로 사용할 수 있으나, TiN을 형성하는 스퍼터링 공정시 발생하는 파티클에 의해 박막트랜지스터(TR')의 특성이 저하되는 문제가 있다.
그러나, 도 2a 내지 도 7을 참조하여 설명한 본 발명의 일 실시예에 따르면, 습식 세정 공정이 게이트전극(230)을 형성하기 이전에 이루어지므로, BOE에 의해 게이트전극(230)이 손상되는 것을 방지할 수 있고, 게이트전극(230)을 형성하는 금속의 종류에 제한없이 박막트랜지스터(TR)를 형성할 수 있다.
도 8에 도시된 바와 같이, 금속층을 형성하고 이를 패터닝하여 게이트전극(23)을 형성하는 경우, 패터닝 공정은 습식 식각에 의해 수행된다. 게이트전극(23)이 습식 식각에 의해 형성되므로, 언더컷이 발생하는 문제가 있고 선폭을 미세하게 조절하는 것이 불가능하다.
그러나, 도 2a 내지 도 7을 참조하여 설명한 본 발명의 일 실시예에 따르면, 제1예비절연층(105p)에 형성된 제1홀(H1)을 건식 식각법으로 형성한 후, 제1홀(H1)의 내부에 금속을 채우고 화학적 기계연마법에 의해 게이트전극(230)이 형성되므로, 게이트전극(230)을 형성하는 금속의 종류에 구애 받지 않으면서 게이트전극(230)의 선폭을 미세하게 조절하는 것이 가능하다.
도 9는 본 발명의 실시예에 따른 박막트랜지스터 기판을 이용한 표시장치를 개략적으로 나타낸 평면도이다.
도 9를 참조하면, 표시 장치(1)는 액티브영역(AA) 및 액티브영역(AA)을 둘러싸는 데드영역(DA)을 포함한다 액티브영역(AA)은 화소영역(PA)들을 포함하며, 각 화소영역(PA)마다 화소가 구비된다. 일 실시예에 따르면, 표시 장치(1)는 유기발광표시장치일 수 있다. 각 화소영역(PA)에는 화소회로 및 화소회로와 연결된 유기발광소자(OLED, organic light emitting diode)가 구비된다.
도 10은 본 발명의 일 실시예에 따른 일 화소영역에 구비된 화소를 발췌하여 나타낸 등가 회로도이고, 도 11은 본 발명의 일 실시예에 따른 일 화소의 단면도이다.
도 10을 참조하면, 각 화소(PX)는 제1박막트랜지스터(TR1), 제2박막트랜지스터(TR2), 커패시터(Cst), 및 구동 전류(Ioled)에 의해 소정의 휘도의 빛을 발광하는 유기발광소자(OLED)를 포함한다. 도 10에 도시된 회로도는 일 실시예일뿐 본 발명이 이에 한정되는 것은 아니다.
제1박막트랜지스터(TR1)는 i번째 게이트라인(GLi)에 인가된 게이트 신호에 응답하여 j번째 데이터라인(DLj)에 인가된 데이터 신호를 출력한다. 제2박막트랜지스터(TR2)는 스토리지 커패시터(Cst)에 저장된 전하량에 대응하여 유기발광소자(OLED)에 흐르는 구동전류를 제어한다. 화소(PX)는 서로 다른 레벨의 제1 전압(ELVDD)과 제2 전압(ELVSS)을 수신한다. 스토리지 커패시터(Cst) 중 어느 하나의 전극은 전원라인(PL)에 연결될 수 있다.
도 11을 참조하면, 제2박막트랜지스터(TR2)는 도 1 내지 도 7을 참조하여 설명한 박막트랜지스터(TR)와 동일할 수 있다.
본 발명의 비제한적인 실시예로, 제2박막트랜지스터(TR2)의 게이트전극(230)에 연결된 보조전극(250)은 제2박막트랜지스터(TR2)와 제1박막트랜지스터(TR1), 또는 제2박막트랜지스터(TR2)와 스토리지 커패시터(Cst)를 연결하는 브릿지배선으로서의 기능일 수 있다. 제2박막트랜지스터(TR2)의 소스영역(210s)과 연결된 전극(270)은 전원라인(PL)과 연결될 수 있고, 드레인영역(210d)과 연결된 전극(270)은 유기발광소자(OLED)의 화소전극(310)과 연결될 수 있다. 화소전극(310)은 평탄화층(109)에 형성된 홀을 통해 제2박막트랜지스터(TR2)와 연결될 수 있다.
유기발광소자(OLED)의 화소전극(310)은 제2박막트랜지스터(TR2)로부터 제1전압(ELVDD)에 대응하는 전압을 수신하고, 유기발광소자(OLED)의 대향전극(330)은 제2전압(ELVSS)을 수신하여, 유기발광소자(OLED)는 발광한다. 유기발광소자(OLED)의 발광층(320)은 화소정의막(110)을 통해 노출된 화소전극(310)과 대향전극(330) 사이에 개재되어 소정의 빛을 방출할 수 있다.
도 11에서는 제2박막트랜지스터(TR2)가 앞서 도 1 내지 도 7을 참조하여 설명한 박막트랜지스터(TR)와 동일한 경우를 설명하였으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 제1박막트랜지스터(TR1)도 앞서 도 1 내지 도 7을 참조하여 설명한 박막트랜지스터(TR)와 동일한 구조를 가지며 동일한 공정에 의해 형성될 수 있다.
도 9 내지 도 11을 참조하여 설명한 표시 장치는 유기 발광 표시 장치인 경우를 설명하였으나, 본 발명은 이에 제한되지 않는다.
본 발명의 또 다른 실시예에 따르면 표시 장치는 액정 표시 장치일 수 있다.
도 12는 본 발명의 또 따른 실시예에 따른 일 화소영역에 구비된 화소를 발췌하여 나타낸 등가 회로도이고, 도 13은 본 발명의 또 다른 실시예에 따른 일 화소의 단면도이다. 도 12 및 도 13에 도시된 실시예에 따른 표시 장치는 액정 표시 장치이다.
도 12를 참조하면, 각 화소(PX)는 박막트랜지스터(TR3), 및 스토리지 커패시터(Cst), 및 표시소자서 액정 커패시터(Clc)를 포함한다. 스토리지 커패시터(Cst)는 액정 커패시터(Clc)에 병렬 연결될 수 있으며, 실시예에 따라 생략될 수 있다.
박막트랜지스터(TR3)는 게이트라인(GLi) 및 데이터라인(DLj)에 각각 연결된다. 박막트랜지스터(TR3)는 게이트라인(GLi)에 인가된 게이트 신호에 응답하여 데이터라인(DLj)으로 인가된 데이터신호를 출력한다. 액정 커패시터(Clc)는 데이터 신호에 대응하는 전압을 충전한다.
도 13을 참조하면, 박막트랜지스터(TR3)는 도1 내지 도 7을 참조하여 설명한 박막트랜지스터(TR)와 동일할 수 있다.
액정 커패시터(Clc)는 제1 및 제2 전극들(410, 420) 및 이들 사이에 개재되는 액정층(LC)을 포함한다. 예컨대, 액정 커패시터(Clc)의 제1전극(410)은 평탄화층(109)을 관통하는 홀을 통해 박막트랜지스터(TR3)와 연결되고, 제2전극(420)은 컬러필터(CF) 및 블랙매트릭스(BM)가 형성된 상부기판(500)에 배치될 수 있으나, 본 발명은 이에 제한되지 않는다. 또 다른 실시예로, 제1,2 전극(410,420)은 기판(100) 상에 배치될 수 있다.
본 명세서에서 박막트랜지스터 기판이라 함은 기판(100) 상에 박막트랜지스터가 형성된 상태를 의미하는 것으로, 도 1에 도시된 바와 같이 기판(100) 상에 박막트랜지스터(TR)가 형성된 상태를 의미하는 것일 수 있고, 또는 도 11 및 도 13에 도시된 바와 같이 박막트랜지스터(TR2, TR3) 상에 평탄화층(109)까지 형성된 상태를 의미하거나, 또는 화소 전극(310, 410)까지 형성된 상태를 의미할 수 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100: 기판
103: 게이트절연층
105: 제1절연층
107: 제2절연층
210: 반도체층
230: 게이트전극
250: 보조전극
270: 전극

Claims (30)

  1. 기판;
    상기 기판 상에 위치하며, 채널영역, 상기 채널영역의 양측에 배치되는 소스영역 및 드레인영역을 포함하는 반도체층;
    게이트절연층을 사이에 두고 상기 반도체층 위에 배치되는 게이트전극; 및
    상기 게이트전극의 상면을 노출하면서 상기 게이트전극을 둘러싸도록 상기 기판 상에 배치되는 제1절연층;을 포함하는, 박막트랜지스터 기판.
  2. 제1항에 있어서,
    상기 제1절연층의 내부에 정의되는 제1홀을 더 포함하고,
    상기 게이트전극은 상기 제1홀 내에 배치되는, 박막트랜지스터 기판.
  3. 제1항에 있어서,
    상기 게이트전극의 상면과 상기 제1절연층의 상면은 동일한 평면 상에 위치하는, 박막트랜지스터 기판.
  4. 제1항에 있어서,
    상기 게이트전극의 상면 및 상기 제1절연층을 덮는 제2절연층을 더 포함하는, 박막트랜지스터 기판.
  5. 제4항에 있어서,
    상기 제2절연층 상에 위치하며, 상기 제2절연층의 내부에 정의된 콘택홀을 통해 상기 게이트전극과 접촉하는 보조전극을 더 포함하는, 박막트랜지스터 기판.
  6. 제5항에 있어서,
    상기 제2절연층 상에 위치하며, 상기 소스영역 및 상기 드레인영역 중 적어도 어느 하나의 영역에 전기적으로 연결된 전극을 더 포함하는, 박막트랜지스터 기판.
  7. 제6항에 있어서,
    상기 전극은,
    상기 적어도 어느 하나의 영역에 접촉하는 제1전극층; 및
    상기 제1전극층 상에 위치하며 상기 제1전극층과 접촉하는 제2전극층;을 포함하는, 박막트랜지스터 기판.
  8. 제7항에 있어서,
    상기 제1전극층은 상기 게이트전극과 동일한 물질을 포함하는, 박막트랜지스터 기판.
  9. 제7항에 있어서,
    상기 제1절연층의 내부에 정의되며 상기 적어도 어느 하나의 영역을 노출하는 제2홀을 더 포함하고,
    상기 제1전극층은 상기 제2홀 내에 배치되는, 박막트랜지스터 기판.
  10. 제7항에 있어서,
    상기 제1절연층은 상기 제1전극층의 상면을 노출하도록 상기 제1전극층을 둘러싸는, 박막트랜지스터 기판.
  11. 제7항에 있어서,
    상기 제2전극층은 상기 제2절연층 상에 위치하며, 상기 제2절연층의 내부에 정의된 홀을 통해 상기 제1전극층과 접촉하는, 박막트랜지스터 기판.
  12. 제1항에 있어서,
    상기 게이트전극의 상면의 폭은, 상기 게이트전극의 하면의 폭 보다 큰, 박막트랜지스터 기판.
  13. 제1항에 있어서,
    상기 반도체층의 길이는, 상기 반도체층의 길이와 동일한 방향을 따르는 상기 게이트절연층의 길이 보다 큰, 박막트랜지스터 기판.
  14. 제1항 내지 제13항 중 어느 한 항의 박막트랜지스터 기판; 및
    상기 박막트랜지스터 기판 상에 배치된 표시소자;를 포함하는, 표시 장치.
  15. 제14항에 있어서,
    상기 표시소자는 유기발광소자인, 표시 장치.
  16. 제14항에 있어서,
    상기 표시소자는 액정 커패시터인, 표시 장치.
  17. 기판 상에 채널영역, 상기 채널영역의 양측에 위치하는 소스영역 및 드레인영역을 갖는 반도체층을 형성하는 단계;
    상기 반도체층 상에 위치하는 게이트절연층을 형성하는 단계;
    상기 게이트절연층 상에 제1예비절연층을 형성하는 단계;
    상기 제1예비절연층의 내부에 정의되는 제1홀을 형성하는 단계;
    상기 제1예비절연층 상에 위치하며, 제1부분이 상기 제1홀 내에 채워진 금속층을 형성하는 단계; 및
    상기 제1예비절연층의 일부 및 상기 금속층의 제1부분의 적어도 일부를 남기고 상기 제1예비절연층 및 상기 금속층을 제거하는 단계;를 포함하며,
    남은 상기 제1예비절연층의 일부는 상기 반도체층 및 상기 게이트절연층을 덮는 제1절연층이 되고, 남은 상기 금속층의 상기 제1부분의 적어도 일부는 게이트전극이 되는, 박막트랜지스터 기판의 제조 방법.
  18. 제17항에 있어서,
    상기 제1절연층은 상기 게이트전극의 상면을 노출하면서 상기 게이트전극을 둘러싸는, 박막트랜지스터 기판의 제조 방법.
  19. 제17항에 있어서,
    상기 제1홀에 의해 상기 게이트절연층이 노출되는, 박막트랜지스터 기판의 제조 방법.
  20. 제17항에 있어서,
    상기 제거하는 단계는,
    화학적 기계연마법을 사용하는, 박막트랜지스터 기판의 제조 방법.
  21. 제17항에 있어서,
    상기 게이트전극의 상면과 상기 제1절연층의 상면은 동일한 평면 상에 위치하는, 박막트랜지스터 기판의 제조 방법.
  22. 제17항에 있어서,
    상기 제1홀을 형성하는 단계는,
    건식 식각법을 이용하는, 박막트랜지스터 기판의 제조 방법.
  23. 제17항에 있어서,
    상기 게이트전극 및 상기 제1절연층을 덮는 제2절연층을 형성하는 단계를 더 포함하는, 박막트랜지스터 기판의 제조 방법.
  24. 제23항에 있어서,
    상기 제2절연층 상에 위치하며, 상기 제2절연층의 내부에 정의된 홀을 통해 상기 게이트전극과 접촉하는 보조전극을 형성하는 단계를 더 포함하는, 박막트랜지스터 기판의 제조 방법.
  25. 제23항에 있어서,
    상기 제1예비절연층의 내부에 정의되는 제2홀을 형성하는 단계를 더 포함하며,
    상기 제2홀을 형성하는 단계와 상기 제1홀을 형성하는 단계는 동일한 공정에서 수행되는, 박막트랜지스터 기판의 제조 방법.
  26. 제25항에 있어서,
    상기 제2홀은 상기 소스영역 및 상기 드레인영역 중 적어도 어느 하나의 영역을 노출하고, 상기 금속층의 제2부분은 상기 제2홀 내에 채워지며,
    상기 제거하는 단계는 상기 금속층의 상기 제2부분의 적어도 일부를 남기는, 박막트랜지스터 기판의 제조 방법.
  27. 제26항에 있어서,
    상기 제1절연층은 상기 제1부분의 적어도 일부의 상면을 노출하도록 상기 제1부분의 적어도 일부를 둘러싸는, 박막트랜지스터 기판의 제조 방법.
  28. 제26항에 있어서,
    상기 제2절연층 상에 위치하며, 상기 제2절연층의 내부에 정의된 홀을 통해 상기 제2부분의 적어도 일부와 접촉하는 전극층을 형성하는 단계를 더 포함하는, 박막트랜지스터 기판의 제조 방법.
  29. 제17항에 있어서,
    상기 반도체층을 형성하는 단계와 상기 게이트절연층을 형성하는 단계는 동일한 마스크 공정에서 수행되는, 박막트랜지스터 기판의 제조 방법.
  30. 제17항에 있어서,
    내부에 상기 제1홀이 정의된 상기 제1예비절연층에 대해 습식 세정을 수행하는 단계를 더 포함하는, 박막트랜지스터 기판의 제조 방법.
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