KR20170116617A - 칩인에이블 패드를 선택할 수 있는 반도체 패키지 - Google Patents

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KR20170116617A
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Abstract

제1칩인에이블 핑거, 제2칩인에이블 핑거, 및 칩인에블 패드 선택 핑거를 가지는 패키지 기판 상에 순차적으로 반도체 칩들이 적층되고, 반도체 칩은 제1칩인에이블 핑거에 접속되는 제1칩인에이블 패드 및 제2칩인에이블 핑거에 접속되는 제2칩인에이블 패드, 및 칩인에이블 패드 선택 핑거에 접속되는 칩인에블 패드 선택 패드를 가진다. 칩인에블 패드 선택 핑거를 통해 인가되는 신호에 의해 제1칩인에이블 패드 또는 제2칩인에이블 패드가 선택적으로(optionally) 활성화(activation)되는 반도체 패키지를 제시한다.

Description

칩인에이블 패드를 선택할 수 있는 반도체 패키지{Semiconductor package with optionally activating CE pads}
본 출원은 반도체 패키지에 관한 것으로, 패키지 외부에서 칩인에이블(CE: Chip Enable) 패드를 선택할 수 있는 반도체 패키지에 관한 것이다.
전자 제품에 채용되고 있는 반도체 패키지에 고용량화 및 소형화가 요구되고 있어, 다수의 반도체 칩(chip)을 하나의 패키지 기판 상에 실장한 다층칩 스택 패키지(multi chip stack package)가 활발하게 개발되고 있다. 예컨대, 하나의 패키지 기판 상에 반도체 칩들을 4단 또는 그 이상의 단수로 적층한 패키지 구조들이 개발되고 있다. 4단 또는 그 이상의 단수로 반도체 칩들이 적층된 패키지 구조에서, 적층된 반도체 칩들 중 특정 반도체 칩을 선택하여 가동시키기 위해서, 칩인에이블(CE) 신호를 인가할 패드(pad)들이 반도체 칩에 구비된다.
반도체 패키지는 칩인에이블 패드를 선택하는 선택옵션 구조가 하나로 고정되도록 구성된다. 칩인에이블 패드를 선택하는 선택옵션 구조는 패키지 기판에 구비된 배선 구조 및 적층된 반도체 칩들을 연결하는 연결 구조에 의해 결정(define)된다. 따라서, 반도체 패키지가 구성된 후 패키지 외부에서 선택적으로 칩인에이블 패드를 선택하는 선택옵션 구조를 변경하는 것은 실질적으로 어렵다.
본 출원은 패키지 기판의 선택옵션 구조에 의해 반도체 칩에 구비된 칩인에이블 패드들을 중 특정 칩인에이블 패드를 선택하여 활성화할 수 있는 반도체 패키지를 제시하고자 한다.
본 출원의 일 관점은, 제1칩인에이블 제1핑거, 제1칩인에이블 제2핑거, 제1칩인에이블 제3핑거, 제1칩인에이블 제4핑거, 제2칩인에이블 제1핑거, 제2칩인에이블 제2핑거, 칩인에블 패드 선택 핑거 및 칩 선택 보조 핑거를 가지는 패키지 기판; 상기 패키지 기판 상에 적층되고, 제1칩인에이블 제1패드 및 제2칩인에이블 제1패드, 칩인에블 패드 선택 제1패드 및 칩 선택 보조 제1패드를 가지는 제1반도체 칩; 상기 제1반도체 칩 상에 적층되고, 제1칩인에이블 제2패드 및 제2칩인에이블 제2패드, 칩인에블 패드 선택 제2패드 및 칩 선택 보조 제2패드를 가지는 제2반도체 칩; 상기 제2반도체 칩 상에 적층되고, 제1칩인에이블 제3패드 및 제2칩인에이블 제3패드, 칩인에블 패드 선택 제3패드 및 칩 선택 보조 제3패드를 가지는 제3반도체 칩; 상기 제3반도체 칩 상에 적층되고, 제1칩인에이블 제4패드 및 제2칩인에이블 제4패드, 칩인에블 패드 선택 제4패드 및 칩 선택 보조 제4패드를 가지는 제4반도체 칩; 상기 제1칩인에이블 제1핑거와 상기 제1칩인에이블 제1패드를 연결하는 제1칩인에이블 제1커넥터; 상기 제1칩인에이블 제2핑거와 상기 제1칩인에이블 제2패드를 연결하는 제1칩인에이블 제2커넥터; 상기 제1칩인에이블 제3핑거와 상기 제1칩인에이블 제3패드를 연결하는 제1칩인에이블 제3커넥터; 상기 제1칩인에이블 제4핑거와 상기 제1칩인에이블 제4패드를 연결하는 제1칩인에이블 제4커넥터; 상기 제2칩인에이블 제1패드와 상기 제2칩인에이블 제2패드를 병합하여 상기 제2칩인에이블 제1핑거에 연결하는 제2칩인에이블 제1커넥터; 상기 제2칩인에이블 제3패드와 상기 제2칩인에이블 제4패드를 병합하여 상기 제2칩인에이블 제2핑거에 연결하는 제2칩인에이블 제2커넥터; 상기 칩인에블 패드 선택 제1패드 내지 제4패드를 상기 칩인에블 패드 선택 핑거에 병합하여 연결하는 칩인에블 패드 선택 커넥터; 및 상기 칩 선택 보조 핑거에 상기 칩 선택 보조 제2패드 및 상기 칩 선택 보조 제4패드를 병합하여 연결하는 칩 선택 보조 커넥터;를 포함하고, 상기 칩인에블 패드 선택 커넥터를 통해 인가되는 신호에 의해 상기 제1칩인에이블 제1패드 내지 제4패드들이 선택적으로(optionally) 활성화(activation)되거나 또는 상기 제2칩인에이블 제1패드 내지 제4패드들이 활성화되는 반도체 패키지를 제시한다.
본 출원의 일 관점은, 적어도 하나의 제1칩인에이블 핑거, 적어도 하나의 제2칩인에이블 핑거, 및 칩인에블 패드 선택 핑거를 가지는 패키지 기판; 및 상기 패키지 기판 상에 순차적으로 적층되고, 어느 하나의 상기 제1칩인에이블 핑거에 접속되는 제1칩인에이블 패드 및 어느 하나의 상기 제2칩인에이블 핑거에 접속되는 제2칩인에이블 패드, 및 상기 칩인에이블 패드 선택 핑거에 접속되는 칩인에블 패드 선택 패드를 가지는 반도체 칩들;를 포함하고, 상기 칩인에블 패드 선택 핑거를 통해 인가되는 신호에 의해 상기 제1칩인에이블 패드 또는 상기 제2칩인에이블 패드가 선택적으로(optionally) 활성화되는 반도체 패키지를 제시한다.
본 출원의 일 관점은, 제1칩인에이블 패드 및 제2칩인에이블 패드, 및 칩인에블 패드 선택 패드를 가지는 적어도 네 개의 반도체 칩들; 및 상기 반도체 칩들이 적층되고, 상기 반도체 칩들의 상기 제1칩인에이블 패드들 각각에 연결되는 제1칩인에이블 제1핑거, 제1칩인에이블 제2핑거, 제1칩인에이블 제3핑거, 및 제1칩인에이블 제4핑거를 가지고, 상기 반도체 칩들 중 어느 두 개의 반도체 칩들의 상기 제2칩인에이블 패드들에 공통으로 연결되는 제2칩인에이블 제1핑거, 상기 반도체 칩들 중 다른 두 개의 반도체 칩들의 상기 제2칩인에이블 패드들에 공통으로 연결되는 제2칩인에이블 제2핑거, 상기 반도체 칩들 모두의 상기 칩인에블 패드 선택 패드들에 공통으로 연결되는 칩인에블 패드 선택 핑거를 가지는 패키지 기판;을 포함하고, 상기 칩인에블 패드 선택 핑거를 통해 인가되는 신호에 의해 상기 제1칩인에이블 패드 또는 상기 제2칩인에이블 패드가 선택적으로(optionally) 활성화되는 반도체 패키지를 제시한다.
본 출원의 실시예들에 따르면, 패키지 기판의 선택옵션 구조에 의해 반도체 칩에 구비된 칩인에이블 패드들을 중 특정 칩인에이블 패드를 선택하여 활성화할 수 있는 반도체 패키지를 제시할 수 있다.
도 1은 일 예에 따른 반도체 패키지의 적층 구조를 보여주는 도면이다.
도 2 및 도 3은 일 예에 따른 반도체 패키지의 칩인에이블 패드 구조를 보여주는 도면이다.
도 4는 일 예에 따른 반도체 패키지의 칩(chip)의 구성요소들을 보여주는 도면이다.
도 5 일 예에 따른 반도체 패키지의 제1칩 선택 모드 동작을 보여주는 도면이다.
도 6은 일 예에 따른 반도체 패키지의 제2칩 선택 모드 동작을 보여주는 도면이다.
본 출원의 예의 기재에서 사용하는 용어들은 제시된 실시예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 기술 분야에서의 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 사용된 용어의 의미는 본 명세서에 구체적으로 정의된 경우 정의에 따르며, 구체적인 정의가 없는 경우 당업자들이 일반적으로 인식하는 의미로 해석될 수 있다. 본 출원의 예의 기재에서 "제1" 및 "제2", "상부(top)"및 "하부(bottom or lower)"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다.
반도체 패키지는 반도체 칩과 같은 전자 소자들을 포함할 수 있으며, 반도체 칩은 전자 회로가 집적된 반도체 기판이 다이(die) 형태로 절단 가공된 형태를 포함할 수 있다. 반도체 칩은 DRAM이나 SRAM, FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 집적회로가 집적된 메모리 칩이나, 또는 반도체 기판에 논리 회로가 집적된 로직(logic) 칩이나 에이직(ASIC) 칩 또는 시스템 온 칩(SoC)을 의미할 수 있다. 반도체 패키지는 휴대 단말기와 같은 정보통신 기기나, 바이오(bio)나 헬스케어(health care) 관련 전자 기기들, 인간에 착용 가능한(wearable) 전자 기기들에 적용될 수 있다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 일 예에 따른 반도체 패키지를 보여주는 도면이다. 도 1을 참조하면, 반도체 패키지(10)는 패키지 기판(100)과 패키지 기판(100) 상에 다단으로 적층된 반도체 칩(400)들을 포함할 수 있다. 반도체 칩(400)들은 4단으로 적층된 경우가 도 1에 예시되고 있지만, 반도체 칩(400)들은 8단, 16단 또는 그 이상의 단수로 적층될 수 있다. 반도체 칩(400)은 낸드 플래시(NAND FLASH) 반도체 소자의 칩일 수 있다. 다수 개의 반도체 칩(400)들이 하나의 패키지 기판(100) 상에 적층된 구조가 이루어지므로, 반도체 패키지(10)는 대용량의 데이터를 저장할 수 있는 소자로 이용될 수 있다.
패키지 기판(100)은 인쇄회로기판(PCB: Printed Circuit Board) 형태로 구비될 수 있다. 패키지 기판(100)은 그 상에 적층된 반도체 칩(400)들에 다양한 전기적 또는 데이터(data) 신호들을 전달하거나 반도체 칩(400)으로부터 이러한 신호들을 전달받아 외부로 이전시켜주는 수단으로 구비될 수 있다. 패키지 기판(100)은 반도체 칩(400)들을 외부 기기와 전기적 또는 신호적으로 연결시키는 배선구조층(interconnect structure)을 포함할 수 있다. 패키지 기판(100)은 전기적 절연성을 나타낼 수 있는 기판 몸체부(102)를 포함할 수 있다. 기판 몸체부(102)는 에폭시 레진(epoxy resin)과 같은 유전 물질의 층이나 유리 패브릭(glassy fabric)이 함침된 레진의 층을 포함할 수 있다.
기판 몸체부(102)의 상호 대향되는 두 표면들(101, 103)에는 배선 구조를 위한 트레이스 패턴(trace pattern)들이 구비될 수 있다. 기판 몸체부(102)의 제1표면(101) 상에 트레이스 패턴(trace pattern)의 한 형태로 본딩 핑거(bonding finger) 또는 접속 핑거(200)들이 배치될 수 있다. 기판 몸체부(102)의 제2표면(103) 상에 트레이스 패턴의 한 형태로 볼 랜드(ball land)와 같은 접속 랜드 (300)들이 배치될 수 있다. 접속 랜드(300)에는 외부 기기와의 접속을 위한 외측 접속 단자(terminal: 800)가 접속될 수 있다. 외측 접속 단자(800)는 솔더볼(solder ball)로 구비될 수 있다.
접속 핑거(200)나 접속 랜드(300)는 전기적 커넥터(connector)들이 접속되는 도전 부재들일 수 있다. 기판 몸체부(102)의 내부에는 접속 핑거(200)와 접속 랜드(300)를 상호 연결시키는 라우팅부(routing portion: 700)가 내부 연결배선부(interconnect portion)로 구비될 수 있다. 접속 핑거(200)와 접속 랜드(300) 및 라우팅부(700)를 포함하여 패키지 기판(100)의 배선구조층이 이루어질 수 있다.
패키지 기판(100)의 제1표면(101) 상에 반도체 칩(400)들이 계단 형상을 이루며 순차적으로 적층될 수 있다. 반도체 칩(400)의 제1표면(408)에 구비된 접속 패드(pad: 500)가 다른 반도체 칩(400)에 의해 가려지지 않고 노출되도록, 반도체 칩(400)은 하부에 위치하는 다른 반도체 칩(400)에 대해서 오프셋(offset)된 위치에 적층될 수 있다 패키지 기판(100)의 제1표면(101) 상에 제1반도체 칩(400A)의 제2표면(409)이 마주보게 제1반도체 칩(400A)이 적층되고, 제1반도체 칩(400A)의 접속 패드(500A)가 노출되도록 제1반도체 칩(400A)에 대해 오프셋된 위치에 제2반도체 칩(400B)이 적층될 수 있다. 제2반도체 칩(400B) 상에 제3반도체 칩(400C) 및 제4반도체 칩(400D)가 순차적으로 적층되어 계단 형상을 이룰 수 있다. 제2반도체 칩(400B)의 접속 패드(500B), 제3반도체 칩(400C)의 접속 패드(500C), 및 제4반도체 칩(400D)의 접속 패드(500D)들이 노출되도록, 반도체 칩(400)들이 계단 형상을 이루며 오프셋된 위치에 적층될 수 있다. 경우에 따라 반도체 칩(400)들은 패키지 기판(100) 상에 실질적으로 수직하게 적층될 수도 있다.
패키지 기판(100)에 반도체 칩(400)들을 전기적 또는 신호적으로 접속시키는 커넥터(600)들이 구비될 수 있다. 도 1에서 커넥터(600)를 본딩 와이어(bonding wire) 형상으로 도시하지만, 다양한 형태의 커넥터들이 반도체 칩(400)들과 패키지 기판(100)을 접속하는 데 사용될 수도 있다. 커넥터(600)는 반도체 칩(400)의 접속 패드(500)와 패키지 기판(100)의 접속 핑거(200)를 상호 연결시키는 도전 라인(line) 또는 도전 부재로 도입될 수 있다. 커넥터(600)는 반도체 칩(400)의 접속 패드(500)와 패키지 기판(100)의 접속 핑거(200)를 직접적으로 상호 연결시키거나, 또는 반도체 칩(400)과 그 상에 위치하는 다른 반도체 칩(400)을 직접적으로 연결하도록 구비될 수 있다.
커넥터(600)가 다수의 적층된 반도체 칩(400)들의 접속 패드(500)들을 하나의 접속 핑거(200)에 병합(merge)하여 연결되도록 구비될 수 있다. 다수의 반도체 칩(400)들의 접속 패드(500)들이 병합되어 하나의 접속 핑거(200)에 연결되고 있으므로, 개개의 반도체 칩(400)을 선택하는 동작이 요구된다. 다시 말해, 반도체 패키지(10) 내의 반도체 칩(400)들이 모두 동작할 경우, 하나의 접속 핑거(200)에 반도체 칩(400)들의 접속 패드(500)들로부터 인출되어 얻어지는 데이터 신호들이 병합되어 전달될 수 있다. 따라서, 특정한 반도체 칩(400)으로부터 인출되는 데이터 신호를 구분할 수 없다. 특정한 반도체 칩(400)으로부터 인출되는 데이터 신호를 확보하기 위해서는, 우선적으로 특정한 반도체 칩(400)만이 동작되도록 특정 반도체 칩(400)을 선택하는 칩 선택(chip selection) 과정이 요구될 수 있다. 반도체 칩(400)들 중 동작할 반도체 칩(400)을 선택하기 위해서, 칩인에이블 신호(Chip Enable signal)를 특정 반도체 칩(400)에 선택적으로 인가할 수 있는 칩인에이블 패드가 요구될 수 있다.
도 2 및 도 3은 일 예에 따른 반도체 패키지의 칩인에이블 패드 선택옵션(CE option) 구조를 보여주는 개념도들이다.
도 2를 참조하면, 패키지 기판(100)의 제1표면(101) 상에 적층되는 반도체 칩(400)은 접속 패드(도 1의 500)들로 제1칩인에이블 패드(510)와 이에 구분되고 독립적인 제2칩인에이블 패드(520)을 구비할 수 있다. 제1칩인에이블 패드(510)와 제2칩인에이블 패드(520)는 특정 반도체 칩(400)을 선택하는 칩인에이블 신호가 인가되는 단자로 구비될 수 있다. 제1칩인에이블 패드(510)와 제2칩인에이블 패드(520)는 각각 서로 다른 칩 선택 모드(chip selection mode)들에 사용되도록 구비될 수 있다. 예컨대, 제1칩인에이블 패드(510)는 다수의 반도체 칩(400)들 중 어느 하나의 반도체 칩(400)을 선택하는 선택 모드(chip selecting mode)들 중 하나인 제1칩 선택 모드에서 사용되는 칩인에이블 패드로 구비될 수 있다. 제2칩인에이블 패드(520)는 다수의 반도체 칩(400)들 중 어느 하나의 반도체 칩(400)을 선택하는 선택 모드(chip selecting mode)들 중 다른 하나인 제2칩 선택 모드에 사용되는 칩인에이블 패드로 구비될 수 있다. 반도체 패키지(10)가 서로 다른 두 가지의 칩 선택 모드들 중 어느 하나의 칩 선택 모드로 동작하도록 할 때, 제1칩인에이블 패드(510)만이 활성화되어 칩 인에이블을 위해 배타적으로 사용되거나 또는 제2칩인에이블 패드(520)만이 활성화되어 칩 인에이블을 위해 사용될 수 있다.
반도체 칩(400)의 접속 패드(500)들의 일부들은 데이터 신호를 인가하거나 또는 독출하기 위한 데이터 신호 패드(DQ pad: 560)들로 구비될 수 있다. 데이터 신호 패드(560)들은 각각 DQ0, DQ1, DQ2, DQ3, DQ4, DQ5, DQ6, DQ7 각각에 대응되도록 반도체 칩(400)에 구비될 수 있다.
반도체 칩(400)에서 제1 및 제2칩 선택 모드들 중 어느 하나의 칩 선택 모드가 활성화되도록, 제1칩인에이블 패드(510)를 선택하여 활성화거나 아니면 제2칩인에이블 패드(520)를 선택하여 활성화하는 과정이 요구될 수 있다. 특정 칩인에이블 패드를 선택적으로 활성화(optional activation)하기 위해서, 특정 칩인에이블 패드를 선택하는 칩인에이블 패드 선택 신호가 반도체 칩(400)에 제공될 수 있다. 칩인에이블 패드 선택 신호가 인가되는 단자인 칩인에이블 패드 선택 패드(530)가 반도체 칩(400)에 구비될 수 있다.
칩인에이블 패드 선택 신호에 의해서, 제1칩인에이블 패드(510)가 활성화 또는 인에이블 상태가 되어 제1칩 선택 모드가 활성화될 수 있다. 이때, 제2칩인에이블 패드(520)는 비활성화(deactivation)되거나 또는 디스에이블(disable) 상태가 될 수 있다. 반대로, 칩인에이블 패드 선택 신호에 의해서, 제2칩인에이블 패드(520)가 활성화 또는 인에이블 상태가 되어 제2칩 선택 모드가 활성화되고, 제1칩인에이블 패드(510)가 비활성화되거나 또는 디스에이블(disable) 상태가 될 수 있다. 다시 말해, 반도체 패키지(10)는 칩인에이블 패드 선택 신호에 의해서 실질적으로 제1칩 선택 모드로 칩 선택이 이루어지도록 동작하거나 또는 제2칩 선택 모드로 칩 선택이 이루어지도록 동작할 수 있다. 반도체 패키지(10)에서 칩인에이블 패드 선택 패드(530)를 통해 반도체 칩(400)에 칩인에이블 패드 선택 신호를 인가함으로써, 반도체 패키지(10)의 칩 선택 동작 모드를 달리 변경하도록 제어하는 것이 가능하다. 반도체 칩(400)이 예컨대 제2칩 선택 모드로 동작하도록 선택될 때, 반도체 칩(400)을 더 세부적으로 칩 선택하는 동작을 위한 칩 선택 제1보조 패드(540) 및 칩 선택 제2보조 패드(550)가 반도체 칩(400)에 더 구비될 수 있다. 예컨대, 칩 선택 제1보조 패드(540)는 SD_SEL 신호가 인가되는 접속 패드이고 칩 선택 제2보조 패드(550)는 FB(Front/Back) 신호가 인가되는 접속 패드로 구비될 수 있다. SD_SEL 신호는 듀얼다이패키지(DDP) 구조로 두 개의 반도체 칩(400)들이 하나의 제2칩인에블 패드(520)에 병합되어 연결될 때, 두 개의 반도체 칩(400)들 각각이 듀얼다이패키지(DDP) 구조를 이루는 하나의 칩인 것을 인식시키는 신호일 수 있다. FB(Front/Back) 신호는 듀얼다이패키지(DDP) 구조로 두 개의 반도체 칩(400)들이 하나의 제2칩인에블 패드(520)에 병합되어 연결될 때, 두 반도체 칩(400)들 중 하나를 첫 번째 칩으로 다른 하나를 두 번째 칩으로 인식시키기 위한 신호일 수 있다. 반도체 칩(400)을 제2칩 선택 모드로 선택할 때, 제2칩인에블 패드(520)를 선택적으로 활성화시키고, 제2칩인에이블 패드(520)에 인가되는 신호와, 칩 선택 제1보조 패드(540)와 칩 선택 제2보조 패드(550)에 인가되는 신호들로부터 특정 반도체 칩(400)을 칩 선택할 수 있다.
반도체 칩(400)들이 적층되는 패키지 기판(100)은 제1표면(101)에 반도체 칩(400)의 데이터 신호 패드(560)에 접속되는 접속 핑거(200)로서 데이터 신호 핑거(260)들을 구비할 수 있다. 데이터 신호 핑거(260)와 반도체 칩(400)의 데이터 신호 패드(560)는 커넥터(600)들 중 하나인 데이터 커넥터(660)로 전기적 또는 신호적으로 연결될 수 있다. 제1반도체 칩(400A)에 구비된 데이터 신호 제1패드(560A)와 제2반도체 칩(400B)에 구비된 데이터 신호 제2패드(560B)와 제3반도체 칩(400C)에 구비된 데이터 신호 제3패드(560C)와 제4반도체 칩(400D)에 구비된 데이터 신호 제4패드(560D)는 데이터 커넥터(600)에 순차적으로 병합되도록 연결될 수 있다. 하나의 데이터 신호 핑거(260)에 병합되어 인입되는 데이터 신호들은, 제1칩 선택 모드나 또는 제2칩 선택 모드에 따른 칩 선택 동작에 의해서, 특정 반도체 칩(400)이 선택됨으로써, 특정 반도체 칩(400)에서 출력되는 데이터 신호만이 선택적으로 데이터 신호 핑거(260)를 통해 출력될 수 있다.
반도체 칩(400)들이 적층되는 패키지 기판(100)은 제1표면(101)에 반도체 칩(400)의 제1칩인에이블 패드(510)에 접속되는 접속 핑거(200)로서 제1칩인에이블 핑거(210)들을 구비할 수 있다. 제1칩인에이블 핑거(210)들은 다수 개가 나란히 구비될 수 있다. 제1칩인에이블 핑거(210)들은 패키지 기판(100) 상에 적층될 반도체 칩(400)들의 수만큼의 개수로 구비될 수 있다. 패키지 기판(100) 상에 반도체 칩(400)들이 4개 적층된 경우, 제1칩인에이블 핑거(210)들은 4개가 구비될 수 있다. 패키지 기판(100) 상에 반도체 칩(400)들이 8개가 적층된 옥타 다이 패키지(ODP: Octa Die Package)의 경우 제1칩인에이블 핑거(210)들은 8개가 구비될 수 있다. 제1칩인에이블 핑거(210)와 반도체 칩(400)의 제1칩인에이블 패드(510)는 커넥터(600)들 중 하나인 제1칩인에이블 커넥터(610)로 전기적 또는 신호적으로 연결될 수 있다.
제1반도체 칩(400A)의 제1칩인에이블 제1패드(510A)는, 제1칩인에이블 제1커넥터(610A)를 통해 패키지 기판(100)의 제1칩인에이블 제1핑거(210A)에 직접적으로 접속될 수 있다. 제1칩인에이블 제1커넥터(610A)는 패키지 기판(100)의 제1칩인에이블 제1핑거(210A)와 제1반도체 칩(400A)의 제1칩인에이블 제1패드(510A)를 상호 연결하는 본딩 와이어(bonding wire)를 포함할 수 있다. 제2반도체 칩(400B)의 제1칩인에이블 제2패드(510B)는 제1칩인에이블 제2커넥터(610B)를 통해 패키지 기판(100)의 제1칩인에이블 제2핑거(210B)에 직접적으로 접속될 수 있다. 제3반도체 칩(400C)의 제1칩인에이블 제3패드(510C)는 제1칩인에이블 제3커넥터(610C)를 통해 패키지 기판(100)의 제1칩인에이블 제3핑거(210C)에 직접적으로 접속될 수 있다. 제4반도체 칩(400D)의 제1칩인에이블 제4패드(510D)는 제1칩인에이블 제4커넥터(610D)를 통해 패키지 기판(100)의 제1칩인에이블 제4핑거(210D)에 직접적으로 접속될 수 있다.
제1칩인에이블 핑거들(210A, 210B, 210C, 210D)이 개개의 반도체 칩들(400A, 400B, 400C, 400D)의 제1칩인에이블 패드들(510A, 510B, 510C, 510D)에, 상호 간에 독립적으로 제1칩인에블 커넥터들(610A, 610B, 610C, 610D)에 의해서 연결될 수 있다. 칩인에이블 패드 선택 패드(530)를 통해 반도체 칩(400)에 인가되는 칩인에이블 패드 선택 신호에 의해서, 제1칩인에이블 패드(510)가 활성화 또는 인에이블 상태가 될 수 있다. 이때, 제2칩인에이블 패드(520)는 칩인에이블 패드 선택 신호에 의해서 비활성화되거나 또는 디스에이블(disable) 상태가 된다. 제1칩인에이블 패드(510)들만이 활성화될 경우, 반도체 칩(400)에는 제1칩 선택 모드가 활성화될 수 있다. 제1칩 선택 모드에서 반도체 칩들(400A, 400B, 400C, 400D)은 개별적으로 특정화되어 선택될 수 있다. 제1칩인에이블 패드(510)의 활성화를 이용한 제1칩 선택 모드에서는, 상호 적층된 네 개의 반도체 칩들(400A, 400B, 400C, 400D)은 서로 구분되는 네 개의 제1칩인에이블 패드들(510A, 510B, 510C, 510D)들을 이용하여 특정 칩이 선택될 수 있다. 제1칩 선택 모드는 네 개의 칩들이 적층된 쿼드다이패키지(QDP: Quad Die Package)에서 네 개의 칩인에블(CE) 신호를 이용하여 특정 칩을 선택하는 동작 모드로 구현될 수 있다. 즉, 반도체 칩(400)들은 4CE QDP 구조로서 동작할 수 있다.
반도체 칩(400)들이 적층되는 패키지 기판(100)은 제1표면(101)에 반도체 칩(400)의 제2칩인에이블 패드(520)에 접속되는 접속 핑거(200)로서 제2칩인에이블 핑거(220)들을 구비할 수 있다. 제2칩인에이블 핑거(220)들은 다수 개가 나란히 구비될 수 있다. 제2칩인에이블 핑거(220)들은 패키지 기판(100) 상에 적층될 반도체 칩(400)들을 2개를 하나의 쌍으로 묶은 쌍의 수만큼의 개수로 구비될 수 있다. 패키지 기판(100) 상에 반도체 칩(400)들이 4개 적층된 경우, 제2칩인에이블 핑거(220)들은 2개가 구비될 수 있다. 패키지 기판(100) 상에 반도체 칩(400)들이 8개가 적층된 ODP 패키지의 경우 제2칩인에이블 핑거(220)들은 4개가 구비될 수 있다.
제2칩인에이블 핑거(220)와 반도체 칩(400)의 제2칩인에이블 패드(520)는 커넥터(600)들 중 하나인 제2칩인에이블 커넥터(620)로 전기적 또는 신호적으로 연결될 수 있다. 제1반도체 칩(400A)의 제2칩인에이블 제1패드(520A)는 제2칩인에이블 제1커넥터(620AB)를 통해 패키지 기판(100)의 제2칩인에이블 제1핑거(220AB)에 직접적으로 접속될 수 있다. 제2칩인에이블 제2커넥터(620AB)는 패키지 기판(100)의 제2칩인에이블 제1핑거(220AB)와 제1반도체 칩(400A)의 제2칩인에이블 제1패드(520A)를 상호 연결하도록 확장된 본딩 와이어를 포함할 수 있다. 제2반도체 칩(400B)의 제2칩인에이블 제2패드(520B)는 제2칩인에이블 제1커넥터(620AB)에 의해 제2칩인에이블 제1패드(520A)와 전기적으로 병합되어 패키지 기판(100)의 제2칩인에이블 제1핑거(210AB)에 접속될 수 있다. 제2칩인에이블 제1핑거(220AB)는 제2칩인에이블 제1커넥터(620AB)를 통해 제1반도체 칩(400A)의 제2칩인에이블 제1패드(520A)와 제2반도체 칩(400B)의 제2칩인에이블 제2패드(520B)와 동시에 연결될 수 있다.
제3반도체 칩(400C)의 제2칩인에이블 제3패드(520C)는 제2칩인에이블 제2커넥터(620CD)를 통해 패키지 기판(100)의 제2칩인에이블 제2핑거(220CD)에 직접적으로 접속될 수 있다. 제4반도체 칩(400D)의 제2칩인에이블 제4패드(520D)는 제2칩인에이블 제2커넥터(620CD)에 의해 제2칩인에이블 제3패드(520C)와 전기적으로 병합되어 패키지 기판(100)의 제2칩인에이블 제2핑거(220CD)에 접속될 수 있다. 제2칩인에이블 제2핑거(220CD)는 제2칩인에이블 제2커넥터(620AB)를 통해 제3반도체 칩(400C)의 제2칩인에이블 제3패드(520C)와 제4반도체 칩(400D)의 제2칩인에이블 제4패드(520D)와 동시에 연결될 수 있다.
반도체 칩(400)들이 적층되는 패키지 기판(100)은 제1표면(101)에 반도체 칩(400)의 칩인에이블 패드 선택 패드(530)에 접속되는 접속 핑거(200)로서 칩인에이블 패드 선택 핑거(230)를 구비할 수 있다. 칩인에이블 패드 선택 핑거(230)와 반도체 칩(400)의 칩인에이블 패드 선택 패드(530)는 커넥터(600)들 중 하나인 칩인에이블 패드 선택 커넥터(630A)로 전기적 또는 신호적으로 연결될 수 있다. 제1반도체 칩(400A)의 칩인에이블 패드 선택 제1패드(530A)는 칩인에이블 패드 선택 커넥터(630A)를 통해 패키지 기판(100)의 칩인에이블 패드 선택 핑거(230)에 직접적으로 접속될 수 있다. 칩인에이블 패드 선택 커넥터(630A)는 패키지 기판(100)의 칩인에이블 패드 선택 핑거(230)와 제1반도체 칩(400A)의 칩인에이블 패드 선택 제1패드(530A)를 상호 연결하도록 확장된 본딩 와이어를 포함할 수 있다.
제2반도체 칩(400B)의 칩인에이블 패드 선택 제2패드(530B)와 제3반도체 칩(400C)의 칩인에이블 패드 선택 제3패드(530C)와 제4반도체 칩(400D)의 칩인에이블 패드 선택 제4패드(530D)는 칩인에이블 패드 선택 커넥터(630A)에 의해 상호 연결되며, 패키지 기판(100)의 칩인에이블 패드 선택 핑거(230)에 병합되어 접속될 수 있다. 칩인에이블 패드 선택 핑거(230)는 반도체 칩들(400A, 400B, 400C, 400D)의 칩인에이블 패드 선택 패드들(530A, 530B, 530C, 530D) 모두와 칩인에이블 패드 선택 커넥터(630A)를 통해 병합하여 연결될 수 있다. 칩인에이블 패드 선택 핑거(230)에 인가되는 칩인에이블 패드 선택 신호에 의해서, 모든 반도체 칩들(400A, 400B, 400C, 400D)의 제1칩인에이블 패드(510)들을 활성화하거나, 반대로 모든 반도체 칩들(400A, 400B, 400C, 400D)의 제2칩인에이블 패드(520)들을 선택적으로 활성화할 수 있다.
반도체 칩(400)들이 적층되는 패키지 기판(100)은 제1표면(101)에 반도체 칩(400)의 칩 선택 제1보조 패드(540)에 접속되는 접속 핑거(200)로서 칩 선택 제1보조 핑거(240)를 더 구비할 수 있다. 칩 선택 제1보조 핑거(240)와 반도체 칩(400)의 칩 선택 제1보조 패드(540)는 커넥터(600)들 중 하나인 칩 선택 제1보조 커넥터(640A)로 전기적 또는 신호적으로 연결될 수 있다. 제1반도체 칩(400A)의 칩 선택 제1보조 제1패드(540A)는 칩 선택 제1보조 커넥터(640A)를 통해 패키지 기판(100)의 칩 선택 제1보조 핑거(240)에 직접적으로 접속될 수 있다. 칩 선택 제1보조 커넥터(640A)는 패키지 기판(100)의 칩 선택 제1보조 핑거(240)와 제1반도체 칩(400A)의 칩 선택 제1보조 제1패드(540A)를 상호 연결하는 본딩 와이어를 포함할 수 있다.
제2반도체 칩(400B)의 칩 선택 제1보조 제2패드(240B)와 제3반도체 칩(400C)의 칩 선택 제1보조 제3패드(540C)와 제4반도체 칩(400D)의 칩 선택 제1보조 제4패드(540D)는 칩 선택 제1보조 커넥터(640A)에 의해 전기적으로 병합되어 패키지 기판(100)의 칩 선택 제1보조 핑거(240)에 동시에 접속될 수 있다. 칩 선택 제1보조 핑거(240)는 반도체 칩들(400A, 400B, 400C, 400D)의 칩 선택 보조 패드들(540A, 540B, 540C, 540D) 모두와 칩 선택 제1보조 커넥터(640A)를 통해 동시에 연결될 수 있다. 칩 선택 제1보조 핑거(240)에 인가되는 SD_SEL 신호에 의해서, 모든 반도체 칩들(400A, 400B, 400C, 400D)에 2CE DDP 구조를 구성하는 칩임을 인식시킬 수 있다. 예컨대 제1반도체 칩(400A)과 제2반도체 칩(400B)이 하나의 논리적 다이(Die)로 인식되고, 제3반도체 칩(400C)과 제4반도체 칩(400D)이 또 다른 하나의 논리적 다이로 인식될 때, 제1반도체 칩(400A)과 제2반도체 칩(400B) 또는 제3반도체 칩(400C)과 제4반도체 칩(400D)이 이러한 각각의 논리적 다이들을 이루는 칩인 것을 인식시키는 신호로 SD_SEL 신호가 사용될 수 있다.
반도체 칩(400)들이 적층되는 패키지 기판(100)은 제1표면(101)에 반도체 칩(400)의 칩 선택 제2보조 패드(550)에 접속되는 접속 핑거(200)로서 칩 선택 제2보조 핑거(250)들을 구비할 수 있다. 칩 선택 제2보조 핑거(250), 칩 선택 제1보조 핑거(240) 및 칩인에이블 패드 선택 핑거(230)들은 제어 핑거(231)로 그룹(group)화되어 구비될 수 있다. 칩 선택 제2보조 핑거(250) 및 칩 선택 제1보조 핑거(240)는 칩인에이블 패드 선택 핑거(230)에 인근하도록 배치될 수 있다.
칩 선택 제2보조 핑거(250)와 반도체 칩(400)의 칩 선택 제2보조 패드(550)는 커넥터(600)들 중 하나인 칩 선택 제2보조 커넥터(650BD)로 전기적 또는 신호적으로 연결될 수 있다. 제2반도체 칩(400B)의 칩 선택 제2보조 제2패드(550B)는 칩 선택 제2보조 커넥터(650BD)를 통해 패키지 기판(100)의 칩 선택 제2보조 핑거(250)에 직접적으로 접속될 수 있다. 칩 선택 제2보조 커넥터(650BD)는 패키지 기판(100)의 칩 선택 제2보조 핑거(250)와 제2반도체 칩(400B)의 칩 선택 제2보조 제2패드(550B)를 상호 연결하는 본딩 와이어를 포함할 수 있다.
제4반도체 칩(400D)의 칩 선택 제2보조 제4패드(550D)는 칩 선택 제2보조 커넥터(650BD)에 의해 패키지 기판(100)의 칩 선택 제2보조 핑거(250)에 접속될 수 있다. 칩 선택 제2보조 핑거(250)는 칩 선택 제2보조 커넥터(650BD)를 통해 제2반도체 칩(400B)의 칩 선택 제2보조 제2패드(550B)와 제4반도체 칩(400D)의 칩 선택 제2보조 제4패드(550D)에 동시에 연결될 수 있다. 제2반도체 칩(400B)과 패키지 기판(100) 사이에 위치하는 제1반도체 칩(400A)의 칩 선택 제2보조 제1패드(550A)는 칩 선택 제2보조 커넥터(650BD)에 연결되지 않은 단락 상태, 즉, NC(Not Connected) 상태로 구비되어 플로팅(floating)될 수 있다. 제2반도체 칩(400B)와 제4반도체 칩(400D) 사이에 위치하는 제3반도체 칩(400C)의 칩 선택 제2보조 제3패드(550C)는 칩 선택 제2보조 커넥터(650BD)에 연결되지 않은 상태, 즉, NC(Not Connected) 상태로 플로팅(floating)될 수 있다.
칩 선택 제2보조 커넥터(650BD)는 칩 선택 제2보조 제1패드(550A) 및 칩 선택 제2보조 제3패드(550C)를 연결하고, 칩 선택 제2보조 제2패드(550B) 및 칩 선택 제2보조 제4패드(550D)를 연결하지 않도록 구비될 수도 있다.
칩인에이블 패드 선택 패드(530) 및 칩인에이블 패드 선택 핑거(230)는 칩인에이블 패드 선택 커넥터(630A)를 통해서 서로 연결될 수 있다. 칩인에이블 패드 선택 핑거(230)를 통해 칩인에이블 패드 선택 패드(530)에 칩인에이블 패드 신호를 인가하여 제2칩인에이블 패드(520)들을 활성화시키면, 제2칩인에이블 제1핑거(220AB)에 연결된 제1 및 제2반도체 칩(400A, 400B)들과 제2칩인에이블 제2핑거(220CD)에 연결된 제3 및 제4반도체 칩(400C, 400D)들이 1차적으로 서로 구분될 수 있다. 제1반도체 칩(400A)의 제2칩인에이블 제1패드(520A)와 제2반도체 칩(400B)의 제2칩인에이블 제2패드(520B)가 패키지 기판(100)의 제2칩인에이블 제1핑거(220AB)에 동시에 연결되어 있으므로, 제1반도체 칩(400A)과 제2반도체 칩(400B)을 구분하는 추가적인 과정이 요구될 수 있다.
제2보조 커넥터(650BD), 및 제2반도체 칩(400B)의 칩 선택 제2보조 제2패드(550B), 패키지 기판(100)의 칩 선택 제2보조 핑거(250)의 연결 구조를 이용하여, 제1반도체 칩(400A)과 제2반도체 칩(400B)을 구분하여 선택할 수 있다. 제1반도체 칩(400A)의 칩 선택 제2보조 제1패드(550A)는 칩 선택 제2보조 커넥터(650BD)에 연결되지 않은 상태, 즉, NC 상태로 플로팅(floating)되어 있다. 또한, 제2반도체 칩(400B)의 칩 선택 제2보조 제2패드(550B)는 칩 선택 제2보조 커넥터(650BD)에 연결되어 있다. 칩 선택 제2보조 커넥터(650BD)를 통해 VCC 파워(power)가 인가되어 논리 "high" 신호가 인가될 경우, 제2반도체 칩(400B)의 칩 선택 제2보조 제2패드(550B)에 VCC 파워(power)가 인가되어 제2반도체 칩(400B)은 제1 및 제2반도체 칩들(400A, 400B)들이 적층된 DDP 구조에서 두 번째 위치하는 칩으로 인식될 수 있다. 제1반도체 칩(400A)의 칩 선택 제2보조 제1패드(550A)는 플로팅된 상태이므로 논리 "low" 신호가 인가된 상태일 수 있으므로, 제1반도체 칩(400A)은 DDP 구조에서 첫 번째 위치하는 칩으로 인식될 수 있다.
이와 같이, 제2보조 커넥터(650BD), 및 제2반도체 칩(400B)의 칩 선택 제2보조 제2패드(550B), 제4반도체 칩(400D)의 칩 선택 제4보조 제2패드(550D), 패키지 기판(100)의 칩 선택 제2보조 핑거(250)의 연결 구조와, 제1반도체 칩(400A)의 제2칩인에이블 제1패드(520A)와 제2반도체 칩(400B)의 제2칩인에이블 제2패드(520B)를 패키지 기판(100)의 제2칩인에이블 제1핑거(220AB)에 병합하고 제3반도체 칩(400C)의 제2칩인에이블 제3패드(520C)와 제4반도체 칩(400D)의 제2칩인에이블 제4패드(520D)를 패키지 기판(100)의 제2칩인에이블 제2핑거(220CD)에 병합하는 제2칩인에이블 커넥터들(620AB, 620CD)의 연결 구조를 이용하여, 반도체 칩들(400A, 400B, 400C, 400D)이 두 개의 칩인에블(CE) 신호를 이용하여 칩 선택되는 제2칩 선택 모드를 구현할 수 있다. 이에 따라, 반도체 패키지(10)는 예컨대 2CE_QDP 모드로 동작할 수 있다.
제1칩 선택 모드와 제2칩 선택 모드를 구현하도록 구비된 패키지 기판(100)의 접속 핑거(200)들의 배치 구조와, 패키지 기판(100)과 반도체 칩(400)들 간의 커넥터(600)의 연결 구조를 이용하여, 칩인에이블 패드 및 칩 선택 모드를 달리 선택할 수 있는 칩인에이블 선택옵션(CE option) 구조를 구현할 수 있다. 따라서, 반도체 패키지(10)가 구현된 이후에도 반도체 패키지(10)가 동작하는 동작 모드 또는 칩인에이블 모드를 달리 변경할 수 있다.
도 3을 참조하면, 패키지 기판(100)의 제1표면(101)에 접속 핑거(200)들이 구비되고, 제2표면(103)에는 접속 랜드(300)가 구비되고, 접속 랜드(300)에는 외부 기기와의 접속을 위한 외측 접속 단자(800)가 구비되고 있다. 도 3에서 도 2의 데이터 신호를 위한 데이터 신호 패드(560) 등은 생략되고 있다. 제1칩인에이블 핑거(210)들에 대응되도록 칩인에이블 접속 단자(810)들이 구비될 수 있다. 제1칩인에이블 핑거(210)와 칩인에이블 접속 단자(810)를 전기적으로 또는 신호적으로 상호 연결시키기 위해서, 제1칩인에이블 라우팅부(710)가 패키지 기판(100)의 몸체부(102) 내부를 실질적으로 관통하는 도전층 패턴으로 구비될 수 있다.
제1칩인에이블 제1핑거(210A), 제2핑거(210B), 제3핑거(210C) 및 제4핑거(210D) 각각을 칩인에이블 제1접속 단자(810A), 제2접속 단자(810B), 제3접속 단자(810C), 및 제4접속 단자(810D) 각각에 전기적으로 또는 신호적으로 상호 연결시키기 위해서, 제1칩인에이블 제1라우팅부(710A), 제2라우팅부(710B), 제3라우팅부(710C) 및 제4라우팅부(710D) 각각이 패키지 기판(100)의 몸체부(102) 내부를 실질적으로 관통하는 도전층 패턴으로 구비될 수 있다.
제2칩인에이블 핑거(220)를 칩인에이블 접속 단자(810)에 병합시키며 연결하기 위해서, 제2칩인에이블 라우팅부(720)가 제1칩인에이블 라우팅부(710)에 병합되어 접속되도록 구비될 수 있다. 제2칩인에이블 제1핑거(220AB)를 칩인에이블 제1접속 단자(810A)에 병합시키며 연결하기 위해서, 제1칩인에이블 제1라우팅부(710A)에 병합되도록 라우팅되는 제2칩인에이블 제1라우팅부(720AB)가 패키지 기판(100)에 구비될 수 있다. 제2칩인에이블 제2핑거(220CD)를 칩인에이블 제2접속 단자(810B)에 병합시키며 연결하기 위해서, 제1칩인에이블 제2라우팅부(710B)에 병합되도록 라우팅되는 제2칩인에이블 제2라우팅부(720CD)가 패키지 기판(100)에 구비될 수 있다. 제2칩인에이블 라우팅부(720)는 패키지 기판(100)의 몸체부(102) 내부에 위치하도록 구비될 수 있다. 제2칩인에이블 라우팅부(720)는 패키지 기판(100)의 제1표면(101)에 위치하도록 변형될 수도 있다. 제1칩인에이블 패드(510)와 제2칩인에이블 패드(520)는 칩인에이블 접속 단자(810A, 810B)에 공통으로 접속될 수 있어, 제1칩인에이블 패드(510)와 제2칩인에이블 패드(520)에 접속될 접속 단자(810)들의 수를 줄일 수 있다.
칩인에이블 패드 선택 핑거(230)를 칩인에이블 패드 선택을 위한 접속 단자(830)에 연결하기 위해서, 칩인에이블 패드 선택을 위한 라우팅부(730)가 패키지 기판(100)에 구비될 수 있다. 칩인에이블 패드 선택 라우팅부(730)는 칩인에이블 패드 선택 핑거(230) 주위에 배치된 칩 선택 제1보조 핑거(240) 및 칩 선택 제1보조 핑거(250)를 칩인에이블 패드 선택 접속 단자(830)에 병합되어 연결되도록 구비될 수 있다. 이에 따라, 칩인에이블 패드 선택 핑거(230), 칩 선택 제1보조 핑거(240) 및 칩 선택 제1보조 핑거(250)에는 공통으로 제어 신호가 인가될 수 있다.
도 4는 일 예에 따른 반도체 패키지의 칩(chip)의 구성요소들을 보여주는 도면이다. 도 4를 참조하면, 반도체 패키지(도 1의 10)를 이루는 반도체 칩(400)은 NAND FLASH 소자를 포함하는 칩으로 구비될 수 있다. 반도체 칩(400)은 데이터의 저장 및 쓰기, 읽기 동작이 이루어지는 메모리 셀부(memory cell region: 410)을 구비하고, 페이지 버퍼부(page buffer region: 420)을 구비하고, 주변 회로부(peripheral circuit region: 430)을 구비할 수 있다. 반도체 칩(400)은 칩 선택 동작을 제어하는 제어 로직부(controlling logic region: 440)을 구비하고, 칩인에이블 패드(510, 520)를 선택하는 선택 신호를 제어 로직부(440)에 제공하는 칩인에이블 패드 선택부(460)를 구비할 수 있다. 칩인에이블 패드(510, 520), 데이터 신호 패드(560), 칩인에이블 패드 선택 패드(530), 칩 선택 제1보조 패드(540) 및 칩 선택 제2보조 패드(550)들이 위치하는 칩 패드부(chip pad region: 450)을 반도체 칩(400)은 구비할 수 있다. 도 4는 NAND FLASH 소자를 포함하는 반도체 칩(400)의 구성요소들을 대략적으로 제시하고 있지만, 다양한 형태로 변형될 수 있다.
도 5는 일 예에 따른 반도체 패키지의 칩인에이블 패드에 대한 제1칩선택 모드 동작을 보여주는 도면들이다. 도 5를 참조하면, 칩인에이블 패드 선택 접속 단자(830)를 예컨대 전기적으로 연결되지 않은 NC 상태로 플로팅시켜 예컨대 논리 "low" 신호를 인가할 수 있다. 칩인에이블 패드 선택 접속 단자(830)에 연결된 칩인에이블 패드 선택 핑거(230), 칩인에이블 패드 선택 커넥터(630A) 및 칩인에이블 패드 선택 패드(530)에 논리 "low" 신호가 인가되면, 제1칩인에이블 패드(510)를 선택하는 제1활성화 신호가 반도체 칩(400)들에 인가될 수 있다. 제1활성화 신호에 의해서 반도체 칩(400)들의 제1칩인에이블 패드(510)들은 인에이블 상태로 활성화되고, 제2칩인에이블 패드(520)들이 디스에이블(disable) 상태로 비활성화될 수 있다. 활성화된 제1칩인에이블 패드들(510A, 510B, 510C, 510D)를 이용하여, 반도체 칩(400)들 중 어느 하나의 특정 반도체 칩(400)이 칩 선택될 수 있다. 반도체 칩(400)들 개개의 칩 선택에, 제1칩인에이블 패드들(510A, 510B, 510C, 510D), 제1칩인에이블 핑거들(210A, 210B, 210C, 210D), 제1칩인에블 커넥터들(610A, 610B, 610C, 610D) 및 제1칩인에이블 라우팅부들(710A, 710B, 710C, 710D) 및 칩인에이블 접속 단자들(810A, 810B, 810C, 810D)의 연결 구조가 이용된다. 쿼드다이패키지(QDP)에서 네 개의 칩인에블(CE) 신호를 이용하여 특정 칩을 선택하는 제1칩 선택 동작 모드, 예컨대, 4CE_QDP 동작 모드가 반도체 칩(400)들의 동작에 적용된다.
도 6은 일 예에 따른 반도체 패키지의 칩인에이블 패드에 대한 제2칩선택 모드 동작을 보여주는 도면들이다. 도 6을 참조하면, 칩인에이블 패드 선택 접속 단자(830)에 예컨대 VCC 파워를 인가하여 논리 "high" 신호를 인가할 경우, 칩인에이블 패드 선택 접속 단자(830)에 연결된 칩인에이블 패드 선택 핑거(230), 칩인에이블 패드 선택 커넥터(630A) 및 칩인에이블 패드 선택 패드(530)에 VCC 신호가 인가되고, 제2칩인에이블 패드(520)를 선택하는 제2활성화 신호가 반도체 칩(400)들에 인가될 수 있다. 반도체 칩(400)들의제2칩인에이블 패드(520)들이 인에이블 상태로 활성화되고, 제1칩인에이블 패드(510)들이 디스에이블(disable)로 비활성화된다.
칩인에이블 패드 선택 접속 단자(830)에 칩인에이블 패드 선택 라우팅부(730)를 통해 칩 선택 제1보조 핑거(240) 및 칩 선택 제2보조 핑거(250)가 병합되어 연결되어 있어, 칩 선택 제1보조 핑거(240) 및 칩 선택 제2보조 핑거(250)에도 함께 VCC가 인가될 수 있다. 칩 선택 제1보조 핑거(240)에 칩 선택 제1보조 커넥터(640A)를 통해 연결되는 칩 선택 제1보조 패드들(540)에 VCC가 인가되어 논리 "high" 신호가 인가되므로, 반도체 칩들(400A, 400B, 400C, 400D)에 각 칩들이 DDP 구조를 이루는 하나의 칩임을 인식시키는 신호가 인가될 수 있다. 인가되는 신호는 SD_SEL 신호일 수 있다. 칩 선택 제2보조 핑거(250)에 칩 선택 제2보조 커넥터(650BD)를 통해 연결되는 제2반도체 칩(400B)의 칩 선택 제2보조 제2패드(550B)와 제4반도체 칩(400D)의 칩 선택 제2보조 제4패드(550D)에 VCC가 인가되어 논리 "high" 신호가 인가되고, 제1반도체 칩(400A)의 칩 선택 제2보조 제1패드(550A)와 제3반도체 칩(400C)의 칩 선택 제2보조 제3패드(550C)는 플로팅되어 논리 "low" 신호가 인가될 수 있다. 이에 따라, 논리 "high" 신호가 인가되는 제2반도체 칩(400B)과 제4반도체 칩(400D)은, 제1반도체 칩(400A)과 제3반도체 칩(400C)과 구분될 수 있다. 이때, 제2칩인에이블 패드들(520A, 520B, 520C, 520D)과 제2칩인에블 커넥터들(620AB, 620CD)의 연결 관계를 이용하여, 제2반도체 칩(400B)과 제4반도체 칩(400D)을 구분하고, 제1반도체 칩(400A)과 제3반도체 칩(400C)을 구분할 수 있다. 제2칩인에블 제1커넥터(620AB)는 제2반도체 칩(400B)에 연결되지만, 제4반도체 칩(400D)에는 연결되지 않으므로, 제2칩인에이블 제1커넥터(620AB)를 통해 제2반도체 칩(400B)에 인가되는 신호에 의해서, 제2반도체 칩(400B)은 제4반도체 칩(400D)와 구분되어 칩 선택될 수 있다. 제2칩인에블 제1커넥터(620AB)는 제1반도체 칩(400A)에 연결되지만, 제3반도체 칩(400C)에는 연결되지 않으므로, 제2칩인에이블 제1커넥터(620AB)를 통해 제1반도체 칩(400A)에 인가되는 신호에 의해서, 제3반도체 칩(400C)와 구분되어 제1반도체 칩(400A)이 칩 선택될 수 있다.
제2칩인에블 제2커넥터(620CD)는 제3반도체 칩(400C)에 연결되지만, 제1반도체 칩(400A)에는 연결되지 않으므로, 제2칩인에이블 제2커넥터(620CD)를 통해 제3반도체 칩(400C)에 인가되는 신호에 의해서, 제3반도체 칩(400C)은 제1반도체 칩(400A)와 구분되어 칩 선택될 수 있다. 제2칩인에블 제2커넥터(620CD)는 제4반도체 칩(400D)에 연결되지만, 제2반도체 칩(400B)에는 연결되지 않으므로, 제2칩인에이블 제2커넥터(620CD)를 통해 제4반도체 칩(400D)에 인가되는 신호에 의해서, 제2반도체 칩(400B)와 구분되어 제4반도체 칩(400D)이 칩 선택될 수 있다.
이와 같이, 제2칩인에이블 패드들(520A, 520B, 520C, 520D), 제2칩인에이블 핑거들(220AB, 220CD), 제2칩인에블 커넥터들(620AB, 620CB), 제2칩인에이블 라우팅부들(720AB, 710CB) 및 칩인에이블 접속 단자들(810A, 810B)의 연결 구조와, 칩 선택 제1보조 핑거(240) 및 칩 선택 제1보조 핑거(250)를 포함하는 연결 구조가 이용되어, 특정 반도체 칩(400)이 칩 선택될 수 있다. 이에 따라, 반도체 칩(400)들이 듀얼다이패키지(DDP)가 2개 적층된 구조에서 두 개의 칩인에블(CE) 신호를 이용하여 특정 칩을 선택하는 제2칩 선택 동작 모드, 예컨대, 2CE_QDP 동작 모드가 구현될 수 있다.
본 출원의 반도체 패키지(10)는 칩인에이블 패드 선택 접속 단자(830)에 VCC와 같은 신호의 인가 유무로, 반도체 패키지(10)를 구성하는 반도체 칩(400)들이 2CE를 이용하여 칩 선택 동작하거나 또는 4CE를 이용하여 칩 선택 동작하는 동작 모드를 선택할 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
100: 반도체 패키지,
210: 제1칩인에이블 핑거,
220: 제1칩인에이블 핑거,
230: 칩인에이블 패드 선택 핑거.

Claims (16)

  1. 제1칩인에이블 제1핑거, 제1칩인에이블 제2핑거, 제1칩인에이블 제3핑거, 제1칩인에이블 제4핑거, 제2칩인에이블 제1핑거, 제2칩인에이블 제2핑거, 칩인에블 패드 선택 핑거 및 칩 선택 보조 핑거를 가지는 패키지 기판;
    상기 패키지 기판 상에 적층되고, 제1칩인에이블 제1패드 및 제2칩인에이블 제1패드, 칩인에블 패드 선택 제1패드 및 칩 선택 보조 제1패드를 가지는 제1반도체 칩;
    상기 제1반도체 칩 상에 적층되고, 제1칩인에이블 제2패드 및 제2칩인에이블 제2패드, 칩인에블 패드 선택 제2패드 및 칩 선택 보조 제2패드를 가지는 제2반도체 칩;
    상기 제2반도체 칩 상에 적층되고, 제1칩인에이블 제3패드 및 제2칩인에이블 제3패드, 칩인에블 패드 선택 제3패드 및 칩 선택 보조 제3패드를 가지는 제3반도체 칩;
    상기 제3반도체 칩 상에 적층되고, 제1칩인에이블 제4패드 및 제2칩인에이블 제4패드, 칩인에블 패드 선택 제4패드 및 칩 선택 보조 제4패드를 가지는 제4반도체 칩;
    상기 제1칩인에이블 제1핑거와 상기 제1칩인에이블 제1패드를 연결하는 제1칩인에이블 제1커넥터;
    상기 제1칩인에이블 제2핑거와 상기 제1칩인에이블 제2패드를 연결하는 제1칩인에이블 제2커넥터;
    상기 제1칩인에이블 제3핑거와 상기 제1칩인에이블 제3패드를 연결하는 제1칩인에이블 제3커넥터;
    상기 제1칩인에이블 제4핑거와 상기 제1칩인에이블 제4패드를 연결하는 제1칩인에이블 제4커넥터;
    상기 제2칩인에이블 제1패드와 상기 제2칩인에이블 제2패드를 병합하여 상기 제2칩인에이블 제1핑거에 연결하는 제2칩인에이블 제1커넥터;
    상기 제2칩인에이블 제3패드와 상기 제2칩인에이블 제4패드를 병합하여 상기 제2칩인에이블 제2핑거에 연결하는 제2칩인에이블 제2커넥터;
    상기 칩인에블 패드 선택 제1패드 내지 제4패드를 상기 칩인에블 패드 선택 핑거에 병합하여 연결하는 칩인에블 패드 선택 커넥터; 및
    상기 칩 선택 보조 핑거에 상기 칩 선택 보조 제2패드 및 상기 칩 선택 보조 제4패드를 병합하여 연결하는 칩 선택 보조 커넥터;를 포함하고,
    상기 칩인에블 패드 선택 커넥터를 통해 인가되는 신호에 의해 상기 제1칩인에이블 제1패드 내지 제4패드들이 선택적으로(optionally) 활성화(activation)되거나 또는 상기 제2칩인에이블 제1패드 내지 제4패드들이 활성화되는 반도체 패키지.
  2. 제1항에 있어서,
    상기 패키지 기판은
    상기 제1칩인에이블 제1핑거에 접속되는 칩인에이블 제1접속 단자;
    상기 제1칩인에이블 제2핑거에 접속되는 칩인에이블 제2접속 단자;
    상기 제1칩인에이블 제3핑거에 접속되는 칩인에이블 제3접속 단자;
    상기 제1칩인에이블 제4핑거에 접속되는 칩인에이블 제4접속 단자;
    상기 제2칩인에이블 제1핑거를 상기 칩인에이블 제1접속 단자에 병합시키는 제1라우팅(routing)부; 및
    상기 제2칩인에이블 제2핑거를 상기 칩인에이블 제2접속 단자에 병합시키는 제2라우팅(routing)부;를 더 포함하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 패키지 기판은
    상기 칩인에이블 패드 선택 핑거에 접속되는 칩인에이블 패드 선택을 위한 접속 단자; 및
    상기 칩 선택 보조 핑거를 상기 칩인에이블 패드 선택을 위한 접속 단자에 병합시키는 제3라우팅부를 더 포함하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 제2칩인에이블 제1커넥터에 공통으로 연결된 상기 제2칩인에이블 제1패드를 포함하는 상기 제1반도체 칩과 상기 제2칩인에이블 제2패드를 포함하는 상기 제2반도체 칩은
    상기 칩 선택 보조 커넥터에 연결된 상기 상기 칩 선택 보조 제1패드에 인가되는 신호에 의해서 구분되는 반도체 패키지.
  5. 적어도 하나의 제1칩인에이블 핑거, 적어도 하나의 제2칩인에이블 핑거, 및 칩인에블 패드 선택 핑거를 가지는 패키지 기판; 및
    상기 패키지 기판 상에 순차적으로 적층되고, 어느 하나의 상기 제1칩인에이블 핑거에 접속되는 제1칩인에이블 패드 및 어느 하나의 상기 제2칩인에이블 핑거에 접속되는 제2칩인에이블 패드, 및 상기 칩인에이블 패드 선택 핑거에 접속되는 칩인에블 패드 선택 패드를 가지는 반도체 칩들;를 포함하고,
    상기 칩인에블 패드 선택 핑거를 통해 인가되는 신호에 의해 상기 제1칩인에이블 패드 또는 상기 제2칩인에이블 패드가 선택적으로(optionally) 활성화(activation)되는 반도체 패키지.
  6. 제5항에 있어서,
    상기 제1칩인에이블 핑거는
    상기 반도체 칩들의 수만큼의 개수로 상기 패키지 기판에 배치되는 반도체 패키지.
  7. 제6항에 있어서,
    어느 하나의 상기 제1칩인에이블 핑거와
    어느 하나의 상기 반도체 칩의 상기 제1칩인에이블 패드를 일대 일로 접속시키는 제1칩인에이블 커넥터를 더 포함하는 반도체 패키지.
  8. 제6항에 있어서,
    어느 하나의 상기 제2칩인에이블 핑거에
    어느 두 개의 상기 반도체 칩들의 상기 제1칩인에이블 패드들을 공통으로 연결시키는 제2칩인에이블 커넥터를 더 포함하는 반도체 패키지.
  9. 제8항에 있어서,
    상기 반도체 칩은
    상기 제2칩인에이블 커넥터에 공통된 상기 반도체 칩들을 구분하기 위한 칩 선택 보조 패드를 더 포함하고,
    상기 패키지 기판은
    어느 하나의 상기 칩 선택 보조 패드에 접속되는 칩 선택 보조 핑거를 더 포함하는 반도체 패키지.
  10. 제6항에 있어서,
    상기 칩인에블 패드 선택 핑거에
    상기 반도체 칩들 상기 칩인에이블 패드 선택 패드들을 모두 공통으로 연결시키는 칩인에블 패드 선택 커넥터를 더 포함하는 반도체 패키지.
  11. 제6항에 있어서,
    상기 반도체 패키지는
    어느 하나의 상기 제2칩인에이블 핑거가
    어느 하나의 상기 제1칩인에이블 핑거에 병합되도록 연결시키는 라우팅부를 더 포함하는 반도체 패키지.
  12. 제1칩인에이블 패드 및 제2칩인에이블 패드, 및 칩인에블 패드 선택 패드를 가지는 적어도 네 개의 반도체 칩들; 및
    상기 반도체 칩들이 적층되고, 상기 반도체 칩들의 상기 제1칩인에이블 패드들 각각에 연결되는 제1칩인에이블 제1핑거, 제1칩인에이블 제2핑거, 제1칩인에이블 제3핑거, 및 제1칩인에이블 제4핑거를 가지고,
    상기 반도체 칩들 중 어느 두 개의 반도체 칩들의 상기 제2칩인에이블 패드들에 공통으로 연결되는 제2칩인에이블 제1핑거,
    상기 반도체 칩들 중 다른 두 개의 반도체 칩들의 상기 제2칩인에이블 패드들에 공통으로 연결되는 제2칩인에이블 제2핑거,
    상기 반도체 칩들 모두의 상기 칩인에블 패드 선택 패드들에 공통으로 연결되는 칩인에블 패드 선택 핑거를 가지는 패키지 기판;을 포함하고,
    상기 칩인에블 패드 선택 핑거를 통해 인가되는 신호에 의해 상기 제1칩인에이블 패드 또는 상기 제2칩인에이블 패드가 선택적으로(optionally) 활성화(activation)되는 반도체 패키지.
  13. 제12항에 있어서,
    상기 반도체 칩은
    상기 제2칩인에이블 제1핑거에 공통으로 연결된 상기 반도체 칩들의 상기 제2칩인에이블 패드들을 구분하기 위한 칩 선택 보조 패드를 더 포함하고,
    상기 패키지 기판은
    상기 제2칩인에이블 제1핑거에 공통으로 연결된 상기 반도체 칩들 중 어느 하나인 제1반도체 칩의 상기 칩 선택 보조 패드와
    상기 제2칩인에이블 제2핑거에 공통으로 연결된 상기 반도체 칩들 중 어느 하나인 제3반도체 칩의 상기 칩 선택 보조 패드를 묶어 공통으로 접속하는 칩 선택 보조 핑거를 더 포함하는 반도체 패키지.
  14. 제13항에 있어서,
    상기 패키지 기판은
    상기 칩인에이블 패드 선택 핑거에 접속되는 칩인에이블 패드 선택을 위한 접속 단자;를 더 포함하고,
    상기 칩 선택 보조 핑거를 상기 칩인에이블 패드 선택을 위한 접속 단자에 병합시키는 라우팅부를 더 포함하는 반도체 패키지.
  15. 제12항에 있어서,
    상기 반도체 패키지는
    상기 제2칩인에이블 제1핑거를 상기 제1칩인에이블 제1핑거에 병합하여 연결시키는 제1라우팅부; 및
    상기 제2칩인에이블 제2핑거를 상기 제1칩인에이블 제2핑거에 병합하여 연결시키는 제2라우팅부;를 더 포함하는 반도체 패키지.
  16. 제12항에 있어서,
    상기 패키지 기판은
    상기 제1칩인에이블 제1핑거에 접속되는 칩인에이블 제1접속 단자;
    상기 제1칩인에이블 제2핑거에 접속되는 칩인에이블 제2접속 단자;
    상기 제1칩인에이블 제3핑거에 접속되는 칩인에이블 제3접속 단자; 및
    상기 제1칩인에이블 제4핑거에 접속되는 칩인에이블 제4접속 단자;를 더 포함하는 반도체 패키지.
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