KR20170099853A - 증가된 오버레이 마진을 갖는 교대하는 하드마스크 캡 인터커넥트 구조체를 생성하기 위한 신규한 방법 - Google Patents

증가된 오버레이 마진을 갖는 교대하는 하드마스크 캡 인터커넥트 구조체를 생성하기 위한 신규한 방법 Download PDF

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KR20170099853A
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로버트 엘. 브리스톨
마니쉬 찬독
제스미트 에스. 차울라
플로리안 그스트레인
응낙 한
라미 후라니
리차드 이. 쉔커
토드 알. 욘킨
케빈 린
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Abstract

본 발명의 실시예들은 인터커넥트 구조체 및 이러한 구조체를 형성하는 방법을 포함한다. 한 실시예에서, 인터커넥트 구조체는, 제1 하드마스크 층을 갖는 층간 유전체(ILD)를 포함할 수 있고, 제1 하드마스크 층은 ILD의 상부면 위에 있다. 소정의 실시예들은, ILD 내의 하나 이상의 제1 인터커넥트 라인들과 제1 인터커넥트 라인들 각각의 위에 배치된 제1 유전체 캡을 포함한다. 예를 들어, 제1 유전체 캡의 표면은 제1 하드마스크 층의 상부면과 접촉할 수 있다. 실시예들은 또한, 제1 인터커넥트 라인들과 교대하는 패턴으로 배열된 하나 이상의 제2 인터커넥트 라인들을 ILD 내에 포함할 수 있다. 한 실시예에서, 제2 유전체 캡은 제2 인터커넥트 라인들 각각의 상부면 위에 형성된다. 예를 들어, 제2 유전체 캡의 표면은 제1 하드마스크 층의 상부면과 접촉한다.

Description

증가된 오버레이 마진을 갖는 교대하는 하드마스크 캡 인터커넥트 구조체를 생성하기 위한 신규한 방법{NOVEL METHOD FOR CREATING ALTERNATE HARDMASK CAP INTERCONNECT STRUCTURE WITH INCREASED OVERLAY MARGIN}
본 발명의 실시예들은 대체로 반도체 디바이스의 제조에 관한 것이다. 특히, 본 발명의 실시예들은 반도체 디바이스를 위한 인터커넥트 구조체 및 이러한 디바이스를 제조하기 위한 방법에 관한 것이다.
현대의 집적 회로는 도전성 인터커넥트 층을 이용하여 칩 상의 개개의 디바이스들을 접속하며 그리고/또는 디바이스 외부에 신호를 전송 및/또는 수신한다. 흔한 타입의 인터커넥트 층은, 인터커넥트 관통 비아에 의한 기타의 인터커넥트 라인들을 포함한, 개개의 디바이스에 결합된 구리 및 구리 합금 인터커넥트 라인들을 포함한다. 집적 회로가 복수의 레벨의 인터커넥션을 갖는 것은 드문 일이 아니다. 예를 들어, 2개 이상의 인터커넥트 층들은 유전체 재료에 의해 서로 분리될 수 있다. 인터커넥트 레벨들을 분리하는 유전체 층들은 흔히 층간 유전체(ILD)라고 한다.
이들 인터커넥트 층들은 더 작은 칩에 대한 필요성을 수용하기 위하여 더 작은 피치를 갖는 인터커넥트 라인들로 제조되기 때문에, 비아를 원하는 인터커넥트 층과 적절하게 정렬하는 것이 점점 더 어려워진다. 특히, 제조 동안에, 인터커넥트 층 또는 그것이 접촉할 라인에 관한 비아 엣지의 위치는 자연적 제조 편차로 인해 오정렬될 수 있다. 그러나, 비아는, 하나의 인터커넥트 층의 하나의 인터커넥트 라인을, 상이한 인터커넥트 층 또는 라인에 잘못 접속하지 않고, 원하는 기저 층 또는 라인에 접속하는 것을 허용해야 한다. 비아가 잘못 정렬되어 잘못된 금속 피쳐에 접촉하면, 칩이 단락되어 전기적 성능의 저하를 초래할 수 있다.
이 문제를 해결할 수 있는 한 가지 해결책은, 예를 들어, 비아를 더 좁게 형성함으로써 비아 크기를 감소시키는 것이다. 그러나, 비아 크기를 감소시키면, 저항이 증가하고 제조 동안에 수율이 감소한다.
도 1a는 한 실시예에 따른 제1 하드마스크 층 위에 형성된 제1 유전체 캡 및 제2 유전체 캡을 포함하는 인터커넥트 구조물의 단면도이다.
도 1b는 추가적인 실시예에 따른 제1 하드마스크 층 위에 형성된 제1 유전체 캡 및 제2 유전체 캡을 포함하는 인터커넥트 구조물의 단면도이다.
도 1c는 한 실시예에 따른 제1 하드마스크 층 위에 형성된 제1 유전체 캡 및 제2 유전체 캡, 및 제1 유전체 캡과 제2 유전체 캡 사이에 형성된 에칭정지 라이너를 포함하는 인터커넥트 구조물의 단면도이다.
도 2a 내지 도 2p는 한 실시예에 따른 제1 및 제2 유전체 캡을 갖는 인터커넥트 구조물을 형성하는 방법을 나타내는 단면도이다.
도 3은 한 실시예에 따른 제1 및 제2 유전체 캡을 포함하는 인터커넥트 구조물에 형성된 컨택트 개구를 나타내는 단면도이다.
도 4a 내지 도 4h는 한 실시예에 따른 제1 및 제2 유전체 캡을 갖는 인터커넥트 구조물을 형성하는 방법을 나타내는 단면도이다.
도 5a 내지 도 4k는 한 실시예에 따른 제1 및 제2 유전체 캡을 갖는 인터커넥트 구조물을 형성하는 방법을 나타내는 단면도이다.
도 6는 본 발명의 하나 이상의 실시예를 구현하는 인터포저의 단면도이다.
도 7은 본 발명의 한 실시예에 따라 구성된 컴퓨팅 디바이스의 개략도이다.
여기서는 조밀 피칭형 인터커넥트 라인(tightly pitched interconnect line)들에 대한 컨택트 형성을 허용하는 인터커넥트 구조물을 포함하는 시스템 및 이러한 디바이스를 형성하는 방법이 설명된다. 이하의 설명에서, 본 기술분야의 통상의 기술자에게 연구의 본질을 전달하기 위해 본 기술분야의 통상의 기술자들이 흔하게 사용하는 용어를 사용하여 예시적 구현들의 다양한 양태들이 설명될 것이다. 그러나, 본 발명은 설명된 양태들 중 일부만을 이용하여 실시될 수 있다는 것이 본 기술분야의 통상의 기술자에게는 명백할 것이다. 설명의 목적상, 예시적 구현의 철저한 이해를 제공하기 위하여 특정한 개수, 재료, 및 구성이 개시된다. 그러나, 본 발명은 이러한 구체적인 상세사항 없이도 실시될 수 있다는 것은 본 기술분야의 통상의 기술자에게 명백할 것이다. 다른 사례에서, 예시적 구현을 모호하게 하지 않기 위하여 널리 공지된 피쳐들은 생략되거나 간소화된다.
본 발명의 이해에 가장 도움이 되는 방식으로, 다양한 동작들이 차례로 복수의 별개의 동작들로서 설명될 것이다; 그러나, 설명의 순서는 이들 동작들이 반드시 순서에 의존적이라는 것을 암시하는 것으로 해석되어서는 안 된다. 특히, 이들 동작들은 제시된 순서로 수행될 필요는 없다.
본 발명의 구현은 반도체 기판 등의 기판 상에 형성되거나 수행될 수 있다. 한 구현에서, 반도체 기판은, 벌크 실리콘 또는 실리콘-온-절연체 하부구조물(substructure)을 이용하여 형성된 결정질 기판일 수 있다. 다른 구현에서, 반도체 기판은, 게르마늄, 안티몬화 인듐, 텔루르화 납, 비화 인듐, 인화 인듐, 비화 갈륨, 인듐 갈륨 비화물, 갈륨 안티몬화물, 또는 III-V족이나 IV족 재료의 기타의 조합들을 포함하지만 이것으로 제한되지 않는, 실리콘과 결합되거나 결합되지 않을 수도 있는 대안적 재료를 이용하여 형성될 수 있다. 기판을 형성할 수 있는 재료의 몇 가지 예가 여기서 설명되지만, 반도체 디바이스가 구축될 수 있는 기초로서 역할할 수 있는 임의의 재료가 본 발명의 범위 내에 있다.
도 1a는 본 발명의 한 실시예에 따른 인터커넥트 구조물(100)의 단면도이다. 인터커넥트 구조물(100)은, IC 회로 등의, 하나 이상의 인터커넥트 층을 이용하는 임의의 반도체 디바이스와 연계하여 이용될 수 있다. 인터커넥트 구조물(100)은 층간 유전체(ILD)(103)에 형성된다. 본 발명의 실시예들은, 실리콘 이산화물 등의, ILD로서 이용하기 위해 본 기술분야에 전형적으로 공지된 로우-k 유전체 재료를 이용한다. 본 발명의 실시예에 따르면, ILD(103)의 형성에 적합한 로우-k 유전체 재료는 또한, 탄소 도핑된 실리콘 이산화물, 다공성 실리콘 이산화물, 또는 실리콘 질화물 등의 재료를 포함할 수 있지만, 이것으로 제한되는 것은 아니다. 본 발명의 추가적인 실시예들은, 5 미만의 k 값을 갖는 유전체 재료로 형성된 ILD(103)를 포함할 수 있다. 실시예들은 또한, 2 미만의 k 값을 갖는 ILD를 포함할 수 있다. 추가 실시예들에 따르면, ILD(103)는 에어 갭(air gap)을 포함할 수 있고 k값 1을 가질 수 있다. 본 발명의 실시예들에 따르면, ILD(103)는 100 nm 미만의 두께일 수 있다. 추가적인 실시예들에 따르면, ILD(103)는 40 nm 미만의 두께일 수 있다. 본 발명의 추가 실시예들은 40 nm 내지 80 nm의 두께를 갖는 ILD(103)를 더 포함할 수 있다. 추가적인 실시예들은 약 60 nm 두께인 ILD(103)를 포함한다.
한 실시예에서, 제1 하드마스크 층(105)은 ILD(103)의 상부면 위에 형성된다. 예로서, 제1 하드마스크 층(105)은 질화물 또는 산화물 등의 유전체 재료일 수 있다. 한 실시예에 따르면, 제1 하드마스크 층(105)은, 제1 하드마스크 층(105) 위에 형성될 수 있는 인터커넥트를 형성하는데 이용되는 추가적인 ILD 층 등의 제2 인터커넥트 층(180)을 통해 에칭(etch through)하는데 이용될 수 있는 에칭 프로세스에 저항성이다. 본 발명의 실시예들은 3 nm 내지 10 nm의 두께를 갖는 제1 하드마스크 층(105)을 포함한다.
한 실시예에 따르면, 인터커넥트 구조물(100)은, 도 1a에 도시된 바와 같이, 교대 패턴으로 ILD(103) 내에 형성된 제1 및 제2 인터커넥트 라인(121, 122)을 포함한다. 제1 및 제2 인터커넥트 라인(121, 122)은 도전성 재료로 형성된다. 제한이 아닌 예로서, 인터커넥트 라인들을 형성하는데 이용되는 도전성 재료들로는, Ag, Au, Co, Cu, Mo, Ni, NiSi, Pt, Ru, TiN, 또는 W가 포함될 수 있다. 한 실시예에서, 제1 및 제2 인터커넥트 라인들(121, 122)을 형성하기 위해 동일한 도전성 재료가 이용된다. 대안적 실시예에 따르면, 제1 및 제2 인터커넥트 라인(121, 122)은 상이한 도전성 재료로 형성된다.
인터커넥트 라인(121, 122)은 피치(P)만큼 서로 이격되어 있다. 본 발명의 실시예들은 60 nm 미만의 피치(P)를 갖는 고밀도 인터커넥트 라인을 포함한다. 본 발명의 추가 실시예들은 30 nm 미만의 피치(P)를 포함한다.
본 발명의 실시예들은 30 nm 미만의 인터커넥트 라인 폭(W) 포함한다. 본 발명의 추가적인 실시예들은 15 nm 미만의 인터커넥트 라인 폭(W)을 포함한다. 한 실시예에서, 제1 및 제2 인터커넥트 라인들(121, 122)은 제1 하드마스크 층(105)의 상부면과 실질적으로 동일 평면 상에 놓인 상부면을 갖는다.
한 실시예에 따르면, 제1 인터커넥트 라인(121)은 선택성 캡(139)을 더 포함할 수 있다. 선택성 캡(139)은 제1 인터커넥트 라인(121)의 표면을 제2 인터커넥트 라인(122)과 구별하는데 이용되는 도전성 재료일 수 있다. 노출된 표면들에서의 차이는, 제1 유전체 캡(125) 및 제2 유전체 캡(126)이 형성되는 패턴을 형성하는데 이용되는 DSA(directed self-assembly) 프로세스 동안에 중합체들의 적절한 분리를 보장하는데 이용된다. DSA 프로세스는 도 2a 내지 도 2p에 관해 이하에 더 상세하게 설명된다. 한 실시예에서, 제1 인터커넥트 라인(121) 위에 형성된 선택성 캡(139)은 인터커넥트 구조물(100)을 형성하는데 이용되는 처리 동작들의 나머지로서 최종 구조물 내에 남아 있다. 제한이 아닌 예로서, 선택성 캡(139)은, 텅스텐(W) 등의 금속, 하프늄 산화물(HfOx) 등의 산화물, 또는 텅스텐 및 코발트 합금 등의 그 합금일 수 있다. 소정 실시예들에서, 선택성 캡은 제1 및/또는 제2 인터커넥트 라인(121, 122)에 이용된 금속과는 상이한 저항률을 갖는다. 예를 들어, 텅스텐이 선택성 캡(139)에 이용될 때, 그 저항률은, 구리 등의 많은 흔하게 이용되는 인터커넥트 재료의 저항률보다 높다. 따라서, 선택성 캡의 두께를 최소화하는 것이 유익할 수 있다.
한 실시예에서, 선택성 캡(139)의 두께는 제1 하드마스크 층(105)의 두께보다 작을 수 있다. 특정한 실시예에서, 선택성 캡(139)의 두께는 10nm 미만일 수 있다. 추가적인 실시예들은 5nm 미만의 두께를 갖는 선택성 캡(139)을 포함할 수 있다.
한 실시예에 따르면, 제1 유전체 캡(125)은 제1 인터커넥트 라인(121) 위에 형성될 수 있고 제2 유전체 캡(126)은 제2 인터커넥트 라인(122) 위에 형성될 수 있다. 예시된 바와 같이, 제1 및 제2 유전체 캡(125, 126)은 제1 하드마스크 층(105) 위에 형성된다. 따라서, 유전체 캡을 형성하기 위해 제1 및 제2 인터커넥트 라인들의 깊은 금속 리세스가 필요하지 않다. 유전체 캡들을 정렬하기 위해 제1 및 제2 인터커넥트 라인(121, 122)이 형성된 트렌치를 이용하는 것 대신에, 본 발명의 실시예들은 DSA 프로세스에 의존하여 제1 및 제2 유전체 캡(125, 126)이 형성될 수 있는 제1 하드마스크 층(105) 위에 패턴을 형성한다. 유전체 캡들은 제1 및 제2 인터커넥트 라인들이 형성되는 트렌치들 위에 위치하기 때문에, 본 발명의 실시예들은 인터커넥트들의 엣지들을 넘어 측방향으로 연장되는 제1 및 제2 유전체 캡(125,126)을 포함할 수 있다. 이와 같이, 실시예들은 제1 하드마스크 층(105)의 상부면과 직접 접촉하는 제1 및 제2 유전체 캡(125, 126)을 포함할 수 있다.
본 발명의 실시예들은, SiOXCYNZ, SiOXCY 등의 유전체 재료, TiO, ZrO, TiAlZrO, AlO 등의 그러나 이것으로 제한되지 않는 비도전성 금속 산화물 및 질화물, 또는 유기 재료로 형성된 제1 및 제2 유전체 캡(125,126)을 포함한다. 한 실시예에 따르면, 제1 유전체 캡(125)과 제2 유전체 캡(126)은 상이한 재료로 형성된다. 예를 들어, 제1 유전체 캡(125)은 에칭 프로세스 동안 제2 유전체 캡(126)에 비해 높은 선택성을 갖는 재료로 형성된다. 여기서 사용될 때, 제1 재료가 제2 재료보다 높은 선택성을 갖는 것으로 언급될 때, 제1 재료는 주어진 에칭 프로세스 동안 제2 재료보다 빠른 속도로 에칭된다. 예를 들어, 제1 유전체 캡(125)은 주어진 에칭 프로세스에 대해 약 10 : 1 또는 그 이상인 제2 유전체 캡에 대한 에칭 선택성을 가질 수 있다(즉, 주어진 에칭 프로세스에 대해, 제1 유전체 캡은 제2 유전체 캡이 에칭되는 속도보다 약 10배 더 크다). 추가적인 실시예에 따르면, 제2 유전체 캡(126)은 제1 유전체 캡(125)에 비해 높은 선택성을 갖는 재료로 제조된다. 예를 들어, 제2 유전체 캡(126)은, 주어진 에칭 프로세스에 대해 약 10 : 1 이상인 제1 유전체 캡(125)에 대한 에칭 선택성을 가질 수 있다. 본 발명의 추가적인 실시예들은 에칭 프로세스 동안 제1 하드마스크 층(105)에 비해 높은 선택성을 갖는 재료들로부터 제1 및 제2 유전체 캡(125, 126)을 형성하는 단계를 포함한다. 예로서, 제1 및 제2 유전체 캡 양쪽 모두는, 주어진 에칭 프로세스에 대해 약 10 : 1 이상인 제1 하드마스크 층(105)에 대한 에칭 선택성을 가질 수 있다.
본 발명의 실시예들은 또한, 에칭정지 라이너(136)에 관해 선택적으로 에칭되는 제1 및 제2 유전체 캡(126)을 포함할 수 있다. 한 실시예에 따르면, 에칭정지 라이너(136)는 제1 및 제2 유전체 캡(125,126) 중 하나 이상의 표면 위에 그리고 제1 하드마스크 층(105) 위에 퇴적되는 컨포멀 층(conformal layer)일 수 있다. 예로서, 에칭정지 라이너(136)는 약 5 nm 이하의 두께를 가질 수 있다. 추가적인 실시예들은 약 2.0 nm 내지 3.0 nm의 두께를 갖는 에칭정지 라이너(136)를 포함한다. 에칭정지 라이너(136)는 유전체 재료일 수 있다. 예로서, 에칭정지 라이너는 알루미늄 산화물 또는 하프늄 산화물일 수 있다. 예로서, 에칭정지 라이너는 약 10 : 1 이상인 제1 및 제2 유전체 캡에 대한 에칭 선택성을 가질 수 있다. 본 발명의 추가의 실시예들은 약 20 : 1 이상인 제1 및 제2 유전체 캡에 대한 에칭 선택성을 갖는 에칭정지 라이너를 포함할 수 있다. 예를 들어, 제1 및 제2 유전체 캡은 건식 에칭 프로세스로 제거되기 쉬운 재료일 수 있는 반면, 에칭정지 라이너(136)는 건식 에칭 프로세스에 저항성이 있지만 습식-에칭 프로세스로 선택적으로 제거될 수 있는 재료이다.
제1 및 제2 유전체 캡(125, 126)에 관해 높은 에칭 선택성을 갖는 에칭정지 라이너(136)를 이용하는 실시예들은 추가적인 이점을 제공한다. 예를 들어, 에칭정지 라이너(136)가 제1 유전체 캡(125) 또는 제2 유전체 캡(126) 중 어느 하나의 상부면(132) 위에 형성되는 실시예들에서, 제1 및 제2 유전체 캡(125, 126) 사이의 에칭 선택성은 높을 필요가 없다. 제1 및 제2 유전체 캡(125,126) 사이의 에칭 선택성은 감소될 수 있는데, 그 이유는, 에칭정지 라이너(136)가 한 세트의 유전체 캡들을 에칭 프로세스로부터 보호하는 한편 다른 세트의 유전체 캡들은 노출된 채로 남겨지기 때문이다.
예를 들어, 도 1a에서, 제1 유전체 캡(125)은 에칭정지 라이너(136)에 의해 덮이지 않고 제2 유전체 캡(126)은 에칭정지 라이너(136)에 의해 덮인다. 따라서, 제1 및 제2 유전체 캡(125, 126)은 약 10 : 1 미만의 서로에 관한 에칭 선택성을 가질 수 있다. 일부 실시예들에서, 제1 및 제2 유전체 캡(125, 126)은 동일한 재료일 수 있고, 따라서 서로에 관한 에칭 선택성을 갖지 않는다. 제2 유전체 캡(126)이 도 1a에서 덮인 것으로 도시되어 있지만, 실시예들이 이러한 구성으로 제한되지 않음을 이해해야 한다. 대안적 실시예들은 또한, 에칭정지 라이너(136)에 의해 덮인 제2 유전체 캡(126) 및 에칭정지 라이너(136)에 의해 덮이지 않은 제1 유전체 캡(125)을 포함할 수도 있다.
한 실시예에 따르면, 인터커넥트 구조물(100)은, 하나 이상의 제1 관통 비아(123) 및/또는 하나 이상의 제2 관통 비아(124)를 더 포함할 수 있다. 본 발명의 실시예들에 따르면, 제1 및 제2 관통 비아(123, 124)는 제1 및 제2 인터커넥트 라인(121, 122)의 교대 패턴 내에 통합된다. 따라서, 본 발명의 실시예들에서, 보통은 제1 인터커넥트 라인(121)이 형성되는 곳에 제1 관통 비아(123)가 형성된다. 유사하게, 실시예들은, 보통은 제2 인터커넥트 라인(122)이 형성되는 곳에 제2 관통 비아(124)를 형성하는 단계를 포함한다.
제1 관통 비아(123)는, 제1 관통 비아가 형성되는 홀이 항상 ILD(103)를 관통하여 연장된다는 것을 제외하고는, 제1 인터커넥트 라인(121)과 실질적으로 유사하다. 따라서, 제1 관통 비아(123)는 ILD(103)를 통한 전기적 접속을 더 낮은 레벨까지 형성하는 능력을 제공한다. 예를 들어, 더 낮은 레벨까지의 전기적 접속은, 도전성 라인, 트랜지스터 디바이스의 S/D 컨택트, 또는 전기적 접속을 요구하는 반도체 디바이스의 기타 임의의 피쳐까지 이루어질 수 있다. 마찬가지로, 제2 관통 비아(124)는, 제2 관통 비아가 형성되는 홀이 항상 ILD(103)를 관통하여 연장된다는 것을 제외하고는, 제2 인터커넥트 라인(122)과 실질적으로 유사하다. 유사하게, 제2 관통 비아(124)는 ILD(103)를 통한 전기 접속을 더 낮은 레벨까지 형성하는 능력을 제공한다. 본 발명의 도면들에 제시된 예시들은 본 발명을 불필요하게 모호하게 하지 않기 위하여 제1 및 제2 관통 비아들에 의해 접촉될 수 있는 더 낮은 레벨의 구조물들을 생략한다. 또한, 제1 및 제2 관통 비아(123, 124)는, 이들이 형성되는 트렌치의 전체 길이를 따라 (즉, 페이지의 안으로 및 바깥으로의) 제3의 차원에서) 연장되지 않을 수 있고, 제1 및 제2 관통 비아(123, 124)는 단지 트렌치의 일부를 따라 형성될 수 있으며, 트렌치의 나머지는 제1 및 제2 인터커넥트 라인들(121, 122)과 실질적으로 유사한 깊이까지 형성될 수 있다는 것을 이해해야 한다.
본 발명의 실시예들은 제1 및 제2 인터커넥트 라인(121,122) 위에 형성된 유전체 캡에 관하여 전술된 것과 실질적으로 유사한 제1 및 제2 관통 비아(123, 124)를 포함하는 트렌치들 위에 형성된 제1 및 제2 유전체 캡(125, 126)을 더 포함한다. 한 실시예에서, 선택성 캡(139)은 또한, 전술된 바와 같이, 제1 관통 비아(123)의 상부면 위에 및 제3 차원에서 트렌치들을 채우는 도전성 재료(예를 들어, 제1 인터커넥트 라인(121))의 상부면 위에 형성될 수 있다. 제1 관통 비아(123) 위에 선택성 캡(139)을 제공하는 것은, 제1 및 제2 유전체 캡을 형성하는데 이용되는 DSA 패터닝 프로세스가 관통 비아 위로 계속되는 것을 보장한다.
이제 도 1b를 참조하면, 추가 실시예에 따른 인터커넥트 구조물(101)이 도시되어 있다. 인터커넥트 구조물(101)은, 선택성 캡의 생략 및 제1 유전체 캡(137) 및 제2 유전체 캡(146)의 형상을 제외하고는, 도 1a에 나타낸 인터커넥트 구조물(100)과 실질적으로 유사하다. 선택성 캡(139)의 생략은, 유전체 캡을 형성하는데 이용되는 처리가 DSA 프로세스에 의존하지 않을 수 있기 때문에 가능하다. 대신에, 제1 유전체 캡(137)은 제1 인터커넥트 라인(121) 위에만 선택적으로 퇴적되거나 성장되는 금속 산화물일 수 있다. 예로서, 적합한 산화물은, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물, 알루미늄 산화물 등을 포함할 수 있다.
본 발명의 실시예들은, 제1 유전체 캡(137)에 관해 선택적으로 에칭되는 재료로 형성된 제2 유전체 캡(146)을 포함한다.
한 실시예에 따르면, 제1 유전체 캡(137)의 형상은 산화물의 성장 또는 퇴적 특성에 의존할 수 있다. 예시된 바와 같이, 제1 유전체 캡은 "리벳 헤드(rivet head)" 형상을 형성할 수 있다. 그러나, 제1 유전체 캡(137)의 정확한 성장 패턴은 도 1b에 나타낸 패턴으로 제한되지 않는다는 것을 이해해야 한다. 한 실시예에서, 인터커넥트 구조물(101)의 제1 유전체 캡은 실질적으로 수직이 아닌 측벽을 갖는 것을 특징으로 할 수 있다. 한 실시예에서, 제1 유전체 캡(137)은 또한, 제1 인터커넥트 라인 및 제1 관통 비아에 근접한 제1 하드마스크 층(105)의 상부면 위로 연장될 수 있다.
한 실시예에 따르면, 제2 유전체 캡은 또한, 실질적으로 수직이 아닌 측벽을 갖는 것을 특징으로 할 수 있다. 한 실시예에서, 제2 유전체 캡(146)은 제1 유전체 캡의 측벽과 상보적인 형상을 갖는 것을 특징으로 하는 측벽을 가질 수 있다. 예시된 실시예에서, 제2 유전체 캡(146)은 실질적으로 "거꾸로 된 리벳 헤드"인 형상을 가질 수 있다. 본 발명의 추가 실시예들은, 제1 하드마스크 층(105)의 상부면 아래에 리세스된 제2 인터커넥트 라인(122)을 포함하는 인터커넥트 구조물(101)을 포함할 수 있다. 이러한 실시예에서, 제2 유전체 캡의 측벽은, 실질적으로 수직인 제1 부분과 실질적으로 수직이 아닌 제2 부분을 특징으로 할 수 있다. 측벽의 수직 부분은 제2 인터커넥트 라인(122)이 형성되는 트렌치의 측벽에 의해 정의되고, 제2 부분은 제1 유전체 캡(137)의 측벽의 형상에 의해 정의된다.
이제 도 1c를 참조하면, 추가 실시예에 따른 인터커넥트 구조물(102)이 예시되어 있다. 인터커넥트 구조물(102)은 에칭정지 라이너(136)의 추가를 제외하고 도 1b에 나타낸 인터커넥트 구조물(101)과 실질적으로 유사하다. 한 실시예에 따르면, 도 1c에 나타낸 에칭정지 라이너(136)는 도 1a에 관해 전술된 에칭정지 라이너와 실질적으로 유사할 수 있으므로 여기서는 반복되지 않을 것이다.
본 발명의 실시예들에 따른 인터커넥트 구조물은 도 2a 내지 도 2p와 관련하여 설명된 프로세스에 따라 제조될 수 있다. 이제 도 2a를 참조하면, ILD 층(203)이 도시되어 있다. 예로서, ILD 층(203)은, 탄소 도핑된 실리콘 이산화물, 다공성 실리콘 이산화물, 또는 실리콘 질화물 등의, 본 기술분야에 공지된 임의의 ILD 재료일 수 있다. 한 실시예에 따르면, 질화물 또는 산화물 재료 등의 제1 하드마스크 층(205)은 ILD 층(203) 위에 형성될 수 있다. 실시예들에 따르면, ILD(203)는 하나 이상의 추가 인터커넥트 구조물(미도시) 위에 형성될 수 있거나, ILD(203)는 전기 회로가 형성되는 반도체 기판(미도시) 등의 디바이스 기판 위에 형성될 수 있다.
백본 층(216)은 제1 하드마스크 층(205) 위에 형성될 수 있다. 백본(216)은, 비정질 실리콘, 폴리실리콘, 비정질 탄소, 실리콘 질화물, 실리콘 탄화물, 게르마늄 등의, 하드마스크 층의 형성에 적합한 임의의 재료일 수 있다. 백본(216)은, 리소그래피, 에칭, 및 습식 세정 등의, 임의의 종래의 패터닝 프로세스로 패터닝될 수 있다. 특정한 실시예에서, 백본(216)은 원하는 피치를 얻기 위해 다중-패터닝 프로세스로 형성될 수 있다.
이제 도 2b를 참조하면, 스페이서(209)는 백본(216)의 측벽을 따라 형성될 수 있다. 스페이서 형성 퇴적 및 에칭 프로세스는 스페이서(209)를 형성하는데 이용될 수 있다. 예를 들어, 스페이서 재료의 컨포멀 층은, 백본(216) 및 제1 하드마스크 층(205)의 표면들 위에 블랭킷 퇴적될 수 있다. 블랭킷 퇴적 후에, 스페이서 형성 에칭이 구현될 수 있다. 실시예들은, 수평 표면 상에 형성된 퇴적된 층의 부분들을 선택적으로 제거함으로써 백본(216)의 측벽을 따라 스페이서(209)들을 남기는 이방성 건식 에칭 프로세스를 포함한다. 한 실시예에 따르면, 스페이서(209)는, SiO2, SiN, HfO2, TiO, ZrO, AlN, AlO 및 이들의 조합 등의 컨포멀 재료일 수 있다. 본 발명의 한 실시예에 따르면, 백본(316)을 형성하는데 이용되는 재료는 주어진 에칭 프로세스 동안 스페이서(209)를 형성하는데 이용되는 재료에 비해 높은 에칭 선택성을 가질 수 있다. 이러한 실시예들에 따르면, 스페이서(209)는 백본(216)을 용이하게 에칭할 수 있는 에칭 프로세스에 대해 저항성이다. 예로서, 백본(216)이 비정질 실리콘으로 형성될 때, 스페이서(209)는 티타늄 산화물로 형성될 수 있다.
이제 도 2c를 참조하면, 제1 트렌치 에칭 프로세스가 이용되어 제1 하드마스크 층(205)을 통해 ILD(203) 내로 제1 트렌치(241)를 형성한다. 제1 트렌치 에칭 프로세스는 제1 트렌치(241)들 사이에 적절한 간격을 제공하고 원하는 폭 W를 갖는 제1 트렌치(241)들을 형성하기 위하여 마스크로서 스페이서(209)를 이용한다. 본 발명의 한 실시예에 따르면, 폭 W는 약 30 nm 미만이다. 본 발명의 추가적 실시예는 15 nm 미만의 폭 W를 포함한다. 한 실시예에서, 제1 트렌치(241)들은 약 20 nm 내지 약 60 nm의 깊이를 가질 수 있다. 본 발명의 추가적인 실시예들은 제1 트렌치(241)들을 약 40 nm의 깊이로 형성하는 단계를 포함한다.
이제 도 2d를 참조하면, 관통 비아 마스킹 프로세스가 본 발명의 한 실시예에 따라 구현될 수 있다. 탄소 하드마스크(235)가 트렌치(241)들 내에 및 스페이서(209)들 위에 형성된다. 도 2d에 나타낸 바와 같이, 탄소 하드마스크(235)는 패터닝되어 제1 트렌치(241)들 중 하나 위에 개구(230)를 형성할 수 있다. 한 실시예에 따르면, 탄소 하드마스크의 엣지를 정의하기 위한 허용 오차 마진은, 제1 트렌치(241)만이 형성 되었기 때문에 피치(P)의 약 3/4이다. 따라서, 탄소 하드마스크(235)의 엣지는 비아 개구(230)가 요구되는 위치에 바로 이웃하는 백본(216)의 중심 상에 안착하도록 목표화될 수 있다. 예를 들어, 후속하여 백본(216) 아래에 형성될 제2 트렌치(244)가 이미 형성되었다면, 하드마스크(235)의 엣지는 가장 가까운 인접한 백본(216)의 중심 대신에 가장 가까운 인접한 스페이서(209) 상에 중심을 둘 필요가 있을 것이다. 따라서, 본 발명의 실시예들은 하드마스크(235)의 개구의 크기 및 최신 기술보다 약 3배 더 큰 하드마스크(235)의 개구의 상대적 배치에서의 변동을 허용한다. 구체적으로, 본 발명의 실시예들은 피치(P)의 약 3/4인 패터닝된 탄소 하드마스크(235)의 측벽의 정렬 오차를 허용하는 반면, 본 분야의 최신 상태는 피치(P)의 단지 1/4의 정렬 오차만을 허용한다.
이제 도 2e를 참조하면, 관통 비아 에칭 프로세스는, 제1 트렌치의 바닥 아래의 ILD(203)의 나머지 부분을 통해 에칭하여 제1 관통 비아 개구(242)를 형성한다. 제1 관통 비아 개구(242)는 제1 트렌치의 바닥을 통해 형성되기 때문에, 관통 비아 개구는 제1 트렌치(241)와 자기-정렬된다는 것을 이해해야 한다. 제1 관통 비아 개구(242)는 ILD(203) 아래의 층들 또는 피쳐들로의 접속을 제공할 수 있다. 한 실시예에서, 비아 에칭 프로세스는 또한, 예를 들어 에칭정지 층(미도시) 등의 더 낮은 인터커넥트 레벨의 하나 이상의 층을 통해 에칭할 수 있다. 단일의 제1 관통 비아 개구(242)가 도시되어 있지만, 실시예들은 또한, 하나보다 많은 제1 관통 비아 개구(242)와의 인터커넥트 레벨을 포함할 수 있다. 관통 비아 에칭 프로세스에 후속하여, 탄소 하드마스크 층(235)의 나머지 부분들이 제거된다.
이제 도 2f를 참조하면, 한 실시예에 따라, 제1 트렌치(241)에 도전층이 형성되어 제1 인터커넥트 라인(221) 및 제1 관통 비아(223)를 형성할 수 있다. 본 발명의 실시예들은, Ag, Au, Co, Cu, Mo, Ni, NiSi, Pt, Ru, TiN, 또는 W 등의 인터커넥트 라인에 이용되는 임의의 도전성 금속일 수 있는 도전성 재료로 형성된 제1 인터커넥트 라인(221) 및 제1 관통 비아(223)를 포함한다. 실시예들은, 화학적 증착(CVD), 원자층 퇴적(ALD), 또는 전기 도금 등의 그러나 이것으로 제한되지 않는, 본 기술분야에 공지된 퇴적 프로세스로 제1 트렌치(241) 및 관통 비아 개구(242) 내에 도전성 재료를 배치하는 단계를 포함한다. 한 실시예에 따르면, 제1 인터커넥트 라인(221)의 상부면(232)은 금속 퇴적으로부터 오버플로우 재료를 제거하기 위해 스페이서(209)들의 상부면들과 함께 평탄화될 수 있다. 한 실시예에 따르면, 평탄화는 화학적-기계적 평탄화(CMP) 또는 에칭 프로세스 등의 프로세스로 수행될 수 있다.
이제 도 2g를 참조하면, 백본(216)은 에칭 제거되고, 제2 트렌치(243) 및 제2 관통 비아 개구(244)가 ILD(203) 내에 형성될 수 있다. 한 실시예에 따르면, 스페이서(209)들의 나머지 부분은 제2 트렌치(243) 및 제2 관통 비아 개구(244)를 에칭하는데 이용하기 위한 마스킹 층을 제공한다. 한 실시예에 따르면, 제2 트렌치(243)들의 깊이는 제1 트렌치(241)들의 깊이와 실질적으로 유사할 수 있다. 대안적 실시예들에 따르면, 제2 트렌치(243)들의 깊이는 제1 트렌치(241)들의 깊이보다 크거나 작을 수 있다. 한 실시예에 따르면, 제2 관통 비아 개구(244)를 형성하기 위한 프로세스는, 도 2d 및 도 2e와 관련하여 전술된 제1 관통 비아 개구(242)를 형성하는데 이용되는 프로세스와 실질적으로 유사하므로 여기서는 반복되지 않을 것이다.
이제 도 2h를 참조하면, 하드마스크 재료(235)가 제2 트렌치(243) 및 제2 관통 비아 개구(244) 내에 퇴적된다. 한 실시예에서, 예를 들어 CMP 프로세스 또는 에칭 프로세스를 이용하여 퇴적 프로세스로부터의 임의의 초과퇴적물이 제거될 수 있다.
이제 도 2i를 참조하면, 스페이서(209)를 제거하기 위해 인터커넥트 구조물이 폴리싱된다. 예를 들어, 폴리싱 프로세스는 CMP 프로세스일 수 있다. 폴리싱 프로세스 동안, 제1 인터커넥트 라인(221) 및 제1 관통 비아(223)는 리세스되고, 선택성 캡(239)이 그 상부면들 위에 형성된다. 예로서, 금속 재료는, 화학적 기계적 폴리싱 동작의 화학적 부분을 증가시킴으로써 선택적으로 리세스될 수 있다. 예를 들어, 선택성 캡(239)은, 물리적 증착(PVD), 화학적 증착(CVD), 원자층 퇴적(ALD) 등을 포함할 수 있는 본 기술분야의 통상의 기술자들에게 공지된 다양한 기술에 의해 퇴적될 수 있다. 선택성 캡(239)은, 후속 처리 동작에서 형성될 제2 인터커넥트 라인(222)의 표면으로부터 제1 인터커넥트 라인(221)의 표면을 구별하기 위해 이용되는 도전성 재료일 수 있다. 상이한 표면들은, 제1 유전체 캡(225) 및 제2 유전체 캡(226)이 형성되는 패턴을 형성하는데 이용되는 DSA(directed self-assembly) 프로세스 동안에 중합체들의 적절한 분리를 보장하는데 이용된다. 한 실시예에 따르면, 선택성 캡은, 제2 인터커넥트 라인(222)을 형성하는데 이용되는 재료의 표면 화학적 성질과 상이한 표면 화학적 성질을 갖는 임의의 도전성 재료이다. 한 실시예에서, 선택성 캡(239)은, 상이한 극성, 표면 에너지를 갖도록, 또는 그 상부면 위에 브러시 층이 배치되도록 변경될 수 있다. 특정한 실시예에서, 선택성 캡(239) 상에 폴리스티렌(PS) 브러시(미도시)가 선택적으로 이식된다(grafted). 제한이 아닌 예로서, 선택성 캡은, 텅스텐(W) 등의 금속, 하프늄 산화물(HfOx) 등의 산화물, 또는 텅스텐 및 코발트 합금 등의 그 합금일 수 있다.
소정 실시예들에서, 선택성 캡은 제1 인터커넥트 라인(221)에 이용된 금속과는 상이한 저항률을 갖는다. 예를 들어, 텅스텐이 선택성 캡(239)에 이용될 때, 그 저항률은, 구리 등의 많은 흔하게 이용되는 인터커넥트 재료의 저항률보다 높다. 따라서, 선택성 캡의 두께를 최소화하는 것이 유익할 수 있다.
한 실시예에서, 선택성 캡(239)의 두께는 제1 하드마스크 층(205)의 두께보다 작을 수 있다. 특정한 실시예에서, 선택성 캡(239)의 두께는 10nm 미만일 수 있다. 추가적인 실시예들은 5nm 미만의 두께를 갖는 선택성 캡(239)을 포함할 수 있다. 추가적인 실시예에서, 희생 하드마스크 층(미도시)이 선택성 캡(239) 위에 배치되어 제2 인터커넥트 라인(222)을 형성하는데 이용되는 금속 퇴적 및 폴리싱 작업 동안 캡을 보호할 수 있다.
도 2j를 참조하면, 하드마스크(235)가 제거된다. 예를 들어, 하드마스크(235)는 애싱 프로세스로 제거될 수 있다. 추가로, 제2 트렌치(243) 및 제2 관통 비아 개구(244)는 도전성 재료로 채워지고, 임의의 초과퇴적물은 폴리싱되어 제2 인터커넥트(222) 제2 관통 비아(224)를 형성할 수 있다. 한 실시예에서, 도전성 재료는 제1 인터커넥트(222)를 형성하는데 이용된 재료와 동일한 도전성 재료일 수 있다. 추가 실시예에서, 도전성 재료는 제1 인터커넥트(221)에 이용된 금속과 동일한 금속이 아닐 수도 있다. 예로서, 도전성 재료는, 구리, 코발트, 텅스텐, 루테늄 등의, 인터커넥트 라인을 위해 통상적으로 이용되는 임의의 금속일 수 있다. 선택성 캡(239) 위에 희생 하드마스크를 이용하는 실시예들에서, 습식 또는 건식 에칭 프로세스는 선택성 캡(239)을 노출시키기 위해 제2 인터커넥트 라인(222)의 평탄화 이후에 구현될 수 있다.
이제 도 2k를 참조하면, 제1 중합체 영역(248) 및 제2 중합체 영역(249)을 포함하는 DSA 층이 인터커넥트 구조물의 상부면 위에 형성된다. DSA 층은, 제1 중합체 영역이 선택성 캡(239) 위에 선택적으로 형성되고 제2 중합체 영역이 제2 인터커넥트 라인(222) 위에 선택적으로 형성되도록 선택된다. 한 실시예에 따르면, DSA 층은 디블록-공중합체(diblock-copolymer)이다. 예로서, 다이블록 공중합체는 폴리스티렌-b-폴리메틸메타크릴레이트(PS-b-PMMA)일 수 있다. 이러한 실시예에서, PS 부분(즉, 제1 중합체 영역(248))은 선택성 캡(239)을 향해 구동되는 반면, PMMA 부분(즉, 제2 중합체 영역(249))은 선택성 캡(239)으로부터 멀리 구동된다. 선택성 캡(239)의 표면 위에 형성된 PS 브러시를 포함하는 실시예들은, PS 부분(248)과 PMMA 부분(249)의 분리를 더욱 향상시킬 수 있다.
예를 들어, PS 브러시의 말단부(tail end) 상의 티올 화학제(thiol chemistry)는 PS 부분(248)을 선택성 캡(239)으로 끌어 당길 수 있다. 티올 화학제가 예시적인 실시예로서 이용되지만, 다른 말단부 화학제도 역시 제1 중합체 영역(248)을 선택적으로 끌어 당길 수 있다(예를 들어, 포스폰산은 PS 부분(248)을 선택적으로 끌어 당긴다). 한 실시예에 따르면, DSA 층의 분리는 또한, DSA 층을 어닐링함으로써 구동되거나 가속될 수 있다. PS-b-PMMA가 예시적인 실시예로서 설명되지만, 다이블록 공중합체, 트리블록 공중합체(예를 들어, ABA 또는 ABC), 또는 동종중합체(homopolymer)들의 자기-분리 조합 등의, 많은 상이한 재료가 이용될 수 있다는 것을 이해해야 한다.
이제 도 2l을 참조하면, 제2 중합체 영역(249)이 선택적으로 제거된다. 예를 들어, 제2 중합체 영역(249)은 습식 또는 건식 에칭 화학제로 제거될 수 있다. PS-b-PMMA 다이블록 공중합체를 이용하는 실시예들에서, 습식 또는 건식 에칭 프로세스는 PMMA 부분(249)을 선택적으로 제거할 것이다. 제2 중합체 영역(249)의 제거는, 제1 인터커넥트 라인이 제1 중합체 영역(248)에 의해 덮인채로 유지되는 반면 제2 인터커넥트 라인(222) 위에 개구(292)가 선택적으로 형성되게 한다.
이제 도 2m을 참조하면, 개구(292)는 제2 유전체 캡(226)으로 채워진다. 예를 들어, 제2 유전체 캡(226)은, CVD, PVD, 또는 스핀 온 프로세스로 퇴적될 수 있다. 한 실시예에 따르면, 임의의 초과퇴적물 재료는, 제2 유전체 캡(226)의 상부면이 제1 중합체 영역(248)의 상부면과 실질적으로 동일 평면 상에 있도록, CMP 프로세스 등의 평탄화 프로세스로 리세스될 수 있다. 본 발명의 실시예들은, 제2 유전체 캡(226)을 위해, SiOXCYNZ, SiOXCY, 비도전성 금속 산화물, 또는 금속 질화물 등의 재료를 이용할 수 있다. 본 발명의 추가적인 실시예들은, 제1 하드마스크 층(205)에 비해 높은 에칭 선택성을 갖는 재료를 제2 유전체 캡(226)을 위해 선택할 수 있다.
이제 도 2n을 참조하면, 제1 중합체 영역(248)이 제거될 수 있다. 예를 들어, 제1 중합체 영역(248)은 애싱 프로세스로 제거될 수 있다. 따라서, 제1 유전체 캡(221) 및 제1 관통 비아(223) 위에 개구(293)가 형성된다.
이제 도 2o를 참조하면, 유전체 재료가 개구(293)에 퇴적되어 제1 유전체 캡(225)을 형성할 수 있다. 예를 들어, 제1 유전체 캡(225)은, CVD, PVD, 또는 스핀 온 프로세스로 퇴적될 수 있다. 본 발명의 실시예들은, 제1 유전체 캡(225)을 위해, SiOXCYNZ, SiOXCY, 비도전성 금속 산화물, 또는 금속 질화물 등의 재료를 이용할 수 있다. 본 발명의 추가적인 실시예들은, 제1 하드마스크 층(205)에 비해 높은 에칭 선택성을 갖는 재료를 제1 유전체 캡(225)을 위해 선택할 수 있다. 한 실시예에 따르면, 제1 유전체 캡(225)을 위한 제1 유전체 재료를 퇴적하기 전에, 에칭정지 라이너(236)가 제2 유전체 캡(226), 제1 하드마스크(205), 및 선택성 캡(339)의 표면들 위에 형성될 수 있다.
이제 도 2p를 참조하면, 제1 유전체 캡의 상부면이 에칭정지 라이너(236)의 상부면과 실질적으로 동일 평면 상에 있도록, CMP 프로세스 등의 평탄화 프로세스로 제1 유전체 캡으로부터의 임의의 초과퇴적물 재료가 리세스될 수 있다. 에칭정지 라이너(236)를 생략하는 실시예들에서, 제1 유전체 캡(225)의 상부면은 제2 유전체 캡(226)의 상부면과 실질적으로 동일 평면 상에 있을 수 있다. 그 후, 한 실시예에 따라, 제2 ILD 층(280)이 상부면 위에 퇴적되어 추가적인 인터커넥트 층의 패터닝을 허용할 수 있다.
본 발명의 실시예들은 조밀 피칭형(tightly pitched) 인터커넥트 라인들에 대한 향상된 컨택트 형성을 허용한다. 전술된 바와 같이, 조밀 피칭형 인터커넥트 라인들은, 원하는 인터커넥트 라인에 대한 컨택트를 형성하기 위해 점점 더 정밀한 정렬을 요구한다. 그러나, 도 3에 나타낸 컨택트 형성 프로세스에 도시된 바와 같이, 제1 및 제2 유전체 캡(325, 326) 및 에칭정지 라이너(336)를 포함하는 인터커넥트 구조물은, 컨택트가 더 넓어지고, 유전체 캡들, 하드마스크 층, 및 에칭정지 라이너의 에칭 선택성에 기인한 정렬 오차의 더 큰 마진을 갖는 것을 허용한다.
이제 도 3을 참조하면, 도 1a의 인터커넥트 구조물(100)과 실질적으로 유사한 인터커넥트 구조물(300)이 도시되어 있다. 인터커넥트 구조물(300)은 제2 ILD(381) 위에 형성되는 희생 재료(385)를 더 포함한다. 희생 재료(385)는 (예를 들어, 리소그래피 프로세스로) 패터닝되어 제1 개구(396) 및 제2 개구(397)를 형성할 수 있다. 제1 개구(396) 및 제2 개구(397)의 패턴은 에칭 프로세스에 의해 제2 ILD(381) 내로 전사될 수 있다. 에칭 프로세스는 또한, 개구에 형성된 노출된 제1 유전체 캡(325)을 선택적으로 제거할 수 있다. 제1 유전체 캡(325), 제2 유전체 캡(326), 및 에칭정지 라이너(336) 사이의 에칭 선택성으로 인해, 에칭 프로세스는, 제2 유전체 캡(326) 및 에칭정지 라이너(336)도 역시 개구들 각각에서 노출되더라도 제1 유전체 캡(325)만을 선택적으로 제거할 수 있다.
에칭 선택성은 제1 및 제2 개구가 피치(P)보다 큰 폭(Wo)을 갖는 것을 허용한다. 예를 들어, 제1 개구는 이웃하는 제2 관통 비아(324)를 통해 연장되고, 제2 개구는 양쪽의 이웃하는 인터커넥트들 위로 연장된다. 그러나, 에칭 선택성으로 인해, 제1 인터커넥트 라인(321)만이 접촉될 것이다. 예시된 바와 같이, 에칭정지 라이너(336)는 여전히 제1 인터커넥트 라인 위에 형성된다. 따라서, 에칭정지 라이너(336)를 선택적으로 제거하기 위해 추가적인 에칭 프로세스가 구현될 수 있다. 에칭정지 라이너(336)는 제2 유전체 캡(326)에 대해 높은 선택성을 갖기 때문에, 에칭 프로세스는 제1 인터커넥트 라인(321)만이 노출되는 것을 허용한다. 예를 들어, 에칭정지 라이너(336)는 제2 유전체 캡(326)을 현저히 제거하지 않는 습식 에칭 프로세스로 에칭될 수 있다. 따라서, 컨택트들의 폭은 다른 경우보다 더 클 수 있고, 오정렬 에러는 이웃하는 인터커넥트들로의 원하지 않는 단락-회로를 초래하지 않는다. 컨택트의 더 넓은 폭은 제조 장비에 대한 요구사항을 용이하게 하고 더 높은 수율을 제공할 수 있다.
도 1b 및 도 1c에 나타낸 인터커넥트 구조물(101 및/또는 102)은 본 발명의 실시예들에 따른 도 4a 내지 도 4h와 관련하여 설명된 프로세스에 따라 제조될 수 있다. 이제 도 4a를 참조하면, 도 2g에 나타낸 것과 실질적으로 유사한 구조물이 예시되어 있다. 따라서, 도 4a에 나타낸 구조물을 형성하는데 이용되는 처리 동작들은 도 2a 내지 도 2g와 관련하여 전술된 것들과 실질적으로 유사할 수 있으므로, 여기서는 반복되지 않을 것이다. 이제 도 4b를 참조하면, 희생 하드마스크 재료(435)가 제2 트렌치(443) 및 제2 관통 비아 개구(444) 내에 퇴적된다.
이제 도 4c를 참조하면, 인터커넥트 구조물이 폴리싱되어 스페이서(409)와 희생 하드마스크 퇴적 프로세스로부터의 임의의 초과퇴적물 재료(435)를 제거한다. 예를 들어, 폴리싱 프로세스는 CMP 프로세스일 수 있다. 예시된 바와 같이, 제1 인터커넥트 라인(421), 제1 하드마스크(405), 및 희생 하드마스크(435)의 상부면들은 서로 실질적으로 동일 평면 상에 있을 수 있다.
이제 도 4d를 참조하면, 제1 유전체 캡(437)이 제1 인터커넥트 라인(421)의 상부면 위에 형성된다. 한 실시예에서, 제1 유전체 캡(437)은 제1 인터커넥트 라인(421) 위에만 선택적으로 퇴적되거나 성장되는 금속 산화물일 수 있다. 제1 유전체 캡(437)은 제1 인터커넥트 라인 및 관통 비아의 금속 표면들 위에 선택적으로 형성되고, 제1 하드마스크 층(405) 및 희생 하드마스크(435) 위에는 형성되지 않는다. 예로서, 적합한 산화물은, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물, 알루미늄 산화물 등을 포함할 수 있다. 한 실시예에 따르면, 제1 유전체 캡(437)의 형상은 산화물의 퇴적 또는 성장 특성에 의존할 수 있다. 예시된 바와 같이, 제1 유전체 캡은 "리벳 헤드(rivet head)" 형상을 형성할 수 있다. 그러나, 제1 유전체 캡(437)의 정확한 성장 또는 퇴적 패턴은 도 4d에 나타낸 패턴으로 제한되지 않는다는 것을 이해해야 한다. 한 실시예에서, 제1 유전체 캡(437)은 실질적으로 수직이 아닌 측벽을 갖는 것을 특징으로 할 수 있다. 한 실시예에서, 제1 유전체 캡(437)은 제1 인터커넥트 라인(421)에 근접한 제1 하드마스크 층(405)의 상부면 위로 연장될 수 있다.
이제 도 4e를 참조하면, 하드마스크(435)가 제거된다. 예를 들어, 하드마스크(435)는 애싱 프로세스로 제거될 수 있다. 추가로, 제2 트렌치 및 제2 관통 비아 개구는 도전성 재료(452)로 채워져 제2 인터커넥트(422) 및 제2 관통 비아(424)를 형성한다. 한 실시예에서, 도전성 재료(452)는 제1 인터커넥트(422)를 형성하는데 이용된 재료와 동일한 도전성 재료일 수 있다. 추가 실시예에서, 도전성 재료(452)는 제1 인터커넥트(421)에 이용된 금속과 동일한 금속이 아닐 수도 있다. 예로서, 도전성 재료는, 구리, 코발트, 텅스텐, 루테늄 등의, 인터커넥트 라인을 위해 통상적으로 이용되는 임의의 금속일 수 있다.
이제 도 4f를 참조하면, 초과퇴적물 도전성 재료(452)의 일부는, 예를 들어 CMP 프로세스로 폴리싱될 수 있다. 한 실시예에 따르면, 폴리싱 프로세스는, 일단 제1 유전체 캡(437)의 상부면이 노출되고 나면 중단될 수 있다. 그러나, CMP 프로세스의 화학적 부분은, 도전성 재료의 상부면이 제1 유전체 캡(437)의 상부면 아래에 형성되도록 도전성 재료(452)를 리세스할 수 있다.
이제 도 4g를 참조하면, 나머지 초과퇴적물 도전성 재료(452)가 에칭백된다. 한 실시예에서, 에칭 프로세스는 제2 인터커넥트 라인(422) 및 제2 관통 비아(424) 위에 리세스(471)를 형성할 수 있다. 한 실시예에서, 리세스는 제2 인터커넥트 라인(422) 및 제2 관통 비아(424)가 형성되는 트렌치들의 일부를 노출시킨다. 예를 들어, 에칭 프로세스는, 도전성 재료에 이용되는 재료에 따라, 습식 또는 건식 에칭 프로세스일 수 있다.
이제 도 4h를 참조하면, 제2 유전체 캡(446)은 제2 인터커넥트 라인(422) 및 제2 관통 비아(424) 위에 형성된다. 한 실시예에 따르면, 제2 유전체 캡은 또한, 실질적으로 수직이 아닌 측벽을 갖는 것을 특징으로 할 수 있다. 예를 들어, 제2 유전체 캡(446)은 제1 유전체 캡의 측벽과 상보적인 형상을 갖는 것을 특징으로 하는 측벽을 가질 수 있다. 예시된 실시예에서, 제2 유전체 캡(446)은 실질적으로 "거꾸로 된 리벳 헤드"인 형상을 가질 수 있다. 추가적인 실시예들은, 실질적으로 수직인 제1 부분과 실질적으로 수직이 아닌 제2 부분을 갖는 것을 특징으로 하는 제2 유전체 캡(446)의 측벽을 포함할 수 있다. 측벽의 수직 부분은 제2 인터커넥트 라인(422) 및 제2 관통 비아(424)가 형성되는 트렌치의 측벽에 의해 정의되고, 제2 부분은 제1 유전체 캡(137)의 측벽의 형상에 의해 정의된다. 한 실시예에서, 제2 유전체 캡은 제1 유전체 캡(437)에 관해 선택적으로 에칭되는 임의의 유전체 재료일 수 있다. 예로서, 제2 유전체 캡은, SiC, SiN, SiOC, 또는 ZrO, TiO 등의 스펀-온 금속 산화물일 수 있다.
한 실시예에서, 제2 유전체 캡(446)의 퇴적으로부터의 임의의 초과퇴적물 재료는, 제1 유전체 캡(437)의 상부면이 제2 유전체 캡의 상부면과 실질적으로 동일 평면 상에 있도록 폴리싱될 수 있다. 추가 실시예에 따르면, 에칭정지 라이너(미도시)는, 제2 유전체 캡(446)을 퇴적하기 전에, 제1 유전체 캡(437), 제1 하드마스크 층(405), 제2 인터커넥트 라인(422), 및 제2 관통 비아(424)의 표면들 위에 형성될 수 있다. 이러한 실시예들에서, 제2 유전체 캡(446)의 상부면은 제1 유전체 캡(437)의 상부면 위에 형성된 에칭정지 라이너의 일부의 상부면과 함께 평탄화될 수 있다.
이제 도 5a 내지 도 5k를 참조하면, 제1 유전체 캡 및 제2 유전체 캡이 인터커넥트 라인들 위에 형성되어 있는, 인터커넥트 구조물을 형성하기 위한 프로세스가 예시되어 있다. 이 추가 실시예에 따르면, 제2 인터커넥트 라인들을 위한 트렌치들을 에칭하는데 이용될 수 있는 패턴을 DSA 층에 형성하기 위하여 DSA 프로세스에서 중합체 영역의 자기-분리가 이용된다.
이제 도 5a를 참조하면, 도 2f에 도시된 것과 실질적으로 유사한 구조물이 예시되어 있다. 따라서, 도 5a에 나타낸 구조물을 형성하는데 이용되는 처리 동작들은 도 2a 내지 도 2f와 관련하여 전술된 것과 실질적으로 유사할 수 있으므로, 여기서 반복되지 않을 것이다. 이제 도 5b를 참조하면, 스페이서(509) 및 백본(516)이 제거된다. 예를 들어, 스페이서(509) 및 백본(516)은 CMP 프로세스 등의 폴리싱 프로세스로 제거될 수 있다. 폴리싱 프로세스는, 제1 인터커넥트 라인(521), 제1 관통 비아(523) 및 제1 하드마스크 층(505)을 노출시킨다.
이제 도 5c를 참조하면, 제1 인터커넥트 라인(521) 및 제1 관통 비아(523) 내에 리세스가 형성된다. 한 실시예에 따르면, 리세스(572)는 제1 인터커넥트 라인(521) 및 제1 관통 비아(523)의 상부면들이 제1 하드마스크 층(505)의 하부 표면과 실질적으로 동일 평면이 되게 할 수 있다. 상이한 실시예에서, 리세스(527)는 제1 인터커넥트 라인(521) 및 제1 관통 비아(523)의 상부면들이 제1 하드마스크 층(505)의 하부 표면 위 또는 아래에 있게 할 수 있다.
이제 도 5d를 참조하면, 리세스(572)는 선택성 캡(539)으로 채워진다. 한 실시예에서, 선택성 캡(539)은 상기에서 상세히 설명된 선택성 캡(139)과 실질적으로 유사할 수 있다. 예를 들어, 선택성 캡은, 텅스텐(W) 등의 금속, 하프늄 산화물(HfOx) 등의 산화물, 또는 텅스텐 및 코발트 합금 등의 그 합금일 수 있다. 한 실시예에서, 선택성 캡(539)은, 물리적 증착(PVD), 화학적 증착(CVD), 원자층 퇴적(ALD) 등을 포함할 수 있는 본 기술분야의 통상의 기술자에게 공지된 다양한 기술에 의해 퇴적될 수 있다. 추가로, 본 발명의 실시예는 도 1a와 관련하여 전술된 선택성 캡(139)보다 실질적으로 두꺼운 선택성 캡(539)을 포함할 수 있다. 한 실시예에 따르면, 선택성 캡(539)이 최종 인터커넥트 구조물에 포함되지 않기 때문에, 선택성 캡(539)의 두께는 전술된 선택성 캡보다 클 수 있다. 따라서, 선택 식 캡(539)의 증가된 저항은 도 5a 내지 도 5k와 관련하여 설명된 실시예에 따라 형성된 최종 디바이스의 효율을 감소시키지 않는다.
이제 도 5e를 참조하면, 제1 중합체 영역(548) 및 제2 중합체 영역(549)을 포함하는 DSA 층이 인터커넥트 구조물의 상부면 위에 형성된다. DSA 층은, 선택성 캡(539) 위에 제1 중합체 영역(548)이 선택적으로 형성되고 제1 하드마스크 층(505) 위에 제2 중합체 영역(549)이 형성되도록 선택된다. 한 실시예에서, 제1 중합체 영역(548) 및 제2 중합체 영역(549)이 되도록 패턴 증배(pattern multiplication)도 역시 가능하다. 예를 들어, 위상들은 선택성 캡(539)에 대해 1 : 1보다 큰 빈도로 정렬될 수 있지만, DSA 층의 자연적인 마이크로-위상 분리 경향으로 인해 주기적인 지오메트리를 여전히 유지한다. 도 5e에 나타낸 실시예에서, 제1 중합체 영역(548)은 선택성 캡(539)에 대해 2 : 1의 빈도로 반복된다. 예로서, 패턴 증배의 정도는, DSA 층에서 중합체의 길이를 변조하거나 DSA 층을 어닐링함으로써 수정될 수 있다.
한 실시예에 따르면, DSA 층은 디블록-공중합체(diblock-copolymer)이다. 예로서, 다이블록 공중합체는 폴리스티렌-b-폴리메틸메타크릴레이트(PS-b-PMMA)일 수 있다. 이러한 실시예에서, PS 부분(즉, 제1 중합체 영역(548))은 선택성 캡(539)을 향해 구동되는 반면, PMMA 부분(즉, 제2 중합체 영역(549))은 선택성 캡(539)으로부터 멀리 구동된다. 한 실시예에 따르면, DSA 층의 분리는 또한, DSA 층을 어닐링함으로써 구동되거나 가속될 수 있다. PS-b-PMMA가 예시적인 실시예로서 설명되지만, 다이블록 공중합체, 트리블록 공중합체(예를 들어, ABA 또는 ABC), 또는 동종중합체(homopolymer)들의 자기-분리 조합 등의, 많은 상이한 재료가 이용될 수 있다는 것을 이해해야 한다.
이제 도 5f를 참조하면, 제2 중합체 영역(549)이 선택적으로 제거된다. 예를 들어, 제2 중합체 영역(549)은 습식 또는 건식 에칭 화학제로 제거될 수 있다. PS-b-PMMA 다이블록 공중합체를 이용하는 실시예들에서, 습식 또는 건식 에칭 프로세스는 PMMA 부분(549)을 선택적으로 제거할 것이다. 제2 중합체 영역(549)의 제거는, 결과적으로 제1 인터커넥트 라인이 제1 중합체 영역(548)에 의해 덮인채 남아 있는 반면 제1 하드마스크 층(505) 위에는 선택적으로 형성되는 개구(588)를 형성하게 한다.
이제 도 5g를 참조하면, 개구(588)는 희생 하드마스크 재료(567)로 채워질 수 있다. 예를 들어, 희생 하드마스크 재료는 CVD 프로세스로 퇴적되는 탄소 하드마스크일 수 있다. 한 실시예에서, 희생 하드마스크 재료(567)는 예를 들어 CMP 프로세스를 이용하여 제1 중합체 영역(548)의 상부면과 함께 평탄화된다.
이제 도 5h를 참조하면, 제1 중합체 영역(548)이 제거된다. 예로서, 제1 중합체 영역은 희생 하드마스크 재료(567)에 대해 선택적인 습식 또는 건식 에칭 프로세스로 제거될 수 있다. 제1 중합체 영역(548)의 제거 후에, 개구(589)는 제1 인터커넥트 라인(521) 위에 그리고 제1 하드마스크 층(505) 위에 형성된다.
도 5i를 참조하면, 희생 하드마스크 재료(567)은 에칭 마스크로서 이용되어 제1 하드마스크 층(505)을 통해 ILD(503) 내로 제2 트렌치(543)를 선택적으로 형성한다. 한 실시예에서, 하드마스크 층(505) 및 ILD(503)는, 제1 인터커넥트 라인(521) 위에 형성된 선택성 캡(539)에 대해 선택적인 습식 또는 건식 에칭 프로세스로 제거될 수 있다. 따라서, 희생 하드마스크(567)를 형성하는 DSA 프로세스의 이용은 제1 인터커넥트 라인(521)과 교대하는 패턴의 제2 트렌치의 형성을 허용한다.
이제 도 5j를 참조하면, 도전성 재료가 제2 트렌치(543)에 퇴적되어 제2 인터커넥트 라인(522)을 형성할 수 있다. 한 실시예에서, 임의의 초과퇴적물이 폴리싱되거나 에칭백될 수 있다. 추가 실시예에서, 제2 인터커넥트 라인(522)의 상부면은 제1 하드마스크 층(505) 아래에 있도록 리세스될 수 있다. 예를 들어, 에칭 프로세스는 선택성 캡(539)을 실질적으로 에칭 제거하지 않고 제2 인터커넥트 라인(522)을 선택적으로 리세스할 수 있다.
이제 도 5k를 참조하면, 제2 유전체 캡(526)은 제2 인터커넥트 라인(522)들 각각 위에 형성될 수 있다. 예를 들어, 유전체 재료는, CVD, PVD, 또는 스핀 온 프로세스로 퇴적될 수 있다. 한 실시예에 따르면, 임의의 초과퇴적물 재료는, 제2 유전체 캡(526)의 상부면이 제1 하드마스크 층(505)의 상부면과 실질적으로 동일 평면 상에 있도록, CMP 프로세스 등의 평탄화 프로세스로 리세스될 수 있다. 본 발명의 실시예들은, 제2 유전체 캡(526)을 위해, SiOXCYNZ, SiOXCY, 비도전성 금속 산화물, 또는 금속 질화물 등의 재료를 이용할 수 있다. 본 발명의 추가 실시예들은, 제1 하드마스크 층(505)에 비해 및 제1 유전체 캡(525)에 비해 높은 에칭 선택성을 갖는 제2 유전체 캡(526)을 위한 재료를 선택할 수 있다.
제2 유전체 캡(526)의 퇴적 후에, 선택성 캡(539)은, 예를 들어, 습식 또는 건식 에칭 프로세스로 제거될 수 있다. 한 실시예에서, 제1 유전체 캡(525)은 제1 인터커넥트 라인(521) 및 제1 관통 비아(523) 위에 형성될 수 있다. 예를 들어, 유전체 재료는, CVD, PVD, 또는 스핀 온 프로세스로 퇴적될 수 있다. 한 실시예에 따르면, 임의의 초과퇴적물 재료는, 제1 유전체 캡(525)의 상부면이 제1 하드마스크 층(505)의 상부면과 실질적으로 동일 평면 상에 있도록, CMP 프로세스 등의 평탄화 프로세스로 리세스될 수 있다. 본 발명의 실시예들은, 제1 유전체 캡(525)을 위해, SiOXCYNZ, SiOXCY, 비도전성 금속 산화물, 또는 금속 질화물 등의 재료를 이용할 수 있다. 본 발명의 추가 실시예들은, 제1 하드마스크 층(505)에 비해 및 제2 유전체 캡(526)에 비해 높은 에칭 선택성을 갖는 제1 유전체 캡(525)을 위한 재료를 선택할 수 있다.
따라서, 본 발명의 실시예들은, 상이한 에칭 선택성을 갖는 유전체 캡들과 교대하는 패턴으로 형성된 제1 인터커넥트 라인 및 제2 인터커넥트 라인의 형성을 허용하고, 유전체 캡들은 이들 라인들 위에 형성되어 있다. 본 발명의 실시예들은 제1 인터커넥트 라인 및 제2 인터커넥트 라인의 교대하는 패턴을 형성하기 위하여 패턴 증배가 가능한 DSA 프로세스를 이용하는 단계를 포함한다.
도 6는 본 발명의 하나 이상의 실시예를 포함하는 인터포저(1000)를 나타낸다. 인터포저(1000)는 제1 기판(1002)을 제2 기판(1004)에 브리징(bridge)하는데 이용되는 개재 기판(intervening substrate)이다. 제1 기판(1002)은 예를 들어 집적 회로 다이일 수 있다. 제2 기판(1004)은, 예를 들어, 메모리 모듈, 컴퓨터 마더 보드, 또는 또 다른 집적 회로 다이일 수 있다. 일반적으로, 인터포저(1000)의 목적은, 접속을 더 넓은 피치로 확산시키거나 접속을 상이한 접속들에 리라우팅하는 것이다. 예를 들어, 인터포저(1000)는, 나중에 제2 기판(1004)에 결합될 수 있는 볼 그리드 어레이(BGA)(1006)에 집적 회로 다이를 결합시킬 수 있다. 일부 실시예들에서, 제1 및 제2 기판(1002/1004)은 인터포저(1000)의 대향 측면들에 부착된다. 다른 실시예들에서, 제1 및 제2 기판(1002/1004)은 인터포저(1000)의 동일한 측면에 부착된다. 추가 실시예들에서, 3개 이상의 기판이 인터포저(1000)를 통해 인터커넥트된다.
인터포저(1000)는, 에폭시 수지, 유리섬유-강화된 에폭시 수지, 세라믹 재료, 또는 폴리이미드 등의 중합체 재료로 형성될 수 있다. 추가 구현들에서, 인터포저는, 실리콘, 게르마늄, 및 다른 III-V족 및 IV족 재료 등의, 반도체 기판에서 이용하기 위한 전술된 재료와 동일한 재료를 포함할 수 있는 대안적인 경성 또는 가요성 재료로 형성될 수 있다.
인터포저는, TSV(through-silicon via)(1012)를 포함한 그러나 이것으로 제한되지 않는 비아(1010) 및 금속 인터커넥트(1008)를 포함할 수 있다. 인터포저(1000)는, 수동 및 능동 디바이스를 포함한, 임베디드 디바이스(1014)를 더 포함할 수 있다. 이러한 디바이스들로는, 커패시터, 디커플링 커패시터, 저항기, 인덕터, 퓨즈, 다이오드, 변압기, 센서, 및 정전 방전(ESD) 디바이스가 포함되지만, 이것으로 제한되지 않는다. 무선 주파수(RF) 디바이스, 전력 증폭기, 전력 관리 디바이스, 안테나, 어레이, 센서 및 MEMS 디바이스 등의 더 복잡한 디바이스가 또한 인터포저(1000) 상에 형성될 수 있다.
본 발명의 실시예들에 따르면, DSA 프로세스로 하드마스크 층 위에 형성된 교대하는 유전체 캡들을 포함하는 인터커넥트 구조물을 형성하기 위한 여기서 개시된 장치 또는 프로세스는, 인터포저(1000)의 제작에서 또는 임베디드 디바이스(1014)의 제작에서 이용될 수 있다.
도 7은 본 발명의 한 실시예에 따른 컴퓨팅 디바이스(1200)를 나타낸다. 컴퓨팅 디바이스(1200)는 복수의 컴포넌트를 포함할 수 있다. 한 실시예에서, 이들 컴포넌트들은 하나 이상의 마더 보드에 부착된다. 대안적 실시예에서, 이들 컴포넌트들은 마더 보드가 아니라 단일의 시스템-온-칩(SoC) 다이 상에서 제작된다. 컴퓨팅 디바이스(1200)의 컴포넌트들로는, 집적 회로 다이(1202) 및 적어도 하나의 통신 칩(1208)이 포함되지만, 이것으로 제한되지 않는다. 일부 구현 예에서, 통신 칩(1208)은 집적 회로 다이(1202)의 일부로서 제작된다. 집적 회로 다이(1202)는, CPU(1204) 뿐만 아니라, 임베디드 DRAM(eDRAM) 또는 스핀-전달 토크 메모리(STTM 또는 STTM-RAM) 등의 기술들에 의해 제공될 수 있는, 캐시 메모리로서 종종 이용되는, 온-다이 메모리(1206)를 포함할 수 있다.
컴퓨팅 디바이스(1200)는, 마더 보드에 물리적으로 또는 전기적으로 결합되거나 결합되지 않을 수도 있는 또는 SoC 다이 내에 제작되는 다른 컴포넌트들을 포함할 수 있다. 이들 다른 컴포넌트들로는, 휘발성 메모리(1210)(예를 들어, DRAM), 비휘발성 메모리(1212)(예를 들어, ROM 또는 플래시 메모리), 그래픽 처리 유닛(1214)(GPU), 디지털 신호 프로세서(1216), 암호 프로세서(1242)(하드웨어 내에서 암호 알고리즘을 실행하는 전문화된 프로세서), 칩셋(1220), 안테나(1222), 디스플레이 또는 터치스크린 디스플레이(1224), 터치스크린 제어기(1226), 배터리(1228) 또는 기타의 전원, 전력 증폭기(미도시), GPS 디바이스(1228), 나침반(1230), (가속도계, 자이로스코프, 및 나침반을 포함할 수 있는) 모션 코프로세서 또는 센서(1232), 스피커(1234), 카메라(1236), (키보드, 마우스, 스타일러스 및 터치 패드 등의) 사용자 입력 디바이스(1238), 및 (하드 디스크 드라이브, 컴팩트 디스크(CD), 디지털 다기능 디스크(DVD) 등의) 대용량 저장 디바이스(1240)가 포함되지만, 이것으로 제한되지 않는다.
통신 칩(1208)은 컴퓨팅 디바이스(1200)와의 데이터 전송을 위한 무선 통신을 가능하게 한다. 용어 "무선(wireless)" 및 그 파생어들은, 비-고체 매체를 통한 변조된 전자기 복사(electromagnetic radiation)를 이용하여 데이터를 전달할 수 있는, 회로, 디바이스, 시스템, 방법, 기술, 통신 채널 등을 기술하는데 이용될 수 있다. 이 용어는 연관된 디바이스가 어떠한 유선도 포함하지 않는다는 것을 암시하는 것은 아니지만, 일부 실시예들에서는 그렇지 않을 수도 있다. 통신 칩(1208)은, Wi-Fi (IEEE 802.11군), WiMAX (IEEE 802.16군), IEEE 802.20, 롱 텀 에볼루션(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, 그 파생물 뿐만 아니라 3G, 4G, 5G, 및 그 이상으로 표기된 기타 임의의 무선 프로토콜을 포함하지만 이들로 제한되지 않는 다수의 무선 표준이나 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(1200)는 복수의 통신 칩(1208)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1208)은 Wi-Fi 및 Bluetooth 등의 더 단거리의 무선 통신에 전용되고, 제2 통신 칩(1208)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등의 더 긴 거리의 무선 통신에 전용될 수도 있다.
컴퓨팅 디바이스(1200)의 프로세서(1204)는, 본 발명의 실시예들에 따른, DSA 프로세스로 하드마스크 층 위에 형성된 교대하는 유전체 캡들을 포함하는 인터커넥트 구조물에서 하나 이상의 인터커넥트 라인들에 결합된, 트랜지스터 등의 하나 이상의 디바이스를 포함한다. 용어 "프로세서"란, 레지스터 및/또는 메모리로부터의 전자적 데이터를 처리하여 그 전자적 데이터를 레지스터 및/또는 메모리에 저장될 수 있는 다른 전자적 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 말한다.
통신 칩(1208)은 또한, 본 발명의 실시예들에 따른, DSA 프로세스로 하드마스크 층 위에 형성된 교대하는 유전체 캡들을 포함하는 인터커넥트 구조물에서 하나 이상의 인터커넥트 라인들에 결합된, 트랜지스터 등의 하나 이상의 디바이스를 포함할 수 있다.
추가 실시예들에서, 컴퓨팅 디바이스(1200) 내에 하우징된 또 다른 컴포넌트는, 본 발명의 실시예들에 따른, DSA 프로세스로 하드마스크 층 위에 형성된 교대하는 유전체 캡들을 포함하는 인터커넥트 구조물에서 하나 이상의 인터커넥트 라인들에 결합된, 트랜지스터 등의 하나 이상의 디바이스를 포함할 수 있다.
다양한 실시예들에서, 컴퓨팅 디바이스(1200)는, 랩탑 컴퓨터, 넷북 컴퓨터, 노트북 컴퓨터, 울트라북 컴퓨터, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 모바일 전화, 데스크탑 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋탑 박스, 오락 제어 유닛, 디지털 카메라, 휴대형 음악 재생기, 또는 디지털 비디오 레코더일 수 있다. 추가 구현들에서, 컴퓨팅 디바이스(1200)는, 데이터를 처리하는 기타 임의의 전자 디바이스일 수 있다.
요약서에 기술된 것들을 포함하여, 본 발명의 예시된 구현의 상기 설명은, 본 발명을 빠짐없이 드러내거나 본 발명을 개시된 그대로의 형태만으로 제한하려는 의도는 아니다. 본 발명의 특정 구현예 및 예가 예시의 목적을 위해 여기서 설명되었지만, 관련 기술분야의 통상의 기술자라면 인지하는 바와 같이, 본 발명의 범위 내에서 다양한 균등한 수정이 가능하다.
이러한 수정은 전술된 상세한 설명에 비추어 본 발명에 대해 이루어질 수 있다. 이하의 청구항들에서 사용되는 용어는, 본 발명을 명세서 및 청구항들에 개시된 특정한 구현으로 제한하는 것으로 해석되어서는 안된다. 오히려, 본 발명의 범위는, 청구항 해석의 확립된 교리에 따라 해석되어야 하는 이하의 청구항들에 의해서만 결정되어야 한다.
본 발명의 실시예들은 인터커넥트 구조물을 포함하고, 상기 인터커넥트 구조물은 : 제1 하드마스크 층을 갖는 층간 유전체(ILD; interlayer dielectric) ―상기 제1 하드마스크 층은 상기 ILD의 상부면 위에 있음― ;상기 ILD 내의 하나 이상의 제1 인터커넥트 라인들; 상기 제1 인터커넥트 라인들 각각의 위에 배치된 제1 유전체 캡 ―상기 제1 유전체 캡의 표면은 상기 제1 하드마스크 층의 상부면과 접촉함―; 상기 제1 인터커넥트 라인들과 교대하는 패턴으로 배열된 상기 ILD 내의 하나 이상의 제2 인터커넥트 라인들; 및 상기 제2 인터커넥트 라인들 각각의 상부면 위의 제2 유전체 캡 ―상기 제2 유전체 캡의 표면은 상기 제1 하드마스크 층의 상부면과 접촉함―;을 포함한다. 추가 실시예들은, 상기 제1 인터커넥트 라인들 각각의 상부면 위에 배치된 선택성 캡을 더 포함하는 인터커넥트 구조물을 포함한다. 추가 실시예들은, 상기 선택성 캡이 상기 제2 인터커넥트 라인들과는 상이한 재료인, 인터커넥트 구조물을 포함한다. 추가 실시예들은, 상기 선택성 캡이, 텅스텐(W), HfOx, 또는 텅스텐의 합금 및 코발트 합금인, 인터커넥트 구조물을 포함한다. 추가 실시예들은, 상기 선택성 캡이 상기 제1 하드마스크 층의 두께보다 작은 두께를 갖는, 인터커넥트 구조물을 포함한다. 추가 실시예들은, 상기 선택성 캡의 두께가 5 nm 미만인, 인터커넥트 구조물을 포함한다. 추가 실시예들은, 상기 제1 및 상기 제2 유전체 캡의 측벽들이 실질적으로 수직인, 인터커넥트 구조물을 포함한다. 추가 실시예들은, 각각의 제1 유전체 캡의 중심선이 제1 인터커넥트 라인의 중심선과 실질적으로 정렬되는, 인터커넥트 구조물을 포함한다. 추가 실시예들은, 상기 제1 및 상기 제2 유전체 캡의 측벽들이 실질적으로 수직이 아닌, 인터커넥트 구조물을 포함한다. 추가 실시예들은, 상기 제2 유전체 캡들의 측벽들이 상기 제1 유전체 캡들의 측벽들과는 상보적인, 인터커넥트 구조물을 포함한다. 추가 실시예들은, 상기 제2 유전체 캡들의 측벽들의 제1 부분은 실질적으로 수직이고 상기 제2 유전체 캡들의 측벽들의 제2 부분은 실질적으로 수직이 아닌, 인터커넥트 구조물을 포함한다. 추가 실시예들은, 상기 제2 유전체 캡들 중 하나 이상의 제2 유전체 캡들의 적어도 상기 측벽들과 상부면 위에 배치된 에칭정지 라이너(etchstop liner)를 더 포함하는, 인터커넥트 구조물을 포함한다. 추가 실시예들은, 상기 제1 인터커넥트 라인들이 상기 제2 인터커넥트 라인들로부터 30 nm 미만으로 이격된, 인터커넥트 구조물을 포함한다. 추가 실시예들은, 상기 제1 인터커넥트 라인들과 상기 제2 인터커넥트 라인들은 상이한 재료들인, 인터커넥트 구조물을 포함한다.
본 발명의 실시예들은 인터커넥트 구조물을 형성하는 방법을 포함하고, 이 방법은 : 제1 하드마스크 층을 통해 그리고 상기 제1 하드마스크 층 아래에 형성된 층간 유전체(ILD) 내로 하나 이상의 제1 트렌치들을 형성하는 단계; 상기 하나 이상의 제1 트렌치들 내에 제1 금속을 배치하여 제1 인터커넥트 라인들을 형성하는 단계;상기 제1 인터커넥트 라인들 각각의 위에 선택성 캡을 형성하는 단계; 상기 제1 트렌치들과 교대하는 패턴으로 상기 ILD 내에 하나 이상의 제2 트렌치들을 형성하는 단계; 상기 하나 이상의 제2 트렌치들 내에 제2 금속을 배치하여 제2 인터커넥트 라인들을 형성하는 단계; 상기 선택성 캡들 및 상기 제2 인터커넥트 라인들의 상부면들 위에 DSA 층을 배치하는 단계 ―상기 DSA 층은 상기 선택성 캡들 위의 제1 중합체 영역들과 상기 제2 인터커넥트 라인들 위의 제2 중합체 영역들로 분리됨―; 상기 제2 중합체 영역들을 제거하여 상기 제2 인터커텍트 라인들을 노출시키는 단계; 상기 제2 인터커넥트 라인들 위에 제2 유전체 캡을 형성하는 단계; 상기 제1 중합체 영역들을 제거하여 상기 선택성 캡들을 노출시키는 단계; 및 상기 선택성 캡들 위에 제1 유전체 캡을 형성하는 단계를 포함한다. 추가 실시예들은, 상기 DSA 층이 다이블록 공중합체(diblock copolymer)인, 인터커넥트 구조물을 형성하는 방법을 포함한다. 추가 실시예들은, 상기 다이블록 공중합체는 폴리스티렌-b-폴리메틸메타크릴레이트(PS-b-PMMA)이고, 상기 제1 중합체 영역은 PS이며 상기 제2 중합체 영역은 PMMA인, 인터커넥트 구조물을 형성하는 방법을 포함한다. 추가 실시예들은, 폴리스티렌(PS) 브러시가, 상기 선택성 캡들 및 상기 제2 인터커넥트 라인들의 상부면들 위에 상기 DSA 층을 배치하기 이전에 상기 선택성 캡들 상으로 이식되는, 인터커넥트 구조물을 형성하는 방법을 포함한다. 추가 실시예들은, 상기 제1 트렌치들을 형성하는 단계는, 상기 제1 하드마스크 층 위에 백본 층을 형성하는 단계; 상기 백본 층 상에 스페이서들을 형성하는 단계 ―상기 제1 하드마스크 층의 일부는 상기 스페이서들 사이에서 노출된 채로 남아 있음―; 및 상기 제1 하드마스크 층의 상기 노출된 부분들을 통해 그리고 상기 제1 하드마스크 층의 노출된 부분들 아래의 상기 ILD 내로 에칭하는 단계를 포함하는, 인터커넥트 구조물을 형성하는 방법을 포함한다. 추가 실시예들은, 상기 제2 트렌치를 형성하는 단계가: 상기 백본 층을 통해 에칭하는 단계; 및 상기 제1 하드마스크 층의 부분들을 통해 상기 ILD 내로 에칭하는 단계를 포함하는, 인터커넥트 구조물을 형성하는 방법을 포함한다.
본 발명의 실시예들은 인터커넥트 구조물을 형성하는 방법을 포함하고, 이 방법은 : 제1 하드마스크 층을 통해 그리고 상기 제1 하드마스크 층 아래에 형성된 층간 유전체(ILD) 내로 하나 이상의 제1 트렌치들을 형성하는 단계;상기 하나 이상의 제1 트렌치들 내에 제1 금속을 배치하여 제1 인터커넥트 라인들을 형성하는 단계; 상기 제1 트렌치들과 교대하는 패턴으로 상기 ILD 내에 하나 이상의 제2 트렌치들을 형성하는 단계; 희생 하드마스크 재료를 상기 하나 이상의 제2 트렌치들 내에 배치하는 단계; 상기 제1 인터커넥트 라인들 위에 제1 유전체 캡을 형성하는 단계 ―상기 제1 유전체 캡의 측벽들은 실질적으로 수직이 아님―; 상기 하나 이상의 제2 트렌치들로부터 상기 희생 하드마스크 재료를 제거하는 단계; 상기 하나 이상의 제2 트렌치들 내에 제2 금속을 배치하여 제2 인터커넥트 라인들을 형성하는 단계; 상기 하나 이상의 제2 인터커넥트 라인들 각각의 상부면이 상기 제1 하드마스크 층의 상부면 아래에 있도록 상기 제2 인터커넥트 라인들을 리세스하는 단계; 및 상기 제2 인터커넥트 라인들 위에 제2 유전체 캡을 형성하는 단계 ―상기 하나 이상의 제2 유전체 캡들 각각의 측벽들의 적어도 일부는 실질적으로 수직이 아님―를 포함한다. 추가 실시예들은, 상기 제2 유전체 캡들의 측벽들이 상기 제1 유전체 캡들의 측벽들과는 상보적인, 인터커넥트 구조물을 형성하는 방법을 포함한다. 추가 실시예들은, 상기 제2 유전체 캡들의 측벽들의 제1 부분은 실질적으로 수직이고 상기 제2 유전체 캡들의 측벽들의 제2 부분은 실질적으로 수직이 아닌, 인터커넥트 구조물을 형성하는 방법을 포함한다.
본 발명의 실시예들은 인터커넥트 구조물을 포함하고, 이 인터커넥트 구조물은 : 인터커넥트 구조물로서,제1 하드마스크 층을 갖는 층간 유전체(ILD; interlayer dielectric) ―상기 제1 하드마스크 층은 상기 ILD의 상부면 위에 있음― ; 상기 ILD 내의 하나 이상의 제1 인터커넥트 라인들; 상기 제1 인터커넥트 라인들 각각의 상부면 위에 배치된 선택성 캡 ―상기 선택성 캡은 상기 제1 하드마스크 층의 두께보다 작은 두께를 가짐―; 상기 선택성 캡들 각각의 위에 배치된 제1 유전체 캡 ―상기 제1 유전체 캡의 표면은 상기 제1 하드마스크 층의 상부면과 접촉함―; 상기 제1 인터커넥트 라인들과 교대하는 패턴의 상기 ILD 내의 하나 이상의 제2 인터커넥트 라인들; 상기 제2 인터커넥트 라인들 각각의 상부면 위의 제2 유전체 캡 ―상기 제2 유전체 캡의 표면은 상기 제1 하드마스크 층의 상부면과 접촉함―; 및 상기 제2 유전체 캡들 각각의 적어도 측벽들 및 상부면 위에 배치된 에칭정지 라이너를 포함한다. 추가 실시예들은, 상기 제1 및 상기 제2 유전체 캡들이, SiOXCYNZ 재료, SiOXCY 재료, 금속 산화물 재료, 또는 금속 질화물 재료이고, 상기 에칭정지 라이너는 알루미늄 산화물 또는 하프늄 산화물 재료인, 인터커넥트 구조물을 포함한다.

Claims (25)

  1. 인터커넥트 구조체로서,
    제1 하드마스크 층을 갖는 층간 유전체(ILD; interlayer dielectric) ―상기 제1 하드마스크 층은 상기 ILD의 상부면 위에 있음―;
    상기 ILD 내의 하나 이상의 제1 인터커넥트 라인들;
    상기 제1 인터커넥트 라인들 각각의 위에 배치된 제1 유전체 캡 ―상기 제1 유전체 캡의 표면은 상기 제1 하드마스크 층의 상부면과 접촉함―;
    상기 제1 인터커넥트 라인들과 교대하는 패턴으로 배열된 상기 ILD 내의 하나 이상의 제2 인터커넥트 라인들; 및
    상기 제2 인터커넥트 라인들 각각의 상부면 위의 제2 유전체 캡 ―상기 제2 유전체 캡의 표면은 상기 제1 하드마스크 층의 상부면과 접촉함―;
    을 포함하는 인터커넥트 구조체.
  2. 제1항에 있어서, 상기 제1 인터커넥트 라인들 각각의 상부면 위에 배치된 선택성 캡(selective cap)을 더 포함하는 인터커넥트 구조체.
  3. 제2항에 있어서, 상기 선택성 캡은 상기 제2 인터커넥트 라인들과는 상이한 재료인, 인터커넥트 구조체.
  4. 제3항에 있어서, 상기 선택성 캡은, 텅스텐(W), HfOX, 또는 텅스텐의 합금 및 코발트 합금인, 인터커넥트 구조체.
  5. 제2항에 있어서, 상기 선택성 캡은 상기 제1 하드마스크 층의 두께보다 작은 두께를 갖는, 인터커넥트 구조체.
  6. 제5항에 있어서, 상기 선택성 캡의 두께는 5 nm 미만인, 인터커넥트 구조체.
  7. 제2항에 있어서, 상기 제1 유전체 캡 및 상기 제2 유전체 캡의 측벽들은 실질적으로 수직인, 인터커넥트 구조체.
  8. 제2항에 있어서, 각각의 제1 유전체 캡의 중심선은 제1 인터커넥트 라인의 중심선과 실질적으로 정렬되는, 인터커넥트 구조체.
  9. 제1항에 있어서, 상기 제1 유전체 캡 및 상기 제2 유전체 캡의 측벽들은 실질적으로 수직이 아닌, 인터커넥트 구조체.
  10. 제9항에 있어서, 상기 제2 유전체 캡들의 측벽들은 상기 제1 유전체 캡들의 측벽들과는 상보적인, 인터커넥트 구조체.
  11. 제1항에 있어서, 상기 제2 유전체 캡들의 측벽들의 제1 부분은 실질적으로 수직이고 상기 제2 유전체 캡들의 측벽들의 제2 부분은 실질적으로 수직이 아닌, 인터커넥트 구조체.
  12. 제1항에 있어서, 상기 제2 유전체 캡들 중 하나 이상의 제2 유전체 캡들의 적어도 상기 측벽들과 상부면 위에 배치된 에칭정지 라이너(etchstop liner)를 더 포함하는, 인터커넥트 구조체.
  13. 제1항에 있어서, 상기 제1 인터커넥트 라인들은 상기 제2 인터커넥트 라인들로부터 30 nm 미만으로 이격되는, 인터커넥트 구조체.
  14. 제1항에 있어서, 상기 제1 인터커넥트 라인들과 상기 제2 인터커넥트 라인들은 상이한 재료들인, 인터커넥트 구조체.
  15. 인터커넥트 구조체를 형성하는 방법으로서,
    제1 하드마스크 층을 통해 그리고 상기 제1 하드마스크 층 아래에 형성된 층간 유전체(ILD) 내로 하나 이상의 제1 트렌치들을 형성하는 단계;
    상기 하나 이상의 제1 트렌치들 내에 제1 금속을 배치하여 제1 인터커넥트 라인들을 형성하는 단계;
    상기 제1 인터커넥트 라인들 각각의 위에 선택성 캡을 형성하는 단계;
    상기 제1 트렌치들과 교대하는 패턴으로 상기 ILD 내에 하나 이상의 제2 트렌치들을 형성하는 단계;
    상기 하나 이상의 제2 트렌치들 내에 제2 금속을 배치하여 제2 인터커넥트 라인들을 형성하는 단계;
    상기 제2 인터커넥트 라인들 및 상기 선택성 캡들의 상부면들 위에 DSA 층을 배치하는 단계 ―상기 DSA 층은 상기 선택성 캡들 위의 제1 중합체 영역들과 상기 제2 인터커텍트 라인들 위의 제2 중합체 영역들로 분리됨―;
    상기 제2 중합체 영역들을 제거하여 상기 제2 인터커텍트 라인들을 노출시키는 단계;
    상기 제2 인터커넥트 라인들 위에 제2 유전체 캡을 형성하는 단계;
    상기 제1 중합체 영역들을 제거하여 상기 선택성 캡들을 노출시키는 단계; 및
    상기 선택성 캡들 위에 제1 유전체 캡을 형성하는 단계
    를 포함하는 방법.
  16. 제15항에 있어서, 상기 DSA 층은 다이블록 공중합체(diblock copolymer)인, 방법.
  17. 제16항에 있어서, 상기 다이블록 공중합체는 폴리스티렌-b-폴리메틸메타크릴레이트(PS-b-PMMA)이고, 상기 제1 중합체 영역은 PS이며 상기 제2 중합체 영역은 PMMA인, 방법.
  18. 제16항에 있어서, 폴리스티렌(PS) 브러시는, 상기 제2 인터커넥트 라인들 및 상기 선택성 캡들의 상부면들 위에 상기 DSA 층을 배치하기 이전에, 상기 선택성 캡들 상으로 이식되는(grafted), 방법.
  19. 제15항에 있어서, 상기 제1 트렌치들을 형성하는 단계는,
    상기 제1 하드마스크 층 위에 백본 층을 형성하는 단계;
    상기 백본 층 상에 스페이서들을 형성하는 단계 ―상기 제1 하드마스크 층의 일부는 상기 스페이서들 사이에서 노출된 채로 남아 있음―; 및
    상기 제1 하드마스크 층의 상기 노출된 부분들을 통해 그리고 상기 제1 하드마스크 층의 노출된 부분들 아래의 상기 ILD 내로 에칭하는 단계
    를 포함하는, 방법.
  20. 제19항에 있어서, 상기 제2 트렌치를 형성하는 단계는,
    상기 백본 층을 통해 에칭하는 단계; 및
    상기 제1 하드마스크 층의 부분들을 통해 상기 ILD 내로 에칭하는 단계
    를 포함하는, 방법.
  21. 인터커넥트 구조체를 형성하는 방법으로서,
    제1 하드마스크 층을 통해 그리고 상기 제1 하드마스크 층 아래에 형성된 층간 유전체(ILD) 내로 하나 이상의 제1 트렌치들을 형성하는 단계;
    상기 하나 이상의 제1 트렌치들 내에 제1 금속을 배치하여 제1 인터커넥트 라인들을 형성하는 단계;
    상기 제1 트렌치들과 교대하는 패턴으로 상기 ILD 내에 하나 이상의 제2 트렌치들을 형성하는 단계;
    희생 하드마스크 재료를 상기 하나 이상의 제2 트렌치들 내에 배치하는 단계;
    상기 제1 인터커넥트 라인들 위에 제1 유전체 캡을 형성하는 단계 ―상기 제1 유전체 캡의 측벽들은 실질적으로 수직이 아님―;
    상기 하나 이상의 제2 트렌치들로부터 상기 희생 하드마스크 재료를 제거하는 단계;
    상기 하나 이상의 제2 트렌치들 내에 제2 금속을 배치하여 제2 인터커넥트 라인들을 형성하는 단계;
    상기 하나 이상의 제2 인터커넥트 라인들 각각의 상부면이 상기 제1 하드마스크 층의 상부면 아래에 있도록 상기 제2 인터커넥트 라인들을 리세스하는 단계; 및
    상기 제2 인터커넥트 라인들 위에 제2 유전체 캡을 형성하는 단계 ―상기 하나 이상의 제2 유전체 캡들 각각의 측벽들의 적어도 일부는 실질적으로 수직이 아님―
    를 포함하는 방법.
  22. 제21항에 있어서, 상기 제2 유전체 캡들의 측벽들은 상기 제1 유전체 캡들의 측벽들과는 상보적인, 방법.
  23. 제21항에 있어서, 상기 제2 유전체 캡들의 측벽들의 제1 부분은 실질적으로 수직이고 상기 제2 유전체 캡들의 측벽들의 제2 부분은 실질적으로 수직이 아닌, 인터커넥트 구조체.
  24. 인터커넥트 구조체로서,
    제1 하드마스크 층을 갖는 층간 유전체(ILD; interlayer dielectric) ―상기 제1 하드마스크 층은 상기 ILD의 상부면 위에 있음―;
    상기 ILD 내의 하나 이상의 제1 인터커넥트 라인들;
    상기 제1 인터커넥트 라인들 각각의 상부면 위에 배치된 선택성 캡 ―상기 선택성 캡은 상기 제1 하드마스크 층의 두께보다 작은 두께를 가짐―;
    상기 선택성 캡들 각각의 위에 배치된 제1 유전체 캡 ―상기 제1 유전체 캡의 표면은 상기 제1 하드마스크 층의 상부면과 접촉함―;
    상기 제1 인터커넥트 라인들과 교대하는 패턴의 상기 ILD 내의 하나 이상의 제2 인터커넥트 라인들;
    상기 제2 인터커넥트 라인들 각각의 상부면 위의 제2 유전체 캡 ―상기 제2 유전체 캡의 표면은 상기 제1 하드마스크 층의 상부면과 접촉함―; 및
    상기 제2 유전체 캡들 각각의 적어도 측벽들 및 상부면 위에 배치된 에칭정지 라이너
    를 포함하는 인터커넥트 구조체.
  25. 제24항에 있어서, 상기 제1 및 상기 제2 유전체 캡들은, SiOXCYNZ 재료, SiOXCY 재료, 금속 산화물 재료, 또는 금속 질화물 재료이고, 상기 에칭정지 라이너는 알루미늄-산화물 또는 하프늄-산화물 재료인, 인터커넥트 구조체.
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