KR20170097005A - 누화 완화를 위한 접지 비아 클러스터링 - Google Patents

누화 완화를 위한 접지 비아 클러스터링 Download PDF

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Abstract

본 개시 내용의 실시예는 IC 어셈블리에서의 누화 완화를 위한 접지 비아 클러스터링을 위한 기술 및 구성에 관한 것이다. 일부 실시예에서, IC 패키지 어셈블리는 입출력(I/O) 신호 및 접지를 다이와 제2 패키지 기판 사이에서 라우팅하도록 구성된 제1 패키지 기판을 포함할 수 있다. 제1 패키지 기판은 제1 패키지 기판의 하나의 측면 상에 배치된 복수의 컨택트 및 비아들의 동일한 층의 적어도 2개의 접지 비아를 포함할 수 있고, 적어도 2개의 접지 비아는 개별적인 컨택트와 전기적으로 연결된 접지 비아들의 클러스터를 형성할 수 있다. 다른 실시예가 기술되고/되거나 청구될 수 있다.

Description

누화 완화를 위한 접지 비아 클러스터링{GROUND VIA CLUSTERING FOR CROSSTALK MITIGATION}
관련 출원에 대한 상호 참조
본 출원은 "GROUND VIA CLUSTERING FOR CROSSTALK MITIGATION" 이라는 명칭으로 2014년 12월 18일에 출원된 미국 특허 출원 제 14/575,956 호의 계속 출원인, "GROUND VIA CLUSTERING FOR CROSSTALK MITIGATION" 이라는 명칭으로 2015년 11월 17일에 출원된 미국 특허 출원 제 14/943,880 호에 대한 우선권을 주장한다.
분야
일반적으로, 본 개시 내용의 실시예는 집적 회로의 분야에 관한 것으로서, 특히, 집적 회로 어셈블리에서의 누화 완화(crosstalk mitigation)를 위한 접지 비아 클러스터링(ground via clustering)을 위한 기술 및 구성에 관한 것이다.
고속 신호 종단 버스(high-speed signal-ended bus)는 집적 회로(IC) 패키지의 높은 대역폭 요구를 해결하기 위해 통신의 온-패키지(on-package) 및 오프-패키지(off-package) 라인들 둘다에 대해 널리 이용된다. 그러나, 누화, 특히 수직 상호접속(vertical interconnect)의 누화는 이들 고속 신호 종단형 버스가 달성할 수 있는 데이터 레이트를 제한할 수 있고, 따라서, 시그널링 성능 타겟을 만족시키는데 있어서 도전 과제를 부과할 수 있다. 신호들을 서로 분리하고, 그에 따라 신호들 사이의 누화를 낮추기 위해, 보다 많은 수직 상호접속이 접지로서 할당되게 이용가능하도록, 추가적인 핀(pin)이 접지 접속을 위해 이용될 수 있다. 그러나, 이들 추가적인 핀은 패키지 폼 팩터(package form factor)를 증가시키고, 제조 비용을 증가시킬 수 있다.
본 명세서에서 제공된 배경 설명은 본 개시 내용의 문맥을 일반적으로 제공하기 위한 것이다. 본 명세서에서 달리 나타내지 않는 한, 이 부분에서 기술된 물질들은 본 출원에서의 청구항에 대한 종래 기술이 아니며, 이 부분에 포함하는 것에 의해 종래 기술 또는 종래 기술에 대한 제안인 것으로 인정되는 것도 아니다.
실시예들은 첨부 도면과 함께 이하의 상세한 설명에 의해 쉽게 이해될 것이다. 설명을 용이하게 하기 위해, 유사한 참조 번호는 유사한 구조적 요소를 나타낸다. 실시예들은 첨부 도면들의 도면에서 제한을 통해서가 아닌, 예로써 도시된다.
도 1은 일부 실시예에 따른, 접지 비아 클러스터링을 갖는 예시적인 집적 회로(IC) 어셈블리의 측단면도, 및 예시적인 IC 어셈블리의 하나의 패키지 기판에서의 접지 비아 클러스터링을 갖는 상호접속들의 2개의 3차원(3D) 모델을 도식적으로 도시한다.
도 2는 일부 실시예에 따른, 예시적인 2-비아 클러스터링 패턴의 평면도 및 측단면도를 도식적으로 도시한다.
도 3은 일부 실시예에 따른, 예시적인 3-비아 클러스터링 패턴의 평면도를 도식적으로 도시한다.
도 4는 일부 실시예에 따른, IC 어셈블리에서의 누화 완화를 위한 접지 비아 클러스터링을 형성하는 예시적인 프로세스의 흐름도를 도식적으로 도시한다.
도 5는 일부 실시예에 따른, 본 명세서에서 기술된 누화 완화를 위한 접지 비아 클러스터링을 포함하는 컴퓨팅 디바이스를 도식적으로 도시한다.
본 개시 내용의 실시예들은 집적 회로(IC) 어셈블리에서의 누화 완화를 위한 접지 비아 클러스터링과 관련된 기술 및 구성을 설명한다. 예를 들어, 본 명세서에서 설명된 기술은 접지 비아들의 클러스터를 갖는 수직 상호접속을 갖는 패키지 기판을 제조하는데 이용될 수 있다. 이하의 설명에서, 예시적인 구현들의 다양한 양상들이, 그들 작업의 본질을 본 기술 분야의 당업자에게 전달하기 위해, 본 기술 분야의 당업자에 의해 일반적으로 이용되는 용어를 이용하여 설명될 것이다. 그러나, 본 기술 분야의 당업자라면, 본 개시 내용의 실시예는 설명된 양상들 중 단지 일부만을 이용하여 실시될 수 있음을 명백히 알 것이다. 설명의 목적을 위해, 예시적인 구현들에 대한 완전한 이해를 제공하도록, 특정한 숫자, 재료 및 구성이 개시된다. 그러나, 본 기술 분야의 당업자라면, 본 개시 내용의 실시예는 특정한 세부사항 없이도 실시될 수 있음을 명백히 알 것이다. 다른 경우들에 있어서, 예시적인 구현을 불명확하게 하지 않도록, 잘 알려진 특징은 생략되거나 또는 간략화된다.
이하의 상세한 설명에서, 상세한 설명의 일부를 형성하고, 전체를 통해 유사한 번호는 유사한 부분을 나타내며, 본 개시 내용의 청구 대상이 실시될 수 있는 예시적인 실시예에 의해 도시되는 첨부 도면에 대한 참조가 행해진다. 다른 실시예가 이용될 수 있고, 본 개시 내용의 영역을 벗어나지 않고서도 구조적 또는 논리적 변경이 행해질 수 있음을 이해할 것이다. 따라서, 이하의 상세한 설명은 제한적인 의미로서 취해지지 않으며, 실시예의 영역은 첨부된 청구항 및 그들의 등가물에 의해 정의된다.
본 개시 내용의 목적을 위해, 문구 "A 및/또는 B"는 (A), (B), 또는 (A 및 B)를 의미한다. 본 개시 내용의 설명을 위해, 문구 "A, B, 및/또는 C"는 (A), (B), (C), (A 및 B), (A 및 C), (B 및 C), 또는 (A, B, 및 C)를 의미한다.
설명은 최상부/최하부(top/bottom), 내부/외부(in/out), 위/아래(over/under) 등과 같은 관점 기반의 설명(perspective-based description)을 이용할 수 있다. 그러한 설명은 단지 논의를 용이하게 하기 위한 것이며, 본 명세서에서 설명된 실시예의 적용을 임의의 특정 방향으로 제한하도록 의도되지 않는다.
설명은 각각 하나 이상의 동일하거나 또는 상이한 실시예를 지칭할 수 있는 문구들 "실시예에서", "실시예들에서", 또는 "일부 실시예에서"를 이용할 수 있다. 더욱이, 본 개시 내용의 실시예에 대하여 이용된 바와 같은, "포함하는(comprising)", "포함하는(including)", "갖는(having)" 등의 용어들은 동의어이다.
용어 "-과 연결된(coupled with)" 및 그 파생어가 본 명세서에서 이용될 수 있다. "연결된" 이라는 것은 다음 중 하나 이상을 의미할 수 있다. "연결된" 이라는 것은 둘 이상의 요소가 직접적으로 물리적 또는 전기적 접촉함을 의미할 수 있다. 그러나, "연결된" 이라는 것은 또한, 둘 이상의 요소가 서로 간접적으로 접촉하지만, 여전히 서로 함께 동작하거나 상호작용하는 것을 의미할 수 있으며, 하나 이상의 다른 요소가, 서로 연결된 것으로 지칭되는 요소들 사이에서 연결 또는 접속됨을 의미할 수 있다. "직접적으로 연결된" 이라는 용어는 둘 이상의 요소가 직접 접촉함을 의미할 수 있다.
다양한 실시예에서, "제2 피쳐 상에 형성된, 성막된, 또는 그렇지 않은 경우 배치된 제1 피쳐" 라는 문구는 제1 피쳐가 제2 피쳐 위에 형성, 성막 또는 배치되고, 제1 피쳐의 적어도 일부는 제2 피쳐의 적어도 일부와 직접 접촉(예를 들면, 직접적인 물리적 및/또는 전기적 접촉) 또는 간접 접촉(예를 들면, 제1 피쳐와 제2 피쳐 사이에 하나 이상의 다른 피쳐를 가짐)함을 의미할 수 있다.
본 명세서에서 이용된 바와 같이, "모듈" 이라는 용어는 하나 이상의 소프트웨어 또는 펌웨어 프로그램을 실행하는 ASIC(Application Specific Integrated Circuit), 전자 회로, SoC(system-on-chip), 프로세서(공유된, 전용의, 또는 그룹), 및/또는 메모리(공유된, 전용의, 또는 그룹), 조합 논리 회로, 및/또는 기술된 기능을 제공하는 다른 적절한 컴포넌트를 지칭하거나, 그 일부이거나, 또는 그것을 포함할 수 있다. "프로세서" 라는 용어는 레지스터 및/또는 메모리로부터의 전자 데이터를 처리하여, 그러한 전자 데이터를 레지스터 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 디바이스 또는 디바이스의 부분을 지칭할 수 있다.
도 1은 일부 실시예에 따른, 접지 비아들의 클러스터를 갖는 수직 상호접속을 갖는 패키지 기판(112, 122)을 포함하는 예시적인 IC 어셈블리(100)의 측단면도를 도식적으로 도시한다.
본 명세서에서 이용된 바와 같이, 제1 레벨 상호접속(first level interconnect: FLI)은 다이(예를 들면, 다이(110 또는 120))와 패키지 기판(예를 들면, 패키지 기판(112 또는 122)) 사이의 상호접속을 지칭하고, 제2 레벨 상호접속(second level interconnect: SLI)은 패키지 기판(예를 들면, 패키지 기판(112 또는 122))과 다른 패키지 기판(예를 들면, 인터포저(interposer)(140)) 또는 회로 보드 사이의 상호접속을 지칭할 수 있다. 실시예들에서, IC 어셈블리(100)는 하나 이상의 다이(예를 들면, 다이(110, 120))를 포함할 수 있다. 다이(110, 120)는 하나 이상의 FLI 구조를 통해 패키지 기판(112, 122)과 전기적으로 및/또는 물리적으로 각각 연결될 수 있다. 패키지 기판(112, 122)은 하나 이상의 SLI 구조를 통해 인터포저(140)와 전기적으로 더 연결될 수 있다.
다이(110, 120) 중 하나 또는 둘다는 박막 성막(thin film deposition), 리소그래피, 에칭 등과 같은 반도체 제조 기술을 이용하여 반도체 재료로부터 만들어진 이산적인 유닛을 나타낼 수 있다. 일부 실시예에서, 다이(110, 120) 중 하나 또는 둘다는 프로세서, 메모리, 스위치, ASIC, 또는 SoC를 포함하거나 또는 그것의 일부일 수 있다. 다이(110, 120)는 도시된 바와 같은 플립칩 구성, 또는 예를 들면, 패키지 기판에 매립되는 것과 같은 다른 구성을 포함하는 다양한 적절한 구성에 따라, 패키지 기판(112, 122)과 전기적으로 및/또는 물리적으로 각각 연결될 수 있다.
플립칩 구성에서, 다이(110)는 도시된 상호접속 구조와 같은 FLI 구조를 이용하여 패키지 기판(112)의 표면(132)과 연결될 수 있다. 이들 상호접속 구조는 다이(110)를 패키지 기판(112)과 전기적으로 및/또는 물리적으로 연결하도록 구성될 수 있다. 다양한 실시예에서, 이들 상호접속 구조는 전기적 신호를 다이(110)와 다이(120) 사이에서, 또는 다이(110)와 임의의 다른 전기적 컴포넌트 사이에서 라우팅하도록 구성된 인터포저(140)의 전기적 라우팅 피쳐와 전기적으로 연결될 수 있다. 유사하게, 다이(120)는 도시된 상호접속 구조와 같은 FLI 구조를 이용하여 패키지 기판(122)의 표면(136)과 연결될 수 있다. 이들 상호접속 구조는 다이(120)를 패키지 기판(122)과 전기적으로 및/또는 물리적으로 연결하도록 구성될 수 있다. 실시예들에서, 이들 상호접속 구조는 전기적 신호를 다이(120)와 다이(110) 사이에서, 또는 다이(120)와 임의의 다른 전기적 컴포넌트 사이에서 라우팅하도록 구성된 인터포저(140)의 전기적 라우팅 피쳐와 전기적으로 연결될 수 있다. 일부 실시예에서, 전기적 신호는 입출력(I/O) 신호 및/또는 다이(110 및/또는 120)의 동작과 관련된 전력/접지를 포함할 수 있다.
일부 실시예에서, 도 1에서의 다양한 컴포넌트는 패키지 레벨 고속 단일 종단 채널(package-level high-speed single-ended channel)을 형성할 수 있다. 그러한 실시예에서, 패키지 기판(112)은 SVLC(stacked via laminate core) 패키지 기판일 수 있고, 패키지 기판(122)은 표준 코어 패키지 기판일 수 있다. 일부 실시예에서, 다이(110)는 프로세서일 수 있고, 다이(120)는 다른 프로세서, 메모리 디바이스, 또는 네트워크 스위치와 같은 FPGA(field-programmable gate array) 디바이스일 수 있다. 도시된 바와 같이, 다이(110)는 SVLC 패키지 기판과 연결될 수 있고, 다이(120)는 표준 코어 패키지 기판과 연결될 수 있다. 그 다음, SVLC 패키지 기판 및 표준 코어 패키지 기판 둘다는 고속 단일 종단 채널을 완성하기 위해 다른 패키지 기판(예를 들면, 인터포저(140)), 비아, 예를 들면, BGA(ball grid array) 상호접속 구조(예를 들면, 솔더 볼(114 또는 124))와 연결될 수 있다.
솔더 볼(114 또는 124)에 의해 도시된 BGA 상호접속 구조는 단지 설명을 위한 예시적인 상호접속 구조임을 의미한다는 것을 이해할 것이다. 다른 실시예에서, LGA(land-grid array) 구조는 패키지 기판(112) 상의 하나 이상의 랜드를 인터포저(140) 상의 하나 이상의 패드와 전기적으로 연결할 수 있으며, 그것은 전기적 신호를 패키지 기판(112)과 인터포저(140) 사이에서 라우팅할 수 있다. 전술한 예들은 예시적인 것임을 의미하며, 임의의 다양한 적절한 상호접속 구조 및/또는 층이 다이(110, 120) 또는 다른 다이(도시되지 않음)를 인터포저(140)와 전기적으로 연결하는데 이용될 수 있음을 이해할 것이다. 다양한 실시예는 전기적 신호를 다이(110)와 다이(120) 사이에서 라우팅하도록 고속 단일 종단 채널을 구현하는데 이용될 수 있는, 예를 들면, 트렌치, 비아, 트레이스, 또는 도전성 층 등과 같은 다른 상호접속 구조를 추가적으로 포함할 수 있다.
패키지 기판(112)에서의 수직 상호접속은 3D 모델(150)에 의해 도식적으로 도시될 수 있다. 일 실시예에서, 수직 상호접속(116)은 3개의 수직 상호접속 서브컴포넌트(152, 154, 156)에 대응할 수 있다. 다양한 실시예에서, 3개의 수직 상호접속 서브컴포넌트(152, 154, 156)는, 예를 들면, 표면(134)을 통해, 접지를 패키지 기판(112)과 인터포저(140) 사이에서 라우팅하는데 이용될 수 있다. 더욱이, 일부 실시예에서, 3개의 수직 상호접속 서브컴포넌트(152, 154, 156)는 입출력(I/O) 신호를 패키지 기판(112)과 인터포저(140) 사이에서 라우팅할 수 있는 수 개의 수직 상호접속(예를 들면, 상호접속(158))에 의해 둘러싸일 수 있다. 일부 실시예에서, 3D 모델(150)에서 도시된 수직 상호접속은 2:1 신호대 접지비(signal-to-ground ratio)를 형성할 수 있다.
유사하게, 패키지 기판(122)에서의 수직 상호접속은 3D 모델(160)에 의해 도식적으로 도시될 수 있다. 일 실시예에서, 수직 상호접속(126)은 3개의 수직 상호접속 서브컴포넌트(162, 164, 166)에 대응할 수 있다. 다양한 실시예에서, 3개의 수직 상호접속 서브컴포넌트(162, 164, 166)은 예를 들면, 표면(138)을 통해, 접지를 패키지 기판(122)과 인터포저(140) 사이에서 라우팅하는데 이용될 수 있다. 더욱이, 일부 실시예에서, 3개의 수직 상호접속 서브컴포넌트(162, 164, 166)는 입출력(I/O) 신호를 패키지 기판(122)과 인터포저(140) 사이에서 라우팅할 수 있는 수 개의 수직 상호접속(예를 들면, 상호접속(168))에 의해 둘러싸일 수 있다. 일부 실시예에서, 3D 모델(160)에서 도시된 수직 상호접속은 2:1 신호대 접지비를 또한 형성할 수 있다.
다양한 실시예에서, 3개의 수직 상호접속 서브컴포넌트(152, 154, 156)는 적어도 하나의 접지 비아 클러스터를 형성할 수 있다. 유사하게, 3개의 수직 상호접속 서브컴포넌트(162, 164, 166)는 적어도 하나의 접지 비아 클러스터를 또한 형성할 수 있다. 3D 모델(150) 및 3D 모델(160)은 접지 비아 클러스터링의 효과를 반영한다. 일부 실시예에서, 추가의 접지 상호접속 서브컴포넌트(예를 들면, 154, 156)는 단지 접지 상호접속의 가장 바깥쪽 컬럼에, 또는 신호 소스에 가장 가까운 접지 상호접속의 컬럼(예를 들면, 수직 상호접속(116, 126))에만 적용될 수 있다. 그러한 실시예는, 상호접속의 처음 2개의 컬럼이, 내측 컬럼의 누화보다 이들 상호접속에 의해 운반된 신호들 사이의 보다 많은 누화를 나타낼 수 있기 때문에 이로운 것일 수 있다. 다른 실시예에서, 추가의 접지 상호접속 서브컴포넌트(예를 들면, 164, 166)가 다른 내측 접지 컬럼에 또한 적용될 수 있다.
단일 종단 시그널링의 누화는 수직 상호접속에서의 접지 참조 설계(ground reference design)에 매우 민감할 수 있다. 예를 들어, 제1 신호와 관련 접지 사이의 연결이 점점 강해질 때, 제1 신호와 제2 신호 사이의 상호 연결은 더 약해질 수 있다. 그 결과, 이들 2개의 신호와 이들 2개의 신호와 관련된 각각의 접지들 사이의 연결의 세기를 증가시킴으로써, 이들 2개의 신호 사이의 누화는 완화될 수 있다. 그와 같이, 보다 많은 상호접속 구조(예를 들면, BGA 접속)를 추가하고, 그들을 접지에 할당하는 것은 보다 우수한 신호 대 신호 분리(signal-to-signal isolation)를 발생시킬 수 있다. 예를 들어, 2:1 신호대 접지비로부터 보수적인 1:1 신호대 접지비로 변경하는 것은 시그널링 위험(signaling risk)를 완화하는 것을 도울 수 있지만, 그러한 구성은 2x40 인터페이스에 대해 추가적인 80개의 접지 볼을 요구할 것이며, 그것은 결과적으로 패키지 폼 팩터의 크기 및 비용을 증가시킬 것이다.
다양한 실시예에서, 3D 모델(150) 및 3D 모델(160)에서 도시된 바와 같은 접지 비아 클러스터링 설계는 전술한 패키지 폼 팩터의 크기에서의 증가를 제거 또는 감소시킬 것이다. 그와 같이, 3D 모델(150) 및 3D 모델(160)에서 도시된 바와 같이, 서로 인접한 접지 비아들을 클러스터링하는 것은 접지의 크기를 증가시킬 수 있고, 그 결과, 대응하는 풋프린트를 증가시키지 않고서, 신호와 관련 접지 사이의 연결을 부스트할 수 있다. 따라서, 접지 비아 클러스터링은 기존의 기판 설계 규칙을 이용하여, 그리고 패키지 설계의 나머지에 영향을 미치지 않으면서 구현될 수 있다.
다양한 실시예에서, 접지 비아 클러스터링은 원단(far-end) 및 근단(near-end) 누화를 감소시킬 수 있다. 따라서, 접지 비아 클러스터링은 종료된(terminated) 및 비종료된(un-terminated) 고속 단일 종단 채널들 둘다에서 구현될 수 있다. 일부 경우들에 있어서, 접지 비아 클러스터링은 누화를 50% 이상 감소시킬 수 있다. 더욱이, 접지 비아 클러스터링 설계는 신호의 신호대 잡음비(SNR)를 또한 향상시킬 수 있다. 따라서, 패키지 폼 팩터의 크기에서의 대응하는 증가 없이도, 채널 시그널링 위험이 감소될 수 있다.
도 2는 일부 실시예에 따른, 예시적인 2-비아 클러스터링 패턴의 평면도(200) 및 측단면도(290)를 도식적으로 도시한다. 3개보다 많은 접지 비아를 갖는 3-비아 클러스터링 패턴 또는 접지 비아 클러스터링 패턴이 다른 실시예에서 또한 이용될 수 있다. 다양한 실시예에서, 단일 접지 비아 대신에 접지 비아들의 클러스터가, 2개의 패키지 기판 사이의 임의의 추가적인 상호접속 구조에 대한 필요성 없이도, 누화를 완화 또는 감소시키는데 이용될 수 있다.
일부 실시예에서, 도시된 바와 같이, 접지 비아들의 클러스터는, 6각형 패턴에서, 동일한 층(예를 들면, 층(296))의 신호 비아들에 의해 둘러싸일 수 있다. 예를 들어, 접지 비아들(예를 들면, 접지 비아들(212, 214))의 하나의 클러스터가 6각형 배열에서 각각의 볼 패드(220)를 갖는 6개의 신호 비아(예를 들면, 신호 비아(222))에 의해 둘러싸일 수 있다. 다른 실시예에서, 다른 패턴, 예를 들면, 접지 비아들의 클러스터 주위의 정사각형 배열로 배치된 4개의 신호 비아가, 본 개시 내용의 영역을 벗어나지 않고서도 또한 이용될 수 있다.
일부 실시예에서, 2개의 접지 비아가 서로간에 실질적으로 떨어져서 형성될 수 있지만, 여전히 동일한 하부 접촉 구조(예를 들면, 볼 패드)와 접촉할 수 있다. 예를 들어, 도시된 바와 같이, 접지 비아(212, 214)는 서로간에 떨어져서 형성되지만, 여전히 동일한 볼 패드(210)와 접촉한다.
측단면도(290)는 예시적인 2-비아 클러스터링 패턴을 도식적으로 도시한다. 패키지 기판(230)은 다이를 수용하기 위한 하나의 측면(예를 들면, 측면(282)) 및 다른 패키지 기판 또는 회로 보드와 연결될 다른 측면(예를 들면, 측면(284)을 가질 수 있다. 다양한 실시예에서, 수직 상호접속 구조(예를 들면, 수직 상호접속 구조(232, 240, 250))가 패키지 기판(230)에 배치될 수 있다. 수직 상호접속 구조는 예를 들면, 패키지 기판(230)을 통해 전기적 신호에 대한 대응하는 전기적 경로를 형성할 수 있는 트레이스, 트렌치, 비아, 랜드, 패드 또는 다른 구조와 같은 구조를 전기적으로 연결할 수 있다.
일부 실시예에서, 예를 들면, 서버 제품에서의 구현을 위해, 수직 상호접속 구조는, 마이크로-비아 및 코어 비아의 스택, 및 솔더 볼을 포함하여, 1mm보다 길 수 있다. 코어 비아는 기판 코어의 하나의 면 상에 배치된 라우팅 피쳐(routing feature), 예를 들면, 금속 패드를 기판 코어의 반대쪽 면 상에 배치된 라우팅 피쳐, 예를 들면, 다른 금속 패드와 접속하는데 이용될 수 있는 도전 재료로 채워진 코어 기판을 통한 개구부(opening)일 수 있다. 다양한 실시예에서, 코어 비아는 마이크로-비아보다 훨씬 더 클 수 있으며, 그것은 코어 층이 유기 패키지에서의 형성(build-up) 층보다 훨씬 더 두껍기 때문이다. 그러한 실시예에서, 수직 상호접속 구조(232)는 볼 패드(262) 상에 배치된 비아들의 스택을 포함할 수 있고, 볼 패드(262)는 그 위에 배치된 솔더 볼(272)을 가질 수 있다. 수직 상호접속 구조(232)는 신호를 패키지 기판(230)을 통해 라우팅하는데 이용될 수 있다.
도시된 바와 같이, 일부 실시예에서, 수직 상호접속 구조(240)는 볼 패드(264) 상에 배치된 비아들(예를 들면, 비아(242), 비아(244) 및 비아(246))의 스택을 포함할 수 있고, 볼 패드(264)는 그 위에 배치된 솔더 볼(274)을 가질 수 있다. 수직 상호접속 구조(240)는 접지를 패키지 기판(230)을 통해 라우팅하는데 이용될 수 있다. 유사하게, 수직 상호접속 구조(250)는 동일한 볼 패드(264) 상에 배치된 비아들(예를 들면, 비아(252), 비아(254) 및 비아(256))의 스택을 포함할 수 있고, 볼 패드(264)는 그 위에 배치된 솔더 볼(274)을 가질 수 있다. 수직 상호접속 구조(250)는 접지를 패키지 기판(230)을 통해 라우팅하는데 또한 이용될 수 있다.
일부 실시예에서, 패키지 기판(230)은 예를 들면, ABF(Ajinomoto Build-up Film) 기판과 같은 형성 층을 갖는 에폭시계 라미네이트 기판(epoxy-based laminate substrate)일 수 있다. 다양한 실시예에서, 패키지 기판(230)은 예를 들면, 유리, 세라믹 또는 반도체 재료로 형성된 기판을 포함하는 다른 적절한 타입의 기판을 포함할 수 있다. 다양한 실시예에서, 비아(242) 및 비아(252)는 동일한 기판 층(292)에 형성될 수 있고, 비아(244) 및 비아(254)는 동일한 기판 층(294)에 형성될 수 있다. 유사하게, 비아(246) 및 비아(256)는 동일한 기판 층(296)에 형성될 수 있다. 일부 실시예에서, 비아(246) 및 비아(256)는 코어 층에서의 코어 비아일 수 있다. 따라서, 비아(242) 및 비아(252)는 층(292)에서의 접지 비아 클러스터를 형성할 수 있고, 비아(244) 및 비아(254)는 층(294)에서의 다른 접지 비아 클러스터를 형성할 수 있다. 유사하게, 비아(246) 및 비아(256)는 층(296)에서의 또다른 접지 비아 클러스터를 형성할 수 있다.
다양한 실시예에서, 비아(242) 및 비아(252)는 본 기술 분야에 알려진 임의의 통상적인 방식으로 층(292)에서 형성될 수 있다. 예를 들어, 개구부는 CO2 또는 UV 레이저를 이용하는 것과 같은 기술을 이용하여, 패드(264) 위에 배치된 유전체 재료의 영역에서 드릴링(drilling)함으로써 패드(264) 위에 형성될 수 있다. 실시예들에서, 임의의 통상적인 도금 동작은 비아를 형성하기 위해 전기 도전성 재료를 개구부 내로 성막(deposit)하는데 이용될 수 있다. 일부 실시예에서, 전해 도금(electrolytic plating) 동작은 전기 도전성 재료를 드릴링된 개구부 내로 성막하는데 이용될 수 있고, CMP(chemical, mechanical polishing) 또는 구리(Cu) 에칭 동작은 전기 도전성 재료를 성막한 후에, 임의의 과도한 전기 도전성 재료를 제거하는데 이용될 수 있다. 다양한 실시예에서, 비아(246) 및 비아(256)는 본 기술 분야에 알려진 유사하거나 또는 상이한 방식을 이용하여 층(296)에 형성될 수 있다.
다양한 실시예에서, 층(292), 층(294) 또는 층(296)은 예를 들면, 에폭시계 라미네이트 재료, Si02(silicon oxide), SiC(silicon carbide), SiCN(silicon carbonitride), 또는 실리콘 질화물(예를 들면, SiN, Si3N4 등)을 포함하는 임의의 매우 다양한 적절한 유전체 재료로 이루어진 유전체 층일 수 있다. 실시예들에서, 층(292) 또는 층(294)은 폴리머(예를 들면, 에폭시계 수지)를 포함할 수 있고, 결과적인 패키지의 신뢰도 표준에 부합하도록 적절한 기계적 속성을 제공하기 위해 필러(filler)(예를 들면, 실리카)를 더 포함할 수 있다. 실시예들에서, 층(292), 층(294) 또는 층(296)은 ABF 래미네이션에 의한 것과 같은 폴리머의 막으로서 형성될 수 있다. 실시예들에서, 층(292), 층(294) 또는 층(296)은 예를 들면, ALD(atomic layer deposition), PVD(physical vapor deposition) 또는 CVD(chemical vapor deposition) 기술을 포함하는 임의의 적절한 기술을 이용하여 유전체 재료를 성막함으로써 형성될 수 있다.
실시예들에서, 기판(230)은 기판 내의 또는 기판을 통한 전기적 경로를 진행시키도록 구성된, 패드(262) 또는 패드(264)와 같은 다수의 라우팅 피쳐를 포함할 수 있다. 다양한 실시예에서, 패드(262) 또는 패드(264)는 예를 들면, 니켈(Ni), 팔라듐(Pd), 금(Au), 은(Ag), 구리(Cu), 또는 그들의 임의의 조합을 포함하는 금속과 같은 임의의 적절한 전기 도전성 재료로 이루어질 수 있다. 일부 실시예에서, 패드(262) 또는 패드(264)는 패키지 기판(230)을 통해 전기적 신호를 라우팅하기 위해 패드(262)를 수직 상호접속 구조(232)와 전기적으로 연결하거나, 또는 패키지 기판(230)을 통해 접지를 라우팅하기 위해 패드(264)를 수직 상호접속 구조(240, 250)와 전기적으로 연결하도록 구성된 패터닝된 금속 층을 이용하여 형성될 수 있다. 패터닝된 금속 층은 본 기술 분야에 알려진 임의의 통상적인 방식으로 형성될 수 있다. 예를 들어, 패터닝된 금속 층은 SAP(semi-additive process)를 이용하여 형성된 형성 층의 내측 또는 가장 바깥쪽의 도전성 층일 수 있다.
도 3은 일부 실시예에 따른, 예시적인 3-비아 클러스터링 패턴의 평면도를 도식적으로 도시한다. 일부 실시예에서, 3-비아 클러스터링을 이용하는 예가 6각형 배열에서 이용될 수 있다. 예를 들어, 접지 비아들의 클러스터는 6각형 패턴으로 배치된, 비아들의 동일한 층의 신호 비아들에 의해 둘러싸일 수 있는데, 즉, 접지 비아들의 하나의 클러스터는 6개의 신호 비아에 의해 둘러싸인다. 도 3에 도시된 바와 같이, 접지 바아들(322, 324, 326)의 클러스터는 6각형 배열에서의 신호 비아(332)를 포함하는 신호 비아들에 의해 둘러싸인다. 유사하게, 접지 비아들(352, 354, 356)의 클러스터는 유사한 6각형 배열에서의 신호 비아들에 의해 또한 둘러싸일 수 있다. 다른 실시예에서, 다른 패턴, 예를 들면, 접지 비아들의 클러스터 주위의 정사각형 배열로 배치된 4개의 신호 비아가, 본 개시 내용의 영역을 벗어나지 않고서도, 접지 비아들의 클러스터를 둘러싸는 신호 비아를 배열하는데 또한 이용될 수 있다.
위에서, 도 1을 참조하여 기술된 바와 같이, 접지 비아 클러스터링은 SVLC 패키지 기판 및 표준 코어 패키지 기판을 위해 이용될 수 있다. SVLC 패키지 기판 및 표준 코어 패키지 기판은 다양한 상이한 설계 규칙 및 상이한 볼 피치로 동작해야 할 수 있다. 그러나, 도시된 바와 같이, 2개의 접지 비아가 성공적으로 추가되어, 이들 기존의 설계 규칙을 위반하지 않고서도, 3-비아 클러스터를 형성할 수 있다. 예를 들어, 마이크로-비아 및 코어-비아의 수직 상호접속 구조 스택이 기존의 설계에서의 원래의 접지 비아에 인접하여 형성될 수 있고, 그 결과, 설계의 폼 팩터를 유지할 수 있다.
일부 실시예에서, 접지 비아들의 클러스터는 삼각형 배열로 될 수 있다. 예로서, 접지 비아(322, 324, 326)는 삼각형 배열로 도시된다. 유사하게, 접지 비아(352, 354, 356)는 다른 삼각형 배열로 도시된다. 일부 실시예에서, 하나의 접지 비아가 하부 컨택트(예를 들면, 볼 패드)의 중심 위에 배치될 수 있고, 다른 2개의 접지 비아는 하부 컨택트의 측면에 추가될 수 있다. 예를 들어, 접지 비아(322, 324, 326)의 클러스터 중에서, 비아(322)는 접지 비아(342) 및 그의 관련된 볼 패드와 유사한 방식으로, 볼 패드(320)의 중심에 위치된다. 그러나, 접지 비아(324, 326)는 접지 비아(322)에 추가되어, 삼각형 배열로 접지 비아 클러스터를 형성할 수 있다. 일부 실시예에서, 접지 비아의 삼각형 배열의 중심은 하부 컨택트의 중심 위에 배치될 수 있다. 예를 들어, 접지 비아(352, 354, 356)는 삼각형 배열을 형성하고, 클러스터의 중심은 볼 패드(350)의 중심과 중첩된다.
다양한 실시예에서, 둘 이상의 접지 비아가 다양한 클러스터 설계로 배열될 수 있다. 예를 들어, 클러스터링될 접지 비아의 수는 설계 공간 또는 다른 설계 제약에 따라 3개보다 많을 수 있다. 일부 실시예에서, 접지 비아 클러스터는 강조로서 특정 신호에 보다 가깝게 위치될 수 있다. 예로서, 접지 비아(322, 324, 326)의 배열은 에지(310) 근처의 신호에 대해 보다 많은 강조를 가지며, 그 이유는 그 신호가 일반적으로 누화에 대한 보다 큰 성향을 나타내기 때문이다. 일부 실시예에서, 접지 비아 클러스터는 접지 비아(352, 354, 356)의 배열에 도시된 바와 같이 중심을 가질 수 있고, 그것은 모든 주위의 신호에 대해 동일한 개선을 제공할 수 있다. 다양한 실시예에서, 도 3에 도시된 바와 같은 접지 비아 클러스터링은 원단 누화(FEXT) 및 근단 누화(NEXT)를 감소시킬 수 있다. 따라서, 신호대 잡음비(SNR)가 채널에 대해 개선될 수 있다.
도 4는 일부 실시예에 따른, IC 어셈블리(예를 들면, 도 1의 IC 어셈블리(100))에서 누화 완화를 위한 접지 비아 클러스터를 형성하는 예시적인 프로세스(400)의 흐름도를 도식적으로 도시한다. 프로세스(400)는 다양한 실시예에 따른 이전의 도면과 함께 기술된 실시예로 동작할 수 있다.
블록(410)에서, 프로세스(400)는 입출력(I/O) 신호 및 접지를 다이와 제2 패키지 기판 사이에서 라우팅하도록 구성된 제1 패키지 기판의 하나의 측면 상에 복수의 전기 컨택트를 형성하는 것을 포함할 수 있다. 다양한 실시예에서, 제1 패키지 기판의 측면 상의 컨택트는 볼 패드를 포함할 수 있다. 일부 실시예에서, 볼 패드는 SMD(solder mask defined)일 수 있다. 다른 실시예에서, 볼 패드는 NSMD(non-solder mask defined)일 수 있다. 일부 실시예에서, 패키지 기판의 하나의 측면 상에 컨택트를 형성하는 것은 형성 층의 형성의 일부로서 형성 층(예를 들면, 가장 바깥쪽 형성 층)에 컨택트(예를 들면, 패드)를 매립함으로써 실현될 수 있다. 일부 실시예에서, 패키지 기판의 하나의 측면 상에 컨택트를 형성하는 것은, 임의의 적절한 기술에 따라, 형성 층에 개구부를 형성하고, 형성 층의 형성에 후속하여 캐비티 내로 컨택트(예를 들면, 패드)를 배치함으로써 실현될 수 있다.
블록(420)에서, 프로세스(400)는 복수의 컨택트의 개별적인 컨택트와 전기적으로 연결하기 위해, 비아들의 동일한 층의 적어도 2개의 접지 비아를 갖는 접지 비아들의 클러스터를 형성하는 것을 포함할 수 있다. 블록(420)은 다양한 실시예에 따른 패키지 기판의 제조 프로세스 동안에, 예를 들면, 층(292) 또는 층(294)과 같은 패키지 기판(230)의 다양한 층의 제조 동안에 형성될 수 있다. 다양한 실시예에서, 접지 비아들의 클러스터를 형성하는 것은 접지 비아의 제1 컬럼과 같은, 패키지 기판의 에지에 가장 가까운 접지 비아들의 컬럼에 접지 비아들의 클러스터를 형성하는 것을 포함할 수 있다. 신호들의 처음 2개의 컬럼은 내측 컬럼보다, 누화에 대해 보다 높은 민감도를 나타낼 수 있고, 따라서, 패키지 기판의 에지에 가장 가까운 접지 비아들의 컬럼에 접지 비아들의 클러스터를 형성하는 것은 그러한 누화를 완화시킬 수 있다. 일부 실시예에서, 블록(420)은 에지에 가장 가까운 접지 비아들의 컬럼에 대해서만 수행될 수 있고, 그것은 그러한 누화를 감소시키는데 있어서 비용 효율적인 해결책을 제공할 수 있다.
다양한 실시예에서, 접지 비아들의 클러스터를 형성하는 것은 패키지 기판의 2개의 측면 사이에 접지 비아들의 클러스터를 포함하는 수직 상호접속 구조, 예를 들면, 패키지 기판(230)의 측면(282)과 측면(284) 사이에 형성된 도 2에서의 수직 상호접속 구조(240, 250)를 형성하는 것을 포함할 수 있다. 일부 실시예에서, 접지 비아들의 클러스터를 형성하는 것은 층(292)에서의 비아들의 가장 바깥쪽 층의 일부로서, 측면에 인접한 비아들의 가장 바깥쪽 층에서의 접지 비아들의 클러스터, 예를 들면, 도 2에서의 비아(242) 및 비아(252)를 형성하는 것을 포함할 수 있다. 일부 실시예에서, 접지 비아들의 클러스터를 형성하는 것은 비아들의 가장 바깥쪽 층에 바로 인접한 비아들의 제2 층에 접지 비아들의 클러스터, 예를 들면, 도 2에서의 층(294)에서의 비아(244) 및 비아(254)를 형성하는 것을 포함할 수 있다. 일부 실시예에서, 접지 비아들의 클러스터를 형성하는 것은, 예를 들면, 도 2에서의 층(296)에서의 비아(246) 및 비아(256)와 같이, 비아들의 동일한 층에 코어 비아들의 클러스터를 형성하는 것을 포함할 수 있다.
일부 실시예에서, 접지 비아들의 클러스터를 형성하는 것은 서로 떨어져 있는 2개의 접지 비아를 형성하는 것을 포함할 수 있다. 도 2에 도시된 바와 같이, 접지 비아들(212, 214)의 클러스터는 서로 떨어져서 형성될 수 있지만, 여전히 동일한 볼 패드(210)와 접촉하고 있다. 일부 실시예에서, 접지 비아들의 클러스터를 형성하는 것은 삼각형 배열로 3개의 접지 바이를 형성하는 것을 포함할 수 있다. 그러한 실시예에서, 접지 비아들의 삼각형 배열의 중심은 볼 패드의 중심 위에 배치될 수 있다. 도 3에 도시된 바와 같이, 접지 비아(352, 354, 356)는 삼각형 배열을 형성할 수 있고, 클러스터의 중심은 볼 패드(350)의 중심과 중첩될 수 있다. 다양한 실시예에서, 접지 비아들의 클러스터를 형성하는 것은 비아들의 동일한 층의 신호 비아들에 의해 둘러싸인 접지 비아들의 클러스터를 형성하는 것을 포함할 수 있다. 도 3에 도시된 바와 같이, 접지 비아(322, 324, 326)의 클러스터는 6각형 배열에서의 신호 비아(332)를 포함하는 신호 비아들에 의해 둘러싸일 수 있다.
블록(430)에서, 프로세스(400)는 제1 패키지 기판을 제2 패키지 기판 또는 회로 보드에 전기적으로 연결하기 위해, 개별적인 컨택트 상에 개별적인 솔더 조인트를 형성하는 것을 포함할 수 있다. 다양한 실시예에서, 제1 패키지 기판 상의 개별적인 컨택트는 볼 패드일 수 있으며, 볼 패드는 솔더 패드와 같은, 제2 패키지 기판 상의 상대 컨택트에 대응할 수 있다. 그 다음, 솔더 볼은 볼 패드를 예를 들면, BGA 구성으로 솔더 패드와 연결하여, 전기적 신호를 제1 및 제2 패키지 기판들 사이에서 더 라우팅하도록 구성될 수 있는 대응하는 솔더 조인트를 형성하는데 이용될 수 있다. 다른 실시예에서, 개별적인 솔더 조인트는 LGA(land-grid array) 구조 또는 다른 적절한 구조와 같은, 다른 타입의 패키지 상호접속으로서 형성될 수 있다.
다양한 동작이, 청구된 청구 대상을 이해하는데 가장 도움이 되는 방식으로, 다수의 개별적인 동작으로서 차례로 설명된다. 그러나, 설명의 순서는 이들 동작이 반드시 순서 의존적임을 의미하는 것으로서 해석되어서는 않된다. 프로세스(400)의 동작들은 도시된 것과는 다른 적절한 순서로 수행될 수 있다.
본 개시 내용의 실시예는 원하는 대로 구성하기 위해 임의의 적절한 하드웨어 및/또는 소프트웨어를 이용하여 시스템 내에 구현될 수 있다. 도 5는 일부 실시예에 따른, 본 명세서에서 기술된 바와 같은, 집적 회로 어셈블리에서의 누화 완화를 위한 접지 비아 클러스터링을 포함하는 컴퓨팅 디바이스를 도식적으로 도시한다. 컴퓨팅 디바이스(500)는 마더보드(502)와 같은 보드를 하우징할 수 있다. 마더보드(502)는, 제한적인 것은 아니지만, 프로세서(504) 및 적어도 하나의 통신 칩(506)을 포함하는 다수의 컴포넌트를 포함할 수 있다. 프로세서(504)는 마더보드(502)에 물리적으로 및 전기적으로 연결될 수 있다. 일부 구현에서, 적어도 하나의 통신 칩(506)이 마더보드(502)에 물리적으로 및 전기적으로 또한 연결될 수 있다. 다른 구현에서, 통신 칩(506)은 프로세서(504)의 일부일 수 있다.
그 응용에 따라, 컴퓨팅 디바이스(500)는 마더보드(502)에 물리적으로 및 전기적으로 연결되거나 또는 연결되지 않을 수 있는 다른 컴포넌트를 포함할 수 있다. 이들 다른 컴포넌트는 제한적인 것은 아니지만, 휘발성 메모리(예를 들면, DRAM), 비휘발성 메모리(예를 들면, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 크립토 프로세서(crypto processor), 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 나침반, 가이거 계수기(Geiger counter), 가속도계, 자이로스코프, 스피커, 카메라, 및 (하드 디스크 드라이브, CD(compack disk), DVD(digital versatile disk) 등과 같은) 대용량 저장 디바이스를 포함할 수 있다.
통신 칩(506)은 컴퓨팅 디바이스(500)로의 및 컴퓨팅 디바이스(500)로부터의 데이터의 전송을 위한 무선 통신(wireless communication)을 가능하게 할 수 있다. 용어 "무선" 및 그 파생어는 비고체 매체를 통해 변조된 전자기 방사를 이용함으로써 데이터를 통신할 수 있는 회로, 디바이스, 시스템, 방법, 기술, 통신 채널 등을 기술하는데 이용될 수 있다. 그러한 용어는, 관련 디바이스가, 비록 일부 실시예에서는 그렇지 않을 수 있지만, 어떠한 배선도 포함하지 않음을 의미하지 않는다. 통신 칩(506)은, 제한적인 것은 아니지만, Wi-Fi(IEEE 802.11 패밀리), IEEE 802.16 표준(예를 들면, IEEE 802.16-2005 수정), LTE(Long-Term Evolution) 프로젝트 및 임의의 수정, 업데이트, 및/또는 개정안(예를 들면, 어드밴스드 LTE 프로젝트, UMB(ultra-mobile broadband) 프로젝트("3GPP2" 라고도 지칭됨) 등)을 포함하는 IEEE(Institute for Electrical and Electronic Engineers) 표준을 포함하는 다수의 무선 표준 또는 프로토콜을 구현할 수 있다. IEEE 802.16 호환 BWA 네트워크는, Worldwide Interoperability for Microwave Access를 나타내는 것으로서, IEEE 802.16 표준에 대한 순응성 및 상호운용성 테스트를 통과한 제품에 대한 인증 마크인 WiMAX 네트워크라고 일반적으로 지칭된다. 통신 칩(506)은 GSM(Global System for Mobile Communication), GPRS(General Packet Radio Service), UMTS(Universal Mobile Telecommunications System), HSPA(High Speed Packet Access), E-HSPA(Evolved HSPA), 또는 LTE 네트워크에 따라 동작할 수 있다. 통신 칩(506)은 EDGE(Enhanced Data for GSM Evolution), GERAN(GSM EDGE Radio Access Network), UTRAN(Universal Terrestrial Radio Access Network), 또는 E-UTRAN(Evolved UTRAN)에 따라 동작할 수 있다. 통신 칩(506)은 CDMA(Code Division Multiple Access), TDMA(Time Division Multiple Access), DECT(Digital Enhanced Cordless Telecommunications), EV-DO(Evolution-Data Optimized), 그 파생물, 및 3G, 4G, 5G 및 그 이상으로서 지정되는 임의의 다른 무선 프로토콜에 따라 동작할 수 있다. 통신 칩(506)은, 다른 실시예에서, 다른 무선 프로토콜에 따라 동작할 수 있다.
통신 디바이스(500)는 복수의 통신 칩(506)을 포함할 수 있다. 예컨대, 제1 통신 칩(506)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용될 수 있고, 제2 통신 칩(506)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, EV-DO 및 다른 것들과 같은 장거리 무선 통신에 전용될 수 있다.
컴퓨팅 디바이스(500)의 프로세서(504)는 본 명세서에서 기술된 기술에 따라 형성된 접지 비아 클러스터를 갖는 수직 상호접속 구조를 갖는 기판(예를 들면, 도 1의 패키지 기판(112))을 포함하는 IC 어셈블리(예를 들면, 도 1의 IC 어셈블리(100))에 패키징될 수 있다. 예를 들어, 프로세서(504)는 상호접속 구조를 이용하여 패키지 기판(112)에 연결된 다이(110)일 수 있다. 용어 "프로세서"는 레지스터 및/또는 메모리로부터의 전자 데이터를 처리하여, 그러한 전자 데이터를 레지스터 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 부분을 지칭할 수 있다.
통신 칩(506)은 본 명세서에서 기술된 기술에 따라 형성된 접지 비아 클러스터를 갖는 수직 상호접속 구조를 갖는 기판(예를 들면, 도 1의 패키지 기판(112))을 포함하는 IC 어셈블리(예를 들면, 도 1의 IC 어셈블리(100))에 패키징될 수 있는 하나 이상의 다이를 또한 포함할 수 있다.
다른 구현에서, 컴퓨팅 디바이스(500) 내에 하우징된 다른 컴포넌트(예를 들면, 메모리 디바이스 또는 다른 집적 회로 디바이스)가 본 명세서에서 설명된 기술에 따라 형성된 접지 비아 클러스터를 갖는 수직 상호접속 구조를 갖는 기판(예를 들면, 도 1의 패키지 기판(122))을 포함하는 IC 어셈블리(예를 들면, 도 1의 IC 어셈블리(100))에 패키징될 수 있는 하나 이상의 다이를 포함할 수 있다.
일부 실시예에 따르면, 다수의 프로세서 칩 및/또는 메모리 칩이, 프로세서 또는 메모리 칩들 중 임의의 2개 사이에 신호를 전기적으로 라우팅하기 위한 채널의 일부일 수 있는 수직 상호접속 구조에서의 접지 비아 클러스터를 갖는 패키지 기판을 포함하는 IC 어셈블리에 배치될 수 있다.
다양한 구현예에서, 컴퓨팅 디바이스(500)는 랩탑, 넷북, 노트북, 울트라북™, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라-모바일 PC, 모바일 전화, 데스크탑 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋탑 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어, 또는 디지털 비디오 레코더일 수 있다. 다른 구현에서, 컴퓨팅 디바이스(500)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
예
다양한 실시예에 따르면, 본 개시 내용은 집적 회로(IC) 패키지 어셈블리를 기술한다. IC 패키지 어셈블리의 예 1은 입출력(I/O) 신호 및 접지를 다이와 제2 패키지 기판 사이에서 라우팅하도록 구성된 제1 패키지 기판 - 제1 패키지 기판은 다이를 수용하도록 구성된 제1 측면 및 제1 측면 반대쪽의 제2 측면을 가짐 - 을 포함할 수 있다. 제1 패키지 기판은 제1 패키지 기판의 제2 측면 상에 배치된 복수의 컨택트, 및 비아들의 동일한 층의 적어도 2개의 접지 비아를 포함할 수 있고, 복수의 컨택트의 개별적인 컨택트는 제2 패키지 기판과의 개별적인 솔더 조인트를 형성하도록 구성되고, 적어도 2개의 접지 비아는 개별적인 컨택트와 전기적으로 연결된 접지 비아들의 클러스터를 형성한다. 예 2는 예 1의 청구 대상을 포함할 수 있고, 접지 비아들의 클러스터는 제1 패키지 기판의 제1 측면과 제2 측면 사이의 수직 상호접속의 일부이다. 예 3은 예 1 또는 2의 청구 대상을 포함할 수 있고, 비아들의 동일한 층은 제2 측면에 인접한 비아들의 가장 바깥쪽 제1 층, 비아들의 가장 바깥쪽 제1 층에 바로 인접한 비아들의 제2 층, 또는 비아들의 제2 층에 바로 인접한 비아들의 제3 층이다. 예 4는 예 1 내지 3 중 임의의 청구 대상을 포함할 수 있고, 접지 비아들의 클러스터는 제1 패키지 기판의 에지에 가장 가까운 접지 비아들의 컬럼의 일부이다. 예 5는 예 1 내지 4 중 임의의 청구 대상을 포함할 수 있고, 접지 비아들의 클러스터는 비아들의 동일한 층의 신호 비아에 의해 둘러싸인다. 예 6은 예 5의 청구 대상을 포함할 수 있고, 신호 비아는 접지 비아들의 클러스터 주의의 실질적으로 6각형 배열로 구성된다. 예 7은 예 1 내지 6 중 임의의 청구 대상을 포함할 수 있고, 접지 비아들의 클러스터는 삼각형 배열에서의 3개의 접지 비아를 포함한다. 예 8은 예 7의 청구 대상을 포함할 수 있고, 삼각형 배열의 중심은 개별적인 컨택트의 중심 위에 배치된다. 예 9는 예 1 내지 8 중 임의의 청구 대상을 포함할 수 있고, 제2 패키지 기판을 더 포함하고, 제2 패키지 기판은 개별적인 솔더 조인트를 통해 제1 패키지 기판과 연결된다. 예 10은 예 1 내지 9 중 임의의 청구 대상을 포함할 수 있고, 적어도 2개의 접지 비아들 사이의 거리는 개별적인 컨택트의 직경보다 작다. 예 11은 예 1 내지 10 중 임의의 청구 대상을 포함할 수 있고, 적어도 2개의 접지 비아는 동일한 직경을 갖는다. 예 12는 예 1 내지 11 중 임의의 청구 대상을 포함할 수 있고, 개별적인 솔더 조인트는 솔더 조인트의 BGA(ball grid array) 구성의 일부이다. 예 13은 예 1 내지 12 중 임의의 청구 대상을 포함할 수 있고, 제1 패키지 기판은 적층된 비아 라미네이트 코어 패키지 또는 코어 BGA 패키지이다.
다양한 실시예에 따르면, 본 개시 내용은 방법을 기술한다. 방법의 예 14는 입출력(I/O) 신호 및 접지를 다이와 제2 패키지 기판 사이에서 라우팅하도록 구성된 제1 패키지 기판의 측면 상에 복수의 컨택트를 형성하고, 복수의 컨택트의 개별적인 컨택트와 전기적으로 연결하기 위해 비아들의 동일한 층의 적어도 2개의 접지 비아를 갖는 접지 비아들의 클러스터를 형성하고, 제1 패키지 기판을 제2 패키지 기판에 전기적으로 연결하기 위해 개별적인 컨택트 상에 개별적인 솔더 조인트를 형성하는 것을 포함할 수 있다. 예 15는 예 14의 방법을 포함할 수 있고, 접지 비아들의 클러스터를 형성하는 것은 제1 패키지 기판의 2개의 측면 사이에 접지 비아들의 클러스터를 포함하는 수직 상호접속을 형성하는 것을 포함한다. 예 16은 청구항 14 또는 15의 방법을 포함할 수 있고, 접지 비아들의 클러스터를 형성하는 것은 비아들의 동일한 층에 코어 비아들의 클러스터를 형성하는 것을 포함한다. 예 17은 청구항 14 내지 16 중 임의의 방법을 포함할 수 있고, 접지 비아들의 클러스터를 형성하는 것은 비아의 동일한 층의 신호 비아에 의해 둘러싸인 접지 비아들의 클러스터를 형성하는 것을 포함한다. 예 18은 청구항 14 내지 17 중 임의의 방법을 포함할 수 있고, 접지 비아들의 클러스터를 형성하는 것은 삼각형 배열에서 3개의 접지 비아를 형성하는 것을 포함한다. 예 19는 청구항 18의 방법을 포함할 수 있고, 삼각형 배열의 중심은 개별적인 컨택트의 중심 위에 배치된다. 예 20은 청구항 14 내지 19 중 임의의 방법을 포함할 수 있고, 접지 비아들의 클러스터를 형성하는 것은 서로 떨어진 2개의 접지 비아를 형성하는 것을 포함한다. 예 21은 청구항 14 내지 20 중 임의의 방법을 포함할 수 있고, 접지 비아들의 클러스터를 형성하는 것은 제1 패키지 기판의 에지에 가장 가까운 접지 비아들의 컬럼에 접지 비아들의 클러스터를 형성하는 것을 포함한다.
다양한 실시예에 따르면, 본 개시 내용은 패키지 어셈블리를 기술할 수 있다. 패키지 어셈블리의 예 22는 제1 다이, 제1 다이에 전기적으로 연결되고, 입출력(I/O) 신호 및 접지를 제1 다이와 제2 패키지 기판 사이에서 라우팅하도록 구성된 제1 패키지 기판 - 제1 패키지 기판은 다이를 수용하도록 구성된 제1 측면 및 제1 측면 반대쪽의 제2 측면을 갖고, 제1 패키지 기판은 제1 패키지 기판의 제2 측면 상에 배치된 복수의 컨택트 및 비아들의 동일한 층의 적어도 2개의 접지 비아를 포함하고, 복수의 컨택트의 개별적인 컨택트는 제2 패키지 기판과의 개별적인 솔더 조인트를 형성하도록 구성되고, 적어도 2개의 접지 비아는 개별적인 컨택트와 전기적으로 연결된 접지 비아들의 클러스터를 형성함 - , 제1 패키지 기판을 제3 패키지 기판과 전기적으로 연결하기 위해 제2 패키지 기판에 매립된 상호접속을 갖는 제2 패키지 기판, 및 제2 패키지 기판 및 제2 다이에 전기적으로 연결되고, 입출력(I/O) 신호 및 접지를 제2 다이와 제2 패키지 기판 사이에서 라우팅하도록 구성된 제3 패키지 기판을 포함할 수 있다. 예 23은 청구항 21의 패키지 어셈블리를 포함할 수 있고, 제1 패키지 기판은 적층된 비아 라미네이트 코어 패키지이고, 제2 패키지 기판은 인터포저이고, 제3 패키지 기판은 코어 볼 그리드 어레이 패키지이다. 예 24는 청구항 22 또는 23의 패키지 어셈블리를 포함할 수 있고, 제1 다이는 CPU이고, 제2 다이는 스위치이다. 예 25는 청구항 22 내지 24 중 임의의 패키지 어셈블리를 포함할 수 있고, 접지 비아들의 클러스터는 제1 패키지 기판의 에지에 가장 가까운 접지 비아들의 컬럼의 일부이다.
다양한 실시예는 위에서의 결합 형태 (및)(예를 들면, "및"은 "및/또는"일 수 있음)로 기술되는 실시예의 대안의 (또는) 실시예를 포함하는 전술한 실시예들의 임의의 적절한 조합을 포함할 수 있다. 더욱이, 일부 실시예는 실시될 때에 임의의 전술한 실시예들의 동작을 초래하는 저장된 인스트럭션을 갖는 하나 이상의 제조 물품(예를 들면, 비일시적 컴퓨터 판독가능 매체)을 포함할 수 있다. 더욱이, 일부 실시예는 전술한 실시예의 다양한 동작을 실행하기 위한 임의의 적절한 수단을 갖는 장치 또는 시스템을 포함할 수 있다.
요약에 기술된 것을 포함하는, 예시된 구현에 대한 전술한 설명은 본 개시 내용의 실시예를 개시된 정확한 형태로 한정하거나 또는 제한하도록 의도하지 않는다. 본 명세서에서 예시의 목적을 위해 특정 구현 및 예가 기술되지만, 본 기술 분야의 당업자라면 알 수 있듯이, 본 개시 내용의 영역 내에서 다양한 등가의 수정이 가능하다.
이들 수정은 전술한 설명의 관점에서 본 개시 내용의 실시예에 대해 행해질 수 있다. 이하의 청구항에서 이용된 용어는 본 개시 내용의 다양한 실시예를 상세한 설명 및 청구항에 개시된 특정 구현으로 제한하는 것으로 해석되어서는 않된다. 그보다는, 본 발명의 영역은 청구항 해석의 설정된 원칙에 따라 해석될 이하의 청구항에 의해 전적으로 결정된다.

Claims (25)

  1. IC(integrated circuit) 패키지 어셈블리로서,
    입출력(I/O) 신호 및 접지를 다이와 제2 패키지 기판 사이에서 라우팅하도록 구성된 제1 패키지 기판 - 상기 제1 패키지 기판은 상기 다이를 수용하도록 구성된 제1 측면 및 상기 제1 측면 반대쪽의 제2 측면을 가짐 - 을 포함하고,
    상기 제1 패키지 기판은,
    상기 제1 패키지 기판의 상기 제2 측면 상에 배치된 복수의 컨택트와,
    비아들의 동일한 층의 적어도 2개의 접지 비아를 포함하고,
    상기 복수의 컨택트의 개별적인 컨택트는 상기 제2 패키지 기판과의 개별적인 솔더 조인트를 형성하도록 구성되고,
    상기 적어도 2개의 접지 비아는 상기 개별적인 컨택트와 전기적으로 연결된 접지 비아들의 클러스터를 형성하는
    IC 패키지 어셈블리.
  2. 제1항에 있어서,
    상기 접지 비아들의 클러스터는 상기 제1 패키지 기판의 상기 제1 측면과 상기 제2 측면 사이의 수직 상호접속의 일부인
    IC 패키지 어셈블리.
  3. 제1항에 있어서,
    상기 비아들의 동일한 층은 상기 제2 측면에 인접한 비아들의 가장 바깥쪽 제1 층, 상기 비아들의 가장 바깥쪽 제1 층에 바로 인접한 비아들의 제2 층, 또는 상기 비아들의 제2 층에 바로 인접한 비아들의 제3 층인
    IC 패키지 어셈블리.
  4. 제1항에 있어서,
    상기 접지 비아들의 클러스터는 상기 비아들의 동일한 층의 신호 비아에 의해 둘러싸이는
    IC 패키지 어셈블리.
  5. 제1항에 있어서,
    상기 신호 비아는 상기 접지 비아들의 클러스터 주위의 실질적으로 6각형 배열로 구성되는
    IC 패키지 어셈블리.
  6. 제1항에 있어서,
    상기 접지 비아들의 클러스터는 삼각형 배열에서의 3개의 접지 비아를 포함하는
    IC 패키지 어셈블리.
  7. 제6항에 있어서,
    상기 삼각형 배열의 중심은 상기 개별적인 컨택트의 중심 위에 배치되는
    IC 패키지 어셈블리.
  8. 제1항에 있어서,
    상기 제2 패키지 기판을 더 포함하고, 상기 제2 패키지 기판은 상기 개별적인 솔더 조인트를 통해 상기 제1 패키지 기판과 연결되는
    IC 패키지 어셈블리.
  9. 제1항에 있어서,
    상기 적어도 2개의 접지 비아들 사이의 거리는 상기 개별적인 컨택트의 직경보다 작은
    IC 패키지 어셈블리.
  10. 제1항에 있어서,
    상기 적어도 2개의 접지 비아는 동일한 직경을 갖는
    IC 패키지 어셈블리.
  11. 제1항에 있어서,
    상기 개별적인 솔더 조인트는 솔더 조인트의 BGA(ball grid array) 구성의 일부인
    IC 패키지 어셈블리.
  12. 제1항에 있어서,
    상기 제1 패키지 기판은 적층된 비아 라미네이트 코어 패키지 또는 코어 BGA 패키지인
    IC 패키지 어셈블리.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서,
    상기 접지 비아들의 클러스터는 상기 제1 패키지 기판의 에지에 가장 가까운 접지 비아들의 컬럼의 일부인
    IC 패키지 어셈블리.
  14. IC 패키지 어셈블리를 제조하는 방법으로서,
    입출력(I/O) 신호 및 접지를 다이와 제2 패키지 기판 사이에서 라우팅하도록 구성된 제1 패키지 기판의 측면 상에 복수의 컨택트를 형성하는 단계와,
    상기 복수의 컨택트의 개별적인 컨택트와 전기적으로 연결하기 위해 비아들의 동일한 층의 적어도 2개의 접지 비아를 갖는 접지 비아들의 클러스터를 형성하는 단계와,
    상기 제1 패키지 기판을 상기 제2 패키지 기판에 전기적으로 연결하기 위해 상기 개별적인 컨택트 상에 개별적인 솔더 조인트를 형성하는 단계를 포함하는
    방법.
  15. 제14항에 있어서,
    상기 접지 비아들의 클러스터를 형성하는 단계는 상기 제1 패키지 기판의 2개의 측면 사이에 상기 접지 비아들의 클러스터를 포함하는 수직 상호접속을 형성하는 단계를 포함하는
    방법.
  16. 제14항에 있어서,
    상기 접지 비아들의 클러스터를 형성하는 단계는 상기 비아들의 동일한 층에 상기 코어 비아들의 클러스터를 형성하는 단계를 포함하는
    방법.
  17. 제14항에 있어서,
    상기 접지 비아들의 클러스터를 형성하는 단계는 상기 비아들의 동일한 층의 신호 비아에 의해 둘러싸인 상기 접지 비아들의 클러스터를 형성하는 단계를 포함하는
    방법.
  18. 제14항에 있어서,
    상기 접지 비아들의 클러스터를 형성하는 단계는 삼각형 배열에서 3개의 접지 비아를 형성하는 단계를 포함하는
    방법.
  19. 제18항에 있어서,
    상기 삼각형 배열의 중심은 상기 개별적인 컨택트의 중심 위에 배치되는
    방법.
  20. 제14항에 있어서,
    상기 접지 비아들의 클러스터를 형성하는 단계는 서로 떨어진 2개의 접지 비아를 형성하는 단계를 포함하는
    방법.
  21. 제14항 내지 제20항 중 어느 한 항에 있어서,
    상기 접지 비아들의 클러스터를 형성하는 단계는 상기 제1 패키지 기판의 에지에 가장 가까운 접지 비아들의 컬럼에 상기 접지 비아들의 클러스터를 형성하는 단계를 포함하는
    방법.
  22. 패키지 어셈블리로서,
    제1 다이와,
    상기 제1 다이에 전기적으로 연결되고, 입출력(I/O) 신호 및 접지를 상기 제1 다이와 제2 패키지 기판 사이에서 라우팅하도록 구성된 제1 패키지 기판 - 상기 제1 패키지 기판은 상기 다이를 수용하도록 구성된 제1 측면 및 상기 제1 측면 반대쪽의 제2 측면을 갖고, 상기 제1 패키지 기판은 상기 제1 패키지 기판의 상기 제2 측면 상에 배치된 복수의 컨택트 및 비아들의 동일한 층의 적어도 2개의 접지 비아를 포함하고, 상기 복수의 컨택트의 개별적인 컨택트는 상기 제2 패키지 기판과의 개별적인 솔더 조인트를 형성하도록 구성되고, 상기 적어도 2개의 접지 비아는 상기 개별적인 컨택트와 전기적으로 연결된 접지 비아들의 클러스터를 형성함 - 과,
    상기 제1 패키지 기판을 제3 패키지 기판과 전기적으로 연결하기 위해 상기 제2 패키지 기판에 매립된 상호접속을 갖는 상기 제2 패키지 기판과,
    상기 제2 패키지 기판 및 제2 다이에 전기적으로 연결되고, 입출력(I/O) 신호 및 접지를 상기 제2 다이와 상기 제2 패키지 기판 사이에서 라우팅하도록 구성된 상기 제3 패키지 기판을 포함하는
    패키지 어셈블리.
  23. 제22항에 있어서,
    상기 제1 패키지 기판은 적층된 비아 라미네이트 코어 패키지이고, 상기 제2 패키지 기판은 인터포저이고, 상기 제3 패키지 기판은 코어 볼 그리드 어레이 패키지인
    패키지 어셈블리.
  24. 제22항에 있어서,
    상기 제1 다이는 CPU이고, 상기 제2 다이는 스위치인
    패키지 어셈블리.
  25. 제22항 내지 제24항 중 어느 한 항에 있어서,
    상기 접지 비아들의 클러스터는 상기 제1 패키지 기판의 에지에 가장 가까운 접지 비아들의 컬럼의 일부인
    패키지 어셈블리.
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