KR20170094044A - 압력 센서 및 이의 동작 방법 - Google Patents

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Abstract

압력 센서 및 이의 동작 방법이 개시된다. 출력 라인은 대략 원형의 개구부 상의 중심선에 배치되고, 외곽을 향해 다수의 입력 라인들이 배치된다. 압력이 증가할수록 외곽에 배치된 입력 라인들이 출력 라인과 전기적으로 연결된다. 이는 스위치의 연결로 모델링될 수 있다. 이를 통해 직렬 디지털 신호 또는 병렬 디지털 신호를 형성할 수 있다.

Description

압력 센서 및 이의 동작 방법{Tactile Sensor and Method of operating the same}
본 발명은 압력 센서에 관한 것으로, 더욱 상세하게는 아날로그-디지털 변환없이 자체적으로 디지털 신호의 출력이 가능한 압력 센서의 구조와 압력 센서의 동작방법에 관한 것이다.
압력 센서는 압력 또는 전단력을 감지하는 센서이다. 압력 센서는 하중 또는 압력 등의 물리량을 측정하는 분야와 미세 압력, 압력 분포 또는 접촉물의 질감을 감지하는 분야로 구분될 수 있다.
물리량을 측정하는 압력 센서는 각종 기기의 동작 상태 유지 및 외부 환경 변화를 감지하기 위한 것으로 자동차, 항공기 또는 산업 공정 기기의 제어를 위한 센서 시스템에 사용된다. 또한, 접촉물의 터치 등을 감지하는 센서는 각종 휴대용 기기, 디스플레이, 고성능 촉각 센서 분야에 사용되고 있다.
특히, 기존의 촉각 센서는 정전 용량 타입, MEMS 기반의 촉각 센서, strain gauge 기반의 촉각 센서, 압전 소재를 이용한 촉각 센서 등이 주를 이루고 있다. 이들은 압력의 세기에 따라 센서에서의 출력 전류 또는 정전 용량이 변화하고, 변화에 따른 출력 신호는 연속적인 특성을 가진다. 연속적인 출력 신호는 프로세서가 인식할 수 없으므로 센서의 출력에 대한 디지털 변환작업인 아날로그-디지털 변환이 필수적으로 수행되어야 한다. 아날로그-디지털 변환을 위한 소자 또는 회로는 통상적으로 수 Msps(sampling per second)의 동작 속도를 가지므로, 변환 과정에서 μs 단위의 지연 시간이 요구된다. 만일, 단일 센서에 대한 아날로그-디지털 변환이 수행된다면, 마이크로 단위의 지연 시간은 크게 문제되지 않으나, 다수의 어레이 형태로 센서가 제작되는 경우, 센서의 동작 속도는 아날로그-디지털 변환에 의해 제한을 받는다.
대한민국 공개특허 제2010-28277호는 촉각 센서를 개시하며, 압력의 크기에 따라 저항을 변경시키는 기술을 개시한다. 변경된 저항에 의해 각각의 센서는 다른 전압값이 출력되며, 압력 감지막은 접촉력의 크기에 따라 저항이 변하는 특징을 가진다. 상기 특허에서도 출력되는 신호는 아날로그-디지털 변환기로 입력되어 디지털 신호로 변경되는 구성을 가진다.
따라서, 아날로그-디지털 변환을 거치지 않고, 프로세서 등의 디지털 처리 소자에 직접 적용가능한 출력을 형성하는 압력 센서 및 이의 동작 방법의 개발은 센서의 성능 향상 및 처리 속도의 개선을 위해서 필요한 사안이라 할 것이다.
본 발명이 이루고자 하는 제1 기술적 과제는 출력 신호를 디지털 신호의 입력으로 사용할 수 있는 압력 센서를 제공하는데 있다.
또한, 본 발명이 이루고자 하는 제2 기술적 과제는 상기 제1 기술적 과제의 달성에 따른 압력 센서의 동작 방법을 제공하는데 있다.
상술한 제1 기술적 과제를 달성하기 위한 본 발명은, 기판 상에 형성되고, 개구부를 형성하는 스페이서층; 상기 스페이서층의 상부에 형성된 탄성 덮개부; 상기 개구부에 의해 노출된 기판과 대향하고, 상기 탄성 덮개부 상에 형성된 도전체; 상기 개구부의 반분선을 따라 상기 개구부의 중심에 배치되는 출력 라인; 및 상기 개구부 상에 형성되고, 상기 출력 라인으로부터 소정 간격 이격되어 배치되는 입력 라인들을 포함하고, 상기 탄성 덮개부에 인가되는 압력의 크기에 따라 상기 출력 라인과 상기 입력 라인들은 전기적으로 연결되는 것을 특징으로 하는 압력 센서를 제공한다.
또한, 본 발명의 상기 제1 기술적 과제는, 기판 상에 형성되고, 개구부를 형성하는 스페이서층; 상기 스페이서층의 상부에 형성된 탄성 덮개부; 상기 개구부에 의해 노출된 기판과 대향하고, 상기 탄성 덮개부 상에 형성된 n 개의 도전체들; 상기 개구부의 반분선을 따라 상기 개구부의 중심으로부터 외곽을 향하여 배치되는 n 개의 라인 그룹들; 및 상기 탄성 덮개부에 인가되는 압력의 크기에 따라 상기 각각의 라인 그룹들 내부의 출력 라인과 입력 라인은 전기적으로 연결되는 것을 특징으로 하는 압력 센서의 제공을 통해서도 달성된다.
본 발명의 제2 기술적 과제는, 개구부의 반분선으로부터 멀어질수록 높은 압력을 인가하여 출력 라인과 입력 라인을 전기적으로 연결하는 압력 센서의 동작 방법에 있어서, 시계열적으로 n 개의 구간을 설정하여, 각각의 구간이 최하위 비트부터 최상위 비트까지를 형성하며, 인가하는 압력에 상응하는 n 비트의 직렬 디지털 신호를 생성하는 압력 센서의 동작 방법의 제공을 통해서 달성된다.
또한, 본 발명의 제2 기술적 과제는, 개구부의 반분선으로부터 멀어질수록 높은 압력을 인가하여 출력 라인과 입력 라인을 전기적으로 연결하는 압력 센서의 동작 방법에 있어서, n 개의 라인 그룹을 설정하여, 적어도 1회의 입력 전압 제어로 n 비트의 병렬 디지털 신호를 생성하는 압력 센서의 동작 방법의 제공을 통해서도 달성될 수 있다.
상술한 본 발명에 따르면, 입출력 저항 및 입력 신호의 조절을 통하여 디지털 신호를 직접 형성할 수 있다. 또한, 단위 압력 센서에서 디지털 신호는 직렬 또는 병렬 동작이 가능해지며, 이를 통해 신호처리에 따른 과도한 지연 시간을 해소할 수 있으며, 신호처리 또는 아날로그-디지털 변환을 위한 별도의 부품이나 반도체 소자가 요구되지 않으므로 압력 센서의 가격 경쟁력을 확보할 수 있다.
도 1은 본 발명의 바람직한 실시예에 따른 압력 센서의 개념도이다.
도 2는 상기 도 1의 압력 센서를 A-A' 라인을 따라 절개한 단면도이다.
도 3은 본 발명의 바람직한 실시예에 따라 상기 도 1 및 도 2의 압력 센서의 동작을 모델링한 회로도이다.
도 4는 본 발명의 바람직한 실시예에 따라 2 비트의 직렬 디지털 신호를 출력하기 위한 압력 센서의 개념도이다.
도 5는 본 발명의 바람직한 실시예에 따라 상기 도 4의 압력 센서를 A-A' 라인을 따라 절개한 단면도이다.
도 6는 본 발명의 바람직한 실시예에 따라 상기 도 4의 개념도에 개시된 압력 센서의 동작을 설명하기 위한 등가 회로도이다.
도 7은 본 발명의 바람직한 실시예에 따라 상기 도 5의 등가 회로도의 동작을 설명하기 위한 타이밍도이다.
도 8은 본 발명의 바람직한 실시예에 따라 2 비트의 병렬 디지털 신호를 출력하기 위한 압력 센서의 개념도이다.
도 9는 본 발명의 바람직한 실시예에 따라 상기 도 7의 압력 센서를 각각 A-A' 및 B-B' 라인을 따라 절개한 단면도이다.
도 10은 본 발명의 바람직한 실시예에 따라 상기 도 8 및 도 9의 압력 센서의 동작을 모델링한 등가 회로도이다.
도 11은 본 발명의 바람직한 실시예에 따라 직렬 3비트 신호를 생성하기 위한 압력 센서를 도시한 개념도이다.
도 12는 본 발명의 바람직한 실시예에 따라 상기 도 11의 압력 센서를 모델링한 등가 회로도이다.
도 13은 본 발명의 바람직한 실시예에 따라 상기 도 12의 등가 회로도의 동작을 설명하기 위한 타이밍도이다.
도 14 내지 도 16은 본 발명의 바람직한 실시예에 따라 상기 도 12의 3 비트 직렬 신호를 출력하기 위한 압력 센서의 제조에 따른 등가회로도들이다.
도 17은 제조예 1에서 도시된 회로도들을 일반화한 회로도이다.
도 18 내지 도 20은 본 발명의 바람직한 실시예에 따라 상기 도 12의 3 비트 직렬 신호를 출력하기 위한 압력 센서의 제조에 따른 다른 등가회로도들이다.
도 21은 본 발명의 바람직한 실시예에 따라 상기 도 12의 3 비트 직렬 신호를 출력하기 위한 압력 센서의 제조에 따른 개념도이다.
도 22는 본 발명의 바람직한 실시예에 따라 3 비트의 병렬 신호를 출력하기 위한 압력 센서를 도시한 개념도이다.
도 23은 본 발명의 바람직한 실시예에 따라 상기 도 14의 3 비트 병렬 출력을 가지는 압력 센서를 모델링한 등가 회로도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
실시예
도 1은 본 발명의 바람직한 실시예에 따른 압력 센서의 개념도이고, 도 2는 상기 도 1의 압력 센서를 A-A' 라인을 따라 절개한 단면도이다.
도 1 및 도 2를 참조하면, 압력 센서의 단위 소자가 개시된다. 압력 센서는 기판(100) 상에 스페이서층(120)이 형성되고, 스페이서층(120)으로 정의된 기판(100) 상의 개구부(130)에 적어도 2개의 도전성 라인들(141, 142)이 배치된다. 2개의 도전성 라인들(141, 142)은 출력 라인(141) 및 입력 라인(142)으로 구성된다. 출력 라인(141)은 대략 원형의 개구부(130)의 중심선을 통과하는 반분선의 형태로 일부 신장되도록 배치된다.또한, 입력 라인(142)은 출력 라인(141)으로부터 소정 간격으로 이격되어 배치된다.
스페이서층(120) 및 개구부(130)의 상부에는 탄성 덮개부(160)가 구비되고, 탄성 덮개부(160)에서 기판(100)을 대향하는 면에는 도전체(161)가 구비된다.
또한, 출력 라인(141)은 개구부 외부까지 신장되며, 개구부 외부에는 출력 저항 Rout이 배치되고, 상기 출력 저항 Rout은 접지된다. 또한, 제1 노드 N1에서는 출력 신호 Vout이 출력된다. 입력 라인(142)은 개구부(130) 상의 말단부인 제2 노드 N2와 개구부 외부의 제3 노드 N3 사이에 입력 저항 Rin을 가진다. 제3 노드 N3에는 입력신호 Vin이 연결된다.
도 3은 본 발명의 바람직한 실시예에 따라 상기 도 1 및 도 2의 압력 센서의 동작을 모델링한 회로도이다.
도 3을 참조하면, 터치 등의 외부 압력의 인가를 통해 탄성 덮개부(160)가 하강하면, 도 1의 제1 노드 N1과 제2 노드 N2는 탄성 덮개부(160) 상에 배치된 도전체(161)에 의해 전기적으로 연결된다. 또한, 외부 압력이 제거되면 탄성 덮개부(160)는 기판(100) 또는 라인들(141, 142)로부터 상승하여 제1 노드 N1과 제2 노드 N2를 전기적으로 개방한다. 이러한 동작은 제1 노드 N1과 제2 노드 N2 사이에 스위치 S가 구비된 것으로 모델링될 수 있다.
따라서, 압력이 인가되면 스위치 S는 단락 상태가 되며, 압력이 제거되면 스위치 S는 개방 상태가 되는 것으로 해석한다. 압력이 제거되는 경우, 개방된 스위치 S에 의해 출력 신호 Vout은 접지 레벨을 가진다. 또한, 압력의 인가에 기인하여 단락된 스위치 S에 의해 출력 신호 Vout은 소정의 레벨을 가진다. 예컨대, 입력 신호 Vin에 대해 출력 신호 Vout은 하기의 수학식 1로 결정될 수 있다.
Figure pat00001
출력 신호 Vout이 디지털 소자에 입력되고, 수학식 1에 따른 값이 입력 “하이 레벨”로 인식되기 위해서는 디지털 소자의 입력 하이 레벨 VIH(High Level Input Voltage)을 상회하여야 한다. 통상적인 디지털 소자는 입력 하이 레벨 VIH와 입력 로우 레벨 VIL(Low Level Input Voltage)을 설정하고, 입력 하이 레벨 VIH를 상회하면 하이 레벨로 인식하며, 입력 로우 레벨 VIL 미만이면 로우 레벨로 인식한다. 따라서, 입력 저항 Rin, 출력 저항 Rout 및 입력 신호 Vin의 조절을 통해 상기 수학식 1에 따른 출력 신호 Vout이 입력 하이 레벨 VIH를 상회하도록 설정한다. 출력 신호 Vout에 대해 디지털 신호의 생성은 상기 설명한 바와 동일하며, 이에 대해서는 이하 동일한 취지로 설명된다.
상술한 동작을 통해 터치 또는 압력의 인가에 따라 로우 레벨과 하이 레벨을 출력할 수 있다.
또한, 상기 도 1 내지 도 3에 개시된 압력 센서는 1 비트의 디지털 신호를 출력하기 위한 구성이다.
도 4는 본 발명의 바람직한 실시예에 따라 2 비트의 직렬 디지털 신호를 출력하기 위한 압력 센서의 개념도이다.
도 5는 본 발명의 바람직한 실시예에 따라 상기 도 4의 압력 센서를 A-A' 라인을 따라 절개한 단면도이다.
도 4 및 도 5를 참조하면, 기판(200) 상에 스페이서층(220)이 형성되고, 스페이서층(220)에 의해 정의되는 개구부(230) 상에 4 개의 라인들(241, 242, 243, 244)이 구비된다. 출력 라인(241)은 대략 원형의 개구부(230)의 반분선의 일부로 제공된다. 또한, 3개의 입력 라인들(242, 243, 244)이 출력 라인(241)으로부터 일정하게 이격되어 배치된다. 배치의 순서는 제1 입력 라인(242)이 출력 라인(241)에 가장 근접하고, 제3 입력 라인(244)이 출력 라인(241)에 가장 멀리 배치된다.
또한, 출력 라인(241) 및 입력 라인들(242, 243, 344) 상부에는 탄성 덮개층(260)이 구비되고, 탄성 덮개층(260)이 기판(200)과 대향하는 면에는 도전체(261)가 구비된다.
또한, 출력 라인(241)은 출력 노드 Nout와 접지 사이에 출력 저항 Rout을 가진다. 각각의 입력 라인들(242, 243. 244)의 말단은 제1 입력 노드 N1, 제2 입력 노드 N2 및 제3 입력 노드 N3으로 정의된다. 또한, 제1 입력 노드 N1에는 제1 입력 저항 R1이 연결되며, 제1 입력 저항 R1은 제1 입력 신호 V1에 연결된다. 제2 입력 노드 N2에는 제2 입력 저항 R2가 연결되며, 제2 입력 저항 R2에는 제2 입력 신호 V2가 연결되고, 제3 입력 노드 N3에는 제3 입력 저항 R3이 연결되며, 제3 입력 저항 R3에는 제3 입력 신호 V3이 연결된다.
탄성 덮개부(260)를 통해 압력이 인가되는 경우, 탄성 덮개부(260)의 도전체(261)는 출력 노드 Nout과 먼저 접촉되고, 압력이 증가할수록 제1 노드 N1에 제1 입력 노드 N1, 제2 입력 노드 N2 및 제3 입력 노드 N3의 순으로 탄성 덮개부(260)의 도전체(261)에 의해 전기적으로 연결된다.
도 6는 본 발명의 바람직한 실시예에 따라 상기 도 4의 개념도에 개시된 압력 센서의 동작을 설명하기 위한 등가 회로도이다.
도 7은 본 발명의 바람직한 실시예에 따라 상기 도 5의 등가 회로도의 동작을 설명하기 위한 타이밍도이다.
도 6 및 도 7을 참조하면, 제1 스위치 S1은 출력 노드 Nout 및 제1 입력 노드 N1 사이의 전기적 연결관계를 모델링한 것이며, 제2 스위치 S2는 제1 입력 노드 N1 및 제2 입력 노드 N2 사이의 전기적 연결관계를 모델링한 것 이다. 또한, 제3 스위치 S3은 제2 입력 노드 N2 및 제3 입력 노드 N3 사이의 전기적 연결관계를 모델링한 것이다. 즉, 상기 도 5에서의 입력 라인들 및 출력 라인의 구성은 상기 도 6에서 3개의 스위치들 S1 내지 S3과 등가로 해석된다.
탄성 덮개부(260)를 통해 압력이 인가되면, 압력의 강도에 따라 제1 스위치 S1, 제2 스위치 S2 및 제3 스위치 S3의 순으로 도통된다. 탄성 덮개부(260)에 인가되는 압력이 제거되거나, 압력이 소정의 임계치 이하가 되면 모든 스위치는 개방된 상태가 된다.
또한, 입력 신호들 V1, V2 및 V3은 스위치들 S1, S2, S3의 상태에 따라 출력 신호 Vout을 생성하는 일종의 주사 신호로 이해될 수 있다.
먼저, 제1 구간 T1에서 제1 입력 신호 V1은 하이 레벨을 가지고, 제2 입력 신호 V2는 로우 레벨을 가지며, 제3 입력 신호 V3은 하이 레벨을 가진다. 각각의 입력 신호들이 가지는 하이 레벨의 값은 서로 상이할 수 있다. 또한, 입력 신호가 가지는 로우 레벨의 값은 접지 또는 음의 값을 가질 수 있다. 이는 이후의 설명에서도 동일하게 적용된다.
탄성 덮개부(260)에 인가되는 압력이 약하거나 제거될 경우, 도 6의 모든 스위치들은 개방 상태이다. 따라서, 출력 신호 Vout은 로우 레벨을 출력하고, 이는 디지털 신호 "0"으로 인식된다.
탄성 덮개부(260)에 인가되는 압력에 의해 도 4의 출력 노드 Nout과 제1 입력 노드 N1이 전기적으로 연결되면, 제1 스위치 S1이 단락된 상태와 등가이다. 따라서, 제1 입력 저항 R1 및 출력 저항 Rout이 직렬 연결된 구조가 형성되며, 출력 신호 Vout의 하이 레벨값은 Rout/(R1+Rout)*V1을 가진다. 또한, 저항들 및 제1 입력 신호 V1의 조절을 통해 디지털 신호 "1"로 인식이 가능한 레벨을 형성하여 출력할 수 있다.
또한, 탄성 덮개부(260)에 인가되는 압력에 의해 도 6의 출력 노드 Nout, 제1 입력 노드 N1 및 제2 입력 노드 N2가 전기적으로 연결되면, 제1 스위치 S1 및 제2 스위치 S2는 단락된 상태와 등가이다. 또한, 출력 신호 Vout은 하기의 수학식 2로 표현될 수 있다.
Figure pat00002
상기 수학식 2에서 기호 “∥”는 저항의 병렬 연결시의 연산을 의미한다. 예컨대, (R1∥R2)라면, R1R2/(R1+R2)로 연산된다. 기호 “∥”에 대한 정의는 이하의 수학식들에도 동일하게 적용된다.
제1 입력 신호 V1이 양의 값을 가지고, 제2 입력 신호 V2가 음의 값 또는 접지의 값을 가지므로, 출력 신호 Vout은 로우 레벨인 디지털 신호 "0"을 출력한다.
또한, 탄성 덮개부(260)에 인가되는 압력이 제3 스위치 S3까지 도통할 정도로 크다면, 스위치 S1, S2, S3이 도통 상태가 된다. 따라서, 모든 입력 신호 V1, V2, V3은 출력 신호 Vout에 영향을 미친다. 출력 신호 Vout은 하기의 수학식 3으로 표현될 수 있다.
Figure pat00003
제1 입력 신호 V1이 양의 값을 가지고, 제2 입력 신호 V2가 음의 값 또는 접지이며, 제3 입력 신호 V3이 양의 값을 가지므로 출력 신호 Vout은 양의 값을 가지며, 저항들 및 입력 신호들의 레벨의 조절을 통해 디지털 신호 "1"이 출력된다.
또한, 제2 구간 T2에서 제1 입력 신호 V1은 로우 레벨 또는 플로팅되고, 제2 입력 신호 V2는 하이 레벨로 설정된다. 또한, 제3 입력 신호 V3은 로우 레벨 또는 플로팅된다. 상기 도 7에서 신호의 플로팅 상태 또는 로우 레벨은 점선으로 표시된다. 이하의 타이밍도에서도 입력 신호들에 대한 점선의 해석은 플로팅 상태 또는 특정의 레벨을 가지는 것으로 해석된다.
만일, 탄성 덮개부(260)에 인가되는 압력이 매우 약하거나 제거되는 경우, 도 6의 모든 스위치들은 개방 상태이다. 따라서, 출력 신호 Vout은 로우 레벨을 출력하고, 이는 디지털 신호 "0"으로 인식된다.
또한, 탄성 덮개부(260)에 인가되는 압력에 의해 제1 스위치 S1만이 도통되는 경우, 출력 신호 Vout은 로우 레벨을 출력하고, 이는 디지털 신호 "0"으로 인식된다.
또한, 탄성 덮개부(260)에 인가되는 압력이 제2 스위치 S2까지 도통할 정도로 크다면, 제1 스위치 S1 및 제2 스위치 S2가 도통된다. 만일, 제1 입력신호 V1이 로우 레벨을 가지면, 출력 신호 Vout은 상기의 수학식 2로 표현될 수 있다.
제1 입력 신호 V1이 로우 레벨을 가지는 경우, 그 레벨값은 접지 또는 음의 값으로 설정될 수 있다. 적정한 제1 입력 신호 V1의 레벨의 설정을 통해 출력 신호 Vout을 디지털 신호 "1"로 생성할 수 있다.
또한, 제1 입력 신호 V1이 플로팅되는 경우, 출력 신호 Vout은 하기의 수학식 4로 표현된다.
Figure pat00004
상술한 구성에서 저항 및 입력 신호의 레벨을 조절을 통해 출력 신호 Vout을 디지털 신호 "1"로 인식한다.
또한, 탄성 덮개부(260)에 인가되는 압력에 의해 모든 스위치가 도통되고, 제1 입력 신호 V1 및 제3 입력 신호 V3이 접지 레벨 또는 음의 값을 가진다면, 출력 신호 Vout은 상기의 수학식 3으로 표현된다.
또한, 제1 입력 신호 V1 및 제3 입력 신호 V3이 플로팅 상태이면, 출력 신호 Vout은 하기의 수학식 5로 표현된다.
Figure pat00005
상기 수학식 3 및 5에서 저항들의 조절 및 제2 입력 신호 V2의 레벨의 조절을 통해 출력 신호 Vout은 디지털 신호 "1"로 인식된다.
상술한 동작에서 제1 구간 T1에서의 출력 신호 Vout을 2 비트 출력 신호의 최하위 비트로 설정하고, 제2 구간 T2에서의 출력 신호 Vout을 2 비트 출력 신호의 최상위 비트로 설정하면, 4개의 상태를 구현하는 직렬 2 비트 출력 신호를 얻을 수 있다.
또한, 실시의 형태에 따라 제1 구간 T1에서 인가되는 입력 신호들 및 제2 구간 T2에서 인가되는 입력 신호들은 서로 바뀔 수 있다. 따라서, 제1 구간 T1에서 출력되는 출력 신호 Vout은 최상위 비트로 설정되고, 제2 구간 T2에서 출력되는 출력 신호 Vout은 최하위 비트로 설정된다. 이를 통해 직렬 형태의 2 비트 출력 신호를 얻을 수 있다.
또한, 상기 도 1, 도 2 및 상기 도 4 및 도 5에서 출력 라인은 탄성 덮개부의 도전체에 별도로 연결될 수 있다. 즉, 도전체에 별도의 배선을 통해 출력 라인이 형성될 수 있다. 이 경우, 출력 라인은 기판 상의 개구부에 형성되지 않고, 탄성 덮개부 상에 형성될 수 있다. 또한, 입력 라인은 개구부의 중심부터 형성될 수 있다. 예컨대, 상기 도 4에서 출력 라인은 탄성 덮개부의 도전체에 배선되고, 3 개의 입력 라인들은 개구부의 반분선의 중심부터 외곽을 향해 순차적으로 배치될 수 있다.
도 8은 본 발명의 바람직한 실시예에 따라 2 비트의 병렬 디지털 신호를 출력하기 위한 압력 센서의 개념도이다.
도 9는 본 발명의 바람직한 실시예에 따라 상기 도 7의 압력 센서를 각각 A-A' 및 B-B' 라인을 따라 절개한 단면도이다.
상기 도 4에 개시된 압력 센서는 시계열적인 입력전압의 제어를 통해 순차적인 형태의 2 비트의 디지털 신호를 생성하나, 도 8에 개시된 압력 센서는 병렬 형태의 2 비트의 디지털 신호를 생성한다.
도 8 및 도 9를 참조하면, 기판(300) 상에 스페이서층(320)이 형성되고, 스페이서층(320)에 의해 정의된 개구부(330) 상에 다수의 도전성 라인들(341, 342, 351, 352, 353, 354)이 형성된다. 개구부(330) 상에는 탄성 덮개부(360)가 형성된다. 상기 탄성 덮개부(360)에는 제1 도전체(361) 및 제2 도전체(362)가 형성된다.
특히, 도전성 라인들(341, 342, 351, 352, 353, 354)은 제1 라인 그룹(340)과 제2 라인 그룹(350)으로 구성된다. 제1 라인 그룹(340) 상부에는 제1 도전체(361)가 소정 간격으로 이격되어 배치되고, 제2 라인 그룹(350) 상부에는 제2 도전체(362)가 소정 간격으로 이격되어 배치된다. 또한, 제1 도전체(361)와 제2 도전체(362)는 서로 이격되어 배치되며, 상호간에는 전기적 절연이 이루어진다.
제1 라인 그룹(340)은 제1 출력 라인(341) 및 제1 입력 라인(342) 내지 제3 입력 라인(344)을 가진다. 제1 출력 라인(341)에는 제1 출력 신호 Vout1이 연결되고, 접지 사이에는 제1 출력 저항 Rout1이 연결된다. 또한, 제1 입력 라인(342)에는 제1 입력 신호 V1이 인가되고, 이는 제1 입력 저항 R1을 통해 전달된다. 입력 저항들 및 출력 저항들은 개구부 외부에 배치된다.
만일, 외부의 압력의 인가되면, 탄성 덮개부(360)의 제1 도전체(361)는 제1 입력 라인(342) 내지 제3 입력 라인(344)과 제1 출력 라인(341)을 전기적으로 연결한다. 또한, 탄성 덮개부(360)의 제1 도전체(361)는 제2 라인 그룹(350)의 전기적 연결에는 관여하지 않는다. 상술한 제1 라인 그룹(340)의 구성 및 전기적 연결은 상기 도 4 및 도 5에 개시된 바와 실질적으로 동일하다. 다만, 상기 도 4 및 도 5에서는 탄성 덮개부의 도전체가 개구부의 전면을 덮는 것으로 도시되나, 상기 도 8 및 도 9에서는 탄성 덮개부(360)의 제1 도전체(361)는 개구부(330)의 대략 반원을 덮는 것으로 도시된다.
또한, 제2 라인 그룹(350)은 제2 출력 라인(351) 및 제4 입력 라인(352)을 가진다. 제2 출력 라인(351)에는 제2 출력 저항 Rout2가 연결되며, 제2 출력 신호 Vout2이 형성된다. 또한, 제4 입력 신호 V4는 제4 입력 저항 R4를 통해 제4 입력 라인(352)에 전달된다.
또한, 제2 라인 그룹(350)의 상부에는 탄성 덮개부(360)의 제2 도전체(362)가 배치된다. 제2 도전체(362)는 대략 원형의 개구부(330)의 절반을 덮는 것으로 도시된다. 이를 통해 외부 압력이 인가되는 경우, 제2 도전체(362)는 제2 라인 그룹(350) 사이의 전기적 연결을 달성한다.
특히, 제2 라인 그룹(350)에서 제2 출력 라인(351)과 제4 입력 라인(352) 사이의 간격 D0은 제1 라인 그룹(340)에서의 제1 출력 라인(341)과 제2 입력 라인(343) 사이의 간격 D0과 동일하게 설정됨이 바람직하다.
또한, 상기 도 8 및 도 9에서 제1 출력 신호 Vout1은 병렬 2 비트 출력의 하위 비트를 나타내고, 제2 출력 신호 Vout2는 병렬 2비트 출력의 상위 비트를 나타낸다.
도 10은 본 발명의 바람직한 실시예에 따라 상기 도 8 및 도 9의 압력 센서의 동작을 모델링한 등가 회로도이다.
도 10을 참조하면, 제1 라인 그룹(340)에 연결된 저항들 Rout1, R1, R2, R3, 입력 신호들 V1, V2, V3 및 제1 출력 신호 Vout1이 개시된다. 개시된 제1 라인 그룹(340)의 동작 및 구성은 상기 도 6에 도시된 회로도와 동일하다.
또한, 제2 라인 그룹(350)에 연결된 저항들 Rout2, R4 및 회로의 구성은 상기 도 3에 도시된 회로도와 등가이다. 따라서, 제2 라인 그룹(350)에 의해 형성된 회로의 동작은 도 3과 동일하다.
다만, 상기 제1 라인 그룹(340)에 의해 형성된 등가 회로의 동작은 도 7에서 제1 구간 T1에서의 동작과 일치한다.
따라서, 제1 입력 신호 V1에는 하이 레벨이 인가되고, 제2 하위 입력 신호 V2에는 로우 레벨이 인가되고, 제3 하위 입력 신호 V3에는 하이 레벨이 인가된다. 각각의 입력 신호들의 하이 레벨과 로우 레벨은 필요에 따라 그 값이 변경될 수 있다. 특히, 로우 레벨은 접지 또는 음의 값을 가질 수 있다.
외부 압력이 인가되지 않거나 미약하여 스위치 S1 내지 S3이 개방 상태이면, 제1 출력 신호 Vout1은 로우 레벨 또는 디지털 신호 "0"을 출력한다.
또한, 외부 압력이 인가되어 제1 스위치 S1만이 도통되면, 제1 출력 신호 Vout1은 하이 레벨을 가지는 제1 입력 신호 V1 및 저항비에 의해 하이 레벨 또는 디지털 신호 "1"이 된다.
또한, 외부 압력이 증가되어, 제1 스위치 S1 및 제2 스위치 S2가 도통되면, 제1 출력 신호 Vout1은 하기 수학식 6으로 표현될 수 있다.
Figure pat00006
제1 입력 신호 V1이 양의 값을 가지고, 제2 입력 신호 V2가 음의 값 또는 접지의 값을 가지므로, 제1 출력 신호 Vout1은 로우 레벨인 디지털 신호 "0"을 출력한다.
또한, 외부 압력이 더 증가되어 제1 스위치 S1 내지 제3 스위치 S3가 도통되면, 제1 출력 신호 Vout1은 하기 수학식 7로 표현될 수 있다.
Figure pat00007
상기 수학식 7에서 제1 입력 신호 V1은 양의 값을 가지고, 제2 입력 신호 V2는 음의 값 또는 접지 레벨을 가지며, 제3 입력 신호 V3은 양의 값을 가진다. 각각의 레벨의 설정을 통해 제1 출력 신호 Vout1을 하이 레벨을 가지는 디지털 신호 "1"로 형성할 수 있다.
또한, 상기 도 10에서 외부로부터 압력이 인가되지 않거나, 미미하게 인가되는 경우, 제4 스위치 S4는 개방된 상태를 유지한다. 따라서, 제4 입력 신호 V4의 인가 여부 및 레벨의 상하와 무관하게 제2 출력 신호 Vout2는 로우 레벨을 가지는 디지털 신호 "0"을 형성한다.
또한, 외부로부터 소정 이상의 압력이 인가되면, 제4 스위치 S4는 단락 상태가 된다. 이는 제2 출력 라인(351)과 제4 입력 라인(352)이 제2 도전체(362)에 의해 전기적으로 연결되기 때문이다. 또한, 제4 입력 신호 V4가 적절한 양의 값을 가지면, 제2 출력 신호 Vout2는 하이 레벨을 가지는 디지털 신호 "1"을 생성한다.
특히, 상기 도 8에서 제4 입력 라인(352)과 제2 출력 라인(351) 사이의 간격은 제1 출력 라인(341)과 제2 입력 라인(343) 사이의 간격과 동일하게 설정됨이 바람직하다. 이는 상기 도 10에서 스위치 S1 및 S2가 단락 상태로 진입할 때, 스위치 S4도 단락 상태로 진입시키기 위함이다.
도 8 내지 도 10에 개시되는 내용은 2 비트의 디지털 병렬 출력을 나타낸다. 즉, 제2 출력 신호 Vout2는 최상위 비트를 의미하고, 제1 출력 신호 Vout1은 최하위 비트를 의미한다. 인가되는 압력의 크기에 따라 제2 출력 신호 Vout2와 제1 출력 신호 Vout1의 병렬 조합 Vout2Vout1은 디지털 신호 "00", "01", "10", "11"을 가진다. 예컨대 상기 도 8 또는 도 9에서 탄성 덮개부(360)를 통한 압력의 인가와 2 비트 병렬 출력의 양상은 하기의 표 1로 정리될 수 있다.
인가 압력 스위치 상태 출력값
제1 압력 미만 모든 스위치 off 00
제1 압력 이상 제2 압력 미만 S1만 on 01
제2 압력 이상 제3 압력 미만 S1, S2, S4 on 10
제3 압력 이상 모든 스위치 on 11
상기 표 1에서 압력의 크기는 제1 압력, 제2 압력 및 제3 압력의 순으로 증가한다.
또한, 상기 표 1에서 디지털 출력값 "10"이 출력되기 위해서는 제2 스위치 S2가 도통 상태로 진입함과 동시게 제4 스위치 S4도 도통 상태로 진입하여야 한다. 이러한 동작이 수행되기 위해서는 상기 도 8에 도시된 바와 같이 제1 출력 라인(341) 및 제2 입력 라인(343) 사이의 간격은 제2 출력 라인(351) 및 제4 입력 라인(352) 사이의 간격과 동일함이 바람직하다.
또한, 상기 도 8 및 도 9에서 각각의 출력 신호들 Vout1, Vout2는 제1 도전체(361) 및 제2 도전체(362)에 연결될 수 있다. 즉, 제1 출력 라인은 제1 도전체(361)에 연결되고, 탄성 덮개부(360)를 통해 개구부의 외부로 신장될 수 있다. 또한, 제2 출력 라인은 제2 도전체(362)에 연결되고, 탄성 덮개부(360)를 통해 개구부의 외부로 신장될 수 있다. 따라서, 기판(300) 상의 개구부(330) 상에는 제1 입력 라인 내지 제4 입력 라인만이 배치될 수 있다. 제1 도전체(361)의 하부의 중심부에는 제1 입력 라인이 배치되고, 외곽을 향해 제2 입력 라인 및 제3 입력 라인이 순차적으로 배치될 수 있으며, 제2 도전체(362)의 하부의 중심부로부터 제2 입력 라인과 동일한 간격을 가지고 제4 입력 라인이 배치될 수 있다.
도 11은 본 발명의 바람직한 실시예에 따라 직렬 3비트 신호를 생성하기 위한 압력 센서를 도시한 개념도이다.
도 11을 참조하면, 설명의 편의를 위해 기판, 스페이서층, 탄성 덮개부, 개구부 및 도전체는 도시되지 않는다. 형성된 다수의 도전성 라인들은 상기 도 1 및 도 4에 도시된 바대로 스페이서층에 의해 정의되는 기판 상의 개구부에 배치된다. 또한, 출력 라인(400)은 대략 원형의 개구부의 중심점을 통과하는 반분선의 형태로 신장되도록 배치되며, 출력 라인(400)으로부터 소정의 이격 거리를 가지고 다수의 입력 라인들(401 내지 407)이 배치된다.
또한, 개구부의 외부에는 출력 저항 Rout 및 다수의 입력 저항들 R1 내지 R7이 배치된다. 압력 센서의 탄성 덮개부를 통해 압력이 인가되면, 압력의 크기에 따라 제1 입력 노드 N1, 제2 입력 노드 N2 내지 제7 입력 노드 N7의 순으로 출력 노드 Nout와 전기적으로 연결된다.
또한, 전술한 바와 같이 출력 라인(400)은 탄성 덮개부 상에 배치될 수 있으며, 이는 도전체와 전기적으로 연결될 수 있다. 따라서, 개구부의 중심부 또는 반분선의 일부에는 제1 입력 라인(401)이 배치되고, 외곽으로 멀어질수록 제2 입력 라인(402) 내지 제7 입력 라인(407)이 배치될 수 있다.
도 12는 본 발명의 바람직한 실시예에 따라 상기 도 11의 압력 센서를 모델링한 등가 회로도이다.
도 12를 참조하면, 출력 노드 Nout와 제1 입력 노드 N1 사이의 전기적 연결은 탄성 덮개부에 인가되는 압력에 의해 달성된다. 이는 제1 스위치 S1의 배치로 모델링된다. 또한, 압력의 증가에 따라 제2 입력 노드 N2와 제1 입력 노드 N1 사이의 전기적 연결 관계는 제2 스위치 S2의 배치로 모델링된다. 이와 같이 인접한 노드들 사이의 전기적 연결은 다수의 스위치들로 모델링될 수 있다. 또한, 구간별로 인가되는 압력에 의해 스위치들은 개방 또는 단락 상태를 가질 수 있으며, 구간별로 출력되는 디지털 신호의 조합을 통해 3 비트의 직렬 디지털 신호를 생성할 수 있다.
도 13은 본 발명의 바람직한 실시예에 따라 상기 도 12의 등가 회로도의 동작을 설명하기 위한 타이밍도이다.
도 13을 참조하면, 제1 구간 T1에서는 제1 입력 신호 V1이 하이 레벨을 가지고, 제2 입력 신호 V2가 로우 레벨을 가지며, 이러한 레벨의 반복적 변화가 제7 입력 신호 V7까지 진행된다. 이를 통해 제1 구간 T1에서는 3 비트 직렬 신호의 최하위 비트가 출력된다. 즉, 홀수번째 입력 신호들에는 하이 레벨이 인가되고 짝수번째 입력 신호들에는 로우 레벨이 인가된다.
또한, 제2 구간 T2에서는 제1 입력 신호 V1은 로우 레벨이거나 플로팅되고, 제2 입력 신호 V2는 하이 레벨로 설정된다. 또한, 제3 입력 신호 V3은 하이 레벨을 유지하거나 플로팅 상태일 수 있다. 제4 입력 신호 V4는 로우 레벨로 설정되며, 제5 입력 신호 V5는 로우 레벨이거나 플로팅될 수 있다. 또한, 제6 입력 신호 V6은 하이 레벨이며, 제7 입력 신호 V7은 하이 레벨 또는 플로팅될 수 있다. 상기 제2 구간에서는 제2 및 제6 입력 신호들 V2, V6이 하이 레벨을 유지하며, 제4 입력 신호 V4는 로우 레벨을 유지한다. 나머지 입력 신호들은 플로팅될 수 있다. 상기 제2 구간 T2에서 출력되는 신호는 3 비트 직렬 신호의 2 번째 비트 신호에 해당한다.
또한, 제3 구간 T3에서는 제1 입력 신호 V1은 로우 레벨이거나 플로팅될 수 있다. 이는 제3 입력 신호 V3까지 동일하게 적용된다. 또한, 제4 입력 신호 V4는 하이 레벨로 설정되고, 제5 입력 신호 V5는 하이 레벨이거나 플로팅된다. 이는 제7 입력 신호 V7까지 동일하게 적용된다.
또한, 전술한 바와 같이 도 13에서 도시된 각 입력 신호들의 하이 레벨은 공급되는 신호 체계와 구현하고자 하는 디지털값에 따라 그 레벨은 다양하게 설정될 수 있다. 마찬가지로 각 입력 신호의 로우 레벨도 다양하게 설정될 수 있는 바, 예컨대 접지 또는 음의 값을 가질 수 있다.
아래의 표 2는 탄성 덮개부에 인가되는 압력에 따른 스위치의 동작 상태와 출력되는 각 구간마다 출력되는 디지털값을 도시한 표이다.
인가 압력 스위치 상태 T1에서 출력값 T2에서 출력값 T3에서 출력값
제1 압력 미만 모든 스위치 off 0 0 0
제1 압력 이상 제2 압력 미만 S1만 on 1 0 0
제2 압력 이상 제3 압력 미만 S1, S2 on 0 1 0
제3 압력 이상
제4 압력 미만		 S1, S2, S3 on 1 1 0
제4 압력 이상
제5 압력 미만		 S1, S2, S3, S4 on 0 0 1
제5 압력 이상
제6 압력 미만		 S1, S2, S3, S4, S5 on 1 0 1
제6 압력 이상
제7 압력 미만		 S1, S2, S3, S4, S5, S6 on 0 1 1
제7 압력 이상 모든 스위치 on 1 1 1
상기 표 2에서 압력의 크기는 제1 압력, 제2 압력 내지 제7 압력의 순으로 증가하는 값을 가진다.
상기 표 2에서 압력이 인가되지 않거나 미미한 제1 압력 미만이면, 출력 노드와 제1 노드는 전기적으로 개방된 상태가 된다. 따라서, 모든 구간에서 디지털 신호 "0"을 형성할 수 있다.
압력이 제1 압력 이상이고, 제2 압력 미만이면, 출력 노드 Nout와 제1 노드 N1만이 전기적으로 연결된다. 제2 압력은 제1 압력보다 높은 값을 가진다. 이는 제3 압력 내지 제7 압력에 동일하게 적용된다. 상기 도 12에서 스위치 S1 만이 단락 상태를 가지므로 제1 입력 신호 V1은 출력 신호 Vout에 영향을 미친다. 따라서, 구간별로 제1 입력 신호 V1의 레벨을 조절하여 디지털 신호 "0" 또는 "1"을 형성할 수 있다.
압력이 증가하여 출력 노드 Nout에 제1 입력 노드 N1 및 제2 입력 노드 N2가 전기적으로 연결되는 경우, 스위치 S1 및 S2 만이 단락 상태가 된다. 이 때, 출력 신호 Vout에는 제1 입력 신호 V1 및 제2 입력 신호 V2만이 영향을 미친다.
따라서, 출력 신호 Vout은 하기의 수학식 8을 통해 얻을 수 있다.
Figure pat00008
상기 수학식 8에서 각 구간별로 인가되는 입력 신호들 V1 및 V2의 레벨의 조절을 통해 디지털 신호 "1"또는 "0"을 형성할 수 있다. 만일, 입력 신호들 V1 또는 V2가 플로팅되는 경우, 상기 수학식 8에서 플로팅된 신호는 삭제되고, 이에 연결된 저항값은 연산에 반영되지 않아야 한다.
또한, 적정한 압력의 인가에 의해 출력 노드 Nout에 제1 입력 노드 N1, 제2 입력 노드 N2, 제3 입력 노드 N3 및 제4 입력 노드 N4는 전기적으로 연결된다. 따라서, 스위치 S1, S2, S3, S4는 도통 상태가 된다. 만일, 제1 입력 신호 V1 내지 제4 입력 신호 V4가 플로팅되지 않고 소정의 레벨을 가진다고 가정하면, 각 구간별로의 출력 신호 Vout은 하기의 수학식 9로 표현될 수 있다.
Figure pat00009
상기 수학식 9에서 입력 신호들 V1 내지 V4의 레벨의 조절을 통해 출력 신호 Vout을 디지털 신호 "1" 또는 "0"으로 형성할 수 있다.
또한, 제2 구간 T2에서는 제2 입력 신호 V2가 하이 레벨을 가지고, 제4 입력 신호 V4는 로우 레벨을 가진다. 도통 상태인 스위치에 연결된 나머지 입력 신호들인 제1 입력 신호 V1 및 제3 입력 신호 V3은 플로팅이라 가정한다면, 제2 구간 T2에서의 출력 신호 Vout은 하기의 수학식 10으로 결정된다.
Figure pat00010
상기 수학식 10에서 양의 값을 가지는 제2 입력 신호 V2에 대해 제4 입력 신호 V4를 음의 값을 가지도록 하여 출력 신호 Vout이 디지털값 "0"을 가지도록 할 수 있다.
상술한 바와 같이 탄성 덮개부에 인가되는 압력의 크기에 따라 도통되는 스위치들은 결정되며, 각각의 구간에서의 출력 신호 Vout의 디지털 값은 결정될 수 있다. 제1 구간 T1에서의 출력 신호 Vout은 최하위 비트를 형성하고, 제2 구간 T2에서의 출력 신호 Vout은 중위 비트를 형성하며, 제3 구간 T3에서의 출력 신호 Vout은 최상위 비트를 형성한다.
만일, 출력 신호가 n 비트의 직렬 신호를 가지도록 한다면, 입력 라인들 및 출력 라인의 총 개수는 2n 개로 구비된다. 즉, 하나의 출력 라인과 2n-1개의 입력 라인들이 구비되며, 각각의 입력 라인들에는 입력 저항이 배치되며, 출력 라인에는 출력 저항이 배치된다. 입력 저항들과 출력 저항은 개구부의 외부에 배치된다.
또한, n 비트의 직렬 디지털 출력을 얻기 위해 n 개의 구간에서 입력 신호들에 대한 값이 설정된다. 직렬 디지털 신호는 가중치 2k-1(k는 n 이하의 자연수)(가중치 정의가 무엇인지 알수 없음)에 따라 각각의 입력 신호들에 인가되는 값에 의해 결정된다.
즉, n 비트 직렬 디지털 출력 신호의 가중치 2k-1(k는 n 이하의 자연수)에 대해, 2n-1개의 입력 신호들에 대한 관계의 일반식을 얻을 수 있다.
양의 레벨이 인가되는 x번째 입력 신호를 Vx로 정의하고, 음의 레벨 또는 접지 레벨이 인가되는 y번째 입력 신호를 Vy로 정의한다면, x와 y는 하기의 수학식 11로 도출할 수 있다.
Figure pat00011
상기 수학식 11은 양의 레벨이 인가되는 x번째 입력 신호, 음의 레벨 또는 접지 레벨이 인가되는 y번째 입력 신호를 정의한다. 이는 양의 레벨이 인가되는 x번째 입력 라인, 음의 레벨 또는 접지 레벨이 인가되는 y번째 입력 라인을 정의하기도 한다.
또한, 상기 수학식 11에서 자연수 k는 상기 도 13의 구간을 정의한다. 즉, 제1 구간 T1은 k가 1인 경우를 나타내며, 제2 구간 T2는 k가 2인 경우를 나타내고, 제3 구간 T3는 k가 3인 경우를 나타낸다.
제조예 1
도 14 내지 도 16은 본 발명의 바람직한 실시예에 따라 상기 도 12의 3 비트 직렬 신호를 출력하기 위한 압력 센서의 제조에 따른 등가회로도들이다.
특히, 도 14 내지 도 16은 인가되는 입력 신호들이 플로팅되는 경우를 도시한 등가회로들이다.
도 14를 참조하면, 상기 도 13의 제1 구간 T1에서의 등가회로도가 개시된다. 입력 저항들은 각각 1kΩ의 값을 가지고, 출력 저항도 1kΩ의 값을 가진다. 또한, 터치 동작시의 압력의 크기에 따라 스위치 S1 내지 S7은 온/오프된다.
각각의 입력 신호들은 특정의 레벨로 하이 레벨과 로우 레벨로 설정된다. 즉, V1이 1V의 하이 레벨을 가지고, V2는 -1V의 로우 레벨을 가진다. 또한, V3은 2V의 하이 레벨, V4는 -2V의 로우 레벨, V5는 3V의 하이 레벨, V6은 -3V의 로우 레벨, V7은 4V의 하이 레벨을 가진다.
또한, 상기 표 2의 스위치 상태에 따라 출력 신호는 0V의 로우 레벨을 출력하거나, 0.5V의 하이 레벨을 출력한다.
도 15를 참조하면, 상기 도 13의 제2 구간 T2에서의 등가회로도가 개시된다. 상기 등가회로에서 각각의 입력 신호들은 하이 레벨, 음의 값을 가지는 로우 레벨을 가지거나 플로팅된다.
예컨대, 제1 입력 신호 V1은 플로팅되고, 제2 입력 신호 V2는 1V의 하이 레벨을 가진다. 제3 입력 신호 V3은 플로팅되고, 제4 입력 신호 V4는 -1V의 음의 값을 가지는 로우 레벨로 설정된다. 또한, 제5 입력 신호 V5는 플로팅되고, 제6 입력 신호 V6은 2V의 하이 레벨을 가진다. 또한, 제7 입력 신호 V7은 플로팅된다.
동작의 양상은 상기 표 2에서 도시된 바와 동일하다. 즉, 스위치 S1만이 온되면, 출력 신호 Vout은 0V의 로우 레벨을 출력한다. 또한, 스위치 S1, S2가 온되거나 스위치 S1, S2 및 S3이 온되면, 출력 신호 Vout은 0.5V의 하이 레벨을 출력한다. 또한, 스위치들 S1 내지 S4, 또는 S1 내지 S5가 온되면, 출력 신호 Vout은 0V의 로우 레벨을 출력한다. 또한, 스위치 S1 내지 S6, 또는 모든 스위치가 온되면, 출력 신호 Vout은 0.5V의 하이 레벨을 출력한다.
도 16을 참조하면, 상기 도 13의 제3 구간 T3에서의 등가회로도가 개시된다. 상기 등가회로에서 각각의 입력 신호들은 플로팅되거나, 하이 레벨로 설정된다. 예컨대, 제4 입력 신호 V4는 1V의 하이 레벨을 가지며, 나머지 입력 신호들은 플로팅된다.
동작의 양상은 표 2에서 도시된 바와 동일하다. 즉, 스위치 S3이 턴온될 때까지 출력 신호 Vout은 0V의 로우 레벨을 가진다. 또한, 스위치 S4가 턴온되는 터치 압력 이상에서는 출력 신호 Vout은 하이 레벨인 0.5V를 출력한다.
본 제조예에서는 입력 저항들은 상호 동일하게 설정되며, 입력 신호들의 양상은 달리 설정된다.
도 17은 상기 제조예 1에서 도시된 회로도들을 일반화한 회로도이다.
도 17을 참조하면, 입력 저항들은 동일하게 a로 설정되고, 출력 저항은 b의 값을 가진다. 또한, 입력 신호들은 특정의 값을 가지는 하이 레벨 또는 로우 레벨로 설정될 수 있으며, 시계열적인 구간에 따라 플로팅될 수 있다.
먼저 제1 입력 전압 V1의 레벨이 설정되며 스위치 S1이 닫혔을 때 출력 신호 Vout의 하이 레벨은 (b/(a+b))*V1의 레벨을 가진다. 또한, 출력 신호 Vout의 로우 레벨은 0V의 값을 가진다.
또한, 상기 표 2의 스위치들의 동작조건에서 출력 신호 Vout이 일정한 하이 레벨인 p[V]와 0[V]의 로우 레벨을 가지는 n bit의 디지털 출력을 가지는 센서를 설계하기 위해서는 다음의 조건이 필요하다. 즉, 입력 라인은 총 2n-1개가 필요하며, 각 입력 라인에 인가되는 입력 전압은 Vx로 x는 2n-1이하의 자연수 값을 가진다. 입력저항 a와 출력저항 b는 적절한 값으로 취해질 수 있으며 도선 저항을 고려하여 1kΩ이상의 저항이 적절하다. 출력 라인 Vout에서 2w의 가중치에 대한 출력을 얻기 위하여 각 입력 라인에 인가되는 입력 전압 Vx의 조건은 하기의 수학식 12로 결정된다.
Figure pat00012
상기 수학식 12에서 floor()는 내림값 함수를 나타낸다.
제조예 2
도 18 내지 도 20은 본 발명의 바람직한 실시예에 따라 상기 도 12의 3 비트 직렬 신호를 출력하기 위한 압력 센서의 제조에 따른 다른 등가회로도들이다.
특히, 도 18 내지 도 20은 인가되는 입력 신호들이 플로팅되지 않는 경우를 도시한 등가회로들이다. 또한, 본 제조예에서 입력 저항들은 동일한 1kΩ의 값을 가지고, 출력 저항도 1kΩ의 값을 가지도록 설정된다. 또한 출력 전압은 0.5V를 하이 레벨로, 0V를 로우 레벨로 인식한다.
도 18을 참조하면, 상기 도 13의 제1 구간 T1에서의 등가회로도가 개시된다. 또한, 터치 동작시의 압력의 크기에 따라 스위치 S1 내지 S7은 온/오프된다.
각각의 입력 신호들은 특정의 레벨로 하이 레벨과 로우 레벨로 설정된다. 즉, V1이 1V의 하이 레벨을 가지고, V2는 -1V의 로우 레벨을 가진다. 또한, V3은 2V의 하이 레벨, V4는 -2V의 로우 레벨, V5는 3V의 하이 레벨, V6은 -3V의 로우 레벨, V7은 4V의 하이 레벨을 가진다.
또한, 상기 표 2의 스위치 상태에 따라 출력 신호는 0V의 로우 레벨을 출력하거나, 0.5V의 하이 레벨을 출력한다.
도 19를 참조하면, 상기 도 13의 제2 구간 T2에서의 등가회로도가 개시된다. 상기 등가회로에서 각각의 입력 신호들은 하이 레벨 또는 로우 레벨을 가진다.
예컨대, 제1 입력 신호 V1은 0V의 로우 레벨을 가지고, 제2 입력 신호 V2는 1.5V의 하이 레벨을 가진다. 제3 입력 신호 V3은 0.5V의 하이 레벨을 가지고, 제4 입력 신호 V4는 -2V의 음의 값을 가지는 로우 레벨로 설정된다. 또한, 제5 입력 신호 V5는 0V의 로우 레벨을 가지고, 제6 입력 신호 V6은 3.5V의 하이 레벨을 가진다. 또한, 제7 입력 신호 V7은 0.5V의 하이 레벨을 가진다.
동작의 양상은 상기 표 2에서 도시된 바와 동일하다. 즉, 스위치 S1만이 온되면, 출력 신호 Vout은 0V의 로우 레벨을 출력한다. 또한, 스위치 S1, S2가 온되거나 스위치 S1, S2 및 S3이 온되면, 출력 신호 Vout은 0.5V의 하이 레벨을 출력한다. 또한, 스위치들 S1 내지 S4, 또는 S1 내지 S5가 온되면, 출력 신호 Vout은 0V의 로우 레벨을 출력한다. 또한, 스위치 S1 내지 S6, 또는 모든 스위치가 온되면, 출력 신호 Vout은 0.5V의 하이 레벨을 출력한다.
도 20을 참조하면, 상기 도 13의 제3 구간 T3에서의 등가회로도가 개시된다. 상기 등가회로에서 제1 입력 신호 V1 내지 제3 입력 신호 V3은 0V의 로우 레벨을 가지고, 제4 입력 신호 V4는 2.5V의 하이 레벨을 가진다. 또한, 제5 입력 신호 V5 내지 제7 입력 신호 V7은 0.5V의 하이 레벨을 가진다.
동작의 양상은 표 2에서 도시된 바와 동일하다. 즉, 스위치 S3이 턴온될 때까지 출력 신호 Vout은 0V의 로우 레벨을 가진다. 또한, 스위치 S4가 턴온되는 터치 압력 이상에서는 출력 신호 Vout은 하이 레벨인 0.5V를 출력한다.
본 제조예에서는 입력 저항들은 상호 동일하게 설정되며, 입력 신호들의 양상은 달리 설정된다. 특히, 본 제조예에서는 입력 신호는 플로팅 상태가 되지 않으며, 로우 레벨은 0V 이하의 값을 가지고 적절한 값으로 설정된다. 이는 하이 레벨은 0.5V이상의 값을 가지고 적절한 값으로 설정된다. 즉, 본 제조예에서는 입력 신호에 대한 플로팅없이 입력 신호의 레벨을 적절히 조절하면 일정한 레벨의 출력 신호의 양상을 얻을 수 있음을 나타낸다.
제조예 3
도 21은 본 발명의 바람직한 실시예에 따라 상기 도 12의 3 비트 직렬 신호를 출력하기 위한 압력 센서의 제조에 따른 개념도이다.
특히, 도 21은 입력 신호들의 레벨을 고정하고, 입력 저항들의 조절을 통해 일정한 레벨의 출력 신호를 얻을 수 있음을 개시한다.
또한, 상기 도 13의 타이밍도에서 각 구간별로 점선으로 표시된 신호의 영역은 도 21에서는 플로팅된다.
도 21을 참조하면, 상기 도 11과 같이 하나의 출력 라인(400)과 7개의 입력 라인들(401 내지 407)이 개시된다. 또한, 출력 저항과 입력 저항들은 개구부의 외부에 배치된다.
출력 저항은 b의 값을 가지고, 제1 입력 저항은 a의 값을 가진다. 출력 저항 및 입력 저항의 단위는 [Ω]이고, 입력 신호 및 출력 신호 Vout의 단위는 [V]이다.
또한, 도 21에 개시된 구성은 3비트의 이진 출력 신호를 형성한다. 즉, 가중치 20 부터 가중치 22 까지의 3비트의 디지털 신호를 출력한다. 또한, 입력 신호들은 Vw _ 1 과 Vw _ 2 의 두가지 신호를 가진다. 즉, 2w 의 가중치 신호를 출력하고자 하는 경우, Vw _1 및 Vw _2의 두가지 입력 신호들만이 사용되고, 나머지 신호들은 플로팅으로 설정된다. 인가되는 입력 신호들 Vw _1 는 +V의 값을 가지고, Vw _2 는 -V의 값을 가진다고 가정한다. 즉, 입력 신호들은 일정한 양의 레벨과 이와 동일한 절대값을 가지는 음의 레벨을 가진다. 입력 신호 Vw_1 및 Vw_2에 대해 출력 신호 Vout은 b/(a+b)*V의 하이 레벨을 가지고, 0의 로우 레벨을 가진다.
또한, 일부 입력 저항들의 인수인 k값은 1/(2b/a+1)의 값을 가진다. 입력 라인들에 근접한 위치에 배치된 입력 저항을 중심으로 x와 y 좌표를 설정하면 저항 분포도가 작성될 수 있다. 상기 도 21에서는 3비트의 디지털 신호를 출력하는 저항 분포를 개시하고 있으나, 이는 4비트의 디지털 신호를 출력하는 저항 분포로 확장될 수 있다.
y=1 y=2 y=3 y=4
x=1 a
x=2 a 0
x=3 ka
x=4 ka (1-k)a 0
x=5 k2a
x=6 k2a (1-k)ka
x=7 k3a
x=8 k3a (1-k2)ka (1-k)a 0
x=9 k4a
x=10 k4a (1-k2)k2a
x=11 k5a
x=12 k5a (1-k3)k2a (1-k)ka
x=13 k6a
x=14 k6a (1-k3)k3a
x=15 k7a
상기 표 3에서 동일한 x값에서 저항값을 가지는 y의 값 사이에는 적어도 하나의 입력 신호가 연결된다. 예컨대, x가 2인 경우, y가 1과 2 사이에는 하나의 입력 신호가 연결된다. 또한, 저항값이 0인 경우는 도전체를 나타내며, 직접 입력 신호가 연결된다. 예컨대, x가 4인 경우, y가 1과 2 사이에 하나의 입력 신호가 연결되고, y의 값이 2에는 다른 입력 신호가 연결된다. 특히, 동일한 x값에 대하여 개시된 모든 저항들은 직렬 연결된다. 예컨대, x가 4인 경우, ka 및 (1-k)a의 저항들이 서로 직렬로 연결된다.
만일, 압력 센서가 n비트의 순차 디지털 신호를 출력하는 경우, 상기 표에 도시된 좌표에 해당하는 저항값들은 하기의 수학식 13에 따라 결정된다.
수학식 13에서, x는 2n-1 이하의 자연수이고, y는 n 이하의 자연수이다.
Figure pat00013
상기 수학식 13에서 ceiling()는 올림값 함수, floor()는 내림값 함수, a는 출력 라인에 가장 근접한 입력 라인에 연결된 입력 저항, b는 출력 저항을 나타낸다.
또한, 상기 도 21에서 살펴본 바와 같이, n 비트의 직렬 출력 신호를 형성하는 경우, 가중치 2w 에 대한 입력 신호는 Vw _1 및 Vw _2로 설정되고, Vw _1은 +V의 값을 가지고, Vw _2는 -V의 값을 가지는 것으로 가정한다. 나머지 모든 입력 신호들을 플로팅 상태가 된다.
이 때, 입력 신호 Vw _1은 하기의 수학식 14에 따른 저항 후단에 직접 연결된다.
Figure pat00014
또한, 입력 신호 Vw _2는 하기의 수학식 15에 따른 저항 후단에 직접 연결된다.
Figure pat00015
상술한 구성을 통해 입력 신호들을 일정한 레벨로 설정하고, 입력 저항들의 변경을 통해 일정한 값을 가지는 하이 레벨과 로우 레벨의 출력 신호를 얻을 수 있다.
도 22는 본 발명의 바람직한 실시예에 따라 3 비트의 병렬 신호를 출력하기 위한 압력 센서를 도시한 개념도이다.
도 22를 참조하면, 기판 상에 스페이서층이 형성되고, 스페이서층에 의해 구획된 개구부 상에 다수의 라인 그룹들(510, 520, 530)이 형성된다. 또한, 기판 상의 개구부 내에 형성된 라인 그룹들(510, 520, 530) 상부에는 탄성 덮개부가 구비되고 탄성 덮개부가 기판과 대향하는 면에는 제1 도전체(501), 제2 도전체(502) 및 제3 도전체(503)가 구비된다. 각각의 도전체들(501, 502, 503)은 상호간에 전기적으로 절연된 상태로 구비된다.
상기 제1 도전체(501)는 제1 라인 그룹(510)을 구성하는 제1 출력 라인(511) 및 입력 라인들(512 내지 518) 사이의 전기적 연결을 수행하고, 제2 도전체(502)는 제2 라인 그룹을 구성하는 제2 출력 라인(521) 및 입력 라인들(522 내지 524) 사이의 전기적 연결을 수행하며, 제3 도전체(503)는 제3 라인 그룹들을 구성하는 제3 출력 라인(531) 및 제11 입력 라인(532) 사이의 전기적 연결을 수행한다.
또한, 제1 출력 라인(511)과 제2 입력 라인(513) 사이의 간격은 제2 출력 라인(521)과 제8 입력 라인(522)의 간격과 동일함이 바람직하다. 또한, 제1 출력 라인(511)과 제4 입력 라인(515) 사이의 간격은 제2 출력 라인(521)과 제9 입력 라인(523) 사이의 간격과 동일함이 바람직하며, 제3 출력 라인(531)과 제11 입력 라인(532) 사이의 간격과 동일함이 바람직하다. 또한, 제1 출력 라인(511)과 제6 입력 라인(517) 사이의 간격은 제2 출력 라인(521)과 제10 입력 라인(524) 사이의 간격과 동일함이 바람직하다.
또한, 제1 출력 라인(511), 제2 출력 라인(521) 및 제3 출력라인(531)은 압력 인가시 입력라인 그룹들보다 도전체와 먼저 접촉할 수 있게 개구부의 중심에 가깝게 배치되며 각각의 출력라인들은 상호간에 전기적으로 분리된다. 또한, 각각의 입력 라인들은 중심선에 해당하는 출력 라인들로부터 소정 간격으로 이격되어 배치된다.
제1 라인 그룹(510)의 동작에 의해 출력되는 제1 출력 신호 Vout1은 3 비트 병렬 신호의 최하위 비트를 구성하고, 제2 출력 신호 Vout2는 중위 비트를 구성하며, 제3 출력 신호 Vout3은 최상위 비트를 구성한다.
또한, 상기 도 22에서 제1 출력 라인은 제1 도전체와 전기적으로 연결되고, 탄성 덮개부 상에 형성될 수 있으며, 제1 출력 저항은 개구부 외부에 배치될 수 있다. 또한, 제2 출력 라인은 제2 도전체와 전기적으로 연결되고, 탄성 덮개부 상에 배선의 형태로 제공될 수 있으며, 제3 출력 라인은 제3 도전체와 전기적으로 연결되고, 탄성 덮개부 상에서 배선의 형태로 제공될 수 있다.
즉, 각각의 출력 라인이 각각의 도전체와 전기적으로 단락된 상태로 탄성 덮개부 상에 제공되는 경우, 각 라인 그룹의 첫 번째 입력 라인은 상기 도 22에서 각각의 출력 라인이 배치되는 반분선의 일부로 배치될 수 있으며, 순차적으로 이격 거리를 가지고 다수의 입력 라인들이 배치될 수 있다.
도 23은 본 발명의 바람직한 실시예에 따라 상기 도 22의 3 비트 병렬 출력을 가지는 압력 센서를 모델링한 등가 회로도이다.
도 23을 참조하면, 제1 라인 그룹은 7 개의 스위치들 S1 내지 S7로 모델링된다. 또한, 제1 라인 그룹에 연결되고, 개구부 외부에 배치되는 저항들이 나타난다. 제1 출력 신호 Vout1은 제1 출력 저항 Rout1을 통해 나타난다. 또한, 제2 라인 그룹은 3 개의 스위치들 S8 내지 S10으로 모델링되며, 제2 라인 그룹에 연결되고, 개구부 외부에 배치되는 저항들이 나타나며, 제2 출력 신호 Vout2는 제2 출력 저항 Rout2를 통해 생성된다. 또한, 제3 라인 그룹은 하나의 스위치 S11로 모델링되며, 개구부 외부에 배치되는 입력 저항이 나타나고, 제3 출력 신호 Vout3은 제3 출력 저항 Rout3을 통해 생성된다.
아래의 표 4는 상기 도 23에 개시된 압력 센서 회로의 동작을 설명하기 위한 것이다.
인가 압력 제1 라인 그룹 제2 라인 그룹 제3 라인 그룹 Vout1 Vout2 Vout3
제1 압력 미만 모든 스위치 off 모든 스위치 off 모든 스위치 off 0 0 0
제1 압력 이상 제2 압력 미만 S1만 on 모든 스위치 off 모든 스위치 off 1 0 0
제2 압력 이상 제3 압력 미만 S1, S2 on S8만 on 모든 스위치 off 0 1 0
제3 압력 이상
제4 압력 미만		 S1, S2, S3 on S8만 on 모든 스위치 off 1 1 0
제4 압력 이상
제5 압력 미만		 S1, S2, S3, S4 on S8, S9 on S11 on 0 0 1
제5 압력 이상
제6 압력 미만		 S1, S2, S3, S4, S5 on S8, S9 on S11 on 1 0 1
제6 압력 이상
제7 압력 미만		 S1, S2, S3, S4, S5, S6 on 모든 스위치 on S11 on 0 1 1
제7 압력 이상 모든 스위치 on 모든 스위치 on S11 on 1 1 1
상기 표 4에서의 압력의 크기는 제1 압력 내지 제7 압력의 순으로 증가하는 것으로 가정한다.
상기 표 4에서 제1 라인 그룹에는 상기 도 13에서의 제1 구간에 인가된 입력 신호들과 동일한 신호가 인가된다. 따라서, 홀수번째 입력 라인에는 하이 레벨의 신호가 인가되고, 짝수번째 라인에는 로우 레벨의 신호가 인가된다.
각각의 입력 라인들에 대한 신호의 인가조건은 상기 수학식 10에 따르며, 제1 라인 그룹에 해당하는 인가조건은 n=3이며, k=1인 경우이다. 즉, 각각의 입력 라인들은 인접한 라인에 비해 다른 극성의 신호가 인가될 수 있으며, 하이 레벨에서의 실제값은 디지털 신호 "1"을 형성하기 위해 입력 라인에 따라 변경 가능하며, 로우 레벨의 실제값도 디지털 신호 "0"을 형성하기 위해 입력 라인에 따라 변경 가능하다 할 것이다.
또한, 제2 라인 그룹에 인가되는 신호는 홀수번째 라인들에는 하이 레벨이 인가되고, 짝수번째 라인들에는 로우 레벨이 인가된다. 따라서, 제8 입력 신호 및 제10 입력 신호에는 하이 레벨이 인가되고, 제9 입력 신호에는 로우 레벨이 인가된다. 하이 레벨의 실제값은 디지털 신호 "1"을 생성하기 위해 입력 라인들에 따라 변경 가능하며, 로우 레벨의 실제값도 디지털 신호 "0"을 형성하기 위해 접지 또는 음의 값을 가질 수 있다.
상기 제2 라인 그룹에 신호의 인가조건은 상기 수학식 10에 따르며, 이는 n=2이며, k=1인 경우이다. 즉, 첫 번째 입력 신호인 제8 입력 신호 V8 및 세번째 입력 신호인 제10 입력 신호 V10은 양의 레벨을 가지고, 두 번째 입력 신호인 제9 입력 신호 V9는 음의 레벨 또는 접지 레벨을 가진다.
또한, 제3 라인 그룹에 인가되는 신호인 제11 입력 신호 V11은 하이 레벨로 설정된다. 이는 상기 수학식 10에서 n=1로 설정하고, k=1로 설정한 결과이다.
제1 라인 그룹의 스위치 S1만 도통되는 경우, 나머지 라인 그룹들의 스위치들은 오프 상태이다. 따라서, 제1 출력 신호 Vout1은 디지털 신호 "1"을 출력하고, 제2 출력 신호 Vout2 및 제3 출력 신호 Vout3은 디지털 신호 "0"을 출력한다.
탄성 덮개부의 압력에 의해 제1 라인 그룹의 스위치 S1 및 S2만 도통되는 경우, 하이 레벨의 제1 입력 신호 V1 및 로우 레벨의 제2 입력 신호 V2에 의해 제1 출력 신호 Vout1은 디지털 신호 "0"을 출력한다.
또한, 제1 라인 그룹의 스위치 S1 및 S2가 도통될 때, 제2 라인 그룹의 스위치 S8이 도통된다. 이는 상기 도 22에서 제1 라인 그룹에서의 간격 D1과 제2 라인 그룹에서의 간격 D1이 상호 동일함에 기인한다.
제2 라인 그룹에서 도통된 스위치 S8에 의해 제2 출력 신호 Vout2는 디지털 신호 "1"을 출력한다. 이 때, 제3 라인 그룹의 스위치는 개방 상태이다. 따라서, 제3 출력 신호는 디지털 신호 "0"을 출력한다.
탄성 덮개부에 인가되는 압력에 의해 제1 라인 그룹의 스위치 S1, S2 및 S3이 도통되면, 제2 라인 그룹의 스위치 S8은 도통 상태가 되고, 제3 라인 그룹의 스위치는 개방 상태가 된다.
제1 입력 신호 V1 및 제3 입력 신호 V3은 하이 레벨을 가지고, 제2 입력 신호는 로우 레벨을 가지므로 제1 출력 신호 Vout1은 디지털 신호 "1"을 출력한다. 또한, 제2 라인 그룹에서 제8 입력 신호 V8은 하이 레벨을 가지므로 제2 출력 신호 Vout2는 디지털 신호 "1"을 생성한다. 이 때, 제3 라인 그룹의 스위치는 개방 상태므로 제3 출력 신호 Vout3은 디지털 신호 "0"을 출력한다.
탄성 덮개부에 인가되는 압력에 의해 제1 라인 그룹의 스위치 S1, S2, S3, S4가 도통되면, 제2 라인 그룹의 스위치 S8 및 S9도 도통되고, 제3 라인 그룹의 스위치 S11도 도통된다. 이는 상기 도 22에서 제1 라인 그룹에서의 간격 D2와 제2 라인 그룹에서의 간격 D2 및 제3 라인 그룹에서의 간격 D2가 상호 동일함에 기인한다.
제1 라인 그룹에 연결된 제1 입력 신호 V1 내지 제4 입력 신호 V4에 의해 제1 출력 신호 Vout1은 디지털 신호 "0"을 출력한다. 또한, 제2 라인 그룹에 연결된 제8 입력 신호 V8 및 제9 입력 신호 V9에 의해 제2 출력 신호 Vout2는 디지털 신호 "0"을 출력한다. 또한, 제3 라인 그룹에 연결된 제11 입력 신호 V11에 의해 제3 출력 신호 Vout3은 디지털 신호 "1"을 출력한다.
또한, 탄성 덮개부에 인가되는 압력에 의해 제1 라인 그룹의 스위치 S1, S2, S3, S4, S5가 도통되면, 제2 라인 그룹의 스위치 S8, S9도 도통되고, 제3 라인 그룹의 스위치 S11도 도통된다. 제2 출력 신호 Vout2 는 디지털 신호 "0"을 출력하고, 제3 출력 신호 Vout3은 디지털 신호 "1"을 출력한다. 또한, 제1 라인 그룹에서 도통된 스위치들에 연결된 제1 입력 신호 V1 내지 제5 입력 신호 V5에 의해 제1 출력 신호 Vout1은 디지털 신호 "1"을 출력한다. 예컨대 제1 출력 신호 Vout1은 하기의 수학식 16로 결정될 수 있다.
Figure pat00016
또한, 탄성 덮개부에 인가되는 압력에 의해 제1 라인 그룹의 스위치 S1 내지 S6이 도통되면, 제2 라인 그룹의 모든 스위치들은 도통되고, 제3 라인 그룹의 스위치 S11도 도통된다. 이는 상기 도 22에서 제1 라인 그룹(510)에서 제1 출력 라인(511)과 제6 입력 라인(517) 사이의 간격이 제2 라인 그룹(520)에서의 제2 출력 라인(521)과 제10 입력 라인(524) 사이의 간격이 상호간에 D3로 동일함에 기인한다.
제1 라인 그룹에서 도통된 스위치들에 연결된 제1 입력 신호 V1 내지 제6 입력 신호 V6에 의해 제1 출력 신호 Vout1는 디지털 신호 "0"을 출력한다. 또한, 제2 라인 그룹에서 도통된 스위치들 S8 내지 S10에 의해 제2 출력 신호 Vout2는 디지털 신호 "1"을 생성한다. 상기 제2 출력 신호 Vout2는 하기의 수학식 17로 결정된다.
Figure pat00017
또한, 탄성 덮개부에 인가되는 압력에 의해 제1 라인 그룹의 모든 스위치가 도통되고, 제2 라인 그룹의 스위치가 도통되며, 제3 라인 그룹의 스위치도 도통되는 경우, 모든 출력 신호들은 디지털 신호 "1"을 형성한다.
상술한 구조에서 병렬로 n 비트의 출력 신호를 형성할 수 있다. 병렬 n 비트의 디지털 출력을 얻기 위해 도전체는 n 개로 분리되어야 하며, 도전체 하부에는 n 개의 라인 그룹들이 배치되어야 한다.
또한, 각각의 라인 그룹은 2k-1 (k는 n 이하의 자연수)의 가중치를 가지는 디지털 신호를 출력한다. 또한, 해당하는 라인 그룹의 출력 신호가 2k-1 (k는 n 이하의 자연수)의 가중치를 가지기 위해서는 2n-(k-1)-1 개의 입력 라인 또는 입력 신호를 가지고, 적어도 하나의 출력 신호를 가진다. 즉, 3 비트 병렬 출력을 수행하는 압력 센서에서 20 의 가중치를 가지는 제1 라인 그룹은 7개의 입력 라인들을 가지며. 21 의 가중치를 가지는 제2 라인 그룹은 3개의 입력 라인들을 가지며, 22 의 가중치를 가지는 제3 라인 그룹은 하나의 입력 라인을 가진다.
이를 일반화하면, n 비트의 병렬 디지털 출력을 형성하는 압력 센서는 n 개의 라인 그룹을 가지며, 각각의 라인 그룹은 2k-1 (k는 n 이하의 자연수)의 가중치를 가진다. 또한, 해당하는 2k-1 (k는 n 이하의 자연수)의 가중치를 출력하는 라인 그룹은 2n-(k-1)-1 개의 입력 라인 또는 입력 신호를 가진다.
가중치 2k-1 (k는 n 이하의 자연수)의 가중치를 출력하는 라인 그룹에서 양의 레벨 또는 하이 레벨을 공급하는 x번째 입력 신호를 Vx라 정의하고, 음의 레벨 또는 접지 레벨을 공급하는 y번째 입력 신호를 Vy라 정의하면, x와 y는 하기의 수학식 18로 정의될 수 있다.
Figure pat00018
상술한 바와 같이 본 발명에서는 입출력 저항 및 입력 신호의 조절을 통하여 디지털 신호를 직접 형성할 수 있다. 또한, 단위 압력 센서에서 디지털 신호는 직렬 또는 병렬 동작이 가능해지며, 이를 통해 신호처리에 따른 과도한 지연 시간을 해소할 수 있으며, 신호처리 또는 아날로그-디지털 변환을 위한 별도의 부품이나 반도체 소자가 요구되지 않으므로 압력 센서의 가격 경쟁력을 확보할 수 있다.
100, 200, 300 : 기판 120, 220, 320 : 스페이서층
130, 230, 330 : 개구부 160, 260, 360 : 탄성 덮개부
161, 261 : 도전체 340 : 제1 라인 그룹
350 : 제2 라인 그룹 361 : 제1 도전체
362 : 제2 도전체

Claims (18)

  1. 기판 상에 형성되고, 개구부를 형성하는 스페이서층;
    상기 스페이서층의 상부에 형성된 탄성 덮개부;
    상기 개구부에 의해 노출된 기판과 대향하고, 상기 탄성 덮개부 상에 형성된 도전체;
    상기 개구부의 반분선을 따라 상기 개구부의 중심에 배치되는 출력 라인; 및
    상기 개구부 상에 형성되고, 상기 출력 라인으로부터 소정 간격 이격되어 배치되는 입력 라인들을 포함하고,
    상기 탄성 덮개부에 인가되는 압력의 크기에 따라 상기 출력 라인과 상기 입력 라인들은 전기적으로 연결되는 것을 특징으로 하는 압력 센서.
  2. 제1항에 있어서, 상기 출력 라인에는 출력 저항이 연결되고, 상기 출력 저항은 상기 개구부 외부에 배치되며, 상기 입력 라인에는 입력 저항이 연결되며, 상기 입력 저항은 상기 개구부 외부에 배치되는 것을 특징으로 하는 압력 센서.
  3. 제2항에 있어서, 상기 출력 라인이 n 비트의 디지털 신호를 출력하는 경우, 상기 입력 라인들은 2n-1 개를 가지는 것을 특징으로 하는 압력 센서.
  4. 제3항에 있어서, 양의 레벨이 인가되는 x번째 입력 신호를 Vx라 정의하고, 음의 레벨 또는 접지 레벨이 인가되는 y번째 입력 신호를 Vy라 정의한다면, 상기 x와 y는 하기의 수학식 11로 도출되는 것을 특징으로 하는 압력 센서.
    [수학식 11]
    Figure pat00019

    상기 수학식 11에서 k는 상기 n 이하의 자연수이다.
  5. 제4항에 있어서, 상기 n 비트의 디지털 신호는 시계열적인 직렬 신호의 형태를 가지는 것을 특징으로 하는 압력 센서.
  6. 제2항에 있어서, 상기 탄성 덮개부에 인가되는 압력이 증가함에 따라 상기 출력 라인은 이격거리가 증가하는 상기 입력 라인과 전기적으로 연결되는 것을 특징으로 하는 압력 센서.
  7. 기판 상에 형성되고, 개구부를 형성하는 스페이서층;
    상기 스페이서층의 상부에 형성된 탄성 덮개부;
    상기 개구부에 의해 노출된 기판과 대향하고, 상기 탄성 덮개부 상에 형성된 n 개의 도전체들;
    상기 개구부의 반분선을 따라 상기 개구부의 중심으로부터 외곽을 향하여 배치되는 n 개의 라인 그룹들; 및
    상기 탄성 덮개부에 인가되는 압력의 크기에 따라 상기 각각의 라인 그룹들 내부의 출력 라인과 입력 라인은 전기적으로 연결되는 것을 특징으로 하는 압력 센서.
  8. 제7항에 있어서, 상기 n 개의 도전체들은 상호간에 전기적으로 절연인 것을 특징으로 하는 압력 센서.
  9. 제7항에 있어서, 상기 압력 센서는 n 비트의 병렬 디지털 출력을 형성하는 것을 특징으로 하는 압력 센서.
  10. 제7항에 있어서, 상기 각각의 라인 그룹은 출력 라인 및 입력 라인을 포함하고, 상기 출력 라인은 적어도 하나의 도전성 라인이며, 상기 입력 라인은 2n-(k-1)-1(k는 n 이하의 자연수) 개로 구성되는 것을 특징으로 하는 압력 센서.
  11. 제10항에 있어서, 양의 레벨이 인가되는 x번째 입력 신호를 Vx라 정의하고, 음의 레벨 또는 접지 레벨이 인가되는 y번째 입력 신호를 Vy라 정의한다면, 상기 x와 y는 하기의 수학식 18로 도출되는 것을 특징으로 하는 압력 센서.
    [수학식 18]
    Figure pat00020
  12. 제10항에 있어서, 상기 각각의 입력 라인에 연결되는 입력 저항은 상기 개구부 외부에 배치되고, 상기 출력 라인에 연결되는 출력 저항은 상기 개구부 외부에 배치되는 것을 특징으로 하는 압력 센서.
  13. 제10항에 있어서, 상기 하나의 도전체 하부에는 하나의 라인 그룹이 배치되는 것을 특징으로 하는 압력 센서.
  14. 제13항에 있어서, 상기 라인 그룹은 개구부의 반분선의 일부에 배치되는 출력 라인; 및
    상기 출력 라인으로부터 소정 거리로 이격되는 적어도 하나의 입력 라인을 포함하는 것을 특징으로 하는 압력 센서.
  15. 개구부의 반분선으로부터 멀어질수록 높은 압력을 인가하여 출력 라인과 입력 라인을 전기적으로 연결하는 압력 센서의 동작 방법에 있어서,
    시계열적으로 n 개의 구간을 설정하여, 각각의 구간이 최하위 비트부터 최상위 비트까지의 비트를 형성하며, 인가하는 압력에 상응하는 n 비트의 직렬 디지털 신호를 생성하는 압력 센서의 동작 방법.
  16. 제15항에서, 양의 레벨이 인가되는 x번째 입력 신호를 Vx로 정의하고, 음의 레벨 또는 접지 레벨이 인가되는 y번째 입력 신호를 Vy로 정의한다면, 상기 x와 y는 하기의 수학식 11로 도출되는 것을 특징으로 하는 압력 센서의 동작 방법
    [수학식 11]
    Figure pat00021

    상기 수학식에서 k는 시계열적인 k번째 구간을 나타내고, 상기 n 이하의 자연수이다.
  17. 개구부의 반분선으로부터 멀어질수록 높은 압력을 인가하여 출력 라인과 입력 라인을 전기적으로 연결하는 압력 센서의 동작 방법에 있어서,
    n 개의 라인 그룹을 설정하여, 적어도 1회의 입력 전압 제어로 n 비트의 병렬 디지털 신호를 생성하는 압력 센서의 동작 방법.
  18. 제17항에 있어서, 상기 각각의 라인 그룹 내에서 양의 레벨이 인가되는 x번째 입력 신호를 Vx로 정의하고, 음의 레벨 또는 접지 레벨이 인가되는 y번째 입력 신호를 Vy로 정의한다면, 상기 x와 y는 하기의 수학식 18로 도출되는 것을 특징으로 하는 압력 센서의 동작 방법
    [수학식 18]
    Figure pat00022

    상기 수학식 18에서 k는 상기 n 이하의 자연수이다.
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