KR20170078887A - 폴라 코드 디코딩 방법 및 디코더 - Google Patents

폴라 코드 디코딩 방법 및 디코더 Download PDF

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Abstract

본 발명의 실시예는 폴라 코드 디코딩 방법 및 디코더를 제공한다. 상기 폴라 코드 디코딩 방법은, 길이 N인 제1 폴라 코드를 상호 연결된 m개의 제2 폴라 코드로 분할하는 단계 - 각각의 제2 폴라 코드의 길이는 N/m이고, N과 m은 2의 정수 거듭제곱이고, N>m임 -; 상기 m개의 제2 폴라 코드를 독립적으로 디코딩하여 상기 m개의 제2 폴라 코드의 디코딩 결과를 획득하는 단계; 및 상기 m개의 제2 폴라 코드의 디코딩 결과에 따라 상기 제1 폴라 코드의 디코딩 결과를 취득하는 단계를 포함한다. 본 발명의 실시예에서는, 길이 N인 폴라 코드를 상호 연결된 복수의 세그먼트로 분할하고; 분할한 폴라 코드들을 독립적으로 디코딩하며; 독립적인 디코딩 결과들을 연합하여 처리하여 원래의 폴라 코드의 디코딩 결과를 취득한다. 이와 같이, N 비트를 순차적으로 디코딩할 필요가 없어, 폴라 코드의 유연성을 향상시킬 수 있다.

Description

폴라 코드 디코딩 방법 및 디코더 {POLAR CODE DECODING METHOD AND DECODER}
본 발명의 실시예는 코딩 및 디코딩 분야에 관한 것으로, 더욱 구체적으로는, 폴라 코드(Polar code) 디코딩 방법 및 디코더에 관한 것이다.
채널 코딩(channel coding)은 일반적으로 데이터 송신의 신뢰성을 향상시키고 통신 품질을 보장하기 위해 통신 시스템에 사용된다. 폴라 코드는 섀넌 용량(Shannon capacity) 및 낮은 코딩 및 디코딩 복잡도에 근접할 수 있는 코딩 방식이다. 폴라 코드는 선형 블록 코드(linear block code)이다. 폴라 코드의 생성 매트릭스(generator matrix)는 GN .이고, 폴라 코드의 코딩 프로세스(coding process)는
Figure pat00001
이며, 위 식에서
Figure pat00002
, 코드 길이 N=2n, 그리고 n≥0이다.
여기서,
Figure pat00003
이고, BN은 전치 행렬(transposed matrix), 예를 들어 비트 반전(bit reversal) 행렬이다.
Figure pat00004
은 F의 크로네커 거듭제곱(Kronecker power)이며,
Figure pat00005
로 정의된다. 폴라 코드는 잉여류 코드(coset code)를 사용하여
Figure pat00006
로 나타낼 수 있다. 폴라 코드의 코딩 프로세스는
Figure pat00007
이며, 위 식에서 A는 정보(information) 비트 인덱스들의 집합이고, GN .(A)는 집합 A 내의 인덱스에 대응하는 행(line)에서 취득되는, GN . 내에 있는 부분 행렬(submatrix)이며, GN.(AC)는 집합 AC 내의 인덱스에 대응하는 행에서 취득되는, GN . 내에 있는 부분 행렬이다.
Figure pat00008
는 알려진 비트인 동결(frozen) 비트이며,
Figure pat00009
의 수량은 (N-K)개이다. 단순화를 위해, 이들 동결 비트는 0으로 설정될 수 있다.
폴라 코드 디코딩에서는 SC(successive-cancellation, 연속 삭제) 디코딩을 사용할 수 있으며, 디코딩 프로세스는 다음과 같을 수 있다:
폴라 코드는, 그 파라미터가
Figure pat00010
인 것으로 고려된다.
SC 디코딩에서는, 다음의 조건부 우도 함수(conditional likelihood function)가 차례로 계산된다:
Figure pat00011
(1),
위 식에서,
Figure pat00012
은 수신 신호 벡터(received signal vector)(y1, y2, ..., yN)이고,
Figure pat00013
는 비트 벡터(u1, u2, ..., ui - 1)이다. W는 전이 확률(transition probability)이고, L은 로그 우도 비(log-likelihood ratio)를 나타낸다.
Figure pat00014
이면, 다음과 같이 판단을 내린다:
Figure pat00015
(2)
Figure pat00016
이면, 단순히 다음과 같이 가정된다:
Figure pat00017
(3)
전술한 식 (2) 및 (3)에서,
Figure pat00018
는 비트
Figure pat00019
의 판단 값(decision value)을 나타낸다.
SC 디코딩의 복잡도는 O(Nlog2N)이다. 코드 길이 N이 매우 긴 경우에, SC 디코딩은 양호한 성능으로 달성될 수 있고 대략 샤넌 한계(Shannon limit)에 도달한다.
그러나, SC 디코딩에서, 디코딩은 비트 단위로 순차로 수행될 수 있을 뿐이고, 어려운 판단은 각각의 비트가 디코딩된 후에 내린 다음, 그 어려운 판단의 결과를 비교적 복잡도가 낮은 후속 비트의 디코딩에 사용한다.
본 발명의 실시예는 폴라 코드의 디코딩 처리량(decoding throughput)을 향상시킬 수 있는, 폴라 코드 디코딩 방법 및 디코더를 제공한다.
제1 측면에 따르면, 폴라 코드 디코딩 방법이 제공되며, 상기 폴라 코드 디코딩 방법은, 디코더가 길이 N인 제1 폴라 코드를 상호 연결된 m개의 제2 폴라 코드로 분할하는 단계 - 각각의 제2 폴라 코드의 길이는 N/m이고, N과 m은 2의 정수 거듭제곱이고, N>m임 -; 상기 디코더가 상기 m개의 제2 폴라 코드를 독립적으로 디코딩하여 상기 m개의 제2 폴라 코드의 디코딩 결과를 획득하는 단계; 및 상기 디코더가 상기 m개의 제2 폴라 코드의 디코딩 결과에 따라 상기 제1 폴라 코드의 디코딩 결과를 취득하는 단계를 포함한다.
제1 측면을 참조하여, 일 구현 방식에서, 상기 m개의 제2 폴라 코드를 독립적으로 디코딩하여 상기 m개의 제2 폴라 코드의 디코딩 결과를 획득하는 단계는, 상기 m개의 제2 폴라 코드를 병렬로 디코딩하여 상기 m개의 제2 폴라 코드의 디코딩 결과를 획득하는 단계를 포함한다.
제1 측면 및 전술한 구현 방식을 참조하여, 다른 구현 방식에서, 상기 m개의 제2 폴라 코드를 독립적으로 디코딩하여 상기 m개의 제2 폴라 코드의 디코딩 결과를 획득하는 단계는, 각각의 제2 폴라 코드 내의 제i 비트의 판단 참조 값(decision reference value)을 획득하는 단계 - i는 양의 정수이고, 1≤i≤N/m임 -; 및 상기 판단 참조 값에 따라 상기 제i 비트를 판단하여 상기 제i 비트의 판단 값을 취득하는 단계를 포함하고, 상기 디코더가 상기 m개의 제2 폴라 코드의 디코딩 결과에 따라 상기 제1 폴라 코드의 디코딩 결과를 취득하는 단계는, 상기 제1 폴라 코드 내에 있고 상기 m개의 제2 폴라 코드의 제i 비트에 대응하는 비트들의 특성(property)에 따라, 상기 제1 폴라 코드 내의 상기 대응하는 비트들의 디코딩 결과를 취득하는 단계를 포함한다.
제1 측면 및 전술한 구현 방식들 참조하여, 다른 구현 방식에서, 상기 제1 폴라 코드 내에 있고 상기 m개의 제2 폴라 코드의 제i 비트에 대응하는 비트들의 특성에 따라, 상기 제1 폴라 코드 내의 상기 대응하는 비트들의 디코딩 결과를 취득하는 단계는, 상기 대응하는 비트들이 모두 정보 비트인 경우, 상기 m개의 제2 폴라 코드의 제i 비트의 판단 값에 따라 상기 대응하는 비트들의 디코딩 결과를 결정하는 단계; 및 상기 대응하는 비트들에 동결 비트와 정보 비트가 존재하는 경우, 상기 m개의 제2 폴라 코드의 제i 비트의 판단 값 및 상기 제i 비트의 판단 참조 값에 따라 대응하는 비트들의 디코딩 결과를 결정하거나, 상기 m개의 제2 폴라 코드의 제i 비트의 판단 참조 값에 따라 상기 대응하는 비트들의 디코딩 결과를 결정하는 단계를 포함한다.
제1 측면 및 전술한 구현 방식들 참조하여, 다른 구현 방식에서, 상기 m개의 제2 폴라 코드의 제i 비트의 판단 참조 값에 따라 상기 대응하는 비트들의 디코딩 결과를 결정하는 단계는, 상기 m개의 제2 폴라 코드의 제i 비트의 판단 참조 값에 대해 동일 이득 결합(equal-gain combining)을 수행하여 상기 대응하는 비트들의 디코딩 결과를 취득하는 단계를 포함한다.
제1 측면 및 전술한 구현 방식들 참조하여, 다른 구현 방식에서, 상기 m개의 제2 폴라 코드의 제i 비트의 판단 참조 값에 따라 상기 대응하는 비트들의 디코딩 결과를 결정하는 단계는, 상기 m개의 제2 폴라 코드의 제i 비트의 판단 참조 값에 따라 상기 대응하는 비트들의 각각의 조합의 우도비 함수 값(likelihood ratio function value)을 획득하는 단계; 및 우도비 함수 값이 최대인 조합을 상기 대응하는 비트들의 디코딩 결과로서 선택하는 단계를 포함한다.
제1 측면 및 전술한 구현 방식들 참조하여, 다른 구현 방식에서, 상기 판단 참조 값은 우도비(likelihood ratio), 로그 우도비(log-likelihood ratio), 또는 확률 값이다.
제1 측면 및 전술한 구현 방식들 참조하여, 다른 구현 방식에서, 상기 디코더가 길이 N인 제1 폴라 코드를 상호 연결된 m개의 제2 폴라 코드로 분할하는 단계는, 상기 제1 폴라 코드의 수신 신호 벡터를 m개의 세그먼트로 순차적으로 동등하게 분할하는 단계를 포함하고, 상기 수신 신호 벡터의 각각의 세그먼트는 상기 m개의 제2 폴라 코드를 결정하기 위한 상기 제2 폴라 코드 중 하나의 수신 신호 벡터로서 사용된다.
제1 측면 및 전술한 구현 방식들 참조하여, 다른 구현 방식에서, 상기 m개의 제2 폴라 코드를 독립적으로 디코딩하여 상기 m개의 제2 폴라 코드의 디코딩 결과를 획득하는 단계는, 상기 m개의 제2 폴라 코드에 대해 연속 취소(successive-cancellation, SC) 디코딩을 독립적으로 수행하여 상기 m개의 제2 폴라 코드의 디코딩 결과를 획득하는 단계를 포함한다.
제2 측면에 따르면, 폴라 코드 디코더가 제공되며, 상기 폴라 코드 디코더는, 길이 N인 제1 폴라 코드를 상호 연결된 m개의 제2 폴라 코드로 분할하도록 구성된 분할 유닛 - 각각의 제2 폴라 코드의 길이는 N/m이고, N과 m은 2의 정수 거듭제곱이고, N>m임 -; 상기 m개의 제2 폴라 코드를 독립적으로 디코딩하여 상기 m개의 제2 폴라 코드의 디코딩 결과를 획득하도록 구성된 디코딩 유닛; 및 상기 m개의 제2 폴라 코드의 디코딩 결과에 따라 상기 제1 폴라 코드의 디코딩 결과를 취득하도록 구성된 결정 유닛을 포함한다.
제2 측면을 참조하여, 일 구현 방식에서, 상기 디코딩 유닛은, 상기 분할 유닛으로부터 상기 m개의 제2 폴라 코드 중 하나의 제2 폴라 코드를 각각 수신하고, 상기 m개의 제2 폴라 코드를 병렬로 디코딩하여 상기 m개의 제2 폴라 코드의 디코딩 결과를 획득하도록 구성된 m개의 요소 디코더(component decoder)를 포함한다.
제2 측면 및 전술한 구현 방식을 참조하여, 다른 구현 방식에서, 상기 디코딩 유닛은 구체적으로, 각각의 제2 폴라 코드 내의 제i 비트의 판단 참조 값을 획득하고 - i는 양의 정수이고, 1≤i≤N/m임 -; 상기 판단 참조 값에 따라 상기 제i 비트를 판단하여 상기 제i 비트의 판단 값을 취득하도록 구성되고; 상기 결정 유닛은 구체적으로, 상기 제1 폴라 코드 내에 있고 상기 m개의 제2 폴라 코드의 제i 비트에 대응하는 비트들의 특성에 따라, 상기 제1 폴라 코드 내의 상기 대응하는 비트들의 디코딩 결과를 취득하도록 구성된다.
제2 측면 및 전술한 구현 방식들을 참조하여, 다른 구현 방식에서, 상기 결정 유닛은 구체적으로, 상기 대응하는 비트들이 모두 정보 비트인 경우, 상기 m개의 제2 폴라 코드의 제i 비트의 판단 값에 따라 상기 대응하는 비트들의 디코딩 결과를 결정하고; 상기 대응하는 비트들에 동결 비트와 정보 비트가 존재하는 경우, 상기 m개의 제2 폴라 코드의 제i 비트의 판단 값에 따라 상기 대응하는 비트들의 디코딩 결과를 결정하도록 구성된다.
제2 측면 및 전술한 구현 방식들을 참조하여, 다른 구현 방식에서, 상기 결정 유닛은 구체적으로, 상기 대응하는 비트들이 모두 정보 비트인 경우, 상기 m개의 제2 폴라 코드의 제i 비트의 판단 값에 따라 상기 대응하는 비트들의 디코딩 과를 결정하고; 상기 대응하는 비트들에 동결 비트와 정보 비트가 존재하는 경우, 상기 m개의 제2 폴라 코드의 제i 비트의 판단 참조 값에 따라 상기 대응하는 비트들의 디코딩 결과를 결정하도록 구성된다.
제2 측면 및 전술한 구현 방식들을 참조하여, 다른 구현 방식에서, 상기 결정 유닛은 구체적으로, 상기 대응하는 비트들이 모두 정보 비트인 경우, 상기 m개의 제2 폴라 코드의 제i 비트의 판단 값에 따라 상기 대응하는 비트들의 디코딩 결과를 결정하고; 상기 대응하는 비트들에 동결 비트와 정보 비트가 존재하는 경우, 상기 m개의 제2 폴라 코드의 제i 비트의 판단 참조 값에 대해 동일 이득 결합을 수행하여 상기 대응하는 비트들의 디코딩 결과를 취득하도록 구성된다.
제2 측면 및 전술한 구현 방식들을 참조하여, 다른 구현 방식에서, 상기 결정 유닛은 구체적으로, 상기 대응하는 비트들이 모두 정보 비트인 경우, 상기 m개의 제2 폴라 코드의 제i 비트의 판단 값에 따라 상기 대응하는 비트들의 디코딩 결과를 결정하고; 상기 대응하는 비트들에 동결 비트와 정보 비트가 존재하는 경우, 상기 m개의 제2 폴라 코드의 제i 비트의 판단 참조 값에 따라 상기 대응하는 비트들의 각각의 조합의 우도비 함수 값을 획득하고, 우도비 함수 값이 최대인 조합을 상기 대응하는 비트들의 디코딩 결과로서 선택하도록 구성된다.
제2 측면 및 전술한 구현 방식들을 참조하여, 다른 구현 방식에서, 상기 판단 참조 값은 우도비, 로그 우도비, 또는 확률 값이다.
제2 측면 및 전술한 구현 방식들을 참조하여, 다른 구현 방식에서, 상기 분할 유닛은 구체적으로, 상기 제1 폴라 코드의 수신 신호 벡터를 m개의 세그먼트로 순차적으로 동등하게 분할하도록 구성되고, 상기 수신 신호 벡터의 각각의 세그먼트는 상기 m개의 제2 폴라 코드를 취득하기 위한 상기 제2 폴라 코드 중 하나의 수신 신호 벡터로서 사용된다.
제2 측면 및 전술한 구현 방식들을 참조하여, 다른 구현 방식에서, 상기 디코딩 유닛은 구체적으로, 상기 m개의 제2 폴라 코드에 대해 연속 취소(SC) 디코딩을 독립적으로 수행하여 상기 m개의 제2 폴라 코드의 디코딩 결과를 획득하도록 구성된다.
본 발명의 실시예에서의 기술적 해결방안을 더욱 명확하게 설명하기 위해, 이하에 실시예 또는 종래기술의 설명에 필요한 첨부도면을 간단하게 소개한다. 명백히, 이하의 설명에서의 첨부도면은 단지 본 발명의 일부 실시예를 보여줄 뿐이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진자(이하, 당업자라고 함)라면 창의적인 노력 없이 이들 첨부도면에 따라 다른 도면을 도출할 수 있을 것이다.
도 1은 본 발명의 실시예에 따른 폴라 코드 디코딩 방법의 흐름도이다.
도 2는 m=2인 경우의 디코딩 프로세스의 개략도이다.
도 3은 m=4인 경우의 디코딩 프로세스의 개략도이다.
도 5는 본 발명의 실시예에 따른 폴라 코드 디코더의 블록도이다.
도 6은 본 발명의 다른 실시예에 따른 장치의 개략 블록도이다.
이하에 본 발명의 실시예에서의 첨부도면을 참조하여 본 발명의 실시예의 기술적 해결방안을 명확하고 완전하게 설명한다. 명백히, 설명된 실시예는 본 발명의 실시예의 전부가 아니라 일부이다. 당업자가 본 발명의 실시예에 기초하여 창의적인 노력 없이 얻은 다른 모든 실시예는 본 발명의 보호 범위에 속한다.
본 발명의 실시예는 다양한 통신 시스템에 적용 가능하다. 따라서, 이하의 설명은 특정 통신 시스템에 한정되는 것은 아니다, 예를 들어, 이동 통신의 글로벌 시스템(Global System of Mobile communication, 약칭하여 "GSM"), 코드 분할 다중 액세스(Code Division Multiple Access, 약칭하여 "CDMA") 시스템, 광대역 코드 분할 다중 액세스(Wideband Code Division Multiple Access, 약칭하여 "WCDMA") 시스템, 범용 패킷 무선 서비스(General Packet Radio Service, 약칭하여 "GPRS"), 롱텀 에볼루션(Long Term Evolution, 약칭하여 "LTE") 시스템, LTE 주파수 분할 듀플렉스(Frequency Division Duplex, 약칭하여 "FDD") 시스템, LTE 시간 분할 듀플렉스(Time Division Duplex, 약칭하여 "TDD") 시스템, 범용 이동 통신 시스템(Universal Mobile Telecommunication System, 약칭하여 "UMTS") 등에 한정되지 않는다. 전술한 시스템의 기지국 또는 단말기의 경우, 종래의 터보 코드(Turbo code) 또는 LDPC 코드를 사용하여 코딩되는 정보 또는 데이터는 본 발명의 폴라 코드를 사용하여 모두 코딩될 수 있다.
도 1은 본 발명의 실시예에 따른 폴라 코드 디코딩 방법의 흐름도이다. 도 1의 폴라 코드 디코딩 방법은 폴라 코드 디코더에 의해 실행될 수 있다. 폴라 코드 디코더는, 예를 들어 수신 기기 내의 프로세서에 의해 구현되거나, 수신 기기 내의 전용 극성 디코더(dedicated Polar decoder)에 의해 구현되는 폴라 코드 수신 기기에 배치될 수 있다.
101. 디코더가 길이 N인 제1 폴라 코드를 상호 연결된 m개의 제2 폴라 코드로 분할하며, 여기서 각각의 제2 폴라 코드의 길이는 N/m이고, N과 m은 2의 정수 거듭제곱이고, N>m이다.
폴라 코드의 길이는 폴라 코드에 포함된 비트의 수량을 가리킨다. 제1 폴라 코드는 디코딩되어야 하는 원래의 폴라 코드를 가리키고, 제1 폴라 코드의 입력은 수신 신호 벡터이다, 즉
Figure pat00020
= (y1, y2, ..., yN).
폴라 코드는 내부 재귀적 구조(inner recursive structure)를 가지고 길이가 더 짧은 상호 연결된 복수의 폴라 코드로 분할될 수 있다. 선택적으로, 다른 실시예에서, 제1 폴라 코드의 수신 신호 벡터는 m개의 세그멘트로 순차적으로 동등하게 분할될 수 있으며, 수신 신호 벡터의 각각의 세그먼트는 제2 폴라 코드의 수신 신호 벡터로서 사용된다.
전술한 바와 같이, m=2를 예로 사용하는 경우,
Figure pat00021
.
따라서, 폴라 코드를 코딩하는 프로세스는 다음과 같이 표현될 수 있다.
Figure pat00022
, 위 식에서
Figure pat00023
.
따라서, 길이 N인 폴라 코드는 다음 형태로 표현될 수 있다:
Figure pat00024
, 위 식에서
Figure pat00025
및
Figure pat00026
.
따라서, 길이 N인 폴라 코드는, 길이 N/2인 두 개의 상호 연결된 폴라 코드, 즉, 전술한 제2 폴라 코드로 분할될 수 있다, 다시 말해, 각각 길이 N/2인 두 개의 제2 폴라 코드가 취득될 수 있다.
Figure pat00027
.
이 경우에, 단계 101에서, 제1 폴라 코드의 수신 신호 벡터
Figure pat00028
는 제2 폴라 코드의 두 개의 수신된 신호 벡터
Figure pat00029
와
Figure pat00030
로 분할된다.
유사하게, m=4를 예로 사용하는 경우, 길이 N인 폴라 코드는 다음과 같이 표현될 수 있다:
Figure pat00031
.
Figure pat00032
로 가정하면,
Figure pat00033
.
따라서, 네 개의 제2 폴라 코드가 취득될 수 있다:
Figure pat00034
.
이 경우에, 단계 101에서, 제1 폴라 코드의 수신 신호 벡터
Figure pat00035
는 제2 폴라 코드의 네 개의 수신 신호 벡터
Figure pat00036
및
Figure pat00037
로 분할된다.
유사하게, m=8를 예로 사용하는 경우, 길이 N인 폴라 코드는 다음과 같이 표현될 수 있다:
Figure pat00038
Figure pat00039
로 가정하면,
Figure pat00040
.
따라서, 8개의 제2 폴라 코드가 취득될 수 있다:
Figure pat00041
.
이 경우에, 단계 101에서, 제1 폴라 코드의 수신 신호 벡터
Figure pat00042
는 제2 폴라 코드의 네 개의 수신 신호 벡터
Figure pat00043
Figure pat00044
로 분할된다.
다른 값의 m에 대해서도, m개의 제2 폴라 코드는 유사하게 취득될 수 있으므로, 자세한 것은 여기서 다시 설명하지 않는다. 또, 본 발명의 본 실시예는 폴라 코드의 분할 방식을 한정하는 것은 아니다. 순차적이고 동등한 분할에 더해, 분할된 폴라 코드 간에 상호 결합이 보장될 수 있는 한, 다른 방식을 분할에 사용할 수 있다.
102. 디코더가 m개의 제2 폴라 코드를 독립적으로 디코딩하여 m개의 제2 폴라 코드의 디코딩 결과를 획득한다.
각각의 제2 폴라 코드는, 길이가 제1 폴라 코드의 길이보다 짧은 폴라 코드이고, 독립적으로 디코딩되어 m개의 디코딩 결과를 취득할 수 있다, 예를 들어 m=2인 경우,
Figure pat00045
가 취득되고, m=4인 경우,
Figure pat00046
가 취득되고, m=8인 경우,
Figure pat00047
가 취득되는, 등이다. 여기서, i는 양의 정수이고 1≤i≤N/m이다. 각각의 제2 폴라 코드의 디코딩 결과가 N/m 디코딩 비트를 포함한다는 것을 알 수 있다.
선택적으로, 단계 102에서의 디코딩은 SC 디코딩일 수 있다. 즉, SC 디코딩은 m개의 제2 폴라 코드에 대해 독립적으로 수행되어 m개의 제2 폴라 코드의 디코딩 결과를 취득할 수 있다. 예를 들어, 각각의 제2 폴라 코드 내의 제i 비트의 판단 참조 값(예를 들어, 우도비, 로그 우도비, 또는 확률 값)이 획득될 수 있으며, i는 양의 정수이고 1≤i≤N/m이며, 제i 비트를 판단 참조 값에 따라 판단하여 제i 비트의 판단 값을 취득한다. 판단 참조 값을 획득하고 제i 비트(i는 1에서 N/m까지의 범위임)를 판단하는 전술한 프로세스가 순차적으로 수행되어, 제2 폴라 코드의 디코딩 결과가 취득될 수 있다.
103. 디코더가 m개의 제2 폴라 코드의 디코딩 결과에 따라 제1 폴라 코드의 디코딩 결과를 취득한다.
제1 폴라 코드의 디코딩 결과는 제2 폴라 코드와 제1 폴라 코드 내의 비트들의 대응관계에 따른 제2 폴라 코드의 디코딩 결과로부터 취득될 수 있다. 구체적인 실시예를 참조하여, 이하에 제1 폴라 코드의 디코딩 결과를 획득하는 예시적인 프로세스를 더 자세하게 설명한다.
본 발명의 본 실시예에서는, 길이 N인 폴라 코드를 상호 연결된 복수의 폴라 코드로 분할하고; 분할된 폴라 코드를 독립적으로 디코딩하고; 독립적인 디코딩의 결과들을 연합 처리하여 원래의 폴라 코드의 디코딩 코드를 취득한다. 이와 같이, N개 비트를 순차적으로 디코딩할 필요가 없어, 폴라 코드 디코딩의 유연성(flexibility)을 향상시킬 수 있다.
또, 본 발명의 본 실시예에서는 오직 길이 N/m인 디코더가 요구될 뿐이며, 단일 디코더에 의해 점유되는 자원 및 계산 복잡도를 감소시킬 수 있다. 따라서, 본 실시예는 자원이 한정된 시나리오에 유연하게 적용될 수 있다.
선택적으로, 일 실시예에서는, 단계 102에서, m개의 제2 폴라 코드를 병렬로 디코딩하여 m개의 제2 폴라 코드의 디코딩 결과를 획득할 수 있다. 예를 들어, 길이 N/m인 m개의 디코더가 m개의 제2 폴라 코드를 동시에 디코딩하기 위해 사용될 수 있다. 이와 같이, 디코딩 처리량을 향상시킬 수 있고 지연을 감소시킬 수 있다.
그러나 본 발명의 본 실시예에서는 단계 102의 실행 방식에 대해서는 제한을 두지 않는다. 예를 들어, m개의 제2 폴라 코드는 또한 직렬로 디코딩될 수도 있다. 예를 들어, 길이 N/m인 하나의 디코더가 m개의 제2 폴라 코드를 차례로 디코딩하기 위해 사용될 수 있다. 또는, 예를 들어, 디코딩은 부분적으로 병렬로, 그리고 부분적으로 직렬로 수행될 수 있다. 예를 들어, m=4인 경우, 길이 N/m인 2개의 디코더를 두 개의 제2 폴라 코드를 직렬로 개별적으로 디코딩하는 데 사용할 수 있다. 이와 같이, 제2 폴라 코드를 디코딩하는 방식은 시스템 자원 상황 및 디코딩 효율에 대한 요건에 따라 유연하게 선택될 수 있다.
유의해야 할 것은, 본 발명의 본 실시예에서의 디코더는 전적으로 특수한 하드웨어, 예를 들어, 특수 칩, 집적회로, 또는 다른 펌웨어에 의해 구현될 수 있거나; 또는 범용 프로세서 및 범용 프로세서의 명령어에 의해 구현될 수 있으며, 명령어는 프로세서나 독립형의 메모리에 저장될 수 있다는 것이다. 이러한 형태들은 모두 본 발명의 본 실시예의 범위에 속한다.
선택적으로, 다른 실시예에서는, 단계 103에서, 제1 폴라 코드에 있고 m개의 제2 폴라 코드의 제i 비트에 대응하는 비트들의 특성에 따라, 제1 폴라 코드 내의 대응하는 비트들의 디코딩 결과를 취득할 수 있다.
대응하는 비트들은 제1 폴라 코드에서 제2 폴라 코드의 제i 비트의 원래 위치를 가리킨다. 입력 비트가 설명을 위해 예로 사용되며, 제1 폴라 코드의 입력 비트가
Figure pat00048
로 표현된다고 가정한다. 예를 들어, m=2인 전술한 경우에, 제1 폴라 코드의 입력 비트는
Figure pat00049
로 표현되고, 두 개의 제2 폴라 코드의 입력 비트는 각각
Figure pat00050
및
Figure pat00051
이고; 제1 폴라 코드에 있고 ai에 대응하는 비트는 vi이고 제1 폴라 코드에 있고 bi에 대응하는 비트는
Figure pat00052
이다. 대응하는 비트는 정보 비트 또는 동결 비트일 수 있다.
선택적으로, 다른 실시예에서, 제1 폴라 코드 내의 대응하는 비트들의 디코딩 결과는, 제1 폴라 코드 내에 있고 m개의 제2 폴라 코드의 제i 비트에 대응하는 비트들의 특성(즉, 대응하는 비트들이 동결 비트 또는 정보 비트인지)에 따라 취득될 수 있고, 대응하는 비트들의 디코딩 결과는 다음 방식으로 결정될 수 있다. 대응하는 비트들이 모두 정보 비트인 경우, 대응하는 비트들의 디코딩 결과는 m개의 제2 폴라 코드의 제i 비트의 판단 값에 따라 결정된다. 대응하는 비트들에 동결 비트와 정보 비트가 존재하는 경우, 대응하는 비트들의 디코딩 결과는 m개의 제2 폴라 코드의 제i 비트의 판단 값에 따라, 또는 m개의 제2 폴라 코드의 제i 비트의 판단 참조 값에 따라 결정된다.
선택적으로, 다른 실시예에서, m개의 제2 폴라 코드의 제i 비트의 판단 참조 값에 따라 대응하는 비트들의 디코딩 결과를 결정하는 경우, m개의 제2 폴라 코드의 제i 비트의 판단 참조 값에 대해 동일 이득 결합을 수행하여 대응하는 비트들의 디코딩 결과를 취득할 수 있다.
선택적으로, 다른 실시예에서, m개의 제2 폴라 코드의 제i 비트의 판단 참조 값에 따라 대응하는 비트들의 디코딩 결과를 결정하는 경우, m개의 제2 폴라 코드의 제i 비트의 판단 참조 값에 따라 대응하는 비트들의 각각의 조합의 우도비 함수 값을 획득할 수 있고, 우도비 함수 값이 최대인 조합을 대응하는 비트들의 디코딩 결과로서 선택한다.
구체적인 예를 참조하여, 이하에 본 발명의 본 실시예에서의 디코딩 프로세스를 더욱 상세하게 설명한다. 도 2는 m=2인 경우의 디코딩 프로세스의 개략도이다.
먼저, 길이 N인 폴라 코드를 길이 N/2인 두 개의 폴라 코드, 즉 전반의 수신 신호 벡터
Figure pat00053
와 후반의 수신 신호 벡터
Figure pat00054
로 분할한다. 대응하는 입력 비트들은 다음을 충족시킨다:
Figure pat00055
, 즉,
Figure pat00056
.
SC 코딩은 길이 N/2인 두 개의 폴라 코드에 대해 개별적으로 수행될 수 있다. SC 코딩은 길이 N/2인 제1 폴라 코드에 대해 수행될 수 있고, 재귀적 계산이 차례로 수행된다:
Figure pat00057
.
SC 코딩은 길이 N/2인 두 개의 폴라 코드에 대해 수행되고, 재귀적 계산이 차례로 수행된다:
Figure pat00058
.
또, 판단 값
Figure pat00059
및
Figure pat00060
는 개별적으로 취득된다.
Figure pat00061
Figure pat00062
그 후, 이하의 연합 처리가 전술한 디코딩 결과에 따라 수행된다:
Figure pat00063
및
Figure pat00064
가 모두 정보 비트이면, ai 및 bi는 상호 독립적이고; 따라서 독립적으로 판단을 내릴 수 있다:
Figure pat00065
.
Figure pat00066
및
Figure pat00067
에 동결 비트가 존재하면, 구체적으로 폴라 코드의 정의에 따라,
Figure pat00068
가 동결 비트이고
Figure pat00069
는 정보 비트이며,
Figure pat00070
이고, 정보 비트의 판단 값은 이하의 LLR 동등 이득 결합에 의해 취득될 수 있다:
Figure pat00071
.
동결 비트는 고정된 값으로, 예를 들어 0이다.
Figure pat00072
및
Figure pat00073
(i = 1 ... N/2)를 취득한 후, 원래의 폴라 코드의 디코딩 결과
Figure pat00074
를 취득하기 위해 위치 치환이 수행될 수 있다.
도 2의 실시예에서는, 두 개의 제2 폴라 코드를 병렬로 디코딩하며, 이와 같이, 디코딩 처리량을 향상시킬 수 있고 지연을 감소시킬 수 있다.
도 3은 m=4인 경우의 디코딩 프로세스의 개략도이다.
먼저, 길이 N인 폴라 코드를 길이 N/4인 네 개의 폴라 코드, 즉, 네 개의 수신 신호 벡터
Figure pat00075
및
Figure pat00076
로 분할한다. 대응하는 입력 비트는 다음을 충족시킨다:
Figure pat00077
.
다음과 같이 취득될 수 있다:
Figure pat00078
네 개의 요소 디코더(길이 N/4인 SC 디코더)는 각각
Figure pat00079
및
Figure pat00080
를 입력으로 사용한다. 네 개의 요소 디코더는 각각 독립적으로 로그 우도비:
Figure pat00081
및
Figure pat00082
를 계산하며, 판단 값, 즉
Figure pat00083
및
Figure pat00084
를 취득할 수 있다.
우도비 함수가 다음과 같이 정의되면:
Figure pat00085
,
Q 값이 최대인 조합
Figure pat00086
을 디코딩 결과로 선택할 수 있다:
Figure pat00087
.
Figure pat00088
가 모두 정보 비트이면, 전술한 판단을 다음과 같이 단순화시킬 수 있다:
Figure pat00089
를 독립적으로 판단하고
Figure pat00090
를 사용하여
Figure pat00091
를 취득한다.
Figure pat00092
(i = 1 ... N/4)을 취득한 후, 위치 치환을 수행하여 원래의 폴라 코드의 디코딩 결과
Figure pat00093
를 취득할 수 있다.
도 3의 실시예에서, 네 개의 제2 폴라 코드가 병렬로 디코딩되며, 이와 같이, 디코딩 처리량을 향상시킬 수 있고 지연을 감소시킬 수 있다.
도 4는 m=8인 경우의 디코딩 프로세스의 개략도이다.
먼저, 길이 N인 폴라 코드를 길이 N/8인 8개의 폴라 코드, 즉, 8개의 수신 신호 벡터
Figure pat00094
Figure pat00095
로 분할한다. 대응하는 입력 비트는 다음을 충족시킨다:
Figure pat00096
8개의 요소 디코더(길이 N/8인 SC 디코더)는 각각
Figure pat00097
Figure pat00098
를 입력으로 사용한다. 8개의 요소 디코더는 각각 독립적으로 로그 우도비를 계산하며:
Figure pat00099
Figure pat00100
, 판단 값, 즉
Figure pat00101
및
Figure pat00102
를 취득할 수 있다.
우도비 함수는 다음과 같이 정의된다:
Figure pat00103
.
다음이 취득될 수 있다:
Figure pat00104
Figure pat00105
가 모두 정보 비트이면, 전술한 판단을 다음과 같이 단순화시킬 수 있다: 독립적으로
Figure pat00106
를 결정한 다음,
Figure pat00107
를 결정한다.
Figure pat00108
(i = 1, ..., N/8)을 취득한 후, 위치 치환을 수행하여 원래의 폴라 코드의 디코딩 결과
Figure pat00109
를 취득할 수 있다.
도 4의 실시예에서, 8개의 제2 폴라 코드가 병렬로 디코딩되며, 이와 같이, 디코딩 처리량을 향상시킬 수 있고 지연을 감소시킬 수 있다.
다른 값의 m에 대해, 분할 및 독립적인 디코딩이 유사하게 수행될 수 있으므로, 자세한 것은 여기서 다시 설명하지 않는다.
상이한 N 값 및 m 값이 에뮬레이션 결과에 따라 비교되는 경우, 본 발명의 본 실시예에서의 병렬 SC 디코딩의 성능이 종래의 SC 디코딩의 성능과 동일하지만, 지연이 감소되고 디코딩 처리량이 향상되는 것을 알 수 있다.
도 5는 본 발명의 실시예에 따라 폴라 코드 디코더의 블록도이다. 도 5의 디코더(50)는 분할 유닛(51), 디코딩 유닛(52), 및 결정 유닛(53)을 포함한다.
분할 유닛(51)은 길이 N인 제1 폴라 코드를 상호 연결된 m개의 제2 폴라 코드로 분할하도록 구성되며, 각각의 제2 폴라 코드의 길이는 N/m이고, N과 m은 2의 정수 거듭제곱이고, N>m이다.
디코딩 유닛(52)은 m개의 제2 폴라 코드를 독립적으로 디코딩하여 m개의 제2 폴라 코드의 디코딩 결과를 획득하도록 구성된다.
결정 유닛(53)은 m개의 제2 폴라 코드의 디코딩 결과에 따라 제1 폴라 코드의 디코딩 결과를 취득하도록 구성된다.
본 발명의 본 실시예에서는, 길이 N인 폴라 코드를 상호 연결된 복수의 폴라 코드로 분할하고; 분할된 폴라 코드를 독립적으로 디코딩하고; 독립적인 디코딩의 결과들을 연합 처리하여 원래의 폴라 코드의 디코딩 코드를 취득한다. 이와 같이, N개 비트를 순차적으로 디코딩할 필요가 없어, 폴라 코드 디코딩의 유연성을 향상시킬 수 있다.
또, 본 발명의 본 실시예에서는 오직 길이 N/m인 디코더가 요구될 뿐이며, 단일 디코더에 의해 점유되는 자원 및 계산 복잡도를 감소시킬 수 있으므로, 본 실시예는 자원이 한정된 시나리오에 유연하게 적용될 수 있다.
선택적으로, 일 실시예에서는, 디코딩 유닛(52)은 요소 디코더, 예를 들어, 도 2 내지 도 4에 도시된 SC 디코더를 포함할 수 있다. 요소 디코들은 분할 유닛(51)으로부터 m개의 제2 폴라 코드 중 하나의 제2 폴라 코드를 각각 수신하고, m개의 제2 폴라 코드를 병렬로 디코딩하여 m개의 제2 폴라 코드의 디코딩 결과를 획득하도록 구성된다. 이와 같이, 디코딩 처리량을 향상시킬 수 있고 지연을 감소시킬 수 있다.
그러나, 본 발명의 본 실시예에서는 디코딩 유닛(52)에 포함된 요소 디코더의 수량에는 제한을 두지 않는다. 예를 들어, 디코딩 유닛(52)은 길이 N/m인 단 하나의 디코더를 포함하고 m개의 제2 폴라 코드를 차례로 디코딩할 수 있다. 또는, 예를 들어, 디코딩 유닛(52)은 디코딩 길이가 N/m이고 수량이 m보다 작은 요소 디코더를 포함할 수 있으며, 요소 디코더는 부분적으로 병렬로, 그리고 부분적으로 직렬로 디코딩을 수행한다. 예를 들어, m=4인 경우, 길이 N/m인 2개의 디코더를 두 개의 제2 폴라 코드를 직렬로 개별적으로 디코딩하는 데 사용할 수 있다. 이와 같이, 제2 폴라 코드를 디코딩하는 방식은 시스템 자원 상황 및 디코딩 효율에 대한 요건에 따라 유연하게 선택될 수 있다.
유의해야 할 것은, 본 발명의 본 실시예에서의 디코더는 전적으로 특수한 하드웨어, 예를 들어, 특수 칩, 집적회로, 또는 다른 펌웨어에 의해 구현될 수 있거나; 또는 범용 프로세서 및 범용 프로세서의 명령어에 의해 구현될 수 있으며, 명령어는 프로세서나 독립형의 메모리에 저장될 수 있다는 것이다. 이러한 형태들은 모두 본 발명의 본 실시예의 범위에 속한다.
선택적으로, 다른 실시예에서는, 결정 유닛(53)은 각각의 제2 폴라 코드 내의 제i 비트의 판단 참조 값을 획득할 수 있으며, i는 양의 정수이고, 1≤i≤N/m이며, 판단 참조 값에 따라 제i 비트를 판단하여 제i 비트의 판단 값을 취득할 수 있다.
선택적으로, 다른 실시예에서, 결정 유닛(53)은 제1 폴라 코드에 있고 m개의 제2 폴라 코드의 제i 비트에 대응하는 비트들의 특성에 따라, 제1 폴라 코드 내의 대응하는 비트들의 디코딩 결과를 취득한다.
선택적으로, 다른 실시예에서, 결정 유닛(53)은 대응하는 비트들이 모두 정보 비트인 경우, 예를 들어, 전술한 도 2 내지 도 4의 실시예에서, m개의 제2 폴라 코드의 제i 비트의 판단 값에 따라 대응하는 비트들의 디코딩 결과를 결정할 수 있다.
또는, 대응하는 비트들에 동결 비트와 정보 비트가 존재하는 경우, 결정 유닛(53)은 m개의 제2 폴라 코드의 제i 비트의 판단 값 및 제i 비트의 판단 참조 값(예를 들어, 도 3 및 도 4의 전술한 실시예))에 따라, 또는 m개의 제2 폴라 코드의 제i 비트의 판단 값(예를 들어, 도 2의 전술한 실시예)에 따라 대응하는 비트들의 디코딩 결과를 결정할 수 있다.
선택적으로 다른 실시예에서, 결정 유닛(53)은 m개의 제2 폴라 코드의 제i 비트의 판단 참조 값에 대해 동일 이득 결합을 수행하여 대응하는 비트들의 디코딩 결과를 취득할 수 있다.
선택적으로, 다른 실시예에서, 결정 유닛(53)은 m개의 제2 폴라 코드의 제i 비트의 판단 값 및 제i 비트의 판단 참조 값에 따라 대응하는 비트들의 각각의 조합의 우도비 함수(예를 들어, 도 3 및 도 4의 전술한 실시예에서 Q) 값을 획득하고; 우도비 함수 값이 최대인 조합을 대응하는 비트들의 디코딩 결과로서 선택할 수 있다.
선택적으로, 다른 실시예에서, 판단 참조 값은 우도비, 로그 우도비, 또는 확률 값일 수 있다.
선택적으로 다른 실시예에서, 분할 유닛(51)은 제1 폴라 코드의 수신 신호 벡터를 m개의 세그먼트로 순차적으로 동등하게 분할할 수 있고, 수신 신호 벡터의 각각의 세그먼트는 제2 폴라 코드로서 사용될 수 있다.
선택적으로, 다른 실시예에서, 디코딩 유닛(52)은 m개의 제2 폴라 코드에 대해 SC 디코딩을 독립적으로 수행하여 m개의 제2 폴라 코드의 디코딩 결과를 획득할 수 있다.
도 6은 본 발명의 다른 실시예에 따른 장치의 개략 블록도이다. 도 6의 장치(60)는 전술한 방법 실시예의 단계들 및 방법을 구현하는 데 사용될 수 있다. 장치(60)는 다양한 통신 시스템에서의 기지국 또는 단말기에 적용될 수 있다. 도 6의 실시예에서, 장치(60)는 송신 회로(602), 수신 회로(603), 디코딩 프로세서(604), 처리 유닛(605), 메모리(606), 및 안테나(601)를 포함한다. 처리 유닛(605)은 장치(60)의 동작을 제어하고, 신호를 처리하도록 구성될 수 있다. 처리 유닛(605)은 또한 CPU(Central Processing Unit, 중앙 처리 유닛)이라고도 할 수 있다. 메모리(606)는 읽기 전용 메모리 및 임의 접근 메모리를 포함할 수 있으며, 처리 유닛(605)에 명령어 및 데이터를 제공한다. 메모리(606)의 일부는 비휘발성의 임의 접근 메모리(nonvolatile random access memory, NVRAM)를 더 포함할 수 있다. 구체적인 애플리케이션에서, 장치(60)는 내장형일 수 있거나 장치(60) 자신이 이동 전화기와 같은 무선 통신 기기일 수 있고, 장치(60)는, 장치(60)와 원격지 사이에 데이터의 송신 및 수신할 수 있도록, 송신 회로(602) 및 수신 회로(603)를 수용하는 캐리어(carrier)를 더 포함할 수 있다. 송신 회로(602) 및 수신 회로(603)는 안테나(601)에 연결될 수 있다. 장치(60)의 구성요소들은 버스 시스템(609)을 통해 서로 연결되어 있으며, 버스 시스템(609)은 데이터 버스에 더해, 전력 버스, 제어 버스, 상태 신호 버스 등을 더 포함할 수 있다. 그러나 명확한 설명을 위해, 도면에서는 여러 버스가 버스 시스템(6090)으로 표시된다.
본 발명의 전술한 실시예에서 개시된 방법은 디코딩 프로세서(604)에 적용될 수 있거나, 디코딩 프로세서(604)에 의해 구현될 수 있다. 디코딩 프로세서(604)는 집적회로일 수 있고 신호 처리 능력을 가질 수 있다. 구현 과정에서, 전술한 방법들에서의 단계들은 디코딩 프로세서(604) 내의 하드웨어의 통합된 논리회로 또는 소프트웨어 형태의 명령어를 사용하여 구현될 수 있다. 이러한 명령어들은 처리 유닛(605)과의 작업에 의해 구현 및 제어될 수 있다. 본 발명의 실시예에 개시된 방법을 구현하도록 구성된, 전술한 디코딩 프로세서는 범용 프로세서, 디지털 신호 프로세서(digital signal processor, DSP), 주문형 반도체(application-specific integrated circuit, ASIC), 필드 프로그래머블 게이트 어레이(field-programmable gate array, FPGA) 또는 다른 프로그래머블 로직 디바이스(programmable logic device), 개별 게이트(discrete gate) 또는 트랜지스터 로직 디바이스(transistor logic device), 개별 하드웨어 구성 요소, 등일 수 있다. 본 발명의 실시예에 개시된 방법, 단계, 및 논리 블록도가 구현 또는 수행될 수 있다. 범용 프로세서는 마이크로프로세서일 수 있거나, 또는 프로세서는 종래의 프로세서, 디코더, 등일 수 있다. 본 발명의 실시예에 개시된 방법의 단계는 하드웨어 디코딩 프로세서에 의해, 또는 하드웨어와 디코딩 프로세서 내의 소프트웨어 모듈의 조합에 의해 직접 실행될 수 있다. 소프트웨어 모듈은, 임의 접근 메모리, 플래시 메모리, 읽기 전용 메모리, 프로그램 가능한 읽기 전용 메모리, 전기적으로 소거 가능하고 프로그램 가능한 메모리, 또는 레지스터와 같은, 해당 기술분야에서 성숙한 저장 매체 내에 위치할 수 있다. 저장 매체는 메모리(606) 내에 위치하고, 디코딩 프로세서(604)는 메모리(606) 내의 정보를 읽어, 하드웨어와 조합하여 전술한 방법의 단계들을 완료한다. 구체적으로, 메모리(606)는, 디코딩 프로세서(604) 또는 처리 유닛(605)이, 길이 N인 제1 폴라 코드를 상호 연결된 m개의 제2 폴라 코드로 분할하는 프로세스 - 각각의 제2 폴라 코드의 길이는 N/m이고, N과 m은 2의 정수 거듭제곱이고, N>m임 -; m개의 제2 폴라 코드를 독립적으로 디코딩하여 m개의 제2 폴라 코드의 디코딩 결과를 획득하는 프로세스; 및 m개의 제2 폴라 코드의 디코딩 결과에 따라 제1 폴라 코드의 디코딩 결과를 취득하는 프로세스를 수행할 수 있도록 하는 명령어를 저장할 수 있다.
본 발명의 본 실시예에서는, 길이 N인 폴라 코드를 상호 연결된 복수의 폴라 코드로 분할하고; 분할된 폴라 코드를 독립적으로 디코딩하고; 독립적인 디코딩의 결과들을 연합 처리하여 원래의 폴라 코드의 디코딩 코드를 취득한다. 이와 같이, N개 비트를 순차적으로 디코딩할 필요가 없어, 폴라 코드 디코딩의 유연성을 향상시킬 수 있다.
당업자라면, 본 명세서에 개시된 실시예에 기재된 예를 조합하여, 유닛들 및 알고리즘 단계들이 전자적인 하드웨어, 컴퓨터 소프트웨어, 또는 이들의 조합에 의해 구현될 수 있다는 것을 알 수 있을 것이다. 그 기능이 하드웨어 또는 소프트웨어 형태로 수행되는지는, 구체적인 애플리케이션 및 기술적 해결방안의 설계 제약 조건에 따라 달라진다. 당업자는 각각의 구체적인 애플리케이션에 대해 설명한 기능을 구현하기 위해 다른 방법을 사용할 수 있지만, 그러한 구현이 본 발명의 범위를 벗어나는 것으로 생각해서는 안 된다.
당업자라면, 편의 및 간략한 설명을 위해, 전술한 시스템, 장치, 및 유닛의 상세한 동작 프로세스에 대해서는 전술한 방법 실시예에서의 대응하는 프로세스를 참조할 수 있다는 것을 분명하게 이해할 수 있으므로, 자세한 것은 여기서 다시 설명하지 않는다.
본 출원에서 제공된 몇몇 실시예들에서, 개시된 시스템, 장치, 및 방법은 다른 방식으로도 구현될 수 있음을 알아야 한다. 예를 들어, 기재된 장치 실시예는 예시일 뿐이다. 예를 들어, 유닛 분할은 논리 기능 분할일 뿐이고, 실제 구현에서는 다른 분할일 수 있다. 예를 들어, 복수의 유닛 또는 구성요소는 다른 시스템에 결합 또는 통합될 수 있거나, 또는 일부 특징(feature)은 무시되거나 수행되지 않을 수 있다. 또, 표시되거나 논의된 상호 결합 또는 직접 결합 또는 통신 연결은 일부 인터페이스를 통해 구현될 수 있다. 장치 또는 유닛 사이의 간접 결합 또는 통신 연결은 전자적 형태, 기계적 형태 또는 다른 형태로 구현될 수 있다.
별개의 부분(separate part)으로서 설명된 유닛은 물리적으로 분리할 수도 분리할 수 없을 수도 있으며, 유닛으로 표시된 부분은 물리적인 유닛일 수도 물리적인 유닛이 아닐 수도 있으며, 한 장소에 위치할 수 있거나, 또는 복수의 네트워크 유닛에 분산될 수도 있다. 유닛의 일부 또는 전부는 실시예의 해결방안의 목적을 달성하기 위한 실제 필요에 따라 선택될 수 있다.
또, 본 발명의 실시예에서의 기능 유닛은 하나의 처리 유닛에 통합될 수 있거나, 또는 각각의 유닛이 물리적으로 단독으로 존재할 수 있거나, 둘 이상의 유닛이 하나의 유닛으로 통합된다. 이러한 이해를 바탕으로, 본질적으로 본 발명의 기술적 방안, 또는 종래기술에 기여하는 부분, 또는 기술적 방안의 일부 또는 전부는 소프트웨어 제품의 형태로 구현될 수 있다. 소프트웨어 제품은 저장 매체에 저장되고 컴퓨터 디바이스(개인용 컴퓨터, 서버, 또는 네트워크 디바이스일 수 있음) 또는 프로세서에 본 발명의 실시예에서 기재된 방법의 단계들 중 일부 또는 전부를 수행하도록 지시하기 위한 여러 명령어를 포함한다. 전술한 기억 매체로는, USB 플래시 드라이브, 탈착 가능한 하드 디스크, 읽기 전용 메모리(ROM, Read-Only Memory), 임의 접근 메모리(RAM, Random Access Memory), 자기 디스크, 또는 광디스크와 같은, 프로그램 코드를 저장할 수 있는 임의의 매체를 포함한다.
전술한 실시예는 본 발명의 기술 방안을 설명하기 위한 것이지 본 발명의 보호 범위를 한정하기 위한 것이 아니라는 것이다. 본 발명에 개시된 기술적 범위 내에서 당업자가 쉽 생각해낼 수 있는 변형 또는 대체는 본 발명의 보호 범위에 속한다. 따라서, 본 발명의 보호 범위는 청구범위의 보호범위를 따라야 한다.

Claims (16)

  1. 상호 연결된 m개의 제2 폴라 코드에 따라 길이 N인 제1 폴라 코드를 획득하는 단계 - 각각의 제2 폴라 코드의 길이는 N/m이고, N과 m은 2의 정수 거듭제곱이며 N > m임 - ; 및
    상기 제1 폴라 코드를 출력하는 단계
    를 포함하는 폴라 코드 획득 방법.
  2. 제1항에 있어서,
    m은 2 또는 4 또는 8인, 폴라 코드 획득 방법.
  3. 제1항 또는 제2항에 있어서,
    m = 2이고,
    상기 제1 폴라 코드를 획득하는 단계는,
    Figure pat00110
    를 획득하는 단계
    를 포함하고,
    여기서
    Figure pat00111
    은 상기 제1 폴라 코드이고,
    Figure pat00112
    와
    Figure pat00113
    는 상기 제2 폴라 코드인, 폴라 코드 획득 방법.
  4. 제3항에 있어서,
    Figure pat00114

    이고,
    여기서
    Figure pat00115
    은 입력 비트의 제1 부분이고,
    Figure pat00116
    는 상기 입력 비트의 제2 부분이고,
    Figure pat00117
    은 전치 행렬
    Figure pat00118
    이고,
    Figure pat00119
    는 F의 크로네커 파워(Kronecker power)이며
    Figure pat00120
    으로 정의되는, 폴라 코드 획득 방법.
  5. 제1항 또는 제2항에 있어서,
    m = 4이고,
    상기 제1 폴라 코드를 획득하는 단계는,
    Figure pat00121
    및
    Figure pat00122
    를 획득하는 단계
    를 포함하고,
    여기서
    Figure pat00123
    및
    Figure pat00124
    는 상기 제2 폴라 코드인, 폴라 코드 획득 방법.
  6. 제5항에 있어서,
    Figure pat00125

    이고,
    여기서
    Figure pat00126
    은 입력 비트의 제1 부분이고,
    Figure pat00127
    는 상기 입력 비트의 제2 부분이고,
    Figure pat00128
    는 상기 입력 비트의 제3 부분이고,
    Figure pat00129
    는 상기 입력 비트의 제4 부분이고,
    Figure pat00130
    은 전치 행렬
    Figure pat00131
    이고,
    Figure pat00132
    는 F의 크로네커 파워(Kronecker power)이며
    Figure pat00133
    으로 정의되는, 폴라 코드 획득 방법.
  7. 제1항 또는 제2항에 있어서,
    m = 8 이고,
    상기 제1 폴라 코드를 획득하는 단계는,
    Figure pat00134
    , 및
    Figure pat00135
    를 획득하는 단계
    를 포함하고,
    Figure pat00136
    , 및
    Figure pat00137
    는 상기 제2 폴라 코드인, 폴라 코드 획득 방법.
  8. 제7항에 있어서,
    Figure pat00138

    이고,
    여기서
    Figure pat00139
    은 입력 비트의 제1 부분이고,
    Figure pat00140
    는 상기 입력 비트의 제2 부분이고,
    Figure pat00141
    는 상기 입력 비트의 제3 부분이고,
    Figure pat00142
    는 상기 입력 비트의 제4 부분이고,
    Figure pat00143
    는 상기 입력 비트의 제5 부분이고,
    Figure pat00144
    는 상기 입력 비트의 제6 부분이고,
    Figure pat00145
    는 상기 입력 비트의 제7 부분이고,
    Figure pat00146
    는 상기 입력 비트의 제8 부분이고,
    Figure pat00147
    은 전치 행렬
    Figure pat00148
    이고,
    Figure pat00149
    는 F의 크로네커 파워(Kronecker power)이며
    Figure pat00150
    으로 정의되는, 폴라 코드 획득 방법.
  9. 폴라 코드 획득 장치로서,
    프로세서; 및
    상기 프로세서에 연결되고, 상기 프로세서에 의한 실행을 위해 프로그래밍 명령들을 저장하는 비일시적 컴퓨터로 판독 가능한 저장 매체
    를 포함하고,
    상기 프로그래밍 명령들은 상기 프로세서로 하여금,
    상호 연결된 m개의 제2 폴라 코드에 따라 길이 N인 제1 폴라 코드를 획득하고 - 각각의 제2 폴라 코드의 길이는 N/m이고, N과 m은 2의 정수 거듭제곱이며 N > m임 - ;
    상기 제1 폴라 코드를 출력하도록 명령하는, 폴라 코드 획득 장치.
  10. 제9항에 있어서,
    m은 2 또는 4 또는 8인, 폴라 코드 획득 장치.
  11. 제9항 또는 제10항에 있어서,
    m = 2이고,
    상기 제1 폴라 코드를 획득하는 단계는,
    Figure pat00151
    를 획득하는 단계
    를 포함하고,
    여기서
    Figure pat00152
    은 상기 제1 폴라 코드이고,
    Figure pat00153
    와
    Figure pat00154
    는 상기 제2 폴라 코드인, 폴라 코드 획득 장치.
  12. 제11항에 있어서,
    Figure pat00155

    이고,
    여기서
    Figure pat00156
    은 입력 비트의 제1 부분이고,
    Figure pat00157
    는 상기 입력 비트의 제2 부분이고,
    Figure pat00158
    은 전치 행렬
    Figure pat00159
    이고,
    Figure pat00160
    는 F의 크로네커 파워(Kronecker power)이며
    Figure pat00161
    으로 정의되는, 폴라 코드 획득 장치.
  13. 제9항 또는 제10항에 있어서,
    m = 4이고,
    상기 제1 폴라 코드를 획득하는 단계는,
    Figure pat00162
    및
    Figure pat00163
    를 획득하는 단계
    를 포함하고,
    여기서
    Figure pat00164
    및
    Figure pat00165
    는 상기 제2 폴라 코드인, 폴라 코드 획득 장치.
  14. 제13항에 있어서,
    Figure pat00166

    이고,
    여기서
    Figure pat00167
    은 입력 비트의 제1 부분이고,
    Figure pat00168
    는 상기 입력 비트의 제2 부분이고,
    Figure pat00169
    는 상기 입력 비트의 제3 부분이고,
    Figure pat00170
    는 상기 입력 비트의 제4 부분이고,
    Figure pat00171
    은 전치 행렬
    Figure pat00172
    이고,
    Figure pat00173
    는 F의 크로네커 파워(Kronecker power)이며
    Figure pat00174
    으로 정의되는, 폴라 코드 획득 장치.
  15. 제9항 또는 제10항에 있어서,
    m = 8 이고,
    상기 제1 폴라 코드를 획득하는 단계는,
    Figure pat00175
    , 및
    Figure pat00176
    를 획득하는 단계
    를 포함하고,
    Figure pat00177
    , 및
    Figure pat00178
    는 상기 제2 폴라 코드인, 폴라 코드 획득 장치.
  16. 제15항에 있어서,
    Figure pat00179

    이고,
    여기서
    Figure pat00180
    은 입력 비트의 제1 부분이고,
    Figure pat00181
    는 상기 입력 비트의 제2 부분이고,
    Figure pat00182
    는 상기 입력 비트의 제3 부분이고,
    Figure pat00183
    는 상기 입력 비트의 제4 부분이고,
    Figure pat00184
    는 상기 입력 비트의 제5 부분이고,
    Figure pat00185
    는 상기 입력 비트의 제6 부분이고,
    Figure pat00186
    는 상기 입력 비트의 제7 부분이고,
    Figure pat00187
    는 상기 입력 비트의 제8 부분이고,
    Figure pat00188
    은 전치 행렬
    Figure pat00189
    이고,
    Figure pat00190
    는 F의 크로네커 파워(Kronecker power)이며
    Figure pat00191
    으로 정의되는, 폴라 코드 획득 장치.
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