CN109245852B - Polar码的速率匹配方法及装置 - Google Patents

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Abstract

本申请提供一种Polar码的速率匹配方法及装置。该方法包括：发送设备获取待编码信息和目标码长M，根据目标码长和母码码长N确定所采用的速率匹配方式，速率匹配方式为打孔或缩短，或者，速率匹配方式为对编码后的比特序列进行重复发送，母码码长根据目标码长和最大母码码长确定。发送设备根据所确定的速率匹配方式对待编码信息进行极化编码和速率匹配，得到编码后的比特序列。发送设备根据所确定的速率匹配方式将编码后的比特序列依次输入至循环缓冲器，循环缓冲器的长度大于或等于最大母码码长。发送设备发送循环缓冲器中的比特。通过速率匹配得到任意的目标码长，从而实现Polar码码长的灵活可变。

Description

Polar码的速率匹配方法及装置
技术领域
本申请涉及通信技术领域，尤其涉及一种Polar码的速率匹配方法及装置。
背景技术
通信系统通常采用信道编码提高数据传输的可靠性，保证通信的质量，Polar(极化)码是第一种能够被严格证明“达到”信道容量的信道编码方法。Polar码是一种线性块码，其生成矩阵为GN，其编码过程为
Figure BDA0001347365380000011
是一个二进制的行矢量，长度为N(即码长)；且
Figure BDA0001347365380000015
这里
Figure BDA0001347365380000012
BN是一个N×N的转置矩阵，例如比特逆序转置矩阵；
Figure BDA0001347365380000013
定义为log2N个矩阵F2的克罗内克(Kronecker)乘积，x1 N是编码后的比特(也叫码字)，
Figure BDA0001347365380000014
与生成矩阵GN相乘后就得到编码后的比特，相乘的过程就是编码的过程。
在Polar码的编码过程中，
Figure BDA0001347365380000016
中的一部分比特用来携带信息，称为信息比特，信息比特的索引的集合记作A；
Figure BDA0001347365380000017
中另外的一部分比特置为收发端预先约定的固定值，称之为冻结比特，其索引的集合用A的补集Ac表示。冻结比特通常被设为0，只需要收发端预先约定，冻结比特序列可以被任意设置。Polar码的构造过程即集合A的选取过程，决定了Polar码的性能。
从Polar码的编码过程可以看出，Polar码的码长为2的整数次幂，而实际通信中要求码长可以根据资源大小或信道条件实现灵活配置。因此需要通过速率匹配技术实现码长的灵活可变。在Polar码中一般采用打孔或缩短的速率匹配方式得到实际发送的码长，打孔比特或缩短比特的位置不能再放置信息比特，因此，在Polar码的编码过程中就需要确定打孔比特或缩短比特的位置，Polar码的速率匹配对编码过程会产生直接影响。因此，需要为Polar码设计合适的速率匹配方法以实现码长的灵活可变。
发明内容
本申请提供一种Polar码的速率匹配方法及装置，实现Polar码码长的灵活可变。
第一方面，本申请提供一种Polar码的速率匹配方法，包括：发送设备获取待编码信息和目标码长M，根据目标码长和母码码长N确定所采用的速率匹配方式，速率匹配方式为打孔或缩短，或者，速率匹配方式为对编码后的比特序列进行重复发送，母码码长根据目标码长和最大母码码长确定，其中，待编码信息包括K个信息比特，发送设备根据所确定的速率匹配方式对待编码信息进行极化编码和速率匹配，得到编码后的比特序列，发送设备根据所确定的速率匹配方式将编码后的比特序列依次输入至循环缓冲器，循环缓冲器的长度大于或等于最大母码码长，发送设备发送循环缓冲器中的比特。
发送设备通过获取待编码信息和目标码长M，根据目标码长和母码码长N确定所采用的速率匹配方式，速率匹配方式为打孔或缩短，或者，速率匹配方式为对编码后的比特序列进行重复发送，根据所确定的速率匹配方式对待编码信息进行极化编码和速率匹配，得到编码后的比特序列，根据所确定的速率匹配方式将编码后的比特序列依次输入至循环缓冲器，不同的速率匹配方式下，输入循环缓冲器的方式不同，最后发送循环缓冲器中的比特。通过速率匹配得到任意的目标码长，从而实现Polar码码长的灵活可变。
在一种可能的设计中，发送设备根据所确定的速率匹配方式将编码后的比特序列依次输入至循环缓冲器，包括：速率匹配方式为打孔或缩短时，发送设备将编码后的比特序列中的M个实际发送的比特依次输入至循环缓冲器；
发送设备发送循环缓冲器中的比特，包括：
发送设备依次读取循环缓冲器中M个比特进行发送。
在一种可能的设计中，发送设备根据所确定的速率匹配方式将编码后的比特序列依次输入至循环缓冲器，包括：速率匹配方式为打孔或缩短时，发送设备将编码后的比特序列的所有N个比特依次输入至循环缓冲器；
发送设备发送循环缓冲器中的比特，包括：
发送设备依次读取循环缓冲器中除打孔比特或缩短比特之外的比特进行发送。
在一种可能的设计中，发送设备根据所确定的速率匹配方式将编码后的比特序列依次输入至循环缓冲器，包括：速率匹配方式为对编码后的比特序列进行重复发送时，发送设备将编码后的比特序列的所有N个比特依次输入至循环缓冲器；
发送设备发送循环缓冲器中的比特，包括：
发送设备通过循环移位的方式重复发送循环缓冲器中的N个比特。
第二方面，本申提供一种Polar码的速率匹配装置，包括：
获取模块，用于获取待编码信息和目标码长M，确定模块，用于根据目标码长和母码码长N确定所采用的速率匹配方式，速率匹配方式为打孔或缩短，或者，速率匹配方式为对编码后的比特序列进行重复发送，母码码长根据目标码长和最大母码码长确定，其中，待编码信息包括K个信息比特，编码模块，用于根据所确定的速率匹配方式对待编码信息进行极化编码和速率匹配，得到编码后的比特序列，处理模块，用于根据所确定的速率匹配方式将编码后的比特序列依次输入至循环缓冲器，循环缓冲器的长度大于或等于最大母码码长，发送模块，用于发送循环缓冲器中的比特。
在一种可能的设计中，速率匹配方式为打孔或缩短时，处理模块用于将编码后的比特序列中的M个实际发送的比特依次输入至循环缓冲器；
发送模块用于依次读取循环缓冲器中M个比特进行发送。
在一种可能的设计中，速率匹配方式为打孔或缩短时，处理模块用于将编码后的比特序列的所有N个比特依次输入至循环缓冲器；
发送模块用于依次读取循环缓冲器中除打孔比特或缩短比特之外的比特进行发送。
在一种可能的设计中，速率匹配方式为对编码后的比特序列进行重复发送时，处理模块用于将编码后的比特序列的所有N个比特依次输入至循环缓冲器；
发送模块用于通过循环移位的方式重复发送循环缓冲器中的N个比特。
第二方面及第二方面的各可能的设计中的有益效果可参见第一方面及第一方面的各可能的设计中的有益效果，此处不再赘述。
第三方面，本申提供一种Polar码的速率匹配装置，包括：接收模块、处理模块和发送模块；
接收模块用于获取待编码信息；
处理模块用于：获取目标码长M，根据目标码长和母码码长N确定所采用的速率匹配方式，速率匹配方式为打孔或缩短，或者，速率匹配方式为对编码后的比特序列进行重复发送，母码码长根据目标码长和最大母码码长确定，其中，待编码信息包括K个信息比特；
根据所确定的速率匹配方式对待编码信息进行极化编码和速率匹配，得到编码后的比特序列；
根据所确定的速率匹配方式将编码后的比特序列依次输入至循环缓冲器，循环缓冲器的长度大于或等于最大母码码长；
发送模块用于发送循环缓冲器中的比特。
在一种可能的设计中，速率匹配方式为打孔或缩短时，处理模块用于将编码后的比特序列中的M个实际发送的比特依次输入至循环缓冲器；
发送模块用于依次读取循环缓冲器中M个比特进行发送。
在一种可能的设计中，速率匹配方式为打孔或缩短时，处理模块用于将编码后的比特序列的所有N个比特依次输入至循环缓冲器；
发送模块用于依次读取循环缓冲器中除打孔比特或缩短比特之外的比特进行发送。
在一种可能的设计中，速率匹配方式为对编码后的比特序列进行重复发送时，处理模块用于将编码后的比特序列的所有N个比特依次输入至循环缓冲器；
发送模块用于通过循环移位的方式重复发送循环缓冲器中的N个比特。
第三方面及第三方面的各可能的设计中的有益效果可参见第一方面及第一方面的各可能的设计中的有益效果，此处不再赘述。
第四方面，本申提供一种Polar码的速率匹配装置，包括：收发器、存储器和处理器；
收发器用于获取待编码信息；
存储器用于存储程序指令；
处理器用于调用存储器中的程序指令执行第一方面及第一方面任一种可能的设计中的Polar码的速率匹配方法；
收发器还用于发送循环缓冲器中的比特。
第五方面，本申请提供一种可读存储介质，可读存储介质中存储有执行指令，当Polar码的速率匹配装置的至少一个处理器执行该执行指令时，Polar码的速率匹配装置执行第一方面及第一方面任一种可能的设计中的方法。
第六方面，本申请提供一种程序产品，该程序产品包括执行指令，该执行指令存储在可读存储介质中。Polar码的速率匹配装置的至少一个处理器可以从可读存储介质读取该执行指令，至少一个处理器执行该执行指令使得Polar码的速率匹配装置实施第一方面及第一方面任一种可能的设计中的方法。
附图说明
图1为一种通信系统的流程示意图；
图2为本申请中Polar码的编码流程图；
图3为本申请提供的一种Polar码的速率匹配方法实施例的流程图；
图4为一种将编码后的比特序列依次输入至循环缓冲器的示意图；
图5为一种将编码后的比特序列依次输入至循环缓冲器的示意图；
图6为一种将编码后的比特序列依次输入至循环缓冲器的示意图；
图7为本申请中Polar码的译码流程图；
图8为本申请提供的一种Polar码的解速率匹配方法实施例的流程图；
图9为一种解速率匹配处理流程示意图；
图10为一种解速率匹配处理流程示意图；
图11为本申请提供的一种Polar码的速率匹配装置实施例的结构示意图；
图12为本申请提供的一种Polar码的速率匹配装置实施例的结构示意图；
图13为本申请提供的一种Polar码的速率匹配实体装置示意图。
具体实施方式
本申请实施例可以应用于无线通信系统，需要说明的是，本申请实施例提及的无线通信系统包括但不限于：窄带物联网系统(Narrow Band-Internet of Things，NB-IoT)、全球移动通信系统(Global System for Mobile Communications，GSM)、增强型数据速率GSM演进系统(Enhanced Data rate for GSM Evolution，EDGE)、宽带码分多址系统(Wideband Code Division Multiple Access，WCDMA)、码分多址2000系统(Code DivisionMultiple Access，CDMA2000)、时分同步码分多址系统(Time Division-SynchronizationCode Division Multiple Access，TD-SCDMA)，长期演进系统(Long Term Evolution，LTE)以及下一代5G移动通信系统的三大应用场景增强型移动宽带(Enhanced Mobile BroadBand，eMBB)，超低时延超高可靠通信(Ultra-reliable and low-latencycommunications，URLLC)以及大规模机器通信(Massive Machine-Type Communications，mMTC)。
本申请涉及的通信装置主要包括网络设备或者终端设备。本申请中的发送设备为网络设备，则接收设备为终端设备；本申请中的发送设备为终端设备，则接收设备为网络设备。
在本申请实施例中，终端设备(terminal device)包括但不限于移动台(MS，Mobile Station)、移动终端(Mobile Terminal)、移动电话(Mobile Telephone)、手机(handset)及便携设备(portable equipment)等，该终端设备可以经无线接入网，(RadioAccess Network，RAN)与一个或多个核心网进行通信，例如，终端设备可以是移动电话(或称为“蜂窝”电话)、具有无线通信功能的计算机等，终端设备还可以是便携式、袖珍式、手持式、计算机内置的或者车载的移动装置或设备。
本申请结合网络设备描述了各个实施例。网络设备可以是用于与终端设备进行通信的设备，例如，可以是GSM系统或CDMA中的基站(Base Transceiver Station，BTS)，也可以是WCDMA系统中的基站(NodeB，NB)，还可以是LTE系统中的演进型基站(EvolutionalNode B，eNB或eNodeB)，或者该网络设备可以为中继站、接入点、车载设备、可穿戴设备以及未来5G网络中的网络侧设备或未来演进的公共陆地移动网络(Public Land MobileNetwork，PLMN)网络中的网络设备等。
图1为一种通信系统的流程示意图，如图1所示，在发送设备侧，信源依次经过信源编码、信道编码、速率匹配和数字调制后发出。在接收设备侧，接收到的待译码信息经数字解调得到对数似然比(Log Likelihood Ratio，LLR)序列，接着，LLR序列经解速率匹配、信道解码、信源解码得到译码后的信息，其中，信道编码及速率匹配在整个通信系统中对信息传输的可靠度起到至关重要的作用。信道编译码可以采用Polar码，由于原始Polar码(母码)的码长为2的整数次幂，在实际应用中需要通过速率匹配实现任意码长的Polar码。发送设备在信道编码后进行速率匹配实现任意的目标码长，接收设备在信道解码之前先进行解速率匹配。
图2为本申请中Polar码的编码流程图，Polar码的编码由发送设备执行，如图2所示，Polar码的编码过程包括确定速率匹配方式、产生待编码序列(Polar码构造)、Polar码编码和循环缓冲器输入输出四个处理过程。首先是确定速率匹配方式：根据输入的信息比特数目K与目标码率R确定出目标码长M，R＝K/M，根据目标码长M和母码码长N确定所采用的速率匹配方式。接着是产生待编码序列和Polar码编码：根据所确定的速率匹配方式对待编码信息进行极化编码和速率匹配，得到编码后的比特序列，若速率匹配方式为打孔或缩短，在产生待编码序列的过程中，要确定信息比特的位置、冻结比特的位置和打孔比特或缩短比特的位置，若速率匹配方式为重复发送，则在产生待编码序列的过程中，可以只确定信息比特与冻结比特的位置，产生待编码序列后，对待编码序列进行极化编码。最后是循环缓冲器输入输出：根据所确定的速率匹配方式将编码后的比特序列依次输入至循环缓冲器以通过信道进行发送。不同的速率匹配方式下，输入循环缓冲器的方式不同。本申请中通过综合考虑Polar码的速率匹配对编码过程会产生直接影响，设计一种Polar码的速率匹配方法，以实现码长的灵活可变。下面结合附图详细说明本申请提供的Polar码的速率匹配方法及装置。
为方便起见，首先给出本申请中可能用到的参数的定义，如下：
K：信息比特数量。
M：目标码长，速率匹配后的码字序列长度。
N：母码码长。
R：目标码率(R＝K/M)。
Nmax：系统所支持的最大母码码长，下文中简称最大母码码长。
图3为本申请提供的一种Polar码的速率匹配方法实施例的流程图，如图3所示，本实施例的方法可以包括：
S101、发送设备获取待编码信息和目标码长M，根据目标码长和母码码长N确定所采用的速率匹配方式，速率匹配方式为打孔或缩短，或者，速率匹配方式为对编码后的比特序列进行重复发送，母码码长根据目标码长和最大母码码长确定，其中，待编码信息包括K个信息比特。
具体地，发送设备根据输入的信息比特数目K与目标码率R确定出目标码长M，R＝K/M，根据目标码长M和母码码长N确定所采用的速率匹配方式，当N≥M时，确定速率匹配方式为打孔或缩短；当N≤M时，确定速率匹配方式为对编码后的序列进行重复发送。其中，母码码长N根据目标码长M和最大母码码长Nmax确定，具体为N＝min(NM,NR,Nmax)，其中NM根据目标码长M和目标码率R在
Figure BDA0001347365380000051
和
Figure BDA0001347365380000052
之间做二选一，
Figure BDA0001347365380000053
其中的Rmin是系统支持的最小码率，ceil为向上取整运算。
S102、发送设备根据所确定的速率匹配方式对待编码信息进行极化编码和速率匹配，得到编码后的比特序列。
Polar编码包括Polar码构造和编码，若速率匹配方式为打孔或缩短，在Polar码构造时就需要确定打孔比特或缩短比特的位置，速率匹配时直接根据Polar码构造时所确定的打孔比特的位置进行打孔，或根据缩短比特的位置进行缩短。具体地，例如，若速率匹配方式为打孔或缩短，在Polar码构造过程中，要确定信息比特的位置、冻结比特的位置和打孔比特或缩短比特的位置，若速率匹配方式为重复发送，则在产生待编码序列的过程中，可以只确定信息比特与冻结比特的位置，构造产生待编码序列后，对待编码序列进行极化编码。可选的，速率匹配方式为重复发送时，Polar码构造可以采用如下几种方式：根据极化信道可靠度确定信息比特的位置和冻结比特的位置；或者先进行循环冗余校验编码再确定信息比特的位置、冻结比特的位置和循环冗余校验比特的位置；或者根据极化信道可靠度和生成矩阵行重确定信息比特的位置、PC冻结比特的位置和冻结比特的位置。需要说明的是，两种速率匹配方式下，如何进行Polar码构造以产生待编码序列，具体采用哪种方法，本申请不做限定。
S103、发送设备根据所确定的速率匹配方式将编码后的比特序列依次输入至循环缓冲器，循环缓冲器的长度大于或等于最大母码码长。
S104、发送设备发送循环缓冲器中的比特。
具体地，根据速率匹配方式的不同，将编码后的比特序列依次输入至循环缓冲器有如下三种方式：
一、速率匹配方式为打孔或缩短时，图4为一种将编码后的比特序列依次输入至循环缓冲器的示意图，如图4所示，图4中所示的循环缓冲器的长度等于最大母码码长Nmax，编码后的比特序列包含N个比特，实际发送的比特数目不超过母码码长N，因此有N-M个比特是不会送入信道实际发送的，发送设备将编码后的比特序列中的M个实际发送的比特依次输入至循环缓冲器。在实际发送时，发送设备依次读取循环缓冲器中M个比特进行发送。
二、速率匹配方式为打孔或缩短时，图5为一种将编码后的比特序列依次输入至循环缓冲器的示意图，如图5所示，图5中所示的循环缓冲器的长度等于最大母码码长Nmax，编码后的比特序列包含N个比特，实际发送的比特数目不超过母码码长N，因此有N-M个比特是不会送入信道实际发送的，发送设备将编码后的比特序列的所有N个比特依次输入至循环缓冲器，在发送时，发送设备依次读取循环缓冲器中除打孔比特或缩短比特之外的比特进行发送。该方式中，发送设备将编码后的比特序列的所有N个比特依次输入至循环缓冲器时，N个比特中打孔比特或缩短比特携带标识，如“0”；或者，N个比特中除打孔比特或缩短比特之外的比特携带标识，如“1”；或者，N个比特都携带标识，例如打孔比特或缩短比特的标识为“0”，除打孔比特或缩短比特之外的比特的标识为“1”，在发送时可视直接识别选择是否发送。
三、速率匹配方式为对编码后的比特序列进行重复发送时，图6为一种将编码后的比特序列依次输入至循环缓冲器的示意图，如图6所示，图6中所示的循环缓冲器的长度等于最大母码码长Nmax，此时Nmax＜M，即实际发送的比特数目会超过最大母码码长，发送设备将编码后的比特序列的所有N个比特依次输入至循环缓冲器，在发送时通过循环移位的方式重复发送循环缓冲器中的N个比特。
本实施例提供的Polar码的速率匹配方法，发送设备通过获取待编码信息和目标码长M，根据目标码长和母码码长N确定所采用的速率匹配方式，速率匹配方式为打孔或缩短，或者，速率匹配方式为对编码后的比特序列进行重复发送，根据所确定的速率匹配方式对待编码信息进行极化编码和速率匹配，得到编码后的比特序列，根据所确定的速率匹配方式将编码后的比特序列依次输入至循环缓冲器，不同的速率匹配方式下，输入循环缓冲器的方式不同，最后发送循环缓冲器中的比特。通过速率匹配得到任意的目标码长，从而实现Polar码码长的灵活可变。
在接收设备侧，对应上述发送设备侧的速率匹配方式，会进行相应的解速率匹配，下面结合附图详细说明接收设备侧的处理过程。
图7为本申请中Polar码的译码流程图，Polar码的译码由接收设备执行，如图7所示，Polar码的译码过程包括根据接收到的待译码信息计算LLR序列、确定速率匹配方式、解速率匹配、Polar码译码四个过程。首先接收设备接收到的待译码信息后，计算LLR序列，与编码侧类似，根据信息比特数目K与目标码率R确定出目标码长M，R＝K/M，根据目标码长M和母码码长N确定所采用的速率匹配方式，根据所确定的速率匹配方式对待译码信息进行解速率匹配，最后对解速率匹配后的比特序列进行极化译码。下面结合图8详细描述解速率匹配及译码的过程。
图8为本申请提供的一种Polar码的解速率匹配方法实施例的流程图，如图8所示，本实施例的方法可以包括：
S201、接收设备获取到待译码信息和目标码长M后，根据目标码长和母码码长N确定所采用的速率匹配方式，速率匹配方式为打孔或缩短，或者，速率匹配方式为对编码后的比特序列进行重复发送，母码码长根据目标码长和最大母码码长确定，其中，待译码信息包括K个信息比特。
S202、接收设备根据所确定的速率匹配方式对待译码信息进行解速率匹配。
具体地，所确定的速率匹配方式为打孔或缩短时，即实际发送的比特数目M小于母码码长N，图9为一种解速率匹配处理流程示意图，如图9所示，接收设备将待译码信息(接收到的LLR序列)重新映射为在极化码母码中的对应位置，将打孔比特或缩短比特的LLR填充为正无穷大(比如10000.0)。
所确定的速率匹配方式为对编码后的比特序列进行重复发送时，即实际发送的比特数目M大于母码码长N，母码中有些比特是经过了重复发送的，图10为一种解速率匹配处理流程示意图，如图10所示，对于接收到的LLR序列，将对应相同位置重复发送比特的LLR相加。
S203、接收设备对解速率匹配后的比特序列进行极化译码。
本申请可以根据上述方法示例对发送设备和接收设备进行功能模块的划分，例如，可以对应各个功能划分各个功能模块，也可以将两个或两个以上的功能集成在一个处理模块中。上述集成的模块既可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。需要说明的是，本申请各实施例中对模块的划分是示意性的，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式。
图11为本申请提供的一种Polar码的速率匹配装置实施例的结构示意图，如图11所示，本实施例的装置可以包括：获取模块11、确定模块12、编码模块13、处理模块14和发送模块15，其中，
获取模块11用于获取待编码信息和目标码长M。
确定模块12用于根据目标码长和母码码长N确定所采用的速率匹配方式，速率匹配方式为打孔或缩短，或者，速率匹配方式为对编码后的比特序列进行重复发送，母码码长根据目标码长和最大母码码长确定，其中，待编码信息包括K个信息比特。
编码模块13用于根据所确定的速率匹配方式对待编码信息进行极化编码和速率匹配，得到编码后的比特序列。
处理模块14用于根据所确定的速率匹配方式将编码后的比特序列依次输入至循环缓冲器，循环缓冲器的长度大于或等于最大母码码长。
发送模块15用于发送循环缓冲器中的比特。
可选的，速率匹配方式为打孔或缩短时，处理模块14用于将编码后的比特序列中的M个实际发送的比特依次输入至循环缓冲器，发送模块15用于依次读取循环缓冲器中M个比特进行发送。
可选的，速率匹配方式为打孔或缩短时，处理模块14用于将编码后的比特序列的所有N个比特依次输入至循环缓冲器，发送模块15用于依次读取循环缓冲器中除打孔比特或缩短比特之外的比特进行发送。
可选的，速率匹配方式为对编码后的比特序列进行重复发送时，处理模块14用于将编码后的比特序列的所有N个比特依次输入至循环缓冲器，发送模块15用于通过循环移位的方式重复发送循环缓冲器中的N个比特。
本实施例提供的Polar码的速率匹配装置，通过获取待编码信息和目标码长M，根据目标码长和母码码长N确定所采用的速率匹配方式，速率匹配方式为打孔或缩短，或者，速率匹配方式为对编码后的比特序列进行重复发送，根据所确定的速率匹配方式对待编码信息进行极化编码和速率匹配，得到编码后的比特序列，根据所确定的速率匹配方式将编码后的比特序列依次输入至循环缓冲器，不同的速率匹配方式下，输入循环缓冲器的方式不同，最后发送循环缓冲器中的比特。通过速率匹配得到任意的目标码长，从而实现Polar码码长的灵活可变。
图12为本申请提供的一种Polar码的速率匹配装置实施例的结构示意图，如图12所示，本实施例的装置可以包括：接收模块21、处理模块22和发送模块23；
接收模块21用于获取待编码信息；
处理模块22用于：获取目标码长M，根据目标码长和母码码长N确定所采用的速率匹配方式，速率匹配方式为打孔或缩短，或者，速率匹配方式为对编码后的比特序列进行重复发送，母码码长根据目标码长和最大母码码长确定，其中，待编码信息包括K个信息比特，根据所确定的速率匹配方式对待编码信息进行极化编码和速率匹配，得到编码后的比特序列，根据所确定的速率匹配方式将编码后的比特序列依次输入至循环缓冲器，循环缓冲器的长度大于或等于最大母码码长。
发送模块23用于发送循环缓冲器中的比特。
可选的，速率匹配方式为打孔或缩短时，处理模块22用于将编码后的比特序列中的M个实际发送的比特依次输入至循环缓冲器，发送模块23用于依次读取循环缓冲器中M个比特进行发送。
可选的，速率匹配方式为打孔或缩短时，处理模块22用于将编码后的比特序列的所有N个比特依次输入至循环缓冲器，发送模块23用于依次读取循环缓冲器中除打孔比特或缩短比特之外的比特进行发送。
可选的，速率匹配方式为对编码后的比特序列进行重复发送时，处理模块22用于将编码后的比特序列的所有N个比特依次输入至循环缓冲器，发送模块23用于通过循环移位的方式重复发送循环缓冲器中的N个比特。
图11和图12所示实施例的装置，可以用于执行图3所示方法实施例的技术方案，其实现原理类似，此处不再赘述。
图13为本申请提供的一种Polar码的速率匹配实体装置示意图，该装置1100包括：
收发器1101，用于获取待编码信息。
存储器1103，用于存储程序指令，该存储器还可以是flash(闪存)。
处理器1102，用于调用并执行存储器中的程序指令，以实现图3所示的Polar码的速率匹配方法中的各个步骤。具体可以参见前面方法实施例中的相关描述。
收发器1101还用于发送循环缓冲器中的比特。
可选地，存储器1103既可以是独立的，也可以跟处理器1102集成在一起。
当存储器1103是独立于处理器1102之外的器件时，装置1100还可以包括：
总线1104，用于连接存储器1103和处理器1102。
该装置可以用于执行上述方法实施例中发送设备对应的各个步骤和/或流程。
本申请还提供一种可读存储介质，可读存储介质中存储有执行指令，当Polar码的速率匹配装置的至少一个处理器执行该执行指令时，Polar码的速率匹配装置执行上述的各种实施方式提供的速率匹配方法。
本申请还提供一种程序产品，该程序产品包括执行指令，该执行指令存储在可读存储介质中。Polar码的速率匹配装置的至少一个处理器可以从可读存储介质读取该执行指令，至少一个处理器执行该执行指令使得Polar码的速率匹配装置实施上述的各种实施方式提供的Polar码的速率匹配方法。
本领域普通技术人员可以理解：实现上述各方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成。前述的程序可以存储于一计算机可读取存储介质中。该程序在执行时，执行包括上述各方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。

Claims (13)

1.一种极化Polar码的速率匹配方法，其特征在于，包括：
发送设备获取待编码信息和目标码长M，根据所述目标码长和母码码长N确定所采用的速率匹配方式，当N>M时，确定速率匹配方式为打孔或缩短；当N<M时，确定速率匹配方式为对编码后的序列进行重复发送，当N＝M时，确定速率匹配方式为打孔或缩短或对编码后的序列进行重复发送，所述母码码长根据所述目标码长和最大母码码长确定，其中，所述待编码信息包括K个信息比特；
所述发送设备根据所确定的速率匹配方式对所述待编码信息进行极化编码和速率匹配，得到编码后的比特序列；
所述发送设备根据所确定的速率匹配方式将所述编码后的比特序列依次输入至循环缓冲器，所述循环缓冲器的长度大于或等于所述最大母码码长；
所述发送设备发送所述循环缓冲器中的比特。
2.根据权利要求1所述的方法，其特征在于，所述发送设备根据所确定的速率匹配方式将所述编码后的比特序列依次输入至循环缓冲器，包括：
所述速率匹配方式为打孔或缩短时，所述发送设备将所述编码后的比特序列中的M个实际发送的比特依次输入至所述循环缓冲器；
所述发送设备发送所述循环缓冲器中的比特，包括：
所述发送设备依次读取所述循环缓冲器中所述M个比特进行发送。
3.根据权利要求1所述的方法，其特征在于，所述发送设备根据所确定的速率匹配方式将所述编码后的比特序列依次输入至循环缓冲器，包括：
所述速率匹配方式为打孔或缩短时，所述发送设备将所述编码后的比特序列的所有N个比特依次输入至所述循环缓冲器；
所述发送设备发送所述循环缓冲器中的比特，包括：
所述发送设备依次读取所述循环缓冲器中除打孔比特或缩短比特之外的比特进行发送。
4.根据权利要求1所述的方法，其特征在于，所述发送设备根据所确定的速率匹配方式将所述编码后的比特序列依次输入至循环缓冲器，包括：
所述速率匹配方式为对编码后的比特序列进行重复发送时，所述发送设备将所述编码后的比特序列的所有N个比特依次输入至所述循环缓冲器；
所述发送设备发送所述循环缓冲器中的比特，包括：
所述发送设备通过循环移位的方式重复发送所述循环缓冲器中的N个比特。
5.一种极化Polar码的速率匹配装置，其特征在于，包括：
获取模块，用于获取待编码信息和目标码长M；
确定模块，用于根据所述目标码长和母码码长N确定所采用的速率匹配方式，当N>M时，确定速率匹配方式为打孔或缩短；当N<M时，确定速率匹配方式为对编码后的序列进行重复发送，当N＝M时，确定速率匹配方式为打孔或缩短或对编码后的序列进行重复发送，所述母码码长根据所述目标码长和最大母码码长确定，其中，所述待编码信息包括K个信息比特；
编码模块，用于根据所确定的速率匹配方式对所述待编码信息进行极化编码和速率匹配，得到编码后的比特序列；
处理模块，用于根据所确定的速率匹配方式将所述编码后的比特序列依次输入至循环缓冲器，所述循环缓冲器的长度大于或等于所述最大母码码长；
发送模块，用于发送所述循环缓冲器中的比特。
6.根据权利要求5所述的装置，其特征在于，所述速率匹配方式为打孔或缩短时，所述处理模块用于将所述编码后的比特序列中的M个实际发送的比特依次输入至所述循环缓冲器；
所述发送模块用于依次读取所述循环缓冲器中所述M个比特进行发送。
7.根据权利要求5所述的装置，其特征在于，所述速率匹配方式为打孔或缩短时，所述处理模块用于将所述编码后的比特序列的所有N个比特依次输入至所述循环缓冲器；
所述发送模块用于依次读取所述循环缓冲器中除打孔比特或缩短比特之外的比特进行发送。
8.根据权利要求5所述的装置，其特征在于，所述速率匹配方式为对编码后的比特序列进行重复发送时，所述处理模块用于将所述编码后的比特序列的所有N个比特依次输入至所述循环缓冲器；
所述发送模块用于通过循环移位的方式重复发送所述循环缓冲器中的N个比特。
9.一种极化Polar码的速率匹配装置，其特征在于，包括：接收模块、处理模块和发送模块；
所述接收模块用于获取待编码信息；
所述处理模块用于：获取目标码长M，根据所述目标码长和母码码长N确定所采用的速率匹配方式，当N>M时，确定速率匹配方式为打孔或缩短；当N<M时，确定速率匹配方式为对编码后的序列进行重复发送，当N＝M时，确定速率匹配方式为打孔或缩短或对编码后的序列进行重复发送，所述母码码长根据所述目标码长和最大母码码长确定，其中，所述待编码信息包括K个信息比特；
根据所确定的速率匹配方式对所述待编码信息进行极化编码和速率匹配，得到编码后的比特序列；
根据所确定的速率匹配方式将所述编码后的比特序列依次输入至循环缓冲器，所述循环缓冲器的长度大于或等于所述最大母码码长；
所述发送模块用于发送所述循环缓冲器中的比特。
10.根据权利要求9所述的装置，其特征在于，所述速率匹配方式为打孔或缩短时，所述处理模块用于将所述编码后的比特序列中的M个实际发送的比特依次输入至所述循环缓冲器；
所述发送模块用于依次读取所述循环缓冲器中所述M个比特进行发送。
11.根据权利要求9所述的装置，其特征在于，所述速率匹配方式为打孔或缩短时，所述处理模块用于将所述编码后的比特序列的所有N个比特依次输入至所述循环缓冲器；
所述发送模块用于依次读取所述循环缓冲器中除打孔比特或缩短比特之外的比特进行发送。
12.根据权利要求9所述的装置，其特征在于，所述速率匹配方式为对编码后的比特序列进行重复发送时，所述处理模块用于将所述编码后的比特序列的所有N个比特依次输入至所述循环缓冲器；
所述发送模块用于通过循环移位的方式重复发送所述循环缓冲器中的N个比特。
13.一种极化Polar码的速率匹配装置，其特征在于，包括：收发器、存储器和处理器；
所述收发器用于获取待编码信息；
所述存储器用于存储程序指令；
所述处理器用于调用所述存储器中的程序指令执行权利要求1～4任一项所述的Polar码的速率匹配方法；
所述收发器还用于发送循环缓冲器中的比特。
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