KR20170077908A - 표시 장치 - Google Patents

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Abstract

표시 장치는 복수의 화소 영역들을 포함하는 제1 기판; 상기 제1 기판 상의 상기 화소 영역들에 배치되는 표시 소자들; 상기 제1 기판에 마주하는 제2 기판; 및 상기 제2 기판의 상기 제1 기판에 마주하는 면 상에 배치되는 복수의 터치 센싱 전극들을 포함할 수 있다. 상기 표시 소자들은 상기 화소 영역에 배치되는 제1 전극; 상기 화소 영역들 사이에 배치되며, 상기 제1 전극을 노출시키는 화소 정의막; 상기 화소 정의막 상에 배치되는 복수의 스페이서들; 상기 제1 전극 상에 배치되고, 적어도 광 생성층을 구비하는 발광층; 및 상기 발광층 상에 배치되고, 상기 화소 정의막 및 상기 스페이서들로 연장되는 제2 전극을 포함하고, 상기 제2 전극은 상기 스페이서들의 상부면 상에 배치되는 개구부를 포함할 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 패널에 부착된 터치 스크린을 포함하는 표시 장치가 개발되고 있다. 상기 터치 스크린은 정보 입력 장치의 하나이다. 사용자는 상기 표시 패널에서 구현되는 이미지를 시청하면서 상기 터치 스크린 내의 터치 센서를 누르거나 터치하여 정보를 입력할 수 있다.
최근에는 스마트폰, 태블릿 PC 등과 같은 휴대용 단말기의 슬림화를 위하여, 상기 표시 패널의 내부에 상기 터치 스크린을 구비하는 상기 표시 장치가 개발되고 있다.
본 발명의 일 목적은 터치 스크린을 구성하는 소자들을 내부에 구비하는 터치 스크린 일체형 표시 장치를 제공하는 것이다.
본 발명의 일 목적을 달성하기 위한 표시 장치는 복수의 화소 영역들을 포함하는 제1 기판; 상기 제1 기판 상의 상기 화소 영역들에 배치되는 표시 소자들; 상기 제1 기판에 마주하는 제2 기판; 및 상기 제2 기판의 상기 제1 기판에 마주하는 면 상에 배치되는 복수의 터치 센싱 전극들을 포함할 수 있다. 상기 표시 소자들은 상기 화소 영역에 배치되는 제1 전극; 상기 화소 영역들 사이에 배치되며, 상기 제1 전극을 노출시키는 화소 정의막; 상기 화소 정의막 상에 배치되는 복수의 스페이서들; 상기 제1 전극 상에 배치되고, 적어도 광 생성층을 구비하는 발광층; 및 상기 발광층 상에 배치되고, 상기 화소 정의막 및 상기 스페이서들로 연장되는 제2 전극을 포함하고, 상기 제2 전극은 상기 스페이서들의 상부면 상에 배치되는 개구부를 포함할 수 있다.
상기 터치 센싱 전극들은 서로 교차하는 복수의 도전성 세선들을 포함할 수 있다. 상기 스페이서들은 상기 도전성 세선들이 교차하는 지점에 배치될 수 있다. 상기 표시 소자들은 상기 도전성 세선들이 교차하여 형성되는 영역들에 배치될 수 있다.
상기 터치 센싱 전극들은 적어도 하나의 제1 영역, 및 상기 제1 영역과 전기적으로 분리되는 적어도 하나의 제2 영역을 포함하고, 상기 제1 영역은 전기적으로 고립될 수 있다. 평면상에서, 상기 제2 영역은 상기 제1 영역을 감싸는 형상을 가질 수 있다. 상기 개구부는 상기 제2 영역에 배치될 수 있다.
상기 제2 전극 상에 배치되는 봉지층을 더 포함할 수 있다.
상기 제1 기판 및 상기 제2 기판 사이에 배치되는 충진재를 더 포함할 수 있다.
본 발명의 일 목적을 달성하기 위한 표시 장치는 복수의 화소 영역들을 포함하는 제1 기판; 상기 화소 영역들 각각에 배치되는 제1 전극들; 상기 화소 영역들 사이에 배치되며, 상기 제1 전극들을 노출시키는 화소 정의막; 상기 화소 정의막 상에 배치되는 스페이서들; 상기 제1 전극 상에 배치되고, 적어도 광 생성층을 구비하는 발광층; 상기 발광층 상에 배치되고, 상기 화소 정의막 및 상기 스페이서들로 연장되는 제2 전극; 상기 제1 기판에 마주하는 제2 기판; 및 상기 제2 기판의 상기 제2 전극에 마주하는 면 상에 배치되고, 서로 교차하는 복수의 도전성 세선들을 구비하는 복수의 터치 센싱 전극들을 포함할 수 있다. 상기 터치 센싱 전극들은 내부에 전기적으로 고립된 영역을 포함하고, 상기 고립된 영역에 배치된 상기 도전성 세선들은 타 영역에 배치된 상기 도전성 세선들과 전기적으로 분리되며, 상기 타 영역에서, 상기 제2 전극은 상기 스페이서들의 상부면 상에 배치되는 개구부를 포함할 수 있다.
상술한 바와 같은 표시 장치는 터치 스크린을 구성하는 소자를 내부에 구비할 수 있다. 따라서, 상기 표시 장치의 슬림화에 유리하다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 사시도이다.
도 2는 도 1의 제1 기판을 설명하기 위한 평면도이다.
도 3은 도 1의 제2 기판을 설명하기 위한 평면도이다.
도 4는 도 1의 표시 장치에서 터치 센싱 전극이 배치된 영역을 설명하기 위한 평면도이다.
도 5는 도 4의 EA1 영역을 확대한 평면도이다.
도 6은 도 5의 I-I' 라인에 따른 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 표시 장치에서 터치 센싱 전극이 배치된 영역을 설명하기 위한 평면도이다.
도 8은 도 7의 EA2 영역의 확대도이다.
도 9는 도 8의 II-II' 라인에 따른 단면도이다.
도 10은 도 8의 III-III' 라인에 따른 단면도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 사시도이며, 도 2는 도 1의 제1 기판을 설명하기 위한 평면도이며, 도 3은 도 1의 제2 기판을 설명하기 위한 평면도이다.
도 1 내지 도 3을 참조하면, 표시 장치는 제1 기판(110), 상기 제1 기판(110) 상에 배치되는 표시 소자들(미도시), 상기 제1 기판(110)에 마주하는 제2 기판(120), 및 상기 제2 기판(120)의 상기 제1 기판(110)에 마주하는 면 상에 배치되는 터치 센싱 전극들(TSE)을 포함할 수 있다.
상기 제1 기판(110)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 상기 표시 영역(DA)은 복수의 화소 영역들을 포함할 수 있다. 상기 비표시 영역(NDA)은 상기 표시 영역(DA)에 인접하여 배치될 수 있다.
또한, 상기 제1 기판(110)은 복수의 게이트 라인들(미도시), 상기 게이트 라인들과 교차하는 복수의 데이터 라인들(미도시), 및 상기 게이트 라인들과 상기 데이터 라인들에 접속하는 복수의 박막 트랜지스터들(미도시)을 포함할 수 있다. 각 표시 소자는 상기 박막 트랜지스터들 중 하나에 접속할 수 있다.
상기 표시 소자들은 상기 제1 기판(110) 상의 상기 화소 영역들에 배치될 수 있다. 상기 표시 소자들은 액정 표시 소자(liquid crystal display device, LCD device), 전기 영동 표시 소자(electrophoretic display device, EPD device), 전기 습윤 표시 소자(electrowetting display device, EWD device), 및 유기 발광 표시 소자(organic light emitting display device, OLED device) 중 어느 하나일 수 있다. 한편, 하기에서는 설명의 편의를 위하여 상기 표시 소자들로 상기 유기 발광 표시 소자를 예로서 설명한다.
상기 표시 소자들은 상기 박막 트랜지스터에 접속하는 제1 전극, 상기 제1 전극 상에 배치되는 발광층, 및 상기 발광층 상에 배치되는 제2 전극을 포함할 수 있다. 상기 발광층은 상기 제1 전극 및 제2 전극을 통하여 주입되는 전자와 정공의 재결합에 의해 광을 생성하는 광 생성층을 포함할 수 있다.
상기 제2 기판(120)은 센싱 영역(SA) 및 비센싱 영역(NSA)을 포함할 수 있다. 상기 센싱 영역(SA)은 상기 제1 기판(110)의 상기 표시 영역(DA)에 대응할 수 있다. 상기 비센싱 영역(NSA)은 상기 센싱 영역(SA)에 인접하여 배치될 수 있다. 또한, 상기 비센싱 영역(NSA)은 상기 제1 기판(110)의 상기 비표시 영역(NDA)에 대응할 수 있다.
상기 터치 센싱 전극들(TSE)은 상기 제2 기판(120)의 상기 제1 기판(110)에 마주하는 면 상의 상기 센싱 영역(SA)에 배치되며, 센싱 라인들(SL)을 통하여 패드부(PDA)에 연결될 수 있다. 상기 터치 센싱 전극들(TSE)은 상기 표시 장치의 터치 감지 형태에 따라 다양한 형태로 배치될 수 있다.
예를 들면, 도 3에 도시된 바와 같이, 상기 표시 장치의 터치 감지 형태가 상호 정전 용량형 터치 스크린 타입(Mutual Capacitance Touch Screen type)일 수 있다. 여기서, 상기 터치 센싱 전극들(TSE)의 일부는 일 방향으로 연결되고 서로 평행한 복수의 터치 센싱 전극 행들을 구성할 수 있다. 또한, 상기 터치 센싱 전극들(TSE)의 나머지는 상기 터치 센싱 전극 행들에 교차하는 방향으로 연결되고 서로 평행한 복수의 터치 센싱 전극 열들을 구성할 수 있다. 상기 터치 센싱 전극 행들 및 상기 터치 센싱 전극 열들은 상기 센싱 라인들(SL)을 통하여 상기 패드부(PDA)의 패드들에 각각 연결될 수 있다.
도 4는 도 1의 표시 장치에서 터치 센싱 전극이 배치된 영역을 설명하기 위한 평면도이며, 도 5는 도 4의 EA1 영역을 확대한 평면도이며, 도 6은 도 5의 I-I' 라인에 따른 단면도이다.
도 1 내지 도 6을 참조하면, 표시 장치는 제1 기판(110), 상기 제1 기판(110) 상에 배치되는 표시 소자들(DD), 상기 제1 기판(110)에 마주하는 제2 기판(120), 및 상기 제2 기판(120)의 상기 제1 기판(110)에 마주하는 면 상에 배치되는 터치 센싱 전극들(TSE)을 포함할 수 있다.
상기 제1 기판(110)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 상기 표시 영역(DA)은 복수의 화소 영역들을 포함할 수 있다. 상기 비표시 영역(NDA)은 상기 표시 영역(DA)에 인접하여 배치될 수 있다. 또한, 상기 제1 기판(110)은 베이스 기판(SUB), 및 상기 베이스 기판(SUB) 상의 각 화소 영역에 배치되는 적어도 하나의 박막 트랜지스터(TFT)를 포함할 수 있다.
상기 베이스 기판(SUB)은 투명 절연 물질을 포함하여 광을 투과시킬 수 있다. 또한, 상기 베이스 기판(SUB)은 경성(Rigid) 기판 또는 가요성(Flexible) 기판일 수 있다. 상기 경성 기판은 유리 기판, 석영 기판, 유리 세라믹 기판 및 결정질 유리 기판을 포함할 수 있다. 상기 가요성 기판은 고분자 유기물을 포함하는 필름 기판 및 플라스틱 기판을 포함할 수 있다. 예를 들면, 상기 가요성 기판은 폴리에테르술폰(PES, polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(PEI, polyetherimide), 폴리에틸렌 나프탈레이트(PEN, polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(PET, polyethylene terephthalate), 폴리페닐렌 설파이드(PPS, polyphenylene sulfide), 폴리아릴레이트(PAR, polyarylate), 폴리이미드(PI, polyimide), 폴리카보네이트(PC, polycarbonate), 트리아세테이트 셀룰로오스(TAC, triacetate cellulose), 및 셀룰로오스아세테이트 프로피오네이트(CAP, cellulose acetate propionate) 중 하나를 포함할 수 있다. 또한, 상기 가요성 기판은 유리 섬유 강화플라스틱(FRP, fiber glass reinforced plastic)을 포함할 수도 있다.
상기 베이스 기판(SUB)에 적용되는 물질은 상기 표시 장치의 제조 공정 시, 높은 처리 온도에 대해 저항성(또는 내열성)을 갖는 것이 바람직하다.
상기 베이스 기판(SUB) 및 상기 박막 트랜지스터(TFT) 사이에는 버퍼층(BUL)이 배치될 수 있다. 상기 버퍼층(BUL)은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 예를 들면, 상기 버퍼층(BUL)은 실리콘 산화물을 포함하는 제1 절연막, 및 상기 제1 절연막 상에 배치되고 실리콘 질화물을 포함하는 제2 절연막을 포함할 수 있다. 상기 버퍼층(BUL)은 상기 베이스 기판(SUB)에서 상기 박막 트랜지스터(TFT)로 불순물이 확산되는 것을 방지할 수 있다. 또한, 상기 버퍼층(BUL)은 상기 베이스 기판(SUB)의 표면을 평탄화할 수도 있다.
상기 박막 트랜지스터(TFT)는 게이트 라인 및 데이터 라인에 연결될 수 있다. 상기 박막 트랜지스터(TFT)는 반도체층(SCL), 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다.
상기 반도체층(SCL)은 상기 버퍼층(BUL) 상에 배치될 수 있다. 상기 반도체층(SCL)은 비정질 실리콘(amorphous Si), 다결정 실리콘(poly crystalline Si), 산화물 반도체 및 유기물 반도체 중 하나를 포함할 수 있다. 상기 반도체층(SCL)에서, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)과 접속하는 영역은 불순물이 도핑 또는 주입된 소스 영역 및 드레인 영역일 수 있다. 상기 소스 영역 및 상기 드레인 영역 사이의 영역은 채널 영역일 수 있다.
한편, 도면 상에는 도시하지 않았으나, 상기 반도체층(SCL)이 산화물 반도체를 포함하는 경우, 상기 반도체층(SCL)의 상부 또는 하부에 상기 반도체층(SCL)으로 유입되는 광을 차단하기 위한 광 차단막이 배치될 수도 있다.
상기 반도체층(SCL) 상에는 게이트 절연막(GI)이 배치될 수 있다. 상기 게이트 절연막(GI)은 상기 반도체층(SCL)을 커버하며, 상기 반도체층(SCL) 및 상기 게이트 전극(GE)을 절연시킬 수 있다. 상기 게이트 절연막(GI)은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다.
상기 게이트 전극(GE)은 상기 게이트 절연막(GI) 상에 배치될 수 있다. 상기 게이트 전극(GE)은 상기 게이트 라인에 접속될 수 있다. 상기 게이트 전극(GE)은 저저항 도전 물질을 포함할 수 있으며, 상기 반도체층(SCL)에 중첩될 수 있다.
상기 게이트 전극(GE) 상에는 층간 절연막(ILD)이 배치될 수 있다. 상기 층간 절연막(ILD)은 상기 게이트 절연막(GI)과 동일한 물질을 포함할 수 있다. 상기 층간 절연막(ILD)은 상기 소스 전극(SE)과 상기 드레인 전극(DE), 및 상기 게이트 전극(GE)을 절연시킬 수 있다.
상기 게이트 절연막(GI) 및 상기 층간 절연막(ILD)을 관통하는 콘택 홀들은 상기 반도체층(SCL)의 상기 소스 영역 및 상기 드레인 영역을 노출 시킬 수 있다.
상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 상기 층간 절연막(ILD) 상에 서로 이격되어 배치될 수 있다. 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 저저항 도전 물질을 포함할 수 있다. 상기 소스 전극(SE)의 일단은 상기 데이터 라인에 접속할 수 있다. 상기 소스 전극(SE)의 타단은 상기 콘택 홀들 중 하나를 통하여 상기 소스 영역에 접속할 수 있다. 상기 드레인 전극(DE)의 일단은 상기 콘택 홀들 중 다른 하나를 통하여 상기 드레인 영역에 접속할 수 있다. 상기 드레인 전극(DE)의 타단은 상기 표시 소자들(DD) 중 하나에 접속할 수 있다.
한편, 본 실시예에서는 상기 박막 트랜지스터(TFT)가 탑 게이트(top gate) 구조의 박막 트랜지스터인 경우를 예로서 설명하였으나, 이에 한정되는 것은 아니다. 예를 들면, 상기 박막 트랜지스터(TFT)는 바텀 게이트(bottom gate) 구조의 박막 트랜지스터일 수도 있다.
상기 박막 트랜지스터(TFT)가 배치된 상기 베이스 기판(SUB) 상에는 보호막(PSV)이 배치될 수 있다. 즉, 상기 보호막(PSV)은 상기 박막 트랜지스터(TFT)를 커버할 수 있다. 상기 보호막(PSV)의 일부는 제거되어, 상기 드레인 전극(DE)을 노출 시킬 수 있다.
상기 보호막(PSV)은 적어도 하나의 막을 포함할 수 있다. 예를 들면, 상기 보호막(PSV)은 무기 보호막 및 상기 무기 보호막 상에 배치된 유기 보호막을 포함할 수 있다. 상기 무기 보호막은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 상기 유기 보호막은 아크릴(acryl), 폴리이미드(PI, polyimide), 폴리아미드(PA, polyamide) 및 벤조시클로부텐(BCB, benzocyclobutene) 중 하나를 포함할 수 있다. 또한, 상기 유기 보호막은 투명하고, 유동성이 있어 하부 구조의 굴곡을 완화시켜 평탄화시킬 수 있는 평탄화막일 수 있다.
상기 보호막(PSV) 상에는 상기 표시 소자들(DD)이 배치될 수 있다. 상기 표시 소자들(DD)은 상기 드레인 전극(DE)에 접속하는 제1 전극(AE), 상기 제1 전극(AE) 상에 배치되는 발광층(EL), 및 상기 발광층(EL) 상에 배치되는 제2 전극(CE)을 포함할 수 있다.
상기 제1 전극(AE) 및 상기 제2 전극(CE) 중 하나는 애노드(anode) 전극일 수 있으며, 다른 하나는 캐소드(cathode) 전극일 수 있다. 예를 들면, 상기 제1 전극(AE)는 애노드 전극일 수 있으며, 상기 제2 전극(CE)는 캐소드 전극일 수 있다.
또한, 상기 제1 전극(AE) 및 상기 제2 전극(CE) 중 적어도 하나는 투과형 전극일 수 있다. 예를 들면, 상기 표시 소자(DD)가 배면 발광형 유기 발광 소자인 경우, 상기 제1 전극(AE)이 투과형 전극이며, 상기 제2 전극(CE)이 반사형 전극일 수 있다. 상기 표시 소자(DD)가 전면 발광형 유기 발광 소자인 경우, 상기 제1 전극이 반사형 전극이며, 상기 제2 전극이 투과형 전극일 수 있다. 상기 표시 소자(DD)가 양면 발광형 유기 발광 소자인 경우, 상기 제1 전극(AE) 및 상기 제2 전극(CE) 모두 투과형 전극일 수 있다. 본 실시예에서는 상기 표시 소자들(DD)이 전면 발광형 유기 발광 소자이며, 상기 제1 전극(AE)이 애노드 전극인 경우를 예로서 설명한다.
각 화소 영역에서, 상기 제1 전극(AE)은 상기 보호막(PSV) 상에 배치될 수 있다. 상기 제1 전극(AE)은 광을 반사시킬 수 있는 반사막(미도시), 및 상기 반사막의 상부 또는 하부에 배치되는 투명 도전막(미도시)을 포함할 수 있다. 상기 투명 도전막 및 상기 반사막 중 적어도 하나는 상기 드레인 전극(DE)과 접속할 수 있다.
상기 반사막은 광을 반사시킬 수 있는 물질을 포함할 수 있다. 예를 들면, 상기 반사막은 알루미늄(Al), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 백금(Pt), 니켈(Ni) 및 이들의 합금 중 적어도 하나를 포함할 수 있다.
상기 투명 도전막은 투명 도전성 산화물을 포함할 수 있다. 예를 들어, 상기 투명 도전막은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), GZO(gallium doped zinc oxide), ZTO(zinc tin oxide), GTO(Gallium tin oxide) 및 FTO(fluorine doped tin oxide) 중 적어도 하나의 투명 도전성 산화물을 포함할 수 있다.
상기 제1 전극(AE) 상에는 화소 정의막(PDL)이 배치될 수 있다. 상기 화소 정의막(PDL)은 상기 화소 영역들 사이에 배치되며, 상기 제1 전극(AE)를 노출시킬 수 있다. 또한, 상기 화소 정의막(PDL)은 상기 제1 전극(AE)의 에지부와 중첩할 수 있다. 따라서, 상기 화소 정의막(PDL)은 상기 제1 전극(AE)의 상기 제2 기판(120)을 향하는 표면의 대부분을 노출시킬 수 있다.
상기 화소 정의막(PDL)은 유기 절연 물질을 포함할 수 있다. 예를 들면, 상기 화소 정의막(PDL)은 폴리스티렌(polystyrene), 폴리메틸메타아크릴레이트(PMMA, polymethylmethacrylate), 폴리아크릴로니트릴(PAN, polyacrylonitrile), 폴리아미드(PA, polyamide), 폴리이미드(PI, polyimide), 폴리아릴에테르(PAE, polyarylether), 헤테로사이클릭 폴리머(heterocyclic polymer), 파릴렌(parylene), 에폭시(epoxy), 벤조시클로부텐(BCB, benzocyclobutene), 실록산계 수지(siloxane based resin) 및 실란계 수지(silane based resin) 중 적어도 하나를 포함할 수 있다.
상기 화소 정의막(PDL) 상에는 복수의 스페이서들(SP)이 배치될 수 있다. 상기 스페이서들(SP)은 상기 제1 기판(110) 및 상기 제2 기판(120) 사이의 간격을 유지시킬 수 있다. 상기 제1 기판(110) 또는 상기 제2 기판(120)에 외부 압력이 가해지더라도, 상기 스페이서들(SP)은 상기 제2 기판(120)이 상기 표시 소자들(DD)과 맞닿아 상기 표시 소자들(DD)이 손상되는 것을 방지할 수 있다.
상기 스페이서들(SP)은 유기 절연 물질을 포함할 수 있다. 예를 들면, 상기 스페이서들(SP)은 상기 화소 정의막(PDL)과 동일한 물질을 포함할 수 있다.
상기 발광층(EL)은 상기 제1 전극(AE)의 노출된 표면 상에 배치될 수 있다. 상기 발광층(EL)은 적어도 광 생성층(light generation layer, LGL)을 포함하는 다층 박막 구조를 가질 수 있다. 예를 들면, 상기 발광층(EL)은 정공을 주입하는 정공 주입층(hole injection layer, HIL), 정공의 수송성이 우수하고 상기 광 생성층에서 결합하지 못한 전자의 이동을 억제하여 정공과 전자의 재결합 기회를 증가시키기 위한 정공 수송층(hole transport layer, HTL), 주입된 전자와 정공의 재결합에 의하여 광을 발하는 상기 광 생성층, 상기 광 생성층에서 결합하지 못한 정공의 이동을 억제하기 위한 정공 억제층(hole blocking layer, HBL), 전자를 상기 광 생성층으로 원활히 수송하기 위한 전자 수송층(electron transport layer, ETL), 및 전자를 주입하는 전자 주입층(electron injection layer, EIL)을 구비할 수 있다.
상기 광 생성층에서 생성되는 광의 색상은 적색(red), 녹색(grean), 청색(blue) 및 백색(white) 중 하나일 수 있으나, 본 실시예에서 이를 한정하는 것은 아니다. 예를 들어, 상기 발광층(EL)의 상기 광 생성층에서 생성되는 광의 색상은 마젠타(magenta), 시안(cyan), 옐로(yellow) 중 하나일 수 있다.
상기 정공 주입층, 상기 정공 수송층, 상기 정공 억제층, 상기 전자 수송층 및 상기 전자 주입층은 서로 인접하는 화소 영역들에서 연결되는 공통막일 수 있다.
상기 제2 전극(CE)은 상기 발광층(EL) 상에 배치될 수 있다. 또한, 상기 제2 전극(CE)은 상기 화소 정의막(PDL) 및 상기 스페이서들(SP)로 연장될 수 있다.
상기 제2 전극(CE)은 반투과 반사막일 수 있다. 예를 들면, 상기 제2 전극(CE)은 광을 투과시킬 수 있을 정도의 두께를 가지는 박형 금속층일 수 있다. 상기 제2 전극(CE)은 상기 광 생성층에서 생성된 광의 일부는 투과시키고, 상기 광 생성층에서 생성된 광의 나머지는 반사시킬 수 있다.
상기 제2 전극(CE)은 상기 투명 도전막에 비하여 일함수가 낮은 물질을 포함할 수 있다. 예를 들면, 상기 제2 전극(CE)은 몰리브덴(Mo), 텅스텐(W), 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 및 이들의 합금 중 적어도 하나를 포함할 수 있다.
상기 발광층(EL)에서 출사된 광 중 일부는 상기 제2 전극(CE)을 투과하지 못하고, 상기 제2 전극(CE)에서 반사된 광은 상기 반사막에서 다시 반사될 수 있다. 즉, 상기 반사막 및 상기 제2 전극(CE) 사이에서, 상기 발광층(EL)에서 출사된 광은 공진할 수 있다. 상기 광의 공진에 의하여 상기 표시 소자들(DD)의 광 추출 효율은 향상될 수 있다.
상기 반사막 및 상기 제2 전극(CE) 사이의 거리는 상기 광 생성층에서 생성된 광의 색상에 따라 상이할 수 있다. 즉, 상기 광 생성층에서 생성된 광의 색상에 따라, 상기 반사막 및 상기 제2 전극(CE) 사이의 거리는 공진 거리에 부합되도록 조절될 수 있다.
상기 제2 전극(CE) 상에는 봉지층(ECL)이 배치될 수 있다. 상기 봉지층(ECL)은 상기 표시 소자들(DD)로 산소 및 수분이 침투하는 것을 방지할 수 있다. 상기 봉지층(ECL)은 복수의 무기막(미도시) 및 복수의 유기막(미도시)을 포함할 수 있다. 예를 들면, 상기 봉지층(ECL)은 상기 무기막, 및 상기 무기막 상에 배치된 상기 유기막을 포함하는 복수의 단위 봉지층을 포함할 수 있다. 또한, 상기 봉지층(ECL)의 최하부 및 최상부에는 상기 무기막이 배치될 수 있다. 상기 무기막은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 티타늄 산화물, 지르코늄 산화물 및 주석 산화물 중 적어도 하나를 포함할 수 있다.
상기 제2 기판(120)은 상기 표시 소자들(DD)을 외부 환경과 격리시킬 수 있다. 또한, 상기 제2 기판(120)은 상기 베이스 기판(SUB)과 동일한 물질을 포함할 수 있다. 상기 제2 기판(120)은 실런트를 통하여 상기 제1 기판(110)과 합착될 수 있다.
상기 제2 기판(120)은 센싱 영역(SA), 및 상기 센싱 영역(SA)에 인접하여 배치되는 비센싱 영역(NSA)을 포함할 수 있다. 상기 센싱 영역(SA)은 상기 제1 기판(110)의 상기 표시 영역(DA)에 대응할 수 있다. 상기 비센싱 영역(NSA)은 상기 센싱 영역(SA)에 인접하여 배치될 수 있다. 또한, 상기 비센싱 영역(NSA)은 상기 제1 기판(110)의 상기 비표시 영역(NDA)에 대응할 수 있다.
상기 터치 센싱 전극들(TSE)은 상기 제2 기판(120)의 상기 제1 기판(110)에 마주하는 면 상의 상기 센싱 영역(SA)에 배치될 수 있다.
상기 터치 센싱 전극들(TSE)은 금속 메쉬(metal mesh)를 포함할 수 있다. 이를 보다 상세히 설명하면, 상기 터치 센싱 전극들(TSE)은 서로 교차하는 복수의 도전성 세선들(CFL)들을 포함할 수 있다. 상기 도전성 세선들(CFL)은 일 방향으로 연장된 복수의 제1 라인들(CFL1), 및 상기 제1 라인들(CFL1)에 교차하는 방향으로 연장된 복수의 제2 라인들(CFL2)을 포함할 수 있다.
상기 제1 라인들(CFL1) 및 상기 제2 라인들(CFL2)이 교차하여 형성되는 영역은 상기 화소 영역에 대응할 수 있다. 즉, 상기 표시 소자들(DD)은 상기 제1 라인들(CFL1) 및 상기 제2 라인들(CFL2)이 교차하여 형성되는 영역에 배치될 수 있다.
상기 제1 라인들(CFL1) 및 상기 제2 라인들(CFL2)이 교차하는 지점은 상기 스페이서들(SP)에 대응할 수 있다. 즉, 상기 스페이서들(SP)은 상기 제1 라인들(CFL1) 및 상기 제2 라인들(CFL2)이 교차하는 지점에 배치될 수 있다. 또한, 상기 스페이서들(SP)의 상부면 상에는 상기 제2 전극(CE)이 배치되지 않을 수 있다. 즉, 상기 제2 전극(CE)은 상기 스페이서들(SP)의 상부면 상에 배치되는 개구부(OA)를 포함할 수 있다.
상기 스페이서들(SP)의 상부면 상에는 상기 제2 전극(CE)이 배치되지 않으므로, 상기 스페이서들(SP)의 상부면 상에서, 상기 제2 전극(CE) 및 상기 도전성 세선들(CFL) 사이에 상기 기생 캐패시터가 형성되는 것을 방지할 수 있다. 따라서, 상기 표시 장치의 터치 감도 저하가 방지될 수 있다.
만약, 상기 제2 전극(CE)이 상기 스페이서들(SP)의 상부면 상에 배치되면, 상기 스페이서들(SP)의 상기 제2 기판(120)을 향하는 상부면 상에 배치된 상기 제2 전극(CE) 및 상기 도전성 세선들(CFL) 사이에 기생 캐패시터가 형성될 수 있다. 상기 스페이서들(SP)의 상기 제2 기판(120)을 향하는 상부면 상에 배치되는 상기 제2 전극(CE) 및 상기 도전성 세선들(CFL) 사이의 거리는 상기 스페이서들(SP)이 배치된 영역 이외의 제2 전극(CE) 및 상기 도전성 세선들(CFL) 사이의 거리보다 매우 작을 수 있다. 따라서, 상기 스페이서들(SP)의 상기 제2 기판(120)을 향하는 상부면 상에 배치되는 상기 제2 전극(CE) 및 상기 도전성 세선들(CFL) 사이에 형성되는 기생 캐패시터의 기생 캐패시턴스는 상기 스페이서들(SP)이 배치된 영역 이외의 제2 전극(CE) 및 상기 도전성 세선들(CFL) 사이에 형성되는 기생 캐패시터의 기생 캐패시턴스에 비하여 매우 클 수 있다. 상기 기생 캐패시터는 상기 표시 장치의 터치 감도를 저하시킬 수 있다.
상기 제1 기판(110) 및 상기 제2 기판(120) 사이에는 충진재(FM)가 배치될 수 있다. 상기 충진재(FM)는 외부 충격 또는 외부 압력을 완화시킬 수 있는 물질을 포함할 수 있다. 예를 들면, 상기 충진재(FM)는 액상의 폴리머를 포함할 수 있다. 상기 충진재(FM)는 상기 외부 충격 또는 상기 외부 압력에 의한 상기 제1 기판(110) 또는 상기 제2 기판(120)의 손상을 방지할 수 있다. 또한, 상기 충진재(FM)는 상기 외부 충격 또는 상기 외부 압력에 의해 상기 표시 소자들(DD)이 손상되는 것을 방지할 수 있다.
이하, 도 7 내지 도 10을 통하여 본 발명의 다른 실시예에 따른 표시 장치를 설명한다. 도 7 내지 도 10에 있어서, 도 1 내지 도 6에 도시된 구성 요소와 동일한 구성 요소는 동일한 참조번호를 부여하고, 그에 대하여 간략히 설명한다. 또한, 도 7 내지 도 10에서는 중복된 설명을 피하기 위하여 도 1 내지 도 6과 다른 점을 위주로 설명한다.
도 7은 본 발명의 다른 실시예에 따른 표시 장치에서 터치 센싱 전극이 배치된 영역을 설명하기 위한 평면도이며, 도 8은 도 7의 EA2 영역의 확대도이며, 도 9는 도 8의 II-II' 라인에 따른 단면도이며, 도 10은 도 8의 III-III' 라인에 따른 단면도이다.
도 1 내지 3 및 도 7 내지 도 10을 참조하면, 표시 장치는 제1 기판(110), 상기 제1 기판(110) 상에 배치되는 표시 소자들(DD), 상기 제1 기판(110)에 마주하는 제2 기판(120), 및 상기 제2 기판(120)의 상기 제1 기판(110)에 마주하는 면 상에 배치되는 터치 센싱 전극들(TSE)을 포함할 수 있다.
상기 제1 기판(110)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 상기 표시 영역(DA)은 복수의 화소 영역들을 포함할 수 있다. 상기 비표시 영역(NDA)은 상기 표시 영역(DA)에 인접하여 배치될 수 있다. 또한, 상기 제1 기판(110)은 베이스 기판(SUB), 및 상기 베이스 기판(SUB) 상의 각 화소 영역에 배치되는 적어도 하나의 박막 트랜지스터(TFT)를 포함할 수 있다.
상기 박막 트랜지스터(TFT)가 배치된 상기 베이스 기판(SUB) 상에는 보호막(PSV)이 배치될 수 있다. 즉, 상기 보호막(PSV)은 상기 박막 트랜지스터(TFT)를 커버할 수 있다.
상기 보호막(PSV) 상에는 상기 표시 소자들(DD)이 배치될 수 있다. 상기 표시 소자들(DD)은 상기 박막 트랜지스터(TFT)에 접속하는 제1 전극(AE), 상기 제1 전극(AE)을 노출시키는 화소 정의막(PDL), 상기 화소 정의막(PDL) 상에 배치되는 복수의 스페이서들(SP), 상기 화소 정의막(PDL)에 의해 노출되는 상기 제1 전극(AE) 상에 배치되는 발광층(EL), 및 상기 발광층(EL) 상에 배치되는 제2 전극(CE)을 포함할 수 있다. 상기 제2 전극(CE)은 상기 화소 정의막(PDL) 및 상기 스페이서들(SP)로 연장될 수 있다. 상기 스페이서들(SP)은 상기 제1 기판(110) 및 상기 제2 기판(120) 사이의 간격을 유지시킬 수 있다.
상기 제2 기판(120)은 센싱 영역(SA), 및 상기 센싱 영역(SA)에 인접하여 배치되는 비센싱 영역(NSA)을 포함할 수 있다. 상기 센싱 영역(SA)은 상기 제1 기판(110)의 표시 영역(DA)에 대응할 수 있다. 상기 비센싱 영역(NSA)은 상기 센싱 영역(SA)에 인접하여 배치될 수 있다. 또한, 상기 비센싱 영역(NSA)은 상기 제1 기판(110)의 상기 비표시 영역(NDA)에 대응할 수 있다.
상기 터치 센싱 전극들(TSE)은 상기 제2 기판(120)의 상기 제1 기판(110)에 마주하는 면 상의 상기 센싱 영역(SA)에 배치될 수 있다.
상기 터치 센싱 전극들(TSE)은 적어도 하나의 제1 영역(TSE1), 및 상기 제1 영역(TSE1)과 분리되는 제2 영역(TSE2)을 포함할 수 있다. 상기 제1 영역(TSE1)은 전기적으로 고립된 영역일 수 있다. 또한, 평면상에서, 상기 제2 영역(TSE2)은 상기 제1 영역(TSE1)을 감싸는 형상을 가질 수 있다. 즉, 상기 제1 영역(TSE1)은 상기 제2 영역(TSE2) 내에 고립된 섬 형상을 가질 수 있다.
상기 터치 센싱 전극들(TSE)은 서로 교차하는 복수의 도전성 세선들(CFL)을 포함할 수 있다. 상기 제1 영역(TSE1)에 배치되는 상기 도전성 세선들(CFL), 및 상기 제2 영역(TSE2)에 배치되는 도전성 세선들(CFL)은 전기적으로 분리될 수 있다. 즉, 상기 제1 영역(TSE1)에 배치된 상기 도전성 세선들(CFL)은 전기적으로 고립된 상태일 수 있다.
상기 터치 센싱 전극들(TSE)은 서로 교차하는 복수의 도전성 세선들(CFL)을 포함할 수 있다. 상기 표시 소자들(DD)은 상기 도전성 세선들(CFL)이 교차하여 형성되는 영역에 배치될 수 있다. 상기 스페이서들(SP)은 상기 도전성 세선들(CFL)이 교차하는 지점에 배치될 수 있다.
한편, 상기 제1 영역(TSE1)에서, 상기 제2 전극(CE)은 상기 스페이서들(SP)의 상부면까지 연장될 수 있다. 즉, 상기 제1 영역(TSE1)에서 상기 제2 전극(CE)은 개구부(OA)를 포함하지 않을 수 있다. 또한, 상기 제1 영역(TSE1)에서, 상기 도전성 세선들(CFL)은 전기적으로 고립되어 있다. 따라서, 상기 제1 영역(TSE1)에서, 상기 제2 전극(CE) 및 상기 도전성 세선들(CFL) 사이에 상기 기생 캐패시터가 형성되지 않을 수 있다.
상기 제2 영역(TSE2)에서, 상기 제2 전극(CE)은 상기 스페이서들(SP)의 상부면에 대응하는 영역이 제거된 형상을 가질 수 있다. 즉, 상기 제2 영역(TSE2)에서, 상기 제2 전극(CE)은 상기 스페이서들(SP)의 상부면 상에 배치되는 개구부(OA)를 포함할 수 있으며, 상기 개구부(OA)는 상기 제2 영역(TSE2)에 배치될 수 있다. 따라서, 상기 스페이서들(SP)의 상부면에서, 상기 제2 전극(CE) 및 상기 도전성 세선들(CFL) 사이에 상기 기생 캐패시터가 형성되는 것을 방지할 수 있다. 따라서, 상기 표시 장치의 터치 감도 저하가 방지될 수 있다.
본 실시예에서, 상기 표시 장치는 도 4 내지 도 6에 도시된 제2 전극을 구비하는 표시 장치에 비하여 상기 제2 전극(CE)의 전압 강하(IR-DROP) 현상을 방지할 수 있다. 이는 상기 제2 전극(CE)이 상기 제1 영역(TSE1)에서 상기 개구부(OA)를 구비하지 않기 때문이다.
이상의 상세한 설명은 본 발명을 예시하고 설명하는 것이다. 또한, 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 전술한 바와 같이 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있으며, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한, 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
110: 제1 기판 120: 제2 기판
DA: 표시 영역 NDA: 비표시 영역
SUB: 베이스 기판 TFT: 박막 트랜지스터
SCL: 반도체층 GE: 게이트 전극
SE: 소스 전극 DE: 드레인 전극
BUL: 버퍼층 GI: 게이트 절연막
ILD:층간 절연막 PSV: 보호막
DD: 표시 소자 AE: 제1 전극
PDL: 화소 정의막 SP: 스페이서
EL: 발광층 CE: 제2 전극
ECL: 봉지층 SA: 센싱 영역
NSA: 비센싱 영역 PDA: 패드부
TSE: 터치 센싱 전극 CFL: 도전성 세선
SL: 센싱 라인 OA: 개구부

Claims (14)

  1. 복수의 화소 영역들을 포함하는 제1 기판;
    상기 제1 기판 상의 상기 화소 영역들에 배치되는 표시 소자들;
    상기 제1 기판에 마주하는 제2 기판; 및
    상기 제2 기판의 상기 제1 기판에 마주하는 면 상에 배치되는 복수의 터치 센싱 전극들을 포함하며,
    상기 표시 소자들은
    상기 화소 영역에 배치되는 제1 전극;
    상기 화소 영역들 사이에 배치되며, 상기 제1 전극을 노출시키는 화소 정의막;
    상기 화소 정의막 상에 배치되는 복수의 스페이서들;
    상기 제1 전극 상에 배치되고, 적어도 광 생성층을 구비하는 발광층; 및
    상기 발광층 상에 배치되고, 상기 화소 정의막 및 상기 스페이서들로 연장되는 제2 전극을 포함하고,
    상기 제2 전극은 상기 스페이서들의 상부면 상에 배치되는 개구부를 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 터치 센싱 전극들은 서로 교차하는 복수의 도전성 세선들을 포함하는 표시 장치.
  3. 제2 항에 있어서,
    상기 스페이서들은 상기 도전성 세선들이 교차하는 지점에 배치되는 표시 장치.
  4. 제2 항에 있어서,
    상기 표시 소자들은 상기 도전성 세선들이 교차하여 형성되는 영역들에 배치되는 표시 장치.
  5. 제1 항에 있어서,
    상기 터치 센싱 전극들은 적어도 하나의 제1 영역, 및 상기 제1 영역과 전기적으로 분리되는 적어도 하나의 제2 영역을 포함하고, 상기 제1 영역은 전기적으로 고립된 표시 장치.
  6. 제5 항에 있어서,
    평면상에서, 상기 제2 영역은 상기 제1 영역을 감싸는 형상을 가지는 표시 장치.
  7. 제6 항에 있어서,
    상기 개구부는 상기 제2 영역에 배치되는 표시 장치.
  8. 제7 항에 있어서,
    상기 터치 센싱 전극들은 서로 교차하는 복수의 도전성 세선들을 포함하는 표시 장치.
  9. 제8 항에 있어서,
    상기 스페이서들은 상기 도전성 세선들이 교차하는 지점에 배치되고, 상기 표시 소자들은 상기 도전성 세선들이 교차하여 형성되는 영역들에 배치되는 표시 장치.
  10. 제1 항에 있어서,
    상기 제2 전극 상에 배치되는 봉지층을 더 포함하는 표시 장치.
  11. 제1 항에 있어서,
    상기 제1 기판 및 상기 제2 기판 사이에 배치되는 충진재를 더 포함하는 표시 장치.
  12. 복수의 화소 영역들을 포함하는 제1 기판;
    상기 화소 영역들 각각에 배치되는 제1 전극들;
    상기 화소 영역들 사이에 배치되며, 상기 제1 전극들을 노출시키는 화소 정의막;
    상기 화소 정의막 상에 배치되는 스페이서들;
    상기 제1 전극 상에 배치되고, 적어도 광 생성층을 구비하는 발광층;
    상기 발광층 상에 배치되고, 상기 화소 정의막 및 상기 스페이서들로 연장되는 제2 전극;
    상기 제1 기판에 마주하는 제2 기판; 및
    상기 제2 기판의 상기 제2 전극에 마주하는 면 상에 배치되고, 서로 교차하는 복수의 도전성 세선들을 구비하는 복수의 터치 센싱 전극들을 포함하며,
    상기 터치 센싱 전극들은 내부에 전기적으로 고립된 영역을 포함하고, 상기 고립된 영역에 배치된 상기 도전성 세선들은 타 영역에 배치된 상기 도전성 세선들과 전기적으로 분리되며,
    상기 타 영역에서, 상기 제2 전극은 상기 스페이서들의 상부면 상에 배치되는 개구부를 포함하는 표시 장치.
  13. 제12 항에 있어서,
    평면상에서, 상기 타 영역은 상기 전기적으로 고립된 영역을 감싸는 형상을 가지는 표시 장치.
  14. 제13 항에 있어서,
    상기 스페이서들은 상기 도전성 세선들이 교차하는 지점에 배치되고, 상기 표시 소자들은 상기 도전성 세선들이 교차하여 형성되는 영역들에 배치되는 표시 장치.
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