KR102510915B1 - 표시 장치 및 이의 제조 방법 - Google Patents

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Abstract

표시 장치는 복수의 화소 영역들을 포함하는 기판; 상기 기판 상의 각 화소 영역들에 배치되는 제1 전극; 상기 제1 전극 상에 배치되는 유기막; 상기 화소 영역들 중 일부 화소 영역들에 중첩하는 복수의 제2 전극 패턴들을 구비하고, 상기 유기막 상에 배치되는 제2 전극; 및 상기 제1 전극과 동일층 상에 상기 제1 전극과 이격되어 배치되며, 상기 제2 전극 패턴들에 접속하는 복수의 센싱 라인들을 포함할 수 있다.

Description

표시 장치 및 이의 제조 방법{DISPLAY DEVICE AND FABRICATION METHOD OF THE SAME}
본 발명은 표시 장치 및 이의 제조 방법에 관한 것이다.
터치 스크린은 사용자가 표시 장치를 보면서 터치 스크린 내의 터치 센서를 누르거나 터치하여 미리 정해진 정보를 입력하는 입력 장치의 한 종류이다. 일반적으로 상기 터치 스크린은 표시 패널에 부착되어 사용될 수 있다.
최근에는 스마트폰, 태블릿 PC 등과 같은 휴대용 단말기의 슬림화를 위하여, 상기 표시 패널의 내부에 터치 스크린을 구성하고 있다. 특히, 상기 표시 패널의 셀 내부에 터치 스크린을 구성하는 소자들을 배치하는 인셀 타입(In-cell type) 터치 스크린 일체형 표시 장치가 개발되고 있다.
본 발명의 일 목적은 내부에 터치 스크린을 구성하는 소자들을 구비하는 표시 장치를 제공하는 것이다.
또한, 본 발명의 다른 목적은 상기 표시 장치의 제조 방법을 제공하는 것이다.
본 발명의 일 목적을 달성하기 위한 표시 장치는 복수의 화소 영역들을 포함하는 기판; 상기 기판 상의 각 화소 영역에 배치되는 제1 전극; 상기 제1 전극 상에 배치되는 유기막; 상기 화소 영역들 중 일부 화소 영역들에 중첩하고, 서로 이격되어 배치되는 복수의 제2 전극 패턴들을 구비하고, 상기 유기막 상에 배치되는 제2 전극; 및 상기 제1 전극과 동일층 상에 상기 제1 전극과 이격되어 배치되며, 상기 제2 전극 패턴들에 접속하는 복수의 센싱 라인들을 포함할 수 있다.
서로 인접하는 제2 전극 패턴들 사이에 배치되며, 절연성 물질을 포함하는 전극 분리 패턴을 더 포함할 수 있다. 상기 제2 전극 패턴들 및 상기 전극 분리 패턴 사이의 접착력은 상기 제2 전극 패턴들 및 상기 유기막 사이의 접착력의 1/10 이하일 수 있다.
상기 기판 상의 상기 화소 영역들 사이에 배치되어 상기 제1 전극을 노출키는 개구부, 및 상기 센싱 라인을 노출시키는 콘택 홀을 구비하는 화소 정의막을 더 포함하며, 상기 제2 전극 패턴들은 상기 콘택 홀을 통하여 상기 센싱 라인들에 각각 접속할 수 있다.
상기 제1 전극 및 상기 센싱 라인들은 동일한 물질을 포함할 수 있다. 상기 센싱 라인들은 상기 화소 영역들 사이에 배치되고, 일 방향으로 연장될 수 있다.
상기 제2 전극 패턴들은 상기 센싱 라인들을 통해 전기적으로 연결되고, 상기 제1 방향으로 배열된 복수의 센싱 셀을 포함하는 제1 센싱 전극들; 및 상기 제1 방향과 교차하는 제2 방향으로 연장된 제2 센싱 전극들을 포함하고, 상기 센싱 셀들 및 상기 제2 센싱 전극들은 이격되어 배치될 수 있다. 상기 센싱 셀들 및 상기 제2 센싱 전극들 사이에 배치된 접지 패턴들을 더 포함할 수 있다.
상기 제2 전극 패턴들은 섬 형상의 복수의 센싱 셀들을 포함하며, 상기 센싱 셀들은 상기 센싱 라인들에 각각 접속될 수 있다.
본 발명의 다른 목적을 달성하기 위한 표시 장치의 제조 방법은 복수의 화소 영역들을 포함하는 기판을 준비하는 단계; 상기 기판 상의 상기 화소 영역들에 배치되는 제1 전극들, 및 상기 제1 전극들과 이격되어 배치되는 센싱 라인들을 형성하는 단계; 상기 제1 전극들을 노출시키는 화소 정의막을 형성하는 단계; 상기 제1 전극들 상에 유기막을 형성하는 단계; 및 상기 유기막 상에 배치되는 제2 전극을 형성하는 단계를 포함할 수 있다. 상기 제2 전극은 상기 화소 영역들 중 일부 화소 영역들에 중첩하는 제2 전극 패턴들을 구비하며, 상기 제2 전극 패턴들은 상기 센싱 라인들에 접속될 수 있다.
상기 제2 전극을 형성하는 단계는 상기 화소 영역들 중 일부 화소 영역들에 중첩하는 복수의 영역들을 노출시키는 전극 분리 패턴을 상기 유기막 상에 형성하는 단계; 상기 전극 분리 패턴에 의해 노출된 영역들에서, 상기 유기막 및 화소 정의막을 관통하여 상기 센싱 라인들을 노출시키는 콘택 홀을 형성하는 단계; 및 도전성 물질을 증착하여 상기 전극 분리 패턴에 의해 노출된 영역들에 배치되는 상기 제2 전극 패턴들을 형성하는 단계를 포함할 수 있다.
상술한 바와 같은 표시 장치는 터치 스크린을 구성하는 소자를 구비할 수 있다. 상기 표시 장치의 전극 중 하나가 센싱 전극 역할을 수행하므로, 상기 표시 장치의 슬림화에 유리하다.
또한, 상기 터치 스크린을 구성하는 소자들이 표시 소자와 동시에 형성되므로, 터치 스크린을 구비하는 표시 장치의 제조 방법이 단순화될 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 평면도이다.
도 2는 본 발명의 다른 실시예에 따른 표시 장치를 설명하기 위한 평면도이다.
도 3은 도 1의 EA1 영역의 확대도이다.
도 4는 도 3의 I-I' 라인에 따른 단면도이다.
도 5는 도 3의 II-II' 라인에 따른 단면도이다.
도 6은 도 3의 III-III' 라인에 따른 단면도이다.
도 7 내지 도 9는 도 3의 I-I' 라인에 따른 공정 단면도이다.
도 10 내지 도 12는 도 3의 II-II' 라인에 따른 공정 단면도이다.
도 13 내지 도 15는 도 3의 III-III' 라인에 따른 공정 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 평면도이며, 도 2는 본 발명의 다른 실시예에 따른 표시 장치를 설명하기 위한 평면도이다.
도 1 및 도 2를 참조하면, 상기 표시 장치는 터치 스크린(미도시)이 내장되어 있으며, 상기 터치 스크린은 사용자의 터치 위치를 감지할 수 있다.
상기 표시 장치는 제1 기판(미도시), 제2 기판(미도시), 및 상기 제1 기판과 상기 제2 기판 사이에 배치된 표시 소자(미도시)를 포함할 수 있다. 상기 제1 기판 및 상기 제2 기판 중 하나는 게이트 라인(미도시), 상기 게이트 라인과 교차하는 데이터 라인(미도시), 및 상기 게이트 라인과 상기 데이터 라인에 접속하는 적어도 하나의 박막 트랜지스터를 포함할 수 있다.
상기 표시 소자는 상기 박막 트랜지스터에 접속할 수 있다. 상기 표시 소자는 액정 표시 소자(liquid crystal display device, LCD device), 전기 영동 표시 소자(electrophoretic display device, EPD device), 전기 습윤 표시 소자(electrowetting display device, EWD device), 및 유기 발광 표시 소자(organic light emitting display device, OLED device) 중 어느 하나일 수 있다. 한편, 본 실시예에서는 설명의 편의를 위하여 상기 표시 소자로 상기 유기 발광 표시 소자를 예로서 설명한다.
또한, 상기 표시 장치는 사용자의 터치 입력을 감지할 수 있는 복수의 센싱 전극들, 및 상기 센싱 전극들에 터치 스캔 신호를 입력하거나 상기 센싱 전극들에서 발생한 터치 감지 신호를 전송하는 복수의 센싱 라인(SL)들을 포함할 수 있다.
상기 센싱 전극들은 상기 표시 소자의 전극들 중 하나로 동작할 수 있다. 또한, 상기 센싱 전극들은 사용자의 터치 위치를 감지하는 센싱 전극으로 동작할 수 있다.
상기 센싱 전극들은 터치 감지 형태에 따라 다양한 형태로 배치될 수 있다. 예를 들면, 도 1에 도시된 바와 같이, 상기 센싱 전극들은 상호 정전 용량형 터치 스크린 타입(Mutual Capacitance Touch Screen type)으로 배치될 수 있다. 즉, 상기 센싱 전극들은 제1 방향(D1)으로 연장된 복수의 제1 센싱 전극(Rx)들, 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장된 복수의 제2 센싱 전극(Tx)들을 포함할 수 있다. 상기 제1 센싱 전극(Rx)들 및 상기 제2 센싱 전극(Tx)들은 각각 상기 센싱 라인(SL)들에 접속될 수 있다.
상기 제1 센싱 전극(Rx)들은 각각 상기 제1 방향(D1)으로 배열된 복수의 센싱 셀(TSC)들을 포함한다. 상기 센싱 라인(SL)들 중 상기 제1 센싱 전극(Rx)들에 연결된 상기 센싱 라인(SL)들은 상기 센싱 셀(TSC)들이 배열된 상기 제1 방향(D1)으로 연장되어 상기 센싱 셀(TSC)들을 전기적으로 연결할 수 있다.
또한, 상기 센싱 셀(TSC)들 및 상기 제2 센싱 전극(Tx)들은 서로 이격되어 배치될 수 있다.
상기 센싱 셀(TSC)들 및 상기 제2 센싱 전극(Tx)들 사이에는 접지 패턴(GND)들이 배치될 수 있다. 상기 접지 패턴(GND)들은 접지 라인(GL)에 접속될 수 있다. 상기 접지 패턴(GND)들은 터치 센싱의 노이즈를 감소시킬 수 있다.
상기 표시 장치의 일측에는 패드부(PR)가 배치되며, 상기 패드부(PR)는 복수의 패드(TP, GP)들을 포함할 수 있다. 예를 들면, 상기 패드부(PR)는 상기 센싱 라인(SL)들과 접속하는 복수의 센싱 패드(TP)들, 및 상기 접지 라인(GL)과 접속하는 접지 패드(GP)를 포함할 수 있다.
상기 센싱 전극들은 도 2에 도시된 바와 같이, 자기 정전 용량형 터치 스크린 타입(Self Capacitance Touch Screen type)으로 배치될 수도 있다. 즉, 상기 센싱 전극들은 섬 형상의 복수의 센싱 셀(TSC)들을 포함할 수 있다. 상기 센싱 셀(TSC)들은 각각 상기 센싱 라인(SL)들에 접속될 수 있다.
또한, 상기 자기 정전 용량형 터치 스크린 타입에서, 상기 센싱 라인(SL)들은 각각 상기 패드부(PR)의 상기 센싱 패드(TP)들에 접속될 수 있다.
하기에서는 도 1의 구조를 예로서, 상기 표시 장치를 보다 상세히 설명한다.
도 3은 도 1의 EA1 영역의 확대도이며, 도 4는 도 3의 I-I' 라인에 따른 단면도이며, 도 5는 도 3의 II-II' 라인에 따른 단면도이며, 도 6은 도 3의 III-III' 라인에 따른 단면도이다.
도 1 및 도3 내지 도 6을 참조하면, 상기 표시 장치는 복수의 화소 영역(PA)들을 구비하는 제1 기판(110), 상기 제1 기판(110)에 마주하는 제2 기판(120) 및 상기 제1 기판(110)과 상기 제2 기판(120) 사이에서 상기 화소 영역(PA)들에 각각 배치되는 표시 소자들을 포함할 수 있다.
상기 제1 기판(110)은 베이스 기판(SUB), 및 상기 베이스 기판(SUB) 상의 상기 화소 영역(PA)들 각각에 배치된 적어도 하나의 박막 트랜지스터(TFT)를 포함할 수 있다. 상기 화소 영역(PA)들에서, 상기 박막 트랜지스터(TFT)는 상기 표시 소자들 중 하나와 접속할 수 있다.
상기 베이스 기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능하다. 또한, 상기 베이스 기판(SUB)은 경성(Rigid) 기판 또는 가요성(Flexible) 기판일 수 있다. 상기 경성 기판은 유리 기판, 석영 기판, 유리 세라믹 기판 및 결정질 유리 기판을 포함할 수 있다. 상기 가요성 기판은 고분자 유기물을 포함하는 필름 기판 및 플라스틱 기판을 포함할 수 있다. 예를 들면, 상기 베이스 기판(SUB)은 폴리에테르술폰(PES, polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(PEI, polyetherimide), 폴리에틸렌 나프탈레이트(PEN, polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(PET, polyethylene terephthalate), 폴리페닐렌 설파이드(PPS, polyphenylene sulfide), 폴리아릴레이트(PAR, polyarylate), 폴리이미드(PI, polyimide), 폴리카보네이트(PC, polycarbonate), 트리아세테이트 셀룰로오스(TAC, triacetate cellulose), 및 셀룰로오스아세테이트 프로피오네이트(CAP, cellulose acetate propionate) 중 하나를 포함할 수 있다. 또한, 상기 베이스 기판(SUB)은 유리 섬유 강화플라스틱(FRP, fiber glass reinforced plastic)을 포함할 수도 있다.
상기 베이스 기판(SUB)에 적용되는 물질은 상기 표시 장치의 제조 공정 시, 높은 처리 온도에 대해 저항성(또는 내열성)을 갖는 것이 바람직하다.
상기 베이스 기판(SUB) 및 상기 박막 트랜지스터(TFT) 사이에는 버퍼층(BUL)이 배치될 수 있다. 상기 버퍼층(BUL)은 실리콘 산화물(SiOx) 및 실리콘 질화물(SiNx) 중 적어도 하나를 포함할 수 있다. 상기 버퍼층(BUL)은 상기 베이스 기판(SUB)에서 상기 반도체층(SCL)으로 불순물이 확산되는 것을 방지할 수 있다. 또한, 상기 버퍼층(BUL)은 상기 베이스 기판(SUB)의 표면을 평탄화할 수도 있다.
상기 박막 트랜지스터(TFT)는 게이트 라인 및 데이터 라인에 연결될 수 있다. 상기 박막 트랜지스터(TFT)는 상기 반도체층(SCL), 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다.
상기 반도체층(SCL)은 상기 버퍼층(BUL) 상에 배치될 수 있다. 상기 반도체층(SCL)은 비정질 실리콘(a-Si), 다결정 실리콘(poly Si), 산화물 반도체 및 유기물 반도체 중 하나를 포함할 수 있다. 상기 반도체층(SCL)에서, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)과 접속하는 영역은 불순물이 도핑 또는 주입된 소스 영역 및 드레인 영역일 수 있다. 상기 소스 영역 및 상기 드레인 영역 사이의 영역은 채널 영역일 수 있다. 여기서, 상기 산화물 반도체는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn) 및 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 예를 들면, 상기 산화물 반도체는 IGZO(Indium-Gallium-Zinc Oxide)를 포함할 수 있다.
한편, 도면 상에는 도시하지 않았으나, 상기 반도체층(SCL)이 산화물 반도체를 포함하는 경우, 상기 반도체층(SCL)의 상부 또는 하부에 상기 반도체층(SCL)으로 유입되는 광을 차단하기 위한 광 차단막이 배치될 수도 있다.
상기 반도체층(SCL) 상에는 게이트 절연막(GI)이 배치될 수 있다. 상기 게이트 절연막(GI)은 상기 반도체층(SCL)을 커버하고, 상기 반도체층(SCL) 및 상기 게이트 전극(GE)을 절연시킬 수 있다. 상기 게이트 절연막(GI)은 실리콘 산화물(SiOx) 및 실리콘 질화물(SiNx) 중 적어도 하나를 포함할 수 있다.
상기 게이트 절연막(GI) 상에는 상기 게이트 전극(GE)이 배치될 수 있다. 상기 게이트 전극(GE)은 상기 게이트 라인에 접속될 수 있다. 예를 들면, 상기 게이트 전극(GE)은 상기 게이트 라인의 일부가 돌출된 형상을 가질 수 있다. 상기 게이트 전극(GE)은 상기 반도체층(SCL)과 중첩하여 배치될 수 있다. 상기 게이트 전극(GE)은 저저항 도전 물질을 포함할 수 있다.
상기 게이트 전극(GE) 상에는 층간 절연막(ILD)이 배치될 수 있다. 상기 층간 절연막(ILD)은 상기 게이트 절연막(GI)과 동일한 물질을 포함할 수 있다. 예를 들면, 상기 층간 절연막(ILD)은 실리콘 산화물(SiOx) 및 실리콘 질화물(SiNx) 중 적어도 하나를 포함할 수 있다. 상기 층간 절연막(ILD)은 상기 소스 영역 및 상기 드레인 영역을 노출시킬 수 있다.
상기 층간 절연막(ILD) 상에는 상기 소스 전극(SE) 및 상기 드레인 전극(DE)이 서로 이격되어 배치될 수 있다. 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 저저항 도전 물질을 포함할 수 있다. 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 상기 층간 절연막(ILD)에 의하여 상기 게이트 전극(GE)과 절연될 수 있다. 또한, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 상기 소스 영역 및 상기 드레인 영역과 각각 접속할 수 있다. 상기 소스 전극(SE)은 상기 데이터 라인에 접속될 수 있다. 예를 들면, 상기 소스 전극(SE)은 상기 데이터 라인의 일부가 돌출된 형상을 가질 수 있다.
한편, 본 실시예에서는 상기 박막 트랜지스터(TFT)가 탑 게이트(top gate) 구조의 박막 트랜지스터인 경우를 예로서 설명하였으나, 이에 한정되는 것은 아니다. 예를 들면, 상기 박막 트랜지스터(TFT)는 바텀 게이트(bottom gate) 구조의 박막 트랜지스터일 수도 있다.
상기 박막 트랜지스터(TFT)가 배치된 상기 베이스 기판(SUB) 상에는 보호막(PSV)이 배치될 수 있다. 즉, 상기 보호막(PSV)은 상기 박막 트랜지스터(TFT)를 커버할 수 있다. 또한, 상기 보호막(PSV)의 일부는 제거되어, 상기 드레인 전극(DE)의 일부를 노출시킬 수 있다.
상기 보호막(PSV)은 적어도 하나의 막을 포함할 수 있다. 예를 들면, 상기 보호막(PSV)은 무기 보호막 및 상기 무기 보호막 상에 배치된 유기 보호막을 포함할 수 있다. 상기 무기 보호막은 실리콘 산화물(SiOx) 및 실리콘 질화물(SiNx) 중 적어도 하나를 포함할 수 있다. 상기 유기 보호막은 아크릴(Acryl), 폴리이미드(PI, Polyimide), 폴리아미드(PA, Polyamide) 및 벤조시클로부텐(BCB, Benzocyclobutene) 중 하나를 포함할 수 있다. 또한, 상기 유기 보호막은 투명하고, 유동성이 있어 하부 구조의 굴곡을 완화시켜 평탄화시킬 수 있는 평탄화막일 수 있다.
상기 보호막(PSV) 상에는 상기 표시 소자들이 배치될 수 있다. 상기 표시 소자들은 유기 발광 소자일 수 있다.
상기 표시 소자들은 상기 드레인 전극(DE)에 접속하는 제1 전극(AE), 상기 제1 전극(AE) 상에 배치되는 유기막(OL), 및 상기 유기막(OL) 상에 배치되는 제2 전극(CE)을 포함할 수 있다.
상기 제1 전극(AE) 및 상기 제2 전극(CE) 중 하나는 애노드(anode) 전극일 수 있으며, 다른 하나는 캐소드(cathode) 전극일 수 있다. 예를 들면, 상기 제1 전극(AE)는 애노드 전극일 수 있으며, 상기 제2 전극(CE)는 캐소드 전극일 수 있다.
또한, 상기 제1 전극(AE) 및 상기 제2 전극(CE) 중 적어도 하나는 투과형 전극일 수 있다. 예를 들면, 상기 표시 소자가 배면 발광형 유기 발광 소자인 경우, 상기 제1 전극(AE)이 투과형 전극이며, 상기 제2 전극(CE)이 반사형 전극일 수 있다. 상기 표시 소자가 전면 발광형 유기 발광 소자인 경우, 상기 제1 전극이 반사형 전극이며, 상기 제2 전극이 투과형 전극일 수 있다. 상기 표시 소자가 양면 발광형 유기 발광 소자인 경우, 상기 제1 전극(AE) 및 상기 제2 전극(CE) 모두 투과형 전극일 수 있다. 본 실시예에서는 상기 표시 소자가 전면 발광형 유기 발광 소자인 경우를 예로서 설명한다.
각 화소 영역(PA)에서, 상기 제1 전극(AE)은 상기 보호막(PSV) 상에 배치될 수 있다. 상기 제1 전극(AE)은 광을 반사시킬 수 있는 반사막(미도시), 및 상기 반사막의 상부 또는 하부에 배치되는 투명 도전막(미도시)을 포함할 수 있다. 상기 투명 도전막 및 상기 반사막 중 적어도 하나는 상기 드레인 전극(DE)과 접속할 수 있다.
상기 반사막은 광을 반사시킬 수 있는 물질을 포함할 수 있다. 예를 들면, 상기 반사막은 알루미늄(Al), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 백금(Pt), 니켈(Ni) 및 이들의 합금 중 적어도 하나를 포함할 수 있다.
상기 투명 도전막은 투명 도전성 산화물을 포함할 수 있다. 예를 들어, 상기 투명 도전막은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), GZO(gallium doped zinc oxide), ZTO(zinc tin oxide), GTO(Gallium tin oxide) 및 FTO(fluorine doped tin oxide) 중 적어도 하나의 투명 도전성 산화물을 포함할 수 있다.
상기 제1 전극(AE) 상에는 화소 정의막(PDL)이 배치될 수 있다. 상기 화소 정의막(PDL)은 상기 화소 영역(PA)들 사이에 배치되며, 상기 제1 전극(AE)를 노출시키는 개구부를 구비할 수 있다. 또한, 상기 화소 정의막(PDL)은 상기 제1 전극(AE)의 에지부와 중첩할 수 있다. 따라서, 상기 화소 정의막(PDL)의 개구부는 상기 제1 전극(AE) 표면의 대부분을 노출시킬 수 있다.
상기 화소 정의막(PDL)은 유기 절연 물질을 포함할 수 있다. 예를 들면, 상기 화소 정의막(PDL)은 폴리스티렌(polystylene), 폴리메틸메타아크릴레이트(PMMA, Polymethylmethacrylate), 폴리아크릴로니트릴(PAN, Polyacrylonitrile), 폴리아미드(PA, Polyamide), 폴리이미드(PI, Polyimide), 폴리아릴에테르(PAE, Polyarylether), 헤테로사이클릭 폴리머(Heterocyclic Polymer), 파릴렌(Parylene), 에폭시 수지(Epoxy resin), 벤조시클로부텐(BCB, Benzocyclobutene), 실록산계 수지(Siloxane based resin) 및 실란계 수지(Silane based resin) 중 적어도 하나를 포함할 수 있다.
상기 유기막(OL)은 적어도 발광층(EML)을 포함하는 다층 박막 구조를 가질 수 있다. 예를 들면, 상기 유기막(OL)은 정공을 주입하는 정공 주입층(hole injection layer, HIL), 정공의 수송성이 우수하고 상기 발광층(emitting layer, EML)에서 결합하지 못한 전자의 이동을 억제하여 정공과 전자의 재결합 기회를 증가시키기 위한 정공 수송층(hole transport layer, HTL), 주입된 전자와 정공의 재결합에 의하여 광을 발하는 상기 발광층(EML), 상기 발광층(EML)에서 결합하지 못한 정공의 이동을 억제하기 위한 정공 억제층(hole blocking layer, HBL), 전자를 상기 발광층(EML)으로 원활히 수송하기 위한 전자 수송층(electron transport layer, ETL), 및 전자를 주입하는 전자 주입층(electron injection layer, EIL)을 구비할 수 있다.
상기 정공 주입층, 상기 정공 수송층, 상기 정공 억제층, 상기 전자 수송층 및 상기 전자 주입층은 서로 인접하는 화소 영역(PA)들에서 연결되는 공통막일 수 있다.
상기 발광층에서 생성되는 광의 색상은 적색(red), 녹색(grean), 청색(blue) 및 백색(white) 중 하나일 수 있으나, 본 실시예에서 이를 한정하는 것은 아니다. 예를 들어, 상기 유기막(OL)의 상기 발광층에서 생성되는 광의 색상은 마젠타(magenta), 시안(cyan), 옐로(yellow) 중 하나일 수 있다.
상기 제2 전극(CE)은 상기 유기막(OL) 상에 배치될 수 있다. 상기 제2 전극(CE)은 상기 화소 영역(PA)들 중 일부 화소 영역(PA)들에 중첩하는 복수의 제2 전극 패턴들을 구비할 수 있다. 상기 제2 전극 패턴들은 서로 이격되어 배치될 수 있다. 상기 제2 전극 패턴들은 도 1에 도시된 복수의 센싱 셀(TSC)들을 구비하는 제1 센싱 전극(Rx)들, 제2 센싱 전극(Tx)들, 및 접지 패턴(GND)들로 구분될 수 있다.
상기 제2 전극(CE)은 반투과 반사막일 수 있다. 즉, 상기 제2 전극(CE)은 상기 발광층에서 생성된 광의 일부는 투과시키고, 상기 발광층에서 생성된 광의 나머지는 반사시킬 수 있다. 예를 들면, 상기 제2 전극(CE)은 광을 투과시킬 수 있을 정도의 두께를 가지는 박형 금속층일 수 있다.
상기 제2 전극(CE)은 상기 투명 도전막에 비하여 일함수가 낮은 물질을 포함할 수 있다. 예를 들면, 상기 제2 전극(CE)은 몰리브덴(Mo), 텅스텐(W), 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 및 이들의 합금 중 적어도 하나를 포함할 수 있다.
상기 유기막(OL)에서 출사된 광 중 일부는 상기 제2 전극(CE)을 투과하지 못하고 상기 제2 전극(CE)에서 반사된 광은 상기 반사막에서 다시 반사될 수 있다. 즉, 상기 반사막 및 상기 제2 전극(CE) 사이에서, 상기 유기막(OL)에서 출사된 광은 공진할 수 있다. 상기 광의 공진에 의하여 상기 표시 소자의 광 추출 효율은 향상될 수 있다.
상기 반사막 및 상기 제2 전극(CE) 사이의 거리는 출사되는 광의 색상에 따라 상이할 수 있다. 즉, 상기 유기막(OL)에서 출사되는 광의 색상에 따라, 상기 반사막 및 상기 제2 전극(CE) 사이의 거리는 공진 거리에 부합되도록 조절될 수 있다.
서로 인접하는 제2 전극 패턴들 사이에는 전극 분리 패턴(WAL)이 배치될 수 있다. 상기 전극 분리 패턴(WAL)은 절연성 물질을 포함할 수 있다. 또한, 상기 전극 분리 패턴(WAL)은 상기 제2 전극 패턴들과의 접착력이 낮을 수 있다. 예를 들면, 상기 제2 전극 패턴들 및 상기 전극 분리 패턴(WAL) 사이의 접착력은 상기 제2 전극 패턴들 및 상기 유기막(OL) 사이의 접착력의 1/10 이하일 수 있다.
한편, 상기 보호막(PSV) 상에는 상기 제1 전극(AE)과 동일한 물질을 포함하는 센싱 라인(SL)들 및 접지 라인(GL)이 배치될 수 있다. 예를 들면, 상기 센싱 라인(SL)들 및 상기 접지 라인(GL)은 반사막, 및 상기 반사막 상에 배치되는 투명 도전막을 포함할 수 있다. 상기 센싱 라인(SL)들 및 상기 접지 라인(GL)은 상기 화소 정의막(PDL)에 의해 커버될 수 있다.
상기 센싱 라인(SL)들 및 상기 접지 라인(GL)은 상기 화소 정의막(PDL)의 콘택 홀(CH)을 통해 상기 제2 전극 패턴들과 접속할 수 있다. 예를 들면, 상기 센싱 라인(SL)들은 상기 콘택 홀(CH)을 통하여 상기 제1 센싱 전극(Rx)들의 상기 센싱 셀(TSC)들 및 상기 제2 센싱 전극(Tx)들과 접속할 수 있다. 상기 센싱 라인(SL)들은 상기 화소 영역(PA)들 사이에 배치되고, 일방향으로 연장될 수 있다. 예를 들면, 상기 센싱 라인(SL)들은 상기 제1 센싱 전극(Rx)들의 상기 센싱 셀(TSC)들이 배열된 방향으로 연장될 수 있다.
상기 접지 라인(GL)은 상기 콘택 홀(CH)을 통하여 상기 접지 패턴(GND)과 접속할 수 있다.
상기 제2 기판(120)은 상기 표시 소자를 외부 환경과 격리시킬 수 있다. 또한, 상기 제2 기판(120)은 상기 제1 기판(110)에 마주하는 대향 기판일 수 있다. 여기서, 상기 제2 기판(120)은 상기 베이스 기판(SUB)과 동일한 물질을 포함할 수 있다. 상기 제2 기판(120)은 실런트를 통하여 상기 제1 기판(110)과 합착될 수 있다.
또한, 상기 제1 기판(110) 및 상기 제2 기판(120) 사이의 공간에는 충진재(미도시)가 배치될 수도 있다. 상기 충진재는 외부의 충격으로부터 상기 표시 소자의 손상을 방지할 수 있다. 또한, 상기 충진재가 흡습 능력을 가지면, 상기 충진재는 상기 표시 소자로 침투하는 수분을 흡수하여 상기 표시 소자로 수분이 침투하는 것을 방지할 수도 있다.
한편, 본 실시예에서는 상기 표시 소자를 외부 환경과 격리하기 위하여 상기 제2 기판(120)을 적용하였으나, 이에 한정되는 것은 아니다. 예를 들면, 상기 표시 소자는 상기 표시 소자를 커버하는 복수의 무기막(미도시) 및 복수의 유기막(미도시)을 포함하는 봉지층일 수도 있다. 상기 봉지층은 상기 제2 전극(CE) 상에 배치되어, 상기 표시 소자로 수분 및 산소의 침투를 방지할 수 있다. 상기 무기막은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON), 알루미늄 산화물(Al2O3), 티타늄 산화물(TiO2), 지르코늄 산화물(ZrOx) 및 주석 산화물(ZnO) 중 적어도 하나를 포함할 수 있다.
상기 표시 장치에서, 상기 제2 전극(CE)의 상기 제2 전극 패턴들이 상기 표시 소자의 전극임과 동시에 터치 스크린의 센싱 전극으로 작용할 수 있다. 또한, 상기 제2 전극 패턴들이 상기 센싱 라인(SL)에 접속하므로, 상기 제2 전극 패턴들의 전압 강하(IR-Drop) 현상이 방지될 수 있다.
도 7 내지 도 9는 도 3의 I-I' 라인에 따른 공정 단면도이며, 도 10 내지 도 12는 도 3의 II-II' 라인에 따른 공정 단면도이며, 도 13 내지 도 15는 도 3의 III-III' 라인에 따른 공정 단면도이다.
우선, 도 7, 도 10 및 도 13을 참조하면, 베이스 기판(SUB) 상에 형성된 박막 트랜지스터(TFT)를 구비하는 제1 기판(110)을 제조한다.
이를 보다 상세히 설명하면, 상기 제1 기판(110)은 하기와 같이 제조될 수 있다.
우선, 베이스 기판(SUB) 상에 버퍼층(BUL)을 형성한다.
상기 베이스 기판(SUB)은 복수의 화소 영역(PA)들을 포함할 수 있다. 또한, 상기 베이스 기판(SUB)은 경성 기판 또는 가요성 기판일 수 있다.
상기 버퍼층(BUL)은 증착 공정, 예를 들면, 플라즈마 화학 기상 증착 공정을 통하여 형성될 수 있다. 또한, 상기 버퍼층(BUL)은 실리콘 산화물(SiOx) 및 실리콘 질화물(SiNx) 중 적어도 하나를 포함할 수 있다.
상기 버퍼층(BUL)을 형성한 후, 각 화소 영역(PA)에서 상기 버퍼층(BUL) 상에 반도체층(SCL), 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)을 포함하는 상기 박막 트랜지스터(TFT)를 형성한다.
상기 박막 트랜지스터(TFT)는 하기와 같이 형성될 수 있다.
우선, 상기 버퍼층(BUL) 상에 상기 반도체층(SCL)을 형성한다. 상기 반도체층(SCL)은 비정질 실리콘(a-Si), 다결정 실리콘(poly Si), 산화물 반도체 및 유기물 반도체 중 하나를 포함할 수 있다.
상기 반도체층(SCL)을 형성한 후, 상기 반도체층(SCL)을 커버하는 게이트 절연막(GI)을 형성한다. 상기 게이트 절연막(GI)은 증착 공정, 예를 들면, 플라즈마 화학 기상 증착 공정을 통하여 형성될 수 있다. 또한, 상기 게이트 절연막(GI)은 실리콘 산화물(SiOx) 및 실리콘 질화물(SiNx) 중 적어도 하나를 포함할 수 있다.
상기 게이트 절연막(GI)을 형성한 후, 상기 게이트 절연막(GI) 상에 게이트 라인에 접속하는 상기 게이트 전극(GE)을 형성한다. 상기 게이트 전극(GE)은 알루미늄(Al), 알루미늄 합금(Al alloy), 은(Ag), 텅스텐(W), 구리(Cu), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 백금(Pt), 탄탈륨(Ta), 네오디뮴(Nd), 스칸듐(Sc), 및 이들의 합금 중 적어도 하나를 포함하는 도전막을 형성하고, 상기 도전막을 패터닝하여 형성될 수 있다.
상기 게이트 전극(GE)을 형성한 후, 층간 절연막(ILD)을 형성한다. 상기 층간 절연막(ILD)은 상기 게이트 전극(GE)을 커버할 수 있다. 상기 층간 절연막(ILD)은 상기 게이트 절연막(GI)과 동일한 물질을 포함할 수 있다. 즉, 상기 층간 절연막(ILD)은 실리콘 산화물(SiOx) 및 실리콘 질화물(SiNx) 중 적어도 하나를 포함할 수 있다.
상기 층간 절연막(ILD)을 형성한 후, 상기 층간 절연막(ILD)을 패터닝하여 상기 반도체층(SCL)의 일부를 노출시킨다. 상기 반도체층(SCL)에서 노출되는 영역은 이후에 형성되는 상기 소스 전극(SE) 및 상기 드레인 전극(DE)과 콘택되는 소스 영역 및 드레인 영역일 수 있다. 상기 소스 영역 및 상기 드레인 영역 사이의 영역은 채널 영역일 수 있다.
상기 층간 절연막(ILD)을 패터닝한 후, 상기 층간 절연막(ILD) 상에 데이터 라인에 접속하는 상기 소스 전극(SE), 및 싱가 소스 전극(SE)과 이격되어 배치되는 상기 드레인 전극(DE)을 형성한다. 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 상기 소스 영역 및 상기 드레인 영역에 각각 접속할 수 있다. 또한, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 상기 층간 절연막(ILD) 상에 저저항 금속을 포함하는 도전막을 형성하고, 상기 도전막을 패터닝하여 형성될 수 있다.
상기 박막 트랜지스터(TFT)를 형성한 후, 상기 박막 트랜지스터(TFT)를 커버하는 보호막(PSV)을 형성한다. 상기 보호막(PSV)은 상기 박막 트랜지스터(TFT)를 커버할 수 있다. 상기 보호막(PSV)은 적어도 하나의 막을 포함할 수 있다. 예를 들면, 상기 보호막(PSV)은 무기 보호막 및 상기 무기 보호막 상에 배치된 유기 보호막을 포함할 수 있다.
상기 보호막(PSV)을 형성한 후, 상기 보호막(PSV)을 패터닝하여 상기 드레인 전극(DE)의 일부를 노출시킨다.
그런 다음, 상기 보호막(PSV) 상에 상기 드레인 전극(DE)에 접속하는 제1 전극(AE), 센싱 라인(SL) 및 접지 라인(GL)을 형성한다. 예를 들면, 상기 제1 전극(AE), 상기 센싱 라인(SL) 및 상기 접지 라인(GL)은 광을 반사시킬 수 있는 금속 물질을 포함하는 반사막(미도시)을 형성하고, 상기 반사막 상에 투명 도전성 산화물을 포함하는 투명 도전막을 형성한 후, 상기 반사막 및 상기 투명 도전막을 패터닝하여 형성될 수 있다. 또한, 상기 제1 전극(AE)의 상기 투명 도전막 및 상기 반사막 중 적어도 하나는 상기 드레인 전극(DE)과 접속할 수 있다.
상기 제1 전극(AE), 상기 센싱 라인(SL) 및 상기 접지 라인(GL)을 형성한 후, 상기 제1 전극(AE)의 일부를 노출시키는 화소 정의막(PDL)을 형성한다. 상기 화소 정의막(PDL)은 상기 제1 전극(AE) 및 상기 보호막(PSV) 상에 유기 절연 물질을 포함하는 절연막을 형성하고, 상기 절연막을 패터닝하여 형성될 수 있다. 상기 패터닝에 의해 상기 상기 제1 전극(AE)이 노출될 있다.
상기 화소 정의막(PDL)을 형성한 후, 상기 제1 전극(AE) 상에 유기막(OL)을 형성한다. 상기 유기막(OL)은 적어도 발광층(EML)을 포함하는 다층 박막 구조를 가질 수 있다. 예를 들면, 상기 유기막(OL)은 정공을 주입하는 정공 주입층(hole injection layer, HIL), 정공의 수송성이 우수하고 상기 발광층(emitting layer, EML)에서 결합하지 못한 전자의 이동을 억제하여 정공과 전자의 재결합 기회를 증가시키기 위한 정공 수송층(hole transport layer, HTL), 주입된 전자와 정공의 재결합에 의하여 광을 발하는 상기 발광층(EML), 상기 발광층(EML)에서 결합하지 못한 정공의 이동을 억제하기 위한 정공 억제층(hole blocking layer, HBL), 전자를 상기 발광층(EML)으로 원활히 수송하기 위한 전자 수송층(electron transport layer, ETL), 및 전자를 주입하는 전자 주입층(electron injection layer, EIL)을 구비할 수 있다. 한편, 상기 발광층에서 생성되는 광의 색상은 적색(red), 녹색(grean), 청색(blue) 및 백색(white) 중 하나일 수 있으나, 본 실시예에서 이를 한정하는 것은 아니다. 예를 들어, 상기 유기막(OL)의 상기 발광층에서 생성되는 광의 색상은 마젠타(magenta), 시안(cyan), 옐로(yellow) 중 하나일 수 있다.
상기 정공 주입층, 상기 정공 수송층, 상기 정공 억제층, 상기 전자 수송층 및 상기 전자 주입층은 공통막일 수 있다.
상기 유기막(OL)을 형성한 후, 상기 유기막(OL) 상에 전극 분리 패턴(WAL)을 형성한다. 상기 전극 분리 패턴(WAL)은 절연성 물질을 포함할 수 있다. 상기 절연성 물질은 금속 물질과 접착력이 낮을 수 있다. 또한, 상기 전극 분리 패턴(WAL)은 상기 화소 영역(PA)들 중 일부 화소 영역(PA)들에 중첩하는 복수의 영역들을 노출시킬 수 있다.
상기 전극 분리 패턴(WAL)을 형성한 후, 상기 전극 분리 패턴(WAL)에 의해 노출된 영역들에 상기 센싱 라인(SL)을 노출시키는 콘택 홀(CH)을 형성한다. 상기 콘택 홀(CH)은 상기 전극 분리 패턴(WAL)에 의해 노출되는 영역들의 일부에 레이저를 조사하여 상기 유기막(OL) 및 상기 화소 정의막(PDL)을 관통하는 형상을 가지도록 형성될 수 있다. 따라서, 상기 센싱 라인(SL)은 상기 콘택 홀(CH)에 의해 노출될 수 있다.
도 8, 도 11 및 도 14를 참조하면, 상기 콘택 홀(CH)을 형성한 후, 상기 유기막(OL) 상에 배치되는 제2 전극(CE)을 형성한다. 상기 제2 전극(CE)은 반투과 반사막일 수 있다. 또한, 상기 제2 전극(CE)은 상기 투명 도전막에 비하여 일함수가 낮은 도전성 물질을 증착하여 형성될 수 있다. 상기 제2 전극(CE)은 상기 콘택 홀(CH)을 통하여 상기 센싱 라인(SL)에 연결될 수 있다.
상기 제2 전극(CE)은 상기 전극 분리 패턴(WAL)에 의하여 노출된 영역들에만 배치될 수 있다. 즉, 상기 제2 전극(CE)은 상기 유기막(OL) 상에만 배치될 수 있다. 이는 상기 제2 전극(CE)에 포함되는 물질이 상기 전극 분리 패턴(WAL)과의 접착력이 낮기 때문이다. 예를 들면, 상기 제2 전극(CE) 및 상기 전극 분리 패턴(WAL) 사이의 접착력이 상기 제2 전극(CE) 및 상기 유기막(OL) 사이의 접착력의 1/10 이하인 경우, 상기 제2 전극(CE) 물질은 증착 과정에서 상기 전극 분리 패턴(WAL) 상에 배치되지 않을 수 있다.
상기 제2 전극(CE)은 상기 전극 분리 패턴(WAL)에 의하여 분리되는 복수의 제2 전극 패턴들을 포함할 수 있다. 상기 제2 전극 패턴들은 도 1에 도시된 센싱 셀(TSC)들을 구비하는 제1 센싱 전극(Rx)들, 제2 센싱 전극(Tx)들, 및 접지 패턴(GND)들로 구분될 수 있다. 또한, 상기 제2 전극 패턴들은 상기 콘택 홀(CH)을 통하여 상기 센싱 라인(SL)에 연결될 수 있다.
도 9, 도 12 및 도 15를 참조하면, 상기 제2 전극(CE)을 형성한 후, 상기 제2 전극(CE) 상에 제2 기판(120)을 배치하고, 실런트를 이용하여 상기 제1 기판(110) 및 상기 제2 기판(120)을 합착한다. 상기 제2 기판(120)은 상기 베이스 기판(SUB)과 동일한 물질을 포함할 수 있다.
상기와 같은 표시 장치의 제조 방법은 터치 스크린을 별도로 제조하여 표시 장치에 부착하는 방법, 또는 표시 장치의 외부에 상기 터치 스크린을 제조하는 방법에 비하여 공정이 단순화될 수 있다. 즉, 상기 터치 스크린을 구성하는 소자들이 상기 표시 소자와 동시에 형성되므로, 터치 스크린을 구비하는 표시 장치의 제조 방법이 단순화될 수 있다.
이상의 상세한 설명은 본 발명을 예시하고 설명하는 것이다. 또한, 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 전술한 바와 같이 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있으며, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한, 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
110 : 제1 기판 120 : 제2 기판
SUB : 베이스 기판 TFT : 박막 트랜지스터
SCL : 반도체층 GE : 게이트 전극
SE : 소스 전극 DE : 드레인 전극
BUL : 버퍼층 GI : 게이트 절연막
ILD :층간 절연막 PSV : 보호막
AE : 제1 전극 OL :유기막
CE :제2 전극 SL : 센싱 라인
Rx : 제1 센싱 전극 TSC : 센싱 셀
Tx : 제2 센싱 전극 GND : 접지 패턴
GL : 접지 라인 PR : 패드부
TP : 센싱 패드 GP : 접지 패드

Claims (19)

  1. 복수의 화소 영역들을 포함하는 기판;
    상기 기판 상의 각 화소 영역에 배치되는 제1 전극;
    상기 제1 전극 상에 배치되는 유기막;
    상기 화소 영역들 중 일부 화소 영역들에 중첩하는 복수의 제2 전극 패턴들을 구비하고, 상기 유기막 상에 배치되는 제2 전극; 및
    상기 제1 전극과 동일층 상에 상기 제1 전극과 이격되어 배치되며, 상기 제2 전극 패턴들에 접속하는 복수의 센싱 라인들을 포함하고,
    상기 복수의 센싱 라인들은 상기 제1 전극과 동시에 형성되어 상기 제1 전극과 동일한 층에 위치하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제2 전극 패턴들 사이에 배치되며, 절연성 물질을 포함하는 전극 분리 패턴을 더 포함하는 표시 장치.
  3. 제2 항에 있어서,
    상기 제2 전극 패턴들 및 상기 전극 분리 패턴 사이의 접착력은 상기 제2 전극 패턴들 및 상기 유기막 사이의 접착력의 1/10 이하인 표시 장치.
  4. 제1 항에 있어서,
    상기 기판 상의 상기 화소 영역들 사이에 배치되어 상기 제1 전극을 노출키는 개구부, 및 상기 센싱 라인을 노출시키는 콘택 홀을 구비하는 화소 정의막을 더 포함하며,
    상기 제2 전극 패턴들은 상기 콘택 홀을 통하여 상기 센싱 라인들에 접속하는 표시 장치.
  5. 제1 항에 있어서,
    상기 제1 전극 및 상기 센싱 라인들은 동일한 물질을 포함하는 표시 장치.
  6. 제5 항에 있어서,
    상기 센싱 라인들은 상기 화소 영역들 사이에 배치되고, 일 방향으로 연장되는 표시 장치.
  7. 제1 항에 있어서,
    상기 제2 전극 패턴들은
    상기 센싱 라인들을 통해 전기적으로 연결되고, 제1 방향으로 배열된 복수의 센싱 셀을 포함하는 제1 센싱 전극들; 및
    상기 제1 방향과 교차하는 제2 방향으로 연장된 제2 센싱 전극들을 포함하고,
    상기 센싱 셀들 및 상기 제2 센싱 전극들은 이격되어 배치되는 표시 장치.
  8. 제7 항에 있어서,
    상기 센싱 셀들 및 상기 제2 센싱 전극들 사이에 배치된 접지 패턴들을 더 포함하는 표시 장치.
  9. 제1 항에 있어서,
    상기 제2 전극 패턴들은 섬 형상의 복수의 센싱 셀들을 포함하며,
    상기 센싱 셀들은 상기 센싱 라인들에 각각 접속되는 표시 장치.
  10. 제1 항에 있어서,
    상기 기판은
    베이스 기판; 및
    상기 베이스 기판 상의 각 화소 영역에 배치되는 적어도 하나의 박막 트랜지스터를 포함하며,
    상기 박막 트랜지스터는 상기 제1 전극에 접속하는 표시 장치.
  11. 제10 항에 있어서,
    상기 박막 트랜지스터를 커버하는 보호막을 더 포함하며,
    상기 제1 전극 및 상기 센싱 라인들은 상기 보호막 상에 배치되는 표시 장치.
  12. 복수의 화소 영역들을 포함하는 기판을 준비하는 단계;
    상기 기판 상의 상기 화소 영역들에 배치되는 제1 전극들, 및 상기 제1 전극들과 동일한 층에 위치하고 상기 제1 전극들과 이격되어 배치되며 상기 제1 전극들과 동시에 형성되는 센싱 라인들을 형성하는 단계;
    상기 제1 전극들을 노출시키는 화소 정의막을 형성하는 단계;
    상기 제1 전극들 상에 유기막을 형성하는 단계; 및
    상기 유기막 상에 배치되는 제2 전극을 형성하는 단계를 포함하며,
    상기 제2 전극은 상기 화소 영역들 중 일부 화소 영역들에 중첩하는 제2 전극 패턴들을 구비하며, 상기 제2 전극 패턴들은 상기 센싱 라인들에 접속되는 표시 장치의 제조 방법.
  13. 제12 항에 있어서,
    상기 제2 전극을 형성하는 단계는
    상기 화소 영역들 중 일부 화소 영역들에 중첩하는 복수의 영역들을 노출시키는 전극 분리 패턴을 상기 유기막 상에 형성하는 단계;
    상기 전극 분리 패턴에 의해 노출된 영역들에서, 상기 유기막 및 화소 정의막을 관통하여 상기 센싱 라인들을 노출시키는 콘택 홀을 형성하는 단계; 및
    도전성 물질을 증착하여 상기 전극 분리 패턴에 의해 노출된 영역들에 배치되는 상기 제2 전극 패턴들을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  14. 제13 항에 있어서,
    상기 전극 분리 패턴은 절연성 물질을 포함하는 표시 장치의 제조 방법.
  15. 제14 항에 있어서,
    상기 제2 전극 패턴들 및 상기 전극 분리 패턴 사이의 접착력은 상기 제2 전극 패턴들 및 상기 유기막 사이의 접착력의 1/10 이하인 표시 장치의 제조 방법.
  16. 제12 항에 있어서,
    상기 센싱 라인들은 상기 화소 영역들 사이에 배치되고, 일 방향으로 연장되는 표시 장치의 제조 방법.
  17. 제12 항에 있어서,
    상기 제2 전극 패턴들은
    상기 센싱 라인들을 통해 전기적으로 연결되고, 제1 방향으로 배열된 복수의 센싱 셀을 포함하는 제1 센싱 전극들; 및
    상기 제1 방향과 교차하는 제2 방향으로 연장된 제2 센싱 전극들을 포함하고,
    상기 센싱 셀들 및 상기 제2 센싱 전극들은 이격되어 배치되는 표시 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 센싱 셀들 및 상기 제2 센싱 전극들 사이에 배치된 접지 패턴들을 더 포함하는 표시 장치의 제조 방법.
  19. 제12 항에 있어서,
    상기 제2 전극 패턴들은 섬 형상의 복수의 센싱 셀들을 포함하며,
    상기 센싱 셀들은 상기 센싱 라인들에 각각 접속하는 표시 장치의 제조 방법.
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