KR20170069341A - 박막 트랜지스터 기판, 및 표시 장치 - Google Patents

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    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery

Abstract

박막 트랜지스터 기판 및 표시 장치가 제공된다. 상기 박막 트랜지스터 기판은 기판, 및 상기 기판 상에 제1 방향과 제2 방향을 따라 배열되는 복수의 박막 트랜지스터들을 포함한다. 상기 박막 트랜지스터들 각각은 상기 기판 상의 게이트 전극, 상기 게이트 전극 상에 배치되고 상기 제1 방향과 상기 제2 방향 사이의 방향으로 연장되는 제1 드레인 사선부와 상기 제1 드레인 사선부의 단부로부터 상기 제1 방향의 반대 방향과 상기 제2 방향 사이의 방향으로 연장되는 제2 드레인 사선부를 포함하는 드레인 전극, 상기 게이트 전극 상에서 상기 드레인 전극으로부터 이격하여 배치되고 상기 제1 방향과 상기 제2 방향 사이의 방향으로 연장되는 제1 소스 사선부와 상기 제1 소스 사선부의 단부로부터 상기 제1 방향의 반대 방향과 상기 제2 방향 사이의 방향으로 연장되는 제2 소스 사선부를 포함하는 소스 전극, 및 상기 게이트 전극과 적어도 부분적으로 중첩하고 상기 드레인 전극이 연결되는 드레인 영역, 상기 소스 전극이 연결되는 소스 영역, 및 상기 드레인 영역과 상기 소스 영역 사이의 채널 영역을 갖는 반도체층을 포함한다.

Description

박막 트랜지스터 기판, 및 표시 장치{Thin film transistor substrate, and display apparatus}
본 발명은 박막 트랜지스터 기판 및 표시 장치에 관한 것이다.
표시 장치는 복수의 화소들을 이용하여 영상을 표시한다. 화소들은 박막 트랜지스터에 연결된 화소 전극 및 공통 전압을 인가받는 공통 전극을 포함한다. 박막 트랜지스터는 게이트 신호에 의해 턴 온된다. 턴 온된 박막 트랜지스터는 수신된 데이터 전압을 화소 전극에 전달한다. 데이터 전압이 인가된 화소 전극과 공통 전압이 인가된 공통 전극에 의해 형성된 전계에 의해 액정층이 구동되어 영상이 표시된다.
액정 표시 장치의 박막 트랜지스터 상에는 백라이트로부터의 광이 박막 트랜지스터를 통과해 외부로 방출되는 것을 차단하기 위한 광 차단층이 배치된다. 광 차단층에 의해 표시 장치의 전체 면적에서 영상을 표시하기 위해 빛이 방출되는 영역의 면적의 비율인 개구율이 제한된다. 표시 장치의 해상도가 높아지면서 개구율은 점점 낮아지고 있다.
본 발명의 실시예들이 해결하고자 하는 과제는 표시 장치의 개구율을 높일 수 있는 박막 트랜지스터 기판, 및 이를 포함하는 표시 장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 일 측면에 따른 박막 트랜지스터 기판은 기판, 및 상기 기판 상에 제1 방향과 제2 방향을 따라 배열되는 복수의 박막 트랜지스터들을 포함한다. 상기 박막 트랜지스터들 각각은 상기 기판 상의 게이트 전극, 상기 게이트 전극 상에 배치되고, 상기 제1 방향과 상기 제2 방향 사이의 방향으로 연장되는 제1 드레인 사선부와 상기 제1 드레인 사선부의 단부로부터 상기 제1 방향의 반대 방향과 상기 제2 방향 사이의 방향으로 연장되는 제2 드레인 사선부를 포함하는 드레인 전극, 상기 게이트 전극 상에서 상기 드레인 전극으로부터 이격하여 배치되고, 상기 제1 방향과 상기 제2 방향 사이의 방향으로 연장되는 제1 소스 사선부와 상기 제1 소스 사선부의 단부로부터 상기 제1 방향의 반대 방향과 상기 제2 방향 사이의 방향으로 연장되는 제2 소스 사선부를 포함하는 소스 전극, 및 상기 게이트 전극과 적어도 부분적으로 중첩하고, 상기 드레인 전극이 연결되는 드레인 영역, 상기 소스 전극이 연결되는 소스 영역, 및 상기 드레인 영역과 상기 소스 영역 사이의 채널 영역을 갖는 반도체층을 포함한다.
상기 제1 및 제2 방향들에 수직인 제3 방향에서 바라본 상기 드레인 전극과 상기 소스 전극의 평면 형상은 좌측 꺽쇠괄호("<", left angle bracket) 또는 우측 꺽쇠괄호(">", right angle bracket) 형상일 수 있다.
상기 제1 및 제2 방향들에 수직인 제3 방향에서 바라본 상기 드레인 전극의 평면 형상과 상기 제3 방향에서 바라본 상기 소스 전극의 평면 형상은 서로 상응할 수 있다.
상기 소스 전극은 상기 드레인 전극으로부터 상기 제1 방향을 따라 이격하여 배치될 수 있다.
상기 드레인 전극은 상기 제2 드레인 사선부의 단부로부터 상기 제1 방향과 상기 제2 방향 사이의 방향으로 연장되는 제3 드레인 사선부를 더 포함할 수 있다. 상기 소스 전극은 상기 제2 소스 사선부의 단부로부터 상기 제1 방향과 상기 제2 방향 사이의 방향으로 연장되는 제1 소스 사선부를 더 포함할 수 있다.
상기 제1 및 제2 방향들에 수직인 제3 방향에서 바라본 상기 드레인 전극과 상기 소스 전극의 평면 형상은 지그재그(zigzag) 형상일 수 있다.
상기 사선부들 각각이 연장되는 방향과 상기 제2 방향 사이의 각도는 30도와 60도 사이일 수 있다.
상기 기술적 과제를 달성하기 위한 일 측면에 따른 표시 장치는 기판, 상기 기판 상에 제1 방향과 제2 방향을 따라 배열되는 복수의 박막 트랜지스터들, 및 상기 복수의 박막 트랜지스터들을 각각 포함하는 복수의 화소들을 포함한다. 상기 복수의 박막 트랜지스터들 각각은 상기 기판 상의 게이트 전극, 상기 게이트 전극 상에 배치되고, 상기 제1 방향과 상기 제2 방향 사이의 방향으로 연장되는 제1 드레인 사선부와 상기 제1 드레인 사선부의 단부로부터 상기 제1 방향의 반대 방향과 상기 제2 방향 사이의 방향으로 연장되는 제2 드레인 사선부를 포함하는 드레인 전극, 상기 게이트 전극 상에서 상기 드레인 전극으로부터 이격하여 배치되고, 상기 제1 방향과 상기 제2 방향 사이의 방향으로 연장되는 제1 소스 사선부와 상기 제1 소스 사선부의 단부로부터 상기 제1 방향의 반대 방향과 상기 제2 방향 사이의 방향으로 연장되는 제2 소스 사선부를 포함하는 소스 전극, 및 상기 게이트 전극과 적어도 부분적으로 중첩하고, 상기 드레인 전극이 연결되는 드레인 영역, 상기 소스 전극이 연결되는 소스 영역, 및 상기 드레인 영역과 상기 소스 영역 사이의 채널 영역을 갖는 반도체층을 포함한다.
상기 제1 및 제2 방향들에 수직인 제3 방향에서 바라본 상기 드레인 전극과 상기 소스 전극의 평면 형상은 좌측 꺽쇠괄호("<", left angle bracket) 또는 우측 꺽쇠괄호(">", right angle bracket) 형상일 수 있다.
상기 드레인 전극은 상기 제2 드레인 사선부의 단부로부터 상기 제1 방향과 상기 제2 방향 사이의 방향으로 연장되는 제3 드레인 사선부를 더 포함할 수 있다. 상기 소스 전극은 상기 제2 소스 사선부의 단부로부터 상기 제1 방향과 상기 제2 방향 사이의 방향으로 연장되는 제1 소스 사선부를 더 포함할 수 있다.
상기 제1 및 제2 방향들에 수직인 제3 방향에서 바라본 상기 드레인 전극과 상기 소스 전극의 평면 형상은 지그재그(zigzag) 형상일 수 있다.
상기 표시 장치는 상기 제1 방향을 따라 연장되고, 각각 상기 복수의 트랜지스터들 중에서 상기 제1 방향을 따라 배열되는 박막 트랜지스터들의 게이트 전극들을 서로 연결하는 복수의 게이트 라인들, 상기 제2 방향을 따라 연장되고, 각각 상기 복수의 트랜지스터들 중에서 상기 제2 방향을 따라 배열되는 박막 트랜지스터들의 드레인 전극들을 서로 연결하는 복수의 데이터 라인들을 더 포함할 수 있다.
상기 복수의 데이터 라인들 각각은, 상기 제2 방향을 따라 직선으로 연장되는 복수의 데이터 직선부들을 포함할 수 있다. 상기 복수의 데이터 직선부들 각각은 상기 복수의 트랜지스터들 중에서 상기 제2 방향으로 인접한 2개의 박막 트랜지스터들의 드레인 전극들 사이에 배치될 수 있다.
상기 복수의 데이터 라인들 각각은 상기 복수의 트랜지스터들 중에서 상기 제2 방향으로 인접한 2개의 박막 트랜지스터들의 드레인 전극들을 서로 연결하는 복수의 연결부들을 포함할 수 있다. 상기 복수의 연결부들 각각은 상기 인접한 2개의 박막 트랜지스터들 중 제1 박막 트랜지스터의 드레인 전극의 제2 드레인 사선부의 단부로부터 상기 제1 방향의 반대 방향과 상기 제2 방향 사이의 방향으로 연장되는 제1 데이터 사선부, 및 상기 제1 데이터 사선부의 단부로부터 상기 인접한 2개의 박막 트랜지스터들 중 제2 박막 트랜지스터의 드레인 전극의 제1 드레인 사선부의 단부까지 상기 제1 방향과 상기 제2 방향 사이의 방향으로 연장되는 제2 데이터 사선부를 포함할 수 있다.
상기 제2 드레인 사선부가 연장되는 방향과 상기 제2 방향 사이의 각도는 상기 제1 데이터 사선부가 연장되는 방향과 상기 제2 방향 사이의 각도보다 클 수 있다. 상기 제1 드레인 사선부가 연장되는 방향과 상기 제2 방향 사이의 각도는 상기 제2 데이터 사선부가 연장되는 방향과 상기 제2 방향 사이의 각도보다 클 수 있다.
상기 제2 드레인 사선부가 연장되는 방향과 상기 제2 방향 사이의 각도는 상기 제1 데이터 사선부가 연장되는 방향과 상기 제2 방향 사이의 각도와 동일할 수 있다. 상기 제1 드레인 사선부가 연장되는 방향과 상기 제2 방향 사이의 각도는 상기 제2 데이터 사선부가 연장되는 방향과 상기 제2 방향 사이의 각도와 동일할 수 있다.
상기 제1 및 제2 방향들에 수직인 제3 방향에서 바라본 상기 드레인 전극의 평면 형상과 상기 제3 방향에서 바라본 상기 소스 전극의 평면 형상은 서로 상응할 수 있다. 상기 소스 전극은 상기 드레인 전극으로부터 상기 제1 방향을 따라 이격하여 배치될 수 있다.
상기 제1 및 제2 방향들에 수직인 제3 방향에서 바라본 상기 드레인 전극의 평면 형상과 상기 제3 방향에서 바라본 상기 소스 전극의 평면 형상은 서로 상응할 수 있다. 상기 소스 전극은 상기 드레인 전극으로부터 상기 제1 방향의 반대 방향을 따라 이격하여 배치될 수 있다.
상기 복수의 박막 트랜지스터들 각각은 상기 복수의 화소들 중 대응하는 화소의 중앙 영역에 배치될 수 있다.
상기 표시 장치는 상기 복수의 박막 트랜지스터들의 소스 전극에 각각 연결되고, 상기 복수의 화소들 각각에 포함되는 복수의 화소 전극들, 및 상기 복수의 화소 전극들 상의 액정층을 더 포함할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
본 발명의 다양한 실시예들에 따른 박막 트랜지스터 기판, 및 이를 포함하는 표시 장치에 의하면 박막 트랜지스터의 면적이 감소될 수 있으며, 그에 따라 개구율이 증가될 수 있다.
도 1은 일 실시예에 따른 표시 장치의 평면도를 개략적으로 도시한다.
도 2는 일 실시예에 따른 박막 트랜지스터를 포함하는 화소의 평면도를 도시한다.
도 3은 도 2의 Ⅲ-Ⅲ'선을 따라 절취한 단면도를 도시한다.
도 4는 다른 실시예에 따른 박막 트랜지스터의 평면도를 도시한다.
도 5는 또 다른 실시예에 따른 박막 트랜지스터를 포함하는 화소의 평면도를 도시한다.
도 6은 또 다른 실시예에 따른 박막 트랜지스터를 포함하는 화소의 평면도를 도시한다.
도 7은 또 다른 실시예에 따른 박막 트랜지스터를 포함하는 화소의 평면도를 도시한다.
도 8은 또 다른 실시예에 따른 박막 트랜지스터를 포함하는 화소의 평면도를 도시한다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하의 실시예에서, 일 요소(elements) 또는 층이 다른 요소 또는 층의 "위(on)" 또는 "상(on)"에 배치되는 것으로 지칭되는 것은 다른 요소 또는 층의 바로 위뿐만 아니라 중간에 다른 요소 또는 층이 개재된 경우를 모두 포함한다. 반면, 요소가 다른 요소의 "직접 위(directly on)" 또는 "바로 위"에 배치되는 것으로 지칭되는 것은 중간에 다른 요소 또는 층이 개재되지 않은 것을 나타낸다. "및/또는"은 언급된 항목들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들 간의 위치 관계를 용이하게 설명하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용 시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다.
비록 제1, 제2 등의 용어가 다양한 요소들을 서술하기 위해서 사용되지만, 이 요소들은 이러한 용어에 의해 제한되지 않는다. 이러한 용어들은 단지 하나의 요소를 다른 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 요소는 본 발명의 기술적 사상 내에서 제2 요소일 수 있음은 물론이다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
본 명세서에서 개시되는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도를 도시한다.
도 1을 참조하면, 표시 장치(500)는 표시 패널(100), 게이트 구동부(200), 데이터 구동부(300), 및 구동 회로 기판(400)을 포함한다.
표시 패널(100)은 복수의 화소들(PX11~PXnm), 복수의 게이트 라인들(GL1~GLn), 및 복수의 데이터 라인들(DL1~DLm)을 포함한다. 표시 패널(100)은 표시 영역(DA) 및 표시 영역(DA)을 둘러싸는 비표시 영역(NDA)을 포함한다.
화소들(PX11~PXnm)은 표시 영역(DA) 상에 제1 방향(D1) 및 제2 방향(D2)을 따라 매트릭스 형태로 배열된다. 예를 들면, 화소들(PX11~PXnm)은 서로 교차하는 n개의 행들 및 m개의 열들로 배열될 수 있다. m 및 n은 0보다 큰 정수이다. 제1 방향(D1)은 도 1에서 좌측에서 우측으로 향하는 방향으로 표시되어 있지만, 이는 예시적이며, 우측에서 좌측으로 향하는 방향일 수도 있다. 제2 방향(D2)은 도 1에서 상측에서 하측으로 향하는 방향을 표시되어 있지만, 이는 예시적이며, 하측에서 상측으로 향하는 방향일 수도 있다. 제3 방향(D3)은 제1 방향(D1)과 제2 방향(D2)에 수직한 방향으로 정의될 수 있다.
게이트 라인들(GL1~GLn) 및 데이터 라인들(DL1~DLm)은 서로 절연되어 교차하도록 배열된다. 게이트 라인들(GL1~GLn)은 제1 방향(D1)을 따라 연장되며 게이트 구동부(200)에 연결되어 게이트 구동부(200)로부터 게이트 신호들을 수신한다. 데이터 라인들(DL1~DLm)은 제2 방향(D2)을 따라 연장되며 데이터 구동부(300)에 연결되어 데이터 구동부(300)로부터 아날로그 형태의 데이터 전압들을 수신한다.
화소들(PX11~PXnm)은 대응하는 게이트 라인들(GL1~GLn) 및 대응하는 데이터 라인들(DL1~DLm)에 연결된다. 화소들(PX11~PXnm)은 대응하는 게이트 라인들(GL1~GLn)을 통해 전달된 게이트 신호에 응답하여 대응하는 데이터 라인들(DL1~DLm)을 통해 데이터 전압을 수신한다. 화소들(PX11~PXnm)은 데이터 전압에 대응하는 계조를 표시한다.
게이트 구동부(200)는 구동 회로 기판(400) 상에 실장된 타이밍 컨트롤러(미 도시)로부터의 게이트 제어 신호에 응답하여 게이트 신호들을 생성하고, 게이트 라인들(GL1~GLn)을 통해 순차적으로 그리고 행 단위로 화소들(PX11~PXnm)에 제공한다.
게이트 구동부(200)는 표시 영역(DA)에 인접한 비표시 영역(NDA)에 배치될 수 있다. 게이트 구동부(200)는 표시 영역(DA)의 좌측에 배치되는 것으로 도시되었지만, 이는 예시적이며, 게이트 구동부(200)는 표시 영역(DA)의 우측 또는 양측에 인접한 비표시 영역(NDA)에 배치될 수도 있다.
게이트 구동부(200)는 복수의 게이트 구동 칩들(미 도시)을 포함할 수 있다. 게이트 구동 칩들은 표시 영역(DA)의 좌측에 인접한 비표시 영역(NDA)에 칩 온 글래스(COG: Chip on Glass) 방식으로 실장될 수 있다. 그러나 이에 한정되지 않고, 게이트 구동 칩들은 표시 영역(DA)에 인접한 비표시 영역(NDA)에 테이프 캐리어 패키지(TCP: Tape Carrier Package) 방식으로 연결될 수 있다.
데이터 구동부(300)는 타이밍 컨트롤러로부터 영상 신호들 및 데이터 제어 신호를 수신한다. 데이터 구동부(300)는 데이터 제어 신호에 응답하여 영상 신호들에 대응하는 아날로그 데이터 전압들을 생성한다. 데이터 구동부(300)는 데이터 전압들을 데이터 라인들(DL1~DLm)을 통해 화소들(PX11~PXnm)에 제공한다.
데이터 구동부(300)는 복수의 소스 구동 칩들(310_1~310_k)을 포함할 수 있다. k는 0보다 크고 m보다 작은 정수이다. 소스 구동 칩들(310_1~310_k)은 대응하는 연성회로기판들(320_1~320_k) 상에 실장되어 구동 회로 기판(400)을 통해 표시 영역(DA)에 인접한 비표시 영역(NDA)에 연결된다. 데이터 구동부(300)가 표시 영역(DA)의 상측에 인접한 비표시 영역(NDA)에 연결되는 것으로 도시되었지만, 이는 예시적이며, 데이터 구동부(300)는 구동 회로 기판(400)을 통해 표시 영역(DA)의 하측 또는 양측에 인접한 비표시 영역(NDA)에 연결될 수도 있다.
데이터 구동부(300)는 테이프 캐리어 패키지 방식으로 표시 패널(100)에 연결될 수 있다. 그러나 이에 한정되지 않고, 소스 구동 칩들(310_1~310_k)은 표시영역(DA)의 상부에 인접한 비표시 영역(NDA)에 칩 온 글래스(COG: Chip on Glass) 방식으로 실장될 수 있다.
도시하지 않았으나, 데이터 라인들(DL1~DLm)은 비표시 영역(NDA)에 배치된 패드 전극들을 통해 소스 구동 칩들(310_1~310_k)에 연결될 수 있다. 또한, 게이트 라인들(GL1~GLn)은 비표시 영역(NDA)에 배치된 패드 전극들을 통해 게이트 구동부(200)에 연결될 수 있다.
도 2는 일 실시예에 따른 박막 트랜지스터를 포함하는 화소의 평면도를 도시한다.
도 2에는 하나의 화소(PXij)가 예시적으로 도시되지만, 도 1에 도시된 다른 화소들 역시 동일한 구성을 가질 것이다. 이하, 설명의 편의를 위해 하나의 화소(PXij)의 구성이 설명될 것이다.
도 2를 참조하면, 화소(PXij)의 평면 상의 영역은 화소 영역(PA) 및 화소 영역(PA) 주변의 비화소 영역(NPA)을 포함한다. 화소 영역(PA)은 영상을 표시하기 위해 계조를 갖는 광이 방출되는 영역으로 정의되고, 비화소 영역(NPA)은 광이 방출되지 않는 영역으로 정의될 수 있다. 비화소 영역(NPA)은 화소 영역들(PA) 사이의 영역으로 정의될 수 있다. 비화소 영역(PA)을 통해 광이 방출되지 않도록, 비화소 영역(PA)의 상부에는 블랙 매트릭스와 같은 차광 부재(미 도시)가 배치될 수 있다.
게이트 라인들(GLi-1, GLi) 및 데이터 라인들(DLj, DLj+1)은 비화소 영역(NPA)에 배치된다. 게이트 라인들(GLi-1, GLi)은 제1 방향(D1)으로 연장된다. 데이터 라인들(DLj, DLj+1)은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되어 게이트 라인들(GLi-1, GLi)과 절연되어 교차한다.
화소(PXij)는 박막 트랜지스터(TFTa) 및 박막 트랜지스터(TFTa)에 연결된 화소 전극(PE)을 포함한다. 박막 트랜지스터(TFTa)는 비화소 영역(NPA)에 배치된다. 화소 전극(PE)의 대부분은 화소 영역(PA)에 배치된다. 박막 트랜지스터(TFTa)는 대응하는 게이트 라인(GLi) 및 대응하는 데이터 라인(DLj)에 연결된다.
박막 트랜지스터(TFTa)는 게이트 라인(GLi)에 연결된 게이트 전극(GE), 데이터 라인(DLj)에 연결된 드레인 전극(DE), 화소 전극(PE)에 연결된 소스 전극(SE), 및 박막 트랜지스터(TFTa)의 채널을 형성하기 위한 반도체층(ACT)을 포함한다.
게이트 전극(GE)은 게이트 라인(GLi)으로부터 분기된다. 게이트 라인(GLi)은 제1 방향(D1)을 따라 배열된 박막 트랜지스터들(TFTa)의 게이트 전극들(GE)을 서로 전기적으로 연결한다. 게이트 전극(GE)은 게이트 라인(GLi)과 일체로 형성될 수 있다.
드레인 전극(DE)은 제1 방향(D1)과 제2 방향(D2) 사이의 방향으로 연장되는 제1 드레인 사선부(DEa)와 제1 드레인 사선부(DEa)의 단부로부터 제1 방향(D1)의 반대 방향과 제2 방향(D2) 사이의 방향으로 연장되는 제2 드레인 사선부(DEb)를 포함한다. 도 2에 도시된 바와 같이, 제3 방향(D3)에서 바라본 드레인 전극(DE)의 평면 형상은 우측 꺽쇠괄호(">", right angle bracket) 형상일 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 드레인 전극(DE)의 평면 형상은 좌측 꺽쇠괄호("<", left angle bracket) 형상일 수도 있다.
제1 드레인 사선부(DEa)가 연장되는 방향과 제2 방향(D2) 사이의 각도(θ1)는 30도와 60도 사이에서 선택될 수 있다. 상기 각도(θ1)는 45도일 수 있다. 또한, 제2 드레인 사선부(DEb)가 연장되는 방향과 제2 방향(D2) 사이의 각도(θ2)는 30도와 60도 사이에서 선택될 수 있다. 상기 각도(θ2)는 45도일 수 있다.
드레인 전극(DE)은 데이터 라인(DLj)와 일체로 형성될 수 있다. 이 경우, 드레인 전극(DE)은 게이트 전극(GE)과 적어도 부분적으로 중첩되는 데이터 라인(DLj)의 일 부분으로 정의될 수 있다. 또한, 데이터 라인(DLj)은 제2 방향(D2)으로 인접한 박막 트랜지스터들(TFTa)의 드레인 전극들(DE)을 서로 연결하기 위한 연결부들을 포함하는 것으로 정의될 수 있다. 상기 연결부들은 도 2에 도시된 바와 같이, 제2 방향을 따라 직선으로 연장되는 데이터 직선부들로 지칭될 수 있다.
소스 전극(SE)은 게이트 전극(GE) 상에서 드레인 전극(DE)과 이격되어 배치된다. 도 2에 도시된 바와 같이, 제3 방향(D3)에서 바라본 소스 전극(SE)의 평면 형상은 드레인 전극(DE)의 평면 형상과 상응할 수 있다. 또한, 소스 전극(SE)은 드레인 전극(DE)으로부터 제1 방향(D1)을 따라 이격하여 배치될 수 있다. 다른 예에 따르면, 소스 전극(SE)은 드레인 전극(DE)으로부터 제1 방향(D1)의 반대 방향을 따라 이격하여 배치될 수도 있다.
소스 전극(SE)은 드레인 전극(DE)과 유사하게, 제1 방향(D1)과 제2 방향(D2) 사이의 방향으로 연장되는 제1 소스 사선부(SEa)와 제1 소스 사선부(SEa)의 단부로부터 제1 방향(D1)의 반대 방향과 제2 방향(D2) 사이의 방향으로 연장되는 제2 소스 사선부(SEb)를 포함한다. 도 2에 도시된 바와 같이, 소스 전극(SE)의 평면 형상은 드레인 전극(DE)의 평면 형상에 상응하여 우측 꺽쇠괄호(">", right angle bracket) 형상일 수 있다. 다른 예에 따르면, 소스 전극(DE)의 평면 형상은 드레인 전극(DE)의 평면 형상에 상응하여 좌측 꺽쇠괄호("<", left angle bracket) 형상일 수도 있다.
제1 소스 사선부(SEa)가 연장되는 방향과 제2 방향(D2) 사이의 각도(θ1), 및 제2 소스 사선부(SEb)가 연장되는 방향과 제2 방향(D2) 사이의 각도(θ2)는 각각 30도와 60도 사이에서 선택될 수 있다. 상기 각도(θ1)와 각도(θ2)는 45도일 수 있다.
반도체층(ACT)은 게이트 전극(GE) 상에 게이트 전극(GE)과 적어도 부분적으로 중첩하도록 배치된다. 반도체층(ACT)은 드레인 전극(DE)이 연결되는 드레인 영역, 소스 전극(SE)이 연결되는 소스 영역, 및 상기 드레인 영역과 상기 소스 영역 사이의 채널 영역을 포함한다.
채널 영역은 드레인 전극(DE)과 소스 전극(SE)의 평면 형상에 상응하여, 우측 꺽쇠괄호(">", right angle bracket) 형상을 가질 수 있다. 따라서, 채널 영역의 평면 형상이 꺽쇠괄호 형상인 경우는 I자 형상인 경우에 비해 동일한 채널 폭을 가지더라도 박막 트랜지스터(TFTa)의 제2 방향(D2)의 길이를 감소시킬 수 있다. 제2 방향(D2)으로 인접한 화소 영역들(PA) 사이의 비화소 영역(NPA)의 폭은 박막 트랜지스터(TFTa)의 제2 방향(D2)의 길이에 의해 한정된다. 일 실시예에 따라, 드레인 전극(DE)과 소스 전극(SE), 및 채널 영역을 꺽쇠괄호 형상으로 형성함으로써, 박막 트랜지스터(TFTa)의 제2 방향(D2)의 길이가 감소될 수 있으며, 비화소 영역(NPA)의 전체 면적을 감소시킬 수 있다. 따라서, 상대적으로 화소 영역(PA)의 면적이 증가될 수 있으며, 표시 패널(100)의 개구율이 개선될 수 있다.
화소 전극(PE)은 비화소 영역(NPA)으로 연장되어 콘택홀(CH)을 통해 박막 트랜지스터(TFTa)의 소스 전극(SE)에 연결된다. 화소 전극(PE)으로부터 분기된 분기 전극(BE)이 콘택홀(CH)을 통해 박막 트랜지스터(TFTa)의 소스 전극(SE)에 연결된다. 분기 전극(BE)은 비화소 영역(NPA)에 배치된다.
화소 전극(PE)에는 복수의 개구부들(OP)이 형성될 수 있으며, 화소 전극(PE)은 개구부들(OP)에 의해 한정되는 복수의 가지부들(PE1), 제1 연결부(PE2), 및 제2 연결부(PE3)를 포함한다. 가지부들(PE1)은 서로 동일한 이격 거리를 가지며 제2 방향(D2)으로 연장된다. 제1 및 제2 연결부들(PE2, PE3)은 제1 방향(D1)으로 연장된다. 제1 연결부(PE2)은 가지부들(PE1)의 일측을 서로 연결하고, 제2 연결부(PE3)는 가지부들(PE1)의 타측을 서로 연결한다.
도시되지는 않았지만, 데이터 라인(DLj)은 제2 방향(D2)으로 연장되어 소스 구동 칩(310_1~310_k)에 전기적으로 연결된다. 따라서, 소스 구동 칩(310_1~310_k)에서 출력되는 데이터 전압이 데이터 라인(DLj)에 인가될 수 있다. 또한, 게이트 라인(GLi)은 제1 방향(D1)으로 연장되어 게이트 구동부(200)에 전기적으로 연결된다. 게이트 구동부(200)에서 출력되는 게이트 신호는 게이트 라인(GLi)에 인가될 수 있다.
공통 전극(CE)이 화소(PXij)에 배치될 수 있다. 공통 전극(CE)에는 공통 전압이 인가된다. 공통 전극(CE)은 기판과 화소 전극(PE) 사이에 배치될 수 있다. 다른 예에 따르면, 공통 전극(CE)은 대향 기판에 배치되고, 공통 전극(CE)과 화소 전극(PE) 사이에 액정층이 배치될 수 있다.
도 3은 도 2의 Ⅲ-Ⅲ'선을 따라 절취한 단면도를 도시한다.
도 2와 함께 도 3을 참조하면, 표시 패널(100)은 서로 마주보는 하부 표시판(10) 및 상부 표시판(30)과 그 사이 주입되어 있는 액정층(40)을 포함한다. 표시 패널(100)은 액정 표시 패널일 수 있다.
하부 표시판(10)은 제1 기판(11), 박막 트랜지스터(TFTa) 및 화소 전극(PE)을 포함한다. 하부 표시판(10)은 박막 트랜지스터 기판으로 지칭될 수 있다. 하부 표시판(10) 상에 복수의 화소들(PX11~PXnm)이 배열될 수 있다.
제1 기판(11)은 투명한 유리 또는 플라스틱 등으로 이루어질 수 있다.
제1 기판(11) 상에는 게이트 라인(GLi) 및 게이트 전극(GE)을 포함하는 게이트 도전체(12)가 배치될 수 있다. 도 3에 도시된 게이트 도전체(12)는 게이트 전극(GE)에 해당한다. 게이트 도전체(12)는 알루미늄(Al)이나 알루미늄 합금 등과 같은 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은 계열 금속, 구리(Cu)나 구리 합금 등 구리 계열 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 등으로 만들어질 수 있다. 게이트 도전체(12)는 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다중막 구조를 가질 수도 있다.
게이트 도전체(12) 상에는 게이트 절연막(13)이 배치될 수 있다. 게이트 절연막(13)은 질화규소(SiNx) 또는 산화규소(SiOx) 등으로 이루어질 수 있다. 게이트 절연막(13)은 물리적 성질이 다른 적어도 두 개의 절연층을 포함하는 다층막 구조를 가질 수도 있다.
게이트 절연막(13) 상에는 반도체층(14, ACT)이 배치될 수 있다. 반도체층(14)은 비정질 실리콘 또는 다결정 실리콘 등으로 만들어질 수 있다. 다른 예에 따르면, 반도체층(14)은 산화물 반도체를 포함할 수 있다. 산화물 반도체는 인듐-갈륨-아연 산화물(IGZO: Indium gallium zinc oxide)을 포함할 수 있다. 반도체층(14)은 드레인 전극(DE)이 연결되는 드레인 영역(14d), 소스 전극(SE)이 연결되는 소스 영역(14s), 및 드레인 영역(14d)과 소스 영역(14s) 사이의 채널 영역(14c)을 포함한다.
반도체층(14) 상에는 저항성 접촉 부재(15d, 15s)가 배치될 수 있다. 저항성 접촉 부재(15d, 15s)는 인(phosphorus)과 같은 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 실리콘 등의 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다. 저항성 접촉 부재(15d, 15s)는 반도체층(14)의 드레인 영역(14d) 및 소스 영역(14s) 상에 배치될 수 있다. 반도체층(14)이 산화물 반도체인 경우, 저항성 접촉 부재(15d, 15s)는 생략될 수 있다.
게이트 절연막(13) 및 저항성 접촉 부재(15d, 15s) 상에는 데이터 도전체(16)가 배치될 수 있다. 데이터 도전체(16)는 드레인 전극(DE, 16d)을 포함하는 데이터 라인(DLj), 및 소스 전극(SE, 16s)을 포함할 수 있다.
전술한 바와 같이, 드레인 전극(DE)은 제1 방향(D1)과 제2 방향(D2) 사이의 방향으로 연장되는 제1 드레인 사선부(DEa)와 제1 드레인 사선부(DEa)의 단부로부터 제1 방향(D1)의 반대 방향과 제2 방향(D2) 사이의 방향으로 연장되는 제2 드레인 사선부(DEb)를 포함한다. 또한, 소스 전극(SE)은 제1 방향(D1)과 제2 방향(D2) 사이의 방향으로 연장되는 제1 소스 사선부(SEa)와 제1 소스 사선부(SEa)의 단부로부터 제1 방향(D1)의 반대 방향과 제2 방향(D2) 사이의 방향으로 연장되는 제2 소스 사선부(SEb)를 포함한다.
데이터 라인(DLj)은 데이터 신호를 박막 트랜지스터(TFTa)에 전달하며, 제2 방향(D2)으로 연장되어, 제1 방향(D1)으로 연장되는 게이트선(121)과 교차한다. 데이터 라인(DLj)은 드레인 전극들(DE) 사이의 연결부를 포함한다. 상기 연결부는 도 2에 도시된 바와 같이 제2 방향(D2)으로 연장되는 직선 형상일 수 있다. 다른 예에 따르면, 상기 연결부는 표시 패널(100)의 개구율을 증가시키기 위해 굽어진 형상을 가질 수 있다. 이에 대하여, 도 5 내지 도 8을 참조로 아래에서 더욱 자세히 설명한다.
게이트 전극(GE), 드레인 전극(DE), 및 소스 전극(SE)은 반도체층(14, ACT)과 함께 하나의 박막 트랜지스터(TFTa)를 형성하며, 박막 트랜지스터(TFTa)의 채널은 드레인 전극(SE)과 소스 전극(SE) 사이의 채널 영역(14c)에 형성된다.
데이터 도전체(16)는 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금으로 만들어질 수 있다. 데이터 도전체(16)는 내화성 금속막(미 도시)과 저저항 도전막(미 도시)을 포함하는 다중막 구조를 가질 수 있다. 예를 들면, 데이터 도전체(16)는 크롬 또는 몰리브덴 또는 이들의 합금을 포함하는 하부막과 알루미늄 또는 이의 합금을 포함하는 상부막의 이중막 구조를 가질 수 있다. 다른 예로서, 데이터 도전체(16)는 몰리브덴 또는 이의 합금을 포함하는 하부막, 알루미늄 또는 이의 합금을 포함하는 중간막, 및 몰리브덴 또는 이의 합금을 포함하는 상부막으로 이루어지는 삼중막 구조를 가질 수 있다. 그러나 데이터 도전체(16)는 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다. 데이터 라인(DLj)의 폭은 대략 3.5㎛±0.75 정도일 수 있다.
데이터 도전체(16), 게이트 절연막(13), 및 반도체층(14)의 노출된 부분(예컨대, 채널 영역(14c) 상에는 제1 보호막(17)이 배치될 수 있다. 제1 보호막(17)은 유기 절연 물질 또는 무기 절연 물질 등으로 이루어질 수 있다.
제1 보호막(17) 상에는 제2 보호막(18)이 배치될 수 있다. 제2 보호막(18)은 생략할 수 있다. 일 예에 따르면, 제2 보호막(18)은 색 필터일 수 있다. 제2 보호막(18)이 색 필터인 경우, 제2 보호막(18)은 기본색(primary color) 중 하나를 고유하게 표시할 수 있다. 예를 들면, 제2 보호막(18)은 적색, 녹색, 또는 청색 중 하나의 광만을 선택적으로 통과시키는 색 필터일 수 있다. 다른 예에 따르면, 제2 보호막(18)은 황색(yellow), 청록색(cyan), 또는 자홍색(magenta) 중 하나의 광만을 선택적으로 통과시키는 색 필터일 수 있다.
제2 보호막(18) 상에는 공통 전극(CE)이 배치될 수 있다. 공통 전극(CE)은 도 2에 도시된 바와 같이 화소 영역(PA)에 판 형태로 배치되고, 비화소 영역(NPA) 상에는 화소 영역(PA) 상의 공통 전극들(CE)을 서로 연결하기 위한 연결부들만이 배치될 수 있다. 공통 전극(CE)은 표시 영역(DA) 외부에서 공급되는 일정한 크기의 공통 전압을 전달 받을 수 있다. 다른 예에 따르면, 공통 전극(CE)은 제1 기판(11)의 전면 상에 통판으로 형성될 수 있다.
공통 전극(CE) 상에는 제3 보호막(19)이 배치될 수 있다. 제3 보호막(19)은 유기 절연 물질 또는 무기 절연 물질 등으로 이루어질 수 있다.
제3 보호막(19) 상에는 화소 전극(PE) 및 분기 전극(20, BE)이 배치될 수 있다. 화소 전극(PE)은 복수의 개구부들(OP)을 가지며, 개구부들(OP)에 의해 한정되는 복수의 가지 전극들(PE1), 가지 전극들(PE1)을 서로 연결하기 위한 연결부들(PE2, PE3)을 포함한다. 분기 전극(20, BE)은 화소 전극(PE)으로부터 비화소 영역(NPA)을 향하여 연장된 부분으로서, 화소 전극(PE)을 소스 전극(SE,16s)에 연결한다.
화소 전극(PE) 및 분기 전극(20, BE)은 투명 도전성 물질로 형성될 수 있다. 예를 들어, 화소 전극(PE) 및 분기 전극(20, BE)은 ITO(indium tin oxide), IZO(indium zinc oxide), ITZO(indium tin zinc oxide) 등의 투명 도전성 금속 산화물로 형성될 수 있다.
제1 보호막(17), 제2 보호막(18), 및 제3 보호막(19)에는 소스 전극(SE, 16s)의 일부를 노출하는 콘택홀(CH)이 형성된다. 분기 전극(20, BE)은 콘택홀(CH)을 통해 소스 전극(SE, 16s)에 전기적으로 연결된다.
도시하지는 않았지만, 화소 전극(PE)과 제3 보호막(19) 상에는 배향막(alignment layer)이 배치될 수 있다. 배향막은 수평 배향막일 수 있다. 배향막은 광반응 물질을 포함하여 광배향된다. 광배향되는 배향막으로 사이클로뷰테인(cyclobutane) 기반의 광분해형 재료, 아조벤젠(azobenzene) 기반의 광이성화형 재료 등이 사용될 수 있다.
상부 표시판(30)은 제2 기판(31) 및 차광 부재(32)를 포함할 수 있다.
제2 기판(31)은 투명한 유리 또는 플라스틱 등으로 만들어질 수 있다. 차광 부재(32)는 제2 기판(31) 상에 배치될 수 있다. 차광 부재(32)는 블랙 매트릭스(black matrix)라고 지칭될 수 있으며, 빛샘을 막아준다.
제2 기판(31) 상에는 복수의 색 필터(미 도시)가 배치될 수 있다. 색 필터들은 화소 영역(PA)에 대응하여 배치될 수 있다. 색 필터는 기본색(primary color) 중 하나의 광만을 투과할 수 있다. 하부 표시판(10)의 제2 보호막(18)이 색 필터인 경우, 상부 표시판(30)에는 색 필터(230)가 생략될 수 있다. 또한, 상부 표시판(30)의 차광 부재(32) 역시 하부 표시판(10)에 배치될 수 있다.
차광 부재(32) 및 색 필터 상에는 덮개막(overcoat)(33)이 배치될 수 있다. 덮개막(33)은 절연물로 만들어질 수 있으며, 색 필터가 노출되는 것을 방지하고 평탄면을 제공한다. 덮개막(33)은 생략될 수 있다.
덮개막(33) 상에는 배향막이 배치될 수 있다. 배향막은 수평 배향막일 수 있다. 배향막은 광반응 물질을 포함하여 광배향된다.
액정층(40)은 양의 유전율 이방성을 가지는 네마틱(nematic) 액정 물질을 포함할 수 있다. 액정층(40)의 액정 분자는 그 장축 방향이 표시판(10, 30)에 평행하게 배열되고, 그 방향이 하부 표시판(10)의 배향막의 배향 방향으로부터 상부 표시판(30)에 이르기까지 나선상으로 90도 비틀린 구조를 가질 수 있다.
화소 전극(PE)은 데이터 라인(DLj) 및 박막 트랜지스터(TFTa)를 통해 데이터 전압을 인가 받고, 공통 전극(CE)은 표시 영역(DA)의 외부에 배치되어 있는 공통 전압 인가부(미 도시)로부터 일정한 크기의 공통 전압을 인가 받는다.
화소 전극(PE)과 공통 전극(CE)은 전기장을 생성함으로써, 화소 전극(PE)과 공통 전극(CE) 상에 위치하는 액정층(40)의 액정 분자는 전기장의 방향과 평행한 방향으로 회전한다. 액정 분자의 회전 방향에 따라 액정층(40)을 통과하는 빛의 편광이 달라진다.
표시 패널(100)은 200PPI이상의 해상도를 가질 수 있다. 즉, 표시 패널(100)은 가로와 세로가 약 1인치(inch)인 영역 내에 약 200개 이상의 화소들(PX)을 포함할 수 있다. 하나의 화소(PX)의 가로 길이는 대략 40㎛ 이하이고, 세로 길이는 약 120㎛ 이하일 수 있다. 여기서, 화소(PX)의 가로 길이는 인접한 두 개의 데이터 라인(DLj, DLj+1)의 세로 중앙 부분 사이의 간격으로 정의되고, 화소(PX)의 세로 길이는 인접한 두 개의 게이트 라인(GLi-1, GLi)의 가로 중앙 부분 사이의 간격으로 정의될 수 있다.
도 4는 다른 실시예에 따른 박막 트랜지스터의 평면도를 도시한다.
도 4를 참조하면, 박막 트랜지스터(TFTb)가 도시된다. 박막 트랜지스터(TFTb)는 도 2의 화소(PXij)에 배치될 수 있다. 예를 들면, 도 2의 박막 트랜지스터(TFTa)는 도 4의 박막 트랜지스터(TFTb)로 대체될 수 있다.
박막 트랜지스터(TFTb)는 게이트 전극(GE), 드레인 전극(DE), 소스 전극(SE) 및 반도체층(ACT)을 포함할 수 있다. 게이트 전극(GE)은 게이트 라인(GLi)에 연결되고, 드레인 전극(DE)은 데이터 라인(DLj)에 연결되고, 소스 전극(SE)은 도 2에 도시된 화소 전극(PE)에 연결된다.
드레인 전극(DE)은 제1 방향(D1)과 제2 방향(D2) 사이의 방향으로 연장되는 제1 드레인 사선부(DEa), 제1 드레인 사선부(DEa)의 단부로부터 제1 방향(D1)의 반대 방향과 제2 방향(D2) 사이의 방향으로 연장되는 제2 드레인 사선부(DEb), 및 제2 드레인 사선부(DEb)의 단부로부터 제1 방향(D1)과 제2 방향(D2) 사이의 방향으로 연장되는 제3 드레인 사선부(DEc)를 포함한다. 제3 드레인 사선부(DEc)는 제1 드레인 사선부(DEa)와 평행하게 배치될 수 있다. 다른 예에 따르면, 드레인 전극(DE)은 도 4에 도시된 드레인 전극(DE)과 좌우 대칭인 형상을 가질 수도 있다.
드레인 전극(DE)은 데이터 라인(DLj)와 일체로 형성될 수 있다. 이 경우, 드레인 전극(DE)은 게이트 전극(GE)과 적어도 부분적으로 중첩되는 데이터 라인(DLj)의 일 부분으로 정의될 수 있다. 또한, 데이터 라인(DLj)은 제2 방향(D2)으로 인접한 박막 트랜지스터들(TFTb)의 드레인 전극들(DE)을 서로 연결하기 위한 연결부들을 포함하는 것으로 정의될 수 있다. 드레인 전극(DE)의 제1 드레인 사선부(DEa)와 제3 드레인 사선부(DEc)는 각각 데이터 라인(DLj)의 연결부들에 연결된다.
소스 전극(SE)은 게이트 전극(GE) 상에서 드레인 전극(DE)과 이격되어 배치된다. 소스 전극(SE)은 드레인 전극(DE)으로부터 제1 방향(D1)을 따라 이격하여 배치될 수 있다. 다른 예에 따르면, 소스 전극(SE)은 드레인 전극(DE)으로부터 제1 방향(D1)의 반대 방향을 따라 이격하여 배치될 수도 있다.
소스 전극(SE)은 드레인 전극(DE)과 유사하게, 제1 방향(D1)과 제2 방향(D2) 사이의 방향으로 연장되는 제1 소스 사선부(SEa), 제1 소스 사선부(SEa)의 단부로부터 제1 방향(D1)의 반대 방향과 제2 방향(D2) 사이의 방향으로 연장되는 제2 소스 사선부(SEb), 및 제2 소스 사선부(SEb)의 단부로부터 제1 방향(D1)과 제2 방향(D2) 사이의 방향으로 연장되는 제3 소스 사선부(SEc)를 포함한다. 제1 소스 사선부(SEa)는 제1 드레인 사선부(DEa)와 평행하게 배치되고, 제2 소스 사선부(SEb)는 제2 드레인 사선부(DEb)와 평행하게 배치되고, 제3 소스 사선부(SEc)는 제c 드레인 사선부(DEc)와 평행하게 배치될 수 있다.
도 4에 도시된 바와 같이, 제3 방향(D3)에서 바라본 드레인 전극(DE)과 소스 전극(SE)의 평면 형상은 지그재그(zigzag) 형상일 수 있다.
제1 드레인 사선부(DEa)가 연장되는 방향과 제2 방향(D2) 사이의 각도(θ1)는 30도와 60도 사이에서 선택될 수 있다. 제2 드레인 사선부(DEb)가 연장되는 방향과 제2 방향(D2) 사이의 각도(θ2)는 30도와 60도 사이에서 선택될 수 있다. 제3 드레인 사선부(DEc)가 연장되는 방향과 제2 방향(D2) 사이의 각도(θ3)는 30도와 60도 사이에서 선택될 수 있다. 예를 들면, 상기 각도들(θ1, θ2, θ3)은 각각 45도일 수 있다.
반도체층(ACT)은 게이트 전극(GE) 상에 게이트 전극(GE)과 적어도 부분적으로 중첩하도록 배치된다. 반도체층(ACT)은 드레인 전극(DE)이 연결되는 드레인 영역, 소스 전극(SE)이 연결되는 소스 영역, 및 상기 드레인 영역과 상기 소스 영역 사이의 채널 영역을 포함한다. 채널 영역은 드레인 전극(DE)과 소스 전극(SE)의 평면 형상에 상응하여, 지그재그(zigzag) 형상을 가질 수 있다. 따라서, 채널 영역의 평면 형상이 지그재그(zigzag) 형상인 경우는 I자 형상인 경우에 비해 동일한 채널 폭을 가지더라도 박막 트랜지스터(TFTb)의 제2 방향(D2)의 길이를 감소시킬 수 있다.
제2 방향(D2)으로 인접한 화소 영역들(PA) 사이의 비화소 영역(NPA)의 폭은 박막 트랜지스터(TFTb)의 제2 방향(D2)의 길이에 의해 한정된다. 본 실시예에 따라, 드레인 전극(DE)과 소스 전극(SE), 및 채널 영역을 지그재그 형상으로 형성함으로써, 박막 트랜지스터(TFTb)의 제2 방향(D2)의 길이, 및 비화소 영역(NPA)의 폭이 감소될 수 있다. 따라서, 상대적으로 화소 영역(PA)의 면적이 증가될 수 있으며, 표시 패널(100)의 개구율이 증가될 수 있다.
도 5는 또 다른 실시예에 따른 박막 트랜지스터를 포함하는 화소의 평면도를 도시한다.
도 5에는 또 다른 실시예에 따른 박막 트랜지스터(TFTc)를 포함하는 하나의 화소(PXa)가 예시적으로 도시된다. 도 2에 도시된 화소(PXij)는 화소(PXa)로 대체될 수 있다. 화소(PXa)는 도 2에 도시된 화소(PXij)와 유사한 구조를 갖는다. 아래에서는 화소(PXa)와 화소(PXij)의 차이점을 중심으로 설명하고, 공통되는 설명은 생략한다.
도 5를 참조하면, 화소(PXa)는 박막 트랜지스터(TFTc) 및 화소 전극(PE)을 포함한다. 화소(PXa)는 제1 방향(D1)을 따라 연장되는 게이트 라인(GLi) 및 제2 방향(D2)을 따라 연장되는 데이터 라인(DLj)에 연결된다. 도 5에서 제1 방향(D1)은 우측에서 좌측으로 향하는 방향으로 정의된다.
박막 트랜지스터(TFTc)는 비화소 영역(NPA)에 배치된다. 박막 트랜지스터(TFTc)는 게이트 라인(GLi)에 연결된 게이트 전극(GE), 데이터 라인(DLj)에 연결된 드레인 전극(DE), 화소 전극(PE)에 연결된 소스 전극(SE), 및 박막 트랜지스터(TFTc)의 채널을 형성하기 위한 반도체층(ACT)을 포함한다.
게이트 전극(GE)은 게이트 라인(GLi)으로부터 분기된다. 게이트 라인(GLi)은 제1 방향(D1)을 따라 배열된 박막 트랜지스터들(TFTc)의 게이트 전극들(GE)을 서로 전기적으로 연결한다. 게이트 전극(GE)은 게이트 라인(GLi)과 일체로 형성될 수 있다.
드레인 전극(DE)은 제1 방향(D1)과 제2 방향(D2) 사이의 방향으로 연장되는 제1 드레인 사선부(DEa)와 제1 드레인 사선부(DEa)의 단부로부터 제1 방향(D1)의 반대 방향과 제2 방향(D2) 사이의 방향으로 연장되는 제2 드레인 사선부(DEb)를 포함한다. 도 5에 도시된 바와 같이, 제3 방향(D3)에서 바라본 드레인 전극(DE)의 평면 형상은 좌측 꺽쇠괄호("<", left angle bracket) 형상일 수 있다.
소스 전극(SE)은 게이트 전극(GE) 상에서 드레인 전극(DE)과 이격되어 배치된다. 도 5에 도시된 바와 같이, 제3 방향(D3)에서 바라본 소스 전극(SE)의 평면 형상은 드레인 전극(DE)의 평면 형상과 상응할 수 있다. 소스 전극(SE)은 드레인 전극(DE)으로부터 제1 방향(D1)의 반대 방향을 따라 이격하여 배치될 수 있다.
소스 전극(SE)은 제1 방향(D1)과 제2 방향(D2) 사이의 방향으로 연장되는 제1 소스 사선부(SEa)와 제1 소스 사선부(SEa)의 단부로부터 제1 방향(D1)의 반대 방향과 제2 방향(D2) 사이의 방향으로 연장되는 제2 소스 사선부(SEb)를 포함한다. 도 5에 도시된 바와 같이, 소스 전극(SE)의 평면 형상은 드레인 전극(DE)의 평면 형상에 상응하여 좌측 꺽쇠괄호("<") 형상일 수 있다.
반도체층(ACT)은 게이트 전극(GE) 상에 게이트 전극(GE)과 적어도 부분적으로 중첩하도록 배치된다. 반도체층(ACT)은 드레인 전극(DE)이 연결되는 드레인 영역, 소스 전극(SE)이 연결되는 소스 영역, 및 상기 드레인 영역과 상기 소스 영역 사이의 채널 영역을 포함한다.
채널 영역은 드레인 전극(DE)과 소스 전극(SE)의 평면 형상에 상응하여, 좌측 꺽쇠괄호("<") 형상을 가질 수 있다. 따라서, 채널 영역의 평면 형상이 꺽쇠괄호 형상인 경우는 I자 형상인 경우에 비해 동일한 채널 폭을 가지더라도 박막 트랜지스터(TFTc)의 제2 방향(D2)의 길이를 감소시킬 수 있다. 따라서, 비화소 영역(NPA)의 폭이 감소될 수 있으며, 표시 패널(100)의 개구율이 개선될 수 있다.
드레인 전극(DE)은 데이터 라인(DLj)과 일체로 형성될 수 있다. 이 경우, 드레인 전극(DE)은 게이트 전극(GE)과 적어도 부분적으로 중첩되는 데이터 라인(DLj)의 일 부분으로 정의될 수 있다. 또한, 데이터 라인(DLj)은 제2 방향(D2)으로 인접한 박막 트랜지스터들(TFTc)의 드레인 전극들(DE)을 서로 연결하기 위한 연결부들(DLc)을 포함하는 것으로 정의될 수 있다. 따라서, 데이터 라인(DLj)은 드레인 전극들(DE) 및 연결부들(DLc)을 포함할 수 있다.
도 5에 도시된 바와 같이, 데이터 라인(DLj)은 표시 패널(100)의 개구율을 증가시키기 위해 굽어진 형상을 가질 수 있다. 연결부(DLc)는 인접한 2개의 박막 트랜지스터들(TFTc, TFTc') 중 제1 박막 트랜지스터(TFTc')의 드레인 전극(DE)의 제2 드레인 사선부(DEb)의 단부로부터 제1 방향(D1)의 반대 방향과 제2 방향(D2) 사이의 방향으로 연장되는 제1 데이터 사선부(DLa), 및 제1 데이터 사선부(DLa)의 단부로부터 인접한 2개의 박막 트랜지스터들(TFTc, TFTc') 중 제2 박막 트랜지스터(TFTc)의 드레인 전극(DE)의 제1 드레인 사선부(DEa)의 단부까지 제1 방향(D1)과 제2 방향(D2) 사이의 방향으로 연장되는 제2 데이터 사선부(DLb)를 포함할 수 있다. 제1 데이터 사선부(DLa)와 제2 데이터 사선부(DLb)는 화소(PXa)의 중간 영역에서 서로 만나 V자 형태를 이룰 수 있다. 일 예에 따르면, 제1 데이터 사선부(DLa)는 제2 방향(D2)으로부터 약 7도 정도 기울어져 있고, 제2 데이터 사선부(DLb)는 제2 방향(D2)으로부터 약 -7도 정도 기울어져 있을 수 있다.
도 5에 도시된 바와 같이, 제2 드레인 사선부(DEb)는 제2 방향(D2)으로부터 제1 데이터 사선부(DLa)보다 더 기울어져 있고, 제1 드레인 사선부(DEa)는 제2 방향(D2)으로부터 제2 데이터 사선부(DLb)보다 더 기울어져 있을 수 있다.
화소 전극(PE)의 대부분은 화소 영역(PA)에 배치된다. 화소 전극(PE)은 비화소 영역(NPA)으로 연장되어 콘택홀(CH)을 통해 박막 트랜지스터(TFTc)의 소스 전극(SE)에 연결된다. 화소 전극(PE)으로부터 분기된 분기 전극(BE)이 콘택홀(CH)을 통해 박막 트랜지스터(TFTc)의 소스 전극(SE)에 연결된다. 분기 전극(BE)은 비화소 영역(NPA)에 배치된다.
화소 전극(PE)은 데이터 라인(DLj)의 연결부(DLc)에 상응하여 굽어진 에지(curved edge)을 가질 수 있다.
화소 전극(PE)에는 복수의 개구부들(OP)이 형성될 수 있으며, 화소 전극(PE)은 개구부들(OP)에 의해 한정되는 복수의 가지부들(PE1), 제1 연결부(PE2), 및 제2 연결부(PE3)를 포함한다. 가지부들(PE1)은 서로 동일한 이격 거리를 가질 수 있다. 제1 및 제2 연결부들(PE2, PE3)은 제1 방향(D1)으로 연장된다. 제1 연결부(PE2)은 가지부들(PE1)의 일측을 서로 연결하고, 제2 연결부(PE3)는 가지부들(PE1)의 타측을 서로 연결한다.
개구부들(OP)은 데이터 라인(DLj)의 연결부(DLc)의 평면 형상과 상응하여 굽어진 형상을 가질 수 있다. 도 5에 도시된 바와 같이, 개구부들(OP)의 중앙 영역과 단부 영역은 다른 영역에 비해 더욱 기울어진 형상을 가질 수 있다.
공통 전압이 인가되는 공통 전극(CE)이 화소(PXa)에 배치될 수 있다.
박막 트랜지스터(TFTc)의 드레인 전극(DE), 소스 전극(SE) 및 반도체층(ACT)의 채널 영역이 좌측 꺽쇠괄호("<") 평면 형상을 갖는 것으로 도시되어 있지만, 이는 예시적이며, 우측 꺽쇠과로 평면 형상 또는 지그재그 평면 형상을 가질 수도 있다.
도 6은 또 다른 실시예에 따른 박막 트랜지스터를 포함하는 화소의 평면도를 도시한다.
도 6에는 또 다른 실시예에 따른 박막 트랜지스터(TFTd)를 포함하는 하나의 화소(PXb)가 예시적으로 도시된다. 도 2에 도시된 화소(PXij)는 화소(PXb)로 대체될 수 있다. 화소(PXb)는 도 5에 도시된 화소(PXa)와 유사한 구조를 갖는다. 아래에서는 화소(PXb)와 화소(PXa)의 차이점을 중심으로 설명하고, 공통되는 설명은 생략한다.
도 6을 참조하면, 화소(PXb)는 박막 트랜지스터(TFTd) 및 화소 전극(PE)을 포함한다. 화소(PXb)는 제1 방향(D1)을 따라 연장되는 게이트 라인(GLi) 및 제2 방향(D2)을 따라 연장되는 데이터 라인(DLj)에 연결된다. 도 6에서 제1 방향(D1)은 좌측에서 우측으로 향하는 방향으로 정의된다. 도 5에서는 게이트 라인(GLi)이 화소(PXa)의 단부 영역을 가로질러 배치되는 것에 반하여, 도 6에 도시된 바와 같이 게이트 라인(GLi)은 화소(PXb)의 중앙 영역을 가로질러 배치된다.
박막 트랜지스터(TFTd)는 게이트 라인(GLi)에 연결된 게이트 전극(GE), 데이터 라인(DLj)에 연결된 드레인 전극(DE), 화소 전극(PE)에 연결된 소스 전극(SE), 및 박막 트랜지스터(TFTd)의 채널을 형성하기 위한 반도체층(ACT)을 포함한다.
게이트 전극(GE)은 게이트 라인(GLi)의 일부로서, 폭이 증가하는 부분일 수 있다. 게이트 라인(GLi)은 제1 방향(D1)을 따라 배열된 박막 트랜지스터들(TFTd)의 게이트 전극들(GE)을 서로 전기적으로 연결한다.
드레인 전극(DE)은 제1 방향(D1)과 제2 방향(D2) 사이의 방향으로 연장되는 제1 드레인 사선부(DEa)와 제1 드레인 사선부(DEa)의 단부로부터 제1 방향(D1)의 반대 방향과 제2 방향(D2) 사이의 방향으로 연장되는 제2 드레인 사선부(DEb)를 포함한다. 도 5에 도시된 바와 같이, 제3 방향(D3)에서 바라본 드레인 전극(DE)의 평면 형상은 우측 꺽쇠괄호(">") 형상일 수 있다.
드레인 전극(DE)은 게이트 전극(GE)과 적어도 부분적으로 중첩되는 데이터 라인(DLj)의 일 부분으로 정의될 수 있다. 데이터 라인(DLj)은 제2 방향(D2)으로 인접한 박막 트랜지스터들(TFTd)의 드레인 전극들(DE)을 서로 연결하기 위한 연결부들(DLc)을 포함하는 것으로 정의될 수 있다. 데이터 라인(DLj)은 드레인 전극들(DE) 및 연결부들(DLc)을 포함할 수 있다.
데이터 라인(DLj)은 표시 패널(100)의 개구율을 증가시키기 위해 굽어진 형상을 가질 수 있다. 연결부(DLc)는 제1 방향(D1)의 반대 방향과 제2 방향(D2) 사이의 방향으로 연장되는 제1 데이터 사선부(DLa), 및 제1 방향(D1)과 제2 방향(D2) 사이의 방향으로 연장되는 제2 데이터 사선부(DLb)를 포함할 수 있다. 일 예에 따르면, 제1 데이터 사선부(DLa)는 제2 방향(D2)으로부터 약 7도 정도 기울어져 있고, 제2 데이터 사선부(DLb)는 제2 방향(D2)으로부터 약 -7도 정도 기울어져 있을 수 있다.
도 6에 도시된 바와 같이, 제2 드레인 사선부(DEb)는 제1 데이터 사선부(DLa)가 동일 방향으로 연장된 부분이고, 제1 드레인 사선부(DEa)는 제2 데이터 사선부(DLb)가 동일 방향으로 연장된 부분일 수 있다. 제2 드레인 사선부(DEb)와 제1 데이터 사선부(DLa)는 제2 방향(D2)으로부터 동일한 각도로 기울어지고, 제1 드레인 사선부(DEa)와 제2 데이터 사선부(DLb)는 제2 방향(D2)으로부터 동일한 각도로 기울어질 수 있다.
소스 전극(SE)은 게이트 전극(GE) 상에서 드레인 전극(DE)과 이격되어 배치된다. 제3 방향(D3)에서 바라본 소스 전극(SE)의 평면 형상은 드레인 전극(DE)의 평면 형상과 상응하며, 드레인 전극(DE)으로부터 제1 방향(D1)의 반대 방향을 따라 이격하여 배치될 수 있다.
소스 전극(SE)은 제1 방향(D1)과 제2 방향(D2) 사이의 방향으로 연장되는 제1 소스 사선부(SEa)와 제1 소스 사선부(SEa)의 단부로부터 제1 방향(D1)의 반대 방향과 제2 방향(D2) 사이의 방향으로 연장되는 제2 소스 사선부(SEb)를 포함한다. 도 5에 도시된 바와 같이, 소스 전극(SE)의 평면 형상은 드레인 전극(DE)의 평면 형상에 상응하여 우측 꺽쇠괄호(">") 형상일 수 있다.
반도체층(ACT)은 게이트 전극(GE) 상에 게이트 전극(GE)과 적어도 부분적으로 중첩하도록 배치된다. 반도체층(ACT)은 드레인 전극(DE)이 연결되는 드레인 영역, 소스 전극(SE)이 연결되는 소스 영역, 및 상기 드레인 영역과 상기 소스 영역 사이의 채널 영역을 포함한다.
채널 영역은 드레인 전극(DE)과 소스 전극(SE)의 평면 형상에 상응하여, 우측 꺽쇠괄호(">")을 가질 수 있다. 따라서, 채널 영역의 평면 형상이 꺽쇠괄호 형상인 경우는 I자 형상인 경우에 비해 동일한 채널 폭을 가지더라도 박막 트랜지스터(TFTd)의 제2 방향(D2)의 길이를 감소시킬 수 있다. 따라서, 비화소 영역(NPA)의 폭이 감소될 수 있으며, 표시 패널(100)의 개구율이 개선될 수 있다.
화소 전극(PE)은 제1 화소 전극부(PEa), 제2 화소 전극부(PEb), 및 화소 연결부(PEc)를 포함한다. 제1 및 제2 화소 전극부(PEa, PEb)는 화소 영역(PA)에 배치되고, 화소 연결부(PEc)는 비화소 영역(NPA)에 배치될 수 있다. 화소 연결부(PEc)는 콘택홀(CH)을 통해 박막 트랜지스터(TFTd)의 소스 전극(SE)에 연결된다. 또한, 화소 연결부(PEc)는 제1 화소 전극부(PEa)와 제2 화소 전극부(PEb)를 서로 연결한다.
본 실시예에 따르면, 박막 트랜지스터(TFTd)가 화소(PXb)의 중앙 영역에 배치된다. 또한, 게이트 라인(GLi)은 화소(PXb)의 중앙 영역을 가로질러 배치될 수 있다. 화소 연결부(PEc)도 역시 화소(PXb)의 중앙 영역에 배치될 수 있다.
제1 화소 전극부(PEa)는 데이터 라인(DLj-1, DLj)의 제2 데이터 사선부(DLb)에 상응하여 기울어진 형상을 가질 수 있다. 제2 화소 전극부(PEb)는 데이터 라인(DLj-1, DLj)의 제1 데이터 사선부(DLa)에 상응하여 기울어진 형상을 가질 수 있다.
제1 화소 전극부(PEa)에는 복수의 제1 개구부들(OPa)이 형성될 수 있다. 제1 개구부(OPa)는 데이터 라인(DLj-1, DLj)의 제2 데이터 사선부(DLb)에 상응하여 기울어진 슬릿 형상을 가질 수 있다. 제1 개구부(OPa)의 양 단부는 중앙부에 비해 더 기울어질 수 있다.
제2 화소 전극부(PEb)에는 복수의 제2 개구부들(OPb)이 형성될 수 있다. 제2 개구부(OPb)는 데이터 라인(DLj-1, DLj)의 제1 데이터 사선부(DLa)에 상응하여 기울어진 슬릿 형상을 가질 수 있다. 제2 개구부(OPb)의 양 단부는 중앙부에 비해 더 기울어질 수 있다.
공통 전압이 인가되는 공통 전극(CE)이 화소(PXb)에 배치될 수 있다.
도 7은 또 다른 실시예에 따른 박막 트랜지스터를 포함하는 화소의 평면도를 도시한다.
도 7에는 또 다른 실시예에 따른 박막 트랜지스터(TFTe)를 포함하는 하나의 화소(PXc)가 예시적으로 도시된다. 도 2에 도시된 화소(PXij)는 화소(PXc)로 대체될 수 있다. 화소(PXc)는 도 6에 도시된 화소(PXb)와 유사한 구조를 갖는다. 아래에서는 화소(PXc)와 화소(PXb)의 차이점을 중심으로 설명하고, 공통되는 설명은 생략한다.
도 7을 참조하면, 화소(PXc)는 박막 트랜지스터(TFTe) 및 화소 전극(PE)을 포함한다. 박막 트랜지스터(TFTe)는 제1 방향(D1)을 따라 연장되는 게이트 라인(GLi) 및 제2 방향(D2)을 따라 연장되는 데이터 라인(DLj)에 연결된다.
박막 트랜지스터(TFTe)는 제1 드레인 사선부(DEa)와 제2 드레인 사선부(DEb)를 포함하는 드레인 전극(DE) 및 제1 소스 사선부(SEa)와 제2 소스 사선부(SEb)를 포함하는 소스 전극(SE)을 포함한다.
도 6에서는 소스 전극(SE)이 드레인 전극(DE)으로부터 제1 방향(D1)의 반대 방향을 따라 이격하여 배치되었지만, 본 실시예에 따르면 소스 전극(SE)은 도 7에 도시된 바와 같이 드레인 전극(DE)으로부터 제1 방향(D1)을 따라 이격하여 배치될 수 있다.
도 8은 또 다른 실시예에 따른 박막 트랜지스터를 포함하는 화소의 평면도를 도시한다.
도 8에는 또 다른 실시예에 따른 박막 트랜지스터(TFTf)를 포함하는 하나의 화소(PXd)가 예시적으로 도시된다. 도 2에 도시된 화소(PXij)는 화소(PXd)로 대체될 수 있다. 화소(PXd)는 도 6에 도시된 화소(PXb)와 유사한 구조를 갖는다. 아래에서는 화소(PXd)와 화소(PXb)의 차이점을 중심으로 설명하고, 공통되는 설명은 생략한다.
도 8을 참조하면, 화소(PXd)는 박막 트랜지스터(TFTf) 및 화소 전극(PE)을 포함한다. 박막 트랜지스터(TFTf)는 제1 방향(D1)을 따라 연장되는 게이트 라인(GLi) 및 제2 방향(D2)을 따라 연장되는 데이터 라인(DLj)에 연결된다. 데이터 라인(DLj)은 제1 데이터 사선부(DLa)와 제2 데이터 사선부(DLb)를 포함하는 연결부(DLc)를 포함한다.
박막 트랜지스터(TFTf)는 제1 드레인 사선부(DEa)와 제2 드레인 사선부(DEb)를 포함하는 드레인 전극(DE) 및 제1 소스 사선부(SEa)와 제2 소스 사선부(SEb)를 포함하는 소스 전극(SE)을 포함한다.
도 6에서는 제2 드레인 사선부(DEb)가 연장되는 방향과 제2 방향(D2) 사이의 각도는 제1 데이터 사선부(DLa)가 연장되는 방향과 제2 방향(D2) 사이의 각도와 동일하고, 제1 드레인 사선부(DEa)가 연장되는 방향과 제2 방향(D2) 사이의 각도는 제2 데이터 사선부(DLb)가 연장되는 방향과 제2 방향(D2) 사이의 각도와 동일하다. 본 실시예에 따르면, 박막 트랜지스터(TFTf)의 드레인 전극(DE)은 데이터 라인(DLj)의 연결부(DLc)보다 더욱 구부러질 수 있다. 예를 들면, 제2 드레인 사선부(DEb)가 연장되는 방향과 제2 방향(D2) 사이의 각도는 제1 데이터 사선부(DLa)가 연장되는 방향과 제2 방향(D2) 사이의 각도보다 크고, 제1 드레인 사선부(DEa)가 연장되는 방향과 제2 방향(D2) 사이의 각도는 제2 데이터 사선부(DLb)가 연장되는 방향과 제2 방향(D2) 사이의 각도보다 클 수 있다.
본 명세서에서는 본 발명을 한정된 실시예를 중심으로 설명하였으나, 본 발명의 범위 내에서 다양한 실시예가 가능하다. 또한 설명되지는 않았으나, 균등한 수단도 또한 본 발명에 그대로 결합되는 것이라 할 것이다. 따라서 본 발명의 진정한 보호범위는 아래의 특허청구범위에 의하여 정해져야 할 것이다.

Claims (20)

  1. 기판; 및
    상기 기판 상에 제1 방향과 제2 방향을 따라 배열되는 복수의 박막 트랜지스터들을 포함하고,
    상기 박막 트랜지스터들 각각은,
    상기 기판 상의 게이트 전극;
    상기 게이트 전극 상에 배치되고, 상기 제1 방향과 상기 제2 방향 사이의 방향으로 연장되는 제1 드레인 사선부와 상기 제1 드레인 사선부의 단부로부터 상기 제1 방향의 반대 방향과 상기 제2 방향 사이의 방향으로 연장되는 제2 드레인 사선부를 포함하는 드레인 전극;
    상기 게이트 전극 상에서 상기 드레인 전극으로부터 이격하여 배치되고, 상기 제1 방향과 상기 제2 방향 사이의 방향으로 연장되는 제1 소스 사선부와 상기 제1 소스 사선부의 단부로부터 상기 제1 방향의 반대 방향과 상기 제2 방향 사이의 방향으로 연장되는 제2 소스 사선부를 포함하는 소스 전극; 및
    상기 게이트 전극과 적어도 부분적으로 중첩하고, 상기 드레인 전극이 연결되는 드레인 영역, 상기 소스 전극이 연결되는 소스 영역, 및 상기 드레인 영역과 상기 소스 영역 사이의 채널 영역을 갖는 반도체층을 포함하는 박막 트랜지스터 기판.
  2. 제1 항에 있어서,
    상기 제1 및 제2 방향들에 수직인 제3 방향에서 바라본 상기 드레인 전극과 상기 소스 전극의 평면 형상은 좌측 꺽쇠괄호("<", left angle bracket) 또는 우측 꺽쇠괄호(">", right angle bracket) 형상인 박막 트랜지스터 기판.
  3. 제1 항에 있어서,
    상기 제1 및 제2 방향들에 수직인 제3 방향에서 바라본 상기 드레인 전극의 평면 형상과 상기 제3 방향에서 바라본 상기 소스 전극의 평면 형상은 서로 상응하는 박막 트랜지스터 기판.
  4. 제3 항에 있어서,
    상기 소스 전극은 상기 드레인 전극으로부터 상기 제1 방향을 따라 이격하여 배치되는 박막 트랜지스터 기판.
  5. 제1 항에 있어서,
    상기 드레인 전극은 상기 제2 드레인 사선부의 단부로부터 상기 제1 방향과 상기 제2 방향 사이의 방향으로 연장되는 제3 드레인 사선부를 더 포함하고,
    상기 소스 전극은 상기 제2 소스 사선부의 단부로부터 상기 제1 방향과 상기 제2 방향 사이의 방향으로 연장되는 제1 소스 사선부를 더 포함하는 박막 트랜지스터 기판.
  6. 제5 항에 있어서,
    상기 제1 및 제2 방향들에 수직인 제3 방향에서 바라본 상기 드레인 전극과 상기 소스 전극의 평면 형상은 지그재그(zigzag) 형상인 박막 트랜지스터 기판.
  7. 제1 항에 있어서,
    상기 사선부들 각각이 연장되는 방향과 상기 제2 방향 사이의 각도는 30도와 60도 사이인 박막 트랜지스터 기판.
  8. 기판;
    상기 기판 상에 제1 방향과 제2 방향을 따라 배열되는 복수의 박막 트랜지스터들; 및
    상기 복수의 박막 트랜지스터들을 각각 포함하는 복수의 화소들을 포함하고,
    상기 복수의 박막 트랜지스터들 각각은,
    상기 기판 상의 게이트 전극;
    상기 게이트 전극 상에 배치되고, 상기 제1 방향과 상기 제2 방향 사이의 방향으로 연장되는 제1 드레인 사선부와 상기 제1 드레인 사선부의 단부로부터 상기 제1 방향의 반대 방향과 상기 제2 방향 사이의 방향으로 연장되는 제2 드레인 사선부를 포함하는 드레인 전극;
    상기 게이트 전극 상에서 상기 드레인 전극으로부터 이격하여 배치되고, 상기 제1 방향과 상기 제2 방향 사이의 방향으로 연장되는 제1 소스 사선부와 상기 제1 소스 사선부의 단부로부터 상기 제1 방향의 반대 방향과 상기 제2 방향 사이의 방향으로 연장되는 제2 소스 사선부를 포함하는 소스 전극; 및
    상기 게이트 전극과 적어도 부분적으로 중첩하고, 상기 드레인 전극이 연결되는 드레인 영역, 상기 소스 전극이 연결되는 소스 영역, 및 상기 드레인 영역과 상기 소스 영역 사이의 채널 영역을 갖는 반도체층을 포함하는 표시 장치.
  9. 제8 항에 있어서,
    상기 제1 및 제2 방향들에 수직인 제3 방향에서 바라본 상기 드레인 전극과 상기 소스 전극의 평면 형상은 좌측 꺽쇠괄호("<", left angle bracket) 또는 우측 꺽쇠괄호(">", right angle bracket) 형상인 표시 장치.
  10. 제8 항에 있어서,
    상기 드레인 전극은 상기 제2 드레인 사선부의 단부로부터 상기 제1 방향과 상기 제2 방향 사이의 방향으로 연장되는 제3 드레인 사선부를 더 포함하고,
    상기 소스 전극은 상기 제2 소스 사선부의 단부로부터 상기 제1 방향과 상기 제2 방향 사이의 방향으로 연장되는 제1 소스 사선부를 더 포함하는 표시 장치.
  11. 제10 항에 있어서,
    상기 제1 및 제2 방향들에 수직인 제3 방향에서 바라본 상기 드레인 전극과 상기 소스 전극의 평면 형상은 지그재그(zigzag) 형상인 표시 장치.
  12. 제8 항에 있어서,
    상기 제1 방향을 따라 연장되고, 각각 상기 복수의 트랜지스터들 중에서 상기 제1 방향을 따라 배열되는 박막 트랜지스터들의 게이트 전극들을 서로 연결하는 복수의 게이트 라인들; 및
    상기 제2 방향을 따라 연장되고, 각각 상기 복수의 트랜지스터들 중에서 상기 제2 방향을 따라 배열되는 박막 트랜지스터들의 드레인 전극들을 서로 연결하는 복수의 데이터 라인들을 더 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 복수의 데이터 라인들 각각은, 상기 제2 방향을 따라 직선으로 연장되는 복수의 데이터 직선부들을 포함하고,
    상기 복수의 데이터 직선부들 각각은 상기 복수의 트랜지스터들 중에서 상기 제2 방향으로 인접한 2개의 박막 트랜지스터들의 드레인 전극들 사이에 배치되는 표시 장치.
  14. 제12 항에 있어서,
    상기 복수의 데이터 라인들 각각은 상기 복수의 트랜지스터들 중에서 상기 제2 방향으로 인접한 2개의 박막 트랜지스터들의 드레인 전극들을 서로 연결하는 복수의 연결부들을 포함하고,
    상기 복수의 연결부들 각각은 상기 인접한 2개의 박막 트랜지스터들 중 제1 박막 트랜지스터의 드레인 전극의 제2 드레인 사선부의 단부로부터 상기 제1 방향의 반대 방향과 상기 제2 방향 사이의 방향으로 연장되는 제1 데이터 사선부, 및 상기 제1 데이터 사선부의 단부로부터 상기 인접한 2개의 박막 트랜지스터들 중 제2 박막 트랜지스터의 드레인 전극의 제1 드레인 사선부의 단부까지 상기 제1 방향과 상기 제2 방향 사이의 방향으로 연장되는 제2 데이터 사선부를 포함하는 표시 장치.
  15. 제14 항에 있어서,
    상기 제2 드레인 사선부가 연장되는 방향과 상기 제2 방향 사이의 각도는 상기 제1 데이터 사선부가 연장되는 방향과 상기 제2 방향 사이의 각도보다 크고,
    상기 제1 드레인 사선부가 연장되는 방향과 상기 제2 방향 사이의 각도는 상기 제2 데이터 사선부가 연장되는 방향과 상기 제2 방향 사이의 각도보다 큰 표시 장치.
  16. 제14 항에 있어서,
    상기 제2 드레인 사선부가 연장되는 방향과 상기 제2 방향 사이의 각도는 상기 제1 데이터 사선부가 연장되는 방향과 상기 제2 방향 사이의 각도와 동일하고,
    상기 제1 드레인 사선부가 연장되는 방향과 상기 제2 방향 사이의 각도는 상기 제2 데이터 사선부가 연장되는 방향과 상기 제2 방향 사이의 각도와 동일한 표시 장치.
  17. 제8 항에 있어서,
    상기 제1 및 제2 방향들에 수직인 제3 방향에서 바라본 상기 드레인 전극의 평면 형상과 상기 제3 방향에서 바라본 상기 소스 전극의 평면 형상은 서로 상응하며,
    상기 소스 전극은 상기 드레인 전극으로부터 상기 제1 방향을 따라 이격하여 배치되는 표시 장치.
  18. 제8 항에 있어서,
    상기 제1 및 제2 방향들에 수직인 제3 방향에서 바라본 상기 드레인 전극의 평면 형상과 상기 제3 방향에서 바라본 상기 소스 전극의 평면 형상은 서로 상응하며,
    상기 소스 전극은 상기 드레인 전극으로부터 상기 제1 방향의 반대 방향을 따라 이격하여 배치되는 표시 장치.
  19. 제8 항에 있어서,
    상기 복수의 박막 트랜지스터들 각각은 상기 복수의 화소들 중 대응하는 화소의 중앙 영역에 배치되는 표시 장치.
  20. 제8 항에 있어서,
    상기 복수의 박막 트랜지스터들의 소스 전극에 각각 연결되고, 상기 복수의 화소들 각각에 포함되는 복수의 화소 전극들; 및
    상기 복수의 화소 전극들 상의 액정층을 더 포함하는 표시 장치.
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