KR101355920B1 - 액정표시장치용 어레이 기판과 그 제조방법 - Google Patents

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Abstract

본 발명은 액정표시장치용에 관한 것으로 특히, 채널의 채널폭(W)/채널길이(L) 비가 커 동작특성이 양호하고, 제조공정 중 불량이 발생하지 않는 형태의 박막트랜지스터를 포함하는 액정표시장치용 어레이기판과 그 제조방법에 관한 것이다.
본 발명의 특징은, 박막트랜지스터를 형성할 때, 데이터 배선의 일부와 이에 수직하게 연장된 연장부를 소스 전극으로 형성하고, 상기 소스 전극과 평행하게 이이격하여 드레인 전극을 형성하고, 상기 드레인 전극과 소스 전극의 이격된 사이에 액티브층을 구성하는 것을 특징으로 한다.
이와 같이 하면 상기 소스 전극과 드레인 전극 사이에서 노출되는 액티브층의 채널은 "└"형상이 된다. 따라서, 채널폭(W)/채널 길이(L)의 비가 매우 커 양호한 동작특성을 얻을 수 있는 장점이 있고, 구조가 단순하여 공정 중 불량 발생 확률이 매우 낮은 장점이 있다.

Description

액정표시장치용 어레이 기판과 그 제조방법{An array substrate for liquid crystal display device and method for fabrication thereof}
도 1은 액정표시장치의 구성을 개략적으로 도시한 단면도이고,
도 2는 액정표시장치용 어레이기판의 일부를 확대한 평면도이고,
도 3은 도 2의 박막트랜지스터를 간략히 구성하여 확대한 평면도이고,
도 4는 종래에 따른 "U"자형 채널을 가지는 박막트랜지스터를 도시한 평면도이고,
도 5a와 도 5b는"U"형 액티브 채널을 가지는 박막트랜지스터의 불량 유형을 사진으로 표시한 도면이고,
도 6은 본 발명의 제 1 실시예에 따른 액정표시장치용 어레이 기판의 일부를 확대한 평면도이고,
도 7은 본 발명에 따른 박막트랜지스터를 도시한 확대 평면도이고,
도 8a 내지 도 8e는 도 7의 Ⅴ-Ⅴ를 따라 절단하여 이를 참조로 본 발명의 공정순서에 따라 도시한 공정 단면도이고,
도 9는 본 발명의 제 2 실시예에 따른 액정표시장치용 어레이기판의 일부를 확대한 평면도이고,
도 10a 내지 도 10h는 도 9의 Ⅹ-Ⅹ을 따라 절단하여 이를 참조로 본 발명의 공정순서에 따라 도시한 공정 단면도이다.
<도면의 주요부분에 대한 간단한 설명>
100 : 기판 102 : 게이트 전극
104 : 게이트 배선 110 : 액티브층
114 : 소스 전극 116 : 드레인 전극
118 : 공통 배선 124 : 화소 전극
본 발명은 액정표시장치에 관한 것으로, 채널폭(W)/채널길이(L) 비가 커 동작특성이 양호하고, 제조공정 중 불량이 발생하지 않는 형태의 박막트랜지스터를 포함하는 액정표시장치용 어레이 기판과 그 제조방법에 관한 것이다.
일반적으로 액정표시장치의 구동원리는, 액정의 광학적 이방성과 분극성질을 이용한다. 상기 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 가지고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다.
따라서, 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고 광학적 이방성에 의해 상기 액정의 분자배열 방향으로 빛의 편광상태 가 변화되어 화상정보를 표현할 수 있다.
이하, 도면을 참조하여 액정표시장치의 일반적인 구성을 알아본다.
도 1은 일반적인 액정표시장치를 개략적으로 도시한 단면도이고, 도 2는 액정표시장치용 어레이 기판의 일부를 확대한 평면도이다.
도시한 바와 같이, 일반적인 액정표시장치(B)는 투명한 절연기판(50)상에 블랙매트릭스(빛 차단수단, 52)와 컬러필터(54a,54b,54c)가 구성되고, 상기 블랙매트릭스(52)와 컬러필터(54a,54b,54c)의 하부에 공통전극(56)이 형성된 컬러필터기판(B2)과, 박막트랜지스터(T)와, 화소 전극(46)과, 게이트 배선 및 데이터 배선(13, 미도시)이 구성된 어레이기판(B1)으로 구성되며, 상기 어레이기판(B1)과 컬러필터 기판(B2)사이에는 액정(미도시)이 충진 되어 있다.
상기 어레이 기판(B1)은 스위칭 소자인 박막트랜지스터(T)가 매트릭스 형태(matrix type)로 위치하고, 이러한 다수의 박막트랜지스터를 교차하여 지나가는 게이트 배선(13)과 데이터 배선(42)이 형성된다.
상기 화소영역(P)은 상기 게이트배선(13)과 데이터배선(42)이 교차하여 정의되는 영역이다. 상기 화소영역(P)상에 형성되는 화소전극(46)은 인듐-틴-옥사이드(indium-tin-oxide : ITO)와 같이 빛의 투과율이 비교적 뛰어난 투명도전성 금속을 사용한다.
전술한 바와 같이 구성되는 액정표시장치는 상기 박막트랜지스터(T)와 박막트랜지스터에 연결된 화소전극(46)이 매트릭스 내에 존재함으로써 영상을 표시한다.
상기 게이트배선(13)은 상기 박막트랜지스터(T)의 제 1 전극인 게이트전극(30)을 구동하는 펄스전압을 전달하며, 상기 데이터배선(42)은 상기 박막트랜지스터(T)의 소스 및 드레인 전극(36,38)을 통해 상기 화소 전극(46)에 데이터 신호를 전달하는 수단이다.
이때, 상기 소스 전극(36)과 이격하여 위치하고 상기 화소 전극(46)과 연결된 드레인 전극(38)과, 상기 소스 및 드레인 전극(36,38)의 하부에는 액티브층(34)이 구성된다.
상기 어레이기판은 앞서 언급한 바와 같이, 박막트랜지스터(T)와 화소 전극(46)과 게이트 배선(13)과 데이터 배선(42)이 구성되며 이들 구성은, 다수의 마스크 공정을 통해 어레이기판에 제작된다.
전술한 구성에서, 상기 어레이기판의 동작은 박막트랜지스터(T)의 스위칭 특성에 영향을 받게 되며 박막트랜지스터의 동작특성이 양호하지 않은 경우에는 화질저하를 초래할 수 있다.
이러한 박막트랜지스터의 동작은 액티브 채널(active channel)의 길이(L)와 폭(W)에 민감한 영향을 받게 된다.
이에 대해 이하, 도 3을 참조하여 설명한다.
도 3은 도 2의 박막트랜지스터를 간략히 구성하여 확대한 도면이다.
도시한 바와 같이, 비정질 박막트랜지스터(T)는 게이트 전극(30)과 액티브층(34)과 소스 및 드레인 전극(36,38)이 순차 구성되는 인버티드 스태거드형(inverted staggered)으로 구성되며, 이때 상기 소스 및 드레인 전극(36,38) 사 이로 노출된 액티브층(34)의 표면은 액티브 채널(active channel)로서의 역할을 하게 된다.
상기 채널(channel)은 소스 전극(36)으로 부터 주입된 전하가 드레인 전극(38)으로 흐르도록 하기 때문에, 채널의 폭 및 채널의 길이(W,L) 그리고 채널의 표면 상태가 매우 중요하다.
특히, 상기 채널의 길이(L)는 상기 소스 전극(36)과 드레인 전극(38)사이로 노출된 액티브층(34)의 가로 길이 이고, 상기 채널폭(W)은 노출된 액티브층(34)의 새로 길이를 뜻한다.
이때, 상기 채널(channel)의 길이가 짧을수록 상기 채널 폭(W)이 클수록 채널을 흐르는 캐래어(carrier)의 흐름이 원활해지기 때문에, 박막트랜지스터(T)는 양호한 특성으로 동작하게 된다.
그런데, 상기 소스 및 드레인 전극(36,38)을 형성하면서, 두 전극간 거리를 가깝게 패턴하는 것은 공정상 한계가 있기 때문에, 이를 대신하여 상기 채널폭(W)을 늘리려는 다양한 시도가 있어 왔다.
대표적인 예로 상기 채널을 "U"형상으로 설계하는 것이다.
이에 대해, 이하 도 4를 참조하여 설명한다.
도 4는"U"형상의 채널이 형성된 박막트랜지스터를 도시한 평면도이다.
도시한 바와 같이, "U"형상의 채널을 형성하기 위해서는, 상기 소스 전극(36)을 "U"형상으로 구성하고, 상기 소스 전극(36)의 내부에 이와 이격된 형태인 막대 형상의 드레인 전극(38)을 구성함으로써 이루어 질 수 있다.
즉, 소스 전극과 드레인 전극(36,38)의 이격된 형태가 "U"형이 되도록 함으로써, "U"형상의 채널이 실현될 수 있다.
그런데, 이러한 형상의 박막트랜지스터(T)는 일반적인 5 마스크 공정 즉, 액티브층(34)과 소스 전극 및 드레인 전극(36,38)을 별도로 형성하는 공정에서는 불량이 발생률이 낮으나, 이를 4 마스크 공정으로 제작하였을 때 불량 발생확률이 매우 높은 단점 있다.
일반적으로 4 마스크 공정은, 액티브층(34)과 상부의 이격된 소스 전극(36)과 드레인 전극(38)을 동일한 마스크 공정으로 제작하게 되며 이때, 상기 소스 및 드레인 전극(36,38)을 이격하는 공정에서 슬릿노광(slit exposure) 공정을 진행하게 된다.
상기 슬릿노광은 빛이 슬릿을 통과하여 회절하게 되면서 강도가 약해지는 특성을 이용한 것으로, 빛이 닿는 면적을 정확히 규정(define)하기가 어렵다.
특히나, "U"형상은 일반적인 구조에 비해 간단한 구조는 아니므로, 슬릿노광을 진행했을 때, 불량 발생 비도가 매우 높다.
이러한 이유로, 비교적 이격 간격이 좁은 상기 소스 및 드레인 전극(36,38) 사이의 이격구간(Lㅧ W)에 대응한 감광층을 슬릿 노광하고 현상하는 공정을 진행하게 되면, 포토레지스트(PR)가 고르게 분포하지 않거나 채널 길이(L)의 일부가 기형적으로 작게 형성되는 불량이 종종 발생한다.
도 5a와 도 5b는"U"형 액티브 채널을 가지는 박막트랜지스터의 불량 유형을 사진으로 표시한 도면이다.
도 5a의 사진을 보면, 드레인 전극(38)의 일 끝단과 이에 이격된 소스 전극(36) 사이에 이물질이 형성된 것을 관찰할 수 있다. 이는 슬릿 노광시 불량으로 인해 포토레지스트(PR, 미도시)의 분포가 고르지 못해 발생하는 것으로, 액티브층(34)의 상부에 잔류 PR(B)이 남아 있는 형태가 관찰되고 있는 것이다.
따라서, 도 5a의 원인 또는 기타의 원인에 의해 도 5b에 도시한 바와 같이 소스 전극(36)이 매끈하게 패턴 되지 않아, 채널(channel)의 형태가 기형적으로 형성되고 있는 것을 관찰 할 수 있다.
이러한 경우, 상기 소스 및 드레인 전극(36,38)의 이격 거리가 너무 가까워 두 전극 간 쇼트(short) 불량이 발생할 수 도 있는 형태이다.
따라서, 본 발명은 전술한 문제를 해결하기 위한 것으로, 채널폭(W)/채널길이(L) 비가 커 동작특성이 양호하고, 제조공정 중 불량이 발생하지 않는 형태의 박막트랜지스터를 포함하는 액정표시장치용 어레이기판을 제작하는 것을 목적으로 한다.
전술한 바와 같은 목적을 달성하기 본 발명에 따른 액정표시장치용 어레이기판은 다수의 화소 영역이 정의된 기판과; 상기 화소 영역의 일 측에 구성되는 게이트 배선과; 상기 게이트 배선과 교차하는 화소 영역의 일 측과 타 측에 구성된 데 이터 배선과; 상기 게이트 배선과 연결된 게이트 전극과, 상기 게이트 전극의 상부에 구성된 액티브층과, 상기 액티브층의 상부에 구성되고 상기 데이터 배선의 일부와 이에 수직하게 연장된 수직부인 소스 전극과, 상기 소스 전극과 평행하게 이격하고 이격된 사이로는 상기 액티브층을 "ㄴ"형으로 노출하는 드레인 전극 포함하는 박막트랜지스터와; 상기 화소 영역에 위치하고, 상기 드레인 전극과 접촉하는 화소 전극을 포함한다.
상기 게이트 전극은 상기 게이트 배선의 일부와 이에 수직하게 연장된 수직부인 것을 특징으로 한다.
본 발명의 제 1 특징에 따른 액정표시장치용 어레이기판의 제조방법은 기판에 화소 영역을 정의하는 단계와; 상기 화소 영역 일 측마다 게이트 배선과, 게이트 전극을 형성하는 단계와; 상기 게이트 전극의 상부에 게이트 절연막을 사이에 두고, 액티브층을 형성하는 단계와; 상기 게이트 배선과 수직하게 교차하는 데이터 배선과, 상기 데이터 배선의 일부와 이에 수직하게 연장된 연장부인 소스 전극과, 이와 평행하게 이격하고 이격된 사이로는 상기 액티브층을 "ㄴ"형으로 노출하는 드레인 전극을 형성하는 단계와; 상기 소스 및 드레인 전극이 형성된 기판의 전면에, 상기 드레인 전극의 일부를 노출하는 보호막을 형성하는 단계와; 상기 노출된 드레인 전극과 접촉하는 화소 전극을 형성하는 단계를 포함한다.
상기 게이트 전극은 상기 게이트 배선의 일부와 이에 수직하게 연장된 수직부인 것을 특징으로 한다.
본 발명의 제 2 특징에 따른 액정표시장치용 어레이기판의 제조방법은 기판 에 화소 영역을 정의하는 단계와; 상기 화소 영역 일 측마다 게이트 배선과, 게이트 전극을 형성하는 단계와; 상기 게이트 전극의 상부에 게이트 절연막을 사이에 두고, 액티브층과, 상기 게이트 배선과 수직하게 교차하는 데이터 배선과, 상기 데이터 배선의 일부와 이에 수직하게 연장된 연장부인 소스 전극과, 이와 평행하게 이격하고 이격된 사이로는 상기 액티브층을 "ㄴ"형으로 노출하는 드레인 전극을 형성하는 단계와; 상기 소스 및 드레인 전극이 형성된 기판의 전면에, 상기 드레인 전극의 일부를 노출하는 보호막을 형성하는 단계와; 상기 노출된 드레인 전극과 접촉하는 화소 전극을 형성하는 단계를 포함한다.
상기 액티브층과, 소스 및 드레인 전극과 데이터 배선을 형성하는 단계는, 상기 게이트 배선 및 게이트 전극이 형성된 기판의 전면에 게이트 절연막과 순수 비정질 실리콘층과 불순물 비정질 실리콘층과 도전성 금속층을 적층하는 단계와;
상기 도전성 금속층의 상부에 감광층을 형성하는 단계와; 상기 감광층의 이격된 상부에 투과부와 차단부와 반투과부로 구성된 마스크를 위치시킨 후 노광하고 현상하여, 상기 게이트 전극에 대응하는 상부에 단차진 제 1 감광패턴과, 상기 제 1 감광패턴에서 상기 게이트 배선과 수직한 방향으로 연장된 제 2 감광패턴을 형성하는 단계와; 상기 제 1 및 제 2 감광패턴의 주변으로 노출된 도전성 금속층과, 하부의 불순물 비정질 실리콘층과 순수 비정질 실리콘층을 제거하여, 상기 제 1 감광패턴의 하부에 소스.드레인 금속층과 그 하부의 제 1 반도체층을 형성하고, 상기 제 2 감광패턴의 하부에 위치하고 상기 소스.드레인 금속층과 연결된 데이터 배선과 그 하부에 제 2 반도체층을 형성하는 단계와; 상기 제 1 감광패턴의 단차진 부 분 중 낮은 부분을 제거하여 하부의 소스,드레인 금속층을 노출하는 애싱공정 단계와; 상기 소스.드레인 금속층의 노출된 부분을 제거하고 그 하부의 상기 제 1 반도체층의 오믹 콘택층을 제거하여, 데이터 배선의 일부와 이에 수직하게 연장된 연장부인 소스 전극과, 이와 평행하게 이격하고 이격된 사이로는 상기 액티브층을 "ㄴ"형으로 노출하는 드레인 전극을 형성하는 단계를 포함한다.
이하, 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명한다.
-- 실시예 --
본 발명의 특징은, 박막트랜지스터의 채널을 "ㄴ"형상으로 설계하는 것을 특징으로 한다.
도 6은 본 발명에 따른 액정표시장치용 어레이 기판의 일부를 확대한 평면도이다.
도시한 바와 같이 기판(100) 상에 교차하여 화소 영역(P)을 정의하는 게이트 배선(104)과 데이터 배선(118)을 구성한다.
상기 게이트 배선(104)과 데이터 배선(118)의 교차지점에는 게이트 전극(102)과 액티브층(110)과 소스 전극(114)과 드레인 전극(116)을 포함하는 박막트랜지스터(T)를 구성한다.
상기 화소 영역(P)에는 상기 드레인 전극(116)과 접촉하는 투명 화소 전극(124)을 구성한다.
이때, 상기 박막트랜지스터(T)의 소스 전극(116)은 데이터 배선(118)의 일부와, 상기 데이터 배선(118)에서 게이트 배선(104)의 상부로 수직하게 연장된 연장 부이며 "ㄴ" 형태인 것을 특징으로 하고, 상기 드레인 전극(116)은 이와 평행하게 이격된 형태로 구성한다.
이로 인해, 상기 소스 전극(114)과 드레인 전극(116)의 하부에 구성된 액티브층(110)은, 상기 소스 및 드레인 전극(114,116)의 사이에서 "ㄴ"형태로 표면이 노출되며 이때, 노출된 표면을 액티브 채널(active channel)이라 한다.
이하, 도 7을 참조하여 본 발명에 따른 박막트랜지스터의 구성을 설명한다.
도 7은 도 6의 박막트랜지스터를 확대한 평면도이다.
도시한 바와 같이, 본 발명에 따른 박막트랜지스터(T)의 소스 전극(114)은 데이터 배선(118)의 일부와, 상기 데이터 배선(118)에서 게이트 배선(104)의 상부로 수직 연장된 연장부이며, 상기 드레인 전극(116)은 상기 소스 전극(114)과 평행하게 이격된 형태로 구성한다.
이때, 상기 소스 및 드레인 전극(114,116)의 하부에 구성된 액티층(110)은 상기 소스 전극(114)의 형상을 따라 "ㄴ"형상으로 구성하며, 상기 게이트 전극(102)은 상기 소스 전극(114)과 드레인 전극(116)이 모두 겹쳐지도록 설계하면 된다.
이때, 도시한 바와 같이 게이트 전극(102)은 데이터 배선(118)방향으로 치우쳐 설계된다.
따라서, 전술한 박막트랜지스터(T)는 데이터 배선(118)과 게이트 배선(102)의 일부에 겹쳐 구성된 형태라 해도 과언이 아니며 이로 인해, 종래의 "U"형 채널을 가지는 박막트랜지스터(T)에 비해 화소 영역(P)을 차지하는 면적을 획기적으로 줄일 수 있는 장점이 있다.
상기와 같이, 화소영역을 차지하는 영역을 축소할 수 있는 동시에, 채널의 폭(W)/채널의 길이(L)비가 크기 때문에, 매우 양호한 동작특성을 얻을 수 있는 장점이 있다.
이와 더불어, 액티브 채널(CH)이 꺽어지는 부분에서 바이어스(bias)가 집중되는 현상이 발생하기 때문에, 전류 흐름의 향상이 기대되는 구조이다.
또한, 그 구조가 단순하여 4 마스크 공정을 진행하더라도, 슬릿 노광시에 발생하였던 불량이 최소화 되는 장점이 있다.
전술한 형태의 박막트랜지스터는 어레이 기판의 스위칭 소자 뿐 아니라, GIP(Gate in panel)구조 즉, 게이트 구동회로를 기판에 직접 형성하는 구조에서, 구동회로로 응용할 수 있다.
이하, 공정 단면도를 참조하여 본 발명에 따른 액정표시장치용 어레이기판의 제조 공정을 설명한다.
도 8a 내지 도 8e는 도 6의 V-V를 따라 절단하여, 본 발명의 공정순서에 따라 도시한 공정 단면도이다.
도 8은 제 1 마스크 공정을 나타낸 도면으로, 기판(100)상에 화소 영역(P)과 스위칭 영역(S)을 정의한다.
다음으로, 상기 기판(100)상에 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 알루미늄(Al), 알루미늄합금(AlNd), 구리(Cu), 티타늄(Ti)을 포함하는 도전성 금속 그룹 중 선택된 하나 또는 하나 이상의 금속을 증착하고 제 1 마스크 공정으로 패턴하 여, 상기 스위칭 영역(S)에 대응하여 게이트 전극(102)과, 상기 게이트 전극(102)에서 상기 화소 영역(P)의 일 측으로 연장된 게이트 배선(104)을 형성한다.
이때, 게이트 전극(102)은 게이트 배선(104)의 일부와 게이트 배선에서 수직연장된 연장부로 형성하며 대략 "ㄴ"자의 형상이 된다.
상기 게이트 전극(102)과 게이트 배선(104)이 형성된 기판(100)의 전면에 게이트 절연막(106)을 형성한다.
도 8b는 제 2 마스크 공정을 나타낸 도면으로, 상기 게이트 절연막(106)이 형성된 기판(100)의 전면에 순수한 비정질 실리콘(a-Si:H)과 불순물이 포함된 비정질 실리콘(n+a-Si:H)을 증착하고 패턴하여, 상기 게이트 전극(102)에 대응하는 게이트 절연막(106)의 상부에 액티브층(110)과 오믹 콘택층(112)을 형성한다.
도 8c에 도시한 바와 같이, 상기 액티브층(110)과 오믹 콘택층(112)이 형성된 기판(100)의 전면에 앞서 언급한 도전성 금속그룹 중 선택된 하나 또는 하나 이상의 금속을 증착하고 패턴하여, 상기 오믹 콘택층(112)의 상부에 이격된 소스 전극(114)과 드레인 전극(116)을 형성하고, 상기 소스 전극(114)에서 상기 게이트 배선(104)과 수직한 방향의 화소 영역(P)의 일 측으로 연장된 데이터 배선(도 7의 118)을 형성한다.
이때, 상기 소스 전극(114)은 상기 데이터 배선(도 7의 118)의 일부와 이에 수직하게 연장된 연장부이며, 대략 "ㄴ"형태이고, 상기 드레인 전극은 상기 소스 전극과 평행하게 이격된 형태로 구성한다.
따라서, 상기 소스 및 드레인 전극(114,116)의 이격된 사이로 노출된 액티브 채널(CH) 또한 "ㄴ"형태로 정의되는 특징을 가진다.
도 8d에 도시한 바와 같이, 상기 소스 및 드레인 전극(114,116)과 데이터 배선(도 7의 118)이 형성된 기판(100)의 전면에 벤조사이클로부텐(BCB)과 아크릴(acryl)계 수지(resin)를 포함하는 유기물질 그룹 중 선택된 하나 또는 그이상의 물질을 도포하여 보호막(120)을 형성한다.
다음으로, 상기 보호막(120)을 제 4 마스크 공정으로 패턴하여, 상기 드레인 전극(116)의 일부를 노출하는 드레인 콘택홀(122)을 형성한다.
도 7d에 도시한 바와 같이, 상기 보호막(120)이 형성된 기판(100)의 전면에 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 물질 그룹 중 선택된 하나를 증착하고 제 5 마스크 공정으로 패턴하여, 상기 드레인 전극(116)과 접촉하면서 화소영역(P)에 위치한 화소 전극(124)을 형성한다.
전술한 공정을 통해, 채널이 "ㄴ"형태로 구성되어 채널의 폭(W)/채널의 너비(L) 비가 큰 박막트랜지스터(T)를 제작할 수 있다.
전술한 제 1 실시예는 제 5 마스크 공정으로 제작될 경우의 평면구성과, 이러한 구성의 어레이기판을 5 마스크 공정으로 제작하는 방법을 설명하였다.
이하, 제 2 실시예를 통해, 본 발명에 따른 박막트랜지스터를 포함하는 어레이기판을 4 마스크 공정으로 제작하는 방법과, 이를 통한 평면 구성을 설명한다.
-- 제 2 실시예 --
도 9는 본 발명의 제 2 실시예에 따른 액정표시장치용 어레이기판의 일부를 확대한 평면도이다.
도시한 바와 같이 기판(200)상에 교차하여 화소 영역(P)을 정의하는 게이트 배선(202)과 데이터 배선(226)을 구성한다.
상기 게이트 배선(202)과 데이터 배선(226)의 교차지점에는 게이트 전극(204)과 액티브층(232)과 소스 전극(236)과 드레인 전극(238)을 포함하는 박막트랜지스터(T)를 구성한다.
상기 화소 영역(P)에는 상기 드레인 전극(238)과 접촉하는 투명 화소 전극(244)을 구성한다.
이때, 상기 박막트랜지스터(T)의 소스 전극(236)은 데이터 배선(226)의 일부와, 상기 데이터 배선(226)에서 게이트 배선(202)의 상부로 수직하게 연장된 연장부이며 "ㄴ" 형태인 것을 특징으로 하고, 상기 드레인 전극(238)은 이와 평행하게 이격된 형태로 구성한다.
이로 인해, 상기 소스 전극(236)과 드레인 전극(238)의 하부에 구성된 액티브층(232)은, 상기 소스 및 드레인 전극(236,238) 사이로 "ㄴ"형태로 그 표면이 노출되며 이때, 노출된 표면을 액티브 채널(active channel)이라 한다.
한편, 도시한 어레이 기판의 평면구조는 4 마스크 공정으로 제작된 것이며 따라서 공정상, 상기 소스 및 드레인 전극(236,238)의 하부에는 제 1 반도체층(220a)이 구성되고, 상기 데이터 배선(226)의 하부에는 제 2 반도체층(220b)이 존재하며, 상기 제 1 및 제 2 반도체층(220a,220b)의 비정질 실리콘층(액티브층,232,210)이 상기 소스 및 드레인 전극(236,238)과 데이터 배선(226)의 외부로 테일(tail)을 형성하는 형태로 구성된다.
이하, 도 10a 내지 도 10h를 참조하여, 본 발명의 제 2 실시예에 따른 액정표시장치용 어레이 기판의 제조방법을 설명한다.
도 10a 내지 도 10h는 도 9의 ⅩⅠ-ⅩⅠ을 따라 절단하여, 본 발명의 공정순서에 따라 도시한 공정 단면도이다.
도 10a는 제 1 마스크 공정을 나타낸 도면이다.
도시한 바와 같이, 기판(200)상에 스위칭 영역(S)을 포함하는 화소 영역(P)을 정의한다.
상기 스위칭 영역(S)과 화소영역(S,P)이 정의된 기판(200)상에 알루미늄(Al), 알루미늄 합금(AlNd), 텅스텐(W), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 구리(Cu)등을 포함하는 도전성 금속 그룹 중 선택된 하나 또는 그 이상의 금속을 증착하고 제 1 마스크 공정으로 패턴하여, 게이트 배선(202)과, 상기 게이트 배선에서 신호를 받도록 구성된 게이트 전극을 상기 스위칭 영역(S)에 형성한다.
이때, 상기 게이트 전극(204)은 게이트 배선(202)의 일부와 이에 수직하게 연장된 수직부이다.
다음으로, 상기 게이트 전극(204)과 게이트 배선(202)이 형성된 기판(200)의 전면에 게이트 절연막(208)을 형성한다.
이때, 상기 게이트 절연막(208)은 질화 실리콘(SiNx)과 산화 실리콘(SiO2)등이 포함된 무기절연물질 또는, 경우에 따라서는 벤조사이클로부텐(BCB)과 아크 릴(Acryl)계 수지(resin)등이 포함된 유기절연물질 중 하나를 증착하여 형성한다.
다음으로, 도 10b 내지 10f는 제 2 마스크 공정을 나타낸 도면이다.
도 10b에 도시한 바와 같이 상기 게이트 절연막(208)이 형성된 기판(200)의 전면에 순수 비정질 실리콘층(a-Si:H, 210)과 불순물이 포함된 비정질 실리콘층(n+ 또는 p+ a-Si:H, 212)과 도전성 금속층(214)을 형성한다.
상기 금속층(214)은 앞서 언급한 도전성 금속그룹 중 선택된 하나 또는 그 이상의 물질을 증착하여 형성한다.
다음으로, 상기 도전성 금속층(214)이 형성된 기판(200)의 전면에 포토레지스트(photo resist)를 도포하여 감광층(216)을 형성한다.
다음으로, 상기 기판(200)의 이격된 상부에 투과부(B1)와 차단부(B2)와 반투과부(B3)로 구성된 마스크(M)를 위치시킨다.
자세히는, 상기 스위칭 영역(S)에 대응하여 반투과부(B3)를 중심으로 양측에 차단부(B2)가 위치하도록 하고, 이후 데이터 배선(미도시)이 형성될 영역에는 차단부(미도시)가 위치하도록 하고 그 외의 영역에는 투과부가 위치하도록 한다.
이때, 상기 마스크(M)의 반투과부(B3)는 반투명하게 구성하여 빛의 일부만 투과시키거나, 슬릿(slit)을 구성하여 투과되는 빛을 회절 하도록 하여 강도를 약하게 함으로써, 상기 감광층(216)이 표면으로 부터 일부만 노광되도록 하는 기능을 한다.
다음으로, 상기 마스크(M)의 상부로 빛을 조사하여 하부의 감광층(216)을 노광하는 공정과 노광(exposure)된 부분을 현상(develop)하는 공정을 진행한다.
이와 같이 하면, 도 10c에 도시한 바와 같이, 상기 스위칭 영역(S)에는 상기 게이트 전극(202)에 대응한 부분이 낮은 높이로 패턴된 단차진 제 1 감광패턴(218a)이 형성되고, 상기 게이트 배선(미도시)과 교차하는 영역에 일 방향으로 제 2 감광패턴(미도시)이 형성된다.
다음으로, 상기 제 1 및 제 2 감광패턴(218,미도시)의 주변으로 노출된 도전성 금속층(214)과 그 하부의 불순물 비정질 실리콘층(212)과 순수 비정질 실리콘층(210)을 제거하는 공정을 진행한다.
이때, 상기 도전성 금속층(214)을 별도로 습식 식각하여 제거하고, 상기 불순물 및 순수 비정질 실리콘층(212,210)을 건식 식각공정으로 제거할 수 있다.
또한, 상기 도전성 금속층(214)이 건식식각이 가능한 금속이라면 상기 모든층(210,212,214)을 동시에 식각할 수 도 있다.
도 10d에 도시한 바와 같이, 상기 식각 공정이 완료되면, 상기 제 1 감광패턴(218)의 하부에는 패턴된 소스,드레인 금속층(224)과, 순수 비정질 실리콘층(210)과 불순물 비정질 실리콘층(212)으로 구성된 패턴된 제 1 반도체층(220a)이 형성되고, 상기 제 2 감광패턴(218b)의 하부에는 상기 소스,드레인 금속층(224)과 연결되어 상기 게이트 배선(도 9의 202)과 수직한 방향으로 연장된 데이터 배선(도 9의 226)과, 상기 데이터 배선(도 9의 226)의 하부에 불순물 및 순수 비정질 실리콘층(212,210)으로 구성된 제 2 반도체층(도 9의 220b)이 형성된다.
다음으로, 상기 제 1 감광패턴(218)중 상기 게이트 전극(202)에 대응하여 낮게 현상된 부분(G)을 제거하는 애싱공정(ashing process)을 진행하여, 하부의 소 스,드레인 금속층(224)을 노출하는 공정을 진행한다.
도 10e에 도시한 바와 같이, 상기 제 1 감광패턴(218)은 이격되고, 상기 이격된 사이로 하부의 소스,드레인 금속층(224)이 노출된다.
이때, 상기 제 1 감광패턴(218)의 낮은 부분이 제거되는 시간 만큼만 애싱공정을 진행하였기 때문에, 상기 게이트 전극(202)에 대응하는 부분 이외의 영역은 제 1 감광패턴(218a)이 낮은 높이로 남겨진 상태이고, 상기 제 2 감광패턴(미도시) 또한 높이가 낮아진 상태로 남아 있다.
이때, 특징 적인 것은 애싱공정시 상기 제 1 및 제 2 감광패턴(218,미도시)의 둘레가 애싱되어 상기 소스,드레인 금속층(224)과 데이터 배선(226)의 주변이 일부 노출되는 현상이 동시에 발생하게 된다.
다음으로, 상기 노출된 소스, 드레인 금속층(224)을 제거하는 공정을 진행하고, 그 하부의 불순물 비정질 실리콘층(212)을 제거하는 공정을 진행한다.
도 10f에 도시한 바와 같이, 상기 게이트 전극(202)의 상부에 대응하여 이격된 소스 및 드레인 전극(236,238)이 형성된다.
이때, 상기 소스 및 드레인 전극(236,238) 하부의 불순물 비정질 실리콘층을 오믹 콘택층(ohmic contact, 234)이라 하고, 그 하부의 순수 비정질 실리콘층을 액티브층(active layer, 232)이라 한다.
상기 소스 및 드레인 전극(236,238)과 그 하부의 오믹 콘택층(234)을 형성하는 공정을 진행하는 동안, 상기 제 1 및 제 2 감광패턴(218, 미도시)의 주변으로 상기 액티브층(232)과, 제 2 반도체층(도 10의 220b)의 순수 비정질 실리콘층(210) 이 노출된 형태가 된다.
이때, 상기 소스 전극(236)은 상기 데이터 배선(도 9의 226)의 일부와 이에 수직하게 연장된 연장부이며, 대략 "ㄴ"형태이고, 상기 드레인 전극(238)은 상기 소스 전극(236)과 평행하게 이격된 형태로 구성한다.
따라서, 상기 소스 및 드레인 전극(236,238)의 이격된 사이로 노출된 액티브 채널(CH) 또한 "ㄴ"형태로 정의되는 특징을 가진다.
다음으로, 상기 제 1 및 제 2 감광패턴(218,미도시)을 제거하는 공정을 진행한다.
도 10g는 제 3 마스크 공정을 나타낸 도면이다.
도시한 바와 같이, 상기 제 2 마스크 공정에서 상기 소스 및 드레인 전극(236,238)과 데이터 배선(도 9의 의 226)과 액티브층 및 오믹 콘택층(236,238)이 형성된 기판(200)의 전면에 질화 실리콘(SiNX) 또는 산화 실리콘(SiO2)을 포함하는 무기절연물질 그룹 중 선택된 하나를 증착하거나 경우에 따라서, 벤조사이클로부텐(BCB)과 아크릴(acryl)계 수지(resin)를 포함하는 유기절연물질 그룹 중 선택된 하나를 도포하여 보호막(240)을 형성한다.
다음으로, 상기 보호막(240)을 제 3 마스크 공정으로 패턴하여, 상기 드레인 전극(238)의 일부를 노출하는 드레인 콘택홀(242)을 형성한다.
도 10h는 제 4 마스크 공정을 나타낸 도면이다.
도시한 바와 같이, 상기 보호막(240)이 형성된 기판(200)의 전면에 인듐-틴- 옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 금속그룹 중 선택된 하나를 증착하고 제 4 마스크 공정으로 패턴하여, 상기 드레인 전극(238)과 접촉하면서 화소 영역에 위치하는 화소 전극(244)을 형성한다.
전술한 공정을 통해, 새로운 구조의 공통배선이 설계된 액정표시장치용 어레이기판을 4 마스크 공정으로 제작할 수 있다.
따라서, 본 발명에 따른 박막트랜지스터는 소스 전극과 드레인 전극 사이에서 노출되는 액티브층의 채널은 "ㄴ"형상이 된다. 따라서, 채널폭(W)/채널 길이(L)의 비가 매우 커 박막트랜지스터의 양호한 동작특성을 얻을 수 있는 효과가 있고, 구조가 단순하여 공정 중 불량 발생 확률이 매우 낮아 생산수율을 개선할 수 있는 효과가 있다.

Claims (8)

  1. 다수의 화소 영역이 정의된 기판과;
    상기 화소 영역의 일 측에 구성되는 게이트 배선과;
    상기 게이트 배선과 교차하는 화소 영역의 일 측과 타 측에 구성된 데이터 배선과;
    상기 게이트 배선과 연결된 게이트 전극과, 상기 게이트 전극의 상부에 구성된 액티브층과, 상기 액티브층의 상부에 구성되고 상기 데이터 배선의 일부와 이에 수직하게 연장된 수직부인 소스 전극과, 상기 소스 전극과 평행하게 이격하고 이격된 사이로는 상기 액티브층을 "ㄴ"형으로 노출하는 드레인 전극을 포함하는 박막트랜지스터와;
    상기 화소 영역에 위치하고, 상기 드레인 전극과 접촉하는 화소 전극
    을 포함하고,
    상기 드레인 전극은, 상기 게이트 전극에 부분적으로 중첩되는 막대형상의 제1부분과 상기 게이트 배선에 부분적으로 중첩되는 막대형상의 제2부분을 포함하여 전체적으로 상기 소스 전극에 대응되는 "ㄴ"형이고,
    상기 화소 전극은 상기 드레인 전극의 "ㄴ"형의 가장자리부로부터 평행하게 이격되는 형태의 모서리부를 갖고,
    노출된 "ㄴ"형의 상기 액티브층의 꺾인 부분에 바이어스가 집중되는 액정표시장치용 어레이 기판.
  2. 제 1 항에 있어서,
    상기 게이트 전극은 상기 게이트 배선의 일부와 이에 수직하게 연장된 수직부인 것을 특징으로 하는 액정표시장치용 어레이 기판.
  3. 기판에 화소 영역을 정의하는 단계와;
    제1마스크공정을 통하여, 상기 화소 영역 일 측마다 게이트 배선과, 게이트 전극을 형성하는 단계와;
    제2마스크공정을 통하여, 상기 게이트 전극의 상부에 게이트 절연막을 사이에 두고, 액티브층을 형성하는 단계와;
    제3마스크공정을 통하여, 상기 게이트 배선과 수직하게 교차하는 데이터 배선과, 상기 데이터 배선의 일부와 이에 수직하게 연장된 연장부인 소스 전극과, 이와 평행하게 이격하고 이격된 사이로는 상기 액티브층을 "ㄴ"형으로 노출하는 드레인 전극을 형성하는 단계와;
    제4마스크공정을 통하여, 상기 소스 및 드레인 전극이 형성된 기판의 전면에, 상기 드레인 전극의 일부를 노출하는 보호막을 형성하는 단계와;
    제5마스크공정을 통하여, 상기 노출된 드레인 전극과 접촉하는 화소 전극을 형성하는 단계
    를 포함하고,
    상기 드레인 전극은, 상기 게이트 전극에 부분적으로 중첩되는 막대형상의 제1부분과 상기 게이트 배선에 부분적으로 중첩되는 막대형상의 제2부분을 포함하여 전제적으로 상기 소스 전극에 대응되는 "ㄴ"형이고,
    상기 화소 전극은 상기 드레인 전극의 "ㄴ"형의 가장자리부로부터 평행하게 이격되는 형태의 모서리부를 갖고,
    노출된 "ㄴ"형의 상기 액티브층의 꺾인 부분에 바이어스가 집중되는 액정표시장치용 어레이 기판 제조방법.
  4. 제 3 항에 있어서,
    상기 게이트 전극은 상기 게이트 배선의 일부와 이에 수직하게 연장된 수직부인 것을 특징으로 하는 액정표시장치용 어레이 기판 제조방법.
  5. 기판에 화소 영역을 정의하는 단계와;
    제1마스크공정을 통하여, 상기 화소 영역 일 측마다 게이트 배선과, 게이트 전극을 형성하는 단계와;
    제2마스크공정을 통하여, 상기 게이트 전극의 상부에 게이트 절연막을 사이에 두고, 액티브층과, 상기 게이트 배선과 수직하게 교차하는 데이터 배선과, 상기 데이터 배선의 일부와 이에 수직하게 연장된 연장부인 소스 전극과, 이와 평행하게 이격하고 이격된 사이로는 상기 액티브층을 "ㄴ"형으로 노출하는 드레인 전극을 형성하는 단계와;
    제3마스크공정을 통하여, 상기 소스 및 드레인 전극이 형성된 기판의 전면에, 상기 드레인 전극의 일부를 노출하는 보호막을 형성하는 단계와;
    제4마스크공정을 통하여, 상기 노출된 드레인 전극과 접촉하는 화소 전극을 형성하는 단계
    를 포함하고,
    상기 드레인 전극은, 상기 게이트 전극에 부분적으로 중첩되는 막대형상의 제1부분과 상기 게이트 배선에 부분적으로 중첩되는 막대형상의 제2부분을 포함하여 전체적으로 상기 소스 전극에 대응되는 "ㄴ"형이고,
    상기 화소 전극은 상기 드레인 전극의 "ㄴ"형의 가장자리부로부터 평행하게 이격되는 형태의 모서리부를 갖고,
    노출된 "ㄴ"형의 상기 액티브층의 꺾인 부분에 바이어스가 집중되는 액정표시장치용 어레이 기판 제조방법.
  6. 제 5 항에 있어서,
    상기 제2마스크공정을 통하여, 상기 액티브층과, 소스 및 드레인 전극과 데이터 배선을 형성하는 단계는,
    상기 게이트 배선 및 게이트 전극이 형성된 기판의 전면에 게이트 절연막과 순수 비정질 실리콘층과 불순물 비정질 실리콘층과 도전성 금속층을 적층하는 단계와;
    상기 도전성 금속층의 상부에 감광층을 형성하는 단계와;
    상기 감광층의 이격된 상부에 투과부와 차단부와 반투과부로 구성된 마스크를 위치시킨 후 노광하고 현상하여, 상기 게이트 전극에 대응하는 상부에 단차진 제 1 감광패턴과, 상기 제 1 감광패턴에서 상기 게이트 배선과 수직한 방향으로 연장된 제 2 감광패턴을 형성하는 단계와;
    상기 제 1 및 제 2 감광패턴의 주변으로 노출된 도전성 금속층과, 하부의 불순물 비정질 실리콘층과 순수 비정질 실리콘층을 제거하여, 상기 제 1 감광패턴의 하부에 소스드레인 금속층과 그 하부의 제 1 반도체층을 형성하고, 상기 제 2 감광패턴의 하부에 위치하고 상기 소스드레인 금속층과 연결된 데이터 배선과 그 하부에 제 2 반도체층을 형성하는 단계와;
    상기 제 1 감광패턴의 단차진 부분 중 낮은 부분을 제거하여 하부의 소스드레인 금속층을 노출하는 애싱공정 단계와;
    상기 소스드레인 금속층의 노출된 부분을 제거하고 그 하부의 상기 제 1 반도체층의 오믹 콘택층을 제거하여, 데이터 배선의 일부와 이에 수직하게 연장된 연장부인 상기 소스 전극과, 이와 평행하게 이격하고 이격된 사이로는 상기 액티브층을 "ㄴ"형으로 노출하는 상기 드레인 전극을 형성하는 단계
    를 포함하는 액정표시장치용 어레이 기판 제조방법.
  7. 제 5 항 및 제 6 항 중 선택된 하나의 항에 있어서,
    상기 게이트 전극은 상기 게이트 배선의 일부와 이에 수직하게 연장된 수직부인 것을 특징으로 하는 액정표시장치용 어레이 기판 제조방법.
  8. 제 1 항에 있어서,
    상기 소스 및 드레인 전극 각각은, 상기 게이트전극과 부분적으로 중첩되는 액정표시장치용 어레이 기판.
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