KR102500559B1 - 어레이 기판 및 이를 구비하는 표시장치 - Google Patents

어레이 기판 및 이를 구비하는 표시장치 Download PDF

Info

Publication number
KR102500559B1
KR102500559B1 KR1020150188570A KR20150188570A KR102500559B1 KR 102500559 B1 KR102500559 B1 KR 102500559B1 KR 1020150188570 A KR1020150188570 A KR 1020150188570A KR 20150188570 A KR20150188570 A KR 20150188570A KR 102500559 B1 KR102500559 B1 KR 102500559B1
Authority
KR
South Korea
Prior art keywords
pad
hole
width
electrode layer
array substrate
Prior art date
Application number
KR1020150188570A
Other languages
English (en)
Other versions
KR20170078243A (ko
Inventor
표종상
고동국
임지용
정진섭
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020150188570A priority Critical patent/KR102500559B1/ko
Publication of KR20170078243A publication Critical patent/KR20170078243A/ko
Application granted granted Critical
Publication of KR102500559B1 publication Critical patent/KR102500559B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/84—Passivation; Containers; Encapsulations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Optics & Photonics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

고해상도 Oxide 모델에서 구동 신호가 안정적으로 공급받기 위해 패드부를 서로 다른 구성으로 형성하도록 어레이 기판과 이를 포함하는 표시장치를 제공할 수 있다.
어레이 기판은 게이트 라인과 데이터 라인이 교차되는 화소부와, 게이트 라인 또는 데이터 라인의 일측에 연결되어 구동 신호를 제공하는 D-IC와 접촉되는 패드부를 포함하고, 패드부는 D-IC와 제1 폭으로 접촉되는 제1 패드부와, 제1 폭보다 큰 제2 폭으로 D-IC와 접촉되는 제2 패드부로 구성될 수 있다.
2개의 컨택홀을 가지는 제1 패드부와 1개의 컨택홀을 가지는 제2 패드부의 적절하게 배치시킴으로써, 보다 안정적으로 신호를 공급할 수 있는 효과가 있다.

Description

어레이 기판 및 이를 구비하는 표시장치{ARRAY SUBSTRATE AND DISPLAY DEVICE HAVING THE SAME}
실시예는 어레이 기판에 관한 것으로, 보다 상세하게는 해상도 증가에 따라 안정적인 신호를 공급받기 위한 어레이 기판 및 이를 구비하는 표시장치에 관한 것이다.
일반적으로, 액정표시장치는 액정의 광학적 이방성과 분극성질을 이용하여 구동된다. 상기 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 가지고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다.따라서, 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의해 상기 액정의 분자배열 방향으로 빛이 굴절하여 화상정보를 표현할 수 있다.
현재는 박막트랜지스터와 상기 박막트랜지스터에 연결된 화소전극이 행렬방식으로 배열된 능동행렬 액정표시장치(AM-LCD : Active Matrix LCD 이하, 액정표시장치로 약칭함)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있다. 상기 액정표시장치는 공통전극이 형성된 컬러필터 기판과 화소전극이 형성된 어레이 기판과, 상기 두 기판 사이에 개재된 액정으로 이루어지는데, 이러한 액정표시장치에서는 공통전극과 화소전극이 상하로 걸리는 전기장에 의해 액정을 구동하는 방식으로 투과율과 개구율 등의 특성이 우수하다.
그러나, 상하로 걸리는 전기장에 의한 액정구동은 시야각 특성이 우수하지 못한 단점을 가지고 있다. 따라서, 상기의 단점을 극복하기 위해 시야각 특성이 우수한 횡전계형 액정표시장치가 제안되었다.
종래 액정표시장치는 드라이버 아이씨(Driver IC, D-IC)에 의해 게이트 신호를 제공받고, D-IC와 접촉되기 위해 액정표시장치의 패드부에는 컨택홀이 형성된다. D-IC와 접촉되는 패드 영역은 배향막을 균일하게 형성하기 위해 단차를 가지도록 형성되며, 이로 인해 2개의 컨택홀이 형성된다.
하지만, 2개의 홀을 가지는 패드 영역은 D-IC와 접촉되는 패드 영역의 간격(Pitch)가 짧아지기 때문에 해상도가 증가함에 따라 오정렬 및 접촉 저항이 증가된다. 이로 인해, D-IC의 신호를 안정적으로 공급받지 못해 데이터 신호 입력의 제약을 가지고 온다. 이로 인해 영상을 안정적으로 표시하지 못하는 문제점이 발생된다.
상기와 같은 문제점을 해결하기 위해, 실시예는 게이트 신호를 안정적으로 공급받기 위한 어레이 기판 및 이를 구비하는 표시장치를 제공하는 것을 그 목적으로 한다.
상기와 같은 문제점을 해결하기 위해, 실시예는 고해상도 Oxide 모델에서 구동 신호가 안정적으로 공급받기 위해 패드부를 서로 다른 구성으로 형성하도록 어레이 기판을 구성할 수 있다.
실시예에 따른 어레이 기판은 게이트 라인과 데이터 라인이 교차되는 화소부와, 상기 게이트 라인 또는 상기 데이터 라인의 일측에 연결되어 구동 신호를 제공하는 D-IC와 접촉되는 패드부를 포함하고, 상기 패드부는 D-IC와 제1 폭으로 접촉되는 제1 패드부와, 상기 제1 폭보다 큰 제2 폭으로 D-IC와 접촉되는 제2 패드부로 구성될 수 있다.
실시예는 1개의 컨택홀을 가지는 패드부를 추가함으로써, D-IC와 접촉되는 면적을 증가시켜 안정적인 신호를 공급할 수 있는 효과가 있다.
또한, 실시예는 2개의 컨택홀을 가지는 제1 패드부와 1개의 컨택홀을 가지는 제2 패드부의 길이를 적절하게 배치시킴으로써, 보다 효과적으로 신호를 공급할 수 있는 효과가 있다.
도 1은 제1 실시예에 따른 어레이 기판을 나타낸 평면도이다.
도 2는 제1 실시예에 따른 어레이 기판의 게이트 패드부를 나타낸 확대도이다.
도 3은 도 2의 A-A 단면도이다.
도 4는 도 2의 B-B 단면도이다.
도 5는 제1 실시예에 따른 어레이 기판의 게이트 패드부와 종래 어레이 기판의 게이트 패드부를 비교한 평면도이다.
도 6은 제2 실시예에 따른 어레이 기판의 게이트 패드부를 나타낸 확대도이다.
도 7은 도 6의 A-A 단면도이다.
도 8은 도 6의 B-B 단면도이다.
도 9는 제3 실시예에 따른 어레이 기판의 게이트 패드부를 나타낸 확대도이다.
도 10은 도 9의 A-A 단면도이다.
도 11은 도 9의 B-B 단면도이다.
이하, 도면을 참조하여 실시예를 상세히 설명하기로 한다.
도 1은 제1 실시예에 따른 어레이 기판을 나타낸 평면도이고, 도 2는 제1 실시예에 따른 어레이 기판의 게이트 패드부를 나타낸 확대도이고, 도 3은 도 2의 A-A 단면도이고, 도 4는 도 2의 B-B 단면도이고, 도 5는 제1 실시예에 따른 어레이 기판의 게이트 패드부와 종래 어레이 기판의 게이트 패드부를 비교한 평면도이다.
도 1을 참조하면, 제1 실시예에 따른 어레이 기판은 게이트 라인(GL)과 데이터 라인(DL)이 교차되는 화소부(P)와, 상기 게이트 라인(GL) 또는 상기 데이터 라인(DL)의 일측에 연결되어 구동 신호를 제공하는 D-IC와 접촉되는 패드부(GP)를 포함할 수 있다.
화소부(P)는 복수의 서브픽셀을 포함하는 기판 상에 일 방향으로 연장되며 배열된 게이트 라인(GL)이 위치하고, 상기 게이트 라인(GL)과 교차하여 서브픽셀을 정의하는 데이터 라인(DL)이 위치한다.
상기 게이트 라인(GL)과 서로 평행하게 배열되며 상기 데이터 라인(DL)과 교차하는 공통 라인(CL)이 위치한다. 상기 게이트 라인(GL), 데이터 라인(DL) 및 공통 라인(CL)의 교차에 의해 복수의 서브픽셀이 정의된다.
화소부(P)는 서브픽셀을 구동하기 위한 박막 트랜지스터(Tr)를 더 포함할 수 있다. 상기 각 서브픽셀에는 상기 게이트 라인(GL)에 연결된 게이트 전극(미도시), 게이트 절연막(미도시), 반도체층(미도시), 상기 데이터 라인(DL)에 전기적으로 연결된 소스 전극(SP), 상기 소스 전극(SP)과 이격되된 드레인 전극(DP)으로 구성된 박막 트랜지스터(Tr)가 위치한다.
본 도면에서 상기 박막 트랜지스터(Tr)는 채널을 이루는 영역이 'U'형태를 이루는 것을 예로 도시하였지만, 이에 한정되지 않으며, 'I' 형태로도 이루어질 수 있다. 또한, 상기 박막 트랜지스터(Tr)는 게이트 전극이 게이트 라인(GL) 그 자체로써 이루어지는 것을 예로 도시하였지만, 이에 한정되지 않으며, 게이트 라인(GL)으로부터 서브픽셀로 돌출되어 이루어질 수도 있다.
상기 각 서브픽셀 내부에서 판 형태의 화소 전극(Px)이 상기 박막 트랜지스터(Tr)의 드레인 전극(DP)과 연결된다. 상기 복수의 서브픽셀로 이루어진 표시영역 전면에는 상기 각 서브픽셀에 형성된 상기 화소 전극(Px)에 대응하여 바(bar) 형태를 갖는 복수의 개구부(10)를 갖는 공통 전극(CP)이 위치한다.
패드부(GP)는 게이트 라인(GL)과 연결되어 게이트 라인(GL)에 신호를 제공하기 위해 화소부(P)의 일측 비표시 영역에 형성될 수 있다. 패드부(GP)에는 구동 신호를 제공하기 위해 아이씨(Driver-IC, D-IC, 미도시)가 접촉될 수 있다.
도 2에 도시된 바와 같이, 게이트 패드부(GP)는 제1 패드부(100)와, 상기 제1 패드부(100)의 일측에 형성된 제2 패드부(200)와, 상기 제2 패드부(200)의 일측에 형성된 제3 패드부(300)를 포함할 수 있다. 여기서, 게이트 패드부(GP)는 일체로 형성되었지만, 설명의 편의상 게이트 패드부(GP)를 제1 패드부(100), 제2 패드부(200) 및 제3 패드부(300)로 나누어 설명하기로 한다.
도 3에 도시된 바와 같이, 제1 패드부(100)는 게이트 패드라인(101)과, 상기 게이트 패드라인(101) 상에 제1 홀(H1)을 가지는 게이트 절연층(102)과, 상기 게이트 절연층(102) 상의 패턴부(103)와, 상기 패턴부(103)의 상부에 위치하며, 상기 제1 홀(H1)을 통해 상부가 노출된 게이트 패드라인(101)과 접촉하는 소스-드레인(SD) 전극층(104)과, 상기 SD 전극층(104) 상에 제2 홀(H2)을 가지는 페시베이션층(PAS Layer, 105)과, 상기 페시베이션층(105) 상의 픽셀 전극층(106)을 포함할 수 있다.
게이트 패드라인(101)은 기판(미도시) 상에 형성될 수 있다. 기판은 유리 또는 플라스틱 재질일 수 있다. 기판은 리지드하거나 플렉시블한 재질일 수 있다. 게이트 패드라인(101)은 게이트 라인(GL)과 연결될 수 있다. 게이드 패드라인(101)은 게이트 라인(GL)과 동일한 재질로 형성될 수 있다. 게이트 패드라인(101)은 게이트 라인(GL)과 동시에 형성될 수 있다. 게이트 패드라인(101)은 도전성 금속 재질을 포함할 수 있다. 게이트 패드라인(101)은 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 크롬(Cr), 몰리브덴(Mo) 중 선택되는 하나의 금속물을 포함할 수 있다.
게이트 절연층(102)은 게이트 패드라인(101) 상에 형성될 수 있다. 게이트 절연층(102)은 산화실리콘(SiOx) 또는 질화실리콘(SiNx)을 포함할 수 있다. 게이트 절연층(102)은 제1 홀(H1)을 포함할 수 있다. 제1 홀(H1)은 SD 전극층(104)과 게이트 패드라인(101)이 전기적으로 접속시키기 위한 미리 정해진 수치로 결정될 수 있다.
제1 홀(H1)을 통해 게이트 패드라인(101)의 일부는 상부로 노출될 수 있다. 제1 홀(H1)은 사각 형상으로 형성될 수 있다. 제1 홀(H1)의 형상은 이에 한정되지 않으며 다양한 형상으로 형성될 수 있다.
패턴층(103)은 게이트 절연층(102) 상에 형성될 수 있다. 패턴층(103)은 섬 형상으로 형성될 수 있다. 패턴층(103)은 제1 홀(H1) 주변에 형성하여 단차를 형성하는 역할을 한다. 이로 인해 배향막의 끊김 현상을 방지하는 역할을 한다. 패턴층(103)은 SiOx, SiNx 재질을 포함할 수 있다.
소스-드레인(SD) 전극층(104)은 패턴층(103) 상에 형성될 수 있다. SD 전극층(104)은 금속 재질로 형성될 수 있다. SD 전극층(104)은 제1 홀(H1)을 통해 상부가 노출된 게이트 패드라인(101) 상에 형성될 수 있다. 따라서, SD 전극층(104)은 게이트 패드라인(101)과 전기적으로 연결될 수 있다.
페시베이션층(105)은 SD 전극층(104) 상에 형성될 수 있다. 페시베이션층(105)은 SiOx, SiNx 재질을 포함할 수 있다. 페시베이션층(105)은 제2 홀(H2)을 포함할 수 있다. 제2 홀(H2)은 제1 홀(H1)의 직경보다 크게 형성될 수 있다. 페시베이션층(105)은 단일층 또는 복수의 층으로 형성될 수 있다.
픽셀 전극층(106)은 페시베이션층(105) 상에 형성될 수 있다. 픽셀 전극층(106)은 금속 재질로 형성될 수 있다. 픽셀 전극층(106)은 제2 홀(H2)을 통해 노출된 SD 전극층(104) 상에 형성될 수 있다. 이로부터 픽셀 전극층(106)은 SD 전극층(104)과 전기적으로 연결될 수 있다. 픽셀 전극층(106)은 SD 전극층(104)을 통해 게이트 패드라인(101)과 전기적으로 연결될 수 있다.
픽셀 전극층(106)은 게이트 구동 신호를 제공하는 D-IC와 접촉될 수 있다. D-IC는 픽셀 전극층(106)의 최상면과 접촉될 수 있다. D-IC와 제1 패드부(100)가 접촉하는 제1 폭(W1)은 제2 홀(H2)의 단축방향의 양측에 배치된 픽셀 전극층(106)의 너비일 수 있다. 제1 폭(W)은 4.5㎛ 내지 5.5㎛로 형성될 수 있다. 즉, 제1 패드부(100)가 D-IC와 접촉하는 픽셀 전극층(106)의 너비는 9㎛ 내지 11㎛로 형성될 수 있다.
제1 실시예에 따른 픽셀 전극층(106)은 고해상도 Oxide 모델로서, 단차를 가지도록 형성되기 때문에 종래에 비해 D-IC와 접촉되는 면적이 다소 작을 수 있다. 이를 해결하기 위해 제1 실시예에서는 D-IC의 접촉 면적을 넓히도록 제2 패드부(200)를 형성할 수 있다.
도 4에 도시된 바와 같이, 제2 패드부(200)는 게이트 패드라인(201)과, 상기 게이트 패드라인(201) 상의 게이트 절연층(202)과, 상기 게이트 절연층(202) 상의 패턴부(203)와, 상기 패턴부(203) 상의 SD 전극층(204)과, 상기 SD 전극층(204) 상에 제3 홀(H3)을 가지는 페시베이션층(205)과, 상기 페시베이션층(205) 상의 픽셀 전극층(206)을 포함할 수 있다. 여기서, 제2 패드부(200)의 구성 요소들은 제1 패드부(100)의 구성 요소와 동일하므로, 동일한 용어로 지칭하기로 한다.
제2 패드부(200)의 게이트 패드라인(201) 상에는 게이트 절연막(202)과, 패턴층(203)과, SD 전극층(204)이 순차적으로 적층될 수 있다. 제2 패드부(200)의 게이트 절연층(202)에는 제1 패드부(100)와 다르게 홀이 형성되지 않는다.
페시베이션층(205)은 SD 전극층(204) 상에 형성될 수 있다. 페시베이션층(205)은 SiOx, SiNx 재질을 포함할 수 있다. 페시베이션층(205)은 단일층 또는 복수의 층으로 형성될 수 있다. 페시베이션층(205)은 제3 홀(H3)을 포함할 수 있다.
픽셀 전극층(206)은 페시베이션층(205) 상에 형성될 수 있다. 픽셀 전극층(206)은 금속 재질로 형성될 수 있다. 픽셀 전극층(206)은 제3 홀(H3)을 통해 노출된 SD 전극층(204) 상에 형성될 수 있다. 이로부터 픽셀 전극층(206)은 SD 전극층(204)과 전기적으로 연결될 수 있다.
픽셀 전극층(206)은 게이트 구동 신호를 제공하는 D-IC와 접촉될 수 있다. D-IC는 픽셀 전극층(206)의 최상면과 접촉될 수 있다. D-IC와 제2 패드부(200)가 접촉하는 제2 폭(W2)은 제3 홀(H3)의 단축방향의 양측에 배치된 픽셀 전극층(206)의 너비일 수 있다. 제2 폭(W)은 8.0㎛ 내지 9.0㎛로 형성될 수 있다. 즉, 제2 패드부(200)가 D-IC와 접촉하는 픽셀 전극층(106)의 너비는 16㎛ 내지 18㎛로 형성될 수 있다.
제2 패드부(200)에서 D-IC와 접촉되는 너비는 제1 패드부(100)에서 D-IC와 접촉되는 너비의 1.5 내지 2.0배일 수 있다. 이로 인해 D-IC에서 제공되는 게이트 신호는 제2 패드부(200)를 통해 안정적으로 화소부(P)에 공급될 수 있다.
제2 패드부(200)에는 D-IC의 신호가 게이트 패드라인(201)으로 직접적으로 신호가 인가되지 않고, SD 전극층(204)을 통해 제1 패드부(100)로 게이트 신호가 전송될 수 있다. 즉, 제2 패드부(200)는 게이트 패드라인(201)과 SD 전극층(204)이 집적 컨택되는 컨택홀을 제거함으로써, D-IC와 접촉되는 영역을 넓힐 수 있게 된다.
제3 패드부(300)는 제1 패드부(100)의 구성과 동일하게 형성될 수 있다. 제3 패드부(300)의 구성들의 자세한 설명은 생략하기로 한다. 제3 패드부(300)는 제2 패드부(200)의 타측에 배치될 수 있다. 이로부터 제2 패드부(200)는 제1 패드부(100)와 제3 패드부(300) 사이에 배치될 수 있다. 제3 패드부(300)는 D-IC와 접촉되는 최상면의 너비를 제1 패드부(100)의 제1 폭을 가지도록 형성될 수 있다.
도 5에 도시된 바와 같이, 종래에는 게이트 패드부(10)의 단차부로 인해 게이트 패드부(100)의 픽셀 전극의 폭(W1)을 컨택홀을 중심으로 약 10㎛ 로 형성할 수 밖에 없었다. 하지만, 제1 실시예에 따른 어레이 기판은 1개의 컨택홀을 가지도록 제2 패드부(200)를 형성함으로써, 컨택홀을 중심으로 양측 의 폭(W2)을 약 16~18㎛ 로 형성하였다. 이로부터 D-IC와 접촉하는 면적이 증가되어 안정적인 신호를 제공할 수 있는 효과가 있다.
제1 실시예에 따른 어레이 기판은 게이트 패드영역에 한정하여 설명하였지만, 이에 한정되지 않고 데이터 패드 영역에 적용될 수도 있다. 또한, 그외 구동 신호를 제공받는 영역이라면 그 어떤 영역이라도 충분히 적용될 수 있다.
도 6은 제2 실시예에 따른 어레이 기판의 게이트 패드부를 나타낸 확대도이고, 도 7은 도 6의 A-A 단면도이고, 도 8은 도 6의 B-B 단면도이다.
도 6에 도시된 바와 같이, 게이트 패드부(GP)는 제1 패드부(100)와, 상기 제1 패드부(100)의 일측에 형성된 제2 패드부(200)와, 상기 제1 패드부(100)의 타측에 형성된 제4 패드부(400)를 포함할 수 있다. 여기서, 제4 패드부(400)는 제2 패드부(200)와 동일한 제2 폭을 가질 수 있다. 제4 패드부(400)는 제2 패드부(200)의 구성과 동일하게 형성되므로 그 자세한 설명은 생략한다.
도 7에 도시된 바와 같이, 제1 패드부(100)는 게이트 패드라인(101)과, 상기 게이트 패드라인(101) 상에 제1 홀(H1)을 가지는 게이트 절연층(102)과, 상기 게이트 절연층(102) 상의 패턴부(103)와, 상기 패턴부(103)의 상부와 상기 제1 홀(H1)을 통해 상부가 노출된 게이트 패드라인(101) 상의 소스-드레인(SD) 전극층(104)과, 상기 SD 전극층(104) 상에 제2 홀(H2)을 가지는 페시베이션층(PAS Layer, 105)과, 상기 페시베이션층(105) 상의 픽셀 전극층(106)을 포함할 수 있다.
게이트 절연층(102)은 게이트 패드라인(101) 상에 형성될 수 있다. 게이트 절연층(102)은 제1 홀(H1)을 포함할 수 있다. 제1 홀(H1)을 통해 게이트 패드라인(101)의 일부는 상부로 노출될 수 있다. 제1 홀(H1)은 D-IC의 신호가 공급되도록 D-IC와 전기적으로 연결되는 영역일 수 있다.
소스-드레인(SD) 전극층(104)은 패턴층(103) 상에 형성될 수 있다. SD 전극층(104)은 금속 재질로 형성될 수 있다. SD 전극층(104)은 제1 홀(H1)을 통해 상부가 노출된 게이트 패드라인(101) 상에 형성될 수 있다. 따라서, SD 전극층(104)은 게이트 패드라인(101)과 전기적으로 연결될 수 있다.
페시베이션층(105)은 SD 전극층(104) 상에 형성될 수 있다. 페시베이션층(105)은 제2 홀(H2)을 포함할 수 있다. 제2 홀(H2)은 제1 홀(H1)의 직경보다 크게 형성될 수 있다.
픽셀 전극층(106)은 페시베이션층(105) 상에 형성될 수 있다. 픽셀 전극층(106)은 제2 홀(H2)을 통해 노출된 SD 전극층(104) 상에 형성될 수 있다. 이로부터 픽셀 전극층(106)은 SD 전극층(104)과 전기적으로 연결될 수 있다. 픽셀 전극층(106)은 SD 전극층(104)을 통해 게이트 패드라인(101)과 전기적으로 연결될 수 있다.
픽셀 전극층(106)은 게이트 구동 신호를 제공하는 D-IC와 접촉될 수 있다. D-IC는 픽셀 전극층(106)의 최상면과 접촉될 수 있다. D-IC와 제1 패드부가 접촉하는 제1 폭(W1)은 제2 홀(H2)의 단축방향의 양측에 배치된 픽셀 전극층(106)의 너비일 수 있다. 제1 폭(W)은 4.5㎛ 내지 5.5㎛로 형성될 수 있다. 즉, 제1 패드부(100)가 D-IC와 접촉하는 픽셀 전극층(106)의 너비는 9㎛ 내지 11㎛로 형성될 수 있다.
도 8에 도시된 바와 같이, 제2 패드부(200)는 게이트 패드라인(201)과, 상기 게이트 패드라인(201) 상의 게이트 절연층(202)과, 상기 게이트 절연층(202) 상의 패턴부(203)와, 상기 패턴부(203) 상의 SD 전극층(204)과, 상기 SD 전극층(204) 상에 제3 홀(H3)을 가지는 페시베이션층(205)과, 상기 페시베이션층(205) 상의 픽셀 전극층(206)을 포함할 수 있다. 여기서, 제2 패드부(200)의 구성 요소들은 제1 패드부(100)의 구성 요소와 동일하므로, 동일한 용어로 지칭하기로 한다.
제2 패드부(200)의 게이트 패드라인(201) 상에는 게이트 절연막(202)과, 패턴층(203)과, SD 전극층(204)이 순차적으로 적층될 수 있다. 제2 패드부(200)의 게이트 절연층(202)에는 제1 패드부(100)와 다르게 홀이 형성되지 않는다.
페시베이션층(205)은 SD 전극층(204) 상에 형성될 수 있다. 페시베이션층(205)은 제3 홀(H3)을 포함할 수 있다. 픽셀 전극층(206)은 페시베이션층(205) 상에 형성될 수 있다. 픽셀 전극층(206)은 제3 홀(H3)을 통해 노출된 SD 전극층(204) 상에 형성될 수 있다. 이로부터 픽셀 전극층(206)은 SD 전극층(204)과 전기적으로 연결될 수 있다.
픽셀 전극층(206)은 게이트 구동 신호를 제공하는 D-IC와 접촉될 수 있다. D-IC는 픽셀 전극층(206)의 최상면과 접촉될 수 있다. D-IC와 제2 패드부(200)가 접촉하는 제2 폭(W2)은 제3 홀(H3)의 단축방향의 양측에 배치된 픽셀 전극층(206)의 너비일 수 있다. 제2 폭(W)은 8.0㎛ 내지 9.0㎛로 형성될 수 있다. 즉, 제2 패드부(200)가 D-IC와 접촉하는 픽셀 전극층(106)의 너비는 16㎛ 내지 18㎛로 형성될 수 있다.
제2 패드부(200)에서 D-IC와 접촉되는 너비는 제1 패드부(100)에서 D-IC와 접촉되는 너비의 1.5 내지 2.0배일 수 있다. 이로 인해 D-IC에서 제공되는 게이트 신호는 제2 패드부(200)를 통해 안정적으로 화소부(P)에 공급될 수 있다.
제2 패드부(200)에는 D-IC의 신호가 게이트 패드라인(201)으로 직접적으로 신호가 인가되지 않고, SD 전극층(204)을 통해 제1 패드부(100)로 게이트 신호가 전송될 수 있다. 즉, 제2 패드부(200)는 게이트 패드라인(201)과 집적 컨택되는 컨택홀을 제거함으로써, D-IC와 접촉되는 영역을 넓힐 수 있게 된다.
도 9는 제3 실시예에 따른 어레이 기판의 게이트 패드부를 나타낸 확대도이고, 도 10은 도 9의 A-A 단면도이고, 도 11은 도 9의 B-B 단면도이다.
도 9에 도시된 바와 같이, 게이트 패드부(GP)는 제1 패드부(100)와, 상기 제1 패드부(100)의 일측에 형성된 제2 패드부(200)를 포함할 수 있다.
제1 패드부(100)는 제2 패드부(200)의 길이 보다 길게 형성될 수 있다. 제1 패드부(100)는 픽셀 전극층이 게이트 패드라인과 직접 전기적으로 컨택되는 영역이기 때문에 충분히 신호를 전달받기 위해 충분히 길게 형성되는 것이 효과적이다. 또한, 제2 패드부(200)는 D-IC와 접촉되는 영역이기 때문에 해상도에 따라 적절하게 증가시키게 되면 D-IC와의 접촉 면적을 높여 보다 효과적으로 신호를 제공받을 수 있다. 그 세부 구성을 살펴보면 아래와 같다.
도 10에 도시된 바와 같이, 제1 패드부(100)는 게이트 패드라인(101)과, 상기 게이트 패드라인(101) 상에 제1 홀(H1)을 가지는 게이트 절연층(102)과, 상기 게이트 절연층(102) 상의 패턴부(103)와, 상기 패턴부(103)의 상부와 상기 제1 홀(H1)을 통해 상부가 노출된 게이트 패드라인(101) 상의 소스-드레인(SD) 전극층(104)과, 상기 SD 전극층(104) 상에 제2 홀(H2)을 가지는 페시베이션층(PAS Layer, 105)과, 상기 페시베이션층(105) 상의 픽셀 전극층(106)을 포함할 수 있다.
게이트 절연층(102)은 게이트 패드라인(101) 상에 형성될 수 있다. 게이트 절연층(102)은 제1 홀(H1)을 포함할 수 있다. 제1 홀(H1)을 통해 게이트 패드라인(101)의 일부는 상부로 노출될 수 있다. 제1 홀(H1)은 D-IC의 신호가 공급되도록 D-IC와 전기적으로 연결되는 영역일 수 있다.
소스-드레인(SD) 전극층(104)은 패턴층(103) 상에 형성될 수 있다. SD 전극층(104)은 금속 재질로 형성될 수 있다. SD 전극층(104)은 제1 홀(H1)을 통해 상부가 노출된 게이트 패드라인(101) 상에 형성될 수 있다. 따라서, SD 전극층(104)은 게이트 패드라인(101)과 전기적으로 연결될 수 있다.
페시베이션층(105)은 SD 전극층(104) 상에 형성될 수 있다. 페시베이션층(105)은 제2 홀(H2)을 포함할 수 있다. 제2 홀(H2)은 제1 홀(H1)의 직경보다 크게 형성될 수 있다.
픽셀 전극층(106)은 페시베이션층(105) 상에 형성될 수 있다. 픽셀 전극층(106)은 제2 홀(H2)을 통해 노출된 SD 전극층(104) 상에 형성될 수 있다. 이로부터 픽셀 전극층(106)은 SD 전극층(104)과 전기적으로 연결될 수 있다. 픽셀 전극층(106)은 SD 전극층(104)을 통해 게이트 패드라인(101)과 전기적으로 연결될 수 있다.
픽셀 전극층(106)은 게이트 구동 신호를 제공하는 D-IC와 접촉될 수 있다. D-IC는 픽셀 전극층(106)의 최상면과 접촉될 수 있다. D-IC와 제1 패드부가 접촉하는 제1 폭(W1)은 제2 홀(H2)의 단축방향의 양측에 배치된 픽셀 전극층(106)의 너비일 수 있다. 제1 폭(W)은 4.5㎛ 내지 5.5㎛로 형성될 수 있다. 즉, 제1 패드부(100)가 D-IC와 접촉하는 픽셀 전극층(106)의 너비는 9㎛ 내지 11㎛로 형성될 수 있다.
도 11에 도시된 바와 같이, 제2 패드부(200)는 게이트 패드라인(201)과, 상기 게이트 패드라인(201) 상의 게이트 절연층(202)과, 상기 게이트 절연층(202) 상의 패턴부(203)와, 상기 패턴부(203) 상의 SD 전극층(204)과, 상기 SD 전극층(204) 상에 제3 홀(H3)을 가지는 페시베이션층(205)과, 상기 페시베이션층(205) 상의 픽셀 전극층(206)을 포함할 수 있다. 여기서, 제2 패드부(200)의 구성 요소들은 제1 패드부(100)의 구성 요소와 동일하므로, 동일한 용어로 지칭하기로 한다.
제2 패드부(200)의 게이트 패드라인(201) 상에는 게이트 절연막(202)과, 패턴층(203)과, SD 전극층(204)이 순차적으로 적층될 수 있다. 제2 패드부(200)의 게이트 절연층(202)에는 제1 패드부(100)와 다르게 홀이 형성되지 않는다.
페시베이션층(205)은 SD 전극층(204) 상에 형성될 수 있다. 페시베이션층(205)은 제3 홀(H3)을 포함할 수 있다. 픽셀 전극층(206)은 페시베이션층(205) 상에 형성될 수 있다. 픽셀 전극층(206)은 제3 홀(H3)을 통해 노출된 SD 전극층(204) 상에 형성될 수 있다. 이로부터 픽셀 전극층(206)은 SD 전극층(204)과 전기적으로 연결될 수 있다.
픽셀 전극층(206)은 게이트 구동 신호를 제공하는 D-IC와 접촉될 수 있다. D-IC는 픽셀 전극층(206)의 최상면과 접촉될 수 있다. D-IC와 제2 패드부(200)가 접촉하는 제2 폭(W2)은 제3 홀(H3)의 단축방향의 양측에 배치된 픽셀 전극층(206)의 너비일 수 있다. 제2 폭(W)은 8.0㎛ 내지 9.0㎛로 형성될 수 있다. 즉, 제2 패드부(200)가 D-IC와 접촉하는 픽셀 전극층(106)의 너비는 16㎛ 내지 18㎛로 형성될 수 있다.
제2 패드부(200)에서 D-IC와 접촉되는 너비는 제1 패드부(100)에서 D-IC와 접촉되는 너비의 1.5 내지 2.0배일 수 있다. 이로 인해 D-IC에서 제공되는 게이트 신호는 제2 패드부(200)를 통해 안정적으로 화소부(P)에 공급될 수 있다.
제2 패드부(200)에는 D-IC의 신호가 게이트 패드라인(201)으로 직접적으로 신호가 인가되지 않고, SD 전극층(204)을 통해 제1 패드부(100)로 게이트 신호가 전송될 수 있다. 즉, 제2 패드부(200)는 게이트 패드라인(201)과 집적 컨택되는 컨택홀을 제거함으로써, D-IC와 접촉되는 영역을 넓힐 수 있게 된다.
제1 실시예 내지 제3 실시예에 따른 어레이 기판은 액정표시장치에 구비될 수 있다. 액정표시장치는 어레이 기판을 포함하는 표시패널과, 상기 표시패널에 광을 제공하는 백라이트 유닛을 포함할 수 있다.
표시패널은 어레이 기판과 대향 배치되는 상부 기판과, 상기 어레이 기판과 상부 기판 사이의 액정층을 포함할 수 있다. 상기 표시패널은 컬러필터를 더 포함할 수 있으며, 컬러필터는 상부 기판 또는 어레이 기판에 형성될 수 있다.
액정표시장치는 표시패널에 광을 제공하는 백라이트 유닛을 더 포함할 수 있다. 백라이트 유닛은 직하형 방식의 광원 또는 에지형 방식의 광원을 포함하도록 이루어질 수 있다.
제1 실시예 내지 제3 실시예에 따른 어레이 기판은 유기발광 표시장치에 구비될 수 있다. 유기발광 표시장치는 어레이 기판 상에 자발광 소자인 유기발광소자가 배치될 수 있으며, 유기발광소자를 보호하기 위해 봉지층이 더 형성될 수 있다. 유기발광소자가 형성된 어레이 기판 상에는 커버 윈도우가 결합되어 유기발광 표시장치를 이룰 수 있다.
상기에서는 실시예에 따른 어레이 기판이 액정표시장치와 유기발광 표시장치에 구비한 것을 도시하였으나, 이에 한정되지 않고 다양한 디스플레이 장치에 구비될 수 있다.
상기에서는 도면 및 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 실시예의 기술적 사상으로부터 벗어나지 않는 범위 내에서 실시예는 다양하게 수정 및 변경시킬 수 있음은 이해할 수 있을 것이다.
GL: 게이트 라인 DL: 데이터 라인
Tr: 박막 트랜지스터 GP: 게이트 패드부
101: 게이트 패드라인 102: 게이트 절연층
103: 패턴부 104: SD 전극층
105: 페시베이션층 106: 픽셀 전극층

Claims (11)

  1. 게이트 라인과 데이터 라인이 교차되는 화소부; 및
    상기 게이트 라인 또는 상기 데이터 라인의 일측에 연결되어 구동 신호를 제공하는 D-IC와 접촉되는 패드부를 포함하고,
    상기 패드부는 D-IC와 제1 폭으로 접촉되는 제1 패드부와, 상기 제1 폭보다 큰 제2 폭으로 D-IC와 접촉되고 상기 제1 패드부와 일체로 형성되는 제2 패드부로 구성되며,
    상기 제1 패드부는 제1 홀 및 제2 홀을 갖고, 상기 제2 패드부는 제3 홀을 갖는 어레이 기판.
  2. 제 1 항에 있어서,
    상기 제1 패드부는 패드라인과, 상기 패드라인 상에 상기 제1 홀을 가지는 절연층과, 상기 절연층 상에 섬 형상의 패턴부와, 상기 패턴부의 상부 및 상기 제1 홀을 통해 노출된 패드라인의 상부와 접촉하는 전극층과, 상기 전극층 상의 상기 제2 홀을 가지는 페시베이션층 및 상기 페시베이션 층 상의 픽셀 전극층으로 구성되는 어레이 기판.
  3. 제 1 항에 있어서,
    상기 제2 패드부는 패드라인과, 상기 패드라인 상의 절연층과, 상기 절연층 상의 패턴부와, 상기 패턴부 상의 전극층과, 상기 전극층 상에 상기 제3 홀을 가지는 페시베이션층과, 상기 페시베이션 층 상의 픽셀 전극층을 포함하는 어레이 기판.
  4. 제 1 항에 있어서,
    상기 D-IC와 제1 패드부가 접촉하는 제1 폭은 상기 제2 홀의 단축 방향의 양측에 배치된 픽셀 전극층의 너비인 어레이 기판.
  5. 제 1 항에 있어서,
    상기 D-IC와 제2 패드부가 접촉하는 제2 폭은 상기 제3 홀의 단축 방향의 양측에 배치된 픽셀 전극층의 너비인 어레이 기판.
  6. 제 1 항 에 있어서,
    상기 제2 폭은 상기 제1 폭의 1.5배 내지 2.0배의 폭을 가지는 어레이 기판.
  7. 제 1 항에 있어서,
    상기 제1 패드부는 화소 영역과 인접하게 배치되고, 상기 제2 패드부의 타측에는 제1 패드부와 동일한 제1 폭을 가지는 제3 패드부를 더 포함하는 어레이 기판.
  8. 제 1 항에 있어서,
    상기 제2 패드부는 화소 영역과 인접하게 배치되고, 상기 제1 패드부의 타측에는 제2 패드부와 동일한 제2 폭을 가지는 제4 패드부를 더 포함하는 어레이 기판.
  9. 다수의 광원을 포함하는 백라이트 유닛;
    상기 백라이트 유닛 상에 위치하는 제 1 항 내지 제 8 항 중 어느 한 항의 어레이 기판;
    상기 어레이 기판 상의 액정층; 및
    상기 액정층 상의 상부기판을 포함하는 표시장치.
  10. 제 9 항에 있어서,
    상기 어레이 기판의 상면 또는 상기 상부 기판의 하면에는 컬러필터가 더 구비되는 표시장치.
  11. 제 1 항 내지 제 8 항 중 어느 한 항의 어레이 기판;
    상기 어레이 기판 상의 유기발광소자;
    상기 유기발광소자 상의 봉지층; 및
    상기 봉지층 상의 커버 윈도우를 포함하는 표시장치.
KR1020150188570A 2015-12-29 2015-12-29 어레이 기판 및 이를 구비하는 표시장치 KR102500559B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020150188570A KR102500559B1 (ko) 2015-12-29 2015-12-29 어레이 기판 및 이를 구비하는 표시장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150188570A KR102500559B1 (ko) 2015-12-29 2015-12-29 어레이 기판 및 이를 구비하는 표시장치

Publications (2)

Publication Number Publication Date
KR20170078243A KR20170078243A (ko) 2017-07-07
KR102500559B1 true KR102500559B1 (ko) 2023-02-15

Family

ID=59353842

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150188570A KR102500559B1 (ko) 2015-12-29 2015-12-29 어레이 기판 및 이를 구비하는 표시장치

Country Status (1)

Country Link
KR (1) KR102500559B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108663864B (zh) * 2018-07-19 2021-01-26 京东方科技集团股份有限公司 一种显示面板及其制作方法、工作方法和显示装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100776507B1 (ko) * 2000-12-29 2007-11-16 엘지.필립스 엘시디 주식회사 액정표시장치 및 그 제조방법
KR100737896B1 (ko) * 2001-02-07 2007-07-10 삼성전자주식회사 어레이 기판과, 액정표시장치 및 그 제조방법
KR101682432B1 (ko) * 2010-04-26 2016-12-12 엘지디스플레이 주식회사 프린지 필드 스위칭 모드 액정표시장치용 어레이기판 및 이의 제조 방법
KR101941441B1 (ko) * 2011-10-06 2019-01-24 엘지디스플레이 주식회사 평판 표시장치

Also Published As

Publication number Publication date
KR20170078243A (ko) 2017-07-07

Similar Documents

Publication Publication Date Title
US8717523B2 (en) Array substrate for liquid crystal display device and liquid crystal display device including the same
US9171866B2 (en) Array substrate for narrow bezel type liquid crystal display device and method of manufacturing the same
US8477252B2 (en) Display apparatus with gate leading lines of differing lengths
US9778526B2 (en) Display panel and pixel array thereof
US20130278854A1 (en) Array Substrate, Display Panel Having the Same and Method of Manufacturing the Same
US7884912B2 (en) Liquid crystal display device
US10622384B2 (en) Liquid crystal display panel and liquid crystal display
KR20140066931A (ko) 액정표시장치 어레이 기판 및 그 제조방법
US9899422B2 (en) Thin film transistor substrate and display device including the same
US20050270471A1 (en) Liquid crystal display device
US9952466B2 (en) Liquid crystal display device having branch electrodes
KR102373687B1 (ko) 표시장치 및 이의 제조방법
KR20100105914A (ko) 표시 기판 및 이를 포함하는 표시 장치
US11302719B2 (en) Thin film transistor substrate and display panel
CN106876404B (zh) 薄膜晶体管基底和显示装置
KR20050068855A (ko) 액정표시장치용 어레이 기판
KR20090126764A (ko) 표시기판, 이의 제조방법 및 이를 갖는 표시장치
KR101007206B1 (ko) 프린지 필드 스위칭 모드 액정표시장치 및 그 제조방법
KR102500559B1 (ko) 어레이 기판 및 이를 구비하는 표시장치
KR101494205B1 (ko) 표시기판, 이의 제조방법 및 이를 갖는 표시장치
KR20040061786A (ko) 횡전계방식 액정표시장치용 어레이기판
KR101609826B1 (ko) 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판
KR20090021938A (ko) 액정표시장치
KR101179057B1 (ko) 횡전계 방식 액정표시장치 및 그 제조방법
KR20120058231A (ko) 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant