KR20170056466A - 2-포인트 fsk 변조를 사용하는 주파수 합성기를 캘리브레이션하는 방법 - Google Patents

2-포인트 fsk 변조를 사용하는 주파수 합성기를 캘리브레이션하는 방법 Download PDF

Info

Publication number
KR20170056466A
KR20170056466A KR1020160150613A KR20160150613A KR20170056466A KR 20170056466 A KR20170056466 A KR 20170056466A KR 1020160150613 A KR1020160150613 A KR 1020160150613A KR 20160150613 A KR20160150613 A KR 20160150613A KR 20170056466 A KR20170056466 A KR 20170056466A
Authority
KR
South Korea
Prior art keywords
signal
loop filter
calibration unit
frequency
transceiver
Prior art date
Application number
KR1020160150613A
Other languages
English (en)
Other versions
KR101859293B1 (ko
Inventor
아르노 까사그랑데
Original Assignee
더 스와치 그룹 리서치 앤 디벨롭먼트 엘티디
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 더 스와치 그룹 리서치 앤 디벨롭먼트 엘티디 filed Critical 더 스와치 그룹 리서치 앤 디벨롭먼트 엘티디
Publication of KR20170056466A publication Critical patent/KR20170056466A/ko
Application granted granted Critical
Publication of KR101859293B1 publication Critical patent/KR101859293B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03C—MODULATION
    • H03C3/00—Angle modulation
    • H03C3/02—Details
    • H03C3/09—Modifications of modulator for regulating the mean frequency
    • H03C3/0908—Modifications of modulator for regulating the mean frequency using a phase locked loop
    • H03C3/0916—Modifications of modulator for regulating the mean frequency using a phase locked loop with frequency divider or counter in the loop
    • H03C3/0933—Modifications of modulator for regulating the mean frequency using a phase locked loop with frequency divider or counter in the loop using fractional frequency division in the feedback loop of the phase locked loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B17/00—Monitoring; Testing
    • H04B17/10—Monitoring; Testing of transmitters
    • H04B17/11—Monitoring; Testing of transmitters for calibration
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03C—MODULATION
    • H03C3/00—Angle modulation
    • H03C3/02—Details
    • H03C3/09—Modifications of modulator for regulating the mean frequency
    • H03C3/0908—Modifications of modulator for regulating the mean frequency using a phase locked loop
    • H03C3/0991—Modifications of modulator for regulating the mean frequency using a phase locked loop including calibration means or calibration methods
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03C—MODULATION
    • H03C3/00—Angle modulation
    • H03C3/02—Details
    • H03C3/09—Modifications of modulator for regulating the mean frequency
    • H03C3/0908—Modifications of modulator for regulating the mean frequency using a phase locked loop
    • H03C3/0916—Modifications of modulator for regulating the mean frequency using a phase locked loop with frequency divider or counter in the loop
    • H03C3/0925—Modifications of modulator for regulating the mean frequency using a phase locked loop with frequency divider or counter in the loop applying frequency modulation at the divider in the feedback loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03C—MODULATION
    • H03C3/00—Angle modulation
    • H03C3/02—Details
    • H03C3/09—Modifications of modulator for regulating the mean frequency
    • H03C3/0908—Modifications of modulator for regulating the mean frequency using a phase locked loop
    • H03C3/0941—Modifications of modulator for regulating the mean frequency using a phase locked loop applying frequency modulation at more than one point in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03C—MODULATION
    • H03C3/00—Angle modulation
    • H03C3/02—Details
    • H03C3/09—Modifications of modulator for regulating the mean frequency
    • H03C3/0908—Modifications of modulator for regulating the mean frequency using a phase locked loop
    • H03C3/095—Modifications of modulator for regulating the mean frequency using a phase locked loop applying frequency modulation to the loop in front of the voltage controlled oscillator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03C—MODULATION
    • H03C3/00—Angle modulation
    • H03C3/02—Details
    • H03C3/09—Modifications of modulator for regulating the mean frequency
    • H03C3/0908—Modifications of modulator for regulating the mean frequency using a phase locked loop
    • H03C3/0958—Modifications of modulator for regulating the mean frequency using a phase locked loop applying frequency modulation by varying the characteristics of the voltage controlled oscillator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03C—MODULATION
    • H03C3/00—Angle modulation
    • H03C3/02—Details
    • H03C3/09—Modifications of modulator for regulating the mean frequency
    • H03C3/0908—Modifications of modulator for regulating the mean frequency using a phase locked loop
    • H03C3/0975—Modifications of modulator for regulating the mean frequency using a phase locked loop applying frequency modulation in the phase locked loop at components other than the divider, the voltage controlled oscillator or the reference clock
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/189—High frequency amplifiers, e.g. radio frequency amplifiers
    • H03F3/19—High frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
    • H03F3/195—High frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only in integrated circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F3/24—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers of transmitter output stages
    • H03F3/245—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers of transmitter output stages with semiconductor devices only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G3/00—Gain control in amplifiers or frequency changers without distortion of the input signal
    • H03G3/20—Automatic control
    • H03G3/30—Automatic control in amplifiers having semiconductor devices
    • H03G3/3036—Automatic control in amplifiers having semiconductor devices in high-frequency amplifiers or in frequency-changers
    • H03G3/3042—Automatic control in amplifiers having semiconductor devices in high-frequency amplifiers or in frequency-changers in modulators, frequency-changers, transmitters or power amplifiers
    • H03G3/3047—Automatic control in amplifiers having semiconductor devices in high-frequency amplifiers or in frequency-changers in modulators, frequency-changers, transmitters or power amplifiers for intermittent signals, e.g. burst signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
    • H03L7/185—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using a mixer in the loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B17/00—Monitoring; Testing
    • H04B17/20—Monitoring; Testing of receivers
    • H04B17/21—Monitoring; Testing of receivers for calibration; for correcting measurements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03C—MODULATION
    • H03C2200/00—Indexing scheme relating to details of modulators or modulation methods covered by H03C
    • H03C2200/0004—Circuit elements of modulators
    • H03C2200/002—Filters with particular characteristics
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03C—MODULATION
    • H03C2200/00—Indexing scheme relating to details of modulators or modulation methods covered by H03C
    • H03C2200/0037—Functional aspects of modulators
    • H03C2200/0041—Calibration of modulators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03C—MODULATION
    • H03C2200/00—Indexing scheme relating to details of modulators or modulation methods covered by H03C
    • H03C2200/0037—Functional aspects of modulators
    • H03C2200/005—Modulation sensitivity
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/294—Indexing scheme relating to amplifiers the amplifier being a low noise amplifier [LNA]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/451—Indexing scheme relating to amplifiers the amplifier being a radio frequency amplifier

Abstract

2-포인트 FSK 변조를 사용하는 주파수 합성기 (10) 를 캘리브레이션하는 방법은, 제 1 단계 (P1) 에서, 디지털-아날로그 컨버터 (7) 를 비활성화시키는 것에 의해, 캘리브레이션 유닛 (27) 에 의해 생성된 여기 신호 (Sd) 를 시그마-델타 변조기 (9) 에 공급하고, 합성기의 루프 필터 (4) 로부터의 출력 신호를, 인커밍 신호를 디지털로 컨버팅하고 캘리브레이션 유닛에서 루프 필터 출력 신호와 여기 신호 (Sd) 간의 위상 쉬프트를 오프셋하는 상기 캘리브레이션 유닛 (27) 으로 송신하는 것을 포함한다. 제 2 단계 (P2) 에서, 여기 신호는 시그마-델타 변조기에 그리고 활성화된 디지털-아날로그 컨버터에 공급되고, 디지털-아날로그 컨버터 이득은, 캘리브레이션 유닛에서 루프 필터 출력 신호의 극성을 여기 신호에 대하여 검사하고 이분법 알고리즘을 사용하는 것에 의해 캘리브레이션된다.

Description

2-포인트 FSK 변조를 사용하는 주파수 합성기를 캘리브레이션하는 방법{METHOD FOR CALIBRATING A FREQUENCY SYNTHESISER USING TWO-POINT FSK MODULATION}
본 발명은 특히 FSK RF 신호 트랜시버에서, 2-포인트 변조를 사용하는 주파수 합성기를 캘리브레이션하는 방법에 관한 것이다.
본 발명은 또한, 캘리브레이션 방법을 구현하기 위해 2-포인트 변조를 사용하는 주파수 합성기를 갖는 RF 신호 트랜시버에 관한 것이다.
예를 들어, 단거리 내에서, 데이터 또는 명령들의 송신 또는 수신을 위해, 종래의 트랜시버는 FSK (주파수 쉬프트 키잉) 변조를 사용한다. RF 캐리어 주파수가 높고, 예컨대 대략 2.4 GHz 이라면, 특히 200 kHz 이상의 중간 주파수에 대하여 상대적으로 높은 대역폭이 선택된다. 변조된 신호들에서 변조 주파수 편차는 대역폭에 따라 조정될 수 있다. 그러한 경우에, 매우 정확한 것은 아니고 따라서 저렴할 수도 있는 국부 발진기에 의해 제공되는 기준 주파수가 사용될 수 있다. 그러나, 선택된 대역폭에 비례하는 열 잡음 전력이 고려되어야만 한다. 따라서, 광대역 송신 또는 수신 시스템은 일반적으로, 훌륭한 감도를 가지지 않는다.
특허 출원 EP 0 961 412 A1 은 데이터의 송신을 위해 2-포인트 주파수 변조용 주파수 합성기를 개시한다. 이 주파수 합성기는 저주파수 위상-고정 루프 (PLL) 에서의 가변 분주기, 및 고주파수 변조를 위한 디지털-아날로그 컨버터 (DAC) 를 제어함으로써 데이터를 변조하기 위해 시그마-델타 변조기를 사용한다. 이 DAC 는 디지털 제어 유닛에 의해 조정되는 가변 이득을 가지고, 데이터 주파수 변조를 위해 데이터 제어 신호에 의해 제어된다. 이 디지털 제어 신호는 또한 시그마-델타 변조기로 송신되어, 저주파수 PLL 의 변조를 DAC 에 의해 제공된 변조와 결합한다.
합성기에서, DAC 를 통과하는 변조 신호의 상대적인 지연은 저주파수 PLL 에서의 변조에 따라 변화된다. 그러나, 예컨대 저주파수 PLL 에 의해 및 DAC 컨버터를 통해 변조된 데이터의 스펙트럼의 진폭 레벨을 조정하는 것과 관련하여, 상기의 문헌에는 어느 것도 개시되지 않는다. 그러므로, 데이터 송신을 위해 상태 천이 주파수에 의존하여 바람직하지 않은 간섭이 발생할 수도 있다. 또한, DAC 이득을 조정하는 것은 상대적으로 복잡하고, 이는 단점으로 여겨진다.
특허 EP 2 173 029 B1 는 데이터의 송신을 위해 2-포인트 FSK 변조를 사용하는 주파수 합성기에 대한 자체-캘리브레이션 방법을 개시한다. 주파수 합성기는 전압 제어 발진기가 위치된 제 1 저주파수 위상 고정 루프 (PLL), 및 전압 제어 발진기에 접속된 디지털-아날로그 컨버터를 포함하는 고주파수 액세스를 포함한다. 제 1 PLL 은 또한 기준 발진기, 기준 발진기에 접속된 위상 비교기, 제 1 저역 통과 루프 필터, 및 합성기로부터의 고주파수 출력 신호에 기초하여 분배된 신호를 위상 분주기에 공급하기 위해 변조기에 의해 제어되는 멀티-모드 분주기 카운터를 포함한다. 전압 제어 발진기는 제 1 루프 필터로부터의 제 1 제어 전압 신호에 의해 제 1 입력에서 제어되고, 고주파수 데이터를 변조하기 위해 제 2 제어 전압 신호에 의해 제 2 입력에서 제어된다.
특허 EP 2 173 029 B1 의 주파수 합성기를 위한 자체-캘리브레이션 방법을 위해, DAC 의 이득을 조정하기 위한 이분법 알고리즘이 설명된다. DAC 이득을 조정하기 위한 로직 회로를 제어하기 위해, 다른 비교기에서 연속하는 전압 비교가 수행된다. DAC 이득을 캘리브레이션하기 위한 모든 동작들이 제 1 저주파수 PLL 에서 개루프 모드로 수행된다. 폐루프 동작 동안 전압 드리프트들이 발생한다. 그 결과, 이는 캘리브레이션 이후 폐루프 모드에서의 동작 동안 전압 제어 발진기 전에 필터링될 신호들에 있어서 위상 쉬프트 및 전압 차이들을 생성한다. 또한, 합성기를 캘리브레이션하는데 긴 시간이 걸리며, 이는 단점으로 여겨진다.
2-포인트 변조를 사용하는 주파수 합성기가 또한 공지되어 있고, 여기서 2-포인트 변조기를 캘리브레이션하기 위한 동작들은 루프 필터 또는 DAC 의 출력 전압을 최소로 함으로써 수행된다. 캘리브레이션 모드에서, 루프 필터의 출력 전압은 또한, DAC 이득을 제어하는 최소 평균 제곱 (LMS) 알고리즘에 의해 최소화될 수도 있다. 이는 복잡한 회로 구조를 필요로 하며, 이는 단점으로 여겨진다.
그러므로, 본 발명의 목적은 2-포인트 변조를 사용하는 주파수 합성기를 캘리브레이션하는 방법을 제공하는 것이며, 그 방법은 구현하기에 용이하고 폐루프 캘리브레이션에서 신속하게 수행될 수 있으며, 전술된 종래 기술의 단점들을 극복한다.
이를 위해, 본 발명은 독립항 제 1 항에 기재된 특징들을 포함하는, 2-포인트 변조를 사용하는 주파수 합성기를 캘리브레이션하는 방법에 관련된다.
캘리브레이션 방법의 특정 단계들이 종속항들 제 2 항 내지 제 7 항에 정의된다.
캘리브레이션 방법의 한 가지 장점은, 합성기의 위상 고정 루프 (PLL) 가 캘리브레이션 방법의 단계들을 수행하기 위해 폐쇄된 상태에 있다는 것이다. 이는 개루프 캘리브레이션에서 전술된 종래기술에서 관측된 전압 드리프트들을 회피한다.
유리하게, 오직 2 개의 캘리브레이션 단계들만이 필요하다. 제 1 단계에서, 위상 쉬프트는, 여기 신호가 캘리브레이션 유닛에 공급된 후에, 합성기의 아날로그 부분에서 조정된다. 상기 제 1 단계에서 위상 쉬프트된 신호는 콘스텔레이션의 동상 또는 직교 축들 상으로, 바람직하게는 I-축 (코사인) 상으로 되돌아간다. 그러므로, 제 1 단계에서 I-축 상으로의 투영이 발생한다. 제 2 단계에서, 위상 쉬프트가 캘리브레이션 유닛에서 0 으로 논리적으로 리턴되면, 디지털-아날로그 컨버터 (DAC) 이득은 이분법 알고리즘에 의해 조정된다. 제 1 단계에서의 위상 쉬프트의 정정 이후에, 제 2 단계에서 오직 루프 필터 출력 신호의 극성만이 검사될 수 있다. 캘리브레이션 유닛에서의 이러한 극성 검사는 DAC 이득이 너무 높은지 또는 너무 낮은지의 여부를 알려주고, 이를 용이하게 조정하는 것을 가능하게 한다.
유리하게, 캘리브레이션 유닛에서의 인커밍 신호의 영점 교차들을 제어함으로써 위상 쉬프트가 정정되면, 그에 따라 더 이상 DAC 이득을 캘리브레이션하기 위해 동작 전력을 최소화할 필요가 없다. 2 개의 캘리브레이션 단계들로, PLL 에서 능동 전압 억제가 발생한다.
유리하게, 2-포인트 변조를 사용하는 주파수 합성기를 포함하는 트랜시버에 이미 존재하는 컴포넌트들이 상기 주파수 합성기를 캘리브레이션하는데 사용된다. 이는 집적 회로 구조에 있어서 공간을 절약하고, 이들 캘리브레이션 동작들을 위한 회로의 일반적인 전력 소비를 감소시킨다. 블루투스 통신은 캘리브레이션된 주파수 합성기를 사용하여 달성될 수 있다. 또한, 트랜시버의 동작 동안, 특히 데이터 변조 동안 상기 합성기를 캘리브레이션하는 것을 예측하는 것이 가능하다.
이를 위해, 본 발명은 또한, 독립항 제 8 항에 기재된 특징들을 포함하는, 캘리브레이션 방법을 구현하기 위해 2-포인트 변조를 사용하는 주파수 합성기를 갖는 RF 신호 트랜시버에 관련된다.
RF 신호 트랜시버의 특정 실시형태들이 종속항 제 9 항 내지 제 11 항에 정의된다.
FSK RF 신호 트랜시버에서, 2-포인트 변조를 사용하는 주파수 합성기를 캘리브레이션하는 방법의 목적들, 장점들, 및 특징들은 도면들을 통해 이하 설명에서 더 명확히 나타날 것이다.
도 1 은 본 발명에 따른 캘리브레이션 방법에 의해 캘리브레이션될 2-포인트 변조를 사용하는 주파수 합성기를 포함하는 트랜시버의 간략화된 도면을 도시한다.
도 2 는 본 발명에 따른 캘리브레이션 방법의 제 2 단계에서 DAC 이득을 조정하기 위한 루프 필터 출력 신호들을 갖는 합성기의 부분 도면이다.
이하 설명에서, 특히 본 기술 분야에서 당업자에게 잘 알려진 캘리브레이션 방법을 구현하기 위한 FSK RF 신호 트랜시버에서, 2-포인트 변조를 사용하는 주파수 합성기의 모든 컴포넌트들은 오직 간략화된 방식으로 설명될 것이다. 2-포인트 FSK 변조를 갖는 주파수 합성기를 갖는 트랜시버가 주로 설명된다.
도 1 은 2-포인트 FSK 변조를 사용하는 주파수 합성기 (10) 를 포함하는 FSK RF 신호 트랜시버 (1) 의 일반적인 도면을 도시한다. 정상적인 동작 모드에서, 트랜시버 (1) 는 약 2.4 GHz 의 반송파 주파수에서 FSK 또는 GFSK RF 신호들에 대한 적어도 하나의 송신/수신 안테나 (20) 를 포함한다. 트랜시버 (1) 는 또한, 안테나 (20) 에 의해 송신될 주파수 합성기 (10) 에 의해 출력된 변조된 신호들 OUT 에 대한 출력에서의 증폭기 (PA) (22) 및 안테나 (20) 로부터 신호들을 수신하는 저잡음 수신 증폭기 (LNA; 21) 를 포함한다. 수신 증폭기 (21) 에서 증폭되고 필터링된 신호들은 국부 발진기 (비도시) 에 의해 공급된 발진 신호 (OSC) 에 의해, 적어도 하나의 믹서 (23) 에서 주파수가 컨버팅된다. 믹서 (23) 로부터의 출력되는 신호들은 베이스밴드 신호들일 수도 있는 간단한 또는 직교하는 중간 신호들이다. 이들 중간 신호들은 저역 통과 또는 베이스밴드 필터인 필터 IF (25) 에서 필터링된다. 가변 이득 증폭기 (VGA; 26) 는 필터링된 신호들을 증폭하고, 이들을 (도시되지 않은) 프로세싱 유닛에 종래의 방식으로 공급하여 인커밍 데이터 신호들을 복조한다.
일반적으로, 필터링되고 증폭된 중간 신호들은 프로세싱 유닛에서 디지털 컨버팅되며, 즉 기준 발진기로부터의 클록 신호에 의해 샘플링되고 클록된다. 이 기준 발진기는 26 MHz 에서 동작하고 2 분주기들의 시리즈들이 뒤따르는 수정 공진기일 수도 있다. 예를 들어, (도시되지 않은) 직렬의 4 개의 2 분주기들이 존재할 수도 있다. 컨버전 이후에, 프로세싱 유닛에서의 샘플들에 기초하여 콘스텔레이션의 동상 I 또는 직교 Q 축들 상으로 투영이 또한 생성될 수 있다. 이러한 투영은 하나의 주파수 빈, 즉 하프 이산 푸리에 변환 DFT 의 단일 주파수에 대응한다. (도시되지 않은) 기준 발진기는 주파수 합성기 (10) 에 대한 기준 신호 Ref 를 공급한다.
주파수 합성기 (10) 는 2-포인트 FSK 또는 GFSK 주파수 변조를 사용하는 합성기일 수도 있다. 주파수 합성기 (10) 는 주로, 저주파수 또는 저역 통과 위상 고정 루프, 및 위상 고정 루프의 전압 제어 발진기 (VCO; 6) 에 접속된 고주파수 액세스를 포함한다. 고주파수 액세스는 디지털-아날로그 컨버터 (DAC; 7) 를 포함한다.
따라서 주파수 합성기 (10) 는 위상 고정 루프에서 위상 비교기 (2) 를 포함한다. 이 비교기 (2) 는 상기 주파수 합성기의 일부를 형성할 수도 있는 (도시되지 않은) 기준 발진기로부터의 기준 신호 (Ref), 및 시그마-델타 변조기 (9) 로부터의 변조 신호를 수신한다. 비교기에 의해 출력된 높은 및 낮은 비교 신호들은 저역 통과 필터 (4) 인 루프 필터에 신호를 공급하는 차지 펌프 (3) 에 공급된다. 도 1 에 도시된 것과 같이, 루프 필터 (4) 로부터의 출력 신호가 가산기 (5) 에서 DAC 컨버터 (7) 로부터의 출력 신호에 가산되어 이 경우 오직 하나의 버랙터만을 갖는 VCO (6) 를 제어한다. 그러나, 가산기 (5) 를 사용하지 않고, 서로 독립적인 병렬의 2 개의 전용 버랙터들을 갖는 VCO (6) 를 예측하는 것이 가능하다.
VCO (6) 는 고주파수 신호 (OUT) 를 생성할 수 있다. 고주파수 신호 (OUT) 는 또한, 위상 고정 루프를 폐쇄하기 위해 시그마-델타 변조기 (9) 와 양방향 접속하는 프로그래밍가능한 분주기 (8) 를 통과한다. 정상 동작시, 데이터 신호 (data) 는 주파수 합성기에 의한 2-포인트 FSK 변조를 위해 그리고 고주파수 FSK 변조 신호 (OUT) 를 공급하기 위해, 프로세싱 유닛에 의해 DAC (7) 로 및 시그마-델타 변조기 (9) 로 공급된다. 신호 (OUT) 의 캐리어 주파수는 1.2 GHz 또는 2.4 GHz 에 가까울 수도 있다. 1.2 GHz 의 주파수에 대하여, 주파수 곱셈은 또한, 2.4 GHz 의 반송파 주파수에서 트랜시버 (1) 의 안테나에 의한 FSK 변조 신호의 송신을 위해 수행될 수도 있다.
트랜시버 (1) 는 또한, (도시되지 않은) 프로세싱 유닛의 일부를 형성할 수도 있는 캘리브레이션 유닛 (27) 을 포함한다. 제 1 멀티플렉서 (MUX1; 24) 는 주파수 합성기 (10) 의 루프 필터 (4) 의 출력과 IF 필터 (25) 사이에 배치된다. 제 1 멀티플렉서 (24) 는 또한, 믹서 (23) 의 출력에 접속된다. 제 1 선택 신호 (Sel1) 는 주파수 합성기를 캘리브레이션하는 방법을 위해 루프 필터 (4) 의 출력을 IF 필터 (25) 에 접속하거나, 트랜시버 (1) 의 정상 동작 모드에서 믹서 (23) 의 출력을 IF 필터 (25) 에 접속하기 위해 캘리브레이션 유닛에 의해 공급된다. 제 2 멀티플렉서 (MUX2; 29) 는 또한 캘리브레이션 유닛 (27) 으로부터의 제 2 선택 신호 (Sel2) 에 의해 제공되고 제어되어 캘리브레이션 유닛으로부터의 여기 신호 (Sd) 를 캘리브레이션 방법을 위해 DAC (7) 로 및 시그마-델타 변조기 (9) 로 공급한다. 정상 동작 모드에서, 합성기가 예컨대, 캘리브레이션되었다면, 데이터 신호 (data) 는 제 2 멀티플렉서 (29) 를 통해 DAC (7) 로 및 시그마-델타 변조기 (9) 로 공급된다.
주파수 합성기 (10) 를 캘리브레이션하는 방법은 도 1 및 도 2 를 참조하여 지금부터 설명될 것이다. 캘리브레이션 방법은 주로, 2 개의 캘리브레이션 단계들 (P1 및 P2) 로 구성된다. 캘리브레이션 유닛 (27) 은 제 1 및 제 2 선택 신호들 (Sel1 및 Sel2) 을 2 개의 멀티플렉서들 (24 및 29) 로 송신하여 루프 필터 (4) 의 출력을 IF 필터 (25) 에 접속하고 캘리브레이션 유닛 (27) 을 DAC 컨버터 (7) 에 및 시그마-델타 변조기 (9) 에 접속한다. 캘리브레이션 유닛은 여기 신호 (Sd) 를 공급하여 주파수 합성기 및 주로 DAC (7) 를 캘리브레이션한다. 여기 신호 (Sd) 는 예컨대, 대략 200 Hz 이지만, 일반적으로 약 100 kHz 인 루프 필터 (4) 의 컷오프 주파수 미만인, 낮은 주파수에 있을 수도 있다.
루프 필터 (4) 는 또한, 제 1 단계 (P1) 를 수행하기 위해 루프 필터 출력 신호를 디지털 컨버팅하는 캘리브레이션 유닛 (27) 의 입력에 직접 접속될 수 있다. 그러한 경우에, 제 1 멀티플렉서 (24) 는 캘리브레이션 모드로 변화하는데 있어 더 이상 필요하지 않다.
제 1 캘리브레이션 단계 (P1) 에서, 위상 쉬프트는 캘리브레이션 유닛에 의해 생성되고 주로 시그마-델타 변조기 (9) 로 송신되는 여기 신호 (Sd) 와 캘리브레이션 유닛 (27) 에서 IF 필터 (25) 및 VGA 증폭기 (26) 를 통과하여 수신된 루프 필터 (4) 로부터의 출력 신호 간에 조정된다. 캘리브레이션 유닛은 상기 제 1 단계에서 작동하지 않도록, 0 의 이득을 DAC (7) 에 공급한다.
단계 (P1) 에서의 위상 쉬프트를 조정하기 위해, 코어 유닛 (28) 은 콘스텔레이션의 동상 또는 직교 축들 상으로의 투영을 실시하기 위해 캘리브레이션 유닛 (27) 에 통합된다. 상기의 투영은 또한, 프로세싱 유닛의 샘플들에 기초하여 실시될 수도 있다. 이러한 투영은 하나의 주파수 빈, 즉 하프 DFT 를 갖는 단일 주파수에 대응한다. 따라서, VGA 증폭기 (26) 로부터의 출력 신호는 캘리브레이션 유닛 입력에서 샘플링된다. 이러한 코어 유닛 (28) 은 또한, 정의된 지속시간의 시간 샘플링 윈도우에 의해 코어를 통해 인커밍 신호들의 저역 통과 디지털 필터링을 수행할 수 있다. 이는 또한, 합성기 (10) 의 시그마-델타 변조기에 의해 생성된 잡음 또는 임의의 다른 부유 잡음 (stray noise) 을 효과적으로 필터링한다.
상기 제 1 단계 (P1) 에서 위상 쉬프트된 신호는 콘스텔레이션의 동상 또는 직교 축들 상으로, 바람직하게는 I-축 (코사인) 상으로 되돌아간다. 그러므로, 하프 DFT 에 대응하는 제 1 단계 (P1) 에서 I-축 상으로 투영이 발생한다. 따라서, 상기 캘리브레이션 유닛 (27) 에 들어가는 신호의 영점 교차들은 여기 신호 (Sd) 와의 비교를 위해 캘리브레이션 유닛의 서브루틴에 의해 검사된다. 따라서, 가변 지연 또는 위상 쉬프트 오프셋은 단계 (P1) 의 종료시 정정된다.
트랜시버 (1) 의 IF 필터 (25) 와 VGA 증폭기 (26) 가 주파수 합성기 (10) 를 캘리브레이션하는데 사용되기 때문에, 이들 2 개의 엘리먼트들은 위상 고정 루프의 다른 엘리먼트들보다 더 큰 지연 또는 위상 쉬프트를 생성하는 것에 유의한다. 그러므로, 위상 쉬프트 조정은 제 1 단계 (P1) 에서 캘리브레이션 유닛 (27) 에서 디지털로 시행되어야만 한다.
이러한 투영이 캘리브레이션 유닛 (27) 에서의 디지털 신호로 실시된다면, 이득은 또한, 관측된 여기 신호의 신호 잡음비 (SNR) 에서 관측되는 것에 또한 유의하여야 한다. 이는 또한, 미세한 캘리브레이션이 가능하게 하고, 이는 Q 부분에 존재하는 잡음이 상기 제 1 단계의 종료시 영구적으로 제거되기 때문이다. 상기 제 1 단계 (P1) 의 결과로서, 위상 정렬은 최적의 SNR 에 의해 달성된다. 추가로, DAC (7) 가 제 1 단계 (P1) 에서 동작하고 있지 않기 때문에, 따라서 루프 필터 (4) 의 출력에 최대의 방해가 발생한다. 따라서, 제 1 단계 (P1) 는 또한, 이하 설명되는 것과 같이, 제 2 단계 (P2) 에서 활용되는 거부를 최적화하는데 사용된다.
여기 신호가 공지되고, 특히 캘리브레이션 유닛 (27) 에서 생성되기 때문에, 예컨대, 의사 랜덤 신호에 의해 상기 신호를 변조하고 등가의 변조 벡터 (정정) 상에 투영하는 것이 가능하다. 이는 또한, 시그마-델타 변조기 (9) 에 의해 생성된 잡음에 관련된 거부를 증가시킨다.
제 2 캘리브레이션 단계 (P2) 에서, DAC (7) 의 이득은 루프 필터 (4) 를 떠나는 신호의 극성 또는 부호를 검사하는 것에 의해 용이하게 조정된다. 이 경우, DAC (7) 를 캘리브레이션하기 위해 전력을 최소화하는 것은 더 이상 필수적이지 않다. 양의 부호 또는 양의 극성은, 캘리브레이션 유닛 (27) 에서의 검사가 루프 필터 (4) 의 출력 신호를 여기 신호 (Sd) 와 동상인 것으로 정의하는 것을 표시한다. 음의 부호 또는 음의 극성은, 캘리브레이션 유닛 (27) 에서의 검사가 루프 필터 (4) 의 출력 신호를 여기 신호 (Sd) 와 180°로 위상 쉬프트되는 것으로 정의하는 것을 표시한다.
이분법 알고리즘에 의한 조정은 그 후, 캘리브레이션 유닛 (27) 에 의해 구현될 수 있다. 이는 DAC 이득이 루프 필터 (4) 의 출력 신호의 극성을 검사함으로써 간단히 조정될 수 있는 것을 의미한다. 도 2 의 그래프들에 의해 도시되는 것과 같이, 극성이 음인 것으로 정의된다면, 이는 DAC (7) 의 이득이 너무 높은 것을 의미하는 반면, 극성이 양이라면, 이는 DAC (7) 의 이득이 너무 낮은 것을 의미한다. DAC (7) 의 이득의 최종 디지털 값이 캘리브레이션 유닛에 의해 공급되면, 캘리브레이션 방법은 종료한다. 디지털 이득 값은 7 비트들로 정의될 수도 있다. 2 개의 단계들 P1 및 P2 에서 주파수 합성기를 캘리브레이션하는 상기 방법으로, 제 2 단계 (P2) 에서 DAC (7) 의 이득을 0.4 ms 내지 5 ms 사이에서 조정하는 것이 가능하다.
캘리브레이션 방법의 종료시, 멀티플렉서들 (24, 29) 에 대한 선택 신호들 (Sel1, Sel2) 을 변경함으로써 정상 동작 모드로 간단히 변화하는 것이 용이하다. 블루투스 통신은 캘리브레이션된 주파수 합성기를 사용하여 달성될 수 있다.
물론, 합성기는 다수의 기존의 트랜시버 컴포넌트들을 사용하여 캘리브레이션되기 때문에, 집적 회로에서 요구되는 많은 공간의 손실이 존재하지 않는다. 또한, 캘리브레이션 방법은 동작 동안 상기 합성기를 캘리브레이션하기 위해 트랜시버에서 임의의 시기에 그리고 폐루프 모드에서 수행되는 캘리브레이션으로 시작될 수 있다. 이러한 캘리브레이션은 송신될 데이터의 변조 동안에도 계속해서 발생할 수도 있다. 이러한 주파수 합성기는 예컨대, 0.18 ㎛ CMOS 기술에 의해 형성될 수도 있다.
전술된 설명으로부터, 트랜시버에서 2-포인트 변조를 사용하는 주파수 합성기를 캘리브레이션하는 방법의 몇몇 변형들이 청구항들에 의해 정의된 본 발명의 범위로부터 벗어남 없이 당업자에 의해 고안될 수 있다. 동일한 캘리브레이션 방법을 사용하여 PSK 또는 BPSK 또는 QPSK 변조를 사용하는 합성기를 캘리브레이션하는 것이 고안되었을 수 있다. 트랜시버의 동작 동안의 임의의 시기에 또는 프로그래밍된 시간 주기들에 변조된 데이터 신호들의 수신 또는 송신 모드로부터 캘리브레이션 모드로 변화하는 것을 예측하는 것이 가능하다.
1 트랜시버
2 위상 비교기
3 차지 펌프
4 루프 필터
5 가산기
6 전압 제어 발진기
7 디지털-아날로그 컨버터
8 프로그래밍가능한 분주기
9 시그마-델타 변조기
10 주파수 합성기
27 캘리브레이션 유닛

Claims (11)

  1. 트랜시버 (1) 에서 2-포인트 변조를 사용하는 주파수 합성기 (10) 를 캘리브레이션하는 방법으로서,
    상기 주파수 합성기 (10) 는,
    - 기준 발진기로부터의 기준 신호 (Ref) 와 시그마-델타 변조기 (9) 로부터의 변조 신호를 비교하기 위한 적어도 하나의 위상 비교기 (2), 상기 비교기 (2) 의 출력에 접속된 차지 펌프 (3), 상기 차지 펌프 (3) 의 출력에 접속된 루프 필터 (4), 상기 루프 필터 (4) 로부터의 출력 신호를 수신하고 고주파수 신호 (OUT) 를 생성하는 전압 제어 발진기 (VCO; 6), 및 상기 시그마-델타 변조기 (9) 에 접속되고 상기 고주파수 신호 (OUT) 를 수신하는 프로그래밍가능한 분주기 (8) 를 포함하는, 저주파수 또는 저역 통과 위상 고정 루프, 및
    - 가산기 (5) 를 통해 또는 직접, 상기 위상 고정 루프의 상기 전압 제어 발진기 (VCO; 6) 에 접속되는 디지털-아날로그 컨버터 (DAC; 7) 로의 고주파수 액세스로서, 상기 가산기 (5) 는 상기 루프 필터 (4) 로부터의 출력 신호와 상기 디지털-아날로그 컨버터 (7) 로부터의 출력 신호의 가산을 수행하는, 상기 고주파수 액세스를 포함하고,
    상기 캘리브레이션하는 방법은,
    - 상기 위상 고정 루프가 폐쇄되는 캘리브레이션 모드의 제 1 단계 (P1) 에서, 상기 디지털-아날로그 컨버터 (7) 를 비활성화시키는 것에 의해 상기 트랜시버 (1) 의 캘리브레이션 유닛 (27) 에 의해 생성된 여기 신호 (Sd) 를 상기 시그마-델타 변조기 (9) 에 공급하고, 상기 루프 필터 (4) 로부터의 출력 신호를, 상기 루프 필터 (4) 의 출력으로부터 송신된 인커밍 신호를 디지털 컨버팅하는 상기 캘리브레이션 유닛 (27) 으로 송신하며, 상기 캘리브레이션 유닛 (27) 에서 상기 루프 필터 (4) 로부터의 적어도 출력 신호와 상기 여기 신호 (Sd) 간의 위상 쉬프트를 오프셋하는 단계, 및
    - 상기 위상 고정 루프가 폐쇄되는 상기 캘리브레이션 모드의 제 2 단계 (P2) 에서, 상기 여기 신호 (Sd) 를 상기 시그마-델타 변조기 (9) 에 그리고 활성화된 상기 디지털-아날로그 컨버터 (7) 에 공급하고, 상기 디지털-아날로그 컨버터 (7) 의 이득을, 상기 여기 신호 (Sd) 에 대하여 상기 루프 필터 (4) 로부터의 출력 신호의 부호 또는 극성을 상기 캘리브레이션 유닛 (27) 에서 검사하고, 이분법 알고리즘을 사용하여 상기 이득을 조정하는 것에 의해, 캘리브레이션하는 단계를 포함하는 것을 특징으로 하는 캘리브레이션하는 방법.
  2. 제 1 항에 있어서,
    상기 제 1 단계 (P1) 에서 상기 루프 필터 (4) 로부터의 신호의 위상 쉬프트의 조정은, 상기 캘리브레이션 유닛 (27) 에서 콘스텔레이션의 동상 또는 직교 축들 상으로, 바람직하게 I-축 (코사인) 상으로 되돌리는 것을 특징으로 하는 캘리브레이션하는 방법.
  3. 제 2 항에 있어서,
    상기 제 1 단계 (P1) 에서 상기 루프 필터 (4) 로부터의 디지털화된 신호를 I-축 (코사인) 상으로 리턴하기 위해, 특히 상기 루프 필터 (4) 로부터 수신된 디지털화된 신호에 기초하여 상기 캘리브레이션 유닛 (27) 의 코어 (28) 에서 투영이 실시되는 것을 특징으로 하는 캘리브레이션하는 방법.
  4. 제 2 항에 있어서,
    상기 캘리브레이션 유닛 (27) 의 코어 (28) 에서 상기 위상 쉬프트를 조정하기 위해 상기 코사인 축 상으로 투영을 실시하여, 관측된 여기 신호의 신호 잡음비를 증가시키면서 상기 합성기 (10) 의 상기 시그마-델타 변조기에 의해 생성된 잡음이 필터링되는 것을 특징으로 하는 캘리브레이션하는 방법.
  5. 제 1 항에 있어서,
    상기 캘리브레이션 유닛 (27) 은 상기 여기 신호 (Sd) 에 대하여 루프 필터 신호의 위상 쉬프트를 오프셋하기 위해 상기 루프 필터 (4) 로부터의 디지털화된 신호의 영점 교차들을 결정하기 위한 서브루틴을 포함하는 것을 특징으로 하는 캘리브레이션하는 방법.
  6. 제 1 항에 있어서,
    상기 캘리브레이션 모드에서, 상기 루프 필터 (4) 로부터의 출력 신호는 상기 캘리브레이션 유닛 (27) 으로의 송신을 위해, 상기 트랜시버 (1) 의 IF 필터 (25) 다음에 상기 트랜시버의 VGA 증폭기 (26) 를 통과하고, 상기 IF 필터 (25) 및 상기 VGA 증폭기 (26) 는 상기 트랜시버 (1) 의 데이터 수신 모드에서 정상 동작으로 사용되며,
    상기 제 1 단계 (P1) 에서, 상기 루프 필터 (4) 로부터의 신호에 기초하는 상기 VGA 증폭기 (26) 로부터의 출력 신호는 상기 여기 신호에 대하여 상기 위상 쉬프트를 오프셋하기 위해 상기 캘리브레이션 유닛 (27) 에서 디지털 컨버팅되는 것을 특징으로 하는 캘리브레이션하는 방법.
  7. 제 6 항에 있어서,
    상기 트랜시버 (1) 는,
    인커밍 RF 신호들의 주파수를 컨버팅하기 위한 믹서 (23) 와 상기 IF 필터 (25) 사이에 배치되고, 상기 캘리브레이션 유닛 (27) 으로부터의 제 1 선택 신호 (Sel1) 에 의해 제어되는 동안 상기 루프 필터 (4) 로부터의 신호와 상기 믹서 (23) 로부터의 적어도 하나의 컨버팅된 신호를 입력에서 수신하는 제 1 멀티플렉서 (24), 및
    상기 캘리브레이션 유닛 (27) 과 상기 주파수 합성기 (10) 사이에 배치되고, 상기 캘리브레이션 유닛 (27) 으로부터의 제 2 선택 신호 (Sel2) 에 의해 제어되는 동안 상기 캘리브레이션 유닛 (27) 으로부터의 상기 여기 신호 (Sd) 와 데이터 변조 신호 (data) 를 입력에서 수신하는 제 2 멀티플렉서 (29) 를 포함하며,
    캘리브레이션 모드에서, 상기 제 1 및 제 2 멀티플렉서들 (24, 29) 은 상기 루프 필터 (4) 를 상기 제 1 멀티플렉서 (24) 를 통해 상기 IF 필터 (25) 에 접속하고 상기 여기 신호 (Sd) 를 상기 제 2 멀티플렉서 (29) 를 통해 상기 주파수 합성기 (10) 에 공급하도록 상기 제 1 및 제 2 선택 신호들 (Sel1, Sel2) 에 의해 제어되고,
    상기 디지털-아날로그 컨버터 (7) 의 이득이 상기 제 2 단계 (P2) 에서 캘리브레이션되면, 상기 믹서 (23) 의 출력을 상기 제 1 멀티플렉서 (24) 를 통해 상기 IF 필터 (25) 에 접속하고, 상기 데이터 변조 신호 (data) 를 상기 제 2 멀티플렉서 (29) 를 통해 상기 주파수 합성기 (10) 로 송신하는 것에 의해 정상 동작 모드가 선택되는 것을 특징으로 하는 캘리브레이션하는 방법.
  8. 청구항 제 1 항에 기재된 캘리브레이션하는 방법을 구현하기에 적합한 2-포인트 변조를 사용하는 주파수 합성기 (10) 를 포함하는 RF 신호 트랜시버 (1) 로서,
    상기 트랜시버 (1) 는, 캘리브레이션 모드에서 상기 주파수 합성기 (10) 로 송신된 여기 신호 (Sd) 의 위상 쉬프트를 조정하고, 이분법 알고리즘에 의해 상기 디지털-아날로그 컨버터 (7) 의 이득을 캘리브레이션하기 위한 적어도 하나의 캘리브레이션 유닛 (27) 을 포함하고,
    상기 주파수 합성기 (10) 는,
    - 기준 발진기로부터의 기준 신호 (Ref) 와 시그마-델타 변조기 (9) 로부터의 변조 신호를 비교하기 위한 적어도 하나의 위상 비교기 (2), 상기 비교기 (2) 의 출력에 접속된 차지 펌프 (3), 상기 차지 펌프 (3) 의 출력에 접속된 루프 필터 (4), 상기 루프 필터 (4) 로부터의 출력 신호를 수신하고 고주파수 신호 (OUT) 를 생성하는 전압 제어 발진기 (VCO; 6), 및 상기 시그마-델타 변조기 (9) 에 접속되고 상기 고주파수 신호 (OUT) 를 수신하는 프로그래밍가능한 분주기 (8) 를 포함하는, 저주파수 또는 저역 통과 위상 고정 루프, 및
    - 가산기 (5) 를 통해 또는 직접, 상기 위상 고정 루프의 상기 전압 제어 발진기 (VCO; 6) 에 접속되는 디지털-아날로그 컨버터 (DAC; 7) 로의 고주파수 액세스로서, 상기 가산기 (5) 는 상기 루프 필터 (4) 로부터의 출력 신호와 상기 디지털-아날로그 컨버터 (7) 로부터의 출력 신호의 가산을 수행하는, 상기 고주파수 액세스를 포함하는, RF 신호 트랜시버.
  9. 제 8 항에 있어서,
    상기 트랜시버 (1) 는 상기 루프 필터 (4) 로부터 상기 캘리브레이션 유닛 (27) 으로의 신호의 송신을 위해, 상기 루프 필터 (4) 로부터의 출력 신호를 수신하기 위한 IF 필터 (25), 다음에 VGA 증폭기 (26) 를 포함하고, 상기 IF 필터 (25) 및 상기 VGA 증폭기 (26) 는 상기 트랜시버 (1) 의 데이터 수신 모드에서 정상 동작으로 사용되는 것을 특징으로 하는 RF 신호 트랜시버.
  10. 제 9 항에 있어서,
    상기 트랜시버 (1) 는,
    안테나 (20) 에 의해 수신되고 저잡음 증폭기 (21) 에 의해 증폭되는 인커밍 RF 신호들의 주파수를 컨버팅하기 위한 믹서 (23) 와 상기 IF 필터 (25) 사이에 배치되고, 상기 캘리브레이션 유닛 (27) 으로부터의 제 1 선택 신호 (Sel1) 에 의해 제어되는 동안 상기 루프 필터 (4) 로부터의 신호와 상기 믹서 (23) 로부터의 적어도 하나의 컨버팅된 신호를 입력에서 수신하는 제 1 멀티플렉서 (24), 및
    상기 캘리브레이션 유닛 (27) 과 상기 주파수 합성기 (10) 사이에 배치되고, 상기 캘리브레이션 유닛 (27) 으로부터의 제 2 선택 신호 (Sel2) 에 의해 제어되는 동안 상기 캘리브레이션 유닛 (27) 으로부터의 상기 여기 신호 (Sd) 와 데이터 변조 신호 (data) 를 입력에서 수신하는 제 2 멀티플렉서 (29) 를 포함하며,
    상기 트랜시버 (1) 는 상기 제 1 및 제 2 선택 신호들 (Sel1, Sel2) 에 의해 제어되는 상기 제 1 및 제 2 멀티플렉서들 (24, 29) 을 통해 데이터 수신 및 송신 모드로, 또는 상기 주파수 합성기 (10) 를 상기 캘리브레이션 유닛 (27) 에 접속함으로써 캘리브레이션 모드로 구성될 수 있는 것을 특징으로 하는 RF 신호 트랜시버.
  11. 제 9 항에 있어서,
    상기 트랜시버 (1) 는 수신 모드 또는 송신 모드로부터 캘리브레이션 모드로 계속해서 변화하도록 구성될 수 있는 것을 특징으로 하는 RF 신호 트랜시버.
KR1020160150613A 2015-11-13 2016-11-11 2-포인트 fsk 변조를 사용하는 주파수 합성기를 캘리브레이션하는 방법 KR101859293B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP15194566.4 2015-11-13
EP15194566.4A EP3168983B1 (fr) 2015-11-13 2015-11-13 Procédé de calibration d'un synthétiseur de fréquence à modulation fsk à deux points

Publications (2)

Publication Number Publication Date
KR20170056466A true KR20170056466A (ko) 2017-05-23
KR101859293B1 KR101859293B1 (ko) 2018-06-28

Family

ID=54608308

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160150613A KR101859293B1 (ko) 2015-11-13 2016-11-11 2-포인트 fsk 변조를 사용하는 주파수 합성기를 캘리브레이션하는 방법

Country Status (5)

Country Link
US (1) US10003414B2 (ko)
EP (1) EP3168983B1 (ko)
JP (1) JP6267767B2 (ko)
KR (1) KR101859293B1 (ko)
CN (1) CN107040215B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200080592A (ko) * 2018-12-27 2020-07-07 한국과학기술원 Rf 밀리미터파 대역의 신호 크기 및 위상을 캘리브레이션하기 위한 다중 안테나 시스템
US11665032B2 (en) 2019-06-17 2023-05-30 Korea Advanced Institute Of Science And Technology Method and apparatus for modulating/demodulating an FSK signal

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT201700000392A1 (it) * 2017-01-03 2018-07-03 St Microelectronics Srl Procedimento per generare segnali di auto-test, circuito ed apparecchiatura corrispondenti
US10693417B2 (en) * 2017-03-20 2020-06-23 Blue Danube Systems, Inc. Precision high frequency phase adders
US10158364B1 (en) * 2017-08-31 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Realignment strength controller for solving loop conflict of realignment phase lock loop
US10511469B2 (en) * 2018-02-20 2019-12-17 Sony Corporation Synthesizer
US10291389B1 (en) * 2018-03-16 2019-05-14 Stmicroelectronics International N.V. Two-point modulator with matching gain calibration
DE102018121687B4 (de) * 2018-09-05 2023-12-14 Infineon Technologies Ag Radarvorrichtung, Überwachungsvorrichtung, Phasenregelschaltung und Verfahren zum Überwachen einer Signalverarbeitungsschaltung
EP3664301B1 (fr) * 2018-12-06 2021-08-18 The Swatch Group Research and Development Ltd Emetteur-recepteur comprenant une puce electronique
TWI703813B (zh) * 2019-04-23 2020-09-01 瑞昱半導體股份有限公司 訊號補償裝置
US11212017B2 (en) * 2019-09-13 2021-12-28 Qualcomm Incorporated Phase-locked loop (PLL) calibration
EP3800787A1 (en) * 2019-10-02 2021-04-07 Imec VZW A method of calibrating and a calibration circuit for a two-point modulation phase locked loop
CN111049599B (zh) * 2019-12-09 2022-03-11 物格微电子(珠海)有限公司 一种两点调制无线通信发射机的校准方法
CN111245765A (zh) * 2020-01-19 2020-06-05 西安云维智联科技有限公司 一种有线载波通信信号自适应增益跟踪捕获方法及装置
US11070214B1 (en) * 2020-10-14 2021-07-20 Mellanox Technologies Denmark Aps Test circuit for a digital phase-locked loop
US11095293B1 (en) * 2020-12-31 2021-08-17 Texas Instruments Incorporated Low-power fractional analog PLL without feedback divider
CN113810048A (zh) * 2021-11-18 2021-12-17 深圳百瑞互联技术有限公司 具有增益校正的锁相环两点调制电路、发射机及校正方法
US20240097724A1 (en) * 2022-09-20 2024-03-21 Qualcomm Incorporated Injecting a Frequency-Modulated Signal into a Receiver

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080007346A1 (en) * 2006-06-20 2008-01-10 Broadcom Corporation Two-point modulation polar transmitter architecture and method for performance enhancement
US20090219100A1 (en) * 2008-03-01 2009-09-03 Skyworks Solutions, Inc. Voltage-controlled oscillator gain calibration for two-point modulation in a phase-locked loop

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2237157A (en) * 1989-10-20 1991-04-24 Marconi Instruments Ltd Control of frequency modulators
DE69826835T2 (de) 1998-05-29 2006-02-23 Motorola Semiconducteurs S.A. Frequenzsynthetisierer
CA2281522C (en) * 1999-09-10 2004-12-07 Philsar Electronics Inc. Delta-sigma based two-point angle modulation scheme
DE10108636A1 (de) * 2001-02-22 2002-09-19 Infineon Technologies Ag Abgleichverfahren und Abgleicheinrichtung für PLL-Schaltung zur Zwei-Punkt-Modulation
DE10147963A1 (de) * 2001-09-28 2003-04-30 Infineon Technologies Ag Abgleichverfahren für eine nach dem Zwei-Punkt-Prinzip arbeitende PLL-Schaltung und PLL-Schaltung mit einer Abgleichvorrichtung
DE10207544A1 (de) * 2002-02-22 2003-09-18 Infineon Technologies Ag Verfahren zum Abgleichen eines Zwei-Punkt-Modulators und Zwei-Punkt-Modulator mit einer Abgleichvorrichtung
JP3934585B2 (ja) * 2003-08-22 2007-06-20 松下電器産業株式会社 広帯域変調ｐｌｌ、広帯域変調ｐｌｌのタイミング誤差補正システム、変調タイミング誤差補正方法および広帯域変調ｐｌｌを備えた無線通信装置の調整方法
JP3852939B2 (ja) * 2003-08-22 2006-12-06 松下電器産業株式会社 広帯域変調ｐｌｌおよびその変調度調整方法
US20080007365A1 (en) * 2006-06-15 2008-01-10 Jeff Venuti Continuous gain compensation and fast band selection in a multi-standard, multi-frequency synthesizer
KR101224890B1 (ko) * 2007-11-05 2013-01-22 삼성전자주식회사 투 포인트 모듈레이션을 수행하는 위상 동기 루프 회로 및그 이득 조정 방법
US7746187B2 (en) * 2008-06-02 2010-06-29 Panasonic Corporation Self-calibrating modulator apparatuses and methods
KR101544994B1 (ko) * 2008-09-16 2015-08-17 삼성전자주식회사 2점 위상 변조기 및 이 장치의 변환 이득 교정 방법
EP2173029B1 (fr) * 2008-10-03 2010-12-22 The Swatch Group Research and Development Ltd. Procédé d'auto-calibrage d'un synthétiseur de fréquence à modulation FSK à deux points
JP5557634B2 (ja) * 2010-07-20 2014-07-23 ルネサスエレクトロニクス株式会社 高周波信号処理装置
US8427243B2 (en) * 2011-02-17 2013-04-23 Mediatek Inc. Signal generating circuit and signal generating method
US20140106681A1 (en) * 2012-10-12 2014-04-17 Qualcomm Incorporated Ku ADAPTATION FOR PHASE-LOCKED LOOP WITH TWO-POINT MODULATION
US9331704B2 (en) * 2013-02-01 2016-05-03 Qualcomm Incorporated Apparatus and method for generating an oscillating output signal
CN103427839B (zh) * 2013-08-28 2017-03-01 北京中科汉天下电子技术有限公司 用于两点调制的数/模转换器的校准方法及两点调制电路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080007346A1 (en) * 2006-06-20 2008-01-10 Broadcom Corporation Two-point modulation polar transmitter architecture and method for performance enhancement
US20090219100A1 (en) * 2008-03-01 2009-09-03 Skyworks Solutions, Inc. Voltage-controlled oscillator gain calibration for two-point modulation in a phase-locked loop

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
S. Lee 외, "Self-calibrated two-point delta-sigma modulation technique for RF transmitters," IEEE Transactions on Microwave Theory and Techniques, Vol. 58, No. 7, pp. 1748-1757, 2010. 07.* *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200080592A (ko) * 2018-12-27 2020-07-07 한국과학기술원 Rf 밀리미터파 대역의 신호 크기 및 위상을 캘리브레이션하기 위한 다중 안테나 시스템
US11665032B2 (en) 2019-06-17 2023-05-30 Korea Advanced Institute Of Science And Technology Method and apparatus for modulating/demodulating an FSK signal

Also Published As

Publication number Publication date
US10003414B2 (en) 2018-06-19
EP3168983B1 (fr) 2018-10-17
KR101859293B1 (ko) 2018-06-28
JP2017092949A (ja) 2017-05-25
JP6267767B2 (ja) 2018-01-24
CN107040215A (zh) 2017-08-11
EP3168983A1 (fr) 2017-05-17
CN107040215B (zh) 2020-07-07
US20170141857A1 (en) 2017-05-18

Similar Documents

Publication Publication Date Title
KR101859293B1 (ko) 2-포인트 fsk 변조를 사용하는 주파수 합성기를 캘리브레이션하는 방법
JP4808882B2 (ja) Ｐｌｌとデルタシグマ変調器とを有する無線送信器機構
US9281989B2 (en) Compensation apparatus, signal generator and wireless communication equipment
US7535311B2 (en) Direct wideband modulation of a frequency synthesizer
EP1671417B1 (en) Receiver including an oscillation circuit for generating an image rejection calibration tone
US9712317B2 (en) Carrier synchronization appropriate for ALM NFC data transmission
US8750441B2 (en) Signal cancellation to reduce phase noise, period jitter, and other contamination in local oscillator, frequency timing, or other timing generators or signal sources
JPH1141307A (ja) 無線受信機およびその操作方法
US20160013816A1 (en) Adaptive/Configurable Intermediate Frequency (IF) Wireless Receiver And Bluetooth Device Using The Same
WO2006118056A1 (ja) ２点変調型位相変調装置、ポーラ変調送信装置、無線送信装置及び無線通信装置
CN109586741A (zh) 调制指数调整
JP2004518367A (ja) 無線電話機の電力増幅器への変調の注入を含む連続閉ループ電力制御システム
US6898257B2 (en) Transmitter device having a modulation closed loop
US9257999B1 (en) Compensating for a known modulated interferer to a controlled oscillator of a phase-locked loop
US20080205550A1 (en) Method and System for Using a Phase Locked Loop for Upconversion in a Wideband Polar Transmitter
US7502435B2 (en) Two-point modulator arrangement and use thereof in a transmission arrangement and in a reception arrangement
EP2180593A1 (en) Frequency drift compensation for a frequency synthesizer
JP3898839B2 (ja) 送信機
CN111490782B (zh) 直接上变频发射机的上变频器及上变频方法
JP3919343B2 (ja) 受信機
US20100194486A1 (en) Transmission module
US20080205545A1 (en) Method and System for Using a Phase Locked Loop for Upconversion in a Wideband Crystalless Polar Transmitter
TW201918030A (zh) 減輕注入牽引效應的方法及相關的信號系統
CN112291173B (zh) 一种iq不平衡系数获取方法及装置、可读存储介质
US20050227636A1 (en) System for generating amplitude matched 45 degree phase separated local oscillator signals

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right