KR20170036585A

KR20170036585A - 파라미터 추출 방법 및 시스템

Info

Publication number: KR20170036585A
Application number: KR1020150186467A
Authority: KR
Inventors: 웨이-양 린; 카이-밍 리우
Original assignee: 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date: 2015-09-24
Filing date: 2015-12-24
Publication date: 2017-04-03
Also published as: US20170091371A1; DE102015117026A1; DE102015117026B4; US9747409B2; KR101777028B1; TW201712578A; CN107016143A

Abstract

적어도 하나의 프로세서에 의해 실행되는 방법은, 트랜지스터를 포함하는 칩의 레이아웃 데이터를 생성하는 단계; 레이아웃 데이터 내에서 위치에 기초하여 트랜지스터에 대한 열 관련 파라미터를 결정하는 단계; 열 관련 파라미터를 포함하는 넷리스트(netlist) 데이터를 생성하는 단계; 넷리스트 데이터에 기초하여 포스트-레이아웃 시뮬레이션을 수행하는 단계; 및 포스트-레이아웃(post-layout) 시뮬레이션이 설계 사양을 만족하는지 여부를 검증하는 단계를 포함한다.

Description

파라미터 추출 방법 및 시스템{METHOD OF PARAMETER EXTRACTION AND SYSTEM THEREOF}

반도체 집적 회로(integrated circuit(IC))를 제조하기 위한 설계 흐름에서, 바람직한 시뮬레이션 환경을 설정하기 위하여 다양한 방법 및 전자 설계 자동화 도구가 포함되었다. 여러 가지의 빌트인 소자 모델 및 설계 규칙이 기능, 전력, 동작 시간, 및 다이 크기와 같은 설계 성능을 검증하기 위하여 사용된다. 또한, 상이한 파라미터 세트를 갖는 상이한 모델이 상이한 적용례를 해결하기 위하여 마련될 필요가 있다. 모델 파라미터 중에서, 열 관련 파라미터가 소자 기능 및 성능에서 열원의 영향을 시뮬레이션하기 위하여 활용된다. 그 다음, 열 효과를 고려함으로써 합리적인 설계 마진이 결정되어 설계 IC에 반영된다. 따라서, 소자 가열에 기인하는 기능 오류 또는 성능 열화는 소자에서 최소화된다.

본 개시 내용의 양태들은 이어지는 발명을 실시하기 위한 구체적인 내용으로부터 첨부된 도면과 함께 숙독될 때 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 특징부들은 배율에 맞추어 작도되지 않은 것이 주목된다. 사실, 다양한 특징부의 치수는 논의의 명료성을 위하여 임의로 증가되거나 또는 감소될 수 있다.
도 1은 일부 실시예에 따른 설계 흐름을 도시하는 개략도이다.
도 2a 및 2b는 일부 실시예에 따른 반도체 소자의 개략도이다.
도 3은 일부 실시예에 따른 레이아웃의 개략도이다.
도 4는 일부 실시예에 따른 레이아웃의 개략도이다.
도 5는 일부 실시예에 따른 시뮬레이션 프로세스의 흐름도이다.
도 6은 일부 실시예에 따른 시뮬레이션 프로세스의 흐름도이다.
도 7은 일부 실시예에 따른 하드웨어 시스템의 블록도이다.

다음의 개시 내용은 제공된 내용의 다양한 특징을 구현하기 위한 많은 상이한 실시예 또는 예를 제공한다. 컴포넌트 및 장치의 특정 예가 본 개시 내용을 간략화하기 위하여 아래에서 설명된다. 물론, 이들은 단순히 예이며, 한정하는 것으로 의도되지 않는다. 예를 들어, 이어지는 설명에서 제2 특징 위 또는 그 상의 제1 특징의 형성은 제1 및 제2 특징이 직접 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한, 제1 및 제2 특징이 직접 접촉하지 않을 수 있도록, 추가 특징들이 제1 및 제2 특징 사이에 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시 내용은 다양한 예에서 도면 부호 및/또는 기호를 반복할 수 있다. 이러한 반복은 단순 명료의 목적을 위한 것이며, 자체로 논의된 다양한 실시예 및/또는 구성 사이의 관계를 말하는 것은 아니다.

또한, "밑에", "아래에", "하부", "위에", "상부" 등과 같은 공간과 관련된 용어는 도면에서 도시된 바와 같이 한 요소 또는 특징의 다른 요소(들) 또는 특징(들)에 대한 관계를 설명하기 위해, 설명의 용이성을 위해 여기에서 사용될 수 있다. 공간과 관련된 용어는 도면에 도시된 배향에 더하여 사용 또는 동작 중인 장치의 상이한 배향을 아우르도록 의도된다. 장치는 달리(90도 회전되거나 다른 배향 배향으로) 배향될 수 있으며, 여기에서 사용된 공간적으로 상대적인 기술어(descriptor)가 이에 따라 유사하게 해석될 수 있다.

도 1은 일부 실시예에 따른 설계 흐름(100)을 도시하는 개략도이다. 반도체 칩을 설계하기 위하여 채용된 설계 흐름(100)은 내부에서 동작을 수행하기 위하여 하나 이상의 전자 설계 자동화(electronic design automation(EDA)) 도구를 활용한다. 통상적으로 워크스테이션 또는 개인용 컴퓨터가 흐름을 완수하기 위하여 도구를 실행하는데 사용된다. 설계 흐름(100)은 시스템 설계 스테이지(110), 로직 설계 스테이지(120), 합성 스테이지(130), 프리-레이아웃(pre-layout) 시뮬레이션 스테이지(140), 레이아웃 개발 스테이지(150), 파라미터 추출 스테이지(160) 및 포스트-레이아웃(post-layout) 시뮬레이션 스테이지(170)를 포함한다.

처음에, 시스템 설계 스테이지(110)에서, 관심 대상인 칩을 위한 시스템 아키텍처가 하이 레벨 기술(high level description)을 제공받는다. 그 스테이지에서, 칩의 각각의 기능은 성능 요건과 함께 설계 사양에 따라 결정된다. 이러한 기능들은 일반적으로 해당하는 개략적인 기능 모듈 또는 블록으로 표현된다. 또한, 알맞은 비용 및 전력으로 설계 사양을 획득하기 위하여 최적화 또는 성능 트레이드 오프가 추구될 수 있다.

로직 설계 스테이지(120)에서, 기능 모듈 또는 블록이 하드웨어 기술 언어(hardware description language)를 이용하여 레지스터 전송 레벨(register transfer level(RTL))로 기술된다. 언어 도구는 보통, 예를 들어, Verilog 또는 VHDL인 상업용 소프트웨어로부터 사용 가능하다. 구현된 기능이 시스템 설계 스테이지(110)에서 설명된 사양에 따르는지 검증하기 위하여 예비 기능 검사가 로직 설계 스테이지(120)에서 수행된다.

이어서, 합성 스테이지(130)에서, RTL 기술(description)에서의 모듈이 각각의 기능 모듈에서 회로 구조, 예를 들어, 로직 게이트와 레지스터가 구축되는 넷리스트(netlist) 데이터로 변환된다. 일부 실시예에서, 표준 셀 라이브러리에서의 사용 가능한 셀로 이러한 로직 게이트 및 레지스터를 기술적으로 매핑하는 것이 수행된다. 또한, 넷리스트 데이터가 게이트 레벨로 칩 소자의 기능 관계를 기술하기 위하여 제공된다. 일 실시예에서, 넷리스트 데이터는 게이트 레벨 뷰에서 트랜지스터 레벨 뷰로 변환된다.

그 다음, 게이트 레벨 넷리스트 데이터가 프리-레이아웃 시뮬레이션 스테이지(140)에서 검증된다. 스테이지(140)의 검증 프로세스 동안, 기능의 일부가 시뮬레이션에서 검증에 실패하면, 디자인 흐름(100)은 일시적으로 정지되고 추가 보정 또는 수정을 위하여 스테이지(110 또는 120)로 돌아갈 수 있다. 프리-레이아웃 시뮬레이션 스테이지(140) 후에, IC 칩 설계는 예비 검증을 통과하고 프론트 엔드(front-end) 설계 프로세스를 완료한다. 따라서, 백 엔드(back-end) 물리적 설계 프로세스가 이어질 것이다.

레이아웃 개발 스테이지(150)에서, 프론트 엔드 프로세스 동안 결정된 회로를 나타내는 물리적 아키텍처가 구현된다. 레이아웃 개발은 배치 동작과 라우팅(routing) 동작을 연속적으로 포함하며, 이는 각각의 부품과 소자의 상세한 구조 및 연관된 기하학적 구조가 배치 동작에서 결정되게 하며, 상이한 부품 사이의 상호 연결이 배치 동작에 이어 라우팅된다. 더하여, 배치 동작은 제한된 양의 공간 내에서 각각의 IC 칩 부품 및 회로를 어디에 배치할지를 결정하는 것을 포함하고, 라우팅 동작은 연결 라인의 실제 배선 연결을 결정한다. 배치 및 라우팅의 양 동작은 칩의 제조 기준을 충족하기 위하여, 예를 들어 칩 제조 설비로부터, 설계 규칙 검사(design rule check(DRC))를 만족하도록 수행된다. 레이아웃 개발 스테이지(150) 후에, 배치되고 라우팅된 레이아웃 데이터가 생성되고, 배치 및 라우팅 데이터를 갖는 넷리스트가 이에 따라 생성된다.

파라미터 추출 스테이지(160)에서, 레이아웃 파라미터 추출(layout parameter extraction(LPE)) 동작이 개발된 레이아웃으로부터 발생하는 기생 저항 및 기생 커패시턴스와 같은 레이아웃 종속 파라미터를 얻기하기 위하여 수행된다. 일부 실시예에서, 레이아웃 파라미터 추출 동작 전에, 배치되고 라우팅된 넷리스트의 측면에서 칩의 기능적 성능을 검사하기 위하여 LVS(lay out-versus-schematic) 검증이 수행된다. 따라서, 그 다음, 포스트 레이아웃 넷리스트 데이터가 생성되고, 이는 레이아웃 종속 파라미터를 포함한다.

포스트-레이아웃 시뮬레이션 스테이지(170)에서, 이전 스테이지들에서 획득된 파라미터들을 고려함으로써 물리적 검증이 수행된다. 이 스테이지(170)에서, 칩이 필요한 시스템 사양 내에서 원하는 기능을 수행하는지 검사하기 위하여, 트랜지스터 레벨 행동의 시뮬레이션이 수행된다. 더하여, 칩 제조 프로세스에서 전기 문제와 리소그라피 문제가 없는 것을 보장하기 위하여 포스트-레이아웃 시뮬레이션이 수행된다.

포스트-레이아웃 시뮬레이션 스테이지(170) 후에, 스테이지(180)에서 포스트-레이아웃 넷리스트가 설계 사양을 충족하는지 판단된다. "예"라면, 회로 설계는 스테이지(190)에서 수락되고, 그 다음, 이에 따라 종료된다. 그러나, 포스트-레이아웃 시뮬레이션 결과가 알맞지 않다면, 설계 흐름(100)은 기능 또는 성능 튜닝을 위하여 이전 스테이지로 루프백될 것이다. 예를 들어, 설계 흐름(100)은 레이아웃 레벨로부터의 문제를 고치기 위하여 레이아읏이 다시 개발되는 레이아웃 개발 스테이지(150)로 루프백될 수 있다. 이 대신에, 설계 흐름(100)은 더 이전의 스테이지로 돌아갈 수 있다; 문제가 백 엔드 스테이지에서 해결될 수 없는 경우에 칩 설계를 재구성하기 위한 시스템 설계 스테이지(110) 또는 로직 설계 스테이지(120).

도 1에 도시된 설계 흐름(100)은 예시적이다. 스테이지 또는 동작의 다른 순서, 스테이지의 분할 또는 스테이지 이전, 사이 또는 이후의 추가 스테이지는 여전히 본 개시 내용의 고려되는 범위 내에 있다.

도 1의 파라미터 추출 스테이지(160)를 다시 참조하면, 레이아웃 데이터에 기초하여 추출된 레이아웃 종속 파라미터는 칩 동작을 시뮬레이션하는데 있어서의 SPICE(Simulation Program with Integrated Circuit Emphasis) 모델의 효과를 결정한다. 파라미터 중에서, 열 관련 파라미터는, 특히 트랜지스터 레벨 시뮬레이션에서, 칩의 각각의 부품으로부터 생성된 열에 대한 정보를 제공하는 역할을 한다. 자기 가열 효과(self-heating effect(SHE))라 하는 현상이 열 생성 메커니즘을 모델링하는데 관찰된다. 따라서, SHE에 대한 더 나은 지식은 열 관련 파라미터를 더욱 정확하게 유도하는데 도움을 줄 것이다.

칩 내에서 모델링된 소자에 대한 SHE의 전형적인 열원은 MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)와 같은 능동 소자, 구체적으로는, 이의 드레인 영역을 통해 흐르는 전류인 것으로 밝혀진다. SHE의 정도는 동작 전류 또는 이에 따른 이의 전력의 레벨에 비례할 것이다. SHE에 기인하는 열 축적은 FinFET(Fin-type FET) 또는 SOI FET(Silicon-on-Insulator FET)와 같은 고급 반도체 소자에서 더욱 두드러지는 것으로 여겨진다. 또한, 모델링된 소자에 관한 다른 열원은 이의 인근의 능동 소자인 것으로 밝혀질 수 있다. 그 결과, 열적 기여자의 식별은 SHE 모델링에 중요하다. 따라서, SHE는 모델링된 소자 자체와 인근의 소자 모두로부터 발생하는 열 효과로서 더 양호하게 설명될 것이다.

열원에 더하여, SHE의 분석은 인근의 능동 소자로부터의 거리가 모델링된 소자에서의 실제 열 기여분을 결정할 수 있다는 것을 드러낸다. 또한, 인근의 소자들을 연결하는데 사용되는 재료 또는 구조도 상이한 열 전달 경로를 가져올 것이다. 예를 들어, 공통 산화물 확산(oxide diffusion(OD)) 영역 내에서의 2개의 인접한 FET 소자를 수용하는 구조는 개별 OD 영역 내에 2개의 FET 소자가 배치되는 분리된 구조보다 더 많은 열이 양 FET 소자 사이에 분포하게 할 것이다. 다른 말로 하면, SHE는 모델링된 소자 자체의 전력 레벨, 인근의 소자의 전력 레벨, 이러한 인근의 소자로부터의 상대적 거리 또는 소자를 위한 레이아웃 배치를 포함하는 인자에 있다고 생각된다. 위에서 논의된 것에 기초하여, 열 관련 파라미터는 레이아웃에 종속할 수 있을 것이고, 레이아웃이 완성된 후에만 정확하게 획득될 수 있다.

또한, 포스트-레이아웃 시뮬레이션 스테이지(170)를 참조하면, 완료된 포스트-레이아웃 시뮬레이션 결과는, 열 소스의 전원이 켜지거나 꺼지는 상이한 시간의 경우에 SHE를 분석하는 시뮬레이터로 각각의 소자의 SPICE 모델을 포함시키는 것으로 획득된다. 실시간 전력 분석은 레이아웃 데이터에 시간 구간 동안의 스위치 활동 데이터(즉, 소자 온-오프 상태의 프로파일)를 투영함으로써 달성된다. 따라서, 디자인 흐름(100)이 동작되어, 열 관련 파라미터 추출 동작 및 동적 시뮬레이터 설정이 스테이지(160, 170)에서 각각 구현된다. 이러한 이유로, 더욱 정확한 시뮬레이션 결과가 획득될 것이다.

반대로, 일부 기존의 설계 흐름에서의 SHE 모델링은 설계 흐름 동안 고정된 개수의 열원을 가정함으로써 수행된다. 공통 OD 영역을 공유하는 인근의 능동 소자는 이의 전력 값 또는 상대적인 거리에 관계없이 고정된 개수의 열원에 카운트된다. 열원을 위한 정적 데이터는 보통 각각의 OD 영역에서의 소자 개수에 기초하는 룩업 테이블에 의해 결정된다. 게다가, 일부 기존의 포스트-레이아웃 시뮬레이션 방법에서, 시뮬레이터는 열원의 실시간 스위칭 상태를 고려하지 않는다. 대신에, 열원은 시뮬레이션 기간 동안에 걸쳐 전원이 켜져 있는 것으로 가정된다. 따라서, 결과에 따른 시뮬레이션 결과는 기하학적 구조나 시간에 관해서가 아니라 실제 SHE를 반영할 것이라는 것이 밝혀진다. 이러한 이유로, 더 긴 설계 사이클 시간이 필요할 수 있거나, 또는 제조 비용이 증가될 수 있다.

다음에서, 본 개시 내용에 따른 다양한 실시예가 제공될 것이다. 도 1의 스테이지(140)를 참조하면, 프리-레이아웃 시뮬레이션 동작이 완료되고 검증을 통과한 후, 프리-레이아웃 넷리스트 데이터가 레이아웃 개발을 위한 입력 역할을 하도록 생성될 것이다, 전체 프리-레이아웃 넷리스트로부터 추출된 5개의 트랜지스터가 관여되는 예시적인 부분이 아래에서 보여진다.

M214 D1 G1 S1 B1 nch_svt

M216 D2 G2 S2 B2 nch_svt

M224 D3 G3 S3 B3 nch_svt

M226 D4 G4 S4 B4 nch_svt

M228 D5 G5 S5 B5 nch_svt

유사한 문법(syntax)을 갖는 예시적인 넷리스트 데이터의 각각의 행은 각각의 트랜지스터에 대응한다. 각각의 트랜지스터를 위한 기술은 트랜지스터 라벨(M214 내지 M228)을 제공하는 선두의 항목을 포함하지만, 이에 한정되지 않는다. 그 다음, 4개의 숫자가 매겨진 데이터와 소자 모델 이름(nch_svt)이 트랜지스터 라벨을 따르며, 단자(D1의 드레인, G1의 게이트, S1의 소스, B1의 바디)를 통한 각각의 트랜지스터의 다른 소자로의 연결이 동일한 숫자로 식별된다. 이어서, 폭 식별자(L2)와 길이 식별자(L1)가 제공된다. 디폴트 부호 'u'가 길이 단위를 표현하도록 첨부된다. 상술한 예시적인 넷리스트에 대응하는 정확한 소자 기하 구조 및 위치가, 아래에서 도 2a 및 2b에 도시된 바와 같이, 레이아웃 개발 스테이지에서 생성될 것이다.

도 2a는 일부 실시예에 따른 반도체 소자(210)의 개략도이다. 평면의 좌표는 도시된 바와 같이 화살표가 X 및 Y 방향을 향하는 좌표계를 따른다. 반도체 소자(210)는 FinFET 소자일 수 있다. 또한, 반도체 소자(210)는 프리-레이아웃 넷리스트에 설명된 사양에 일치하여 OD 영역(212), 제1 게이트 영역(214) 및 제2 게이트 영역(216)을 포함한다. 본 실시예에서, 반도체 소자(210)는, 위에서 논의된 바와 같이, M214 및 M216으로 이름이 붙여진 것과 같은 프리-레이아웃 넷리스트 데이터의 2개의 트랜지스터를 구현하도록 생성된다. 유사하게, 넷리스트 데이터에서 인식된 다른 3개의 트랜지스터도 동일한 방식으로 레이아웃 파일에서 생성될 것이다.

2차원으로 도시된 OD 영역(212)은 FinFET 소자(210)의 핀 구조에 대응할 수 있다. X 방향을 따라 정의되는 OD 길이(L1)와 Y 방향을 따라 정의되는 OD 폭(W1)을 갖는 OD 영역(212)이 생성된다. 제1 게이트 영역(214)과 제2 게이트 영역(216)은 각각 제1 트랜지스터(214)와 제2 트랜지스터(216)에 대응한다. 편의를 위하여, 제1 게이트 영역(214)과 제2 게이트 영역(216)은 각각 제1 트랜지스터(214)와 제2 트랜지스터(216)를 나타낸다. 더하여, 반도체 소자(210)의 레이아웃에서, 제1 게이트 영역(214)과 제2 게이트 영역(216)은 OD 영역(212) 내에 구성된다. 소자 구성에 대한 이러한 시각적 정보는 이어지는 열 관련 파라미터 추출 동작을 용이하게 한다.

도 2b는 일부 실시예에 따른 반도체 소자(220)의 개략도이다. 반도체 소자(220)는 OD 길이(L2)와 OD 폭(W2)을 갖는 OD 영역(222)을 포함한다. 또한, 반도체 소자(220)는 트랜지스터(M224, M226, M228)를 각각 구현하기 위한 제1 게이트 영역(224), 제2 게이트 영역(226) 및 제3 게이트 영역(228)을 포함한다. 반도체 소자(220)는 3개의 트랜지스터 소자가 각각의 게이트 영역에 의해 인식되는 FinFET 구조를 포함한다.

일부 실시예에서, 트랜지스터(214, 216, 224, 226, 228)는 상이한 적용예 및 제한 사항을 위하여 상이한 OD 구성으로 설계될 수 있다. 예를 들어, 5개의 트랜지스터가 5개의 개별 OD 영역 또는 단일의 공유된 OD 영역으로 구현될 수 있다. 어떠한 경우에도, 구현된 칩 기능은 도 2a 및 2b에 도시된 2개의 공유된 OD 영역의 구성과 동일할 수 있다. 그러나, 이어지는 SHE 분석은 상이한 OD 구성 때문에 상당히 상이할 것이다.

도 2a 및 2b에 도시된 트랜지스터의 기하학적 정보(L1, W1, L2, W2)가, 아래의 다른 예시적인 넷리스트 데이터에서 주어진 바와 같이, 원래 넷리스트 데이터에 첨부된다.

M214 D1 G1 S1 B1 nch_svt W1=2u L1=0.5u

M216 D2 G2 S2 B2 nch_svt W1=2u L1=0.5u

M224 D3 G3 S3 B3 nch_svt W2=2u L2=0.5u

M226 D4 G4 S4 B4 nch_svt W2=2u L2=0.5u

M228 D5 G5 S5 B5 nch_svt W2=2u L2=0.5u

도 3은 일부 실시예에 따른 레이아웃 데이터(300)의 개략도이다. 레이아웃 데이터(300)는 x 축 및 y 축을 갖는 직교 좌표계에서 측정된다. 또한, 원점 식별자(C0)가 레이아웃 데이터(300)에서 특정되며, 레이아웃 데이터(300)에서 기준으로 사용된다. 원점 식별자(C0)의 실제 위치는 조정될 수 있다. 원점 식별자(C0)는 전역(global)형 식별자이다. 전역형 식별자의 좌표는 레이아웃 개발 프로세스에서 고정되며, 레이아웃 구성에 관하여 변화되지 않는다. 레이아웃 데이터(300)는 도 2a 및 2b에서 각각 논의된 반도체 소자(210, 220)를 포함한다.

OD 영역(212)의 위치는 하부 왼쪽 코너에서 위치 식별자(C2)에 의해 특정된다. 일 실시예에서, 위치 식별자(C2)는 원점 식별자(C0)에 관한 전역형 식별자이다. 예를 들어, 식별자(C2)는 (x05, y10)의 좌표를 저장한다. 그 결과, OD 영역(212)의 치수가 결정될 때, OD 영역(212)의 경계가 이에 따라 얻어질 수 있다. 위치 식별자(C2)가 본 실시예에서 OD 영역(212)에 관련되는 것으로 사용되더라도, OD영역(212)의 중점 또는 다른 코너와 같은 다른 위치도 이 대신에 특정될 수 있다.

그 다음, OD 영역(212)을 위한 트랜지스터(214, 216)의 위치가 특정된다. 일 실시예에서, 트랜지스터(214)의 중심의 좌표는 M1g=(x10, y10)이다. 유사하게, 트랜지스터(216)의 중심의 좌표는 M1g=(x20, y20)이다. 트랜지스터(214, 216)의 위치에 기초하여, 트랜지스터(214)와 트랜지스터(216) 사이의 거리가 얻어질 수 있다. 게다가, 트랜지스터(214) 또는 트랜지스터(216)의 어느 하나와 다른 부품 사이의 거리도 얻어질 수 있다. 본 실시예에서 기하학적 중심이 트랜지스터(214, 216)의 위치 식별자로서 이용되더라도, 트랜지스터(214)에 대한 하부 점 (x20, y05) 또는 상부 점 (x20, y35)의 좌표와 같은 다른 위치가 이 대신에 사용될 수 있다. 트랜지스터의 전역 위치 기반의 정보는 아래에서 예시되는 바와 같이 포스트-레이아웃 넷리스트 데이터에 업데이트되고 첨부된다(단자, 소자 모델 이름 및 기하학적 구조 정보를 포함하는 반복된 파라미터는 단순화를 위하여 생략된다).

M214 devx=x10, devy=y20

M216 devx=x20, devy=y20

M224 devx=x30, devy=y20

M226 devx=x40, devy=y20

M228 devx=x50, devy=y20

이어서, 트랜지스터(214, 216)를 설명하기 위한 레이아웃 파라미터가 획득되며, 이는 OD 영역(212)의 신원(identity)과 해당 위치 및 OD 영역(222)의 신원과 해당 위치를 포함할 수 있다. 일 실시예에서, OD 영역(212)에 대하여, 신원 표현 ODid=212가 트랜지스터(214, 216) 모두에 대하여 특정된다. 유사하게, OD 영역(222)에 대하여, 신원 표현 ODid=222가 트랜지스터(224, 226, 228)에 대하여 특정된다. 공유된 OD 영역에 대한 정보는, 트랜지스터 사이의 상대적 거리에 더하여, 특정 트랜지스터에 대한 중요한 열원을 식별하는데 있어서 SHE 분석을 용이하게 할 것이다. 트랜지스터의 위치 기반 파라미터와 OD 영역 기반 파라미터는 아래에서 예시되는 바와 같이 도시된다(반복된 파라미터는 단순화를 위하여 생략된다).

M214 devx=x10, devy=y20 ODid=212

M216 devx=x20, devy=y20 ODid=212

M224 devx=x30, devy=y20 ODid=222

M226 devx=x40, devy=y20 ODid=222

M228 devx=x50, devy=y20 ODid=222

일 실시예에서, 식별자에 대한 위치 정보는 상대 좌표로서 정의된다. 일 실시예에서, OD 영역(212)의 식별자(C2)에 대한 위치는 지역(local) 표현으로 기록된다. 예를 들어, 트랜지스터 식별자 M1은 좌표 M1r=(x10-x05, y20-y10)를 저장할 수 있다. 유사하게, 트랜지스터 식별자 M2는 좌표 M2r=(x20-x05, y20-y10)를 저장할 수 있다.

트랜지스터(214, 216)의 지역화된 위치 정보는 아래에서 예시되는 바와 같이 포스트-레이아웃 넷리스트 데이터에 업데이트되고 첨부된다(반복된 파라미터는 단순화를 위하여 생략된다).

M214 devx= x10-x05, devy= y20-y10 ODid=212

M216 devx= x20-x05, devy= y20-y10 ODid=212

좌표 M1r 및 M2r의 지역화된 설정 하에서, 트랜지스터(214)에 대한 열원에 관한 위치 정보는 OD 영역(212)을 공유하는 것에 제한된다. 그 결과, 모든 열원에 대한 전역 검색의 계산적 부담이, 특히 대형 레이아웃이 그 내의 수백만개의 트랜지스터에 대하여 평가될 때, 상당히 감소된다. 일 실시예에서, 각각의 소자의 지역 위치 좌표가 포스트-레이아웃 시뮬레이션 스테이지(170)에서 전역형 식별자에 의해 유도될 수 있거나, 그 반대가 될 수 있다.

일 실시예에서, 위치 정보는 공통 OD 영역(212)을 공유하는 트랜지스터 그룹의 시리얼 인덱스로서 더 단순화된다. 인덱싱 규칙은 미리 결정되며, 그에 따라 트랜지스터가 가장 왼쪽으로부터 또는 가장 오른쪽으로부터 인덱싱될 수 있다. 예를 들어, 트랜지스터(214, 216)는 OD 영역(212)에 대하여 각각 시리얼 번호 1 및 2로 특정된 있다. 따라서, SHE 분석을 위한 위치 정보는 더 감소된다. 다음에서, 시리얼 위치 정보를 나타내는 예시적인 넷리스트가 제공된다.

M214 devid=1 ODid=212

M216 devid=2 ODid=212

M224 devid=1 ODid=222

M226 devid=2 ODid=222

M228 devid=3 ODid=222

특정 소자를 위한 정확한 SHE 시뮬레이션은 이의 위치 정보와 이의 관련된 OD 신원을 필요로 한다. OD 영역(212, 222)을 참조하면, 트랜지스터(214, 216)가 트랜지스터(224)에 관하여 트랜지스터(228)보다 상대적으로 더 짧은 거리에 배치될 수 있더라도, 이들이 상이한 OD 영역에 배열되기 때문에 SHE 영향은 상당히 다를 수 있다. SHE를 시뮬레이션하기 위한 기존의 접근 방식에서, 전체 소자 카운트인 단자 하나의 파라미터가 미리 정해진 룩업 테이블을 통해 제공되며, 이는 OD 영역(222)의 경우에 대하여 3개로서 설정된다. 이 경우, 논리 소자 개수가 실제 소자의 기하학적 정보 대신에 제공된다. 또한, SHE 시뮬레이션이 수행될 때 모든 트랜지스터의 활동 상태가 최대 전력으로 인에이블되는 것으로 설정된다. 그 결과, 기존의 방법을 이용하는 포스트-레이아웃 시뮬레이션은 실제 소자 활동 및 관련된 전력 분포를 반영할 수 없다. 이러한 이유로, 비관적인 평가 결과가 불가피하며, 레이아웃 튜닝의 더 많은 반복을 초래할 수 있다.

도 4는 일부 실시예에 따른 레이아웃 데이터(400)의 개략도이다. 레이아웃 데이터(400)는 해당하는 부품 또는 소자와의 2개의 중첩된 층으로 구성된다. 레이아웃 데이터(400)가 도 4에서 상면도에 도시되기 때문에, 2개의 층은 분리하여 보이지 않을 수 있다. 본 실시예에서, 레이아웃 데이터(400)는 제1 층에 예시적인 반도체 소자(410)를 포함한다. 도 2a 및 2b에 예시된 설명에 유사하게, 반도체 소자(410)는 OD 영역(412)과 5개의 트랜지스터 소자(414, 416, 418, 420, 422)를 포함한다. 반도체 소자(410)는 트랜지스터(414, 416, 418, 420, 422)에 의해 공유되는 OD 영역(412)에 의해 정의된다.

또한, 레이아웃 데이터(400)는 마커 층(분리하여 도시되지 않음) 역할을 하는 제2 층을 포함하며, 제1 마커 영역(415), 제2 마커 영역(425) 및 제3 마커 영역(435)이 각각 트랜지스터(414, 420, 422)에 대응하여 배치된다. 제1 층 및 관련된 반도체 소자(410)와는 다르게, 제1 마커 영역(415), 제2 마커 영역(425) 및 제3 마커 영역(435)은 마커 층과 함께 열 관련 파라미터를 얻는 목적으로 제공되며, 따라서 포스트-레이아웃 데이터에 포함되지 않을 수 있다.

마커 영역(415, 425, 435)은 레이아웃 데이터(400)의 개별 마커 층에서 식별된다. 더하여, 레이아웃 데이터(400) 내의 마커 영역(415, 425, 435)은 열 관련 파라미터 추출을 용이하게 하도록 주요한 열원에 라벨을 붙이는데 사용될 수 있다. 마커 영역을 결정하는 기준은, 트랜지스터를 위한 동작 전력 레벨에 대한 순위, 트랜지스터의 위치, 트랜지스터 구성, 시뮬레이션 정확성 요건 및 시스템 계산 리소스를 포함할 수 있지만, 이에 한정되지 않는다.

OD 영역 내의 게이트 영역이 병렬로 배열되는 것으로 가정하여, 검색 거리(Ds)가 관심 대상인 트랜지스터의 일측에 대하여 열원의 최대 소자 카운트로서 정의된다. 도 4를 참조하면, 5개의 트랜지스터를 위한 게이트 영역은 Y 축을 따라 병렬로 배치된다. 본 실시예에서, OD 영역(412)을 위한 검색 거리(Ds)는 2로서 설정된다. 이것은 트랜지스터(예를 들어, 416)의 중요한 열원에 대한 검색 범위는 왼쪽으로의 2개의 인근한 소자(트랜지스터(414)만이 카운트된다), 오른쪽으로의 2개의 인근한 소자(트랜지스터(418, 420) 및 트랜지스터(416) 자체를 포함할 것이다. 일 실시예에서, 검색 거리(Ds)는 미리 정해진 값이고, 파라미터 추출 동작 동안 일정하게 유지된다. 다른 실시예에서, 검색 거리(Ds)는 칩 설계 제한 사항의 함수이고, 상이한 OD 영역에서 달라질 수 있다.

다음으로, 트랜지스터에 대한 열 관련 소자의 개수 Nt가 검색 거리(Ds) 내에서 마커 층을 갖는 트랜지스터의 개수를 카운트함으로써 결정된다. 트랜지스터(416)를 예로 들면, 도 4의 검사는 검색 거리(Ds) 내에서 트랜지스터(414, 420)만이 마커 층을 가지는 것으로 밝혀진다. 이러한 이유로, 열 관련 소자 개수 Nt는 2이고, Nt=2로서 표시된다. 유사하게, Nt 값은 트랜지스터(414, 418, 420, 422)에 대하여 각각 Nt=1, Nt=3, Nt=2 및 Nt=2로서 결정된다. 단순화된 열 관련 소자 개수를 나타내는 예시적인 넷리스트가 아래에서 제공된다.

M414 Nt=1

M416 Nt=2

M418 Nt=3

M420 Nt=2

M422 Nt=2

그 다음, 업데이트된 포스트-레이아웃 넷리스트 데이터가 시뮬레이션 도구로 제공되어 전달된다. 기존의 방법에서, 공통 OD 영역 내의 트랜지스터의 열 파라미터 값이 이의 전력 값과 상대적 위치에 관계없이 동일한 것으로 결정되는 동안, 열 관련 파라미터가 제공된다. 대조적으로, 본 실시예에서, 열원의 개수는 고정된 것으로 고려되고 이의 실제 활동 데이터는 칩 동작동안 인에이블되는 것으로 설정된다. 결과적으로, 파라미터 Nt를 통해 SHE를 분석하기 위한 계산 복잡성이 devx, devy 및 ODid와 같은 좌표 기반 열 파라미터에 비교하여 더 감소된다. 더하여, 단순화되어도, 파라미터 Nt는 소자의 위치와 해당하는 전력값을 고려함으로써 결정된다. 따라서, 동일한 OD 영역을 공유하는 인근의 트랜지스터의 Nt 값이 다르기 때문에, 열 관련 파라미터 Nt는 SHE 모델링에 여전히 효과적이다.

시뮬레이션 도구는 그 하부에서 중첩하는 각각의 트랜지스터와 함께 마커 영역을 인식하고 마커 영역을 칩 내의 물리층이 아니라 SHE 파라미터로 변환하도록 구성된다. 본 실시예에서, 마커 영역은 직사각형 형상으로 구성되고 레이아웃 데이터(400) 상에서 각각의 트랜지스터를 덮도록 배치된다. 그러나, 마커 영역에 대한 다른 구성, 예를 들어 상이한 형상의 마커 영역 또는 트랜지스터와의 상이한 연관 접근 방식이 본 개시 내용의 고려되는 범위 내에 있다.

도 5는 일부 실시예에 따른 반도체 설계 프로세스(500)의 흐름도이다.

동작 502에서, 칩을 위한 설계 사양이 수취된다. 동작 504에서, 복수의 트랜지스터를 포함하는 칩을 위한 프리-레이아웃 넷리스트 데이터가 생성된다. 그 다음, 동작 506에서, 프리-레이아웃 넷리스트가 설계 사양에 의해 요구되는 기능에 따르는지 검증하기 위하여 프리-레이아웃 시뮬레이션이 수행된다.

동작 508에서, 프리-레이아웃 시뮬레이션 검증 결과가 성공적인 것에 응답하여 복수의 트랜지스터를 포함하는 칩을 위한 레이아웃 데이터가 생성된다. 레이아웃 데이터는 트랜지스터, OD 영역 및 다른 소자와 같은 소자의 배치를 통해 생성된다. 또한, 라우팅 동작이 소자 사이에 상호 연결을 제공하기 위하여 수행된다.

이어서, 설계 프로세스는, 결과에 따른 레이아웃 데이터가 설계 규칙에 따르는 것을 보장하도록, 포스트-레이아웃 개략도가 프리-레이아웃 넷리스트 데이터에 대하여 비교되는 동작 510에서 LVS 비교로 진행한다.

동작 512에서, 레이아웃 데이터에서 트랜지스터에 대한 열 관련 파라미터가 이의 위치 정보에 기초하여 결정된다. 열 관련 파라미터는 트랜지스터의 전력 레벨, 트랜지스터의 위치 또는 트랜지스터가 공통 OD 영역을 공유하는지 여부에 기초하여 결정된다.

일 실시예에서, 레이아웃 데이터는 트랜지스터에 의해 공유되는 OD 영역을 포함하고, 열 관련 파라미터는 OD 영역에 기초한 그룹핑 식별자와 각각의 트랜지스터에 대응하는 시리얼 번호를 포함한다. 일 실시예에서, 열 관련 파라미터는 좌표를 포함한다. 좌표는 레이아웃 데이터에서 기준 좌표계에 상대적인 전역형이거나 OD 영역에 상대적인 지역형일 수 있다.

일 실시예에서, 레이아웃 데이터는 트랜지스터 중 하나에 대응하는 마커 영역이 생성되는 마커 층을 더 포함한다. 예를 들어, 트랜지스터의 전력 레벨 또는 위치에 대한 순위에 기초하여 마커 영역이 생성된다. 마커 영역 및 검색 거리에 기초하여 열 관련 소자 개수가 결정된다. 또한, 트랜지스터가 공통 OD 영역을 공유하는지 여부에 기초하여 열 관련 파라미터가 결정된다.

동작 514에서, 열 관련 파라미터를 포함하는 포스트-레이아웃 넷리스트 데이터가 생성된다. 그 다음, 동작 516에서 포스트-레이아웃 시뮬레이션이 강화된 넷리스트 데이터를 이용하여 수행된다. 일 실시예에서, 포스트-레이아웃 시뮬레이션이 트랜지스터의 순간 전력 레벨 및 열 관련 파라미터에 기초하여 수행된다.

동작 518에서, 프리-레이아웃 넷리스트 데이터에 대한 검증 결과가 설계 사양을 만족하는지 여부가 결정된다. 결과가 "예"라면, 회로 설계는 동작 520에서 수락되고, 설계는 종료된다. 반대로, 시뮬레이션 결과가 설계 사양에 실패이면, 설계는 레이아웃 데이터를 다시 개발하기 위하여 동작 508로 또는 프리-레이아웃 넷리스트 데이터를 수정하기 위하여 동작 504로 루프백한다.

도 6은 일부 실시예에 따른 반도체 설계 프로세스(600)의 흐름도이다. 도 6에 도시된 동작 602 내지 608은 도 5에 도시된 동작 502 내지 508에서의 유사한 단계에 따르고, 따라서, 상세 내용은 간단함을 위하여 생략된다.

이어서, 프리-레이아웃 시뮬레이션의 검증 결과가 성공적인 것에 응답하여, 동작 609에서, 트랜지스터 중 하나에 대응하는 마커 영역을 갖는 마커 층이 레이아웃 데이터 내로 포함된다. 마커 층은 트랜지스터를 중요한 열원으로서 식별하기 위하여 생성된다. 일 실시예에서, 마커 영역은 트랜지스터의 전력 레벨 또는 위치에 대한 순위에 기초하여 생성된다.

그 다음, 동작 610에서, 도 5에 도시된 동작 510과 유사하게, LVS 비교 프로세스가 수행된다.

그 다음, 동작 612에서, 각각의 트랜지스터에 대한 열 관련 소자 개수가 레이아웃 데이터에 기초하여 결정된다. 열 관련 파라미터는 그룹핑 파라미터 및 이웃 거리에 기초하여 생성된다. 일 실시예에서, 열 관련 소자는 마커 영역과 검색 거리에 기초하여 결정된다.

그 다음, 동작 614에서, 열 관련 소자 개수를 포함하는 포스트-레이아웃 데이터가 생성된다. 이어서, 동작 616 내지 620가 도 5에 도시된 동작 516 내지 520과 유사하게 수행된다.

도 7은 일부 실시예에 따른 배치 및 라우팅을 위한 시스템(70)의 블록도이다. 도 7을 참조하면, 시스템(70)은 프로세서(71), 네트워크 인터페이스(73), 입출력(I/O) 장치(75), 저장소(77), 메모리(78) 및 버스(79)를 포함한다. 버스(79)는 네트워크 인터페이스(73), I/O 장치(75), 저장소(77) 및 메모리(78)를 프로세서(71)에 결합한다.

프로세서(71)는 도 1을 참조하여 설명되고 도시된 방법을 수행하도록 구성된 도구를 포함하는 프로그램 명령어를 실행하도록 구성된다. 더하여, 도구는 도 6 및 7을 참조하여 설명되고 도시된 바와 같은 배선 라우팅 방법을 수행하도록 구성된다. 따라서, 도구는 다음과 같은 단계들을 실행하도록 구성된다: 설계 사양을 제공, 회로의 넷리스트를 생성, 프리-레이아웃 시뮬레이션을 수행, 레이아웃을 생성, LVS를 수행, 복수의 트랜지스터의 그룹 파라미터, 위치 기반 파라미터 또는 열 관련 파라미터를 생성, 파라미터를 포함함으로써 강화된 넷리스트를 생성, 포스트-레이아웃 시뮬레이션을 수행, 그리고 포스트-레이아웃 시뮬레이션 결과를 검증.

네트워크 인터페이스(73)는 네트워크(미도시)를 통해 원격으로 저장된 프로그램 명령어 및 프로그램 명령어에 의해 액세스되는 데이터를 액세스하도록 구성된다.

I/O 장치(75)는 시스템(70)과의 사용자 상호 작용을 가능하게 하도록 구성된 입력 장치 및 출력 장치를 포함한다. 일부 실시예에서, 입력 장치는, 예를 들어, 키보드, 마우스 및 다른 장치를 포함한다. 더하여, 출력 장치는, 예를 들어, 디스플레이, 프린터 및 다른 장치를 포함한다.

저장 장치(77)는 프로그램 명령어 및 프로그램 명령어에 의해 액세스되는 데이터를 저장하도록 구성된다. 일부 실시예에서, 저장 장치(77)는, 예를 들어, 자기 디스트 및 광 디스크를 포함한다.

메모리(78)는 프로세서(71)에 의해 실행되는 프로그램 명령어 및 프로그램 명령어에 의해 액세스되는 데이터를 저장하도록 구성된다. 일부 실시예에서, 메모리(78)는 랜덤 액세스 메모리(random access memory(RAM)) 및/또는 일부 다른 휘발성 저장 장치 및/또는 리드 온리 메모리(read only memory(ROM)) 및/또는 일부 다른 비휘발성 저장 장치를 포함한다.

일부 실시예에서, 적어도 하나의 프로세서에 의해 수행되는 방법이 제공된다. 방법에서, 트랜지스터를 포함하는 칩의 레이아웃 데이터가 적어도 하나의 프로세서에 의해 제공된다. 트랜지스터에 대한 열 관련 파라미터가 레이아웃 데이터 내에서 이의 위치에 기초하여 결정된다. 열 관련 파라미터를 포함하는 넷리스트 데이터가 적어도 하나의 프로세서에 의해 생성된다. 포스트-레이아웃 시뮬레이션이 넷리스트 데이터에 기초하여 적어도 하나의 프로세서에 의해 생성된다. 또한, 방법은 포스트-레이아웃 시뮬레이션이 설계 사양을 만족하는지 여부를 검증한다.

일부 실시예에서, 적어도 하나의 프로세서에 의해 수행되는 방법이 제공된다. 트랜지스터를 포함하는 칩의 레이아웃 데이터가 적어도 하나의 프로세서에 의해 생성된다. 트랜지스터 중 하나에 대응하는 마커 영역을 갖는 마커 층이 적어도 하나의 프로세서에 의해 레이아웃 데이터 내로 포함된다. 레이아웃 데이터에 기초하여, 트랜지스터의 각각에 대한 열 관련 소자 개수가 적어도 하나의 프로세서에 의해 결정된다. 열 관련 파라미터를 포함하는 넷리스트 데이터가 적어도 하나의 프로세서에 의해 생성된다. 포스트-레이아웃 시뮬레이션이 넷리스트 데이터에 기초하여 적어도 하나의 프로세서에 의해 수행되고, 포스트-레이아웃 시뮬레이션이 설계 사양을 만족하는지 여부가 검증된다.

일부 실시예에서, 하나 이상의 프로세서 및 명령어를 포함하는 하나 이상의 프로그램을 구비하는 시스템이 제공된다. 명령어는, 하나 이상의 프로세서에 의해 실행될 때, 시스템이, 트랜지스터를 포함하는 칩의 레이아웃 데이터를 적어도 하나의 프로세서에 의해 생성하게 하고; 레이아웃 데이터에 기초하여, 트랜지스터에 대한 열 관련 파라미터를 적어도 하나의 프로세서에 의해 결정하게 하고; 열 관련 파라미터를 포함하는 넷리스트 데이터를 적어도 하나의 프로세서에 의해 생성하게 하고; 넷리스트 데이터에 기초하여 포스트-레이아웃 시뮬레이션을 적어도 하나의 프로세서에 의해 수행하게 하고; 그리고 포스트-레이아웃 시뮬레이션이 설계 사양을 만족하는지 여부를 검증하게 한다.

전술한 바는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 개시 내용의 양태를 더 잘 이해할 수 있도록 여러 실시예들의 특징들을 약술한다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 여기에서 소개된 실시예들의 동일한 목적을 수행하고 동일한 이점을 획득하기 위하여 다른 공정 및 구조를 설계하거나 수정하기 위한 기본으로서 본 개시 내용을 용이하게 이용할 수 있다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 이러한 균등한 구조가 본 개시 내용의 기술적 사상 및 범위로부터 벗어나지 않고, 본 개시 내용의 기술적 사상 및 범위를 벗어나지 않으면서 다양한 변화, 대체 및 변경을 할 수 있다는 것을 이해하여야 한다.

Claims

적어도 하나의 프로세서에 의해 수행되는 방법으로서,
트랜지스터를 포함하는 칩의 레이아웃 데이터를 생성하는 단계;
상기 레이아웃 데이터 내에서 상기 트랜지스터의 위치에 기초하여 상기 트랜지스터에 대한 열 관련 파라미터를 결정하는 단계;
상기 열 관련 파라미터를 포함하는 넷리스트(netlist) 데이터를 생성하는 단계;
상기 넷리스트 데이터에 기초하여 포스트-레이아웃(post-layout) 시뮬레이션을 수행하는 단계; 및
상기 포스트-레이아웃 시뮬레이션이 설계 사양을 만족하는지 여부를 검증하는(verifying) 단계
를 포함하는, 적어도 하나의 프로세서에 의해 수행되는 방법.
제1항에 있어서,
상기 포스트-레이아웃 시뮬레이션을 수행하는 단계는, 상기 트랜지스터의 순간 전력 레벨 및 열 관련 파라미터에 기초하여 상기 포스트-레이아웃 시뮬레이션을 수행하는 단계를 포함하는 것인, 적어도 하나의 프로세서에 의해 수행되는 방법.
제1항에 있어서,
상기 열 관련 파라미터를 결정하는 단계는, 상기 트랜지스터의 전력 레벨, 상기 트랜지스터의 위치 또는 상기 트랜지스터가 공통 산화물 확산(oxide diffusion(OD)) 영역을 공유하는지 여부에 기초하여, 상기 열 관련 파라미터를 결정하는 단계를 포함하는 것인, 적어도 하나의 프로세서에 의해 수행되는 방법.
제1항에 있어서,
상기 레이아웃 데이터는 상기 트랜지스터에 의해 공유되는 산화물 확산(OD) 영역을 포함하고, 상기 열 관련 파라미터는 상기 OD 영역에 기초한 그룹핑(grouping) 식별자와 각각의 트랜지스터에 대응하는 시리얼 번호(serial number)를 포함하는 것인, 적어도 하나의 프로세서에 의해 수행되는 방법.
제1항에 있어서,
상기 열 관련 파라미터는 좌표를 포함하는 것인, 적어도 하나의 프로세서에 의해 수행되는 방법.
제5항에 있어서,
상기 좌표는 상기 레이아웃 데이터에서의 기준 좌표에 상대적인 전역(global)형인 것인, 적어도 하나의 프로세서에 의해 수행되는 방법.
제5항에 있어서,
상기 레이아웃 데이터는 산화물 확산(OD) 영역을 더 포함하고,
상기 방법은 상기 레이아웃 데이터에 기초하여 상기 트랜지스터에 대한 그룹핑 식별자를 더 포함하는 것인, 적어도 하나의 프로세서에 의해 수행되는 방법.
제1항에 있어서,
상기 레이아웃 데이터를 생성하는 단계는, 상기 트랜지스터 중 하나에 대응하는 상기 레이아웃 데이터의 마커 층 상에 마커 영역을 생성하는 단계를 더 포함하는 것인, 적어도 하나의 프로세서에 의해 수행되는 방법.
적어도 하나의 프로세서에 의해 수행되는 방법으로서,
트랜지스터를 포함하는 칩의 레이아웃 데이터를 생성하는 단계;
상기 트랜지스터 중 하나에 대응하는 마커 영역을 갖는 마커 층을 상기 레이아웃 데이터에 포함시키는 단계;
상기 레이아웃 데이터에 기초하여, 상기 트랜지스터 각각에 대한 열 관련 소자 개수를 결정하는 단계;
상기 열 관련 파라미터를 포함하는 넷리스트(netlist) 데이터를 생성하는 단계;
상기 넷리스트 데이터에 기초하여 포스트-레이아웃(post-layout) 시뮬레이션을 수행하는 단계; 및
상기 포스트-레이아웃 시뮬레이션이 설계 사양을 만족하는지 여부를 검증하는(verifying) 단계
를 포함하는, 적어도 하나의 프로세서에 의해 수행되는 방법.
하나 이상의 프로세서 및 하나 이상의 프로그램을 포함하는 시스템으로서,
상기 하나 이상의 프로그램은 명령어를 포함하고,
상기 명령어는, 상기 하나 이상의 프로세서에 의해 실행될 때, 상기 시스템이,
트랜지스터를 포함하는 칩의 레이아웃 데이터를 생성하게 하고;
상기 레이아웃 데이터에 기초하여, 상기 트랜지스터에 대한 열 관련 파라미터를 결정하게 하고;
상기 열 관련 파라미터를 포함하는 넷리스트(netlist) 데이터를 생성하게 하고;
상기 넷리스트 데이터에 기초하여 포스트-레이아웃(post-layout) 시뮬레이션을 수행하게 하고; 그리고,
상기 포스트-레이아웃 시뮬레이션이 설계 사양을 만족하는지 여부를 검증하게(verifying) 하는 것인,
하나 이상의 프로세서 및 하나 이상의 프로그램을 포함하는 시스템.