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Hintergrund der Erfindung
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Im Laufe des Designs zur Herstellung von integrierten Halbleiterschaltkreisen (IC) sind verschiedene Verfahren und elektronische Entwurfsautomatisierungstools beteiligt, um eine erwünschte Simulationsumgebung einzurichten. Es werden viele verschiedene integrierte Bauteilmodelle und zahlreiche Entwurfsregeln verwendet, um die Leistungsfähigkeit des Entwurfs nachzuweisen, wie etwa die Funktionalität, Leistung, Operationszeit und Größe. Darüber hinaus müssen verschiedene Modelle mit verschiedenen Parametersätzen erstellt werden, um verschiedene Einsatzmöglichkeiten in Angriff zu nehmen. Unter den Modell-Parametern wird ein wärmebezogener Parameter zum Simulieren des Einflusses von Wärmequellen auf die Funktionalität und Leistungsfähigkeit von Bauelementen verwendet. Dann wird unter Berücksichtigung der thermischen Effekte ein angemessener Entwurfsspielraum festgelegt und auf dem Entwurfs-IC reflektiert. Dadurch werden bei dem Bauelement Funktionalitätsfehler oder Leistungsminderungen infolge einer Erwärmung des Bauelements minimiert.
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Kurze Beschreibung der Zeichnungen
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Die Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Klarheit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
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1 ist eine schematische Darstellung, die einen Entwurfsablauf gemäß einigen Ausführungsformen zeigt.
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Die 2A und 2B sind schematische Darstellungen von Halbleiter-Bauelementen gemäß einigen Ausführungsformen.
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3 ist eine schematische Darstellung eines Layouts gemäß einigen Ausführungsformen.
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4 ist eine schematische Darstellung eines Layouts gemäß einigen Ausführungsformen.
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5 ist ein Ablaufdiagramm eines Simulationsprozesses gemäß einigen Ausführungsformen.
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6 ist ein Ablaufdiagramm eines Simulationsprozesses gemäß einigen Ausführungsformen.
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7 ist ein Blockdiagramm eines Hardwaresystems gemäß einigen Ausführungsformen.
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Detaillierte Beschreibung
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Die nachstehende Beschreibung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des Gegenstands bereit. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen haben, bei denen das erste und das zweite Element in direktem Kontakt ausgebildet werden, und sie kann auch Ausführungsformen haben, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so ausgebildet werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Klarheit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
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Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter”, „unter”, „untere(r)”/„unteres”, „über”, „obere(r)”/„oberes” und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Elementen oder Merkmalen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung verschiedene Orientierungen des verwendeten oder in Betrieb befindlichen Bauelements umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
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1 ist eine schematische Darstellung, die einen Entwurfsablauf 100 gemäß einigen Ausführungsformen zeigt. Der Entwurfsablauf 100, der zum Entwerfen von Halbleiterchips genutzt wird, verwendet ein oder mehrere elektronische Entwurfsautomatisierungstools (EDA-Tools; EDA: electronic design automation) zum Ausführen von Operationen. Normalerweise wird eine Arbeitsstation oder ein Personal Computer zum Abarbeiten der Tools verwendet, um den Ablauf zu realisieren. Der Entwurfsablauf 100 umfasst einen Schritt 110 des Systementwurfs, einen Schritt 120 des logischen Entwurfs, einen Synthese-Schritt 130, einen Schritt 140 der Simulation vor dem Layout, einen Schritt 150 der Layout-Entwicklung, einen Schritt 160 der Parameterextraktion und einen Schritt 170 der Simulation nach dem Layout.
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Zunächst wird bei dem Schritt 110 des Systementwurfs eine systematische Architektur für den interessierenden Chip mit einer Bezeichnung hoher Ebene bereitgestellt. Bei diesem Schritt wird jede Funktion des Chips zusammen mit Leistungsanforderungen entsprechend einer Entwurfsspezifikation festgelegt. Diese Funktionen werden normalerweise durch entsprechende schematische Funktionsmodule oder -blöcke dargestellt. Darüber hinaus kann ein Optimierungs- oder Leistungskompromiss gesucht werden, um die Entwurfsspezifikation mit erschwinglichen Kosten und kostengünstiger Energie zu realisieren.
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Bei dem Schritt 120 des logischen Entwurfs werden die Funktionsmodule oder -blöcke auf einer Registerübertragungsebene (register transfer level; RTL) unter Verwendung einer Hardwarebeschreibungssprache beschrieben. Die Sprachtools sind meistens von einer handelsüblichen Software erhältlich, zum Beispiel Verilog oder VHDL. Bei dem Schritt 120 des logischen Entwurfs wird eine vorläufige Funktionalitätsprüfung durchgeführt, um zu überprüfen, ob die implementierten Funktionen die Spezifikation erfüllen, die bei dem Schritt 110 des Systementwurfs festgelegt worden ist.
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Anschließend werden bei dem Synthese-Schritt 130 die Module in RTL-Beschreibungen in Netzlistendaten umgewandelt, wobei eine Schaltkreisstruktur, z. B. Logikgatter und logische Register, in jedem Funktionsmodul festgelegt wird. Bei einigen Ausführungsformen wird ein Technologie-Mapping dieser Logikgatter und logischen Register für verfügbare Zellen in den Standardzellenbibliotheken durchgeführt. Darüber hinaus werden die Netzlistendaten bereitgestellt, um die Funktionsbeziehungen der Chipbauelemente auf einer Gatterebene zu beschreiben. Bei einer Ausführungsform werden die Netzlistendaten von der Gatterebene-Ansicht zu einer Transistorebene-Ansicht transformiert.
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Dann werden die Netzlistendaten auf der Gatterebene bei dem Schritt 140 der Simulation vor dem Layout überprüft. Wenn bei dem Überprüfungsprozess des Schritts 140 einige der Funktionen die Überprüfung bei der Simulation nicht bestehen, kann der Entwurfsablauf 100 vorübergehend unterbrochen werden, und zur weiteren Korrektur oder Modifikation kann zu dem Schritt 110 oder 120 zurückgegangen werden. Nach dem Schritt 140 der Simulation vor dem Layout hat der IC-Chip-Entwurf eine Vorprüfung bestanden, und der Vorentwurfsprozess ist beendet. Daran schließt sich ein physikalischer Nachentwurfsprozess an.
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Bei dem Schritt 150 der Layout-Entwicklung wird eine physikalische Architektur implementiert, die die Schaltkreise darstellt, die bei dem Vorprozess festgelegt worden sind. Die Layout-Entwicklung umfasst der Reihe nach eine Platzierungsoperation und eine Trassierungsoperation, wodurch die detaillierte Struktur und die zugehörige Geometrie jeder Komponente und jedes Bauelements bei der Platzierungsoperation festgelegt werden können, und anschließend an die Platzierungsoperation werden Verbindungen unter verschiedenen Komponenten trassiert. Darüber hinaus beinhaltet die Platzierungsoperation die Entscheidung, wo jede IC-Chip-Komponente und -Schaltung auf einer begrenzten verfügbaren Fläche platziert werden soll, und bei der Trassierungsoperation wird die effektive Verdrahtung der Verbindungsleitungen festgelegt. Die Operationen Platzierung und Trassierung werden beide so ausgeführt, dass sie einen Stapel von Entwurfsregelprüfungen (design check rules; DRC) erfüllen, wie etwa von der Chipherstellungseinrichtung, um die Herstellungskriterien für den Chip zu erfüllen. Nach dem Schritt 150 der Layout-Entwicklung werden Platzierungs- und Trassierungs-Layout-Daten erzeugt und entsprechend wird eine Netzliste mit Platzierungs- und Trassierungsdaten erzeugt.
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Bei dem Schritt 160 der Parameterextraktion wird eine LPE-Operation (LPE: layout parameter extraction; Layout-Parameterextraktion) ausgeführt, um Layout-abhängige Parameter abzuleiten, wie etwa den parasitären Widerstand und die parasitäre Kapazität, die aus dem entwickelten Layout resultieren. Bei einigen Ausführungsformen wird vor der Layout-Parameterextraktionsoperation eine LVS-Überprüfung (LVS: layout versus schematic) durchgeführt, um die Funktionsleistung des Chips auf der Grundlage der Platzierungs- und Trassierungs-Netzliste zu kontrollieren. Daher werden dann Nach-dem-Layout-Netzlistendaten erzeugt, die die Layout-abhängigen Parameter enthalten.
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Bei dem Schritt 170 der Simulation nach dem Layout wird eine physikalische Überprüfung unter Berücksichtigung der in den vorhergehenden Schritten erfassten Parameter durchgeführt. Bei dem Schritt 170 wird eine Simulation des Verhaltens auf Transistor-Ebene durchgeführt, um zu testen, ob der Chip die gewünschten Funktionen in der erforderlichen Systemspezifikation ausführt. Darüber hinaus wird die Simulation nach dem Layout durchgeführt, um sicherzustellen, dass es keine elektrischen oder lithografischen Probleme in dem Chipherstellungsprozess gibt.
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Nach dem Schritt 170 der Simulation nach dem Layout wird bei dem Schritt 180 ermittelt, ob die Nach-dem-Layout-Netzliste die Entwurfsspezifikation erfüllt. Wenn ja, wird der Schaltkreisentwurf in dem Schritt 190 angenommen und dann entsprechend beendet. Wenn jedoch das Ergebnis der Simulation nach dem Layout ungünstig ist, macht der Entwurfsablauf 100 eine Schleife zurück zu vorhergehenden Schritten für die Funktionalitäts- oder Leistungseinstellung. Zum Beispiel kann der Entwurfsablauf 100 eine Schleife zurück zu dem Schritt 150 der Layout-Entwicklung machen, bei dem das Layout neu entwickelt wird, um Probleme von der Layout-Ebene zu beheben. Alternativ kann der Entwurfsablauf 100 zu früheren Schritten, entweder zu dem Schritt 100 des Systementwurfs oder zu dem Schritt 120 des logischen Entwurfs, zurückgehen, um den Chipentwurf zu ändern, wenn die Probleme nicht in dem späteren Schritt gelöst werden können.
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Der in 1 gezeigte Entwurfsablauf 100 ist beispielhaft. Andere Folgen der Schritte oder Operationen, eine Teilung der Schritte oder weitere Schritte vor, zwischen oder nach den angegebenen Schritten liegen innerhalb des vorgesehenen Schutzumfangs der vorliegenden Erfindung.
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Kehren wir nun zurück zu dem Schritt 160 der Parameterextraktion von 1. Hier bestimmen die Layout-abhängigen Parameter, die auf Grund der Layout-Daten extrahiert worden sind, die Effektivität der SPICE-Modelle (SPICE: Simulation Program with Integrated Circuit Emphasis) beim Simulieren der Chip-Operation. Unter den Parametern dienen Wärme-bezogene Parameter zum Bereitstellen von Informationen zu der Wärme, die von jeder Komponente des Chips erzeugt wird, insbesondere bei einer Simulation auf Transistor-Ebene. Eine Erscheinung, die als Selbsterwärmungseffekt (self-heating effect; SHE) bezeichnet wird, ist beim Modellieren des Mechanismus der Wärme-Erzeugung zu beobachten. Somit würde ein besseres Verständnis des SHE dazu beitragen, die Wärme-bezogenen Parameter exakter abzuleiten.
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Als eine typische Wärmequelle für den SHE für ein modelliertes Bauelement in einem Chip ist ein aktives Bauelement anzusehen, wie etwa ein Metalloxidhalbleiter-Feldeffekttransistor (MOSFET), und insbesondere der elektrische Strom, der durch dessen Drain-Bereiche fließt. Der Umfang des SHE ist proportional zu der Höhe seines Betriebsstroms oder seiner Betriebsleistung. Die Wärmestauung durch SHE wird bei hoch entwickelten Halbleiter-Bauelementen, wie etwa einem FinFET oder einem Silicium-auf-Isolator-FET (SOI-FET) für stärker ausgeprägt gehalten. Darüber hinaus können als eine andere Wärmequelle für das modellierte Bauelement benachbarte aktive Bauelemente angesehen werden. Daher ist die Identifikation von Faktoren, die zur Erwärmung beitragen, entscheidend fpr die SHE-Modellierung. Der SHE sollte daher besser als ein Erwärmungseffekt ausgelegt werden, der von dem modellierten Bauelement selbst und den benachbarten Bauelementen resultiert.
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Die Analyse des SHE zeigt, dass nicht nur die Wärmequellen, sondern auch die Abstände von benachbarten aktiven Bauelementen die tatsächliche Wärmeverteilung auf dem modellierten Bauelement bestimmen. Darüber hinaus führen Materialien oder Strukturen, die zum Verbinden von benachbarten Bauelementen verwendet werden, ebenfalls zu unterschiedlichen Wärmeübertragungswegen. Zum Beispiel kann sich bei einer Struktur, bei der zwei benachbarte FET-Bauelemente in einem gemeinsamen Oxiddiffusionsbereich (OD-Bereich) untergebracht sind, mehr Wärme zwischen beiden FET-Bauelementen verteilen als bei einer getrennten Struktur, bei der zwei FET-Bauelemente in getrennten OD-Bereichen angeordnet sind. Mit anderen Worten, der SHE ist auf die folgenden Faktoren zurückzuführen: die Größe der elektrischen Leistung des modellierten Bauelements selbst, die Größe der elektrischen Leistung von benachbarten Bauelementen, der relative Abstand von diesen benachbarten Bauelementen und die Layout-Anordnung für die Bauelemente. Auf Grund der vorstehenden Erörterung hängen die Wärme-bezogenen Parameter von dem Layout ab und können erst nach der Beendigung des Layouts exakt erfasst werden.
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Bei dem Schritt 170 der Simulation nach dem Layout wird ein vollständiges Ergebnis der Simulation nach dem Layout dadurch erhalten, dass das SPICE-Modell jedes Bauelements in den Simulator eingegeben wird, der den SHE zu verschiedenen Zeitpunkten analysiert, wenn die Wärmequellen ein- oder ausgeschaltet werden. Die Echtzeit-Leistungsanalyse wird dadurch realisiert, dass die Schaltaktivitätsdaten (d. h. das Profil des Ein-Aus-Status des Bauelements) während eines Zeitraums auf die Layout-Daten projiziert werden. Daher wird der Entwurfsablauf 100 aktiviert, wenn eine Wärme-bezogene Parameterextraktionsoperation und eine dynamische Simulator-Einstellung in dem Schritt 160 bzw. 170 implementiert werden. Dadurch wird ein exakteres Simulationsergebnis erhalten.
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Im Gegensatz dazu wird bei einigen bestehenden Entwurfsabläufen eine SHE-Modellierung dadurch durchgeführt, dass eine feste Anzahl von Wärmequellen bei dem Entwurfsablauf angenommen wird. Die benachbarten aktiven Bauelemente, die sich gemeinsam einen OD-Bereich teilen, sind in der festen Anzahl von Wärmequellen eingerechnet, unabhängig von ihren Leistungswerten oder ihren relativen Abständen. Die statischen Daten für die Wärmequellen werden meistens mittels einer Nachschlagetabelle auf Grund der Anzahl von Bauelementen in jedem OD-Bereich bestimmt. Darüber hinaus berücksichtigt der Simulator bei einigen bestehenden Verfahren für die Simulation nach dem Layout nicht den Echtzeit-Schaltstatus der Wärmequellen. Vielmehr wird angenommen, dass die Wärmequellen während des Simulationszeitraums eingeschaltet sind. Es ist daher festzustellen, dass die resultierende Simulation den tatsächlichen SHE weder in Zusammenhang mit der Geometrie noch mit der Zeit widerspiegelt. Daher kann eine längere Entwurfszykluszeit erforderlich sein, oder die Herstellungskosten können steigen.
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Nachstehend werden verschiedene Ausführungsformen gemäß der vorliegenden Erfindung vorgestellt. Bei dem Schritt 140 von 1 werden, nachdem eine Vor-dem-Layout-Simulationsoperation beendet worden ist und die Überprüfung bestanden hat, Vor-dem-Layout-Netzlistendaten erzeugt, um als eine Eingabe für die Layout-Entwicklung zu dienen. Nachstehend wird ein beispielhafter Teil gezeigt, der aus einer vollständigen Vor-dem-Layout-Netzliste extrahiert worden ist, wobei fünf Transistoren beteiligt sind:
M214 D1 G1 S1 B1 nch_svt
M216 D2 G2 S2 B2 nch_svt
M224 D3 G3 S3 B3 nch_svt
M226 D4 G4 S4 B4 nch_svt
M228 D5 G5 S5 B5 nch_svt
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Jede Zeile der beispielhaften Netzlistendaten entspricht jedem Transistor mit einer ähnlichen Syntax. Die Bezeichnung für jeden Transistor umfasst unter anderem einen führenden Eintrag, der die Transistorkennung (M214 bis M228) angibt. An die Transistorkennung schließen sich vier Datenelemente mit Zahlen und die Modellbezeichnung des Bauelements (nch_svt) an, wobei die Verbindungen jedes Transistors zu anderen Bauelementen über die Anschlüsse mit der gleichen Zahl bezeichnet sind (Drain für D1, Gate für G1, Source für S1 und Body für B1). Anschließend werden ein Breiten-Identifikator L2 und ein Längen-Identifikator L1 bereitgestellt. Ein Default-Symbol „u” wird angehängt, um die Längeneinheit darzustellen. Die genaue Geometrie und Anordnung der Bauelemente entsprechend der vorstehenden beispielhaften Netzliste werden in dem Schritt der Layout-Entwicklung erzeugt, wie nachstehend in den 2A und 2B gezeigt ist.
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2A ist eine schematische Darstellung eines Halbleiter-Bauelements 210 gemäß einigen Ausführungsformen. Die Koordinaten der Darstellung folgen dem Koordinatensystem mit Pfeilen, die in die X- und Y-Richtung zeigen. Das Halbleiter-Bauelement 210 kann ein FinFET-Bauelement sein. Darüber hinaus hat das Halbleiter-Bauelement 210 einen OD-Bereich 212, eine erste Gate-Zone 214 und eine zweite Gate-Zone 216 entsprechend der Spezifikation, die in der Vor-dem-Layout-Netzliste festgelegt ist. Bei der vorliegenden Ausführungsform wird das Halbleiter-Bauelement 210 so hergestellt, dass es zwei Transistoren der Vor-dem-Layout-Netzliste implementiert, wie etwa die mit der Bezeichnung M214 und M216, die vorstehend angegeben worden ist. Genauso werden auch die anderen drei Transistoren, die in den Netzlistendaten identifiziert sind, in einer Layout-Datei erzeugt.
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Der OD-Bereich 212, der in zwei Dimensionen dargestellt ist, kann der Finnenstruktur des FinFET-Bauelements 210 entsprechen. Der OD-Bereich 212 wird mit einer OD-Länge L1, die entlang der X-Richtung definiert ist, und mit einer OD-Breite W1 erzeugt, die entlang der Y-Richtung definiert ist. Die erste Gate-Zone 214 und die zweite Gate-Zone 216 entsprechen dem Transistor M214 bzw. dem Transistor M216. Der Einfachheit halber stellen die erste Gate-Zone 214 und die zweite Gate-Zone 216 den ersten Transistor 214 bzw. den zweiten Transistor 216 dar. Darüber hinaus werden bei dem Layout des Halbleiter-Bauelements 210 die erste Gate-Zone 214 und die zweite Gate-Zone 216 in dem OD-Bereich 212 erzeugt. Diese visuellen Informationen zu der Konfiguration der Bauelemente erleichtern die nachfolgende Operation der Extraktion von Wärme-bezogenen Parametern.
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2B ist eine schematische Darstellung eines Halbleiter-Bauelements 220 gemäß einigen Ausführungsformen. Das Halbleiter-Bauelement 220 hat einen OD-Bereich 222 mit einer OD-Länge L2 und einer OD-Breite W2. Darüber hinaus hat das Halbleiter-Bauelement 220 eine erste Gate-Zone 224, eine zweite Gate-Zone 226 und eine dritte Gate-Zone 228 zum Implementieren der Transistoren M224, M226 bzw. M228. Das Halbleiter-Bauelement 220 hat eine FinFET-Struktur, bei der die drei Transistor-Bauelemente durch die entsprechenden Gate-Zonen identifiziert sind.
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Bei einigen Ausführungsformen können die Transistoren 214, 216, 224, 226 und 228 mit verschiedenen OD-Konfigurationen für verschiedene Anwendungen und Randbedingungen konfiguriert werden. Zum Beispiel können die fünf Transistoren mit fünf getrennten OD-Bereichen oder mit nur einem einzigen gemeinsamen OD-Bereich implementiert werden. In jedem Fall kann die implementierte Chip-Funktionalität die Gleiche wie bei der Konfiguration mit zwei gemeinsamen OD-Bereichen sein, die in den 2A und 2B gezeigt ist. Die anschließende SHE-Analyse wäre jedoch auf Grund der unterschiedlichen OD-Konfigurationen ganz anders.
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Die Geometrie-Informationen L1, W1, L2 und W2 der in den 2A und 2B gezeigten Transistoren werden an die ursprünglichen Netzlistendaten angehängt, wie in weiteren beispielhaften Netzlistendaten nachstehend angegeben ist:
M214 D1 G1 S1 B1 nch_svt W1 = 2u L1 = 0.5u
M216 D2 G2 S2 B2 nch_svt W1 = 2u L1 = 0.5u
M224 D3 G3 S3 B3 nch_svt W2 = 2u L2 = 0.5u
M226 D4 G4 S4 B4 nch_svt W2 = 2u L2 = 0.5u
M228 D5 G5 S5 B5 nch_svt W2 = 2u L2 = 0.5u
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3 ist eine schematische Darstellung von Layout-Daten 300 gemäß einigen Ausführungsformen. Die Layout-Daten 300 werden in einem rechtwinkligen Koordinatensystem mit einer X-Achse und einer Y-Achse gemessen. Darüber hinaus ist ein Ursprungs-Identifikator C0 in den Layout-Daten 300 festgelegt und er wird als eine Referenz in den Layout-Daten 300 verwendet. Die jeweilige Lage des Ursprungs-Identifikators C0 kann eingestellt werden. Der Ursprungs-Identifikator C0 ist ein globaler Identifikator. Die Koordinaten eines globalen Identifikators sind in dem Prozess der Layout-Entwicklung feststehend und werden für die Layout-Konfiguration nicht geändert. Die Layout-Daten 300 enthalten die Halbleiter-Bauelemente 210 und 220, die in 2A bzw. 2B erörtert worden sind.
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Die Lage des OD-Bereichs 212 wird von dem Positions-Identifikator C2 in der linken unteren Ecke festgelegt. Bei einer Ausführungsform ist der Positions-Identifikator C2 ein globaler Identifikator für den Ursprungs-Identifikator C0. Zum Beispiel speichert der Identifikator C2 die Koordinaten (x05, y10). Dadurch können beim Bestimmen der Abmessungen des OD-Bereichs 212 die Grenzen des OD-Bereichs 212 entsprechend abgeleitet werden. Obwohl der Positions-Identifikator C2 zum Referenzieren des OD-Bereichs 212 bei der vorliegenden Ausführungsform verwendet wird, können alternativ auch andere Positionen festgelegt werden, wie etwa der Mittelpunkt oder andere Ecken des OD-Bereichs 212.
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Dann werden die Positionen der Transistoren 214 und 216 für den OD-Bereich 212 festgelegt. Bei einer Ausführungsform sind die Koordinaten des Mittelpunkts des Transistors 214 M1g = (x10, y20). Gleichermaßen sind die Koordinaten des Mittelpunkts des Transistors 216 M2g = (x20, y20). Auf der Grundlage der Positionen der Transistoren 214 und 216 kann der Abstand zwischen dem Transistor 214 und dem Transistor 216 abgeleitet werden. Außerdem kann auch der Abstand zwischen dem Transistor 214 oder dem Transistor 216 und anderen Komponenten ermittelt werden. Zwar wird bei der vorliegenden Ausführungsform der geometrische Mittelpunkt als der Positions-Identifikator der Transistoren 214 und 216 verwendet, aber alternativ können auch andere Positionen verwendet werden, wie etwa die Koordinaten eines unteren Punkts (x20, y05) oder eines oberen Punkts (x20, y35) für den Transistor 214. Die globalen positionsbasierten Informationen der Transistoren werden aktualisiert und an Nach-dem-Layout-Netzlistendaten angehängt, wie nachstehend beispielhaft angegeben wird (der Einfachheit halber werden wiederholte Parameter mit Anschlüssen, Bezeichnungen des Bauelementmodells und Geometrie-Informationen weggelassen):
M214 devx = x10, devy = y20
M216 devx = x20, devy = y20
M224 devx = x30, devy = y20
M226 devx = x40, devy = y20
M228 devx = x50, devy = y20
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Anschließend werden die Layout-Parameter zum Beschreiben der Transistoren 214 und 216 ermittelt, die die Identität des OD-Bereichs 212 und die entsprechenden Positionen sowie die Identität des OD-Bereichs 222 und die entsprechenden Positionen umfassen können. Bei einer Ausführungsform wird für den OD-Bereich 212 ein Identitätsausdruck ODid = 212 für beide Transistoren 214 und 216 festgelegt. Ebenso wird für den OD-Bereich 222 ein Identitätsausdruck ODid = 222 für die Transistoren 224, 226 und 228 festgelegt. Zusätzlich zu dem relativen Abstand zwischen den Transistoren erleichtern die Informationen zu dem gemeinsamen OD-Bereich die SHE-Analyse beim Identifizieren von signifikanten Wärmequellen für einen bestimmten Transistor. Die positionsbasierten Parameter und OD-Bereich-basierten Parameter der Transistoren sind nachstehend beispielhaft angegeben (der Einfachheit halber sind die wiederholten Parameter weggelassen):
M214 devx = x10, devy = y20 ODid = 212
M216 devx = x20, devy = y20 ODid = 212
M224 devx = x30, devy = y20 ODid = 222
M226 devx = x40, devy = y20 ODid = 222
M228 devx = x50, devy = y20 ODid = 222
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Bei einer Ausführungsform werden die Positionsinformationen für die Identifikatoren als relative Koordinaten definiert. Bei einer Ausführungsform werden die Positionen in Bezug zu dem Identifikator C2 des OD-Bereichs 212 mit einer lokalen Darstellung umcodiert. Zum Beispiel kann der Transistor-Identifikator M1 die Koordinaten Mir = (x10 – x05, y20 – y10) speichern. Ebenso kann der Transistor-Identifikator M2 die Koordinaten M2r = (x20 – x05, y20 – y10) speichern.
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Die lokalisierten Positionsinformationen der Transistoren 214 und 216 werden aktualisiert und an Nach-dem-Layout-Netzlistendaten angehängt, wie nachstehend beispielhaft angegeben wird (der Einfachheit halber werden die wiederholten Parameter weggelassen):
M214 devx = x10 – x05, devy = y20 – y10 ODid = 212
M216 devx = x20 – x05, devy = y20 – y10 ODid = 212
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Bei der lokalisierten Einstellung der Koordinaten M1r und M2r werden die Positionsinformationen zu den Wärmequellen für den Transistor 214 auf diejenigen beschränkt, die sich den OD-Bereich 212 teilen. Dadurch wird der Rechenaufwand für eine globale Suche nach allen Wärmequellen erheblich verringert, insbesondere wenn ein großes Layout mit Millionen von Transistoren bewertet wird. Bei einer Ausführungsform können die lokalen Positionskoordinaten jedes Bauelements mit seinem globalen Identifikator in dem Schritt 170 der Simulation nach dem Layout abgeleitet werden und umgekehrt.
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Bei einer Ausführungsform werden die Positionsinformationen als ein serieller Index einer Gruppe von Transistoren weiter vereinfacht, die sich den OD-Bereich 212 teilen. Die Indizierungsregel, nach der die Transistoren von dem äußersten linken oder von dem äußersten rechten Transistor indiziert werden können, wird vorher festgelegt. Zum Beispiel werden die Transistoren 214 und 216 mit laufenden Nummern 1 und 2 für den OD-Bereich 212 bezeichnet. Dadurch werden die Positionsinformationen für die SHE-Analyse weiter reduziert. Nachstehend wird eine beispielhafte Netzliste bereitgestellt, die die seriellen Positionsinformationen darstellt:
M214 devid = 1 ODid = 212
M216 devid = 2 ODid = 212
M224 devid = 1 ODid = 222
M226 devid = 2 ODid = 222
M228 devid = 3 ODid = 222
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Für eine genaue SHE-Simulation für ein spezielles Bauelement werden seine Positionsinformationen und die zugehörige OD-Identität benötigt. Obwohl in den OD-Bereichen 212 und 222 die Transistoren 214 und 216 in einem relativ kürzeren Abstand voneinander angeordnet sein können als der Transistor 228 von dem Transistor 224, können die SHE-Einflüsse stark abweichen, da diese Transistoren in einem anderen OD-Bereich angeordnet sind. Bei einer bestehenden Methode zum Simulieren des SHE wird über eine vorgegebene Nachschlagetabelle nur ein Parameter für die gesamte Anzahl vom Bauelementen bereitgestellt, der für den OD-Bereich 222 mit drei angegeben ist. In diesem Fall wird eine Anzahl von logischen Bauelementen statt spezifischer Informationen zur Geometrie der Bauelemente bereitgestellt. Darüber hinaus wird bei der Durchführung der SHE-Simulation der Aktivitätsstatus für alle Transistoren als aktiviert bei maximaler Leistung festgelegt. Daher widerspiegelt die Simulation nach dem Layout, für die die bestehende Methodik verwendet wird, nicht die tatsächlichen Aktivitäten des Bauelements und die zugehörige Leistungsverteilung. Somit ist ein pessimistisches Bewertungsergebnis unvermeidlich und es kann zu mehr Iterationen der Layout-Einstellung führen.
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4 ist eine schematische Darstellung von Layout-Daten 400 gemäß einigen Ausführungsformen. Die Layout-Daten 400 sind in zwei einander überlagernden Schichten mit entsprechenden Komponenten oder Bauelementen organisiert. Da die Layout-Daten 400 in 4 in der Draufsicht dargestellt sind, können die beiden Schichten nicht sichtbar getrennt sein. Bei der vorliegenden Ausführungsform beinhalten die Layout-Daten 400 ein beispielhaftes Halbleiter-Bauelement 410 in einer ersten Schicht. Ähnlich der Beschreibung zu den 2A und 2B hat das Halbleiter-Bauelement 410 eine OD-Bereich 412 und fünf Transistor-Bauelemente 414, 416, 418, 420 und 422. Das Halbleiter-Bauelement 410 wird von dem OD-Bereich 412 definiert, den sich die Transistoren 414, 416, 418, 420 und 422 teilen.
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Darüber hinaus beinhalten die Layout-Daten 400 eine zweite Schicht, die als eine Markierungsschicht (nicht im Einzelnen dargestellt) dienen soll, in der ein erster Markierungsbereich 415, ein zweiter Markierungsbereich 425 und ein dritter Markierungsbereich 435 entsprechend dem Transistor 414, 420 bzw. 422 angeordnet sind. Anders als die erste Schicht und das zugehörige Halbleiter-Bauelement 410 sind der erste Markierungsbereich 415, der zweite Markierungsbereich 425 und der dritte Markierungsbereich 435 zusammen mit der Markierungsschicht dazu vorgesehen, Wärme-bezogene Parameter abzuleiten, und sie sind daher nicht in Nach-dem-Layout-Daten enthalten.
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Die Markierungsbereiche 415, 425 und 435 sind in einer getrennten Markierungsschicht der Layout-Daten 400 identifiziert. Außerdem werden die Markierungsbereiche 415, 425 und 435 in den Layout-Daten 400 zum Kennzeichnen wichtiger Wärmequellen verwendet, um die Extraktion von Wärme-bezogenen Parametern zu erleichtern. Zu den Kriterien für die Festlegung des Markierungsbereichs gehören unter anderem die Rangordnung für die Niveaus der Betriebsleistungen der Transistoren, die Positionen der Transistoren, die Transistor-Konfiguration, die Anforderungen an die Simulationsgenauigkeit und System-Rechenressourcen.
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Ein Suchabstand Ds ist als die maximale Anzahl von Bauelementen als Wärmequellen für jede Seite des interessierenden Transistors definiert, wenn unterstellt wird, dass die Gate-Zonen in einem OD-Bereich parallel angeordnet sind. In 4 sind die Gate-Zonen für die fünf Transistoren parallel entlang der Y-Richtung angeordnet. Bei der vorliegenden Ausführungsform wird unterstellt, dass der Suchabstand Ds für den OD-Bereich 412 zwei ist. Das heißt, der Suchbereich für wichtige Wärmequellen eines Transistors, z. B. des Transistors 416, umfasst zwei benachbarte Bauelemente auf der linken Seite (nur der Transistor 414 wird gezählt), zwei benachbarte Bauelemente auf der rechten Seite (die Transistoren 418 und 420) und den Transistor 416 selbst. Bei einer Ausführungsform ist der Suchabstand Ds ein festgelegter Wert und er wird bei der Parameterextraktionsoperation konstant gehalten. Bei einer anderen Ausführungsform ist der Suchabstand Ds eine Funktion der Randbedingungen für den Chipentwurf und er kann in verschiedenen OD-Bereichen unterschiedlich sein.
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Anschließend wird die Anzahl Nt von Wärme-bezogenen Bauelementen für einen Transistor dadurch bestimmt, dass die Anzahl von Transistoren ermittelt wird, die eine Markierungsschicht innerhalb des Suchabstands Ds haben. Nehmen wir den Transistor 416 als ein Beispiel. Beim Betrachten von 4 zeigt sich, dass innerhalb des Suchabstands Ds nur die Transistoren 414 und 420 Markierungsschichten haben. Somit ist die Anzahl Nt von Wärme-bezogenen Bauelementen 2, was als Nt = 2 angegeben wird. Ähnlich werden die Nt-Werte mit Nt = 1 für den Transistor 414, Nt = 3 für den Transistor 418, Nt = 2 für den Transistor 420 bzw. Nt = 2 für den Transistor 422 festgelegt. Nachstehend wird eine beispielhafte Netzliste bereitgestellt, die die vereinfachte Anzahl der Wärme-bezogenen Bauelemente darstellt:
M414 Nt = 1
M416 Nt = 2
M418 Nt = 3
M420 Nt = 2
M422 Nt = 2
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Dann werden die aktualisierten Netzlistendaten bereitgestellt und an die Simulationstools gesendet. Bei einem bestehenden Verfahren werden die Wärme-bezogenen Parameter bereitgestellt, wobei die Wärmeparameterwerte der Transistoren in einem gemeinsamen OD-Bereich als gleich festgelegt werden, unabhängig von ihren Leistungswerten und ihren relativen Positionen. Im Gegensatz dazu wird bei der vorliegenden Ausführungsform während des Chipbetriebs die Anzahl von Wärmequellen als feststehend angesehen und ihr Aktivitätsstatus wird als aktiviert eingestellt. Daher wird die Rechenkomplexität zum Analysieren des SHE über den Parameter Nt gegenüber Koordinaten-basierten Wärmeparametern, wie etwa devx, devy und ODid, weiter verringert. Darüber hinaus wird, obgleich vereinfacht, der Parameter Nt unter Berücksichtigung der Positionen der Bauelemente und der entsprechenden Leistungswerte ermittelt. Somit ist der Wärme-bezogene Parameter Nt bei der SHE-Modellierung immer noch effektiv, da die Nt-Werte von benachbarten Transistoren, die sich den gleichen OD-Bereich teilen, unterschiedlich sind.
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Die Simulationstools können so konfiguriert sein, dass sie die Markierungsbereiche zusammen mit entsprechenden Transistoren, die darunter liegen, erkennen und die Markierungsbereiche in SHE-Parameter anstatt in physikalische Schichten in einem Chip übersetzen. Bei der vorliegenden Ausführungsform sind die Markierungsbereiche in einer rechteckigen Form konfiguriert und sind so angeordnet, dass sie den entsprechenden Transistor in den Layout-Daten 400 bedecken. Jedoch liegen auch andere Konfigurationen für die Markierungsbereiche, zum Beispiel andere Formen der Markierungsbereiche oder andere Assoziationsmethoden für die Transistoren, innerhalb des vorgesehenen Schutzumfangs der vorliegenden Erfindung.
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5 ist ein Ablaufdiagramm eines Halbleiterentwurfprozesses 500 gemäß einigen Ausführungsformen.
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In einer Operation 502 wird eine Entwurfsspezifikation für einen Chip erhalten. Bei der Operation 504 werden Vor-dem-Layout-Netzlistendaten für einen Chip erzeugt, der eine Vielzahl von Transistoren hat. Dann wird bei der Operation 506 eine Simulation vor dem Layout durchgeführt, um zu überprüfen, ob die Vor-dem-Layout-Netzliste die Funktionalität erfüllt, die von der Entwurfsspezifikation gefordert wird.
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Bei der Operation 508 werden Layout-Daten für den Chip, der die Vielzahl von Transistoren hat, in Reaktion darauf erzeugt, dass das Ergebnis der Überprüfung der Simulation vor dem Layout erfolgreich war. Die Layout-Daten werden über die Platzierung von Bauelementen erzeugt, wie etwa Transistoren, OD-Bereiche und andere Bauelemente. Darüber hinaus wird eine Trassierungsoperation ausgeführt, um Verbindungen zwischen Bauelementen herzustellen.
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Anschließend geht der Entwurfsprozess mit einem LVS-Vergleich bei der Operation 510 weiter, bei dem ein Schema nach dem Layout mit den Vor-dem-Layout-Netzlistendaten verglichen wird, um sicherzustellen, dass die resultierenden Layout-Daten eine Entwurfsregel einhalten.
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Bei der Operation 512 werden Wärme-bezogene Parameter für die Transistoren auf Grund ihrer Positionsinformationen in den Layout-Daten bestimmt. Die Wärme-bezogenen Parameter werden auf Grund der Leistungswerte der Transistoren, der Positionen der Transistoren oder des Umstands bestimmt, ob die Transistoren einen gemeinsamen OD-Bereich haben.
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Bei einer Ausführungsform umfassen die Layout-Daten einen OD-Bereich, den die Transistoren gemeinsam haben, und der Wärme-bezogene Parameter hat einen Gruppierungsidentifikator, der auf dem OD-Bereich basiert, und laufende Nummern, die einzelnen Transistoren entsprechen. Bei einer Ausführungsform hat der Wärme-bezogene Parameter eine Koordinate. Die Koordinate kann eine globale Koordinate in Bezug zu einer Referenzkoordinate in den Layout-Daten sein, oder sie kann eine lokale Koordinate in Bezug zu dem OD-Bereich sein.
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Bei einer Ausführungsform umfassen die Layout-Daten weiterhin eine Markierungsschicht, auf der ein Markierungsbereich erzeugt wird, der einem der Transistoren entspricht. Zum Beispiel wird der Markierungsbereich auf Grund der Rangordnung der Leistungswerte oder Positionen der Transistoren erzeugt. Darüber hinaus wird die Anzahl von Wärme-bezogenen Bauelementen auf Grund des Markierungsbereichs und eines Suchabstands bestimmt. Darüber hinaus werden die Wärme-bezogenen Parameter auf Grund dessen bestimmt, ob die Transistoren einen gemeinsamen OD-Bereich haben.
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Bei der Operation 514 werden Nach-dem-Layout-Netzlistendaten erzeugt, die die Wärme-bezogenen Parameter beinhalten. Dann wird bei der Operation 516 eine Simulation nach dem Layout unter Verwendung der zusammengefassten Netzlistendaten durchgeführt. Bei einer Ausführungsform wird die Simulation nach dem Layout auf Grund der momentanen Leistungswerte und der Wärme-bezogenen Parameter der Transistoren durchgeführt.
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Bei der Operation 518 wird ermittelt, ob das Ergebnis des Abgleichs mit den Vor-dem-Layout-Netzlistendaten die Entwurfsspezifikation erfüllt. Wenn das Ergebnis positiv ist, wird bei der Operation 520 der Schaltkreisentwurf angenommen und der Entwurf wird beendet. Wenn hingegen das Ergebnis der Simulation die Entwurfsspezifikation nicht erfüllt, schleift der Entwurfsprozess zu der Operation 508 zurück, um die Layout-Daten neu zu entwickeln, oder er schleift zu der Operation 504 zurück, um die Vor-dem-Layout-Netzlistendaten zu verfeinern.
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6 ist ein Ablaufdiagramm eines Halbleiterentwurfsprozesses 600 gemäß einigen Ausführungsformen. Die Operationen 602 bis 608, die in 6 gezeigt sind, sind den Schritten bei den Operationen 502 bis 508 ähnlich, die in 5 gezeigt sind, und daher werden der Einfachheit halber die Einzelheiten weggelassen.
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Anschließend wird bei der Operation 609 in Reaktion darauf, dass das Ergebnis der Überprüfung der Simulation vor dem Layout erfolgreich war, eine Markierungsschicht mit einem Markierungsbereich, der einem der Transistoren entspricht, in die Layout-Daten integriert. Die Markierungsschichten werden so erzeugt, dass die Transistoren als wichtige Wärmequellen identifiziert werden. Bei einer Ausführungsform wird der Markierungsbereich auf Grund der Rangordnung für die Leistungswerte oder Positionen der Transistoren erzeugt.
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Dann wird bei der Operation 610 ein LVS-Vergleich ähnlich der in 5 angegebenen Operation 510 durchgeführt.
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Dann wird bei der Operation 612 die Anzahl von Wärme-bezogenen Bauelementen für jeden der Transistoren auf Grund der Layout-Daten bestimmt. Die Wärme-bezogenen Parameter werden auf Grund der Gruppierungsparameter und des Abstands von dem benachbarten Bauelement erzeugt. Bei einer Ausführungsform wird die Anzahl von Wärme-bezogenen Bauelementen auf Grund des Markierungsbereichs und des Suchabstands bestimmt.
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Dann werden bei der Operation 614 Nach-dem-Layout-Netzlistendaten erzeugt, die die Anzahl der Wärme-bezogenen Bauelemente enthalten. Anschließend werden ähnlich den in 5 angegebenen Operationen 516 bis 520 die Operationen 616 bis 620 ausgeführt.
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7 ist ein Blockdiagramm eines Systems 70 zum Platzieren und Trassieren gemäß einigen Ausführungsformen. In 7 hat ein System 70 einen Prozessor 71, eine Netzwerk-Schnittstelle 73, ein Eingabe- und Ausgabegerät (E/A-Gerät) 75, ein Speichermedium 77, einen Speicher 78 und einen Bus 79. Der Bus 79 verbindet die Netzwerk-Schnittstelle 73, das E/A-Gerät 75, das Speichermedium 77 und den Speicher 78 mit dem Prozessor 71.
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Der Prozessor 71 ist so konfiguriert, dass er Programmbefehle ausführt, die ein Tool enthalten, das so konfiguriert ist, dass es das Verfahren durchführt, das unter Bezugnahme auf 1 beschrieben und erläutert worden ist. Darüber hinaus ist das Tool so konfiguriert, dass es das Verfahren für die Leitungstrassierung durchführt, das unter Bezugnahme auf die 6 und 7 beschrieben und erläutert worden ist. Daher ist das Tool so konfiguriert, dass es unter anderem die folgenden Schritte ausführt: Bereitstellen einer Entwurfsspezifikation; Erzeugen einer Netzliste eines Schaltkreises; Durchführen einer Simulation vor dem Layout; Erzeugen eines Layouts; Durchführen eines LVS-Vergleichs; Erzeugen von Gruppierungsparametern, positionsbasierten Parametern oder Wärme-bezogenen Parameter einer Vielzahl von Transistoren; Erzeugen einer vereinten Netzliste durch Integrieren der Parameter; Durchführen einer Simulation nach dem Layout; und Überprüfen des Ergebnisses der Simulation nach dem Layout.
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Die Netzwerk-Schnittstelle 73 ist so konfiguriert, dass sie auf Programmbefehle und auf Daten zugreift, auf die von den Programmbefehlen zugegriffen wird, die rechnerfern über ein Netzwerk (nicht dargestellt) gespeichert werden.
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Das E/A-Gerät 75 hat ein Eingabegerät und ein Ausgabegerät, die so konfiguriert sind, dass sie eine Interaktion eines Nutzers mit dem System 70 ermöglichen. Bei einigen Ausführungsformen ist das Eingabegerät zum Beispiel eine Tastatur, eine Maus oder ein anderes Gerät. Das Ausgabegerät ist zum Beispiel ein Bildschirm, ein Drucker oder ein anderes Gerät.
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Das Speichermedium 77 ist so konfiguriert, dass es Programmbefehle und Daten speichert, auf die von den Programmbefehlen zugegriffen wird. Bei einigen Ausführungsformen ist das Speichermedium 77 zum Beispiel eine Magnetplatte oder eine optische Platte.
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Der Speicher 78 ist so konfiguriert, dass er Programmbefehle, die von dem Prozessor 71 ausgeführt werden sollen, und Daten speichert, auf die von den Programmbefehlen zugegriffen wird. Bei einigen Ausführungsformen ist der Speicher 78 ein Direktzugriffsspeicher (RAM) und/oder ein anderes flüchtiges Speichergerät und/oder ein Nur-Lese-Speicher (ROM) und/oder ein anderes nicht-flüchtiges Speichergerät.
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Bei einigen Ausführungsformen wird ein Verfahren bereitgestellt, das von mindestens einem Prozessor durchgeführt wird. Bei dem Verfahren werden Layout-Daten eines Chips mit Transistoren von dem mindestens einen Prozessor bereitgestellt. Wärme-bezogene Parameter für die Transistoren werden auf Grund ihrer Positionen in den Layout-Daten bestimmt. Netzlistendaten, die die Wärme-bezogenen Parameter enthalten, werden von dem mindestens einen Prozessor erzeugt. Auf Grund der Netzlistendaten wird von dem mindestens einen Prozessor eine Simulation nach dem Layout durchgeführt. Außerdem überprüft das Verfahren, ob die Simulation nach dem Layout die Entwurfsspezifikation erfüllt.
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Bei einigen Ausführungsformen wird ein Verfahren bereitgestellt, das von dem mindestens einen Prozessor durchgeführt wird. Layout-Daten eines Chips mit Transistoren werden von dem mindestens einen Prozessor erzeugt. Eine Markierungsschicht, bei der ein Markierungsbereich einem der Transistoren entspricht, wird von dem mindestens einen Prozessor in die Layout-Daten integriert. Auf Grund der Layout-Daten wird eine Anzahl von Wärme-bezogenen Bauelementen für jeden der Transistoren von dem mindestens einen Prozessor bestimmt. Netzlistendaten, die die Wärme-bezogenen Parameter enthalten, werden von dem mindestens einen Prozessor erzeugt. Auf Grund der Netzlistendaten wird von dem mindestens einen Prozessor eine Simulation nach dem Layout durchgeführt, und es wird überprüft, ob die Simulation nach dem Layout die Entwurfsspezifikation erfüllt.
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Bei einigen Ausführungsformen wird ein System bereitgestellt, das einen oder mehrere Prozessoren und ein oder mehrere Programme mit Befehlen hat. Beim Ausführen der Befehle durch den einen oder die mehreren Prozessoren wird das System veranlasst, die folgenden Schritte auszuführen: Erzeugen von Layout-Daten eines Chips mit Transistoren mit dem mindestens einen Prozessor; Bestimmen von Wärme-bezogenen Parametern für die Transistoren mit dem mindestens einen Prozessor auf Grund der Layout-Daten; Erzeugen von Netzlistendaten, die die Wärme-bezogenen Parameter enthalten, mit dem mindestens einen Prozessor; Durchführen einer Simulation nach dem Layout auf Grund der Netzlistendaten mit dem mindestens einen Prozessor; und Überprüfen, ob die Simulation nach dem Layout eine Entwurfsspezifikation erfüllt.
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Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der Ziele und/oder zum Erzielen der Vorzüge der hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.
