KR20170031091A

KR20170031091A - 자성 콘택들을 갖는 스핀-전달 토크 메모리(sttm) 디바이스들

Info

Publication number: KR20170031091A
Application number: KR1020167033875A
Authority: KR
Inventors: 브라이언 에스. 도일; 칸 오구즈; 찰스 씨. 쿠오; 마크 엘. 도크지; 사티아르스 수리; 데이비드 엘. 켄케; 로버트 에스. 차우; 락사나 골리자데 모자라드
Original assignee: 인텔 코포레이션
Priority date: 2014-07-07
Filing date: 2014-07-07
Publication date: 2017-03-20
Also published as: US20170092846A1; TW201614881A; US10158065B2; EP3167449A1; US20190109281A1; CN106463168B; CN106463168A; EP3167449A4; KR102265800B1; TWI627770B; JP6512668B2; US10580973B2; WO2016007126A1; JP2017527101A

Abstract

자성 콘택들을 갖는, 스핀-전달 토크 메모리(STTM) 디바이스들과 같은, 자기 터널 접합(MTJ)을 포함하는 집적 회로 구조들을 형성하기 위한 기술들이 개시되어 있다. 이 기술들은 추가의 자성층이 반강자성적으로(또는 실질적으로 역 평행 방식으로) 결합되도록 추가의 자성층(예를 들면, 자성 콘택 층과 유사하거나 동일한 층)을 통합하는 것을 포함한다. 추가의 자성층은 자성 콘택 층의 자계의 균형을 유지하여, 그렇지 않으면 자성 콘택 층에 의해 야기되는 기생 프린징 필드를 제한하도록 도울 수 있다. 추가의 자성층은 예를 들어, 2개의 자성층들 사이에 비자성 스페이서 층을 포함함으로써 자성 콘택 층에 반강자성적으로 결합될 수 있으며, 그에 의해 합성 반강자성체(SAF)를 생성한다. 이 기술들은 예를 들어, MTJ 스택의 층들과 실질적으로 선-내에 또는 실질적으로 면-내에 있는 자성 방향들을 갖는 자성 콘택들에 유익할 수 있다.

Description

자성 콘택들을 갖는 스핀-전달 토크 메모리(STTM) 디바이스들{SPIN-TRANSFER TORQUE MEMORY(STTM) DEVICES HAVING MAGNETIC CONTACTS}

스핀-전달 토크 랜덤 액세스 메모리(STT-RAM) 디바이스들과 같은 스핀-전달 토크 메모리(STTM) 디바이스들은, 스핀-기반 메모리 기술을 이용하며 적어도 1 비트의 정보를 저장할 수 있는 자기 터널 접합(MTJ)을 포함한다. 전형적으로, MTJ는 고정 자성층 및 자유 자성층을 가지며, 자유 층 내의 자화 방향은 MTJ가 높은 저항 상태 또는 낮은 저항 상태인지의 여부(예를 들어, 1 또는 0을 저장하는지의 여부)를 결정한다. 이러한 방식으로, STTM은 비-휘발성 타입의 메모리이다. MTJ의 자유 층의 자성 방향을 (예를 들어, 기입 사이클 동안) 전환하기 위해 필요한 전류는 임계 전류로서 지칭된다.

도 1a는 자성 콘택/비아 및 비자성 콘택/비아를 포함하는 예시적인 스핀-전달 토크 메모리(STTM) 디바이스를 도시한다.
도 1b는 도 1a의 자성 콘택/비아에 의해 야기되는 프린징 필드를 도시한다.
도 2는 본 개시내용의 하나 이상의 실시예들에 따라, 적어도 하나의 자성 콘택을 갖는 STTM 디바이스를 형성하는 방법을 도시한다.
도 3a 내지 도 3i는 다양한 실시예들에 따라, 도 2의 방법을 수행할 때 형성되는 예시적인 구조들을 도시한다.
도 3j는 일 실시예에 따라, 자성층들의 자화 및 프린징 필드의 모멘트를 도시하는, 도 3i의 STTM 디바이스를 도시한다.
도 4는 일 실시예에 따라, 하나의 자성 콘택 및 하나의 비자성 콘택을 포함하는 예시적인 STTM 디바이스를 도시한다.
도 5는 일 실시예에 따라, 면-내 자기 모멘트를 갖는 자성 콘택들을 포함하는 예시적인 STTM 디바이스를 도시한다.
도 6은 다양한 예시적인 실시예들에 따라, 본원에 개시된 기술들 및/또는 구조들을 이용하여 형성된 집적 회로 구조들 또는 디바이스들(예를 들면, STTM 디바이스들)로 구현된 컴퓨팅 시스템을 도시한다.

자성 콘택들을 갖는, 스핀-전달 토크 메모리(STTM) 디바이스들과 같은, 자기 터널 접합(MTJ)을 포함하는 집적 회로 구조를 형성하기 위한 기술들이 개시되어 있다. 이 기술들은 추가의 자성층이 반강자성적으로(또는 실질적으로 역 평행 방식으로) 결합되도록 추가의 자성층(예를 들면, 자성 콘택 층과 유사하거나 동일한 층)을 통합하는 것을 포함한다. 추가의 자성층은 자성 콘택 층의 자계의 균형을 유지하여, 그렇지 않으면 자성 콘택 층에 의해 야기되는 기생 프린징 필드를 제한하도록 도울 수 있다. 추가의 자성층은 예를 들어, 2개의 자성층들 사이에 비자성 스페이서 층을 포함함으로써 자성 콘택 층에 반강자성적으로 결합될 수 있으며, 그에 의해 합성 반강자성체(SAF)를 생성한다. 이 기술들은 예를 들어, MTJ 스택의 층들과 실질적으로 선-내에 또는 실질적으로 면-내에 있는 자성 방향들을 갖는 자성 콘택들에 유익할 수 있다. 다수의 구성들 및 변형들이 이러한 개시내용에 비추어 명백할 것이다.

일반 개요

예를 들어, 스핀-전달 토크 메모리(STTM)에서 자기 터널 접합(MTJ)에 자성 콘택들을 사용하는 것은 중요하지 않은 이슈들을 제시한다. 도 1a는 자성 콘택/비아 및 비자성 콘택/비아를 포함하는 예시적인 STTM 디바이스를 도시한다. 도시된 바와 같이, STTM 디바이스는 고정 자성층(112)과 자유 자성층(116), 및 그 사이에 배치된 터널 장벽 층(114)으로 구성되는 MTJ 스택(110)을 포함한다. MTJ 스택(110)은 자성 비아(102) 및 비자성 비아(104)에 전기적으로 연결되고, 이에 의해 비아들(102 및 104)은 MTJ 스택(110)용의 콘택들이다. 또한, 구조는 도시된 바와 같이 층간 유전체(ILD)(100, 101)에 의해 둘러싸인다. 도 1b는 도 1a의 자성 콘택/비아에 의해 야기되는 프린징 필드를 도시한다. 자성 비아(102)의 자기 모멘트 및 관련된 프린징/스트레이 자계(fringing/stray magnetic fields)(140)는 화살표로 표시된다. 도시된 바와 같이, 프린징 필드(140)가 MTJ 스택(110)에 진입하는데, 이는 바람직하지 않은 이슈들을 야기할 수 있다. 이러한 이슈들은 예를 들어, MTJ 스택(110)의 자유 층(116)의 자성 방향과 간섭하여, a) 그것을 약하게 하여 전환을 더 쉽게 하거나(예를 들어, 자성 비아(102)의 방향과 반대일 때), 또는 b) 그것을 강하게 하여 전환을 더 어렵게 하는 것(예를 들어, 자성 비아(102)의 방향에 평행할 때)을 포함할 수 있다. 또한, 일부 경우들에서, 자성 비아(102)의 프린징 필드(140)는 자유 층(116)의 전환을 쉽게 만들어서 간단하게 STTM 디바이스를 판독하는 동작이 자유 층(116)의 원하지 않는 전환을 야기할 수 있게 한다. 다른 예시적인 이슈들은 프린징 필드(140)가 디바이스를 전환하는데 필요한 임계 전류를 변경할 수 있고 또한 높은 저항 상태 및 낮은 저항 상태(예를 들면, 1 또는 0의 저장 여부)의 저항 비율을 변경할 수도 있다는 것을 포함할 수 있다. 다른 예시적인 이슈들은 프린징 필드(140)가 인접하는 STTM 디바이스 내의 다른 MTJ 스택과 같은, 인접하는 컴포넌트들과 간섭할 수 있다는 것을 포함할 수 있다.

따라서, 본 개시내용의 하나 이상의 실시예들에 따라, 자성 콘택들을 갖는 STTM 디바이스들을 형성하기 위한 기술들이 개시된다. 본 개시내용의 견지에서 명백해지는 바와 같이, 일부 실시예들에서, STTM 디바이스들(또는 MTJ를 포함하는 다른 장치들)에 대한 자성 콘택들/비아들의 사용을 수반하는 상기 이슈들은, 추가의 자성층이 반강자성적으로 결합되거나 또는 실질적으로 역 평행 방식으로(예를 들어, 자성층들의 자기 모멘트가 실질적으로 역 평행한 경우) 결합되도록 삽입되는 다른 자성층을 합체함으로써 제한될 수 있다. 이러한 방식으로, 추가의 자성층으로부터의 자계는 자성 콘택 층의 자계의 균형을 유지하거나 가까스로 균형을 유지할 수 있어서, 자성 콘택 층의 기생 프린징 필드를 제한한다. 일부 실시예들에서, 2개의 자성층들은 2개의 자성층들의 반강자성 결합을 용이하게 하는 스페이서 층(예를 들어, 루테늄(Ru) 층)에 의해 분리될 수 있다. 일부 실시예들에서, 자성층들(예를 들어, 강자성층들), 및 그 사이에 배치된 스페이서 층은 합성 반강자성체(SAF)를 생성한다.

일부 실시예들에서, MTJ에 대한 단지 하나의 콘택은 자성적일 수 있고(그리고 이에 반강자성적으로 결합된 추가의 자성층을 포함함), 반면에 다른 실시예들에서는, MTJ에 대한 양쪽 콘택들은 자성적일 수 있다(각각의 자성 콘택은 그 곳에 반강자성적으로 이에 결합된 대응하는 추가의 자성층을 포함함). 완전한 반강자성 결합이 자성 콘택들의 자계에 의해 야기된 기생 프린징 필드를 감소시키는 것이 바람직하지만, 대응하는 추가의 자성층들과의 반강자성 결합은 완벽할 필요는 없다. 즉, 결합되는 자성층들은 자성층들의 자기 모멘트가 정확하게 역 평행(또는 정확하게 균형 유지)되도록 결합될 필요는 없다. 일부 실시예들에서, 자성층들의 자기 모멘트가 실질적으로 역 평행(예를 들어, 정확히 역 평행의 15도 이내)이 되도록 자성 콘택 층을 추가의 자성층과 결합시킴으로써 이점이 실현될 수 있다. 일부 실시예들에서, STTM 디바이스는 2개의 결합된 자성층들의 자기 모멘트가 실질적으로 선-내에 있도록(예를 들어, 실질적으로 서로를 향하는 방향으로 또는 실질적으로 서로 멀어지는 방향으로) 구성될 수 있다. 일부 실시예들에서, STTM 디바이스는 2개의 결합된 자성층들의 자기 모멘트가 실질적으로 면-내에 있도록(즉, 2개의 실질적으로 평행한 평면들에서 서로로부터 멀어지는 방향으로) 구성될 수 있다.

분석에 따라(예를 들어, 스캐닝/투과 전자 현미경(SEM/TEM) 및/또는 조성 매핑을 이용하여), 하나 이상의 실시예들에 따라 구성된 구조는, 본원에서 다양하게 설명된 바와 같이, 적어도 하나의 자성 콘택 및 그에 결합된 추가의 자성층을 포함하는 MTJ(예를 들어, STTM 디바이스)를 포함하는 집적 회로 구조를 효과적으로 도시한다. 예를 들어, 일부 실시예들에서, 자성 콘택은 추가의 자성층과 반강자성적으로 결합될 수 있고(예를 들어, SAF를 생성하기 위해), 반면에, 일부 실시예들에서, 자성 콘택 층의 자기 모멘트는 추가의 자성층의 자기 모멘트에 실질적으로 역 평행일 수 있다(또는 실질적으로 균형 유지될 수 있다). 일부 실시예들에서, 자성층들의 반강자성 결합(또는 실질적으로 역 평행한 방식으로의 결합)은, 기생 프린징 필드가 이들이 속하는 디바이스의 MTJ에 부정적인 영향을 미치지 못하게 하고 및/또는 인접 디바이스들에 부정적인 영향을 미치지 않도록 제한하는 것을 도울 수 있다. 다수의 구성들 및 변형들이 이러한 개시내용에 비추어 명백할 것이다.

아키텍처 및 방법론

도 2는 본 개시내용의 하나 이상의 실시예들에 따라, 적어도 하나의 자성 콘택을 갖는 스핀-전달 토크 메모리(STTM) 디바이스를 형성하는 방법(200)을 도시한다. 본 개시내용에 비추어 명백한 바와 같이, 각각의 자성 콘택은 대응하는 자성 비아 층을 포함하고, 자성층들은 반강자성적으로 자성층들을 결합하거나 이들을 실질적으로 역 평행 방식으로 결합하는 스페이서 층에 의해 분리된다. 도 3a 내지 도 3i는 다양한 실시예들에 따라, 도 2의 방법(200)을 수행할 때 형성되는 예시적인 구조들을 도시한다. 본원에 개시된 구조들 및 기술들이 STTM 디바이스들과 관련하여 주로 예시되고 설명되었지만, 여기에 다양하게 설명된 것과 유사한 원리들 및 기술들이 다른 집적 회로 구조들에 이용될 수 있다. 예를 들어, 여기에 설명된 기술들은 자기 저항 랜덤 액세스 메모리(MRAM) 또는 열 보조 전환 MRAM(TAS-MRAM)과 같은, 자기 터널 접합(MTJ)을 포함하는 다른 구조들에 이용될 수 있다. 다시 말해서, 본원에 설명된 기술들은, 예를 들어, 자성 콘택들의 사용과 연관되는 프린징 필드로부터의 영향을 감소하거나 제거하는데 도움을 주기 위해 하나 이상의 SAF 콘택들의 사용으로부터 이익을 얻는 임의의 적절한 구조 또는 디바이스에서 사용될 수 있다.

도 2에서 알 수 있는 바와 같이, 방법(200)은 일 실시예에 따라, 도 3a에 도시된 기판과 같은, 하부 자성 비아를 포함하는 기판을 제공하는 것(202)을 포함한다. 도 3a는 SAF 콘택들을 갖는 STTM 디바이스가 형성될 수 있는 예시적인 기판을 도시한다. 이러한 예시적인 실시예에서, 기판은 자성 비아(302)의 양측에 층간 유전체(ILD)(300)를 갖는, 제1(또는 하부) 자성 비아(302)를 포함한다. 자성 비아(302)는 본 개시내용에 비추어 명백한 바와 같이, 예를 들어, 비트 라인일 수 있고 또는 비트 라인에 이어지는 인터커넥트로 연장될 수 있다. 자성 비아(302)는 임의의 적절한 기술을 이용하여, 임의의 적절한 전기 전도성 자성 재료(또는 재료들의 조합)로 형성될 수 있고, 자성 비아(302)의 치수들(예를 들어, 두께, 깊이, 등)은 주어진 타겟 애플리케이션 또는 최종 용도에 대해 원하는 대로 맞춤화될 수 있다. 예를 들어, 일부 경우에, 자성 비아(302)는 철(Fe), 코발트(Co) 및/또는 니켈(Ni)과 같은, 하나 이상의 강자성 재료로 구성될 수 있다. 일부 경우, 자성 비아(302)는 망간(Mn), CoFeB, 또는 임의의 다른 적절한 자성 재료를 포함할 수 있다. 일부 실시예들에서, 자성 비아(302)는 전압원(예를 들어, 트랜지스터 또는 다이오드)에 전기적으로 접지되거나 전기적으로 연결될 수 있다. 이러한 일부 실시예들에서, 자성 비아(302)가 전압원에 전기적으로 접지되거나 전기적으로 접속되는지 여부는 본 개시내용에 비추어 명백해지는 바와 같이, 후속 퇴적된 MTJ 스택의 배향에 좌우될 수 있다. 또한, 자성 비아(302)는 MTJ 스택의 배향(예를 들어, 스택이 스택의 하부 또는 상부에 자유 자성층으로 형성되는지 여부)에 따라, 비트 라인 또는 워드 라인에 전기적으로 접속될 수 있다. ILD(300)는 임의의 적절한 기술을 이용하여, 임의의 적절한 유전체 또는 절연체 재료(또는 그러한 재료들의 조합)로 형성될 수 있다. 예를 들어, 일부 경우에, 유전체(300)는 이산화 규소(SiO₂) 또는 탄소 도핑 산화물(CDO)와 같은 산화물, 실리콘 질화물, 퍼플루오로시클로부탄 또는 폴리테트라플루오르에틸렌과 같은 유기 중합체, 플루오로실리케이트 유리(FSG), 및/또는 실세스퀴옥산, 실록산, 또는 유기 실리케이트 유리와 같은 유기 실리케이트를 포함할 수 있다.

도 3a에서 알 수 있는 바와 같이, 자성 비아(302)는 선택적 층(303)이 자성 비아(302)와 ILD(300) 사이에 위치하는, 이러한 예시적 경우에 양측에 선택적 층(303)을 포함한다. 선택적 층(303)(그리고 본원에서 설명된 다른 선택적 층(303))은 (본원에서 다양하게 설명된 자성 비아들 및/또는 자성 콘택들의) 자성 재료가 주위의 ILD 재료 내로 확산하지 않도록 돕기 위해 존재할 수 있고; 그러나, 일부 실시예들에서, 선택적 층(303)은 임의의 자성층들의 양측에 포함될 수 없다. 선택적 층(303)은 티타늄 질화물(TiN), 탄탈륨(Ta) 또는 일부 다른 적절한 재료와 같은, 비자성 클래딩 층을 포함할 수 있다. 일부 예들에서, 선택적 층(303)은 예를 들어, 대응하는 인접한 자성층(예를 들어, 이러한 예시적 경우에는, 자성 비아(302))에 자기 차폐를 제공하는 것을 돕기 위한 장벽 층일 수 있다. 선택적 층(303)은 1 내지 15nm 범위의 두께(예를 들어, 자성 비아(302)와 ILD(300) 사이의 치수), 또는 주어진 타겟 애플리케이션 또는 최종 용도에 따라 일부 다른 적절한 두께를 가질 수 있다.

방법(200)은 일 실시예에 따라, 도 3b에 도시된 예시적인 구조를 형성하기 위해 도 3a에 도시된 기판 상에 스페이서 층(322) 및 자성 콘택 층(332)을 퇴적하는 것(204)을 계속한다. 스페이서 층(322) 및 자성 콘택 층(332)의 퇴적(204)은 임의의 적절한 프로세스들 또는 기술들을 이용하여 수행될 수 있다. 예를 들어, 퇴적(204)은 물리 기상 증착(PVD) 프로세스(예를 들면, 스퍼터 증착), 화학 기상 증착(CVD) 프로세스, 원자 층 퇴적(ALD) 프로세스, 및/또는 분자 빔 에피택시(MBE) 프로세스를 이용하여 수행될 수 있다. 자성 콘택 층(332)은 본 개시내용에 비추어 명백한 바와 같이, STTM 디바이스의 MTJ 스택에의 자성 콘택이 된다. 스페이서 층(322)(결합 층으로도 지칭됨)은 자성 비아(302)와 자성 콘택 층(332) 사이의 중간층으로서 2개의 자성층들이 실질적으로 역 평행 결합 및/또는 반강자성 결합을 가질 수 있게 한다. 따라서, 스페이서 층(322)의 특정 재료 및/또는 치수들(예를 들어, 두께, 깊이, 등)은, 스페이서 층(322)의 선택된 재료/두께가 2개의 자성층들이 반강자성적으로 결합되는 것을 허용할 수 있을 정도로, 자성 비아(302) 및/또는 자성 콘택 층(332)에 의해 결정된다. 예를 들어, 스페이서 층(322)은 루테늄(Ru), 오스뮴(Os), 레늄(Re), 크롬(Cr), 로듐(Rh), 구리(Cu), 니오븀(Nb), 몰리브덴(Mo), 텅스텐(W), 이리듐(Ir), 바나듐(V), 및 이들의 합금들, 및/또는 주어진 타겟 애플리케이션 또는 최종 용도에 따른 임의의 다른 적절한 재료 중 적어도 하나를 포함할 수 있다. 스페이서 층(322)은 또한 0.5 내지 1.5nm 범위의 두께, 또는 주어진 타겟 애플리케이션 또는 최종 용도에 따른 임의의 다른 적절한 두께를 가질 수 있다. 예시적인 실시예에서, 스페이서 층(322)은 루테늄(Ru)을 포함/포함하고, 0.7 내지 1.0 nm 사이의 두께(예를 들어, 이러한 예시적인 경우에 있어서 자성 비아(302)와 자성 콘택 층(332) 사이의 치수)를 갖는다.

자성 콘택 층(332)은 임의의 적절한 전기 전도성 자성 재료(또는 재료들의 조합)로 이루어질 수 있고 자성 콘택 층(332)의 치수들(예를 들어, 두께, 깊이, 등)은 주어진 타겟 애플리케이션 또는 최종 용도에 대해 원하는 대로 맞춤화될 수 있다. 예를 들어, 일부 경우에, 자성 콘택 층(332)은 철(Fe), 코발트(Co), 및/또는 니켈(Ni)과 같은, 하나 이상의 강자성 재료들로 구성될 수 있다. 일부 경우에, 자성 콘택 층(332)은 CoFeB, 또는 호이슬러 합금 또는 하프-호이슬러 합금(예를 들어, Mn_xGa 또는 Co₂YZ, 여기서 Y = Mn, Cr, Fe 및 Z = Al, Si, Ga) 또는 임의의 다른 적절한 자성 재료(들)을 포함할 수 있다. 본원에서 설명된 바와 같이, 일부 실시예들에서, 자성 콘택(332)은 자성 비아(302)와 반강자성적으로 결합하도록 선택될 수 있다. 일부 실시예들에서, 자성 콘택 층(332)은, 자성 콘택 층(332), 스페이서 층(322), 및 자성 비아(302)가 예를 들어, 도 3j의 실시예를 참조하여 좀 더 상세히 논의된 바와 같이, 합성 반강자성체(SAF)를 생성할 수 있을 정도로, 자성 비아(302)와 동일하거나 유사할 수 있다.

방법(200)은 일 실시예에 따라, 도 3c에 도시된 예시적인 구조를 형성하기 위해 고정 층(312), 터널 장벽 층(314), 및 자유 층(316)을 포함하는 자기 터널 접합(MTJ) 층들을 퇴적하는 것(206)을 계속한다. MTJ 층들(312, 314, 및 316)의 퇴적(206)은 본원에 설명된 예시적인 기술들(예를 들어, PVD, CVD, ALD, MBE, 등)을 이용하거나, 임의의 다른 적절한 기술을 이용하여 수행될 수 있다. 이러한 개시내용에 비추어 명백해지는 바와 같이, MTJ 층들(312, 314, 및 316)은 MTJ 스택(310)을 형성하도록 에칭될 것이며, 여기서 터널 장벽 층(314)은 고정 층(312)과 자유 층(316) 사이에 배치된다. MTJ 스택(310)은 본원에서 3개의 층들(312, 314, 및 316)만을 갖는 것으로서 논의되었지만, MTJ 스택은 스페이서 또는 장벽 층들, 추가의 고정 및/또는 자유 자성층 등과 같은 추가의 층들, 등을 포함할 수 있다. 따라서, 본 개시내용의 MTJ 스택들은 고정 자성층, 터널 장벽 층, 및 프리 자성층만을 갖는 것으로 제한되지는 않지만, 설명의 편의상 그러한 층들을 갖는 것으로 제공된다. 예를 들어, 일부 경우, 고정 자성층 및/또는 자유 자성층은 각자의 층과 동일한 기능을 수행하는 다수의 층들을 포함할 수 있다. 이러한 예시적 실시예에서 MTJ 스택이 고정 층 위에 자유 층을 갖는 것으로 도시되어 있지만, 본 개시내용은 그렇게 한정될 필요는 없으며, 다른 실시예들에서는, 자유 층은 고정 층 아래에 형성될 수 있다(예를 들어, 예시적인 실시예에서, 고정 층(312)과 자유 층(316)의 위치는 전환될 수 있다).

고정 자성층(312)(고정된(pinned) 자성층으로도 지칭됨)은 임의의 적절한 자성 재료(또는 이러한 재료들의 조합)로 형성될 수 있다. 일부 실시예들에서, 고정 자성층(312)은 고정된 다수의 스핀(fixed majority spin)을 유지하기 위한 재료 또는 재료들의 스택으로 구성된다. 예를 들어, 일부 실시예들에 따르면, 고정 자성층(312)은 철(Fe); 탄탈(Ta); 루테늄(Ru); 코발트(Co); 코발트-팔라듐(CoPd) 또는 코발트-백금(CoPt)과 같은 하나 이상의 전이 금속들의 합금; 하나 이상의 전이 금속들과 코발트-철-붕소(CoFeB)와 같은 준 금속의 합금; 및/또는 이들 중 임의의 하나 이상의 합금으로 형성될 수 있다. 일부 실시예들에서, 고정 자성층(312)은 단일 CoFeB 층으로 구성되고, 반면에 다른 실시예들에서는, 고정 층(312)은 예를 들어, CoFeB/Ru/CoFeB 스택으로 구성된다. 고정 자성층(312)은, 예를 들어, 일부 실시예들에서, 20-30 nm 범위의 두께와 같은, 임의의 적절한 두께를 가질 수 있다. 고정 층(312)에 대한 다른 적절한 재료들 및 두께들은 주어진 애플리케이션에 따라 좌우될 것이며 본 개시내용에 비추어 명백할 것이다.

터널 장벽 층(314)은 임의의 적절한 전기 절연 재료(또는 그러한 재료들의 조합)로 형성될 수 있다. 일부 실시예들에서, 터널 장벽 층(314)은 다수의 스핀의 전류가 층을 통과할 수 있게 하는 한편, 통상은 터널링 또는 터널 장벽 층들의 경우에서와 같이, 소수의 스핀의 전류가 층을 통과하는 것을 (적어도 어느 정도) 방해하기에 적절한 재료로 구성된다. 예를 들어, 일부 경우, 터널 장벽 층(314)은 산화 마그네슘(MgO), 산화 알루미늄(Al₂O₃), 또는 임의의 다른 적절한 터널 재료들과 같은 산화물로 형성될 수 있다. 터널 장벽 층(314)은 예를 들어, 일부 실시예들에서, 1nm 이하의 두께와 같은, 임의의 적절한 두께를 가질 수 있다. 터널 장벽 층(214)에 대한 다른 적절한 재료들 및 두께들은 주어진 애플리케이션에 따라 좌우될 것이며 본 개시내용에 비추어 명백할 것이다.

자유 자성층(316)(메모리 층으로도 지칭됨)은 예를 들어, 고정 자성층(312)과 관련하여 본원에서 논의된 임의의 예시적인 자성 재료들로 형성될 수 있다. 일부 실시예들에서, 자유 자성층(316)은 애플리케이션에 따라, 다수의 스핀과 소수의 스핀 사이에서 전이하는데 적절한 재료로 구성된다. 또한, 자유 자성층(316)은 그 자화의 변화들을 겪도록 허용될 수 있으며, 따라서 일반적인 의미에서, 자유 또는 동적 자성층으로 간주될 수 있다. 따라서, 임의의 경우에, 자유 층(316)은 강자성 메모리 층으로 지칭될 수 있다. 일부 예시적인 경우에, 자유 자성층(316)은 CoFeB의 단일 층으로서 형성될 수 있다. 자유 자성층(316)은 예를 들어, 일부 실시예들에서, 1-2nm의 범위의 두께와 같은, 임의의 적절한 두께를 가질 수 있다. 자유 자성층(316)에 대한 다른 적절한 재료들 및 두께들은 주어진 애플리케이션에 따라 좌우될 것이며 본 개시내용에 비추어 명백할 것이다.

방법(200)은 일 실시예에 따라, 도 3d에 도시된 예시적인 구조를 형성하기 위해 추가의 자성 콘택 층(334) 및 스페이서 층(324)을 퇴적하는 것(208)을 계속한다. 선택적 층들(334 및 324)의 퇴적(208)은 본원에 설명된 예시적인 기술들(예를 들어, PVD, CVD, ALD, MBE, 등)을 이용하거나, 임의의 다른 적절한 기술을 이용하여 수행될 수 있다. 퇴적(208)은 MTJ 스택(310)에 대한 2개의 콘택들 모두가 예를 들어 도 4의 실시예를 참조하여, 좀 더 상세히 설명되는 바와 같이, SAF 콘택일 필요는 없기 때문에 선택적이다. 그러나, 이러한 예시적인 실시예에서, 자성 콘택 층(334) 및 스페이서 층(324)은 나중에 추가의 SAF 콘택(이러한 예시적 경우에는, 상부 콘택)를 형성하도록 퇴적된다. 자성 콘택 층(334)은 자성 콘택 층(332)에 대한 본원에 논의된 재료들과 같은 임의의 적절한 자성 재료(또는 재료들의 조합), 또는 임의의 다른 적절한 재료(들)을 포함할 수 있다. 또한, 자성 콘택 층(334)의 치수들(예를 들어, 두께, 깊이, 등)은 주어진 타겟 애플리케이션 또는 최종 용도에 대해 원하는 대로 맞춤화될 수 있고, 자성 콘택 층(332)에 대한 본원에 논의된 두께 또는 두께 범위, 또는 임의의 다른 적절한 두께를 가질 수 있다.

본 개시내용에 비추어 명백한 바와 같이, 스페이서 층(324)은 자성 콘택 층(334)과 자성 비아(304) 사이의 중간층이고, 스페이서 층(324)은 2개의 자성층들이 반강자성적으로 결합되게 한다. 따라서, 스페이서 층(324)의 특정 재료 및/또는 치수들(예를 들어, 두께, 깊이, 등)은, 스페이서 층(324)의 선택된 재료 두께가 2개의 자성층들이 실질적으로 역 평행 결합을 갖고 및/또는 반강자성적으로 결합되는 것을 허용할 정도로, 자성 콘택 층(334) 및/또는 자성 비아(304)에 의해 결정될 수 있다. 스페이서 층(324)은 스페이서 층(322)에 대한 본원에서 논의된 재료들과 같은 임의의 적절한 재료(또는 재료들의 조합), 또는 임의의 다른 적절한 재료를 포함할 수 있다. 또한, 스페이서 층(324)의 치수들(예를 들어, 두께, 깊이, 등)은 주어진 타겟 애플리케이션 또는 최종 용도에 대해 원하는 대로 맞춤화될 수 있고, 스페이서 층(322)에 대한 본원에서 논의된 바와 같은 두께 또는 두께 범위, 또는 다른 적절한 두께를 가질 수 있다. 예를 들어, 도 3j의 실시예를 참조하여 본원에서 좀 더 상세히 논의된 바와 같이, 자성 콘택(334), 스페이서 층(324), 및 자성 비아(304)는 MTJ 스택(310)에 대한 SAF 콘택을 생성하도록 구성될 수 있다.

방법(200)은 일 실시예에 따라, 도 3e에 도시된 예시적인 구조를 형성하기 위해 기판(예를 들어, 도 3a에 제공된 기판) 상에 퇴적된 모든 층들(예를 들어, 층들(322, 332, 312, 314, 316, 334, 및 324)을 에칭하는 것(210)을 계속한다. 에칭(210)은 임의의 적절한 에칭 기술들을 이용하여 수행될 수 있으며 임의의 수의 적절한 패터닝 프로세스들을 포함할 수 있다. 예를 들어, 일부 실시예들에서, 에칭(210)은 임의의 적절한 건조 또는 습식 에칭 프로세스를 포함할 수 있다. 일부 실시예들에서, 에칭(210)은 원래 장소에서/공기 차단없이(in-situ/without air break) 수행될 수 있거나, 또는 이들은 위와는 반대로(ex-situ) 수행될 수 있다. 그러한 일부 실시예들에서, 예를 들어 자유 층(216)의 산화를 방지하는 것과 같이, 인-시튜 에칭(in-situ etch)은 MTJ 스택(210)의 층들을 보호하는 것을 돕기 위해 수행될 수 있다. 일부 실시예들에서, 에칭(210)은 아르곤 및/또는 크립톤 이온 충격을 이용하는 것과 같이, 휘발성이 아닌 에칭 제품들을 이용하여 수행될 수 있다.

방법(200)은 일 실시예에 따라, 도 3f에 도시된 구조를 형성하기 위해 층간 유전체(ILD)(301)의 퇴적(212)을 계속한다. 퇴적(212)은 본원에 설명된 예시적인 기술들(예를 들어, PVD, CVD, ALD, MBE, 등)을 사용하거나, 임의의 다른 적절한 기술을 이용하여 수행될 수 있다. ILD(301)는 임의의 적절한 유전체 또는 절연체 재료(또는 그러한 재료들의 조합)로 형성될 수 있다. 예를 들어, 일부 경우, 유전체(301)는 이산화 규소(SiO₂) 또는 탄소 도핑 산화물(CDO), 실리콘 질화물, 퍼플 루오로시클로부탄 또는 폴리테트라플루오로에틸렌과 같은 유기 중합체, 플루오로실리케이트 유리(FSG), 및/또는 실세스퀴옥산, 실록산, 또는 유기 실리케이트 유리와 같은 유기 실리케이트를 포함할 수 있다.

방법(200)은 일 실시예에 따라, 도 3g에 도시된 바와 같이, 상부 비아가 퇴적될 개방 공간(350)을 형성/생성하기 위해 ILD(301)의 에칭(214)을 계속한다. 에칭(214)은 임의의 적절한 에칭 기술들을 이용하여 수행될 수 있으며 임의의 수의 적절한 패터닝 프로세스들을 포함할 수 있다.

방법(200)은 일부 실시예들에 따라, 상부 비아 재료의 퇴적(216)을 계속한다. 퇴적(216)은 본원에 설명된 예시적인 기술들(예를 들어, PVD, CVD, ALD, MBE, 등)을 사용하거나, 임의의 다른 적절한 기술을 이용하여 수행될 수 있다. 예를 들어, 도 3h에 도시된 실시예에서, 상부 비아 재료는 도 3g에 도시된 구조물 상에 퇴적(216)된 선택적 층(305) 및 자성 비아 층(304)을 포함한다. 그러나, 상부 비아는, 예를 들어, 도 4의 실시예를 참조하여 본원에서 논의된, 비자성 재료일 수 있다. 도 3h에 도시된 예시적인 실시예에서, 선택적 층(305)이 퇴적된 다음 ILD(301) 내의 개방 공간(350)의 측면들 상에만 선택적 층(305)을 유지하도록 에칭되고, 그 다음 자성 비아 층(304)이 그 위에 퇴적된다. 그러나, 층(305)은 선택적이므로, 층이 존재할 필요가 없다. 전술한 바와 같이, 선택적 층(305)은 자성 재료(이 예에서는, 자성 비아(304) 재료)가 주변 ILD 재료(이 예에서는, ILD(301)) 내로 확산하지 않도록 돕기 위해 형성될 수 있다. 선택적 층(305)은 또한 예를 들어, 자성 비아(304)의 자계를 인접 구조들로부터 차폐시키는 것을 돕도록 자기 차폐를 제공하는 것을 돕기 위해 형성될 수 있다.

방법(200)은 일 실시예에 따라, 도 3i에 도시된 구조를 형성하기 위해 도 3h의 구조를 선택적으로 평탄화 및/또는 폴리싱(218)하는 것을 계속한다. 이러한 예시적인 실시예에서, 평탄화/폴리싱(218)은 ILD(301)의 상부로부터 과도한 자성 비아(304) 재료(및 임의의 나머지 선택적 층(305) 재료)를 제거하기 위해 수행된다. 평탄화/폴리싱은 화학 기계적 평탄화/폴리싱(CMP) 또는 임의의 다른 적절한 프로세스와 같은 임의의 적절한 기술을 이용하여 수행될 수 있다.

대안적 실시예에서, 방법(200)은 예를 들어, 도 3d에 도시된 구조(예를 들어, 스페이서 층(324)의 상부) 상에 비아 재료(예를 들어, 자성 비아 층(304))을 퇴적하는 것을 포함할 수 있다. 그러한 실시예에서, 상부 비아 층은 그 다음 기판 상에 블랭킷으로서 퇴적된 층들의 나머지와 함께 에칭되어, 에칭된 스택이 상부에 상부 비아(예를 들어, 자성 비아(304))를 포함하는 것을 제외하고, 3e에 도시된 것과 유사한 구조를 형성한다. 또한, 이러한 실시예에서, ILD 재료는 그 다음 이러한 구조 위에 퇴적될 수 있고 ILD의 일부는 예를 들어, MTJ 스택의 상부와의 전기 접속을 확립하기 위해 상부 비아에 대한 액세스를 얻기 위해 개방될 수 있다. 다수의 다른 구성들 및 변형들이 이러한 개시내용에 비추어 명백할 것이다.

도 3j는 일 실시예에 따라, 자성층들의 자화 및 프린징 필드의 모멘트를 도시하는, 도 3i의 STTM 디바이스를 도시한다. 도 3j의 예시적인 실시예에서 알 수 있는 바와 같이, 자성 비아(302)는 자기 모멘트(M₁) 및 프린징 필드(341)를 가지며, 자성 콘택(332)는 자기 모멘트(M₂) 및 프린징 필드(342)를 가지며, 자성 콘택(334)는 자기 모멘트(M₃) 및 프린징 필드(343)를 가지며, 자성 비아(304)는 자기 모멘트(M₄) 및 프린징 필드(344)를 갖는다. 예시적인 목적을 위해, 각각의 자성층의 자기 모멘트는 점선 화살표로 표시되고, 프린징 필드는 프린징 필드의 자성 방향을 나타내는 화살표를 포함하는 점선 타원으로 표시된다. 또한, 스페이서 층(322)은 자성 비아(302)를 자성 콘택(332)와 반강자성적으로 결합하고, 스페이서 층(324)은 자성 비아(304)를 자성 콘택(334)와 반강자성적으로 결합한다. 또한 이러한 예시적인 실시예에서 알 수 있는 바와 같이, M₁은 M₂와 역 평행이고 선-내에 있고, M₃은 M₄와 역 평행이고 선-내에 있다. 또한, 자기 모멘트는 MTJ 스택(310)과 선-내에 있다. 또한, 결합된 자성층들(이 예에서는, M₁/M₂ 및 M₃/M₄)의 선-내 자기 모멘트가 이 예시적인 실시예에서 서로를 향하더라도, 다른 예시적인 실시예에서는, 결합된 자성층들의 선-내 자기 모멘트가 서로 멀어지도록 지향될 수 있다는 점에 유의해야 한다. 일부 경우에, 자성 콘택들은 자성 콘택들이 자성 비아들에 대해 역 평행 배향으로 정렬될 수 있다는 것을 제외하고는, 자성 비아들(예를 들어, 유사하거나 동일한 재료들)과 유사하거나 동일할 수 있다(도 3j에 도시된 것과 같이). 일부 실시예들에서, 자성 비아/자성 콘택 조합들(이 예에서는, M₁/M₂ 및/또는 M₃/M₄)의 자기 모멘트는 실질적으로 각각의 프린징 필드의 효과를 감소시키는 것을 돕도록 역 평행일 수 있다. 따라서, 일부 실시예들에서, 자기 모멘트는 자성층들의 기생 프린징 필드를 제한하거나 완전히 감소시키는 것을 돕기 위해 정확히 역 평행 또는 완전 반강자성적으로 결합될 필요는 없다(예를 들어, 자기 모멘트는 적어도 평형 반강자성 결합을 가질 수 있다).

도 3j에서 알 수 있는 바와 같이, 자성 비아들(302, 304)의 자계가 자성 콘택들(332, 334)에 의해 각각 균형 유지되기 때문에, 자성 비아들(302, 304)의 프린징 필드(341, 344)는 각각 MTJ 스택(310) 상에 침범하지 않는다. 프린징 필드(341, 344)는 MTJ 스택들에 대한 프린징 필드 위치들의 차이를 알기 위해 도 1b의 프린징 필드(140)와 비교될 수 있음을 주목한다. 또한, 이러한 예시적 실시예에서, 자성 콘택들(332, 334)의 자계가 각각 자성 비아들(302, 304)에 의해 균형 유지되기 때문에, 자성 콘택들(332, 334)의 프린징 필드(342, 343)는 MTJ 스택(310) 상에 침범하지 않는다. 그러므로, 자성 비아/콘택 층과 반강자성적으로(또는 실질적으로 역 평행한 방식으로) 추가의 자성층을 결합하는 것은 기생 프린징 필드를 제한하는 것을 돕는다. 일부 실시예들에서, 실질적으로 역 평행하다는 것은, 5, 10, 15, 20, 25, 또는 30도 이내에서 정확히 역 평행이라는 것, 또는 본 개시내용에 비추어 명백해지는 일부 다른 적절한 수량의 도(degree) 이내에서 역 평행이라는 것을 의미할 수 있다.

도 3j의 자성층들은, 이 예시적인 실시예에서, 302/322/332 및 304/322/332 층 스택들이 각각 MTJ 스택(310)에 합성 반강자성(SAF) 콘택들을 형성하도록 구성된다. 즉, 각각의 자성 비아/스페이서 층/자성 콘택 스택은 본 실시예에서, MTJ 스택(310)에 대한 SAF 콘택을 형성한다. 일부 실시예들에서, 자성 비아/스페이서 층/자성 콘택 스택들은 이 개시내용에 비추어 명백해지는 바와 같이 Co/Ru/Co, Co/Ru/CoFeB, CoFeB/Ru/CoFeB, CoFeB/Ru/Co, 또는 일부 다른 적절한 조합을 포함할 수 있다. 층들의 치수들(예를 들어, 두께, 깊이, 등)은 사용된 재료들 및 주어진 타겟 애플리케이션 또는 최종 용도에 기초하여 조정될 수 있다.

도 4는 일 실시예에 따라, 하나의 자성 콘택 및 하나의 비자성 콘택을 포함하는 예시적인 STTM 디바이스를 도시한다. 도 4에 도시된 구조는, 상부 콘택이 도 3j의 SAF 콘택 및 도 4의 비자성 재료라는 것을 제외하고는, 도 3j에 도시된 구조와 유사하다. 도시된 바와 같이, 도 4는 상부 비자성 비아/콘택(404)를 포함한다. 예를 들어, 이러한 구조는 도 2의 방법(200)을 이용하여 형성될 수 있으며, 여기서 일 실시예에 따라, 선택적 퇴적(208)은 수행되지 않고 상부 비아 재료의 퇴적(216)은 비자성 재료의 퇴적이다. 이러한 구조는 본원에서 다양하게 설명된 바와 같이, 양쪽 콘택들이 반강자성적으로 결합되는(또는 실질적으로 역 평행한 방식으로 결합되는) 자성 재료일 필요는 없다는 것을 설명하기 위해 제공된다. 이러한 실시예들에서, 상부 또는 하부 비아/콘택은 비자성 재료(이 예에서는, 상부 비아/콘택(404)로 도시됨)일 수 있다. 예를 들어, 비자성 비아(404)는 구리(Cu) 또는 일부 다른 비자성 재료를 포함할 수 있다. 또한, 비자성 비아/콘택은 MTJ 스택의 고정 층 또는 자유 층(예를 들어, MTJ 스택(310)의 고정 층(312) 또는 자유 층(316)), 또는 본원에서 다양하게 설명된 임의의 다른 적절한 MTJ 스택의 일부 다른 층(들)에 전기적으로 연결될 수 있다.

도 5는 일 실시예에 따라, 면-내 자기 모멘트를 갖는 자성 콘택들을 포함하는 예시적인 STTM 디바이스를 도시한다. 도 5에 도시된 구조는 도 3j에 도시된 구조와 유사하고, 따라서 유사한 넘버링은 구조의 컴포넌트들을 설명하는데 사용되며, 여기서 컴포넌트들은 도 3j에서는 300들 및 도 5에서는 500들로 번호가 매겨진다(예를 들어, ILD(300)는 ILD(500)와 유사하고, MTJ 스택(310)은 MTJ 스택(510)과 유사하며, 기타 등등이다). 따라서, 여기에 제공된 요소들에 대한 논의는 도 5의 요소들에 적용 가능하다. 도 5 및 도 3j의 구조들 간의 차이는, 선-내에(예를 들어, 서로 선-내에 및 MTJ 스택(310)과 선-내에) 있는 도 3j의 자성층들의 자기 모멘트(M_1-4)와 비교하여, 도 5의 자성층들의 자기 모멘트(M_5-8)가 면-내에(예를 들어, 서로 면-내에 및 MTJ 스택(510)과 면-내에) 있다는 것이다.

도 5의 예시적인 실시예에서 알 수 있는 바와 같이, 자성 비아(502)는 자기 모멘트(M₅) 및 프린징 필드(545)를 가지며, 자성 콘택(532)는 자기 모멘트(M₆) 및 프린징 필드(346)를 가지며, 자성 콘택(534)는 자기 모멘트(M₇) 및 프린징 필드(347)를 가지며, 자성 비아(504)는 자기 모멘트(M₈) 및 프린징 필드(348)를 갖는다. 예시적인 목적으로, 각각의 자성층의 자기 모멘트는 점선 화살표로 표시되고, 프린징 필드는 프린징 필드의 자성 방향을 나타내는 화살표를 포함하는 점선 타원으로 표시된다. 또한, 스페이서 층(522)은 자성 비아(502)를 자성 콘택(532)와 반강자성적으로 결합하고, 스페이서 층(524)은 자성 비아(504)를 자성 콘택(534)와 반강자성적으로 결합한다. 이 예시적인 실시예에서 알 수 있는 바와 같이, M₅는 M₆과 역 평행하고 면-내에 있고, M₇은 M₈과 역 평행하고 면-내에 있다. 본원에 설명된 바와 같이, 자성 비아/자성 콘택 조합(이 예에서는, M₅/M₆ 및 M₇/M₈)의 자기 모멘트는 SAF 결합에 영향을 주기 위해 정확히 역 평행이지만, 이들은 자성층들의 기생 프린징 필드를 제한하거나 완전히 줄이는 것을 돕기 위해 정확히 역 평행 또는 완전히 반강자성적으로 결합될 필요는 없다(예를 들어, 자기 모멘트는 적어도 균형 유지된 반강자성 결합을 가질 수 있다). 자성층들의 자기 모멘트가 면-내에 있는 경우(예를 들면, 도 5에 도시된 바와 같이), 각각의 자성층을 다른 자성층과 반강자성적으로 결합시키는(또는 실질적으로 역 평행 방식으로 이들을 결합시키는) 것은 프린징 필드가 주변 디바이스들에 부정적으로 영향을 주는 것을 제한하는 것을 도울 수 있다.

도 5와 도 3j 사이의 또 다른 차이점은, 도 5의 자성층들(즉, 자성 비아들(502, 504) 및 자성 콘택들(532, 534)) 모두가 선택적 층들(즉, 각각, 선택적 층들(503, 505, 533, 535))을 각각의 자성층의 양측에 갖는 것이다. 본원에 설명된 바와 같이, 선택적 층들은 임의의, 모든 자성층의, 또는 자성층이 없을 때의 양측(또는 다수의 측면들)에 있을 수 있으며, 이들은 예를 들어, 자성 재료들이 ILD 재료들 내에 확산하는 것을 방지하는 것을 돕고 및/또는 주변 재료들에 장벽을 제공하는(예를 들면, 자기 차폐를 제공하는) 것과 같은 이점들을 제공할 수 있다.

예시적 시스템

도 6은 다양한 예시적인 실시예들에 따라, 본원에 개시된 기술들을 이용하여 형성된 집적 회로 구조들 또는 디바이스들(예를 들어, 스핀-전달 토크 메모리(STTM) 디바이스들)로 구현된 컴퓨팅 시스템(1000)을 도시한다. 도시된 바와 같이, 컴퓨팅 시스템(1000)은 마더 보드(1002)를 수용한다. 마더 보드(1002)는 프로세서(1004) 및 적어도 하나의 통신 칩(1006)에 제한되지는 않지만, 이들을 포함하는 다수의 컴포넌트들을 포함할 수 있으며, 이들 각각은 물리적으로 그리고 전기적으로 마더 보드(1002)에 결합되거나, 그렇지 않으면 그 내부에 통합될 수 있다. 알 수 있는 바와 같이, 마더 보드(1002)는 예를 들어, 메인 보드, 메인 보드 상에 장착된 도터 보드, 또는 시스템(1000)의 유일한 보드, 등을 막론하고, 임의의 인쇄 회로 기판일 수 있다.

그 애플리케이션들에 따라, 컴퓨팅 시스템(1000)은 마더 보드(1002)에 물리적으로 또는 전기적으로 결합될 수 있거나 그렇지 않을 수 있는 하나 이상의 다른 컴포넌트들을 포함할 수 있다. 이들 다른 컴포넌트들은 휘발성 메모리(예를 들면, DRAM), 비-휘발성 메모리(예를 들면, ROM, STTM, STT-RAM, 등), 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(Global Positioning System) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라 및 대용량 저장 디바이스(하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk), 등)에 제한되지 않지만, 이들을 포함할 수 있다. 컴퓨팅 시스템(1000)에 포함된 임의의 컴포넌트들은 예시적인 실시예에 따라 개시된 기술들을 이용하여 형성된 하나 이상의 집적 회로 구조들 또는 디바이스들을 포함할 수 있다. 예를 들어, 일부 실시예들에서, 컴퓨팅 시스템의 하나 이상의 컴포넌트들은 본원에 다양하게 설명된 바와 같이, 하나 이상의 SAF 콘택들을 포함하는 STTM을 포함할 수 있다. 일부 실시예들에서, 다수의 기능들이 하나 이상의 칩들 내에 통합될 수 있다(예를 들어, 통신 칩(1006)이 프로세서(1004)의 일부이거나 또는 그렇지 않으면 프로세서(1004) 내에 통합될 수 있음을 주목한다).

통신 칩(1006)은 컴퓨팅 시스템(1000)으로 및 이로부터 데이터를 전송하기 위한 무선 통신을 가능하게 한다. 용어 "무선" 및 그 파생어들은 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는데 사용될 수 있는데, 이들은 비-고체 매체를 통해 변조된 전자기 방사선을 사용하여 데이터를 전달할 수 있다. 이 용어는 일부 실시예들에서는 그렇지 않을 수도 있지만, 연관된 디바이스들이 어떠한 임의의 와이어들도 포함하지 않는다는 것을 의미하지는 않는다. 통신 칩(1006)은 Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(Long Term Evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물들뿐만 아니라, 3G, 4G, 5G, 및 그 이상으로 지정되는 임의의 다른 무선 프로토콜들에 제한되지는 않지만, 이들을 포함하는, 다수의 무선 표준들 및 프로토콜들 중 임의의 것을 구현할 수 있다. 컴퓨팅 시스템(1000)은 복수의 통신 칩들(1006)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1006)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용될 수 있고 제2 통신 칩(1006)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, 및 기타의 것들과 같은 장거리 무선 통신에 전용될 수 있다.

컴퓨팅 시스템(1000)의 프로세서(1004)는 프로세서(1004) 내에 패키징된 집적 회로 다이를 포함한다. 일부 실시예들에서, 프로세서의 집적 회로 다이는 본원에서 다양하게 설명된 바와 같이, 개시된 기술들을 이용하여 형성된 하나 이상의 집적 회로 구조들 또는 디바이스들로 구현되는 온보드 회로를 포함한다. "프로세서"라는 용어는 예를 들어, 레지스터들 및/또는 메모리로부터 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.

통신 칩(1006)은 또한 통신 칩(1006) 내에 패키징된 집적 회로 다이를 포함할 수 있다. 일부 그러한 예시적인 실시예들에 따르면, 통신 칩의 집적 회로 다이는 본원에 다양하게 설명된 바와 같은 개시된 기술들을 이용하여 형성된 하나 이상의 집적 회로 구조들 또는 디바이스들을 포함한다. 본 개시내용에 비추어 이해되는 바와 같이, 다중 표준 무선 성능은 (예를 들어, 임의의 칩들(1006)의 기능이 별도의 통신 칩들을 갖기 보다는, 프로세서(1004) 내에 통합되는 경우) 프로세서(1004) 내에 직접 통합될 수 있다는 것에 유의한다. 또한, 프로세서(1004)가 그러한 무선 성능을 갖는 칩 셋일 수 있다는 것에 유의한다. 요약하면, 임의의 수의 프로세서(1004) 및/또는 통신 칩들(1006)이 사용될 수 있다. 마찬가지로, 임의의 하나의 칩 또는 칩 셋은 그 내부에 통합된 다수의 기능들을 가질 수 있다.

다양한 구현 예에서, 컴퓨팅 장치(1000)는 본원에서 다양하게 설명되는 바와 같이, 랩톱, 넷북, 노트북, 스마트 폰, 태블릿, PDA(personal digital assistant), 울트라-모바일 PC, 모바일 폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 디지털 비디오 레코더, 또는 데이터를 처리하고 또는 개시된 기술을 이용하여 형성된 하나 이상의 집적 회로 구조들 및 디바이스들을 채택하는 임의의 다른 전자 디바이스일 수 있다.

추가의 예시적 실시예들

하기 예들은 많은 변형들 및 구성들이 명백해지는 추가 실시예들에 관한 것이다.

예 1은 고정 자성층, 자유 자성층, 및 고정 자성층과 자유 자성층 사이에 배치된 터널링 장벽 층을 포함하는 자기 터널 접합(MTJ); MTJ의 양측 상의 콘택들 - 여기서, 적어도 하나의 콘택은 자성임 -; 및 상기 적어도 하나의 자성 콘택에 반강자성적으로 결합된 추가의 자성층을 포함하는 스핀-전달 토크 메모리(STTM) 디바이스이다.

예 2는 예 1의 주제를 포함하며, 여기서 적어도 하나의 자성 콘택 및/또는 대응하는 추가의 자성층은 적어도 하나의 강자성 재료를 포함한다.

예 3은 예 1-2 중 어느 하나의 주제를 포함하며, 여기서 적어도 하나의 자성 콘택 및/또는 대응하는 추가의 자성층은 CoFeB를 포함한다.

예 4는 예 1-3 중 어느 하나의 주제를 포함하며, 여기서 각각의 자성 콘택과 대응하는 추가의 자성층 사이에 비자성 스페이서 층이 배치된다.

예 5는 예 4의 주제를 포함하며, 여기서 각각의 비자성 스페이서 층은 0.7 내지 1.0nm 사이의 두께를 갖는다.

예 6은 예 4-5 중 어느 하나의 주제를 포함하며, 여기서 각각의 비자성 스페이서 층은 루테늄(Ru)을 포함한다.

예 7은 예 1-6 중 어느 하나의 주제를 포함하며, 여기서 각각의 자성 콘택 및 대응하는 추가의 자성층은 선-내(in-line) 자기 모멘트들을 갖는다.

예 8은 예 1-6 중 어느 하나의 주제를 포함하며, 여기서 각각의 자성 콘택 및 대응하는 추가의 자성층은 면-내(in-plane) 자기 모멘트들을 갖는다.

예 9는 예 1-8 중 어느 하나의 주제를 포함하고, 적어도 하나의 자성 콘택 및/또는 대응하는 추가의 자성층의 양측에 비자성 클래딩 층을 추가로 포함하며, 여기서 비자성 클래딩 층은 자성 재료가 주변 재료 내로 확산하는 것을 방지하는 것을 돕는다.

예 10은 예 9의 주제를 포함하며, 여기서 비자성 클래딩 층은 티타늄 질화물(TiN) 또는 탄탈(Ta)을 포함한다.

예 11은 예 9-10 중 어느 하나의 주제를 포함하며, 여기서 비자성 클래딩 층은 2 내지 10 nm 범위의 두께를 갖는다.

예 12는 예 1-11 중 어느 하나의 주제를 포함하며, 여기서 양쪽 콘택들은 자성이며 대응하는 추가의 자성층에 반강자성적으로 결합된다.

예 13은 예 1-12 중 어느 하나의 주제를 포함하며, 여기서 각각의 추가의 자성층은 대응하는 자성 콘택으로부터의 프린징 필드들이 MTJ 상에 침입하는 것을 방지하는 것을 돕는다.

예 14는 예 1-13 중 어느 하나의 주제를 포함하는 컴퓨팅 시스템이다.

예 15는 고정 자성층, 자유 자성층, 및 고정 자성층과 자유 자성층 사이에 배치된 터널링 장벽 층을 포함하는 자기 터널 접합(MTJ); 상기 MTJ의 적어도 한 측면에 전기적으로 연결된 자성 콘택 층; 및 스페이서 층에 의해 상기 자성 콘택 층으로부터 분리된 추가의 자성층을 포함하는 집적 회로이며; 여기서 상기 자성 콘택 층과 상기 추가의 자성층의 자기 모멘트들은 실질적으로 역 평행한다.

예 16은 예 15의 주제를 포함하며, 여기서 자성 콘택 층 및/또는 추가의 자성층은 적어도 하나의 강자성 재료를 포함한다.

예 17은 예 15-16 중 어느 하나의 주제를 포함하며, 여기서 자성 콘택 층 및/또는 추가의 자성층은 CoFeB를 포함한다.

예 18은 예 15-17 중 어느 하나의 주제를 포함하며, 여기서 스페이서 층들은 0.7 내지 1.0nm의 두께를 갖는다.

예 19는 예 15-18 중 어느 하나의 주제를 포함하며, 여기서 스페이서 층은 비자성 재료를 포함한다.

예 20은 예 15-19 중 어느 하나의 주제를 포함하며, 여기서 스페이서 층은 루테늄(Ru)을 포함한다.

예 21은 예 15-20 중 어느 하나의 주제를 포함하며, 여기서 자성 콘택 층 및 추가의 자성층의 자기 모멘트들은 실질적으로 선-내에 있다.

예 22는 예 15-20 중 어느 하나의 주제를 포함하며, 여기서 자성 콘택 층 및 추가의 자성층의 자기 모멘트들은 실질적으로 면-내에 있다.

예 23은 예 15-22 중 어느 하나의 주제를 포함하고, 자성 콘택 층 및/또는 추가의 자성층의 양측에 비자성 클래딩 층을 추가로 포함하며, 여기서 비자성 클래딩 층은 자성 재료가 주변 재료 내로 확산하는 것을 방지하는 것을 돕는다.

예 24는 예 23의 주제를 포함하며, 여기서 비자성 클래딩 층은 티타늄 질화물(TiN) 또는 탄탈(Ta)을 포함한다.

예 25는 예 23-24 중 어느 하나의 주제를 포함하며, 여기서 비자성 클래딩 층은 2 내지 10 nm 범위의 두께를 갖는다.

예 26은 예 15-25 중 어느 하나의 주제를 포함하며, 여기서 자성 콘택 층 및 추가의 자성층은 합성 반강자성체(SAF)를 생성한다.

예 27은 예 15-26 중 어느 하나의 주제를 포함하며, 여기서 추가의 자성층은 자성 콘택 층으로부터의 프린징 필드들이 MTJ 상에 침입하는 것을 방지하는 것을 돕는다.

예 28은 예 15-27 중 어느 하나의 주제를 포함하는 내장형 메모리 디바이스이다.

예 29는 예 28의 주제를 포함하며, 여기서 내장형 메모리 디바이스는 스핀-전달 토크 메모리(STTM) 디바이스이다.

예 30은 스핀-전달 토크 메모리(STTM) 디바이스를 형성하는 방법인데, 상기 방법은, 자성 하부 비아를 포함하는 기판을 제공하는 단계; 및 상기 기판 상에, 스페이서 층, 자성 콘택 층, MTJ(magnetic tunnel junction) 층, 및 상부 비아 층을 포함하는 다층 스택을 형성하는 단계를 포함한다.

예 31은 예 30의 주제를 포함하며, 여기서 MTJ 층은 고정 자성층, 자유 자성층, 및 터널링 장벽 층을 포함한다.

예 32는 예 30-31 중 어느 하나의 주제를 포함하며, 여기서 스택은 자성 하부 비아 폭과 유사한 폭을 갖는다.

예 33은 예 30-32 중 어느 하나의 주제를 포함하며, 상부 비아 재료는 비자성이다.

예 34는 예 30-32 중 어느 하나의 주제를 포함하며, MTJ 층들 상에 추가의 자성 콘택 층을 형성하는 단계; 및 상기 추가의 자성 콘택 층과 상기 상부 비아 층 사이에 스페이서 층을 형성하는 단계를 포함한다.

예 35는 예 34의 주제를 포함하며, 여기서 상부 비아 재료는 강자성이다.

예 36은 예 30-35 중 어느 하나의 주제를 포함하며, 여기서 각각의 자성 콘택 층은 대응하는 자성 비아와 반강자성적으로 결합된다.

예 37은 예 30-36 중 어느 하나의 주제를 포함하며, 여기서 다층 스택은 기판 상에 스택을 포함하는 모든 층들을 퇴적하고; 상기 스택을 포함하는 모든 층들을 원하는 폭으로 에칭함으로써 형성된다.

예 38은 예 30-33 중 어느 하나의 주제를 포함하며, 여기서 다층 스택은, 기판 상에 스페이서 층, 자성 콘택 층, 및 MTJ 층들을 퇴적하고; 퇴적된 스페이서 층, 자성 콘택 층, 및 MTJ 층들을 원하는 폭으로 에칭하고; 층간 유전체(ILD) 재료를 퇴적하고; MTJ 층들 위에 공간을 생성하기 위해 ILD를 에칭하고; 상기 MTJ 층들 위의 공간에 상부 비아 층을 형성함으로써 형성된다.

예시적인 실시예들의 전술된 설명은 예시 및 설명의 목적으로 제공되었다. 이는 본 개시내용을 개시된 정확한 형태로 제한하거나 포괄적으로 하기 위한 것은 아니다. 본 개시내용에 비추어 많은 수정들 및 변형들이 가능하다. 본 개시내용의 범위는 이 상세한 설명에 의해서가 아니라 여기에 첨부된 청구 범위에 의해 제한되는 것으로 의도된다. 본 출원에 우선권을 주장하는 미래 출원된 출원들은 상이한 방식으로 개시된 주제를 청구할 수 있으며, 일반적으로 본원에 다양하게 개시되거나 달리 입증된 하나 이상의 제한들의 임의의 세트를 포함할 수 있다.

Claims

스핀-전달 토크 메모리(spin-transfer torque memory; STTM) 디바이스로서,
자기 터널 접합(MTJ) - 상기 자기 터널 접합(MTJ)은,
고정 자성층;
자유 자성층; 및
상기 고정 자성층과 자유 자성층 사이에 배치된 터널링 장벽 층을 포함함 -;
상기 MTJ의 양측 상의 콘택들 - 적어도 하나의 콘택은 자성임 -; 및
상기 적어도 하나의 자성 콘택에 반강자성적으로(antiferromagnetically) 결합되는 추가의 자성층
을 포함하는, 스핀-전달 토크 메모리(STTM) 디바이스.
제1항에 있어서, 상기 적어도 하나의 자성 콘택 및/또는 대응하는 추가의 자성층은 적어도 하나의 강자성 재료를 포함하는, 스핀-전달 토크 메모리(STTM) 디바이스.
제1항에 있어서, 상기 적어도 하나의 자성 콘택 및/또는 대응하는 추가의 자성층은 CoFeB를 포함하는, 스핀-전달 토크 메모리(STTM) 디바이스.
제1항에 있어서, 각각의 자성 콘택과 대응하는 추가의 자성층 사이에 비자성 스페이서 층이 배치되는, 스핀-전달 토크 메모리(STTM) 디바이스.
제4항에 있어서, 각각의 비자성 스페이서 층은 0.7 내지 1.0 nm 사이의 두께를 갖는, 스핀-전달 토크 메모리(STTM) 디바이스.
제4항에 있어서, 각각의 비자성 스페이서 층은 루테늄(Ru)을 포함하는, 스핀-전달 토크 메모리(STTM) 디바이스.
제1항에 있어서, 각각의 자성 콘택 및 대응하는 추가의 자성층은 선-내(in-line) 자기 모멘트들을 갖는, 스핀-전달 토크 메모리(STTM) 디바이스.
제1항에 있어서, 각각의 자성 콘택 및 대응하는 추가의 자성층은 면-내(in-plane) 자기 모멘트들을 갖는, 스핀-전달 토크 메모리(STTM) 디바이스.
제1항에 있어서, 상기 적어도 하나의 자성 콘택 및/또는 대응하는 추가의 자성층의 양측에 비자성 클래딩 층을 더 포함하고, 상기 비자성 클래딩 층은 자성 재료가 주변 재료 내로 확산하는 것을 방지하는 것을 돕는, 스핀-전달 토크 메모리(STTM) 디바이스.
제9항에 있어서, 상기 비자성 클래딩 층은 티타늄 질화물(TiN) 또는 탄탈륨(Ta)을 포함하는, 스핀-전달 토크 메모리(STTM) 디바이스.
제9항에 있어서, 상기 비자성 클래딩 층은 2 내지 10 nm 범위의 두께를 갖는, 스핀-전달 토크 메모리(STTM) 디바이스.
제1항에 있어서, 양쪽 콘택들은 자성이며 대응하는 추가의 자성층에 반강자성적으로 결합되는, 스핀-전달 토크 메모리(STTM) 디바이스.
제1항에 있어서, 각각의 추가의 자성층은 대응하는 자성 콘택으로부터의 프린징 필드들(fringing fields)이 상기 MTJ 상에 침입(encroaching)하는 것을 방지하는 것을 돕는, 스핀-전달 토크 메모리(STTM) 디바이스.
컴퓨팅 시스템으로서,
제1항 내지 제13항 중 어느 한 항의 STTM 디바이스를 포함하는 컴퓨팅 시스템.
집적 회로로서,
자기 터널 접합(MTJ) - 상기 자기 터널 접합(MTJ)은,
고정 자성층;
자유 자성층; 및
상기 고정 자성층과 자유 자성층 사이에 배치된 터널링 장벽 층을 포함함 -;
상기 MTJ의 적어도 한 측면에 전기적으로 연결되는 자성 콘택 층; 및
스페이서 층에 의해 상기 자성 콘택 층으로부터 분리되는 추가의 자성층
을 포함하며;
상기 자성 콘택 층과 상기 추가의 자성층의 자기 모멘트들은 실질적으로 역 평행(antiparallel)한, 집적 회로.
제15항에 있어서, 상기 스페이서 층들은 0.7 내지 1.0nm의 두께를 갖는, 집적 회로.
제15항에 있어서, 상기 자성 콘택 층 및 상기 추가의 자성층은 합성 반강자성체(synthetic antiferromagnet; SAF)를 생성하는, 집적 회로.
내장형 메모리 디바이스로서,
제15항 내지 제17항 중 어느 한 항의 집적 회로를 포함하는 내장형 메모리 디바이스.
제18항에 있어서, 상기 내장형 메모리 디바이스는 스핀-전달 토크 메모리(STTM) 디바이스인, 내장형 메모리 디바이스.
스핀-전달 토크 메모리(STTM) 디바이스를 형성하는 방법으로서,
자성 하부 비아(magnetic lower via)를 포함하는 기판을 제공하는 단계; 및
상기 기판 상에 다층 스택을 형성하는 단계
를 포함하고,
상기 스택은,
스페이서 층;
자성 콘택 층;
자성 터널 접합(MTJ) 층들; 및
상부 비아 층을 포함하는, 방법.
제20항에 있어서, 상기 MTJ 층들은 고정 자성층, 자유 자성층, 및 터널링 장벽 층을 포함하는, 방법.
제20항에 있어서,
상기 MTJ 층들 상에 추가의 자성 콘택 층을 형성하는 단계; 및
상기 추가의 자성 콘택 층과 상기 상부 비아 층 사이에 스페이서 층을 형성하는 단계를 더 포함하는, 방법.
제22항에 있어서, 상기 상부 비아 재료는 강자성인, 방법.
제20항 내지 제23항 중 어느 한 항에 있어서, 상기 다층 스택은,
상기 기판 상에, 상기 스택을 포함하는 모든 층들을 퇴적하는 단계; 및
상기 스택을 포함하는 모든 층들을 원하는 폭으로 에칭하는 단계에 의해 형성되는, 방법.
제20항 내지 제23항 중 어느 한 항에 있어서, 상기 다층 스택은,
상기 기판 상에 상기 스페이서 층, 자성 콘택 층, 및 MTJ 층들을 퇴적하는 단계;
상기 퇴적된 스페이서 층, 자성 콘택 층, 및 MTJ 층들을 원하는 폭으로 에칭하는 단계;
층간 유전체(ILD) 재료를 퇴적하는 단계;
상기 MTJ 층들 위에 공간을 생성하기 위해 상기 ILD를 에칭하는 단계; 및
상기 MTJ 층들 위의 공간에 상기 상부 비아 층을 형성하는 단계에 의해 형성되는, 방법.