KR20170029678A - 반도체 기판 및 이를 이용한 반도체 발광소자의 제조 방법 - Google Patents

반도체 기판 및 이를 이용한 반도체 발광소자의 제조 방법 Download PDF

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Abstract

본 발명의 실시예에 따른 반도체 기판의 제조 방법은, 성장 기판 상에 제1 반도체층을 형성하는 단계, 상기 제1 반도체층 상에, 복수의 트렌치들을 갖는 제2 반도체층을 형성하는 단계, 상기 복수의 트렌치들을 통해서 제1 반도체층에 복수의 보이드들을 형성하는 단계, 상기 제2 반도체층으로부터 성장되며, 상기 복수의 트렌치들을 덮고 상기 제2 반도체층의 상부로 연장되는 제3 반도체층을 형성하는 단계, 상기 제2 및 제3 반도체층이 상기 성장 기판으로부터 분리되는 단계를 포함한다.

Description

반도체 기판 및 이를 이용한 반도체 발광소자의 제조 방법{METHODS OF MANUFACTURING SEMICONDUCTOR SUBSTRATES AND SEMICONDUCTOR LIGHT EMITTING DEVICE THEREOF}
본 발명은 반도체 기판의 제조 방법 및 이를 이용한 반도체 발광소자의 제조방법에 관한 것이다.
반도체 발광소자는 긴 수명, 낮은 소비전력, 빠른 응답 속도, 환경 친화성 등의 장점을 갖는 차세대 광원으로 알려져 있으며, 조명 장치, 디스플레이 장치의 백라이트 등 다양한 제품에서 중요한 광원으로 주목받고 있다. 특히, GaN, AlGaN, InGaN, InAlGaN 등의 3족 질화물 기반의 질화물계 발광소자는 청색 또는 자외선광을 출력하는 반도체 발광소자로서 중요한 역할을 하고 있다.
반도체 발광소자의 제조에 사용되는 기판으로는 사파이어 기판, 실리콘(Si) 기판, GaN 기판 등이 사용된다. 특히, GaN 기판을 이용하여 질화물계 발광소자를 제조하는 경우, 발광소자를 내의 결함을 현저히 감소시킬 수 있다. 이러한 GaN 기판의 제조에 있어서, 보다 단순화된 공정을 이용하여 제조 단가를 높이지 않으면서도 대면적으로 제조할 수 있는 기술이 요구되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 공정이 용이한 반도체 기판 및 반도체 발광소자의 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 기판의 제조방법은, 성장 기판 상에 제1 반도체층을 형성하는 단계, 상기 제1 반도체층 상에, 복수의 트렌치들을 갖는 제2 반도체층을 형성하는 단계, 상기 복수의 트렌치들을 통해서 제1 반도체층에 복수의 보이드들을 형성하는 단계, 상기 제2 반도체층으로부터 성장되며, 상기 복수의 트렌치들을 덮고 상기 제2 반도체층의 상부로 연장되는 제3 반도체층을 형성하는 단계, 상기 제2 및 제3 반도체층이 상기 성장 기판으로부터 분리되는 단계를 포함한다.
일 예로, 상기 복수의 트렌치들은 상기 제1 반도체층의 격자상수와 상기 제2 반도체층의 격자상수 차이에 의해 형성될 수 있다.
일 예로, 상기 제2 및 제3 반도체층이 상기 성장 기판으로부터 분리되는 단계는 상기 복수의 보이드들에 작용하는 응력에 의해 진행될 수 있다.
일 예로, 상기 복수의 트렌치들은 상기 제2 반도체층을 관통하며 서로 이격되어 배치되며, 상기 복수의 트렌치들은 상기 제2 반도체층의 결정면들을 따른 면들에 의해 정의되는 방향으로 배치될 수 있다.
일 예로, 상기 제2 반도체층의 격자상수는 상기 제1 반도체층의 격자상수보다 작을 수 있다.
일 예로, 상기 제2 반도체층의 격자상수는 상기 제1 반도체층의 격자상수보다 1.2 내지 2.4% 작을 수 있다.
일 예로, 상기 제2 반도체층은 10㎚ 내지 200㎚의 두께로 형성될 수 있다.
일 예로, 상기 제2 및 제3 반도체층이 분리되는 단계 후에, 상기 제2 반도체층을 제거하는 단계를 더 포함할 수 있다.
일 예로, 상기 복수의 보이드들은 상기 제3 반도체층으로 덮여, 상기 제1 반도체층 내에 폐쇄된 영역을 형성할 수 있다.
일 예로, 상기 제2 및 제3 반도체층이 분리되는 단계는, 상기 성장 기판과 상기 제3 반도체층의 열 팽창계수 차이에 의해 발생한 응력에 의해 상기 복수의 보이드들에 균열이 발생하여 이루어질 수 있다.
일 예로, 상기 복수의 보이드들을 형성하는 단계 전에, 상기 제1 및 제2 반도체층을 추가적으로 적층하는 단계를 더 포함할 수 있다.
일 예로, 상기 제2 반도체층은 상기 추가된 제1 반도체층에 형성되는 복수의 보이드들의 크기를 제한할 수 있다.
일 예로, 상기 제1 반도체층을 형성하는 단계는, 제한층을 형성하는 단계를 더 포함할 수 있다.
일 예로, 상기 제3 반도체층을 형성하는 단계 전에, 상기 제1 및 제2 반도체층을 추가적으로 적층하는 단계 및 상기 추가된 제2 반도체층에 복수의 보이드들을 형성하는 단계를 더 포함할 수 있다.
일 예로, 상기 성장 기판 상에 제1 반도체층을 형성하는 단계 전에, 상기 성장 기판 상에 버퍼층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기판의 제조방법.
일 예로, 상기 복수의 보이드들은 수소(H2) 분위기에서 열처리함으로써 형성할 수 있다.
일 예로, 상기 성장 기판은 실리콘(Si) 기판이고, 상기 제1 반도체층은 갈륨 질화물로 이루어질 수 있다.
일 예로, 상기 성장 기판과 상기 제3 반도체층은 서로 다른 열팽창 계수를 가질 수 있다.
본 발명의 일 실시예에 따른 반도체 기판의 제조방법은, 성장 기판 상에 제1 반도체층을 형성하는 단계, 상기 제1 반도체층 상에, 제1 반도체층 보다 작은 격자상수를 갖는 제2 반도체층을 형성하는 단계, 상기 제1 및 제2 반도체층을 수소(H2) 분위기에서 열처리하는 단계, 상기 제2 반도체층 상에 상기 성장 기판과 다른 열팽창 계수를 갖는 제3 반도체층을 형성하는 단계, 상기 성장 기판으로부터 상기 제2 및 제3 반도체층이 분리되는 단계를 포함한다.
본 발명의 일 실시예에 따른 반도체 발광소자의 제조방법은, 성장 기판 상에 제1 반도체층을 형성하는 단계, 상기 제1 반도체층 상에, 상기 제1 반도체층보다 큰 격자상수를 가지며, 복수의 트렌치들을 갖는 제2 반도체층을 형성하는 단계, 상기 복수의 트렌치들을 통해서 제1 반도체층에 복수의 보이드들을 형성하는 단계, 상기 복수의 트렌치들을 덮으며 상기 제2 반도체층의 상부로 연장되고, 상기 성장 기판과 다른 열팽창 계수를 갖는 제3 반도체층을 형성하는 단계, 상기 성장 기판으로부터 상기 제2 및 제3 반도체층이 분리되는 단계, 상기 제3 반도체층 상에, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광구조물을 형성하는 단계를 포함한다.
성장 기판 상에 격자상수 크기가 다른 반도체층들을 형성함으로써, 공정이 용이한 반도체 기판의 제조 방법이 제공될 수 있다.
성장 기판 상의 격자상수 크기가 다른 반도체층들을 형성함으로써, 공정이 용이한 반도체 발광소자의 제조 방법이 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 반도체 기판의 제조 방법을 개략적으로 나타내는 주요 단계별 단면도들이다.
도 7 내지 도 9는 본 발명의 일 실시예에 따른 반도체 기판의 제조 방법을 개략적으로 나타내는 주요 단계별 단면도들이다.
도 10은 본 발명의 다른 실시예에 따른 반도체 기판의 제조 방법을 개략적으로 나타내는 주요 단계의 단면도이다.
도 11(a) 및 도 11(b)는 도 3의 보이드가 생성되는 과정을 설명하기 위한 도면이다.
도 12(a) 내지 도 12(c)는 도 3의 보이드를 촬영한 사진이다.
도 13 내지 도 15는 본 발명의 일 실시예에 의해 제조된 반도체 기판을 포함하는 반도체 발광소자의 일 예를 나타내는 단면도들이다.
도 16 내지 도 18은 본 발명의 일 실시예에 의해 제조된 반도체 기판을 포함하는 반도체 발광소자를 패키지에 적용한 예를 나타낸다.
도 19는 본 발명의 일 실시예에 따른 백색 광원 모듈을 나타내는 개략도이다.
도 20은 본 발명의 일 실시예에 따른 반도체 발광소자 패키지에 채용 가능한 파장 변환 물질을 설명하기 위한 CIE 좌표계이다.
도 21은 본 발명의 일 실시예에 따른 조명 장치로서 통신 모듈을 포함하는 램프를 개략적으로 나타내는 분해 사시도이다.
도 22는 본 발명의 일 실시예에 따른 조명 장치로서 바(bar) 타입의 램프를 개략적으로 나타내는 분해 사시도이다.
도 23은 실내용 조명 제어 네트워크 시스템을 설명하기 위한 개략도이다.
도 24는 개방적인 공간에 적용된 네트워크 시스템의 일 실시예를 나타낸다.
도 25는 가시광 무선통신에 의한 조명 기구의 스마트 엔진과 모바일 기기의 통신 동작을 설명하기 위한 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
본 발명의 실시예는 여러 가지 다른 형태로 변형되거나 여러 가지 실시예가 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 실시예로 한정되는 것은 아니다. 또한, 본 발명의 실시예는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위해 사용된 것이며, 본 발명을 한정하기 위한 것이 아니다. 단수의 표현은 문맥상 명백하게 다르게 지적하는 것이 아니라면, 복수의 표현을 포함한다. 본 명세서에서 사용되는 경우 "포함하다", "구비하다", 또는 "가지다" 등과 같은 용어는 명세서에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들의 조합이 존재함을 특정하려는 것이며, 하나 이상의 다른 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들의 조합의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 해석되어야 한다. 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다.　이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다.　따라서, 이하 상술할 제1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
본 발명의 실시예들에 대한 설명에서, 결정학적(crystallographic) 면 또는 방향을 기술하는 표시법(notation)으로 세 개의 정수 세트로 표시되는 밀러 지수(Miller index)를 사용한다. 결정축에 대한 상대적인 대칭성이 동일한 복수의 면들 및 방향들을 결정학적인 관점에서 등가(equivalent)이며, 주어진 밀러 지수를 갖는 어떤 면 및 방향은 단지 단위 셀(unit cell)의 위치 및 기원(orientation)을 선택하는 방식에 의해서 격자 내에서 이동될 수 있다. 이러한 등가의 면들 및 방향들은 하나의 패밀리로 표시될 수 있으며, 하나의 패밀리, 예를 들어, 결정면{100}에 속하는 어느 한 면에 대한 설명은, 다른 기재가 없는 한, 세 개의 등가 면 (100), (010), (001)에 대하여 동일하게 적용될 수 있다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 반도체 기판의 제조 방법을 개략적으로 나타내는 주요 단계별 단면도들이다.
도 1을 참조하면, 성장 기판(101) 상에 제1 반도체층(110)을 형성하여, 성장기판(101)과 제1 반도체층(110)의 적층 구조물을 마련할 수 있다.
성장 기판(101)은 반도체 성장용 기판으로, 성장시키려는 반도체층인 갈륨 질화물(GaN)에 대한 이종 기판일 수 있다. 성장 기판(101)은 예를 들어, 실리콘(Si), 사파이어, SiC, MgAl2O4, MgO, LiAlO2, LiGaO2 등과 같이 절연성, 도전성, 반도체 물질을 이용할 수 있다. 성장 기판(101)으로 실리콘(Si)을 사용하는 경우, 예를 들어, 6인치 이상의 단결정 실리콘(Si) 웨이퍼를 이용할 수 있으며, 이 경우, 대구경화가 가능하고 상대적으로 가격이 낮아 생산성이 향상될 수 있다. 질화물계 화합물의 성장을 위해서, 예를 들어, 실리콘(Si) 기판의 (111)면을 이용할 수 있다. 일 실시예에서, 성장 기판(101)은 적어도 일부 영역에 불순물을 포함할 수 있다.
제1 반도체층(110)은 후속 공정에서 보이드가 형성되는 층으로, 단결정일 수 있으며, AlxInyGa1-x-yN(0≤x<1, 0≤y<1, 0≤x+y<1)의 조성을 가질 수 있다. 제1 반도체층(110)은 복수의 층들로 구성될 수 있으며, 예를 들어, GaN, AlGaN, InGaN일 수 있다. 일 실시예의 경우, 제1 반도체층(110)은 GaN일 수 있다.
제1 반도체층(110)은 성장 기판(101) 상에 유기 금속 화학 증착(Metal Organic Chemical Vapor Deposition, MOCVD) 또는 수소화 기상 에피택시(Hydride Vapor Phase Epitaxy, HVPE) 공정에 의해 형성될 수 있다.
제1 반도체층(110)을 형성하는 단계에 제한층을 형성하는 단계를 추가할 수도 있다. 제한층은 후속 공정에서 제1 반도체층(110)의 제거가 더 이상 진행되지 않도록 제거율이 낮은 층으로 형성될 수 있다. 일 실시예에서는 후속 공정의 제2 반도체층(120)과 동일한 물질로 형성될 수 있다. 본 단계는 선택적으로 수행될 수 있다. 제한층은 제1 반도체층(110)의 제거범위를 억제하여 보이드의 길이를 제한할 수 있다.
도 2를 참조하면, 제1 반도체층(110) 상에 복수의 트렌치들(121)을 갖는 제2 반도체층(120)을 형성할 수 있다.
제2 반도체층(120)은 제1 반도체층(110)으로부터 에피택셜하게 성장될 수 있으며, 제2 반도체층(120)을 성장시키는 과정에서 복수의 트렌치들(121)이 자발적으로 형성될 수 있다. 제2 반도체층(120)은 후속 공정에서 보이드들(111)을 형성하기 위한 마스크로 사용될 수 있다.
제2 반도체층(120)은 단결정일 수 있으며, AlxInyGa1-x-yN(0≤x<1, 0≤y<1, 0≤x+y<1)의 조성을 가질 수 있다. 제2 반도체층(120)은 복수의 층들로 구성될 수 있으며, 예를 들어, GaN, AlGaN, InGaN일 수 있다. 일 실시예의 경우, 제2 반도체층(120)은 AlGaN일 수 있다.
제2 반도체층(120)은 제1 반도체층(110) 상에 유기 금속 화학 증착(Metal Organic Chemical Vapor Deposition, MOCVD) 또는 수소화 기상 에피택시(Hydride Vapor Phase Epitaxy, HVPE) 공정에 의해 형성될 수 있다.
이때, 제2 반도체층(120)은 제1 반도체층(110)에 비해 작은 격자상수를 가질 수 있다. 이러한, 격자상수의 차이로 인해, 제2 반도체층(120)은 성장 시에 인장 응력을 받게 될 수 있다. 반면에, 제1 반도체층(110)은 제2 반도체층(120)에 비해 큰 격자상수로 인해 압축 응력을 받게 될 수 있다.
제2 반도체층(120)에 인가되는 인장 응력은 제1 반도체층(110)과의 격자상수 차이가 커질수록 강해질 수 있으며, 제2 반도체층(120)이 두꺼워질수록 더욱 강해질 수 있다.
따라서, 제2 반도체층(120)이 성장함에 따라, 제2 반도체층(120)은 점점 더 큰 인장 응력을 받게 될 수 있다. 제2 반도체층(120)은 성장하는 과정에서 인장 응력을 완화시키기 위해 표면에 복수의 트렌치들(121)이 발생할 수 있다. 따라서, 복수의 트렌치들(121)은, 제1 반도체층(110)의 격자상수와 제2 반도체층(120)의 격자상수 차이에 의해 자발적으로 형성될 수 있다. 이러한 트렌치들(121)은, 제2 반도체층(120)의 격자상수가 제1 반도체층(110)의 격자상수보다 1.2 내지 2.4% 작은 범위일 경우에 발생할 수 있다.
또한, 트렌치들(121)은, 제2 반도체층(120)의 격자상수가 제1 반도체층(110)의 격자상수보다 1.2% 미만으로 작을 경우에도, 제2 반도체층(120)이 소정 두께 이상으로 성장되었을 때 자발적으로 형성될 수 있다. 트렌치들(121)이 형성되는 제2 반도체층(120)의 두께는, 예를 들어, 10㎚ 내지 200㎚의 범위일 수 있다.
트렌치들(121)은 제2 반도체층(120)을 관통하여 서로 이격되어 형성될 수 있다. 트렌치들(121)은 상부에서 보았을 때, 방향성을 가지는 선분들로 이루어진 복수의 다각형들이 겹쳐진 형상을 가질 수 있다. 각각의 트렌치들(121)은 제2 반도체층(120)의 형성된 면들에 의해 정의될 수 있다. 상기 면들(122)은 상면(123)에 대하여 경사질 수 있다. 다만, 트렌치들(121)의 형상은, 제2 반도체층(120)의 조성과 성장 조건에 따라, 다양하게 변경될 수 있다. 형성된 면들(122)의 적어도 일부는 제2 반도체층(120)의 결정면에 해당할 수 있다.
도 3을 참조하면, 제1 반도체층(110)에 보이드들(111)을 형성할 수 있다.
복수의 보이드들(111)은 복수의 트렌치들(121)과 연결되도록 각각 복수의 트렌치들(121)의 하부에 형성될 수 있다. 보이드들(111)은 제1 반도체층(110)을 소정 깊이로 제거하여 형성될 수 있다. 보이드들(111)은 수소(H2) 분위기에서 열처리되는 방법에 의해 형성될 수 있다. 다만, 보이드들(111)은 제1 반도체층(110)을 건식 또는 습식 식각하는 방법에 의해 형성될 수도 있다.
이와 관련하여, 도 11(a) 및 도 11(b)를 참조하여 설명한다. 도 11(a)는 제1 반도체층(110)에 보이드들(111)이 형성되기 전의 상태인 도 2의 A부분을 확대한 도면이고, 도 11(b)는 제1 반도체층(110)에 보이드들(111)이 형성된 도 3의 B부분을 확대한 도면이다.
도 11(a)를 참조하면, 제1 반도체층(110)에 비해 상대적으로 작은 격자상수를 가지는 제2 반도체층(120)은, 격자상수 차이로 인해 인장 응력(F1)이 인가될 수 있다. 제2 반도체층(120)에 비해 상대적으로 큰 격자상수를 가지는 제1 반도체층(110)은 압축 응력이 인가될 수 있다. 상술한 바와 같이, 제2 반도체층(120)의 인장 응력(F1)은 제2 반도체층(120)의 두께가 두꺼워 질수록 증가할 수 있다. 따라서, 트렌치들(121) 주변의 제2 반도체층(120) 영역(D1)(D1)은 그 외의 영역(D2)(D2)에 비해 두께가 상대적으로 얇으므로, D2 영역에 비해 상대적으로 작은 인장 응력(F1)이 발생할 수 있다.
이에 대응하여, 제1 반도체층(110) 중 트렌치들(121)의 하부 영역(D3)에는 상대적으로 작은 압축 응력이 인가될 수 있다. 그 결과, 상대적으로 작은 압축 응력이 인가된 D3 영역은, 상대적으로 큰 압축 응력이 인가된 다른 영역(D4)의 압축 응력에 영향을 받아, 인장 응력의 합력(F2)이 인가될 수 있다. 따라서, D3영역은 인장 응력의 합력을 받게 되어, D4 영역에 비해 상대적으로 쉽게 제거될 수 있다.
이러한 제1 및 제2 반도체층(110, 120)을 수소 분위기에서 가열하면, 제1 반도체층(110)의 D3영역은 증착(deposition)보다 열탈착(thermal desorption)이 우세한 조건이 유지될 수 있다. 이와 같은 조건이 유지되면, 도 11(b)와 같이, 제1 반도체층(110)의 D3영역은 선택적 제거가 이루어져 보이드들(111)이 형성될 수 있다. 보이드들(111)은 상대적으로 쉽게 제거되는 D3영역을 따라 형성되므로, 전체적으로 제1 반도체층(110)의 길이방향으로 긴 단면을 갖도록 형성될 수 있다. 보이드들(111)의 폭(W6)은 트렌치들(121)의 폭(W7)보다 클 수 있다. 또한, D3영역은 트렌치들(121)의 하부에 위치하므로, 상면에서 보았을 때, 보이드들(111)은 트렌치(121)와 대응되는 방향성을 가지도록 형성될 수 있다. 일 실시예는, 제1 반도체층(110)을 GaN으로 형성하고, 제2 반도체층(120)을 AlGaN으로 형성할 수 있다. AlGaN은 수소 분위기에서 낮은 제거율을 가지는 반면에, GaN은 높은 제거율을 가지므로, 수소 분위기에서 가열되면, 제1 반도체층(110) 만 선택적으로 제거될 수 있다. 따라서, 제2 반도체층(120)이 제1 반도체층(110)에 보이드들(111)을 형성하기 위한 마스크로 사용될 수 있다. 이러한 보이드들(111)을 형성하는 단계는 트렌치들(121)을 형성하는 단계와 단일 공정으로 수행될 수 있다.
실제 사진을 참조하여, 보이드들(111)이 형성된 형태를 설명한다. 도 12(a)는 보이드들(111)이 형성된 모습을 상부에서 촬영한 사진이고, 도 12(b)는 도 12(a)의 E-E'를 따라 절개한 후 촬영한 사진이며, 도 12(c)는 도 12(b)의 F부분을 확대한 사진이다. 도 12(a)를 참조하면, 상부에서 보았을 때, 보이드들(111)이, 방향성을 가지는 선분들로 이루어진 다각형들이 겹쳐진 형상을 가지는 것을 볼 수 있으며, 보이드들(111)이 GaN의 [0110] 방향에 평행하게 배치되며, 서로 120도의 내각을 이루는 것을 볼 수 있다. 도 12(b) 및 도 12(c)를 참조하면, 보이드들(111)의 단면이 전체적으로 길쭉하게 형성된 것을 볼 수 있다. 도면부호 160은 후술하는 버퍼층일 수 있다.
도 4를 참조하면, 제2 반도체층(120) 상에 제3 반도체층(130)을 형성할 수 있다.
제3 반도체층(130)은 제2 반도체층(120)으로부터 에피택셜하게 성장될 수 있다. 제3 반도체층(130)은 단결정일 수 있으며, AlxInyGa1-x-yN(0≤x<1, 0≤y<1, 0≤x+y<1)의 조성을 가질 수 있다. 제3 반도체층(130)은 제2 반도체층(120)으로부터 성장하여, 트렌치들(121)을 채울 수 있다. 이때, 제1 반도체층(110)의 보이드들(111) 내에는 구조적인(geometric) 특징으로 인하여 성장이 저하되거나 성장이 일어나지 않을 수 있다. 따라서, 보이드들(111) 내에서, 반도체층의 성장이 이루어지더라도, 보이드(111)가 빈 공간으로 잔존할 수 있다.
보이드들(111)의 상부로 성장되는 제3 반도체층(130)에 의하여 트렌치들(121)이 채워짐에 따라, 보이드들(111)은 제3 반도체층(130)으로 덮혀 제1 반도체층(110) 내에 폐쇄된 영역을 형성할 수 있다.
제3 반도체층(130)은 HVPE에 의해 성장될 수 있으며, 이 경우, MOCVD에 비하여 GaN의 성장 속도가 빨라, 대면적으로 두꺼운 제3 반도체층(130)을 성장시킬 수 있다.
도 5 및 도 6을 참조하면, 제1 반도체층(110)에 균열(C)이 발생하여, 제2 및 제3 반도체층(120, 130)이 자발적으로 분리될 수 있다.
제3 반도체층(130)이 소정 두께(W1)로 성장된 후 냉각되면, 성장 기판(101)과 제3 반도체층(130)의 열팽창 계수의 차이 등으로 인한 응력이 보이드들(111)에 집중될 수 있다. 이에 따라, 보이드들(111)로부터 균열(C)이 발생하고, 이 균열(C)이 제1 반도체층(110) 내에서 횡방향으로 전파될 수 있다. 따라서, 제1 반도체층(110)의 일부 영역에서 발생한 균열(C)이 제1 반도체층(110) 전체로 전파되게 되어, 제2 및 제3 반도체층(120, 130)이 성장 기판(101)으로부터 분리될 수 있다.
이러한 분리는, 보이드들(111)에 의해 유도되는 것으로, 보이드들(111)의 크기에 따라 제3 반도체층(130)이 소정 두께(W1)로 성장된 후 냉각되는 과정에서 자발적으로 이루어질 수 있다. 분리가 일어나는 제3 반도체층(130)의 두께(W1)는, 예를 들어, 100㎚ 내지 2㎜의 범위일 수 있으며, 제3 반도체층(130)의 두께(W1)를 고려하여 보이드들(111)의 크기를 조절함으로써, 이와 같은 자발적 분리를 유도할 수 있다.
본 실시예의 반도체 기판의 제조 방법에 의하면, 목표로 하는 제3 반도체층(120)을 형성시킨 후, 이종 기판인 성장 기판(101)을 제거할 때, 별도의 공정을 수행할 필요가 없어, 공정이 단순화될 수 있다. 또한, 트렌치들(121) 및 보이드들(111)을 형성하기 위해, 별도의 인위적인 패턴을 형성할 필요가 없어, 공정이 단순화될 수 있다. 또한, 전 공정이 반도체층을 형성하는 공정으로 구성될 수 있으므로,, 전 공정을 단일 챔버 내에서 인-시튜(in-situ)로 구현할 수 있다.
다음으로, 제3 반도체층(130)을 복수의 반도체 기판들로 슬라이싱할 수 있다.
본 단계는 선택적으로 수행될 수 있으며, 용도에 맞게 제3 반도체층(130)을 슬라이싱하여 복수의 반도체 기판들을 제조할 수 있다. 본 단계는 목적하는 반도체 기판의 두께에 따라 생략될 수 있으며, 일 실시예에서는, 하부의 제2 반도체층(120)을 포함하는 영역만을 제거하도록 수행될 수도 있다.
반도체 기판들은 각각이 프리스탠딩(freestanding) 기판으로, 반도체 소자의 제조에 이용될 수 있다. 예를 들어, 반도체 기판들 각각은 상부에 GaN 반도체층들을 성장시켜 반도체 발광소자를 제조하는 데 이용될 수 있다.
도 7 내지 도 9는 본 발명의 일 실시예에 따른 반도체 기판의 제조 방법을 개략적으로 나타내는 주요 단계별 단면도들이다.
먼저, 도 1 및 도 2를 참조하여 상술한 것과 같이, 제1 반도체층(110)이 형성된 성장 기판(101) 상에 복수의 트렌치들(121)을 갖는 제2 반도체층(120)을 형성하는 공정들이 수행될 수 있다.
다음으로, 도 7을 참조하면, 제2 반도체층(120) 상에 추가 제1 반도체층(140)과 복수의 트렌치들(151)을 갖는 추가 제2 반도체층(150)을 형성할 수 있다. 추가 제1 반도체층(140)의 두께(W3)는 제1 반도체층(110)의 두께(W2)와 상이할 수 있다. 추가 제1 반도체층(140)의 두께(W3)는 후속 공정에서 형성하려는 보이드들(141)의 크기에 따라 결정될 수 있다.
다음으로, 도 8을 참조하면, 추가 제1 반도체층(140)에 보이드들(141)을 형성할 수 있다. 추가 제1 반도체층(140)의 하부에 배치된 제2 반도체층(120)은 추가 제1 반도체층(140)에 비해 낮은 제거율을 가지므로, 보이드들(141)의 크기를 제한하는 제한층으로 사용될 수 있다.
다음으로, 도 9에 도시된 바와 같이, 추가 제2 반도체층(150) 상에 제3 반도체층(130)을 형성할 수 있다.
다음으로, 도 5 및 도 6을 참조하여 상술한 것과 같이, 추가 제2 반도체층(150) 및 제3 반도체층(130)을 성장 기판(101)으로부터 자발적으로 분리되는 단계가 수행될 수 있다.
도 10은 본 발명의 일 실시예에 따른 반도체 기판의 제조 방법을 개략적으로 나타내는 단면도이다.
먼저, 도 1 내지 도 3을 참조하여 상술한 것과 같이, 제1 반도체층(110)이 형성된 성장 기판(101) 상에 복수의 트렌치들(121)을 갖는 제2 반도체층(120)을 형성하고, 제1 반도체층(110)에 복수의 보이드들(111)을 형성하는 공정들이 수행될 수 있다. 다만, 제1 반도체층(110)을 형성하기 전에, 성장 기판(101)의 상에 버퍼층(160)을 형성할 수 있다.
버퍼층(160)은 성장시키려는 반도체층들의 결정성을 향상시키기 위한 층으로, 단일 또는 복수의 층들을 포함할 수 있다. 버퍼층(160)은 성장 기판(101)과 서로 다른 열팽창 계수를 가질 수 있으며, 이에 따라 성장 기판(101)과 열팽창 계수가 상이한 물질을 포함할 수 있다. 성장 기판(101)이 실리콘(Si) 기판인 경우, 열팽창 계수는 상면의 결정 방향에 따라, 약 2.6×10-6/K((111)면) 또는 약 3.7×10-6/K((100)면)일 수 있으며, SiC 기판인 경우, 4.2~4.7×10-6/K일 수 있다. 따라서, 버퍼층(160)이 GaN인 경우, 열팽창 계수가 5.59×10-6/K이므로, 성장 기판(101)과 열팽창 계수의 차이가 발생할 수 있다.
예를 들어, 버퍼층(160)은 AlxInyGa1-x-yN (0≤x≤1, 0≤y<1, 0≤x+y≤1) 물질을 포함할 수 있다. 버퍼층(160)의 복수의 층들로 이루어진 경우, 상기 층들은 예를 들어, AlN, SiC, Al2O3, AlGaN, AlInGaN, AlInBGaN, AlBGaN, GaN, XY의 단층 또는 이들의 조합으로 이루어진 다층 구조로 형성될 수 있다. 여기서, X는 Ti, Cr, Zr, Hf, Nb 또는 Ta이며, Y는 질소(N) 또는 보론(B, B2)일 수 있다. 일 실시예에서, 성장 기판(101)과 직접 접촉하는 층은 AlN으로 이루어져서 반도체층의 에피택셜 성장을 위한 핵을 형성하고, 성장 기판(101)의 실리콘(Si)과 질화물 단결정의 갈륨(Ga)이 반응하여 공융금속을 형성하는 멜트-백(melt back) 현상을 방지할 수 있다.
버퍼층(160)은 성장 기판(101) MOCVD 또는 HVPE 공정에 의해 형성될 수 있다.
다음으로, 도 7 및 도 8을 참조하여 상술한 것과 같이, 제2 반도체층(120) 상에 추가 제1 및 제2 반도체층(140, 150)을 형성하고, 추가 제1 반도체층(140)에 보이드들(141)을 형성할 수 있다. 보이드들(111, 141)의 크기를 조절하기 위해, 추가 제1 반도체층(140)의 두께(W5)는 제1 반도체층(110)의 두께(W4)와 상이할 수 있다.
다음으로, 도 9를 참조하여 상술한 바와 같이, 추가 제2 반도체층(150) 상에 제3 반도체층(130)을 형성할 수 있다.
다음으로, 도 5 및 도 6을 참조하여 상술한 것과 같이, 추가 제2 반도체층(150) 및 제3 반도체층(130)을 성장 기판(101)으로부터 자발적으로 분리되는 단계가 수행될 수 있다.
도 13 내지 도 15는 본 발명의 일 실시예에 따른 반도체 기판의 제조방법에 의해 제조된 기판을 포함하는 반도체 발광소자의 일 예를 나타내는 단면도들이다.
도 13을 참조하면, 반도체 발광소자(200)는 기판(201) 및 기판(201) 상에 순차적으로 배치된 제1 도전형 반도체층(214), 활성층(215) 및 제2 도전형 반도체층(216)을 포함한다. 반도체 발광소자(200)는 기판(201)과 제1 도전형 반도체층(214) 사이에 배치된 소자 버퍼층(212)을 더 포함할 수 있다. 반도체 발광소자(200)는 제1 도전형 반도체층(214)에 배치된 제1 전극(219a)과, 제2 도전형 반도체층(216) 상에 순차적으로 배치된 오믹컨택층(218)과 제2 전극(219b)을 더 포함할 수 있다.
기판(201)은 GaN 기판일 수 있으며, 도 1 내지 도 12를 참조하여 상술한 본 발명의 일 실시예에 따른 반도체 기판의 제조 방법에 따라 제조된 기판일 수 있다.
버퍼층(212)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1)으로 이루어질 수 있다. 예를 들어, 버퍼층(212)은 GaN, AlN, AlGaN, InGaN일 수 있다. 일 실시예에서, 버퍼층(212)은 복수의 층을 조합하거나, 조성을 점진적으로 변화시켜 사용할 수도 있다.
제1 도전형 반도체층(214)은 n형 InxAlyGa1-x-yN(0≤x<1, 0≤y<1, 0≤x+y<1)의 질화물 반도체로 이루어질 수 있으며, n형 불순물은 실리콘(Si)일 수 있다. 예를 들어, 제1 도전형 반도체층(214)은 n형 GaN일 수 있다.
본 실시예에서, 상기 제1 도전형 반도체층(214)은 제1 도전형 반도체 콘택층(214a) 및 전류확산층(214b)을 포함할 수 있다. 제1 도전형 반도체 콘택층(214a)의 불순물 농도는 2×1018 ㎝-3 내지 9×1019 ㎝-3의 범위일 수 있다. 제1 도전형 반도체 컨택층(214a)의 두께는 1 ㎛ 내지 5 ㎛일 수 있다. 전류확산층(214b)은 서로 다른 조성을 갖거나, 서로 다른 불순물 함량을 갖는 복수의 InxAlyGa(1-x-y)N(0≤x, y≤1, 0≤x+y≤1)층이 반복해서 적층된 구조를 가질 수 있다. 예를 들어, 전류 확산층(214b)은 1 ㎚ 내지 500 ㎚ 의 두께를 갖는 n형 GaN층 및/또는 AlxInyGazN (0≤x,y,z≤1, x=y=z=0제외)으로 이루어진 조성이 다른 2이상의 층이 반복되어 적층된 n형 초격자층일 수 있다. 전류 확산층(214b)의 불순물 농도는 2×1018 ㎝-3 내지 9×1019 ㎝-3의 범위일 수 있다. 일 실시예에서, 전류확산층(214b) 내에 절연물질층이 추가로 도입될 수 있다.
제2 도전형 반도체층(216)은 p형 InxAlyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)의 질화물 반도체로 이루어질 수 있으며, p형 불순물은 마그네슘(Mg)일 수 있다. 예를 들어, 제2 도전형 반도체층(216)은 단층 구조로 구현될 수도 있으나, 본 실시예와 같이, 서로 다른 조성을 갖는 다층 구조를 가질 수 있다. 도 13에 도시된 바와 같이, 제2 도전형 반도체층(216)은 전자차단층(electron blocking layer, EBL)(216a), 저농도 p형 GaN층(216b) 및 콘택층으로 제공되는 고농도 p형 GaN층(216c)을 포함할 수 있다. 예를 들어, 전자 차단층(216a)은 5 ㎚ 내지 100 ㎚ 사이의 두께를 갖는 복수의 서로 다른 조성의 InxAlyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)이 적층된 구조를 갖거나, AlyGa(1-y)N (0<y≤1)의 조성을 갖는 단일층으로 이루어질 수 있다. 전자차단층(216a)의 에너지 밴드갭(Eg)은 활성층(215)으로부터 멀어질수록 감소할 수 있다. 예를 들어, 전자차단층(216a)의 알루미늄(Al) 조성은 활성층(215)으로부터 멀어질수록 감소할 수 있다.
활성층(215)은 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(MQW) 구조일 수 있다. 예를 들어, 상기 양자우물층과 양자장벽층은 서로 다른 조성을 갖는 InxAlyGa1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)으로 이루어질 수 있다. 일 실시예에서, 상기 양자우물층은 InxGa1-xN(0<x≤1)으로 이루어지고, 상기 양자장벽층은 GaN 또는 AlGaN으로 이루어질 수 있다. 상기 양자우물층과 양자장벽층의 두께는 각각 1 ㎚ 내지 50 ㎚의 범위일 수 있다. 활성층(215)의 구조는 다중 양자우물 구조에 한정되지 않으며, 단일 양자우물 구조를 가질 수도 있다.
제1 전극(219a)은 예를 들어, Ag, Ni, Al, Cr, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 등의 물질을 포함할 수 있으며, 단일층 또는 2층 이상의 다층 구조로 채용될 수 있다. 일 실시예에서, 제1 전극(219a) 상에 패드 전극층이 더 배치될 수 있다. 상기 패드 전극층은 Au, Ni, Sn 등의 물질 중 적어도 하나를 포함하는 층일 수 있다.
오믹컨택층(218)은 패키징 시의 실장 구조에 따라 다양하게 구현될 수 있다. 예를 들어 플립칩 구조인 경우에, 오믹컨택층(218)은 Ag, Au, Al 등과 같은 금속 또는 ITO, ZIO, GIO 등과 같은 투명 도전성 산화물을 포함할 수 있다. 예를 들어, 도시된 도면에서 상부로 광이 방출되는 구조인 경우, 오믹컨택층(218)은 투광성 전극으로 이루어질 수 있다. 상기 투광성 전극은 투명 전도성 산화물층 또는 질화물층 중 어느 하나를 포함할 수 있다. 상기 투광성 전극은 예를 들어, ITO(Indium Tin Oxide), ZITO(Zinc-doped Indium Tin Oxide), ZIO(Zinc Indium Oxide), GIO(Gallium Indium Oxide), ZTO(Zinc TinOxide), FTO(Fluorine-doped Tin Oxide), AZO(Aluminium-doped Zinc Oxide), GZO(Gallium-doped Zinc Oxide), In4Sn3O12 및 Zn(1-x)MgxO(Zinc Magnesium Oxide, 0≤x≤1)로부터 선택된 적어도 하나일 수 있다. 일 실시예에서, 오믹컨택층(218)은 그래핀(graphene)을 포함할 수도 있다. 제2 전극(219b)은 Al, Au, Cr, Ni, Ti, Sn 중 적어도 하나를 포함할 수 있다.
도 14를 참조하면, 반도체 발광소자(300)는 기판(301) 및 기판(301) 상에 형성된 발광구조물(S)을 포함한다. 발광구조물(S)은 제1 도전형 반도체층(314), 활성층(315) 및 제2 도전형 반도체층(316)을 포함할 수 있다. 반도체 발광소자(300)는 제1 및 제2 도전형 반도체층(314, 316)에 각각 접속된 제1 및 제2 전극(322, 324)을 더 포함할 수 있다.
기판(301)은 GaN 기판일 수 있으며, 도 1 내지 도 12를 참조하여 상술한 본 발명의 일 실시예에 따른 반도체 기판의 제조 방법에 따라 제조된 기판일 수 있다.
제1 전극(322)은 제2 도전형 반도체층(316) 및 활성층(315)을 관통하여 제1 도전형 반도체층(314)과 접속된 도전성 비아 형태의 연결전극부(322a) 및 연결전극부(322a)에 연결된 제1 전극 패드(322b)를 포함할 수 있다. 연결전극부(322a)는 절연부(321)에 의하여 둘러싸여 활성층(315) 및 제2 도전형 반도체층(316)과 전기적으로 분리될 수 있다. 연결전극부(322a)는 발광구조물(310)이 식각된 영역에 배치될 수 있다. 연결전극부(322a)는 접촉 저항이 낮아지도록 개수, 형상, 피치 또는 제1 도전형 반도체층(314)과의 접촉 면적 등을 적절히 설계할 수 있다. 또한, 연결전극부(322a)는 발광구조물(310) 상에 행과 열을 이루도록 배열됨으로써 전류 흐름을 개선시킬 수 있다.
제2 전극(324)은 제2 도전형 반도체층(316) 상의 오믹 콘택층(324a) 및 제2 전극 패드(324b)를 포함할 수 있다. 연결전극부 및 오믹콘택층(322a, 324a)은 각각 제1 및 제2 도전형 반도체층(314, 316)과 오믹 특성을 갖는 도전성 물질의 단일층 또는 다층 구조를 가질 수 있다. 예를 들어, 연결전극부 및 오믹콘택층(322a, 324a)은 Ag, Al, Ni, Cr 및 투명 도전성 산화물(TCO) 중 적어도 하나의 물질로 이루어질 수 있다.
제1 및 제2 전극 패드(322b, 324b)는 연결전극부 및 오믹콘택층(322a, 324a)에 각각 접속되어 반도체 발광소자(300)의 외부 단자로 기능할 수 있다. 예를 들어, 제1 및 제2 전극 패드(322b, 324b)는 Au, Ag, Al, Ti, W, Cu, Sn, Ni, Pt, Cr, NiSn, TiW, AuSn 또는 이들의 공융 금속을 포함할 수 있다. 제1 및 제2 전극(322, 324)은 서로 동일한 방향으로 배치될 수 있으며, 리드 프레임 등에 플립칩 형태로 실장될 수 있다.
제1 및 제2 전극(322, 324)은 절연부(321)에 의하여 서로 전기적으로 분리될 수 있다. 절연부(321)는 절연성 물질로 이루어질 수 있으며, 광흡수율이 낮은 물질을 사용할 수 있다. 예를 들어, 절연부(321)는 SiO2, SiOxNy, SixNy 등의 실리콘 산화물, 실리콘 질화물을 이용할 수 있을 것이다.
일 실시예에서, 절연부(321)는 투광성 물질 내에 광 반사성 필러를 분산시킨 광반사 구조로 형성될 수도 있다. 또는, 절연부(321)는 서로 다른 굴절률을 갖는 복수의 절연층들이 교대로 적층된 다층 반사구조일 수 있다. 예를 들어 이러한 다층 반사구조는 제1 굴절률을 갖는 제1 절연막과 제2 굴절률을 갖는 제2 절연막이 교대로 적층된 분산 브래그 반사기(Distributed Bragg Reflector, DBR)일 수 있다. 상기 다층 반사구조는 굴절률이 서로 다른 복수의 절연층들이 2회 내지 100회 반복하여 적층된 구조를 가질 수 있다. 상기 복수의 절연층들은 각각 SiO2, SiN, SiOxNy, TiO2, Si3N4, Al2O3, TiN, AlN, ZrO2, TiAlN, TiSiN 등의 산화물 또는 질화물 및 그 조합일 수 있다. 예를 들어, 활성층(315)에서 생성되는 빛의 파장을 λ이라고 하고 n을 해당 절연층의 굴절률이라 할 때, 상기 제1 절연막과 제2 절연막은, λ/4n의 두께를 갖도록 형성될 수 있으며, 약 300 Å 내지 900 Å의 두께를 가질 수 있다. 이때, 상기 다층 반사구조는 활성층(315)에서 생성된 빛의 파장에 대해서 95% 이상의 높은 반사율을 갖도록 각 제1 절연막 및 제2 절연막의 굴절률과 두께가 선택되어 설계될 수 있다. 상기 제1 절연막 및 제2 절연막의 굴절률은 약 1.4 내지 2.5 범위에서 결정될 수 있으며, 제1 도전형 반도체층(314)의 굴절률보다 작은 값을 가질 수 있다.
도 15를 참조하면, 반도체 발광소자(400)는 기판(401) 및 기판(401) 상에 배치된 나노 발광구조물(S)을 포함한다. 나노 발광구조물(S)은 제1 도전형 반도체 코어(422), 활성층(424) 및 제2 도전형 반도체층(426)을 포함할 수 있다. 또한, 반도체 발광소자(400)는, 기판(401)과 나노 발광구조물(S)의 사이에 배치되는 베이스층(410)과 절연층(416), 나노 발광구조물(S)을 덮는 투명전극층(442)과 충전층(418) 및 전극 구조인 제1 및 제2 전극(430, 440)을 더 포함할 수 있다.
기판(401)은 GaN 기판일 수 있으며, 도 1 내지 도 12를 참조하여 상술한 본 발명의 일 실시예에 따른 반도체 기판의 제조 방법에 따라 제조된 기판일 수 있다.
베이스층(410)은 기판(401) 상에 배치될 수 있다. 베이스층(410)은 Ⅲ-Ⅴ족 화합물일 수 있으며, 예컨대 GaN일 수 있다. 베이스층(410)은 예컨대 n형으로 도핑된 n-GaN일 수 있다. 본 실시예에서, 베이스층(410)은 제1 도전형 반도체 코어(S)를 성장시키기 위한 결정면을 제공할 뿐만 아니라, 나노 발광구조물들(S)의 일 측에 공통적으로 연결되어 콘택 전극의 역할을 수행할 수도 있다.
절연층(416)이 베이스층(410) 상에 배치될 수 있다. 절연층(416)은 실리콘 산화물 또는 실리콘 질화물로 이루어질 수 있으며, 예를 들어, SiOx, SiOxNy, SixNy, Al2O3, TiN, AlN, ZrO, TiAlN, TiSiN 중 적어도 하나로 이루어질 수 있다. 절연층(416)은 베이스층(410)의 일부를 노출하는 복수의 개구부들을 포함한다. 상기 복수의 개구부들의 크기에 따라 나노 발광구조물(S)의 직경, 길이, 위치 및 성장 조건이 결정될 수 있다. 상기 복수의 개구부들은 원형, 사각형, 육각형 등 다양한 형태를 가질 수 있다.
복수의 나노 발광구조물들(S)이 상기 복수의 개구부들에 해당하는 위치에 각각 배치될 수 있다. 나노 발광구조물(S)은 상기 복수의 개구부에 의해 노출된 베이스층(410)으로부터 성장된 제1 도전형 반도체 코어(422)와, 제1 도전형 반도체 코어(422)의 표면에 순차적으로 형성된 활성층(424) 및 제2 도전형 반도체층(426)을 포함하는 코어-쉘(core-shell) 구조를 가질 수 있다.
반도체 발광소자(400)가 포함하는 나노 발광구조물(S)의 개수는 도면에 도시된 것에 한정되지 않으며, 반도체 발광소자(400)는 예를 들어, 수십 내지 수백만 개의 나노 발광구조물들(S)을 포함할 수 있다. 본 실시예의 나노 발광구조물(S)은 하부의 육각기둥 영역과 상부의 육각 피라미드 영역으로 이루어질 수 있다. 실시예에 따라, 나노 발광구조물(S)은 피라미드형 또는 기둥형일 수 있다. 나노 발광구조물(S)은 이와 같은 3차원 형상을 가지므로, 발광 표면적이 상대적으로 넓어 광효율이 증가될 수 있다.
투명전극층(442)은 나노 발광구조물(S)의 상면 및 측면을 덮으며, 인접하는 나노 발광구조물들(S) 사이에서 서로 연결되도록 배치될 수 있다. 투명전극층(442)은 예를 들어, ITO(Indium tin Oxide), AZO(Aluminium Zinc Oxide), IZO(Indium Zinc Oxide), ZnO, GZO(ZnO:Ga), In2O3, SnO2, CdO, CdSnO4, 또는 Ga2O3일 수 있다.
충전층(418)은 인접한 나노 발광구조물들(S) 사이에 충전되며, 나노 발광구조물(S) 및 나노 발광구조물(S) 상의 투명전극층(442)을 덮도록 배치될 수 있다. 충전층(418)는 투광성 절연 물질로 이루어질 수 있으며, 예를 들어, SiO2, SiNx, Al2O3, HfO, TiO2 또는 ZrO을 포함할 수 있다.
제1 및 제2 전극(430, 440)은 각각 베이스층(410) 및 제2 도전형 반도체층(424)과 전기적으로 연결되도록, 각각 베이스층(410) 및 투명전극층(442) 상에 배치될 수 있다.
이상의 반도체 발광소자들(200, 300, 400)에서 기판(201, 301, 401)으로 본 발명의 일 실시예에 따라 제조된 GaN 기판을 사용하므로, 사파이어 기판 등 다른 기판을 사용하는 경우에 비하여 상부에 형성되는 활성층(215, 315, 424)을 포함하는 반도체층들의 결정 품질을 확보할 수 있어, 반도체 발광소자들(200, 300, 400)의 특성이 향상될 수 있다. 또한, 기판(201, 301, 401)은 대면적 기판으로 형성될 수 있어, 웨이퍼 레벨로 반도체 발광소자들(200, 300, 400) 및 하기의 반도체 발광소자 패키지들(600, 700, 800)을 제조할 수 있다.
도 16 내지 도 18은 본 발명의 일 실시예에 따른 반도체 기판을 포함하는 반도체 발광소자를 패키지에 적용한 예를 나타낸다.
도 16을 참조하면, 반도체 발광소자 패키지(600)는 실장 기판(611)에 배치된 발광 적층체(S), 제1 및 제2 단자(Ta, Tb), 형광체층(607) 및 렌즈(620)를 포함한다. 반도체 발광소자 패키지(600)는 주된 광추출면과 반대 방향인 발광소자(610)의 하면에 전극이 형성되며 형광체층(607) 및 렌즈(620)가 일체로 형성되어, 칩 스케일 패키지(Chip Scale Package, CSP) 구조를 갖는다.
발광 적층체(S)는 제1 및 제2 도전형 반도체층(604, 606)과 그 사이에 배치된 활성층(605)을 포함할 수 있다. 제1 및 제2 도전형 반도체층(604, 606)은 각각 p형 및 n형 반도체층일 수 있으며, 질화물 반도체, 예를 들어, AlxInyGa(1-x-y)N(0<x<1, 0<y<1, 0<x+y<1)으로 이루어질 수 있다. 다만, 질화물 반도체 외에도 GaAs계 반도체나 GaP계 반도체도 사용될 수 있을 것이다.
제1 및 제2 도전형 반도체층(604, 606) 사이에 형성되는 활성층(605)은 전자와 정공의 재결합에 의해 소정의 에너지를 갖는 광을 방출하며, 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(MQW) 구조로 이루어질 수 있다. 다중 양자우물 구조의 경우, 예를 들어, InGaN/GaN, AlGaN/GaN 구조가 사용될 수 있다.
반도체 발광소자(610)는 기판이 제거된 상태이며, 기판이 제거된 면에는 요철(P)이 형성될 수 있다. 또한, 요철(P)이 형성된 면에 광 변환 층으로서 형광체층(607)이 배치될 수 있다. 상기 기판은 도 1 내지 도 12를 참조하여 상술한 본 발명의 일 실시예에 따른 반도체 기판의 제조 방법에 따라 제조된 기판일 수 있다. 일 실시예에서, 상기 기판은 제거되지 않을 수도 있으며, 상기 요철(P) 및 광 변환층은 상기 기판의 뒷면에 형성될 수 있다.
제1 및 제2 전극(609a, 609b)은 제1 및 제2 도전형 반도체층(604, 606)에 각각 접속될 수 있다. 제1 전극(609a)은 제2 도전형 반도체층(606) 및 활성층(605)을 관통하여 제2 도전형 반도체층(604)에 접속된 도전성 비아(608)를 구비할 수 있다. 도전성 비아(608)를 둘러싸는 절연층(603)에 의해, 활성층(605) 및 제2 도전형 반도체층(606)과의 단락이 방지될 수 있다. 본 실시예에서, 도전성 비아(608)는 하나가 예시적으로 도시되어 있으나, 전류 분산에 유리하도록 복수개를 구비하여 다양한 형태로 배열할 수도 있다. 또한, 도전성 비아(608)의 지름(L4)은 발광 적층체(S)의 면적을 고려하여 결정될 수 있다.
실장 기판(611)은 실리콘 기판과 같은 반도체 공정이 용이하게 적용될 수 있는 기판일 수 있으나, 이에 한정되는 것은 아니다. 실장 기판(611)과 발광소자(610)는 본딩층(602, 612)에 의해 접합될 수 있다. 본딩층(602, 612)은 절연성 물질 또는 도전성 물질로 이루어질 수 있으며, 예를 들어, SiO2, SiN 등과 같은 산화물, 실리콘 수지나 에폭시 수지 등과 같은 수지류의 물질, Ag, Al, Ti, W, Cu, Sn, Ni, Pt, Cr, NiSn, TiW, AuSn 또는 이들의 공융 금속으로 이루어질 수 있다.
일 실시예에서, 본딩층(602, 612)이 없이, 제1 및 제2전극(609a, 609b)을 실장 기판(611)의 제1 및 제2 단자(Ta, Tb)와 연결 할 수도 있다. 일 실시예에서, 제1 및 제2전극 (609a, 609b)은 각각 복수의 금속층으로 이루어질 수 있다. 예를 들어, 제1 및 제2전극 (609a, 609b)은 솔더 패드를 포함하는 UBM(Under Bump Metallurgy)층 및 솔더 범퍼층을 포함 할 수 있다. 이 경우, 실장기판(611), 본딩층(602, 612), 제1 및 제2 단자(Ta, Tb)는 생략될 수도 있다.
도 17을 참조하면, 반도체 발광소자 패키지(700)는 도 13에 도시된 것과 동일한 구조의 반도체 발광소자(701), 실장 기판(710) 및 봉지체(703)를 포함할 수 있다.
반도체 발광소자(701)는 실장 기판(710)에 실장되어 와이어(W)를 통하여 실장 기판(710)과 전기적으로 연결될 수 있다. 실장 기판(710)은 기판 본체(711), 상부 전극(713), 하부 전극(714) 및 상부 전극(713)과 하부 전극(714)을 연결하는 관통 전극(712)을 포함할 수 있다. 실장 기판(710)의 본체는 수지, 세라믹 또는 금속으로 이루어질 수 있으며, 상부 또는 하부 전극(713, 714)은 Au, Cu, Ag, Al와 같은 금속으로 이루어진 금속층일 수 있다. 예를 들어, 실장 기판(713)은 PCB, MCPCB, MPCB, FPCB 등의 기판으로 제공될 수 있으며, 실장 기판(710)의 구조는 다양한 형태로 응용될 수 있다.
봉지체(703)는 상면이 볼록한 돔 형상의 렌즈 구조로 형성될 수 있지만, 실시예에 따라, 표면을 볼록 또는 오목한 형상의 렌즈 구조로 형성함으로써 봉지체(703) 상면을 통해 방출되는 빛의 지향각을 조절하는 것이 가능하다.
도 18을 참조하면, 반도체 발광소자 패키지(800)는 도 15에 도시된 것과 동일한 구조의 반도체 발광소자(801), 패키지 본체(802) 및 한 쌍의 리드 프레임(803)을 포함할 수 있다.
반도체 발광소자(801)는 리드 프레임(803)에 실장되어, 각 전극이 와이어(W)에 의해 리드 프레임(803)에 전기적으로 연결될 수 있다. 일 실시예에서, 반도체 발광소자(801)는 리드 프레임(803) 아닌 다른 영역, 예를 들어, 패키지 본체(802)에 실장될 수도 있다. 또한, 패키지 본체(802)는 빛의 반사효율이 향상되도록 컵 형상의 홈부를 가질 수 있으며, 이러한 홈부에는 반도체 발광소자(801)와 와이어(W) 등을 봉지하도록 투광성 물질로 이루어진 봉지체(805)가 형성될 수 있다. 일 실시예에서, 봉지체(805)에는 형광체 및/또는 양자점와 같은 파장변화물질이 함유될 수 있다.
도 19는 본 발명의 일 실시예에 따른 백색 광원 모듈을 나타내는 개략도이다.
도 19에 도시된 백색 광원 모듈은 각각 회로 기판 상에 탑재된 복수의 발광소자 패키지를 포함할 수 있다. 하나의 백색 광원 모듈에 탑재된 복수의 발광소자 패키지들은 동일한 파장의 빛을 발생시키는 동종의 발광소자 패키지들 또는 서로 상이한 파장의 빛을 발생시키는 이종의 발광소자 패키지들로 구성될 수 있다.
도 19의 (a)를 참조하면, 백색 광원 모듈은 색온도 4000 K 와 3000 K인 백색 발광소자 패키지('40', '30')와 적색 발광소자 패키지('赤')를 조합하여 구성될 수 있다. 상기 백색 광원 모듈은 색온도 3000 K 내지 4000 K 범위로 조절 가능하고 연색성 Ra도 85 내지 100의 범위인 백색광을 제공할 수 있다.
일 실시예에서, 백색 광원 모듈은, 백색 발광소자 패키지만으로 구성되되, (a)와 다른 색온도의 백색광을 방출하는 백색 발광소자 패키지를 포함할 수 있다. 예를 들어, 도 19의 (b)에 도시된 것과 같이, 색온도 2700 K인 백색 발광소자 패키지('27')와 색온도 5000 K인 백색 발광소자 패키지('50')를 조합하여 색온도 2700 K 내지 5000 K 범위로 조절 가능하고 연색성 Ra가 85 내지 99인 백색광을 제공할 수 있다. 여기서, 각 색온도의 발광소자 패키지 수는 주로 기본 색온도 설정 값에 따라 달라질 수 있다. 예를 들어, 기본 설정 값이 색온도 4000 K 부근의 조명장치인 경우, 4000 K에 해당하는 패키지의 개수가 색온도 3000 K 또는 적색 발광소자 패키지 개수보다 많을 수 있다.
이와 같이, 이종의 발광소자 패키지들은, 청색 발광소자에 황색, 녹색, 적색 또는 오렌지색의 형광체를 조합하여 백색광을 발하는 발광소자 패키지에, 보라색, 청색, 녹색, 적색 또는 적외선 발광소자 패키지 중 적어도 하나를 포함하도록 구성하여 백색광의 색온도 및 연색성(Color Rendering Index, CRI)을 조절할 수 있다.
상기 백색 광원 모듈은 하기에 설명하는 벌브형 조명 장치(2000)(도 21 참조)의 광원 모듈(2040)로 사용될 수 있다.
단일 발광소자 패키지에서는 발광소자인 LED 칩의 파장과 형광체의 종류 및 배합비에 따라 원하는 색의 광을 결정할 수 있다. 백색광 발광소자 패키지의 경우, 이에 의해 색온도와 연색성을 조절할 수 있다.
예를 들어, LED 칩이 청색광을 발광하는 경우, 황색, 녹색, 적색 형광체 중 적어도 하나를 포함한 발광소자 패키지는 형광체의 배합비에 따라 다양한 색온도의 백색광을 발광하도록 할 수 있다. 이와 달리, 청색 LED 칩에 녹색 또는 적색 형광체를 적용한 발광소자 패키지는 녹색 또는 적색광을 발광하도록 할 수 있다. 이와 같이, 백색광을 내는 발광소자 패키지와 녹색 또는 적색광을 내는 패키지를 조합하여 백색광의 색온도 및 연색성을 조절하도록 할 수 있다. 또한, 보라색, 청색, 녹색, 적색 또는 적외선을 발광하는 발광소자 중 적어도 하나를 포함하도록 발광소자 패키지를 구성할 수도 있다.
이 경우, 조명 장치는 연색성을 나트륨(Na)등에서 태양광 수준으로 조절할 수 있으며, 색온도를 1500 K에서 20000 K 수준으로 다양한 백색광을 발생시킬 수 있으며, 필요에 따라서는 보라색, 청색, 녹색, 적색, 오렌지색의 가시광 또는 적외선을 발생시켜 주위 분위기 또는 기분에 맞게 조명 색을 조절할 수 있다. 또한, 조명 장치는 식물 성장을 촉진할 수 있는 특수 파장의 광을 발생시킬 수도 있다.
청색 발광 자에 황색, 녹색, 적색 형광체 및/또는 녹색, 적색 발광소자의 조합으로 만들어지는 백색광은 2개 이상의 피크 파장을 가지며, 도 20에 도시된 것과 같이, CIE 1931 좌표계의 (x, y) 좌표가 (0.4476, 0.4074), (0.3484, 0.3516), (0.3101, 0.3162), (0.3128, 0.3292), (0.3333, 0.3333)을 잇는 선분 영역 내에 위치할 수 있다. 또는, (x, y) 좌표가 상기 선분과 흑체 복사 스펙트럼으로 둘러싸인 영역에 위치할 수 있다. 백색광의 색온도는 1500 K 내지 20000 K의 범위에 해당한다. 도 20에서 상기 흑체 복사 스펙트럼 하부에 있는 점 E(0.3333, 0.3333) 부근의 백색광은 상대적으로 황색계열 성분의 광이 약해진 상태로 사람이 육안으로 느끼기에는 보다 선명한 느낌 또는 신선한 느낌을 가질 수 있는 영역의 조명 광원으로 사용될 수 있다. 따라서 상기 흑체 복사 스펙트럼 하부에 있는 점 E(0.3333, 0.3333) 부근의 백색광을 이용한 조명 제품은 식료품, 의류 등을 판매하는 상가용 조명으로 효과가 좋다.
반도체 발광소자로부터 방출되는 광의 파장을 변환하기 위한 물질로서, 형광체 및/또는 양자점과 같은 다양한 물질이 사용될 수 있다
형광체로는 다음과 같은 조성식 및 컬러(color)를 가질 수 있다.
- 산화물계: 황색 및 녹색 Y3Al5O12:Ce, Tb3Al5O12:Ce, Lu3Al5O12:Ce
- 실리케이트계: 황색 및 녹색 (Ba,Sr)2SiO4:Eu, 황색 및 등색 (Ba,Sr)3SiO5:Ce
- 질화물계: 녹색 β-SiAlON:Eu, 황색 La3Si6N11:Ce, 등색 α-SiAlON:Eu, 적색 CaAlSiN3:Eu, Sr2Si5N8:Eu, SrSiAl4N7:Eu, SrLiAl3N4:Eu, Ln4-x(EuzM1-z)xSi12-yAlyO3+x+yN18-x-y (0.5≤x≤3, 0<z<0.3, 0<y≤4)(여기에서, Ln은 Ⅲa 족 원소 및 희토류 원소로 이루어지는 군에서 선택되는 적어도 한 종의 원소이고, M은 Ca, Ba, Sr 및 Mg로 이루어지는 군에서 선택되는 적어도 한 종의 원소일 수 있다.)
- 불화물(fluoride)계: KSF계 적색 K2SiF6:Mn4 +, K2TiF6:Mn4 +, NaYF4:Mn4 +, NaGdF4:Mn4 +, K3SiF7:Mn4+
형광체 조성은 기본적으로 화학양론(stoichiometry)에 부합하여야 하며, 각 원소들은 주기율표상 각 족들 내 다른 원소로 치환이 가능하다. 예를 들어, Sr은 알카리토류(Ⅱ)족의 Ba, Ca, Mg 등으로, Y는 란탄계열의 Tb, Lu, Sc, Gd 등으로 치환이 가능하다. 또한, 활성제인 Eu 등은 원하는 에너지 준위에 따라 Ce, Tb, Pr, Er, Yb 등으로 치환이 가능하며, 활성제 단독 또는 특성 변형을 위해 부활성제 등이 추가로 적용될 수 있다.
특히, 불화물계 적색 형광체는 고온/고습에서의 신뢰성 향상을 위하여 Mn을 함유하지 않는 불화물로 코팅되거나, 형광체 표면 또는 Mn을 함유하지 않는 불화물 코팅 표면에 유기물 코팅될 수 있다. 상기와 같은 플루어라이트계 적색 형광체의 경우 다른 형광체와 달리 40 nm 이하의 협반치폭을 구현할 수 있기 때문에, UHD TV와 같은 고해상도 TV에 활용될 수 있다.
아래 표 1은 청색 LED 칩(440 ~ 460nm) 또는 UV LED 칩(380 ~ 440nm)을 사용한 백색 발광소자의 응용분야별 형광체 종류를 나타낸다.
용도 형광체
LED TV BLU β-SiAlON:Eu2 +, (Ca, Sr)AlSiN3:Eu2 +, La3Si6N11:Ce3 +, K2SiF6:Mn4 +, SrLiAl3N4:Eu, Ln4 -x(EuzM1 -z)xSi12- yAlyO3 +x+ yN18 -x-y(0.5≤x≤3, 0<z<0.3, 0<y≤4), K2TiF6:Mn4 +, NaYF4:Mn4 +, NaGdF4:Mn4 +, K3SiF7:Mn4 +
조명 Lu3Al5O12:Ce3 +, Ca-α-SiAlON:Eu2 +, La3Si6N11:Ce3 +, (Ca, Sr)AlSiN3:Eu2 +, Y3Al5O12:Ce3+, K2SiF6:Mn4 +, SrLiAl3N4:Eu, Ln4 -x(EuzM1 -z)xSi12- yAlyO3 +x+ yN18 -x-y(0.5≤x≤3, 0<z<0.3, 0<y≤4), K2TiF6:Mn4 +, NaYF4:Mn4 +, NaGdF4:Mn4 +, K3SiF7:Mn4 +
사이드뷰
(Mobile, Note PC)		 Lu3Al5O12:Ce3 +, Ca-α-SiAlON:Eu2 +, La3Si6N11:Ce3 +, (Ca, Sr)AlSiN3:Eu2 +, Y3Al5O12:Ce3+, (Sr, Ba, Ca, Mg)2SiO4:Eu2 +, K2SiF6:Mn4 +, SrLiAl3N4:Eu, Ln4 -x(EuzM1-z)xSi12-yAlyO3+x+yN18-x-y(0.5≤x≤3, 0<z<0.3, 0<y≤4), K2TiF6:Mn4 +, NaYF4:Mn4+, NaGdF4:Mn4 +, K3SiF7:Mn4 +
전장
(Head Lamp 등)		 Lu3Al5O12:Ce3 +, Ca-α-SiAlON:Eu2 +, La3Si6N11:Ce3 +, (Ca, Sr)AlSiN3:Eu2 +, Y3Al5O12:Ce3+, K2SiF6:Mn4 +, SrLiAl3N4:Eu, Ln4 -x(EuzM1 -z)xSi12- yAlyO3 +x+ yN18 -x-y(0.5≤x≤3, 0<z<0.3, 0<y≤4), K2TiF6:Mn4 +, NaYF4:Mn4 +, NaGdF4:Mn4 +, K3SiF7:Mn4 +
또한, 파장변환부는 형광체를 대체하거나 형광체와 혼합하여 양자점(Quantum Dot, QD)과 같은 파장변환물질들이 사용될 수 있다.
도 21은 본 발명의 일 실시예에 따른 조명 장치로서 통신 모듈을 포함하는 램프를 개략적으로 나타내는 분해 사시도이다.
도 21을 참조하면, 조명 장치(2000)는 소켓(2010), 전원부(2020), 방열부(2030), 광원 모듈(2040) 및 커버부(2070)를 포함할 수 있다.
조명 장치(2000)에 공급되는 전력은 소켓(2010)을 통해서 인가될 수 있다. 소켓(2010)은 기존의 조명 장치와 대체 가능하도록 구성될 수 있다. 도시된 것과 같이, 전원부(2020)는 제1 전원부(2021) 및 제2 전원부(2022)로 분리되어 조립될 수 있다. 방열부(2030)는 내부 방열부(2031) 및 외부 방열부(2032)를 포함할 수 있다. 내부 방열부(2031)는 광원 모듈(2040) 및/또는 전원부(2020)와 직접 연결될 수 있고, 이를 통해 외부 방열부(2032)로 열이 전달되게 할 수 있다. 광학부(2070)는 광원 모듈(2040)이 방출하는 빛을 고르게 분산시키도록 구성될 수 있다.
광원 모듈(2040)은 전원부(2020)로부터 전력을 공급받아 커버부(2070)로 빛을 방출할 수 있다. 광원 모듈(2040)은 하나 이상의 발광소자(2041), 회로기판(2042) 및 컨트롤러(2043)를 포함할 수 있고, 컨트롤러(2043)는 발광소자들(2041)의 구동 정보를 저장할 수 있다. 발광소자(2041)는 도 1 내지 도 12를 참조하여 상술한 본 발명의 일 실시예에 따른 반도체 기판의 제조 방법에 따라 제조된 기판을 포함하거나, 이를 이용하여 제조된 소자일 수 있다.
광원 모듈(2040)의 상부에 반사판(2050)이 포함되어 있으며, 반사판(2050)은 광원으로부터의 빛을 측면 및 후방으로 고르게 퍼지게 하여 눈부심을 줄일 수 있다. 반사판(2050)의 상부에는 통신 모듈(2060)이 장착될 수 있으며 통신 모듈(2060)을 통하여 홈-네트워크(home-network) 통신을 구현할 수 있다. 예를 들어, 통신 모듈(2060)은 지그비(Zigbee), 와이파이(WiFi) 또는 라이파이(LiFi)를 이용한 무선 통신 모듈일 수 있으며, 스마트폰 또는 무선 컨트롤러를 통하여 조명 장치의 온(on)/오프(off), 밝기 조절 등과 같은 가정 내외에 설치되어 있는 조명을 컨트롤 할 수 있다. 또한 상기 가정 내외에 설치되어 있는 조명 장치의 가시광 파장을 이용한 라이파이 통신 모듈을 이용하여 TV, 냉장고, 에어컨, 도어락, 자동차 등 가정 내외에 있는 전자 제품 및 자동차 시스템의 컨트롤을 할 수 있다. 반사판(2050)과 통신 모듈(2060)은 커버부(2070)에 의해 커버될 수 있다.
도 22는 본 발명의 일 실시예에 따른 조명 장치로서 바(bar) 타입의 램프를 개략적으로 나타내는 분해 사시도이다.
도 22를 참조하면, 조명 장치(3000)는 방열 부재(3100), 커버(3200), 광원 모듈(3300), 제1 소켓(3400) 및 제2 소켓(3500)을 포함할 수 있다.
방열 부재(3100)의 내부 또는/및 외부 표면에 다수의 방열 핀들(3110, 3120)이 요철 형태로 형성될 수 있으며, 방열 핀(3110, 3120)은 다양한 형상 및 간격을 갖도록 설계될 수 있다. 방열 부재(3100)의 내측에는 돌출 형태의 지지대(3130)가 형성되어 있다. 지지대(3130)에는 광원 모듈(3430)이 고정될 수 있다. 방열 부재(3100)의 양 끝단에는 걸림 턱(3140)이 형성될 수 있다.
커버(3200)에는 걸림 홈(3210)이 형성되어 있으며, 걸림 홈(3210)에는 방열 부재(35100)의 걸림 턱(3140)이 후크 결합 구조로 결합될 수 있다. 걸림 홈(3210)과 걸림 턱(3140)이 형성되는 위치는 서로 바뀔 수도 있다.
광원 모듈(3300)은 발광소자 어레이를 포함할 수 있다. 광원 모듈(3300)은 인쇄회로기판(3310), 광원(3320) 및 컨트롤러(3330)를 포함할 수 있다. 광원(3320)은 도 1 내지 도 12를 참조하여 상술한 본 발명의 일 실시예에 따른 반도체 기판의 제조 방법에 따라 제조된 기판을 포함하거나, 이를 이용하여 제조된 소자일 수 있다. 컨트롤러(3330)는 광원(3320)의 구동 정보를 저장할 수 있다. 인쇄회로기판(3310)에는 광원(3320)을 동작시키기 위한 회로 배선들이 형성되어 있으며, 광원(3320)을 동작시키기 위한 구성 요소들이 포함될 수도 있다.
제1, 2 소켓(3400, 3500)은 한 쌍의 소켓으로서 방열 부재(3100) 및 커버(3200)로 구성된 원통형 커버 유닛의 양단에 결합되는 구조를 갖는다. 예를 들어, 제1 소켓(3400)은 전극 단자(3410) 및 전원 장치(3420)를 포함할 수 있고, 제2 소켓(3500)에는 더미 단자(3510)가 배치될 수 있다. 또한, 제1 소켓(3400) 또는 제2 소켓(3500) 중의 어느 하나의 소켓에 광센서 및/또는 통신 모듈이 내장될 수 있다. 예를 들어, 더미 단자(3510)가 배치된 제2 소켓(3500)에 광센서 및/또는 통신 모듈이 내장될 수 있다. 다른 예로서, 전극 단자(3410)가 배치된 제1 소켓(3400)에 광센서 및/또는 통신 모듈이 내장될 수도 있다.
도 23은 실내용 조명 제어 네트워크 시스템을 설명하기 위한 개략도이다.
본 실시예에 따른 네트워크 시스템(4000)은 LED 등의 발광소자를 이용하는 조명 기술과 사물인터넷(IoT) 기술, 무선 통신 기술 등이 융합된 복합적인 스마트 조명-네트워크 시스템일 수 있다. 네트워크 시스템(4000)은, 다양한 조명 장치 및 유무선 통신 장치를 이용하여 구현될 수 있으며, 센서, 컨트롤러, 통신수단, 네트워크 제어 및 유지 관리 등을 위한 소프트웨어 등에 의해 구현될 수 있다.
네트워크 시스템(4000)은 가정이나 사무실 같이 건물 내에 정의되는 폐쇄적인 공간은 물론, 공원, 거리 등과 같이 개방된 공간 등에도 적용될 수 있다. 네트워크 시스템(4000)은, 다양한 정보를 수집/가공하여 사용자에게 제공할 수 있도록, 사물인터넷 환경에 기초하여 구현될 수 있다. 이때, 네트워크 시스템(4000)에 포함되는 LED 램프(4200)는, 주변 환경에 대한 정보를 게이트웨이(4100)로부터 수신하여 LED 램프(4200) 자체의 조명을 제어하는 것은 물론, LED 램프(4200)의 가시광 통신 등의 기능에 기초하여 사물인터넷 환경에 포함되는 다른 장치들(4300-4800)의 동작 상태 확인 및 제어 등과 같은 역할을 수행할 수도 있다.
도 23을 참조하면, 네트워크 시스템(4000)은, 서로 다른 통신 프로토콜에 따라 송수신되는 데이터를 처리하기 위한 게이트웨이(4100), 게이트웨이(4100)와 통신 가능하도록 연결되며 LED 발광소자를 포함하는 LED 램프(4200) 및 다양한 무선 통신 방식에 따라 게이트웨이(4100)와 통신 가능하도록 연결되는 복수의 장치(4300-4800)를 포함할 수 있다. 사물인터넷 환경에 기초하여 네트워크 시스템(4000)을 구현하기 위해, LED 램프(4200)를 비롯한 각 장치(4300-4800)들은 적어도 하나의 통신 모듈을 포함할 수 있다. 일 실시예에서, LED 램프(4200)는 WiFi, 지그비(Zigbee), LiFi 등의 무선 통신 프로토콜에 의해 게이트웨이(4100)와 통신 가능하도록 연결될 수 있으며, 이를 위해 적어도 하나의 램프용 통신 모듈(4210)을 가질 수 있다.
상술한 것과 같이, 네트워크 시스템(4000)은 가정이나 사무실 같이 폐쇄적인 공간은 물론 거리나 공원 같은 개방적인 공간에도 적용될 수 있다. 네트워크 시스템(4000)이 가정에 적용되는 경우, 네트워크 시스템(4000)에 포함되며 사물인터넷 기술에 기초하여 게이트웨이(4100)와 통신 가능하도록 연결되는 복수의 장치(4300-4800)는 텔레비전(4310)이나 냉장고(4320)와 같은 가전 제품(4300), 디지털 도어록(4400), 차고 도어록(4500), 벽 등에 설치되는 조명용 스위치(4600), 무선 통신망 중계를 위한 라우터(4700) 및 스마트폰, 태블릿, 랩톱 컴퓨터 등의 모바일 기기(4800) 등을 포함할 수 있다.
네트워크 시스템(4000)에서, LED 램프(4200)는 가정 내에 설치된 무선 통신 네트워크(Zigbee, WiFi, LiFi 등)를 이용하여 다양한 장치(4300-4800)의 동작 상태를 확인하거나, 주위 환경/상황에 따라 LED 램프(4200) 자체의 조도를 자동으로 조절할 수 있다. 또한 LED 램프(4200)에서 방출되는 가시광선을 이용한 LiFi 통신을 이용하여 네트워크 시스템(4000)에 포함되는 장치들(4300-4800)을 컨트롤할 수도 있다.
우선, LED 램프(4200)는 램프용 통신 모듈(4210)을 통해 게이트웨이(4100)로부터 전달되는 주변 환경, 또는 LED 램프(4200)에 장착된 센서로부터 수집되는 주변 환경 정보에 기초하여 LED 램프(4200)의 조도를 자동으로 조절할 수 있다. 예를 들면, 텔레비전(4310)에서 방송되고 있는 프로그램의 종류 또는 화면의 밝기에 따라 LED 램프(4200)의 조명 밝기가 자동으로 조절될 수 있다. 이를 위해, LED 램프(4200)는 게이트웨이(4100)와 연결된 램프용 통신 모듈(4210)로부터 텔레비전(4310)의 동작 정보를 수신할 수 있다. 램프용 통신 모듈(4210)은 LED 램프(4200)에 포함되는 센서 및/또는 컨트롤러와 일체형으로 모듈화될 수 있다.
예를 들어, TV프로그램에서 방영되는 프로그램 값이 휴먼드라마일 경우, 미리 셋팅된 설정 값에 따라 조명도 거기에 맞게 12000K 이하의 색 온도, 예를 들면 5000K로 낮아지고 색감이 조절되어 아늑한 분위기를 연출할 수 있다. 반대로 프로그램 값이 개그프로그램인 경우, 조명도 셋팅 값에 따라 색 온도가 5000K 이상으로 높아지고 푸른색 계열의 백색조명으로 조절되도록 네트워크 시스템(4000)이 구성될 수 있다.
또한, 가정 내에 사람이 없는 상태에서 디지털 도어록(4400)이 잠긴 후 일정 시간이 경과하면, 턴-온된 LED 램프(4200)를 모두 턴-오프시켜 전기 낭비를 방지할 수 있다. 또는, 모바일 기기(4800) 등을 통해 보안 모드가 설정된 경우, 가정 내에 사람이 없는 상태에서 디지털 도어록(4400)이 잠기면, LED 램프(4200)를 턴-온 상태로 유지시킬 수도 있다.
LED 램프(4200)의 동작은, 네트워크 시스템(4000)과 연결되는 다양한 센서를 통해 수집되는 주변 환경에 따라서 제어될 수도 있다. 예를 들어 네트워크 시스템(4000)이 건물 내에 구현되는 경우, 빌딩 내에서 조명과 위치센서와 통신모듈을 결합, 건물 내 사람들의 위치정보를 수집하여 조명을 턴-온 또는 턴-오프하거나 수집한 정보를 실시간으로 제공하여 시설관리나 유휴공간의 효율적 활용을 가능케 한다. 일반적으로 LED 램프(4200)와 같은 조명 장치는, 건물 내 각 층의 거의 모든 공간에 배치되므로, LED 램프(4200)와 일체로 제공되는 센서를 통해 건물 내의 각종 정보를 수집하고 이를 시설관리, 유휴공간의 활용 등에 이용할 수 있다.
한편, LED 램프(4200)와 이미지센서, 저장장치, 램프용 통신 모듈(4210) 등을 결합함으로써, 건물 보안을 유지하거나 긴급상황을 감지하고 대응할 수 있는 장치로 활용할 수 있다. 예를 들어 LED 램프(4200)에 연기 또는 온도 감지 센서 등이 부착된 경우, 화재 발생 여부 등을 신속하게 감지함으로써 피해를 최소화할 수 있다. 또한 외부의 날씨나 일조량 등을 고려하여 조명의 밝기를 조절, 에너지를 절약하고 쾌적한 조명환경을 제공할 수도 있다.
도 24는 개방적인 공간에 적용된 네트워크 시스템의 일 실시예를 나타낸다.
도 24를 참조하면, 본 실시예에 따른 네트워크 시스템(4000')은 통신 연결 장치(4100'), 소정의 간격마다 설치되어 통신 연결 장치(4100')와 통신 가능하도록 연결되는 복수의 조명 기구(4200', 4300'), 서버(4400'), 서버(4400')를 관리하기 위한 컴퓨터(4500'), 통신 기지국(4600'), 통신 가능한 상기 장비들을 연결하는 통신망(4700'), 및 모바일 기기(4800') 등을 포함할 수 있다.
거리 또는 공원 등의 개방적인 외부 공간에 설치되는 복수의 조명 기구(4200', 4300') 각각은 스마트 엔진(4210', 4310')을 포함할 수 있다. 스마트 엔진(4210', 4310')은 빛을 내기 위한 발광소자, 발광소자를 구동하기 위한 구동 드라이버 외에 주변 환경의 정보를 수집하는 센서, 및 통신 모듈 등을 포함할 수 있다. 상기 통신 모듈에 의해 스마트 엔진(4210', 4310')은 WiFi, Zigbee, LiFi 등의 통신 프로토콜에 따라 주변의 다른 장비들과 통신할 수 있다.
일례로, 하나의 스마트 엔진(4210')은 다른 스마트 엔진(4310')과 통신 가능하도록 연결될 수 있다. 이때, 스마트 엔진(4210', 4310') 상호 간의 통신에는 WiFi 확장 기술(WiFi Mesh)이 적용될 수 있다. 적어도 하나의 스마트 엔진(4210')은 통신망(4700')에 연결되는 통신 연결 장치(4100')와 유/무선 통신에 의해 연결될 수 있다. 통신의 효율을 높이기 위해, 몇 개의 스마트 엔진(4210', 4310')을 하나의 그룹으로 묶어 하나의 통신 연결 장치(4100')와 연결할 수 있다.
통신 연결 장치(4100')는 유/무선 통신이 가능한 액세스 포인트(access point, AP)로서, 통신망(4700')과 다른 장비 사이의 통신을 중개할 수 있다. 통신 연결 장치(4100')는 유/무선 방식 중 적어도 하나에 의해 통신망(4700')과 연결될 수 있으며, 일례로 조명 기구(4200', 4300') 중 어느 하나의 내부에 기구적으로 수납될 수 있다.
통신 연결 장치(4100')는 WiFi 등의 통신 프로토콜을 통해 모바일 기기(4800')와 연결될 수 있다. 모바일 기기(4800')의 사용자는 인접한 주변의 조명 기구(4200')의 스마트 엔진(4210')과 연결된 통신 연결 장치(4100')를 통해, 복수의 스마트 엔진(4210', 4310')이 수집한 주변 환경 정보를 수신할 수 있다. 상기 주변 환경 정보는 주변 교통 정보, 날씨 정보 등을 포함할 수 있다. 모바일 기기(4800')는 통신 기지국(4600')을 통해 3G 또는 4G 등의 무선 셀룰러 통신 방식으로 통신망(4700')에 연결될 수도 있다.
한편, 통신망(4700')에 연결되는 서버(4400')는, 각 조명 기구(4200', 4300')에 장착된 스마트 엔진(4210', 4310')이 수집하는 정보를 수신함과 동시에, 각 조명 기구(4200', 4300')의 동작 상태 등을 모니터링할 수 있다. 각 조명 기구(4200', 4300')의 동작 상태의 모니터링 결과에 기초하여 각 조명 기구(4200', 4300')를 관리하기 위해, 서버(4400')는 관리 시스템을 제공하는 컴퓨터(4500')와 연결될 수 있다. 컴퓨터(4500')는 각 조명 기구(4200', 4300'), 특히 스마트 엔진(4210', 4310')의 동작 상태를 모니터링하고 관리할 수 있는 소프트웨어 등을 실행할 수 있다.
도 25는 가시광 무선통신에 의한 조명 기구의 스마트 엔진과 모바일 기기의 통신 동작을 설명하기 위한 블록도이다.
도 25를 참조하면, 스마트 엔진(4210')은 신호 처리부(4211'), 제어부(4212'), LED 드라이버(4213'), 광원부(4214'), 센서(4215') 등을 포함할 수 있다. 스마트 엔진(4210')과 가시광 무선통신에 의해 연결되는 모바일 기기(4800')는, 제어부(4801'), 수광부(4802'), 신호처리부(4803'), 메모리(4804'), 입출력부(4805') 등을 포함할 수 있다.
가시광 무선통신(LiFi) 기술은 인간이 눈으로 인지할 수 있는 가시광 파장 대역의 빛을 이용하여 무선으로 정보를 전달하는 무선통신 기술이다. 이러한 가시광 무선통신 기술은 가시광 파장 대역의 빛, 즉 상기 실시예에서 설명한 발광 패키지로부터의 특정 가시광 주파수를 이용한다는 측면에서 기존의 유선 광통신기술 및 적외선 무선통신과 구별되며, 통신 환경이 무선이라는 측면에서 유선 광통신 기술과 구별된다. 또한, 가시광 무선통신 기술은 RF 무선통신과 달리 주파수 이용 측면에서 규제 또는 허가를 받지 않고 자유롭게 이용할 수 있다는 편리성과 물리적 보안성이 우수하고 통신 링크를 사용자가 눈으로 확인할 수 있다는 차별성을 가지고 있으며, 무엇보다도 광원의 고유 목적과 통신기능을 동시에 얻을 수 있다는 융합 기술로서의 특징을 가지고 있다.
스마트 엔진(4210')의 신호 처리부(4211')는 가시광 무선통신에 의해 송수신하고자 하는 데이터를 처리할 수 있다. 일 실시예로, 신호 처리부(4211')는 센서(4215')에 의해 수집된 정보를 데이터로 가공하여 제어부(4212')에 전송할 수 있다. 제어부(4212')는 신호 처리부(4211')와 LED 드라이버(4213') 등의 동작을 제어할 수 있으며, 특히 신호 처리부(4211')가 전송하는 데이터에 기초하여 LED 드라이버(4213')의 동작을 제어할 수 있다. LED 드라이버(4213')는 제어부(4212')가 전달하는 제어 신호에 따라 광원부(4214')를 발광시킴으로써, 데이터를 모바일 기기(4800')로 전달할 수 있다.
모바일 기기(4800')는 제어부(4801'), 데이터를 저장하는 메모리(4804'), 디스플레이와 터치스크린, 오디오 출력부 등을 포함하는 입출력부(4805'), 신호 처리부(4803') 외에 데이터가 포함된 가시광을 인식하기 위한 수광부(4802')를 포함할 수 있다. 수광부(4802')는 가시광을 감지하여 이를 전기 신호로 변환할 수 있으며, 신호 처리부(4803')는 수광부에 의해 변환된 전기 신호에 포함된 데이터를 디코딩할 수 있다. 제어부(4801')는 신호 처리부(4803')가 디코딩한 데이터를 메모리(4804')에 저장하거나 입출력부(4805') 등을 통해 사용자가 인식할 수 있도록 출력할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 성장 기판
110: 제1 반도체층
111, 141: 보이드들
120: 제2 반도체층
121, 151: 트렌치들
130: 제3 반도체층
140: 추가 제1 반도체층
150: 추가 제2 반도체층

Claims (20)

  1. 성장 기판 상에 제1 반도체층을 형성하는 단계;
    상기 제1 반도체층 상에, 복수의 트렌치들을 갖는 제2 반도체층을 형성하는 단계;
    상기 복수의 트렌치들을 통해서 제1 반도체층에 복수의 보이드들을 형성하는 단계;
    상기 제2 반도체층으로부터 성장되며, 상기 복수의 트렌치들을 덮고 상기 제2 반도체층의 상부로 연장되는 제3 반도체층을 형성하는 단계; 및
    상기 제2 및 제3 반도체층이 상기 성장 기판으로부터 분리되는 단계;를 포함하는 반도체 기판의 제조방법.
  2. 제1항에 있어서,
    상기 복수의 트렌치들은 상기 제1 반도체층의 격자상수와 상기 제2 반도체층의 격자상수 차이에 의해 형성되는 것을 특징으로 하는 반도체 기판의 제조방법.
  3. 제1항에 있어서,
    상기 제2 및 제3 반도체층이 상기 성장 기판으로부터 분리되는 단계는 상기 복수의 보이드들에 작용하는 응력에 의해 진행되는 것을 특징으로 하는 반도체 기판의 제조방법.
  4. 제1항에 있어서,
    상기 복수의 트렌치들은 상기 제2 반도체층을 관통하며 서로 이격되어 배치되며,
    상기 복수의 트렌치들은 상기 제2 반도체층의 결정면들을 따른 면들에 의해 정의되는 방향으로 배치되는 것을 특징으로 하는 반도체 기판의 제조방법.
  5. 제1항에 있어서,
    상기 제2 반도체층의 격자상수는 상기 제1 반도체층의 격자상수보다 작은 것을 특징으로 하는 반도체 기판의 제조방법.
  6. 제5항에 있어서,
    상기 제2 반도체층의 격자상수는 상기 제1 반도체층의 격자상수보다 1.2 내지 2.4% 작은 것을 특징으로 하는 반도체 기판의 제조방법.
  7. 제5항에 있어서,
    상기 제2 반도체층은 10㎚ 내지 200㎚의 두께로 형성된 것을 특징으로 하는 반도체 기판의 제조방법.
  8. 제1항에 있어서,
    상기 제2 및 제3 반도체층이 분리되는 단계 후에,
    상기 제2 반도체층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기판의 제조방법.
  9. 제1항에 있어서,
    상기 복수의 보이드들은 상기 제3 반도체층으로 덮여, 상기 제1 반도체층 내에 폐쇄된 영역을 형성하는 것을 특징으로 하는 반도체 기판의 제조방법.
  10. 제1항에 있어서,
    상기 제2 및 제3 반도체층이 분리되는 단계는,
    상기 성장 기판과 상기 제3 반도체층의 열 팽창계수 차이에 의해 발생한 응력에 의해 상기 복수의 보이드들에 균열이 발생하여 이루어지는 것을 특징으로 하는 반도체 기판의 제조방법.
  11. 제1항에 있어서,
    상기 복수의 보이드들을 형성하는 단계 전에,
    상기 제1 및 제2 반도체층을 추가적으로 적층하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기판의 제조방법.
  12. 제11항에 있어서,
    상기 제2 반도체층은 상기 추가된 제1 반도체층에 형성되는 복수의 보이드들의 크기를 제한하는 것을 특징으로 하는 반도체 기판의 제조방법.
  13. 제1항에 있어서,
    상기 제1 반도체층을 형성하는 단계는,
    제한층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기판의 제조방법.
  14. 제1항에 있어서,
    상기 제3 반도체층을 형성하는 단계 전에,
    상기 제1 및 제2 반도체층을 추가적으로 적층하는 단계; 및
    상기 추가된 제2 반도체층에 복수의 보이드들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기판의 제조방법.
  15. 제1항에 있어서,
    상기 성장 기판 상에 제1 반도체층을 형성하는 단계 전에,
    상기 성장 기판 상에 버퍼층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기판의 제조방법.
  16. 제1항에 있어서,
    상기 복수의 보이드들은 수소(H2) 분위기에서 열처리함으로써 형성하는 것을 특징으로 하는 반도체 기판의 제조방법.
  17. 제1항에 있어서,
    상기 성장 기판은 실리콘(Si) 기판이고, 상기 제1 반도체층은 갈륨 질화물로 이루어지는 것을 특징으로 하는 반도체 기판의 제조방법.
  18. 제1항에 있어서,
    상기 성장 기판과 상기 제3 반도체층은 서로 다른 열팽창 계수를 갖는 것을 특징으로 하는 반도체 기판의 제조방법.
  19. 성장 기판 상에 제1 반도체층을 형성하는 단계;
    상기 제1 반도체층 상에, 제1 반도체층 보다 작은 격자상수를 갖는 제2 반도체층을 형성하는 단계;
    상기 제1 및 제2 반도체층을 수소(H2) 분위기에서 열처리하는 단계;
    상기 제2 반도체층 상에 상기 성장 기판과 다른 열팽창 계수를 갖는 제3 반도체층을 형성하는 단계; 및
    상기 성장 기판으로부터 상기 제2 및 제3 반도체층이 분리되는 단계;를 포함하는 반도체 기판의 제조방법.
  20. 성장 기판 상에 제1 반도체층을 형성하는 단계;
    상기 제1 반도체층 상에, 상기 제1 반도체층보다 큰 격자상수를 가지며, 복수의 트렌치들을 갖는 제2 반도체층을 형성하는 단계;
    상기 복수의 트렌치들을 통해서 제1 반도체층에 복수의 보이드들을 형성하는 단계;
    상기 복수의 트렌치들을 덮으며 상기 제2 반도체층의 상부로 연장되고, 상기 성장 기판과 다른 열팽창 계수를 갖는 제3 반도체층을 형성하는 단계;
    상기 성장 기판으로부터 상기 제2 및 제3 반도체층이 분리되는 단계; 및
    상기 제3 반도체층 상에, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광구조물을 형성하는 단계;를 포함하는 반도체 발광소자의 제조방법.






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