KR20170029637A - 개선된 스루 실리콘 비아 - Google Patents

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KR20170029637A
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마크 소와
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울트라테크 인크.
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Abstract

스루 비아 홀들이 ALD 및 PEALD 프로세싱을 이용하여 금속화를 위해 준비된다. 각 비아는 20 내지 200 Å 범위의 두께를 갖는 티타늄 질화물 배리어 층으로 코팅된다. 루테늄 시일링 층이 티타늄 질화물 배리어 층 위에 형성되고, 여기서, 시일링 층은 티타늄 질화물 배리어 층의 산화를 방지하기 위해 산소 없이 형성된다. 루테늄 결정핵생성 층이 시일링 층 위에 형성되고, 여기서, 결정핵생성 층은 Ru 결정핵생성 층의 도포 동안 탄소를 산화시키기 위해 산소를 가지고 형성된다. 시일링 층은 산소 대신에 플라즈마 여기된 질소 라디칼들을 이용하여 PEALD 방법에 의해 형성된다.

Description

개선된 스루 실리콘 비아{IMPROVED THROUGH SILICON VIA}
본 발명은 금속화를 위해 스루-실리콘-비아의 내부 표면들을 준비하는 것에 관한 것이다. 특히, 각 스루 비아의 내부 직경 표면 및 기저 벽 표면은 그것을 통한 상이한 재료들의 확산을 방지하기 위해 저 저항률 확산 배리어 층으로 코팅된다. 시일링 층은 배리어 층의 산화를 방지하기 위해 확산 배리어 층 위에 도포된다. 결정핵생성 층은 시일링 층 위에 도포된다. 결정핵생성 층은 금속 코어의 결정 핵생성을 촉진하고, 금속화 동안 보이드 형성을 감소시킨다.
스루 실리콘 비아들은 전기적으로 절연성인 유전 층들에 의해 서로로부터 분리된 격리된 회로 층들을 전기적으로 상호-연결하기 위해 다중층 또는 3 차원 집적 회로 (IC) 에서 사용된다. 스루-실리콘-비아 (through-silicon-via) 들 또는 스루 홀 비아 (through hole via) 들은 하나 이상의 기재 층들을 통과하는 홀들을 포함하고, 이는 무전해 증착 (deposition) 또는 전기화학적 도금 또는 유사한 금속화 기술들에 의해 구리와 같은 저 저항률 재료로 홀을 충전 (fill) 함으로써 금속화된다. 더 나은 성능을 가지면서 더 싸고, 더 작고 그리고 더 가벼운 제품들을 제조하기 위한 요구는 보다 작은 홀 피치로 회로 경관 위에 분포된 보다 작은 비아 홀들을 생성하기 위한 필요성을 촉구하고 있다. 이는 200-600 ㎛ 의 스루 홀 깊이 또는 길이를 가지고 12-30 ㎛ 의 범위의 직경을 갖는 비아 홀들을 제공할 필요성으로 이끌었다. 이러한 비아 홀들은 일반적으로, 약 10 에서 50 까지의 범위보다 더 큰 홀 깊이 대 직경 비를 갖는 고 애스펙트 비 비아 홀들로서 지칭된다.
비아 홀들은 습식 식각, 전기화학적 식각에 의해, 레이저 드릴링에 의해, 그리고 보다 최근에는 이온 빔 밀링 또는 심도 반응성 이온 식각 (deep reactive ion etching; DRIE) 과 같은 식각에 의해 형성된다. 비아 홀들은 실리콘 기재를 완전히 통과하고 노출된 내부 실리콘 벽들은 형성된 대로 남겨둔다. 비아 홀들이 기재 층을 완전하게 통과하기 때문에, 비아 홀의 기저 벽은 유전성 기재 층에 부착하여 또는 그 유전성 기재 층과 일체로 형성된 회로 층의 도전성 부분에 의해 경계지어진다. 홀들은 그 다음, 전기 도금 등에 의해 도전성 재료, 예컨대, 구리, 텅스텐, 폴리실리콘, 금 등으로 충전 (금속화) 되고, 도전성 재료는 고 저항률 기재 층들에 의해 분리된 회로 층들 사이의 전기적 통신을 위한 경로를 제공한다.
스루-실리콘-비아의 결정적인 성능 기준은 금속화 또는 도전성 코어가 전체 직경에 걸쳐 그리고 도전성 코어의 전체 길이를 따라 실질적으로 균일한 제한되지 않은 전류 흐름을 제공하는 것이다. 전류 흐름을 방해하거나 그 외에 비아 성능을 저하시키는 요인들은 충전 재료에서의 보이드 (void) 형성 및 불균일한 재료 특성들 (예컨대, 불균일한 저항률) 을 포함한다. 보이드 형성은 금속 결정화가 불균일한 상이한 재료들 사이의 경계들에서 특히 문제가 된다. 상이한 재료들이 섞이고 물리적 특성들이 변하는 경계를 가로질러 상이한 재료들이 확산되는 상이한 재료들 사이의 경계들에서 불균일한 재료 특성들이 또한 발생한다. 이는 특히 구리 또는 다른 금속화 재료들이 실리콘 기재 내로 확산되고 성능을 저하시킬 때 비아 홀들에서 문제가 된다.
재료 경계들을 가로지르는 상이한 재료들의 확산을 방지하기 위한 종래의 해결책은 기재 금속화 경계를 가로지르는 확산을 방지하기 위해 비아 홀 내부 직경 표면 위에 그리고 그것의 기저 표면 위에 확산 배리어 층을 적용하는 것이다. 하지만, 기재와 회로가 인터페이싱된 후에 비아들이 금속화되기 때문에, 비아의 바닥 표면에 적용된 배리어 층은, 금속화된 코어를 통한 전류 흐름이 비아 홀 기저 표면을 덮는 배리어 층을 넘어서 통과하기 때문에, 비교적 낮은 저항률을 가질 필요성이 있다. 따라서, 비아 홀 기저 표면에 적용된 배리어 층에 있어서의 한 가지 문제점은, 배리어 층이 저 저항률을 가지지 않는다면, 그것은 회로 층으로의 전류 흐름을 방해한다는 것이다. 저 저항률을 갖는 종래의 배리어 층들은 티타늄 질화물 (TiN) 및 탄탈룸 질화물 (TaN) 코발트 질화물 (CoN) 과 같은 질화물들로부터 형성될 수 있지만, 이러한 배리어 층들은 종래에 스퍼터링에 의해 도포되었다. 하지만, 스퍼터링이 비아 홀들을 전체 깊이까지 코팅할 수 없기 때문에, 스퍼터링은 고 애스펙트 비의 비아들에 있어서 양호한 성능을 제공하는데 실패하였다. 특히, 스퍼터링은 약 8:1 의 애스펙트 비를 넘어서는 적당하지 않다. 하지만, 매우 높은 애스펙트 비의 홀들의 경우에도 전체 표면 커버리지 (coverage) 를 제공하는 한 가지 기술은 원자 층 증착 (Atomic Layer Deposition; ALD) 이고, 이는, 고 애스펙트 비의 비아들의 내부 표면들에 TiN 및 다른 배리어 층 후보들을 도포 (apply) 하기 위해 사용될 수 있다.
도전성 TiN 배리어 층들은 기재 금속화 경계를 가로지르는 확산을 방지하고 기저 표면을 가로지르는 수용가능한 전류 흐름을 제공하는 것으로 알려져 있지만, TiN 은 금속화 부착에 이상적으로 적합화되어 있지 않다. 보다 구체적으로, TiN 배리어 층 상의 구리 또는 다른 도전성 금속화 재료들의 결정 핵생성은 수용가능하지 않다. TiN 배리어 층들에 대한 금속화 부착을 향상시키기 위해, 향상된 구리 부착을 제공하고 배리어 층의 부식 및 산화를 감소시키기 위해 다른 것들 중에서도 배리어 층 위에 팔라듐, 백금, 코발트, 니켈 및 로듐과 같은 귀금속들을 도포하는 것이 알려져 있다. 하지만, 이러한 귀금속들은 보통 화학적 기상 증착 (Chemical Vapor Deposition; CVD) 또는 물리적 기상 증착 (Physical Vapor Deposition; PVD) 방법들에 의해 도포되고, 이는 스퍼터링과 같이 고 애스펙트 비의 비아들에서 열악한 커버리지를 제공한다.
Ma 등의, 2007년 4월 5일 발행된 "ATOMIC LAYER DEPOSITION PROCESSES FOR RUTHENIUM MATERIALS" 라는 제목의 미국 특허 출원 US2007/0077750A1 은, ALD 또는 물리적 기상 증착 (PVD) 프로세스에 의해 이전에 형성된 탄탈룸 질화물 위에 루테늄 재료를 증착하는 구체적인 예와 함께, ALD 프로세스들을 이용하여 탄탈룸, 탄탈룸 질화물, 탄탈룸 실리콘 질화물, 티타늄, 티타튬 질화물, 티타늄 실리콘 질화물, 텅스텐, 또는 텅스텐 질화물을 포함하는 배리어 층 재료 위에 Ru 층을 형성하는 것 뿐만 아니라 실리콘 이산화물, 실리콘 질화물, 실리콘 산화질화물, 탄소-도핑된 실리콘 산화물들 또는 SiOxCy 재료 기재를 포함하는 유전성 재료 기재 상에 루테늄 재료를 형성하는 방법을 개시한다.
하지만, Ma 등은 비스(에틸시클로펜타디에닐) 루테늄, 비스(시클로펜타디에닐) 루테늄, 및 비스(펜타메틸시클로펜타디에닐) 루테늄과 같은 루테노센 화합물들은 일반적으로 증가된 전기적 저항성, 열악한 접착성 (테이프 테스트 실패) 을 갖는 루테늄 재료를 증착하고, 보통 400℃ 초과의 높은 흡착 온도들을 요구하며 핵생성 지연으로 고생한다. 그 결과로서, Ma 등은 피롤릴 리간드들을 포함하는 루테늄 전구체들이 보다 바람직하고 350℃ 미만의 증착 온도가 보다 바람직하다고 결론지었다.
Ma 등은 추가적으로, ALD 시스템 외부의 또는 ALD 시스템에 통합된 플라즈마 발생기를 갖는 ALD 시스템에서, 먼저 피롤릴 리간드들을 포함하는 루테늄 전구체들에 기재를 노출시키고, 그 다음, 그 기재를 암모니아 플라즈마, 질소 플라즈마, 또는 수소 플라즈마에 노출시킴으로써 기재 상에 루테늄 재료를 형성하는 것을 개시한다. 특히, Ma 등은, 루테늄 재료는 산소 전구체를 이용하여 도포될 수 있지만, 배리어 층들을 산소에 노출시키는 것은 배리어 층의 산화로 인해 해롭다는 것을 인식한 것으로 보인다.
하지만, 이러한 인식에도 불구하고, MA 등은, 초기 증착 프로세스에 의해 시드 층이 루테늄 재료 상에 증착되고 다른 증착 프로세스에 의해 벌크 (bulk) 층이 그 위에 후속하여 증착되는 것을 개시한다. 달리 말하면, MA 등에 의해 교시된 시드 층은 ALD 또는 PEALD 이외의 프로세스에 의해 엑스 시츄 (ex situ) 로 도포된다.
종래의 비아 홀 표면 코팅 방법들 및 상술한 코팅된 비아 홀들과 연관된 문제점들을 고려하여, 본 발명의 목적은, ALD 또는 PEALD 증착 프로세스에 의해 비아의 노출된 표면 위에 전기적으로 전도성인 확산 배리어 층을 도포함으로써 금속화를 위해 스루 홀 비아를 준비하는 것이다.
본 발명의 추가적인 목적은, 금속화 동안 도전성 코어 재료를 핵생성하기 위해 ALD 또는 PEALD 에 의해 비아 확산 배리어 층의 노출된 표면들 위에 전기적으로 전도성인 핵생성 층을 도포하는 것이다.
본 발명의 추가적인 목적은, 배리어 층과 도전성 핵생성 층 사이에 배리어 층 위에 시일링 층을 도포함으로써 핵생성 층의 도포 동안 배리어 층을 산화로부터 보호하는 것이고, 여기서, 시일링 층의 도포는 산소 없이 이루어진다.
상술된 종래 기술의 단점들은 이하에 개시된 전자 디바이스 및 코팅 방법들에 의해 극복된다.
전자 디바이스는 전기적으로 절연성인 유전성 층에 의해 경계지어진 내부 직경 표면 (inside diameter surface) 및 회로 층의 도전성 부분에 의해 경계지어진 기저 벽 표면 (base wall surface) 에 의해 형성된 스루 비아 홀들을 포함한다. 회로 층은 유전체 층과 일체로 형성된다. 각각의 비아 홀은 20 내지 200 Å 범위의 두께를 갖는 티타늄 질화물 (TiN) 배리어 층으로 코팅된다. 각각의 스루 홀은 티타늄 질화물 배리어 층 위에 형성된 루테늄 시일링 층 (sealing layer) 으로 코팅되고, 시일링 층은 산소 없이 형성된다. 각각의 스루 홀은 루테늄 시일링 층 위에 형성된 루테늄 결정핵생성 층 (ruthenium nucleation layer) 으로 코팅되고, 루테늄 결정핵생성 층은 산소가 있는 상태에서 형성된다.
루테늄 시일링 층은 5 내지 10 Å 범위의 두께를 갖는다. 루테늄 결정핵생성 층은 50 내지 150 Å 범위의 두께를 갖는다. 루테늄 결정핵생성 층의 저항률 (resistivity) 은 루테늄 시일링 층의 저항률보다 적다. 스루 홀들의 각각은 루테늄 결정핵생성 층 위에 도포된 구리로 금속화된다.
금속화를 위해 기재 (substrate) 를 준비하는 방법은 전기적으로 절연성인 유전체 층과 같은 기재에 형성된 복수의 스루 홀 비아들을 코팅하는 것을 포함한다. 각 스루 홀의 내부 직경 표면 및 기저 벽 표면 위에 재료 층들이 도포된다.
스루 홀 비아들을 포함하는 기재는, 원자 층 증착 (ALD) 에 의해서 그리고 플라즈마 강화 원자 층 증착 (plasma enhanced atomic layer deposition; PEALD) 에 의해 재료 증착 층들을 도포하기 위해 적합한 프로세스 챔버 내부에 배치된다.
제 1 재료를 포함하는 배리어 층은 내부 직경 표면 및 기저 벽 표면 위에 형성된다. 제 1 재료는, 300μohm-cm 미만의 저항률을 가지고, 배리어 층을 통한 금속화 재료의 확산을 실질적으로 방지하기에 충분한 두께로 도포된다.
제 2 재료를 포함하는 시일링 층은 전체 배리어 층 위에 도포된다. 제 2 재료는 300μohm-cm 미만의 저항률을 갖는다. 시일링 층의 증착은 실질적으로 제 1 재료 층의 산화를 야기하지 않고 수행된다.
제 2 재료를 포함하는 결정핵생성 층은 전체 시일링 층 위에 도포된다. 결정핵생성 층의 증착은 탄소를 산화시키는 것을 포함한다.
각 층의 증착 동안, 프로세스 챔버는 1 토르 (torr) 미만의 기체 압력에 있고, 모두 3 개의 층들은 프로세스 챔버로부터 기재를 제거함이 없이 형성된다. 기재는 모든 층들의 형성 동안 200℃ 와 400℃ 사이에서 실질적으로 일정한 온도로 유지된다.
배리어 층은 티타늄 질화물, 티타늄, 탄탈룸 질화물, 탄탈룸, 텅스텐 질화물, 코발트 질화물 및 텅스텐 중의 어느 것으로부터 형성되고 ALD 또는 PEALD 중 어느 일방에 의해 형성될 수도 있다. 티타늄 질화물 배리어 층을 형성하기 위해 사용되는 전구체들은 테트라키스 (디메틸아미도) 티타늄 (tetrakis (dimethylamido) titanium; TDMAT) 및 질소를 포함한다.
시일링 층은 산소 없는 상태에서 PEALD 에 의해 증착된 루테늄으로부터 형성된다. 시일링 층은 루테노센 화합물을 포함하는 제 1 전구체 및 플라즈마 여기된 질소 라디칼들을 포함하는 제 2 전구체를 이용하여 도포되고, 산소는 사용되지 않는다.
결정핵생성 층은 또한, 결정핵생성 층이 산소를 가지고 열적 ALD 에 의해 형성되는 점을 제외하고는 루테늄으로부터 형성된다. 결정핵생성 층은 루테노센 화합물을 포함하는 제 1 전구체 및 비-라디칼화된 산소를 포함하는 제 2 전구체를 이용하여 형성된다.
배리어 층, 시일링 층 및 결정핵생성 층을 형성한 후에, 기재는 벌크 구리 (bulk copper) 로 스루 홀의 엑스 시츄 금속화를 위해 프로세스 챔버로부터 제거된다.
이들 및 다른 양태들 및 이점들은 이하의 설명이 첨부 도면들과 함께 읽혀질 때 명백하게 될 것이다.
본 발명의 특징들은 본 발명의 상세한 설명 및 예시의 목적들을 위해 선택되고 첨부 도면들에 나타낸 그것의 예시적인 실시형태들로부터 가장 잘 이해될 것이다.
도 1 은 본 발명에 따른 스루 비아 홀들의 구조를 나타내는 기재 층 및 부착된 회로 층의 예시적인 개략도를 나타낸다.
도 2 는 열적 원자 층 증착 (ALD) 및 플라즈마 강화 원자 층 증착 (PEALD) 에 의해 비아 표면들 상으로 재료 증착 층들을 도포하기에 적합한 프로세스 챔버 및 관련 모듈들의 예시적인 개략도를 나타낸다.
정의들
달리 구체적으로 지시되지 않는 한, 다음과 같은 정의들이 전체에 걸쳐 사용된다:
용어 정의
TDMAT 화학식 C8H24N4Ti 을 갖는 테트라키스(디메틸아미도)티타늄으로 불리는 금속 유기 종들. 그것의 특성들은 유기 리간드들에 의해 강하게 영향받지만 그 화합물은 금속-탄소 결합들이 결여된다.
ALD 원자 층 증착 또는 열적 원자 층 증착
PEALD 플라즈마 강화 원자 층 증착으로서, 적어도 하나의 전구체는 플라즈마 생성된 라디칼들임.
루테노센 화합물들 ALD 및 PEALD 에 의해 Ru 를 형성하기에 적합한 화학적 전구체. 적어도 비스(에틸시클로펜타디에닐) 루테늄, 비스(시클로펜타디에닐) 루테늄, 및 비스(펜타메틸시클로펜타디에닐) 루테늄을 포함.
항목 번호 리스트
달리 명시적으로 지시되지 않는 한, 다음과 같은 항목 번호들이 전체에 걸쳐 사용된다.
# 설명 # 설명
100 기재 (Substrate) 230 게이트 밸브
105 제 1 회로 층 235 제 1 전구체 유입 포트
110 유전체 층 240 제 2 전구체 유입 포트
115 스루 홀 비아 245 플라즈마 발생기
120 제 1 도전성 부분 250 상부 개구
125 제 2 회로 층 255 가스 전달 모듈
130 제 2 도전성 부분 260 가스 공급 모듈
135 도전성 금속 코어 265 유출 포트
150 배리어 층 270 진공 펌프
155 시일링 층 275 유출 포트 모듈
160 결정핵생성 층 280 전자적 제어기
285 유출 밸브
290 압력 변환기
200 가스 증착 시스템 295 온도 센서
205 챔버 벽
210 프로세스 챔버
215 지지 척
220 지지 표면
225 로드 포트
예시적인 스루 비아 홀 구조
도 1 을 참조하면, 다중층 (3-차원) 집적 회로 (IC) 또는 기재 (100) 의 부분이 본 발명의 하나의 비제한적 예시의 실시형태에 따라 내부 측단면도로 개략적으로 도시된다. 기재 (100) 는 하나 이상의 유전성 재료 층들에서 정의된 전기적 상호연결 패턴들 및 전기적 컴포넌트 패턴들로 패터닝된 반도체 재료 벌크 층을 포함하는 제 1 회로 층 (105) 을 포함하고, 상호연결 패턴들의 하나 이상은 전기적으로 전도성인 층에서 또는 도전성 층 부분들 (120) 에서 종결된다. 회로 벌크 층은 실리콘, 게르마늄, 갈륨 비소 등과 같은 반도체 재료를 포함한다.
기재 (100) 는 실리콘 이산화물, 실리콘 질화물, 실리콘 산화질화물, 및/또는 SiOxCy 와 같은 탄소-도핑된 실리콘 산화물들 등을 포함하는 전기적으로 절연성인 유전체 층 (110) 으로 더 포함한다.
복수의 스루 홀 비아들 (115) 은 전기적으로 전도성인 부분들 (120) 에 대응하는 위치들에서 유전체 층 (110) 을 완전하게 통과하도록 형성된다. 또는, 전기적으로 전도성인 부분들 (120) 은 절연성 유전체 층 (110) 과 반도체 회로 층 (105) 사이에 배치된 단일 도전성 재료 층으로서 연장될 수도 있다.
당해 기술분야에서 통상의 지식을 가진 자 (이하, '통상의 기술자' 라 함) 에 의해 인식되는 바와 같이, 점선으로 나타낸 제 2 반도체 회로 층 (125) 은 제 2 회로 층 (105) 에 대해 반대로 유전체 층 (110) 과 짝을 이루어 접촉하여 형성 또는 어셈블링될 것이고, 제 2 회로 층은 제 1 도전성 패드들 (120) 에 대해 반대로 각 스루 홀 비아 (115) 와 전기적 접촉을 이루도록 위치된 제 2 도전성 부분들 (130) (또는 도전성 층) 을 포함할 것이다.
각 스루 홀 비아 (115) 는, 제 1 도전성 부분들 (120) 이 각 스루 홀 (115) 의 형성에 의해 노출되도록, 전기적으로 절연성인 유전체 층 (110) 을 완전하게 통과하여 연장하도록 형성된 스루 홀을 포함한다. 스루 홀은 따라서, 유전체 층 (110) 의 전기적으로 절연성인 재료에 의해 경계지어진 (bounded) 내부 직경 표면 및 제 1 도전성 부분들 (120) 중 하나의 전기적으로 전도성인 재료에 의해 경계지어진 기저 표면을 포함한다.
스루 홀들은 습식 식각, 전기화학적 식각에 의해, 레이저 드릴링에 의해, 및 또는 이온 빔 밀링 또는 심도 반응성 이온 식각 (DRIE) 과 같은 식각에 의해 형성되는 것을 비제한적으로 포함하는 하나 이상의 종래의 비아 홀 형성 기법들에 의해 형성된다. 각 스루 홀은 종국적으로 도전성 코어 (135) 를 형성하는 도전성 재료로 채워진다 (금속화). 예시적인 코어 재료들은 구리, 텅스텐, 폴리실리콘, 금을 포함하지만, 본 실시형태에서는 구리가 선호된다. 금속 코어 재료는 종래의 무전해 및 전기화학적 도금 프로세스들에 의해 형성가능하다. 도전성 재료 코어 (135) 는 하나의 제 1 도전성 부분 (120) 에서부터 대응하는 반대측의 제 2 도전성 부분 (130) 까지 연장하는 도전성 경로를 제공한다. 동작 시에, 전류는 도전성 재료 코어 (135) 를 통과하여 제 1 회로 층 (105) 과 제 2 회로 층 (125) 사이에 전기적 통신을 제공한다.
비아 형성에 있어서의 중요한 요건은 코어 (135) 의 전체 직경에 걸쳐 그리고 전체 길이에 걸쳐 균일한 제한되지 않는 전류 흐름을 허용하는 도전성 재료 코어 (135) 를 제공하는 것이다. 전류 흐름을 방해하거나 그 외에 비아 성능을 저하시키는 요인들은 도전성 코어 (135) 의 보이드 형성 및 또는 코어의 길이를 따라서 또는 직경에 걸쳐서 불균일한 재료 특성들, 예컨대, 불균일한 저항률을 포함한다. 금속화 동안의 보이드 형성에서의 결정적인 요인은 스루 홀의 내부 직경 표면 및 기저 벽 표면에 대한 도전성 코어 재료들의 열악한 부착 (adhesion) 이다. 이 문제는 비아 홀 (115) 의 내부 직경 표면 및 기저 벽 표면 양자에서 코어 (135) 와 짝을 이뤄 접촉하는 결정핵생성 또는 시드 층 (160) [검정 실선] 을 제공함으로써 본 발명에 의해 해결된다. 결정핵생성 층 (160) 은 코어를 금속화하기 위해 사용되는 금속성 도체들의 결정화를 개시하도록 구성된다. 결정핵생성 층 (160) 의 존재는 스루 홀의 내부 직경 및 기저 벽 표면들에 대한 금속 코어 (135) 의 재료의 부착을 향상시키고, 이는 코어 (135) 의 경계 에지들 (boundary edges) 에서의 보이드 형성을 감소시킨다. 특히, 본 발명은 인-시츄 (in-situ) 원자 층 증착 프로세스에 의해 결정핵생성 층을 형성한다.
코어 (135) 에서의 그리고 코어 (135) 주위에서의 불균일한 재료 특성들을 발생시키는 결정적 요인은 금속화 동안 유전체 층 (110) 의 전기적으로 절연성인 유전성 재료 내로의 도전성 코어 재료의 확산이다. 이러한 문제는 스루 홀 내부 직경 표면 및 기저 벽 표면 위에 비아 홀 내부에서 확산 배리어 층 (150) [회색 실선] 을 제공함으로써 본 발명에 의해 해결되고, 여기서, 확산 배리어 층 (150) 은 ALD 또는 PEALD 에 의해 증착된다. 확산 층 (150) 은 상이한 재료들, 특히 구리가 확산 층 (150) 을 가로지르는 것을 실질적으로 방지하기 위한 충분한 재료 두께로 형성된다. 확산 층 (150) 은 도전성 코어 (135) 와 제 1 도전성 부분 (120) 사이의 전기적 인터페이스 (interface) 에서 확산 층 (150) 의 기저 표면을 통한 전류 흐름을 최소한으로 방해하기 위해 약 300 ohm-cm 보다 적은 저항률을 갖는 재료로 형성된다. 바람직하게는, 확산 층 (150) 은 500℃ 미만의 반응 온도에서 그리고 바람직하게는 250 내지 350 ℃ 의 반응 온도 범위 내에서 ALD 프로세스 또는 PEALD 프로세스에 의해 도포될 수 있는 재료로 형성된다.
본 발명의 하나의 비제한적 양태에 따르면, 스루 홀 비아들 (115) 은 다음과 같이 형성된다. 각 스루 홀은 상술한 적합한 홀 형성 기술에 의해 형성된다. 상이한 스루 홀 비아들 (115) 은 동일 또는 상이한 홀 직경들을 가질 수도 있지만, 임의의 주어진 스루 홀의 직경은 바람직하게는 12㎛ 와 30㎛ 사이의 범위이고, 하지만, 더 큰 직경의 스루 홀들이 본 발명에 의해 가공될 수 있다. 각 스루 홀 (115) 의 깊이 또는 길이는, 본 비제한적 예시적인 실시형태들에서 고 애스펙트 비에 대해 200㎛ 와 600㎛ 사이인 유전체 층 (110) 의 두께와 실질적으로 동일하지만, 더 짧은 길이의 스루 홀들이 본 발명에 의해 가공될 수 있다. 스루 홀들 (115) 사이의 중앙 대 중앙 피치 치수는 50㎛ 이상이지만, 더 작은 중앙 피치 치수의 스루 홀들이 본 발명에 의해 가공될 수 있다. 따라서, 본 발명은 50 까지의 범위의 홀 직경 대 홀 깊이 애스펙트 비를 갖는 매우 높은 애스펙트 비 비아들 또는 더 높은 애스펙트 비 비아 홀들이 형성될 수 있으면 더 높은 애스펙트 비 비아들에 대해 적합하다.
각 비아 홀 (115) 은 유전체 층 (110) 에 의해 형성된 내부 직경 표면 상 및 도전성 부분 (120) 에 의해 형성된 스루 홀 기저 표면 상을 포함하는 비아 홀의 내부 표면들 상으로 직접 도포된 확산 배리어 층 (150) 을 포함한다. 배리어 층 (150) 은 코어 금속화 동안의 배리어 층 (150) 을 가로지르는 금속 금속화 재료, 바람직하게는 구리의 확산을 방지하거나 실질적으로 최소화하기 위해 형성된다. 배리어 층 (150) 은 확산 층의 기저 표면을 가로지르는 실질적으로 방해받지 않은 전류 흐름을 제공하기 위한 충분히 낮은 저항률을 갖는 재료를 포함한다. 하나의 비제한적 예시적인 실시형태에서, 배리어 층 (150) 은 20 내지 200 Å (2 내지 20 nm) 의 범위에서의 층 두께로 도포된 티타늄 질화물 (TiN) 을 포함한다. TiN 배리어 층 (150) 은 열적 원자 층 증착 (ALD) 프로세스 또는 플라즈마 강화 원자 층 증착 (PEALD) 프로세스 중 어느 일방에 의해 도포된다. 또는, 배리어 층 (150) 은 플라즈마 강화 원자 층 증착 (PEALD) 프로세스에 의해 20 내지 200 Å (2 내지 20 nm) 의 범위에서의 층 두께로 도포된 TiN 의 것을 포함한다. 본 발명을 위해 적합한 다른 예시적인 배리어 층 재료들은 ALD 또는 PEALD 프로세스에 의해 형성된 티타늄, 탄탈룸 질화물, 탄탈룸, 텅스텐 질화물, 및 텅스텐을 포함한다. 각 경우에, 배리어 층의 저항률은 바람직하게는 300 ohm-cm 미만이다.
각 비아 홀 (115) 은 이하에서 설명되는 결정핵생성 층 (160) 과 배리어 층 (150) 사이에 확산 배리어 층 (150) 바로 위에 도포되는 시일링 층 (155) [백색 영역] 을 포함한다. 시일링 층 (155) 은 스루 홀 (115) 에서 배리어 층 (150) 의 내부 직경 표면 및 기저 벽 표면 위에 도포되고, 기저 벽 표면을 가로지르는 실질적으로 방해받지 않는 전류 흐름을 허용하기 위한 충분히 낮은 저항률을 갖는, 예컨대, 300 ohm-cm 미만의 저항률을 갖는 재료를 포함한다. 시일링 층 (155) 은 산소 없이 형성되고, 구체적으로, 이하 설명될 바와 같이 산소의 존재하에 증착되는 결정핵생성 층 (160) 의 도포 동안 배리어 층의 산화를 방지하기 위해 배리어 층 위에 도포된다. 배리어 층의 산화는 배리어 층의 저항률을 증가시키는 경향이 있고, 이는 다시 기저 표면을 가로지르는 배리어 층 (150) 을 통한 전류 흐름을 방해한다.
시일링 층 (155) 은 결정핵생성 층 (160) 의 도포 동안 배리어 층의 표면들과 산소의 반응을 방지하기에 충분한 층 두께로 도포된 루테늄 (Ru) 을 포함한다. 본 비제한적 예시적인 실시형태에서, Ru 를 포함하는 시일링 층 (155) 은 5 내지 10 Å (0.5 내지 1.0 nm) 범위의 층 두께로 도포되고, 여기서, 시일링 층의 도포는 배리어 층 재료를 산소에 노출시키지 않으면서 수행된다. 시일링 층 (155) 은 비스(에틸시클로펜타디에닐) 루테늄, 비스(시클로펜타디에닐) 루테늄, 및 비스(펜타메틸시클로펜타디에닐) 루테늄 중 하나 이상과 같은 루테노센 화합물을 포함하는 제 1 루테늄 전구체를 이용하여 PEALD 프로세스에 의해 형성된다. 그 후에, Ru 의 단일의 단분자층을 완성하기 위해 플라즈마 여기된 질소 라디칼을 포함하는 제 2 전구체가 프로세스 챔버 내로 도입되고, 제 2 전구체는 플라즈마 여기된 N2 가스, 암모니아 (NH3), 및 히드라진 또는 이들의 조합 중 어느 하나로부터 생성된다.
각 비아 홀 (115) 은 스루 홀들 (115) 에서의 배리어 층 (150) 의 내부 직경 표면 및 기저 벽 표면 상의 시일링 층 (155) 바로 위에 도포된 결정핵생성 층 (160) 을 포함한다. 결정핵생성 층 (160) 은 결정핵생성 층의 기저 표면을 가로지르는 실질적으로 방해받지 않는 전류 흐름을 제공하기 위해 충분히 낮은, 예컨대, 300 ohm-cm 미만의 저항률을 갖는 재료를 포함한다. 결정핵생성 층 (160) 은 도전성 코어 (135) 와 시일링 층 (155) 사이에 배치되고, 구체적으로, 금속화 동안 도전성 코어의 재료의 결정 성장의 핵이 되도록 제공된다. 본 비제한적 예시적인 실시형태에서, 결정핵생성 층의 재료는 탄소를 산화시키는 것을 포함하는 열적 ALD 프로세스에 의해 도포된 Ru 이다. 결정핵생성 층은 50 내지 150 Å (5 - 15 nm) 의 범위에서의 두께로 도포된다. 시일링 층 (155) 및 결정핵생성 층 (160) 은 양자 모두 Ru 층들인 한편, 결정핵생성 층의 저항률은 상이한 증착 프로세스들로 인해 시일링 층의 저항률보다 적다. 결정핵생성 층 (160) 에서의 보다 낮은 저항률은 부분적으로 루테늄 전구체 리간드들이 질소에 대해서보다 산소에 대해서 보다 높은 반응성이기 때문이다. 결과로서, 산소와 함께 형성된 결정핵생성 층 (160) 은 질소와 함께 형성된 시일링 층 (155) 에 비해서 감소된 불순물들 및 대응하는 감소된 저항률로 형성된다. 결정핵생성 층에서의 불순물 감소는 금속화 동안 구리 결정핵생성을 더 향상시킨다.
Ru 는 다른 화학물질들보다는 시드 층 및 결정핵생성 층을 형성하기 위해 선호되는 재료이지만, 다른 재료 후보군들도 본 발명으로부터 벗어남이 없이 사용가능하고, 이들은 비제한적으로, 팔라듐 (Pd), 백금 (Pt), 로듐 (Rh), 이리듐 (Ir), 은 (Ag), 코발트 (Co), 몰리브덴 (Mo), 크롬 (Cr), 및 텅스템 (W) 을 포함한다. 각 비아 홀 (115) 은 도전성 금속 코어 (135) 를 포함한다. 본 비제한적 예시적인 실시형태에서, 금속 코어 (135) 는 벌크 구리를 포함하고, 벌크 구리 코어 (135) 는 산화 환원 반응, 물리적 증착 프로세스, 전자 빔 증착 프로세스, 전기화학적 도금 (ECP) 프로세스, 화학적 기상 증착 (CVD) 프로세스 등을 이용하여 종래의 무전해 증착 프로세스에 의해 형성되고, 엑스-시츄로 수행된다. 추가적으로, 텅스텐, 폴리실리콘, 및 금과 같은 다른 도전성 코어 재료가 본 발명으로부터 벗어남이 없이 사용가능하다.
보다 구체적으로, 배리어 층 (150), 시일링 층 (155) 및 결정핵생성 층 (160) 의 각각은 ALD 프로세스 챔버로부터 기재 (100) 를 제거하지 않고 동일한 ALD 프로세스 챔버에서 형성된다. 더욱이, ALD 프로세스 챔버는 플라즈마 발생기를 포함하고, 열적 ALD 에 의해서 그리고 또는 PEALD 에 의해서 재료 증착 사이클들을 수행하도록 구성된다. 배리어 층, 시일링 층 및 결정핵생성 층의 도포가 완료된 후에, 기재 (100) 는 ALD 프로세스 챔버로부터 구리를 이용한 코어의 금속화를 위한 다른 스테이션으로 제거된다. 다른 코어 금속화 재료들이 또한 사용가능하다.
본 발명의 추가적인 양태에 따르면, 배리어 층 (150), 시일링 층 (155) 및 결정핵생성 층 (160) 은 상이한 원자 층 증착 (ALD) 및 플라즈마 강화 원자 층 증착 (PEALD) 프로세스들에 의해 도포된다. 보다 구체적으로, 티타늄 질화물 배리어 층 (150) 은 제 1 ALD 코팅 시퀀스에 의해 동시에 모든 스루 홀 비아들 상에 형성되고, 루테늄 시일링 층 (155) 은 배리어 층을 산소에 노출시키지 않으면서 수행되는 제 2 PEALD 코팅 시퀀스에 의해 동시에 모든 스루 홀 비아들의 배리어 층 (150) 위에 형성되며, 결정핵 생성 층 (160) 은 탄소를 산화시키는 것을 포함하는 제 3 ALD 코팅 시퀀스에 의해 동시에 모든 스루 홀 비아들의 시일링 층 (150) 위에 형성된다.
예시적인 가스 증착 시스템 및 동작 모드들
본 발명에 따르면, 전기적으로 절연성인 유전체 층 (110) 및 부착된 회로 층 (105) 을 포함하는 기재 (100) 는 잘 알려진 종래의 회로 제조 기법들에 의해 사전제작된다. 하나의 비제한적 예시적인 실시형태에서, 유전체 층 (110) 은 실리콘 이산화물, 실리콘 질화물, 실리콘 산화질화물, 및/또는 SiOxCy 와 같은 탄소-도핑된 실리콘 산화물들 등과 같은 전기적으로 절연성인 유전성 재료를 포함한다. 기재 (100) 는 25, 50, 100, 200, 또는 300 mm 중 하나의 직경을 갖는 디스크 형상의 웨이퍼를 포함할 수도 있다. 하지만, 유전체 층 (110) 은 본 발명으로부터 벗어남이 없이 다른 형상들을 가질 수도 있고 다른 재료들로 형성될 수도 있다.
도 2 를 참조하면, 비제한적 예시적인 가스 증착 시스템 (200) 의 측단면도가 개략적으로 도시된다. 시스템 (200) 은 프로세스 챔버 (210) 를 둘러싸는 외측 챔버 벽 (205) 을 포함한다. 프로세스 챔버 (210) 내부에 배치된 지지 척 (215) 은 가스 증착 코팅 사이클들 동안 그 위에 기재 (100) 를 지지하기 위한 지지 면 (220) 을 제공한다. 지지 척 (215) 은, 수행되는 특정 가스 증착 코팅 재료들 및 가스 증착 프로세스들에 의해 요구될 수도 있는 바와 같은 요망되는 반응 온도로 지지 면 (220) 상에 지지된 기재 (100) 를 가열하도록 동작가능한 지지 면 (220) 아래에 배치된 전기 저항 가열 엘리먼트들 (222) 을 더 포함할 수도 있다.
시스템 (200) 은 지지 면 (220) 상으로 증착 코팅될 하나 이상의 기재들 (100) 을 안착시키기 위해 외측 챔버 벽 (205) 을 통해 가스 증착 코팅될 기재 (100) 를 패스하기 위해 사용가능한 포트 게이트 밸브 (230) 를 갖는 로드 포트 (load port) (225) 를 포함한다. 각 기재의 로딩 (loading) 및 언로딩 (unloading) 은 포트 게이트 밸브 (230) 및 로드 포트 (225) 를 통해 증착 코팅될 기재들을 패스하기 위해 수동으로, 예컨대, 웨이퍼 핀셋 등을 이용하여 행해질 수 있다. 또는, 미도시의 자동화된 웨이퍼 로딩 및 언로딩 디바이스가 증착 시스템 (200) 과 결합하여 사용될 수도 있고, 가스 증착 코팅 사이클의 개시 시에 기재들을 자동으로 로딩하도록 그리고 가스 증착 코팅 사이클의 종료 시에 기재들을 자동으로 제거하도록 동작가능할 수도 있다. 특히, 자동화된 로딩 및 언로딩 시스템은 유리하게, 진공을 파괴함이 없이 그리고 이에 의해 증착 사이클들 사이의 펌프 다운 시간들을 감소시키지 않고 기재들의 로딩 및 언로딩을 허용한다.
시스템 (200) 은 플라즈마 여기 없이 프로세스 챔버 (210) 로 내로 직접 제 1 및 또는 제 2 전구체를 전달하기 위해 외측 벽 (205) 을 통해 직접 패스하는 비-플라즈마 전구체 유입 포트 (235) 를 포함한다. 시스템 (200) 은 플라즈마 여기 없이 플라즈마 발생기 모듈 (245) 내로 제 1 또는 제 2 전구체를 전달하기 위해 플라즈마 발생기 모듈 (245) 의 외측 벽을 통과하는 플라즈마 전구체 유입 포트 (240) 를 포함한다. 플라즈마 발생기 모듈 (245) 내로 전달된 전구체들은 상부 개구 (top aperture) 를 통해 프로세스 챔버 (210) 에 진입한다.
전구체 유입 포트들의 각각은 프로세스 가스 전달 모듈 (255) 및 연관된 프로세스 가스 공급 모듈 (260) 과 유체 연통 (fluid communication) 한다. 프로세스 가스 공급 모듈 (260) 은 액체, 고체 및 기체 상태의 프로세스 재료들로 채워진 컨테이너 (container) 들을 포함할 수도 있는 다양한 프로세스 재료들로 채워진 컨테이너들을 하우징한다. 프로세스 가스 전달 모듈 (255) 은, 예를 들어 고체 또는 액체 전구체 소스 재료들로부터 추출된, 증기성 전구체 공급체들을 생성하기 위한 미도시의 하나 이상의 버블러들 등, 및 전구체 증기의 펄스들을 적절한 전구체 포트들 (235 및 240) 에 전달하기 위한, 미도시의, 펄스 밸브들을 포함하는 다양한 플로우 제어 엘리먼트들을 포함하고, 여기서, 각 전구체 펄스는 특정 ALD 또는 PEALD 코팅 프로세스가 수행되기에 적합한 양의 전구체 증기를 제공하는 요망된 펄스 체적을 갖는다.
또한, 프로세스 가스 공급 모듈 (260) 은 불활성 가스 공급기를 포함하거나 불활성 가스 공급기에 연결되고, 가스 전달 모듈 (255) 은 불활성 가스를 전구체 포트들 (235 및 240) 의 각각에 전달하도록 구성된다. 불활성 가스 플로우는 간헐적인 불활성 가스 플로우를 전구체 유입 포트들 (235 및 240) 의 어느 일방 또는 양방을 통해 프로세스 챔버 (210) 내로 전달하기 위해 불활성 가스 플로우를 변조하기 위해 또는 각 전구체 포트를 통해 불활성 가스의 연속적인 플로우를 전달하기 위해 필요한 불활성 가스의 압력 및 플로우 레이트 (flow rate) 를 제어하도록 동작가능한 가스 전달 모듈 (255) 에 의해 변조된다. 어느 경우에도, 불활성 가스 플로우는 전구체 증기를 프로세스 챔버 (210) 로 운반하는 캐리어 가스로서 사용될 수도 있다. 또한, 오직 불활성 가스만이 프로세스 챔버를 통해 흘러 전구체 사이클들 사이에 프로세스 챔버 (210) 를 플러시 (flush) 또는 퍼지 (purge) 한다.
PEALD 시스템 (200) 은 진공 펌프 (270) 와 유체 연통하는 유출 포트 (265) 를 포함하고, 진공 펌프 (270) 는 유출 포트 (265) 를 통해 프로세스 챔버로부터 가스들을 제거함으로써 프로세스 챔버 (210) 를 비우게 하도록 동작한다. 프로세스 챔버로부터 제거된 가스들은 임의의 반응하지 않은 전구체 재료 및 또는 증착 코팅 사이클의 임의의 반응 부산물들을 포함한다. 또한, 유출 포트 모듈 (275) 은 진공 펌프를 리딩 (leading) 하는 도관을 시일 (seal) 하도록 전자 제어기 (280) 에 의해 동작가능한 진공 밸브 모듈 (285) 및 전자 제어기 (280) 에 로컬 가스 압력 판독치들을 제공하기 위한 압력 게이지 (290) 등을 포함한다. 또한, 하나 이상의 온도 센서들 (295) 이 로컬 온도를 모니터링하고 온도 정보를 전자 제어기 (280) 에 리포트하기 위해 제공된다.
동작 시에, 시스템 (200) 은 상술된 기재 (100) 상으로 박막 재료 코팅들을 도포하도록 사용가능하다. 기재 (100) 는 제 1 회로 층 (105) 이 지지 표면 (220) 과 접촉하고 유전체 층 (110) 이 상부 개구 (250) 를 향해 위로 향한 상태로 지지 척 (215) 상에 지지된다. 전구체 포트 (235) 및 상부 개구 (250) 를 통해 챔버 (210) 에 진입하는 프로세스 가스는 확장하여 챔버 (210) 를 채우고, 유전체 층 (110) 의 상부 표면에 닿고 일부 프로세스 가스는 비아 홀들 (115) 내로 들어가 그것의 표면들과 반응한다. 프로세스 가스들은 기재 (100) 의 임의의 노출된 표면들과 반응하고, 제 1 도전성 부분들 (120) 에 의해 형성된 기저 표면을 포함하는 비아 홀들 (115) 의 내부 벽 표면들 및 기재 층 (110) 의 상부 표면을 적어도 포함하는 모든 노출된 표면들 상에 박막 증착 층들을 형성한다.
잘 알려진 바와 같이, 각각의 ALD 코팅 사이클은 2 개의 자기-제어 반응에 기초한다. 제 1 전구체 및 기재의 노출된 표면들 사이의 제 1 자기-제어 반응은 기재의 노출된 표면들 상으로 고체 재료의 제 1 절반 단분자층을 생성하고, 제 2 전구체 및 기재의 노출된 표면들 사이의 제 2 자기-제어 반응은 기재의 노출된 표면들 상으로 고체 재료의 제 2 절반 단분자층을 생성한다. 보다 구체적으로, 노출된 표면들과의 2 개의 별개의 독립적인 자기-제어 전구체 반응들이 노출된 표면들 상으로 원하는 재료의 단일의 단분자층을 증착하기 위해 수행된다. 더욱이, 반응의 자기-제어 성질로 인해, 단일 재료 단분자층의 두께는 실질적으로 미리결정되고 재료의 단일 원자 층과 대략적으로 동일하며, 예컨대, 각 단분자층은 프로세스 챔버 내부의 온도, 전구체 증기 압력 및 체적, 가스 압력 및 노출 시간을 적어도 포함하는 다양한 성장 조건들에 의존하여 0.5 내지 1.5 Å 의 근사 두께를 갖는다. 대부분의 애플리케이션들에서, 최소 기능적 재료 코팅 두께를 제공하기 위해 적어도 5 번의 단분자층 도포들이 필요하기 때문에, 증착되는 코팅 재료의 5 개의 단분자층들을 증착하기 위해 2 번의 자기-제어 반응들이 5 회 반복된다. 하지만 보다 일반적으로, 표면 코팅이 무슨 재료 특성을 제공하든지 이점을 취하기 위해 원하는 표면 코팅으로 기재들을 코팅하기 위해 100 내지 200 단분자층들 그리고 일부 경우들에서는 약 1000 단분자층들까지의 ALD 코팅 두께들이 사용된다.
시스템 (200) 은 전자 제어기 (280) 에 저장된 그리고 사용자에 의해 선택가능하거나 프로그래밍가능한 동작 모드 메뉴들 등에 기초하여 자동화된 코팅 사이클 동작을 위해 구성된다. 하나의 비제한적 예에서, 사용자는 프로세스 종류 (예컨대, ALD, PEALD) 를 입력 또는 선택하고, 화학들, 예컨대, 제 1 전구체, 제 2 전구체, 반응 온도 및 단분자층들의 요망된 수를 선택할 수도 있다. 또한, 불활성 가스 플로우 및 변조 파라미터들은 사용자 선택가능일 수도 있을 뿐만 아니라 노출 시간일 수도 있고, 이 노출 시간은 긴 노출 시간들에 대해, 증착 사이클 동안 진공 유출 밸브 (285) 를 폐쇄하는 것을 포함할 수도 있다. 일단 코팅 사이클 파라미터들이 선택되면, 시스템 (200) 은 원하는 표면 코팅이 원하는 수의 단분자층들로 완전하게 형성될 때까지 자동적으로 단분자층들을 도포함으로써 선택된 코팅 시퀀스를 수행한다. 그 후에, 사용자는 기재를 제거하고, 다른 기재를 인스톨하고, 새로운 기재에 대해 동일한 코팅 사이클을 반복할 수도 있고, 또는, 동일한 기재에 추가적인 증착 코팅 층을 추가하기 위해 다른 코팅 사이클들을 수행할 수도 있다.
또는, 사용자는 코팅 사이클들의 시퀀스를 입력할 수도 있고, 이 코팅 사이클들에서, 추가적인 재료 코팅들을 적용하기 위해, 제 1 재료가 원하는 두께 또는 수의 단분자층 사이클들까지 노출된 표면들 상으로 코팅되고, 그 후에, 제 2 재료가 원하는 두께 또는 수의 단분자층 사이클들까지, 제 1 재료 층 위에, 노출된 표면들 상으로 코팅되는 등이다. 이 예시적인 애플리케이션에서, 사용자는 2 개 이상의 코팅 공식들을 입력하고, 각각의 공식은 2 개 이상의 코팅 재료들의 각각에 대해, (적용가능한 경우), 상이한 프로세스 종류, (적용가능한 경우), 상이한 화학 또는 제 1 및 제 2 전구체 조합, (적용가능한 경우), 상이한 반응 온도, 및, (적용가능한 경우), 상이한 원하는 두께 또는 수의 단분자층들을 특정한다. 일단 2 개 이상의 코팅 사이클들에 대한 코팅 사이클 파라미터들이 선택되고 입력되면, 시스템 (200) 은 제 1 표면 코팅이 원하는 수의 단분자층들로 완전히 형성될 때까지 자동적으로 제 1 코팅 시퀀스를 수행한다. 그 후에, 시스템 (200) 은 자동적으로, 제 2 표면 코팅이 원하는 수의 단분자층들로 완전히 형성될 때까지 상이한 파라미터들을 이용하여 제 2 코팅 시퀀스를 수행한다. 그 후에, 시스템 (200) 은 제 3 표면 코팅이 원하는 수의 단분자층들로 완전히 형성될 때까지 상이한 파라미터들을 이용하여 제 3 코팅 시퀀스를 자동적으로 수행한다.
그 후에, 사용자는 기재를 제거하고, 다른 기재를 인스톨하며, 새로운 기재에 대해 동일한 2 이상의 코팅 사이클들을 반복할 수도 있다.
본 발명에 따라 비아 홀들의 내부 표면들 상으로 3 개 이상의 재료 코팅 층들을 도포하기 위해 사용가능한 예시적인 가스 증착 시스템 (200) 은, Becker 등에 의한, 2009년 12월 28일에 출원된 "PLASMA ATOMIC LAYER DEPOSITION SYSTEM AND METHOD" 라는 제목의 미국 특허 출원 공보 2010/018325A1 에서 관련하여 설명되고, 그것의 전체는 참조에 의해 본원에 통합된다.
배리어 층을 형성하기 위한 예시적인 코팅 프로세스
본 발명의 하나의 비제한적 예시적인 실시형태에서, 비아 홀 내부 표면들은 티타늄 질화물 (TiN) 을 포함하는 배리어 층 (150) 으로 코팅된다. 배리어 층 (150) 은 다음과 같이 상술된 시스템 (200) 을 이용하여 20 내지 200 Å 범위의 층 두께로 도포된다.
- 기재 (100) 는 게이트 밸브 (230) 및 인입 포트 (225) 를 통해 프로세스 챔버 (210) 내로 삽입되고, 유전체 층 (110) 의 상부 표면이 상부 개구 (250) 를 향한 상태로, 즉, 비아 홀들의 열린 단부들이 상부 개구 (250) 를 향한 상태로 지지 면 (220) 상에 배치된다. 본 예에서, 기재 (100) 는 100, 200, 또는 300 mm 웨이퍼이고, 각 웨이퍼는 한 번에 하나씩 프로세싱된다. 하지만, 본 발명으로부터 벗어남이 없이, 복수의 기재들 (100) 이 하나의 배치 (batch) 에서 프로세싱될 수 있다.
- 게이트 밸브 (230) 는 자동적으로 또는 사용자에 의해 닫힌다. 시스템 (200) 은 기재 (100) 를 요망되는 반응 온도로 가열하기 위해 동작하고, 진공 펌프 (270) 는 요망되는 반응 압력을 달성하기 위해 챔버를 비우기 위해 계속적으로 실행된다. 본 예에서, TiN 배리어 층의 증착을 위한 선호되는 반응 또는 기재 온도는 270℃ 와 400℃ 사이이고, 요망되는 반응 압력은 1μtorr 와 100μtorr 사이 (1.33 - 133.32 mPa) 이다. 하지만, TiN 에 대해 예컨대 200 - 500 ℃ 범위의 다른 반응 온도들, 및 예컨대, 1 내지 10,000 μtorr 범위의 다른 반응 압력이 본 발명으로부터 벗어남이 없이 사용가능하다.
- 챔버는, 습기 및 다른 오염물들을 제거하기 위해, 전구체 유입 포트들 (235 및 240) 의 일방 또는 양방을 통해 또는 미도시의 다른 포트를 통해 챔버 내로 패스되는 불활성 가스의 연속적인 또는 간헐적인 플로우에 의해 퍼지된다.
- 기재 (100) 의 노출된 표면들 상으로 TiN 배리어 층을 도포하기 위해 제 1 열적 ALD 코팅 사이클이 개시된다.
- 테트라키스 (디메틸아미도) 티타늄 (TDMAT) 을 포함하는 제 1 금속 유기 전구체가 제 1 전구체 포트 (235) 를 통해 프로세스 챔버 내로 도입된다. 제 1 전구체는 펄스 지속기간 동안 미도시의 펄스 밸브를 동작시킴으로써 생성된 증기 펄스 (vapor pulse) 로서 도입되고, 여기서, 펄스 지속기간은 증기 펄스에 포함된 제 1 전구체 증기의 체적에 비례한다. 제 1 전구체 펄스는 프로세스 가스 전달 모듈 (255) 로부터 제 1 전구체 포트 (235) 로 흐르는 불활성 가스의 연속적인 흐름과 섞일 수도 있다.
- (1) 제 1 전구체는 미리정의된 노출 시간과 동일한 지속기간 동안 기재 (100) 의 노출된 표면과 반응하도록 허용된다. 노출 시간은 시스템 설계의 함수일 수도 있다. 예를 들어, 기재에 대한 전구체 펄스의 노출 시간은 프로세스 챔버 (210) 의 총 체적 플러스 유출 포트 (265) 를 통해 프로세스 챔버 내로 리딩되는 가스 도관들의 추가적인 체적과 동일한 가스의 체적을 뽑아내기 위해 진공 펌프 (270) 가 취하는 시간과 실질적으로 동일할 수도 있다. 이 경우에, 노출 시간은 10 - 2000 msec 정도에 있을 수도 있다. 예컨대, 약 60 초까지의 훨씬 더 긴 노출 시간들 동안, 진공 밸브 (285) 는 전구체가 요망되는 노출 시간 지속기간 동안 프로세스 챔버를 빠져나가는 것을 방지하기 위해 폐쇄될 수도 있다.
- 바람직하게는, 각 전구체 펄스의 지속기간 (펄스 밸브가 열리는 시간) 은, 코팅되는 기재의 노출되는 표면을 실질적으로 포화시키기 위해 또는 코팅되는 기재의 노출되는 표면과 충분하게 반응시키기 위해 단일 펄스에서 충분한 전구체 증기 체적을 제공하도록 최적화된다. 달리 말하면, 각 전구체 펄스는, 전구체 펄스가 프로세스 챔버 (210) 를 통과하기 위해 걸리는 시간에서 노출된 표면들과의 상술된 자기-제어 반응을 완료하기에 충분한 전구체들을 포함한다.
- (2) 제 1 퍼지 사이클이 수행되고, 여기서, 프로세스 챔버 (210) 는 퍼지되어 제 1 전구체의 모든 트레이스들 (traces) 을 제거한다. 이는 진공 펌프 및 연속적인 불활성 가스 플로우가 프로세스 챔버 (210) 및 그 챔버까지 리딩하는 플로우 도관들의 체적의 2-5 배와 동일한 가스 체적을 제거하기 위해 챔버를 플러시하는 것을 단순히 허용하는 것을 수반할 수도 있다.
- (3) 질소를 포함하는 제 2 전구체는 제 1 전구체 포트 (235) 를 통해 프로세스 챔버 내로 도입된다. 암모니아 (NH3) 와 같은 제 2 전구체는 펄스 지속기간 동안 미도시의 펄스 밸브를 동작시킴으로써 생성된 증기 펄스로서 도입되고, 여기서, 펄스 지속기간은 증기 펄스에 포함된 제 2 전구체 증기의 체적에 비례한다. 제 2 전구체 펄스는 프로세스 가스 전달 모듈로부터 제 1 전구체 포트 (235) 로 흐르는 불활성 가스의 연속적인 흐름과 섞일 수도 있다.
- 제 2 전구체는 미리정의된 노출 시간과 동일한 지속기간 동안 기재 (100) 의 노출된 표면들과 반응하도록 허용된다.
- (4) 제 2 퍼지 사이클이 수행되고, 여기서, 프로세스 챔버 (210) 는 제 2 전구체의 모든 트레이스들을 제거하기 위해 퍼지된다.
- 상술된 4 단계 사이클은 배리어 층 (150) 의 단일 단분자층을 발생시키기 위해 사용가능한 열적 ALD 증착 프로세스의 하나의 예이고, 여기서, 배리어 층은 TiN 을 포함한다. 4 단계 프로세스는 원하는 배리어 층 두께가 달성될 때까지 추가적인 단분자층을 도포하기 위해 반복된다.
본 발명의 배리어 층 (150) 을 도포하는 대안적인 실시형태에서, TiN 은 PEALD 에 의해 도포될 수 있다. 동일한 4 단계 프로세스가 수행되는 동안, 제 2 전구체는 상부 개구 (250) 를 통해 플라즈마 발생기 (245) 로부터 프로세스 챔버 (210) 로 전달되는 플라즈마 여기된 질소 라디칼들에 의해 대체된다. 플라즈마 라디칼들은 제 2 전구체 포트 (240) 를 통해 프로세스 가스 전달 모듈 (255) 로부터 플라즈마 발생기 (245) 내로 전달된 제 2 전구체로부터 유도된다. 특히, 제 2 전구체는 질소 가스 (N2), 질소와 수소의 혼합물 또는 암모니아 중 어느 하나를 포함할 수도 있다. 모든 다른 양태들에서, 배리어 층을 형성하기 위한 상술된 프로세스는 실질적으로 동일하다.
상기 예들의 임의의 것에서, 전구체들은 펄싱 동안 요망되는 증기 압력을 달성하기 위해 약 75℃ 로 미리 가열된다. 최소 배리어 층 두께 (약 20Å) 는 약 34 - 40 단분자층 도포들을 수행함으로써 달성되고, 여기서, 각각의 단분자층은 약 0.5 내지 0.6 Å 의 두께를 갖는다. 최대 배리어 층 두께 (약 200Å) 는 약 333 - 400 단분자층 도포들을 수행함으로써 달성된다.
(산소 없이) 시일링 층을 형성하기 위한 예시적인 코팅 프로세스
본 발명의 하나의 비제한적 예시적인 실시형태에서, 비아 홀 내부 표면들은 루테늄 (Ru) 을 포함하는 시일링 층 (155) 으로 코팅된다. 시일링 층 (155) 은 다음과 같이 상술된 시스템 (200) 을 이용하여 5 내지 10 Å 범위의 층 두께로 도포된다. 기재 온도는 시일링 층 (155) 을 도포하기 위해 250 내지 350 ℃ 의 범위에서의 온도로 변화될 수도 있다. 하지만, 선호되는 방법에서, 배리어 층, 시일링 층 및 결정핵생성 층을 증착하기 위해 약 300℃ 의 동일한 증착 온도가 이용된다.
- (1) 루테노센 화합물을 포함하는 제 1 전구체가 제 1 전구체 포트 (235) 를 통해 프로세스 챔버 내로 도입된다. 루테노센 화합물들은, 비스(에틸시클로펜타디에닐) 루테늄, 비스(시클로펜타디에닐) 루테늄, 및 비스(펜타메틸시클로펜타디에닐) 루테늄을 포함하지만 이제 제한되지는 아니한다. 특히, 비스(에틸시클로펜타디에닐) 루테늄 = (EtCp)2Ru = Ru(C5H4C2H5)2 의, 비스(시클로펜타디에닐) 루테늄 = Cp2Ru = Ru(C5H5)2 의, 그리고 비스(펜타메틸시클로펜타디에닐) 루테늄 = (Me5Cp)2Ru = Ru(C5(CH3)5)2 의 화학적 화합물.
- 제 1 전구체는 펄스 지속기간 동안 미도시의 펄스 밸브를 동작시킴으로써 생성된 증기 펄스로서 도입되고, 여기서, 펄스 지속기간은 증기 펄스에 포함된 제 1 전구체 증기의 체적에 비례한다. 제 1 전구체 펄스는 프로세스 가스 전달 모듈로부터 제 1 전구체 포트 (235) 로 흐르는 불활성 가스의 연속적인 흐름과 섞일 수도 있다. 루테노센 화합물 펄스는 배리어 층 (150) 의 표면들과 반응하여 시일링 층 (155) 의 제 1 절반 단분자 층을 형성한다.
- (2) 제 1 퍼지 사이클이 수행되고, 여기서, 프로세스 챔버 (210) 는 제 1 전구체의 모든 트레이스들을 제거하기 위해 퍼지된다.
- (3) 질소 및 수소 가스들의 혼합물을 포함하는 제 2 전구체는 제 2 전구체 포트 (240) 를 통해 플라즈마 발생기 (245) 내로 흐른다. 플라즈마 발생기는 Ru 의 제 1 단분자층의 형성을 완료하기 위해 기재의 노출된 표면들과 반응하는 질소 및 수소를 여기하도록 점화된다. 수소 가스는 제 1 전구체에 의해 TiN 배리어 층 위에 증착되는 제 1 Ru 절반 단분자층 레이어를 파괴하기 위해 포함되지만, 본 코팅 단계는 본 발명으로부터 벗어남이 없이 수소 없이 수행될 수 있다. 완성된 단분자층은 약 0.5Å 의 두께를 가지고, 배리어 층 (150) 의 산화를 피하기 위해 산소 없이 형성된다. 제 2 전구체는 플라즈마 소스에 의해 여기되는 N2 가스, 암모니아 및 히드라진 중 임의의 하나를 포함할 수도 있다.
- (4) 제 2 퍼지 사이클이 수행되고, 여기서, 프로세스 챔버 (210) 는 제 2 전구체의 모든 트레이스들을 제거하기 위해 퍼지된다.
상술된 4 단계 사이클은 시일링 층 (155) 의 단일 단분자층을 생성하기 위해 사용가능한 PEALD 증착 프로세스의 하나의 예이고, 여기서, 시일링 층은 산소 없이 루테노센 화합물에 의해 형성되는 Ru 를 포함한다. 4 단계 프로세스는 원하는 시일링 층 두께가 달성될 때까지 Ru 의 추가적인 단분자층들을 도포하기 위해 반복된다. 최소 시일링 층 두께 (약 5Å) 는 약 10 번의 단분자층 도포들을 수행함으로써 달성되고, 여기서, 각각의 단분자층은 약 0.5Å 의 두께를 갖는다. 최대 시일링 층 두께 (약 10Å) 는 약 20 번의 단분자층 도포들을 수행함으로써 달성된다. 더 두꺼운 시일링 층 도포가 본 발명으로부터 벗어남이 없이 사용가능하다.
(산소 존재하에) 결정핵생성 층을 형성하기 위한 예시적인 코팅 프로세스
본 발명의 하나의 비제한적 예시적인 실시형태에서, 배리어 층 (150) 및 시일링 층 (155) 으로 이미 코팅된 비아 홀 내부 표면들은 루테늄 (Ru) 을 포함하는 결정핵생성 층 (160) 으로 코팅된다. 결정핵생성 층 (160) 은 다음과 같이 상술된 시스템 (200) 을 이용하여 50 내지 150 Å 범위의 층 두께로 Ru 시일링 층 (155) 위에 도포된다. 기재 온도는 결정핵생성 층 (160) 을 도포하기 위해 250 내지 350 ℃ 의 범위에서의 온도로 변화될 수도 있다. 하지만, 선호되는 방법은, 기재가 동일한 온도, 예컨대, 300℃ 에서 유지된 채로 배리어 층, 시일링 층 및 결정핵생성 층의 증착을 수행한다.
- (1) 루테노센 화합물을 포함하는 제 1 전구체는 제 1 전구체 포트 (235) 를 통해 프로세스 챔버 내로 도입된다. 제 1 전구체는 펄스 지속기간 동안 미도시의 펄스 밸브를 동작시킴으로써 생성된 증기 펄스로서 도입되고, 여기서, 펄스 지속기간은 증기 펄스에 포함된 제 1 전구체 증기의 체적에 비례한다. 제 1 전구체 펄스는 프로세스 가스 전달 모듈로부터 제 1 전구체 포트 (235) 로 흐르는 불활성 가스의 지속적인 플로우와 혼합될 수도 있다. 루테노센 화합물 펄스는 시일링 층 (155) 의 표면과 반응하여 결정핵생성 층 (160) 의 Ru 의 제 1 절반 단분자 층을 형성한다.
- (2) 제 1 퍼지 사이클이 수행되고, 여기서, 프로세스 챔버 (210) 는 제 1 전구체의 모든 트레이스들을 제거하기 위해 퍼지된다.
- (3) 산소를 포함하는 제 2 전구체는 제 1 전구체 포트 (235) 를 통해 프로세스 챔버 내로 도입된다. 제 2 전구체는 펄스 지속기간 동안 미도시의 펄스 밸브를 동작시킴으로써 생성된 증기 펄스로서 도입되고, 여기서, 펄스 지속기간은 증기 펄스에 포함된 제 2 전구체 증기의 체적에 비례한다. 제 2 전구체 펄스는 프로세스 가스 전달 모듈로부터 제 1 전구체 포트 (235) 로 흐르는 불활성 가스의 지속적인 플로우와 혼합될 수도 있다. 산소와 함께 생성된 Ru 의 제 1 절반 단분자 층의 형성을 완료하기 위해 제 1 전구체에 의해 형성된 제 1 단분자층의 표면들과 산소가 반응한다. 시일링 층 (155) 이 산소가 배리어 층 (150) 에 도달하는 것을 방지하기 때문에, 산소 전구체는 TiN 배리어 층을 산화시키지 않고서 사용가능하다. 더욱이, 도전성 금속 코어 (135) 의 금속화 동안 구리 결정 핵생성 및 결정핵생성 층 (160) 에 대한 부착을 지지하는 결정핵생성 층의 형성 동안 산소는 탄소를 산화시킨다. 반응은 다음과 같이 특성화된다:
●O2 펄스: O2 -> O(흡착됨)
●Ru 전구체 펄스: Ru(C5H4C2H5)2(흡착됨) + O(흡착됨) -> Ru + CO2 + H2O
- (4) 제 2 퍼지 사이클이 수행되고, 여기서, 프로세스 챔버 (210) 는 제 2 전구체의 모든 트레이스들을 제거하기 위해 퍼지된다.
상술된 4 단계 사이클은 Ru 결정핵생성 층 (160) 의 단일의 단분자층을 생성하기 위해 사용가능한 열적 ALD 증착 프로세스의 하나의 예이고, 여기서, 결정핵생성 층은 산소와 함께 생성된 Ru 를 포함한다. 4 단계 프로세스는 원하는 결정핵생성 층 두께가 달성될 때까지 추가적인 단분자층들을 도포하기 위해 반복된다. 최소 결정핵생성 층 두께 (약 50Å) 는 약 100 번의 단분자층 도포들을 수행함으로써 달성되고, 여기서, 각각의 단분자층은 약 0.5Å 의 두께를 갖는다. 최대 결정핵생성 층 두께 (약 150Å) 는 약 300 번의 단분자층 도포들을 수행함으로써 달성된다. 더 두꺼운 결정핵생성 층 도포가 본 발명으로부터 벗어남이 없이 사용가능하다.
보다 일반적으로, 비스(에틸시클로펜타디에닐) 루테늄, 비스(시클로펜타디에닐) 루테늄, 및 비스(펜타메틸시클로펜타디에닐) 루테늄과 같은 메탈로센을 포함하는 루테노센 화합물들이 시일링 층 및 결정핵생성 층 형성을 위해 선호된다. 하지만, 루테늄 및 적어도 하나의 피롤릴 리간드를 함유하는 피롤릴 루테늄 전구체를 포함하는 다른 루테늄 전구체들이 사용가능하다. 이러한 재료들은 메틸시클로펜타디에닐 피롤릴 루테늄 ((MeCp)(Py)Ru) 으로부터 유도될 수 있다.
본 발명이 선호되는 실시형태들의 면에서 상술되었지만, 그것이 거기에 한정되지 아니한다는 것은 통상의 기술자에 의해 또한 인식될 것이다. 상술된 발명의 다양한 특징들 및 양태들은 개별적으로 또는 결합하여 사용될 수도 있다. 또한, 비록 본 발명은 특정 환경들에서의 그리고 특정 애플리케이션들 (예컨대, 스루 홀 비아들의 내부 표면들에 증착 코팅들을 적용하는 것) 에 대한 그것의 구현의 맥락에서 설명되었지만, 통상의 기술자는, 그것의 유용성은 거기에 한정되지 않고, 본 발명은, IC 성능을 향상시키는 방식으로 증착 층들을 형성하기 위해 바람직한 임의의 수의 구현들 및 환경들에서 유익하게 이용될 수 있음을 인식할 것이다. 따라서, 이하 전개되는 청구항들은 본원에 개시된 본 발명의 전체 범위 및 사상을 고려하여 해석되어야 한다.

Claims (29)

  1. 내부 직경 표면 및 기저 벽 표면에 의해 형성된 스루 비아 홀들을 포함하는 전자 디바이스로서, 모든 상기 표면들은,
    20 내지 200 Å 범위의 두께를 갖는 티타늄 질화물 배리어 층;
    상기 티타늄 질화물 배리어 층 위에 형성된 금속성 루테늄 시일링 층으로서, 상기 금속성 루테늄 시일링 층은 상기 티타늄 질화물 배리어 층을 산소에 노출시키지 않고 형성되는, 상기 금속성 루테늄 시일링 층; 및
    상기 금속성 루테늄 시일링 층 위에 형성된 금속성 루테늄 결정핵생성 층으로서, 상기 금속성 루테늄 결정핵생성 층은 산소 존재하에 형성되는, 상기 금속성 루테늄 결정핵생성 층
    으로 코팅되는, 전자 디바이스.
  2. 제 1 항에 있어서,
    상기 금속성 루테늄 시일링 층은 5 내지 10 Å 범위의 두께를 갖는, 전자 디바이스.
  3. 제 2 항에 있어서,
    상기 금속성 루테늄 결정핵생성 층은 50 내지 150 Å 범위의 두께를 갖는, 전자 디바이스.
  4. 제 3 항에 있어서,
    상기 금속성 루테늄 결정핵생성 층의 저항률은 상기 금속성 루테늄 시일링 층의 저항률보다 적은, 전자 디바이스.
  5. 제 4 항에 있어서,
    상기 스루 비아 홀은 상기 금속성 루테늄 결정핵생성 층 위에 구리를 도포함으로써 상기 구리로 금속화되는, 전자 디바이스.
  6. 집적된 전기 디바이스 어셈블리로서,
    전기 절연성 재료를 포함하는 유전성 기재 층;
    전기적 디바이스 및 상호연결 패턴들로 패터닝된 반도체 재료 층을 포함하는 상기 유전성 기재 층 상에 지지된 회로 층;
    상기 상호연결 패턴들의 적어도 하나와 전기 통신하는 도전성 층 부분들을 적어도 포함하는 상기 회로 층과 상기 유전성 기재 층 사이에 배치된 도전성 층;
    상기 유전성 기재 층에 의해 경계지어진 내부 직경 표면 및 상기 도전성 층 부분들 중 하나의 도전성 층 부분에 의해 경계지어진 기저 벽 표면을 포함하는 상기 도전성 층까지 상기 유전성 기재 층을 완전하게 관통한 스루 홀 비아;
    300μohm-cm 미만의 저항률을 갖는 제 1 재료를 포함하는 상기 기저 벽 표면 및 상기 내부 직경 표면의 각각 위에 형성된 티타늄 질화물 배리어 층으로서, 상기 티타늄 질화물 배리어 층은 그것을 통한 비아 홀 금속화 재료의 확산을 방지하기에 충분한 층 두께로 형성되는, 상기 티타늄 질화물 배리어 층;
    300μohm-cm 미만의 저항률을 갖는 제 2 재료를 포함하는 상기 기저 벽 표면 및 상기 내부 직경 표면의 각각 위의 상기 티타늄 질화물 배리어 층 위에 형성된 금속성 루테늄 시일링 층으로서, 상기 금속성 루테늄 시일링 층의 형성은 상기 제 1 재료를 산소에 노출시키지 않고 수행되는, 상기 금속성 루테늄 시일링 층;
    상기 제 2 재료를 포함하는 상기 기저 벽 표면 및 상기 내부 직경 표면의 각각 위의 상기 금속성 루테늄 시일링 층 위에 형성된 금속성 루테늄 결정핵생성 층으로서, 상기 금속성 루테늄 결정핵생성 층의 형성은 탄소를 산화시키는 것을 포함하는, 상기 금속성 루테늄 결정핵생성 층을 포함하는, 집적된 전기 디바이스 어셈블리.
  7. 제 6 항에 있어서,
    상기 제 1 재료는 티타늄 질화물, 티타늄, 탄탈룸 질화물, 탄탈룸, 텅스텐 질화물, 코발트 질화물 및 텅스텐 중 어느 하나를 포함하는, 집적된 전기 디바이스 어셈블리.
  8. 제 7 항에 있어서,
    상기 티타늄 질화물 배리어 층의 두께는 19Å 과 201Å 사이인, 집적된 전기 디바이스 어셈블리.
  9. 제 7 항에 있어서,
    상기 제 2 재료는 금속성 루테늄을 포함하는, 집적된 전기 디바이스 어셈블리.
  10. 제 9 항에 있어서,
    상기 금속성 루테늄 시일링 층의 두께는 4Å 과 11Å 사이이고, 상기 금속성 루테늄 결정핵생성 층의 두께는 49Å 과 151Å 사이인, 집적된 전기 디바이스 어셈블리.
  11. 제 9 항에 있어서,
    상기 티타늄 질화물 배리어 층 위의 상기 금속성 루테늄 시일링 층의 증착은 상기 스루 홀 비아의 노출된 표면들 위에 복수의 금속성 루테늄 단분자층들을 형성하는 것을 포함하고, 상기 복수의 단분자층들의 각각은 상기 스루 홀의 상기 노출된 표면들과 루테노센 화합물을 반응시킨 후에 이어서 상기 스루 홀 비아의 상기 노출된 표면들과 플라즈마 생성된 질소 라디칼들을 반응시킴으로써 형성되는, 집적된 전기 디바이스 어셈블리.
  12. 제 6 항에 있어서,
    상기 스루 홀 비아는 200㎛ 초과의 스루 홀 깊이로 30㎛ 미만의 직경을 갖는, 집적된 전기 디바이스 어셈블리.
  13. 제 6 항에 있어서,
    상기 금속화 재료는 벌크 구리를 포함하는, 집적된 전기 디바이스 어셈블리.
  14. 금속화를 위해 스루 홀 비아를 준비하는 방법으로서,
    상기 스루 홀은 내부 직경 표면 및 기저 벽 표면을 포함하고,
    상기 방법은,
    원자 층 증착 (atomic layer deposition; ALD) 에 의해 그리고 플라즈마 강화 원자 층 증착 (plasma enhanced atomic layer deposition; PEALD) 에 의해 재료 증착 층들을 도포하기에 적합한 프로세스 챔버 내부에 적어도 하나의 스루 홀 비아를 포함하는 기재를 위치시키는 단계;
    상기 적어도 하나의 스루 홀 비아의 상기 기저 벽 표면 및 상기 내부 직경 표면의 각각 위에 제 1 재료를 포함하는 배리어 층을 형성하는 단계로서, 상기 제 1 재료는 300μohm-cm 미만의 저항률을 가지고, 상기 배리어 층을 통한 금속화 재료의 확산을 방지하기에 충분한 두께로 도포되는, 상기 배리어 층을 형성하는 단계;
    전체 배리어 층 위에 제 2 재료를 포함하는 금속성 루테늄 시일링 층을 형성하는 단계로서, 상기 제 2 재료는 300μohm-cm 미만의 저항률을 가지고, 상기 금속성 루테늄 시일링 층의 증착은 상기 제 1 재료를 산소에 노출시키지 않고 수행되는, 상기 금속성 루테늄 시일링 층을 형성하는 단계; 및
    전체 금속성 루테늄 시일링 층 위에 상기 제 2 재료를 포함하는 금속성 루테늄 결정핵생성 층을 형성하는 단계로서, 상기 금속성 루테늄 결정핵생성 층의 형성은 탄소를 산화시키는 것을 포함하는, 상기 금속성 루테늄 결정핵생성 층을 형성하는 단계를 포함하는, 금속화를 위해 스루 홀 비아를 준비하는 방법.
  15. 제 14 항에 있어서,
    상기 배리어 층, 상기 금속성 루테늄 시일링 층, 및 상기 금속성 루테늄 결정핵생성 층의 각각의 형성 동안 1 토르 미만의 기체 압력으로 상기 프로세스 챔버를 유지하는 단계; 및
    상기 기재를 상기 프로세스 챔버로부터 제거하지 않고 상기 배리어 층, 상기 금속성 루테늄 시일링 층, 및 상기 금속성 루테늄 결정핵생성 층의 각각을 형성하는 단계를 더 포함하는, 금속화를 위해 스루 홀 비아를 준비하는 방법.
  16. 제 15 항에 있어서,
    상기 배리어 층, 상기 금속성 루테늄 시일링 층, 및 상기 금속성 루테늄 결정핵생성 층의 각각의 형성 동안 상기 기재를 일정 온도로 유지하는 단계를 더 포함하는, 금속화를 위해 스루 홀 비아를 준비하는 방법.
  17. 제 16 항에 있어서,
    상기 일정 온도는 199℃ 와 401℃ 사이인, 금속화를 위해 스루 홀 비아를 준비하는 방법.
  18. 제 17 항에 있어서,
    상기 배리어 층, 상기 금속성 루테늄 시일링 층, 및 상기 금속성 루테늄 결정핵생성 층 중 적어도 2 개의 형성 동안 상기 기재를 적어도 2 개의 상이한 일정 온도들로 유지하는 단계를 더 포함하는, 금속화를 위해 스루 홀 비아를 준비하는 방법.
  19. 제 18 항에 있어서,
    상기 적어도 2 개의 상이한 일정 온도들의 각각은 199℃ 와 501 ℃ 사이의 온도들인, 금속화를 위해 스루 홀 비아를 준비하는 방법.
  20. 제 14 항에 있어서,
    티타늄 질화물, 티타늄, 탄탈룸 질화물, 탄탈룸, 텅스텐 질화물, 코발트 질화물 및 텅스텐 중 어느 하나로부터 상기 배리어 층을 형성하는 단계를 더 포함하는, 금속화를 위해 스루 홀 비아를 준비하는 방법.
  21. 제 20 항에 있어서,
    열적 원자 층 증착에 의해 상기 배리어 층을 형성하는 단계를 더 포함하는, 금속화를 위해 스루 홀 비아를 준비하는 방법.
  22. 제 20 항에 있어서,
    플라즈마 강화 원자 층 증착에 의해 상기 배리어 층을 형성하는 단계를 더 포함하는, 금속화를 위해 스루 홀 비아를 준비하는 방법.
  23. 제 14 항에 있어서,
    상기 제 1 재료는 티타늄 질화물을 포함하고,
    상기 방법은,
    적어도 하나의 스루 홀 비아의 각각의 상기 내부 직경 표면 및 상기 기저 벽 표면을, 상기 내부 직경 표면 및 상기 기저 벽 표면과 테트라키스(디메틸아미도)티타늄 (tetrakis (dimethylamido) titanium; TDMAT) 의 자기-제어 반응을 완료하기에 충분한 노출 시간 동안 상기 TDMAT 를 포함하는 제 1 전구체에 노출시키는 단계;
    상기 프로세스 챔버로부터 상기 TDMAT 및 반응 부산물들을 퍼지하는 단계;
    적어도 하나의 스루 홀 비아의 각각의 상기 내부 직경 표면 및 상기 기저 벽 표면을, 상기 내부 직경 표면 및 상기 기저 벽 표면과 질소의 자기-제어 반응을 완료하기에 충분한 노출 시간 동안 질소를 포함하는 제 2 전구체에 노출시키는 단계;
    상기 프로세스 챔버로부터 상기 질소 및 반응 부산물들을 퍼지하는 단계;
    상기 제 1 재료의 두께가 19Å 내지 201Å 사이 (1.9 - 20.1 nm) 가 될 때까지 상기 노출시키는 단계들 및 상기 퍼지하는 단계들을 반복하는 단계
    에 의해 상기 배리어 층을 형성하는 단계들을 더 포함하는, 금속화를 위해 스루 홀 비아를 준비하는 방법.
  24. 제 23 항에 있어서,
    열적 원자 층 증착 프로세스에 의해 상기 배리어 층을 형성하는 단계를 더 포함하고, 상기 제 2 전구체는 암모니아 (NH3) 를 포함하는, 금속화를 위해 스루 홀 비아를 준비하는 방법.
  25. 제 23 항에 있어서,
    플라즈마 강화 원자 층 증착 프로세스에 의해 상기 배리어 층을 형성하는 단계를 더 포함하고, 상기 제 2 전구체는 플라즈마 여기 질소 라디칼들을 포함하는, 금속화를 위해 스루 홀 비아를 준비하는 방법.
  26. 제 14 항에 있어서,
    상기 제 2 재료는 금속성 루테늄을 포함하는, 금속화를 위해 스루 홀 비아를 준비하는 방법.
  27. 제 26 항에 있어서,
    상기 적어도 하나의 스루 홀 비아의 상기 내부 직경 표면 및 상기 기저 벽 표면을, 상기 내부 직경 표면 및 상기 기저 벽 표면과 루테노센 화합물의 자기-제어 반응을 완료하기에 충분한 노출 시간 동안 상기 루테노센 화합물을 포함하는 제 1 전구체에 노출시키는 단계;
    상기 프로세스 챔버로부터 상기 루테노센 화합물을 퍼지하는 단계;
    상기 적어도 하나의 스루 홀 비아의 내부 직경 및 기저 벽을, 플라즈마 생성된 질소 라디칼들을 포함하고 산소는 포함하지 않는 제 2 전구체에 노출시키는 단계;
    상기 프로세스 챔버로부터 상기 질소 라디칼들 및 반응 부산물을 퍼지하는 단계;
    상기 금속성 루테늄 시일링 층의 두께가 적어도 4Å 이 될 때까지 상기 노출시키는 단계들 및 상기 퍼지하는 단계들을 반복하는 단계
    에 의해 상기 배리어 층 위에 상기 금속성 루테늄 시일링 층을 형성하는 단계를 더 포함하는, 금속화를 위해 스루 홀 비아를 준비하는 방법.
  28. 제 27 항에 있어서,
    상기 적어도 하나의 스루 홀 비아의 상기 내부 직경 표면 및 상기 기저 벽 표면을 루테노센 화합물을 포함하는 제 1 전구체에 노출시키는 단계;
    상기 프로세스 챔버로부터 상기 루테노센 화합물 및 반응 부산물들을 퍼지하는 단계;
    상기 적어도 하나의 스루 홀 비아의 상기 내부 직경 표면 및 상기 기저 벽 표면을, 비-라디칼화된 산소를 포함하는 제 2 전구체에 노출시키는 단계;
    상기 프로세스 챔버로부터 상기 산소 및 반응 부산물들을 퍼지하는 단계;
    상기 금속성 루테늄 결정핵생성 층의 두께가 적어도 49Å 이 될 때까지 상기 노출시키는 단계들 및 상기 퍼지하는 단계들을 반복하는 단계
    에 의해 상기 금속성 루테늄 시일링 층 위에 상기 금속성 루테늄 결정핵생성 층을 형성하는 단계들을 더 포함하는, 금속화를 위해 스루 홀 비아를 준비하는 방법.
  29. 제 28 항에 있어서,
    상기 스루 홀을 구리로 금속화하는 단계를 더 포함하고, 상기 구리는 상기 금속성 루테늄 결정핵생성 층 위에 도포되는, 금속화를 위해 스루 홀 비아를 준비하는 방법.
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