KR20170013410A - 전체 또는 국소 분리된 기판상에 형성된 변형 게이트-올-어라운드 반도체 디바이스 - Google Patents

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KR20170013410A
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Abstract

전체 또는 국소 분리된 기판상에 형성된 변형 게이트-올-어라운드 반도체 디바이스들을 설명한다. 예를 들어, 반도체 디바이스는 반도체 기판을 포함한다. 절연 구조체는 반도체 기판 위에 배치된다. 3차원 채널 영역은 절연 구조체 위에 배치된다. 소스 및 드레인 영역은 3차원 채널 영역의 어느 한 측 상에 및 에피택셜 시드 층 상에 배치된다. 에피택셜 시드 층은 3차원 채널 영역과 상이하며 절연 구조체 상에 배치된 반도체 재료로 구성된다. 게이트 전극 스택은 일부가 절연 구조체 상에 배치되고 에피택셜 시드 층에 횡 방향으로 인접하여 3차원 채널 영역을 둘러싼다.

Description

전체 또는 국소 분리된 기판상에 형성된 변형 게이트-올-어라운드 반도체 디바이스{STRAINED GATE-ALL-AROUND SEMICONDUCTOR DEVICES FORMED ON GLOBALLY OR LOCALLY ISOLATED SUBSTRATES}
본 발명의 실시예들은 반도체 디바이스 분야에 관한 것이며, 특히, 전체 또는 국소 분리된 기판상에 형성된 변형(strained) 게이트-올-어라운드(gate-all-around) 반도체 디바이스 분야에 관한 것이다.
지난 수십 년 동안, 집적 회로의 피처들의 스케일링은 점점 성장하는 반도체 산업에 대한 견인차였다. 점점 더 작은 피처들로의 스케일링은 제한된 면적의 반도체 칩들 상에서의 기능 유닛들의 밀도를 증가시키는 것을 가능하게 한다. 예를 들어, 트랜지스터 크기를 축소함으로써 증가된 수의 메모리 디바이스들을 칩 상에 포함하는 것이 가능하여, 용량이 증가된 제품의 제조에 적합하게 된다. 하지만, 점점더 증가하는 용량에 대한 요구가 쟁점이다. 각각의 디바이스의 성능을 최적화하고자 하는 필요성이 점점 더 중요해지고 있다.
집적 회로 디바이스의 제조에 있어서, 디바이스 치수가 계속해서 축소됨에 따라 트라이-게이트 트랜지스터와 같은 멀티-게이트 트랜지스터가 더 보편적이 되어가고 있다. 종래의 공정들에서, 트라이-게이트 트랜지스터는 일반적으로 벌크 실리콘 기판 또는 실리콘-온-인슐레이터(silicon-on-insulator) 기판 중 하나 위에 제조된다. 일부 경우에, 벌크 실리콘 기판은 저가이며 덜 복잡한 트라이-게이트 제조 공정을 가능하게 하므로 바람직하다. 다른 경우에, 실리콘-온-인슐레이터 기판은 트라이-게이트 트랜지스터의 개선된 단채널 현상(short channel behavior) 때문에 바람직하다.
전체 분리(global isolation) 또는 국소 분리(local isolation) 중 하나에 의해 형성된 실리콘-온-인슐레이터 기판은 또한 게이트-올-어라운드 디바이스를 제조하기 위해 사용될 수 있다. 그러한 3차원 분리된 채널 디바이스를 제조하기 위해 다수의 상이한 기술들이 시도되었다. 하지만, 그러한 반도체 디바이스를 위한 분리 형성 분야에는 상당한 개선이 여전히 필요하다.
다른 양태에서, 트랜지스터의 이동도를 개선하기 위해 다수의 상이한 기술들이 시도되었다. 하지만, 반도체 디바이스를 위한 전자 및/또는 정공 이동도 개선 분야에는 상당한 개선이 여전히 필요하다.
전체 또는 국소 분리된 기판상에 형성된 변형 게이트-올-어라운드 반도체 디바이스를 설명한다. 후속하는 설명에서, 본 발명의 실시예들에 대한 완전한 이해를 제공하기 위해, 특정 통합 및 재료 체제와 같은 다수의 특정 상세사항들을 서술한다. 본 발명의 실시예들은 그러한 특정 상세사항들 없이 실시될 수 있음이 당업자에게 명백할 것이다. 다른 경우에, 집적 회로 설계 레이아웃들과 같은 공지된 피처들은 본 발명의 실시예들을 불필요하게 모호하게 하지 않기 위해 상세히 설명하지 않는다. 또한, 도면들에 도시된 각종 실시예들은 예시적으로 나타낸 것이며 반드시 크기에 비례하여 묘사될 필요는 없다.
도 1a 및 1b는 반도체 디바이스의 제조 방법에서의 다양한 작업들의 단면도들을 예시한다.
도 2a-2c는 본 발명의 일 실시예에 따른, 반도체 디바이스의 제조 방법에서의 다양한 작업들의 단면도들을 예시한다.
도 3a는 본 발명의 일 실시예에 따른, 나노와이어-기반 반도체 구조체의 3차원 단면도를 예시한다.
도 3b는 본 발명의 일 실시예에 따른, a-a' 축을 따라 취한, 도 3a의 나노와이어-기반 반도체 구조체의 채널 단면도를 예시한다.
도 3c는 본 발명의 일 실시예에 따른, b-b' 축을 따라 취한, 도 3a의 나노와이어-기반 반도체 구조체의 스페이서 단면도를 예시한다.
도 4a-4j는 본 발명의 일 실시예에 따른, 반도체 디바이스의 제조 방법에서의 다양한 작업들의 단면도들을 예시한다.
도 5a-5j는 본 발명의 일 실시예에 따른, 반도체 디바이스의 다른 제조 방법에서의 다양한 작업들의 단면도들을 예시한다.
도 6a-6g는 본 발명의 일 실시예에 따른, 반도체 디바이스의 다른 제조 방법에서의 다양한 작업들의 단면도들을 예시한다.
도 7은 본 발명의 실시예의 일 구현에 따른 컴퓨팅 디바이스를 예시한다.
본 발명의 하나 이상의 실시예는 반도체 디바이스 제조 동안 언더컷(UC) 제어 층을 사용하는 것 또는 이를 포함하는 것에 관한 것이다. 예를 들어, 언더컷 제어 층은, 예를 들어 채널 변형 형성을 향상시킬 수 있도록 UFO(under fin oxidation) 또는 SOI(silicon-on-insulator) 또는 SiGeOI(silicon germanium-on-insulator) FIN 형성시 변형을 통합시키기 위해 사용될 수 있다. UFO-기반 구조체들은 아래에 놓인 기판으로부터 국소 분리된 것으로서 지칭될 수 있는 한편, SOI-기반 구조체들은 아래에 놓인 기판으로부터 전체 분리된 것으로서 지칭될 수 있다. 본 발명의 실시예들은 국소 및 전체 분리 구조체들 모두에 대해 적합할 수 있다. 하나 이상의 특정 실시예에서, 에피택셜 구조체 형성을 위해 에피택셜 시드(seed) 층이 유지된다. 에피택셜 시드 층은 유지될 수 있거나, 추후에 후속 공정 작업들에서 제거될 수 있다.
일반적으로, 본 발명에 설명된 해결책들은 부분적으로 또는 전체적으로 분리된 디바이스를 변형시키기(straining)에 적합할 수 있다. 분리는 전체 분리(SOI) 또는 국소 분리(UFO)에 의해 달성될 수 있거나 그의 결과일 수 있으며, 어느 경우에서든, 개재 절연 층이 채널 영역과 아래에 놓인 벌크 반도체 기판 사이에 배치된다. 개재 유전체 층은, 예를 들어 UFO, BOX(buried oxide formation) 또는 교체 유전체에 의해 제조될 수 있거나, 시작 기판(starting substrate)에 포함될 수 있다.
아마도 더 구체적으로, 본 발명의 하나 이상의 실시예는 게이트-올-어라운드 디바이스들을 통합시키는 것에 관한 것이다. 그와 같이, 고성능, 저 누설 트랜지스터 기술 접근법들이 본 발명에 설명된다. NMOS 및 PMOS 모두를 위해 동일한 채널 재료가 사용될 경우 전자 및 정공 이동도를 동시에 증가시키는 것의 어려움도 또한 본 발명에서 다뤄진다. 변형 해결책들, 더 높은 이동도 채널 접근법들 또는 더 높은 이동도 채널 배향들(orientations)을 이용하여 디바이스 성능이 향상될 수 있다.
본 발명에 설명된 접근법들은 반도체 디바이스들의 채널 재료들의 캐리어 이동도 쟁점을 다루기 위해 사용될 수 있다. 예를 들어, 일 실시예에서, FIN 구조체를 위해 비도핑 실리콘(Si) 재료 채널이 제공된다. 완전 비도핑 채널(예를 들어, 서브FIN 누설이 없는) 및 최소화된 게이트 유도 드레인 누설(GIDL) 또는 접합 누설을 이용하기 위해 Si02-기반 기판상에 Si FIN을 형성한다. 하지만, Si은 통상적으로 SiO2 매립 층상에 에피택셜 성장시킬 수 없다. 또한, UFO 기술을 사용하여 FIN 아래에 산화막층을 형성하거나 SOI 웨이퍼가 사용될 경우, 채널 영역에 변형을 전달하기 위한 소스 또는 드레인(S/D) 스트레서들(stressors)(예를 들어, 실리콘 채널 영역을 변형시키기 위해 사용된 에피택셜 SiGe)의 통합이 복잡해 질 수 있다. 예를 들어, 에피택셜 성장시킨 스트레서는 응집(nucleate) 하지 않을 수 있고 산화막의 상부 상에서 성장하지 않을 수 있으므로, SiO2 매립 층(또는 UFO 또는 SiGeOI)을 노출할 수 없도록 제한함으로써 언더컷 공정(예를 들어, 시작 S/D 재료의 제거)이 억제될 수 있다. 그와 같이, 매립 산화막을 갖는 분리 FIN 상에 최대한 이용가능한 S/D 유도 변형을 통합시키는 것은 매우 어려울 수 있다.
에피택셜 채널 변형 영역들을 통합하기 위한 종래의 접근법들은 에피택셜 스트레서 응집을 가능하게 하도록, 얕은 언더컷을 수행하여 국소 또는 전체 매립 산화막 위에 배치된 얇은 Si 층(또는 다른 에피택셜 응집 층)을 남기는 단계를 포함할 수 있다. S/D 에피택셜 체적이 제한되는 것을 고려시 유도 변형을 위한 임의의 용량이 감소될 가능성이 있으므로 그러한 접근법은 최적이 아닐 수 있다. 또한, 상기 제어된 언더컷 기술을 이용할 경우, 에피택셜 재료를 통합하여, 제조된 디바이스의 단부(tip) 영역에 성장시키거나 그렇지 않을 경우 최대 스트레스(stress) 전달을 위해 변형 피처들을 채널 영역에 매우 근접하게 하는 것이 가능하지 않을 수 있다.
종래의 접근법들을 이용한 위에서 확인된 쟁점들의 예를 들기 위해, 도 1a 및 1b는 반도체 디바이스의 제조 방법에서의 다양한 작업들의 단면도들을 예시한다. 도 1a를 참조하면, 반도체 구조체(100)는, 벌크 실리콘 기판과 같은 기판(102) 상에, 전체 또는 국소 절연 층과 같은 절연 층(104)상에 배치된, 실리콘층과 같은 반도체 바디(body)(106)를 포함한다. 하드마스크(110) 및 스페이서들(112)을 갖는 폴리실리콘 플레이스홀더(placeholder) 게이트 전극과 같은 게이트 전극(108)이 반도체 바디(106) 위에 배치된다. 도 1b를 참조하면, 반도체 바디(106)의 노출된 부분들을 리세싱하여 리세스된 영역들(114)을 형성한다. 리세스된 영역들(114)은 반도체 바디(106)의 두께를 감소시키지만, 아래에 놓인 절연 층(104)을 노출시키지 않는다. 리세스된 영역들(114)은, 예를 들어 후속하는 소스 및 드레인 스트레서 형성을 위한 에피택셜 응집을 위한 위치를 제공한다. 예를 들어, 게이트 전극(108) 아래의 반도체 바디(106)의 채널 영역에 스트레스를 제공하기 위해 반도체 바디(106)의 리세스된 부분들(114) 상에 실리콘 게르마늄(SiGe)을 후속하여 성장시킬 수 있다.
하지만, 다시 도 1b를 참조하면, 반도체 바디의 일부분은 응집 사이트를 제공하기 위해(그렇지 않을 경우 절연 층(104)에 의해 제공되지 않음) 영역들(114)에 보존되어야 하므로, 오직 얕은 리세스만이 달성될 수 있다. 또한, 게이트 전극(108) 아래의 반도체 바디(106)의 일부분의 언더컷이 거의 없거나 전혀 없으며, 이는 그렇지 않을 경우 반도체 바디(106)의 활성 채널 영역에 더 가까이 인접하여 에피택셜 영역들이 형성되는 것을 가능하게 할 것이다. 그와 같이, 얕은 리세싱 및 최소의 언더컷은 게이트 전극(108) 아래에 허용된 에피택셜 체적의 정도를 제한할 수 있으며, 가능하게는 채널 영역에 전달된 스트레스의 양을 제한할 수 있다.
그와 같이, 하나 이상의 실시예는, 희생 층이며 이후에 제거되어 게이트-올-어라운드 또는/및 콘택-올-어라운드 구조체를 제공할 수 있는 에칭 정지 층(예를 들어, SiGe가 매립된)의 구현에 의해 UFO/SiGeOI FIN 상에 변형을 통합시킬 수 있도록 하는 것에 관한 것이다. 채널 및/또는 S/D 영역들에서의 희생 언더컷 에칭 정지 층 또는 희생 상부 층 버퍼의 퇴적 및 그의 제거는 하기에 더 상세히 설명된다.
상기 해결책들의 예를 들기 위해, 도 2a-2c는 본 발명의 일 실시예에 따른, 반도체 디바이스의 제조 방법에서의 다양한 작업들의 단면도들을 예시한다. 도 2a를 참조하면, 반도체 구조체(200)는 실리콘 게르마늄 에칭 정지 층과 같은 언더컷 에칭 정지 층(205)상에 배치된, 실리콘층과 같은 반도체 바디(206)를 포함한다. 언더컷 에칭 정지 층(205)은 벌크 실리콘 기판과 같은 기판(202) 상의, 전체 또는 국소 절연 층과 같은 절연 층(204)상에 배치된다. 하드마스크(210) 및 스페이서들(212)을 갖는 폴리실리콘 플레이스홀더 게이트 전극과 같은 게이트 전극(208)은 반도체 바디(206) 위에 배치된다. 도 2b를 참조하면, 반도체 바디(206)의 노출된 부분들을 제거하여 언더컷 에칭 정지 층(205)의 부분들(214)을 노출시킨다. 언더컷 에칭 정지 층(205)의 부분들(214)은 아래에 놓인 절연 층(204)의 노출을 억제한다. 또한, 반도체 바디(206)의 부분들을 제거하기 위해 과에칭(overetch) 공정을 사용할 수 있으므로 게이트 전극(208) 아래의 언더컷 정도(215)가 달성될 수 있다.
언더컷 에칭 정지 층(205)의 부분들(214)은 또한, 예를 들어 후속하는 소스 및 드레인 스트레서 형성을 위한 에피택셜 응집 위치를 제공한다. 예를 들어, 실리콘 게르마늄(SiGe) 에피택셜 영역들과 같은 에피택셜 영역들(216)은, 도 2c에 묘사된 바와 같이, 반도체 바디(206)의 나머지 부분에 인접한, 언더컷 에칭 정지 층(205)의 부분들(214) 상에 후속하여 성장시킬 수 있다. 게이트 전극(208) 아래의 반도체 바디(206)의 채널 영역에 스트레스를 제공하기 위해 에피택셜 영역들(216)이 통합될 수 있다.
비록 도 2a-2c는 본 발명의 하나 이상의 실시예에 포함된 개념들을 예시하지만, 언더컷 에칭 정지 층의 사용으로부터의 이점을 갖는 반도체 디바이스들을 제조하기 위해 보다 치밀한 접근법들이 또한 사용할 수 있다. 예를 들어, 도 2a-2c에서, 반도체 바디 층(예를 들어, 층 206)을 형성하기 이전에, 개재 절연 층(예를 들어, 층 205)을 이미 형성하였다(하기 도 6a-6g와 관련하여 설명된 공정 체제의 경우에서도 또한 같음). 다른 실시예들에서, 하기 도 4a-4j 및 5a-5j와 관련하여 설명된 공정 체제들의 경우에서와 같이, 반도체 바디 형성 이후에 개재 절연 층을 형성한다. 또한, 도 2a-2c에서, 반도체 바디 층의 리세싱 이전에 게이트 전극 또는 플레이스홀더 전극을 형성한다. 하지만, 다른 실시예들에서, 하기 도 4a-4j, 5a-5j 및 6a-6g와 관련하여 설명된 공정 체제들의 경우에서와 같이, 반도체 바디 층의 리세싱에 후속하여 게이트 전극을 제조하여, 게이트-올-어라운드 반도체 디바이스들을 형성할 수 있도록 한다.
다시 도 2a-2c를 참조하면, 에칭 정지 층으로서 매립 반도체 층을 이용함으로써, 체적 및 XUD(under the gate) 제어를 최대화하도록 언더컷 가공을 수행할 수 있다. 그와 같이, 최적의 이용가능한 변형을 상응하는 채널 영역으로 전송가능하게 할 수 있다. 그러한 일 실시예에서, 따라서, UFO 또는 SiGeOI 기판상에 변형 Si FIN을 통합하는 구조체가 달성될 수 있다. 본 발명에 설명된 공정 흐름들 중 하나 이상, 또는 결과적인 구조체들 및 디바이스들은, 예를 들어 14 nm 이하의 공정 노드를 위한 트라이-게이트 및/또는 FIN-FET 트랜지스터들에 적용가능할 수 있다. 본 발명의 실시예들은 SiGe 희생 버퍼 층 상에 Si FIN을 퇴적하는 단계 및 이후에 SiGe 버퍼 층을 선택적으로 제거하여 궁극적으로 Si FIN 게이트-올-어라운드 또는 콘택-올-어라운드 구조체를 제공하는 단계를 포함할 수 있다.
다른 양태에서, 도 2a-2c와 관련하여 설명된 접근법은 나노와이어-기반 디바이스들을 제조하기 위한 더 복잡한 통합 체제에 사용될 수 있다. 예를 들어, 도 3a는 본 발명의 일 실시예에 따른, 나노와이어-기반 반도체 구조체의 3차원 단면도를 예시한다. 도 3b는 a-a' 축을 따라 취한, 도 3a의 나노와이어-기반 반도체 구조체의 채널 단면도를 예시한다. 도 3c는 b-b' 축을 따라 취한, 도 3a의 나노와이어-기반 반도체 구조체의 스페이서 단면도를 예시한다.
도 3a를 참조하면, 반도체 디바이스(300)는 기판(302) 위에 배치된 하나 이상의 수직 적층된 나노와이어(304 세트)를 포함한다. 본 실시예들은 단일의 와이어 디바이스들 및 다수의 와이어 디바이스들 모두를 타겟으로 한다. 예로서, 예시적 목적을 위해 나노와이어들(304A, 304B 및 304C)을 갖는 3개 나노와이어-기반 디바이스들이 도시된다. 설명 상의 편의를 위해, 나노와이어들 중 오직 하나에 대해서만 설명할 경우에 나노와이어(304A)가 예로서 사용된다. 하나의 나노와이어에 대한 속성이 설명될 경우, 복수의 나노와이어를 기반으로 일 실시예들은 각각의 나노와이어에 대해 동일한 속성을 가질 수 있음이 이해될 것이다.
각각의 나노와이어(304)는 나노와이어에 배치된 채널 영역(306)을 포함한다. 채널 영역(306)은 길이(L)를 갖는다. 도 3b를 참조하면, 채널 영역은 또한 길이(L)에 직교하는 둘레를 갖는다. 도 3a 및 3b 모두를 참조하면, 게이트 전극 스택(308)은 나노와이어들(304C 및 304B)의 채널 영역들(306) 각각의 전체 둘레를 둘러싼다. 일 실시예에서, 에칭 정지 반도체 층(390) 부분(하기에 더 상세히 설명됨)은 나노와이어(304A)의 채널 영역(306) 아래에 존재하지 않으며, 따라서 디바이스(300)는 제1 나노와이어(304A)에 대해 게이트-올-어라운드 디바이스이다. 하지만, 다른 실시예에서, 에칭 정지 반도체 층(390) 부분은 나노와이어(304A)의 채널 영역(306) 아래에 존재하며, 따라서 디바이스(300)는 제1 나노와이어(304A)에 대해 게이트-올-어라운드 디바이스가 아니다. 게이트 전극 스택(308)은 채널 영역(306)과 게이트 전극(미도시) 사이에 배치된 게이트 유전체 층과 함께 게이트 전극을 포함한다.
다시 도 3a를 참조하면, 각각의 나노와이어(304)는 또한, 채널 영역(306)의 어느 한 측(either side) 상의 나노와이어에 배치된 소스 및 드레인 영역(310 및 312)을 포함한다. 소스/드레인 영역(310/312) 위에 콘택들(314)의 쌍이 배치된다. 도 3a 및 3b 모두를 참조하면, 소스/드레인 영역(310/312) 위에 콘택들(314)의 쌍이 배치된다. 일 실시예에서, 에칭 정지 반도체 층(390) 부분(하기에 더 상세히 설명됨)은 나노와이어(304A)의 소스 또는 드레인 영역(310 또는 312) 아래에 존재하지 않고, 따라서 디바이스(300)는 제1 나노와이어(304A)에 대해 콘택-올-어라운드 디바이스이다. 하지만, 다른 실시예에서, 에칭 정지 반도체 층(390) 부분은 나노와이어(304A)의 소스 또는 드레인 영역(310 또는 312) 아래에 존재하고, 따라서 디바이스(300)는 제1 나노와이어(304A)에 대해 콘택-올-어라운드 디바이스가 아니다.
다시 도 3a를 참조하면, 일 실시예에서, 반도체 디바이스(300)는 스페이서들(316)의 쌍을 더 포함한다. 스페이서들(316)은 게이트 전극 스택(308)과 콘택들(314)의 쌍 사이에 배치된다. 전술한 바와 같이, 채널 영역들 및 소스/드레인 영역들은, 적어도 여러 실시예들에서, 불연속적으로 제조된다. 하지만, 나노와이어들(304)의 모든 영역들이 불연속적으로 제조되어야 할 필요가 있거나 불연속적으로 제조될 수 있는 것은 아니다. 예를 들어, 도 3c를 참조하면, 나노와이어들(304A-304C)은 스페이서들(316) 아래의 위치에서 불연속적이 아니다. 일 실시예에서, 나노와이어들(304A-304C)의 스택은, 실리콘 나노와이어들 사이의 실리콘 게르마늄 개재 재료 또는 그 반대와 같이, 그 사이에 개재 반도체 재료(318)를 갖는다. 일 실시예에서, 하부 나노와이어(304A)는 여전히 에칭 정지 반도체 층(390) 부분과 접촉한다. 따라서, 일 실시예에서, 하나의 또는 두 개 모두의 스페이서들 아래의 복수의 수직 적층된 나노와이어 부분은 불연속적이 아니다.
에칭 정지 반도체 층(390)은 도 2a-2c와 관련하여 설명된 에칭 정지 층(205)과 같은 층(또는 그의 잔여물)일 수 있다. 일 실시예에서, 에칭 정지 반도체 층(390)은 실리콘 게르마늄으로 구성되며, 위에 놓이는 나노와이어(304A)는 실리콘으로(또는 적어도 초기에 실리콘으로) 구성된다. 다른 실시예에서, 에칭 정지 반도체 층(390)은 실리콘으로 구성되고 위에 놓이는 나노와이어(304A)는 실리콘 게르마늄으로(또는 적어도 초기에 실리콘 게르마늄으로) 구성된다. 일 실시예에서, 나노와이어(304A)의 채널 영역 아래의 반도체 층(390) 부분들을 제거하여 게이트-올-어라운드 구조체를 형성할 수 있다. 일 실시예에서, 나노와이어(304A)의 소스 및 드레인 영역 아래의 반도체 층(390) 부분들을 제거하여 콘택-올-어라운드 구조체를 형성할 수 있다. 일 실시예에서, 나노와이어(304A)의 채널 및 소스 및 드레인 영역 아래의 반도체 층(390) 부분들을 제거하여 게이트-올-어라운드 구조체 및 콘택-올-어라운드 구조체 모두를 형성할 수 있다. 에칭 정지 반도체 층(390)은 그 위에 에피택셜 영역들을 시드 성장시키기 위해 사용될 수 있는 층(또는 그의 잔여물)일 수 있다. 예를 들어, 에칭 정지 반도체 층(390)은, 일부 지점에서, 에피택셜 변형 소스 및 드레인 영역을 성장시키기 위해 사용될 수 있다.
따라서, 본 발명의 일 실시예에 따라, 반도체 디바이스(300)의 하나 이상의 나노와이어(304A-304C)는 단축 변형된(uniaxially strained) 나노와이어이다. 따라서, 도 3a에 묘사된 바와 같이, 반도체 디바이스는 단일의 단축 변형 나노와이어(예를 들어, 304A) 또는 복수의 수직 적층된 단축 변형 나노와이어(304A-304C)로부터 제조될 수 있다. 단축 변형 나노와이어 또는 복수의 나노와이어는 인장 변형(tensil strain) 또는 압축 변형(compressive strain)을 이용하여 단축 변형될 수 있다. 일 실시예에서, 압축 단축 변형된 나노와이어는 실리콘으로 구성된 채널 영역을 갖는다. 상응하는 압축 단축 변형 소스 및 드레인 영역은 실리콘 게르마늄(SixGey, 0<x<100, 및 0<y<100)으로 구성된다. 다른 실시예에서, 인장 단축 변형 나노와이어는 실리콘 게르마늄(SixGey, 상기에서 0<x<100, 및 0<y<100)으로 구성된다. 상응하는 인장 단축 변형 소스 및 드레인 영역은 실리콘으로 구성된다. 일 실시예에서, PMOS 반도체 디바이스는 단축 압축 변형을 갖는 나노와이어로부터 제조된다. 일 실시예에서, NMOS 반도체 디바이스는 단축 인장 변형을 갖는 나노와이어로부터 제조된다.
도 3a-3c를 참조하면, 반도체 디바이스(300)는 벌크 기판(302)과 나노와이어들(304A-304C) 사이에 배치된 유전체 층(330)을 더 포함한다. 일 실시예에서, 유전체 층(330)은 기판(302)에 걸쳐서 실질적으로 연속적이고 전체(global) 절연 층이다. 일 실시예에서, 유전체 층(330)은, 이제 제한되지는 않지만 실리콘 이산화물, 실리콘 산질화물 또는 실리콘 질화물과 같은 유전체 재료로 구성된다. 다른 실시예에서, 나노와이어들(304A-304C)은 분리 기둥에 의해 벌크 기판(302)으로부터 분리되며, 예를 들어 이들은 국소 분리된다. 분리 기둥은 전부가 아닐 경우 나노와이어(304A)의 적어도 일부를 벌크 기판(302)으로부터 전기적으로 분리하기에 적합한 재료로 구성될 수 있다. 예를 들어, 일 실시예에서, 분리 기둥은, 이에 제한되지는 않지만 실리콘 이산화물, 실리콘 산질화물 또는 실리콘 질화물과 같은 유전체 재료로 구성된다. 일 실시예에서, 분리 기둥은 벌크 기판(302)의 반도체 재료의 산화물로 구성된다.
일 실시예에서, 용어 "분리 기둥"은 특정 시간에 형성된 불연속 분리 구조체, 예를 들어, 채널 영역 아래에만 형성된 불연속 구조체, 또는 소스 및 드레인 영역의 쌍 아래에만 형성된 불연속 구조체의 쌍, 또는 채널 영역 아래에 뿐만 아니라 소스 및 드레인 영역의 쌍 아래에 형성된 불연속 구조체를 지칭하기 위해 사용된다. 다른 실시예에서, 용어 "분리 기둥"은 상이한 시간에 형성된 분리 구조체들의 조합, 예를 들어 상이한 시간에 소스 및 드레인 영역의 쌍 아래에 형성된 불연속 구조체의 쌍과 조합한, 채널 영역 아래에 형성된 불연속 구조체를 지칭하기 위해 사용된다.
벌크 기판(302)은 제조 공정을 견딜 수 있는 반도체 재료로 구성될 수 있다. 일 실시예에서, 벌크 기판(302)은, 이에 제한되지는 않지만 인(phosphorus), 비소(arsenic), 붕소(boron) 또는 그의 조합과 같은 전하 캐리어로 도핑된, 결정성 실리콘, 실리콘/게르마늄 또는 게르마늄층으로 구성된다. 일 실시예에서, 벌크 기판(302)의 실리콘 원자 농도는 97% 보다 더 높다. 다른 실시예에서, 벌크 기판(302)은 별개의 결정성 기판 최상부에 성장시킨 에피택셜 층, 예를 들어 붕소-도핑 벌크 실리콘 단결정성 기판 최상부에 성장시킨 실리콘 에피택셜 층으로 구성된다. 벌크 기판(302)은 대안적으로 III-V족 재료로 구성될 수 있다. 일 실시예에서, 벌크 기판(302)은, 이에 제한되지는 않지만, 갈륨 질화물(gallium nitride), 갈륨 인화물(gallium phosphide), 갈륨 비화물(gallium arsenide), 인듐 인화물(indium phosphide), 인듐 안티몬화물(indium antimonide), 인듐 갈륨 비화물(indium gallium arsenide), 알루미늄 갈륨 비화물(aluminum gallium arsenide), 인듐 갈륨 인화물(indium gallium phosphide) 또는 그의 조합과 같은 III-V 재료로 구성된다. 일 실시예에서, 벌크 기판(302)은 III-V 재료로 구성되며, 전하-캐리어 도펀트 불순물 원자들은, 이에 제한되지는 않지만 탄소(carbon), 실리콘(silicon), 게르마늄(germanium), 산소(oxygen), 황(sulfur), 셀레늄(selenium) 또는 텔루륨(tellurium)과 같은 것들이다. 다른 실시예에서, 벌크 기판(302)은 비도핑되거나 저농도로만 도핑된다.
일 실시예에서, 게이트 스택(308)의 게이트 전극은 금속 게이트로 구성되며 게이트 유전체 층은 하이-k(high-k) 재료로 구성된다. 예를 들어, 일 실시예에서, 게이트 유전체 층은, 이에 제한되지는 않지만 하프늄 산화물(hafnium oxide), 하프늄 산질화물(hafnium oxy-nitride), 하프늄 실리케이트(hafnium silicate), 란타늄 산화물(lanthanum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리케이트(zirconium silicate), 탄탈륨 산화물(tantalum oxide), 바륨 스트론튬 티타네이트(barium strontium titanate), 바륨 티타네이트(barium titanate), 스트론튬 티타네이트(strontium titanate), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오베이트(lead zinc niobate) 또는 그의 조합과 같은 재료로 구성된다. 또한, 게이트 유전체 층의 일부는 반도체 나노와이어들(304A-304C)의 바깥쪽 몇 개 층들로부터 형성된 자연 산화물층을 포함할 수 있다. 일 실시예에서, 게이트 유전체 층은 하이-k 상부 부분 및 반도체 재료의 산화물로 구성된 하부 부분으로 구성된다. 일 실시예에서, 게이트 유전체 층은 하프늄 산화물의 상부 부분 및 실리콘 이산화물 또는 실리콘 산질화물의 하부 부분으로 구성된다.
일 실시예에서, 게이트 전극은, 이에 제한되지는 않지만 금속 질화물(metal nitrides), 금속 카바이드(metal carbides), 금속 실리사이드(metal silicides), 금속 알루미나이드(metal aluminides), 하프늄(hafnium), 지르코늄(zirconium), 티타늄(titanium), 탄탈륨(tantalum), 알루미늄(aluminum), 루테늄(ruthenium), 팔라듐(palladium), 백금(platinum), 코발트(cobalt), 니켈(nickel) 또는 도전성 금속 산화물과 같은 금속 층으로 구성된다. 특정 실시예에서, 게이트 전극은 금속 일함수-설정 층 위에 형성된 비-일함수 설정 충진 재료로 구성된다.
일 실시예에서, 콘택들(316)은 금속 종들로부터 제조된다. 금속 종들은 니켈 또는 코발트와 같은 순수 금속일 수 있거나, 금속-금속 합금 또는 금속-반도체 합금(예를 들어, 실리사이드 재료와 같은)과 같은 합금일 수 있다. 일 실시예에서, 스페이서들(316)은, 이에 제한되지는 않지만 실리콘 이산화물, 실리콘 산질화물 또는 실리콘 질화물과 같은 절연성 유전체 재료로 구성된다.
반도체 디바이스(300)는 게이트, 하나 이상의 채널 영역 및 하나 이상의 쌍의 소스/드레인 영역을 포함하는 임의의 반도체 디바이스일 수 있다. 일 실시예에서, 반도체 디바이스(300)는, 이제 제한되지는 않지만 MOS-FET, 메모리 트랜지스터 또는 MEMS(Microelectromechanical System)와 같은 것이다. 일 실시예에서, 반도체 디바이스(300)는 3차원 MOS-FET이며, 독립형(stand-alone) 디바이스가거나 복수의 내포형(nested) 디바이스에 있는 하나의 디바이스이다. 통상적인 집적 회로에 대해 인식되는 바와 같이, N- 및 P-채널 트랜지스터 모두 단일 기판상에 제조하여 CMOS 집적 회로를 형성할 수 있다.
비록 전술한 디바이스(300)는 단일 디바이스, 예를 들어 NMOS 또는 PMOS 디바이스에 대한 것이지만, 동일한 기판상에 또는 그 위에 배치된 NMOS 및 PMOS 채널 디바이스 모두를 포함하도록 CMOS 아키텍처가 또한 형성될 수 있다. 하지만, 그러한 복수의 NMOS 디바이스는 상이한 반도체 바디 높이를 갖도록 제조될 수 있고/있거나 아래에 놓인 벌크 기판으로부터 분리되거나 그에 결합될 수 있다. 유사하게, 그러한 복수의 PMOS 디바이스는 상이한 반도체 바디 높이를 갖도록 제조될 수 있고/있거나 아래에 놓인 벌크 기판으로부터 분리되거나 그에 결합될 수 있다. 또한, 도시되지 않은 추가의 가공은 백엔드(back-end) 상호접속부 형성 및 반도체 다이 패키징과 같은 가공 공정들을 포함할 수 있다.
CMOS 아키텍처는 또한 동일한 기판상에 또는 그 위에 배치된 NMOS 및 PMOS 나노와이어-기반 디바이스들 모두를 포함하도록 형성될 수 있다. 나노와이어/나노리본 구조체는 다중 층 에피택셜 스택들로부터 희생 층들을 선택 에칭함으로써 형성될 수 있다. 에피택셜 층들은 채널로서 사용될 수 있거나, 선택적으로 제거되어 올-라운드 게이트 구조체를 위한 갭을 형성할 수 있다. 에피택셜 와이어들 아래의 분리 층은 전기적 분리를 제공할 수 있으며 올-라운드 게이트를 위한 하부 갭을 형성할 수 있다. 가장 단순한 CMOS 집적 체제는 동일한 재료로 제조된 N/P MOS 채널들을 사용한다. 본 공정은 단일 선택 에칭을 이용한다는 점에서 제조가 더 단순하다. 하지만, 본원에 걸쳐서 설명한 바와 같이, 디바이스 성능을 신장시키기 위해 변형(strain) 기술이 요구될 수 있다. 예를 들어, 실리콘이 채널 재료에 사용된 경우, PMOS는 압축 스트레스에 의해 향상되고 NMOS는 캐리어 이동도를 향상기는 채널 방향을 따르는 인장 스트레스에 의해 향상된다. 본 발명의 일 실시예에 따라, 시작 재료 스택의 고유한 피처들은 더 높은 이동도를 위해 최적화된 상이한 NMOS 및 PMOS 채널 재료들을 통합하기 위해 활용된다. 예를 들어, 일 실시예에서, NMOS 디바이스의 희생 층은 PMOS 채널로서 사용되고, PMOS 디바이스의 희생 층은 NMOS 채널로서 사용된다. 희생 층은 가공 동안 제거될 수 있으므로, 채널 재료들의 독립적인 선택 및 최적화가 가능하게 된다.
보다 일반적으로, 본 발명의 실시예들의 게이트-올-어라운드 양태를 살펴보면, 채널 영역을 둘러싸는 게이트 또는 소스/드레인 영역을 둘러싸는 콘택, 또는 둘 모두를 제공하기 위해 상이한 접근법들이 가능하다. 본 발명의 하나 이상의 실시예는 벌크 단결정 실리콘 기판과 같은 벌크 기판으로부터 형성된 3차원 바디들 또는 활성 영역들(예를 들어, 핀들)을 갖는 복수의 반도체 디바이스에 관한 것이다. 복수의 디바이스중 하나 이상에는 후속하는 UFO(under fin oxidation)(이하에 더 상세히 설명됨) 공정을 수행하여, 디바이스를 아래에 놓인 벌크 기판으로부터 분리하거나 적어도 제한한다. 따라서, 하나 이상의 실시예는 타겟인 디바이스들에 대해 선택적 기판 분리를 제공하기 위해 선택적(대 전체) UFO 공정을 이용하는 제조 공정들을 포함한다. 하지만, 다른 실시예들은 전체 절연 기판상에 형성된 3차원 바디들 또는 활성 영역들을 갖는 복수의 반도체 디바이스에 관한 것이다.
UFO 접근법을 이용한 첫 번째 예에서, 도 4a-4j는 본 발명의 일 실시예에 따른, 반도체 디바이스의 제조 방법에서의 다양한 작업들의 단면도들을 예시한다. 도 4a를 참조하면, 시작 반도체 구조체(400)는 실리콘 게르마늄 에칭 정지 층과 같은 언더컷 에칭 정지 층(405)상에 배치된, 실리콘 핀들과 같은 반도체 바디들(406)을 포함한다. 언더컷 에칭 정지 층(405)은 벌크 실리콘 기판과 같은 기판(402)상에 배치된다. 실리콘 질화물 하드마스크 층과 같은 하드마스크 층(410)은 반도체 바디들(406) 상에 배치된다. 실리콘 질화물 스페이서들과 같은 스페이서들(412)은, 도 4b에 묘사된 바와 같이, 예를 들어 등각 층 퇴적 및 에치 백(etch back)에 의해 반도체 바디들(406)의 측벽들을 따라 형성된다. 도 4c를 참조하면, 기판(402)의 노출된 부분들을 제거하여 반도체 바디들(406) 아래에 반도체 기둥(pedestal)(420)을 제공한다. 예를 들어, 반도체 바디들(406)이 실리콘 질화물 하드마스크 및 스페이서들에 의해서 및 실리콘 게르마늄 에칭 정지 층에 의해 보호되는 경우, 반도체 바디들(406)에 영향을 미치지 않고 반도체 기둥들(420)이 선택적으로 형성될 수 있다. 이어서, 도 4d에 묘사된 바와 같이, 반도체 기둥들(420)을 산화시켜 분리 기둥들(422)을 형성한다. 도 4d에 또한 묘사된 바와 같이, 나머지 기판(402)의 상부 부분 및 가능하게는 다소는 에칭 정지 층(405)에서 산화가 또한 일어날 수 있다. 하지만, SiGe 층(405)이 사용된 경우, 적어도 일부는 산화되지 않은 채 남아있어, 반도체 바디들(406)이 산화되는 것을 방지한다. 도 4e를 참조하면, 스페이서들 및 하드미스크를 제거하여 분리 기둥(422), 에칭 정지 층(405) 및 반도체 바디들(406)이 남게 된다. 나머지 설명을 오직 하나의 반도체 바디(406)에 대해서만 집중하면, 도 4f에 묘사된 바와 같이, 반도체 바디(406) 및 분리 기둥(422)을 둘러싸도록 유전체 패턴(430), 예를 들어 층간 유전체(ILD) 패턴을 형성할 수 있다. 도 4g를 참조하면, 에칭 정지 층(405)의 일부들을 선택적으로 제거하여 분리 기둥(422) 위에 반도체 바디(406)의 완전히 노출된 부분(432)을 제공한다. 예를 들어, 일 실시예에서, 반도체 바디(406)의 채널 영역 아래의 에칭 정지 층(405) 부분을 제거하여, 예를 들어 궁극적으로 게이트-올-어라운드 구조체를 형성할 수 있도록 한다. 다른 실시예에서, 반도체 바디(406)의 소스/드레인 영역들 아래의 에칭 정지 층(405) 부분들을 제거하여, 예를 들어 궁극적으로 콘택-올-어라운드 구조체를 형성할 수 있도록 한다. 다른 실시예에서, 공정 흐름의 상이한 단계들에서, 반도체 바디(406)의 채널 영역 아래의 에칭 정지 층(405) 부분을 제거하고 반도체 바디(406)의 소스/드레인 영역들 아래의 에칭 정지 층(405) 부분들을 제거하여, 예를 들어 궁극적으로 게이트-올-어라운드 및 콘택-올-어라운드 구조체를 형성할 수 있도록 한다. 예로서 첫 번째 경우를 이용하여, 도 4h에 묘사된 바와 같이, 도 4g의 구조체 내에 게이트 스택(440)을 형성하여 게이트-올-어라운드 구조체(440)를 제공한다. 게이트 스택(440)은 반도체 바디(406)의 채널 영역(432)을 둘러싸는 게이트 유전체 층(442) 및 게이트 전극(444) 재료를 포함한다. 도 4e 및 4i에 있어서(도 4i는 도 4h에서 수직으로 자른 도면임을 주목한다), 게이트 형성 이전 또는 이후에, 에피택셜 소스 및 드레인 영역(460)이 형성된다. 그러한 일 실시예에서, 선택적 에칭을 위해 상응하는 에칭 정지 층(405) 부분을 이용하여 반도체 바디(406)의 소스 및 드레인 영역을 제거하고, 에피택셜 소스 및 드레인 영역을 형성한다. 후속하여, 도 4i에 묘사된 바와 같이, 에피택셜 소스 및 드레인(460) 아래의 에칭 정지 층(405) 부분들을 제거하여 콘택-올-어라운드 구조체가 가능하도록 한다. 도 4j를 참조하면, 게이트 스택(440)이 영구적이 아닌 경우에, 게이트 스택은 하이-k 금속 게이트 스택과 같은 영구 게이트 스택(470)으로 교체될 수 있다.
상기 도 4e에 후속하여, 가공을 위해 도 4f-4i에 도시된 작업들의 상이한 조합들을 선택할 수 있음이 이해될 것이다. 예를 들어, 반도체 바디(406)의 소스 및 드레인 영역은 에피택셜 영역들로 교체될 필요가 없다. 또한, 영역들(460) 아래의 에칭 정지 층 부분들은 제거될 필요가 없다. 또한, 예로서 도 4i를 참조하면, 가공으로부터의 가공물들이 잔류할 수 있다. 예로서, 에칭 정지 층(405)의 영역들(405A)은 게이트 전극 스페이서들(465) 아래에 잔류할 수 있다. 하지만, 전반적으로, 일반적인 실시예에서, 도 4a-4j는 핀 구조체의 하부에만 희생 SiGe 층을 사용하는 예시적 공정 흐름을 예시한다.
다시 도 4d를 참조하면, 일 실시예에서, 반도체 기둥들(420)의 노출된 부분들을 산화시켜 "UFO(under fin oxidation)"에 의해 분리 기둥들(422)을 형성한다. 일 실시예에서, 동일하거나 유사한 재료가 산화될 경우 스페이서들의 사용이 필요할 수 있고, 유사하지 않은 재료들이 사용될 경우에도 스페이서들이 포함될 수 있다. 일 실시예에서, UFO를 위해 산화 분위기 또는 인접한 산화 재료를 사용할 수 있다. 하지만, 다른 실시예에서, 산소 이온주입을 사용한다. 일부 실시예들에서, UFO 이전에 재료의 일부를 리세싱하며, 이는 산화 동안 소위 버즈빅(birds-beak) 형성의 정도를 감소시킬 수 있다. 따라서, 먼저 리세싱을 함으로써, 또는 산소 이온주입에 의해, 또는 그의 조합에 의해 산화를 직접 수행할 수 있다. 다른 실시예에서, UFO 대신에, 핀의 하부의 재료(예를 들어, 실리콘 기판상의 실리콘 게르마늄과 같은, 추가 핀 재료 퇴적 이전에 실리콘 웨이퍼 상에 이미 퇴적되었던 재료)의 선택적 제거를 수행하고, 실리콘 이산화물 또는 실리콘 질화물과 같은 유전체 재료로 교체한다. UFO 경우 또는 선택적 재료 제거 경우 중 어느 하나에서, 재산화 또는 재료 교체가 수행되는 위치는 변화할 수 있다. 예를 들어, 상기 일 실시예에서, 재산화 또는 재료 제거는 게이트 에칭 이후, 스페이서 에칭 이후, 언더컷 위치에서, 교체 게이트 작업에서, 또는 쓰루 콘택(through contact) 작업에서, 또는 그의 조합으로 수행된다.
다시 도 4g를 참조하면, 일 실시예에서, 실리콘 게르마늄 에칭 정지 층(405) 부분을 선택적으로 제거하면서 실리콘 바디(406)는 에칭하지 않는 습식 에칭을 이용하여 실리콘 게르마늄 에칭 정지 층(405) 일부를 선택적으로 에칭한다. 예를 들어 카르복실산(carboxylic acid)/질산(nitric acid)/HF 화학 및 시트르산(citric acid)/질산/HF와 같은 에칭 화학들을 사용하여 실리콘 게르마늄을 선택적으로 에칭할 수 있다. 다른 실시예에서, 실리콘 게르마늄 바디 아래에 실리콘 에칭 정지 층이 사용된다. 예를 들어 수산화 암모늄(ammonium hydroxide) 및 수산화 칼륨(potassium hydroxide)을 포함하는 수성 수산화물 화학들(aqueous hydroxide chemistries)과 같은 에칭 화학들을 사용하여 실리콘을 선택적으로 에칭할 수 있다. 따라서, 실리콘층이 실리콘 게르마늄 핀-형 구조체로부터 제거될 수 있거나, 실리콘 게르마늄층이 실리콘 핀-형 구조체로부터 제거될 수 있다.
다시 도 4f-4j를 참조하면, 교체 게이트 공정에 의해 제조될 수 있다. 그러한 체제에서, 폴리실리콘 또는 실리콘 질화물 필러(pillar) 재료와 같은 더미 게이트 재료는 제거되어 영구 게이트 전극 재료로 교체될 수 있다. 그러한 일 실시예에서, 이전의 프로세싱을 통해 수행된 것과는 반대로, 영구 게이트 유전체 층도 또한 이 공정에서 형성된다. 일 실시예에서, 더미 게이트들은 건식 에칭 또는 습식 에칭 공정에 의해 제거된다. 일 실시예에서, 더미 게이트들은 다결정 실리콘 또는 비정질 실리콘으로 구성되며 SF6를 포함하는 건식 에칭 공정으로 제거된다. 다른 실시예에서, 더미 게이트들은 다결정 실리콘 또는 비정질 실리콘으로 구성되며 수성(aqueous) NH4OH 또는 테트라메틸암모늄 히드록시드(tetramethylammonium hydroxide)를 포함하는 습식 에칭 공정으로 제거된다. 일 실시예에서, 더미 게이트들은 실리콘 질화물로 구성되며 수성 인산(phosphoric acid)을 포함하는 습식 에칭으로 제거된다.
UFO 접근법을 이용한 두 번째 예에서, 도 5a-5j는 본 발명의 일 실시예에 따른, 반도체 디바이스의 다른 제조 방법에서의 다양한 작업들의 단면도들을 예시한다. 도 5a를 참조하면, 시작 반도체 구조체(500)는, 실리콘 게르마늄 에칭 정지 층과 같은 언더컷 에칭 정지 층(505A)상에 배치된, 실리콘 핀들과 같은 반도체 바디들(506)을 포함한다. 언더컷 에칭 정지 층(505A)은 벌크 실리콘 기판과 같은 기판(502) 상에 배치된다. 제2 실리콘 게르마늄 에칭 정지 층과 같은 제2 에칭 정지 층(505B)은 반도체 바디들(506) 상에 배치된다. 실리콘 질화물 하드마스크 층과 같은 하드마스크 층(510)은 제2 에칭 정지 층(505B)상에 배치된다. 도 5b에 묘사된 바와 같이, 실리콘 질화물 스페이서들과 같은 스페이서들(512)은 예를 들어 등각 층 퇴적 및 에치 백에 의해 반도체 바디들(506)의 측벽들을 따라 형성된다. 도 5c를 참조하면, 기판(502)의 노출된 부분들을 제거하여 반도체 바디들(506) 아래에 반도체 기둥들(520)을 제공한다. 예를 들어, 반도체 바디들(506)이 실리콘 질화물 하드마스크 및 스페이서들에 의해 그리고 실리콘 게르마늄 에칭 정지 층(505A)에 의해 보호되는 경우, 반도체 기둥들(520)은 반도체 바디들(506)에 영향을 미치지 않고 선택적으로 형성될 수 있다. 이어서, 도 5d에 묘사된 바와 같이, 반도체 기둥들(520)을 산화시켜 분리 기둥들(522)을 형성한다. 도 5d에 또한 묘사된 바와 같이, 나머지 기판(502)의 상부 부분 및 가능하게는 다소는 에칭 정지 층(505A)에서 산화가 또한 일어날 수 있다. 하지만, SiGe 층(505A)이 사용된 경우, 적어도 일부가 산화되지 않고 남아 있어, 반도체 바디들(506)이 산화되는 것을 방지한다. 도 5e를 참조하면, 스페이서들 및 하드마스크를 제거하여 분리 기둥들(522), 에칭 정지 층들(505A 및 505B) 및 반도체 바디들(506)이 남게 된다. 나머지 설명을 오직 하나의 반도체 바디(506)에 대해서만 집중하면, 도 5f에 묘사된 바와 같이, 반도체 바디(506) 및 분리 기둥(522)을 둘러싸도록 유전체 패턴(530), 예를 들어 층간 유전체(ILD) 패턴을 형성할 수 있다. 도 5g를 참조하면, 에칭 정지 층(505A 및505B)의 일부들을 선택적으로 제거하여 분리 기둥(522) 위에 반도체 바디(506)의 완전히 노출된 부분(532)을 제공한다. 예를 들어, 일 실시예에서, 반도체 바디(506)의 채널 영역 아래 및 위의 에칭 정지 층(505A 및 505B) 부분들을 제거하여, 예를 들어 궁극적으로 게이트-올-어라운드 구조체를 형성할 수 있도록 한다. 다른 실시예에서, 반도체 바디(506)의 소스/드레인 영역들 아래 및 위의 에칭 정지 층(505A 및 505B) 부분들을 제거하여, 예를 들어 궁극적으로 콘택-올-어라운드 구조체를 형성할 수 있도록 한다. 다른 실시예에서, 공정 흐름의 상이한 단계들에서, 반도체 바디(506)의 채널 영역 아래 및 위의 에칭 정지 층(505A 및 505B) 부분들을 제거하고 반도체 바디(506)의 소스/드레인 영역들 아래 및 위의 에칭 정지 층(505A 및 505B) 부분들을 제거하여, 예를 들어 궁극적으로 게이트-올-어라운드 및 콘택-올-어라운드 구조체를 형성할 수 있도록 한다. 예로서 첫 번째 경우를 이용하여, 도 5h에 묘사된 바와 같이, 도 5g의 구조체 내에 게이트 스택(540)을 형성하여 게이트-올-어라운드 구조체(550)를 제공한다. 게이트 스택(540)은 반도체 바디(506)의 채널 영역(532)을 둘러싸는 게이트 유전체 층(542) 및 게이트 전극(544) 재료를 포함한다. 도 5e 및 5i에 있어서(도 5i는 도 5h에서 수직으로 자른 도면임을 주목한다), 게이트 형성 이전 또는 이후에, 에피택셜 소스 및 드레인 영역(560)을 형성한다. 그러한 일 실시예에서, 선택적 에칭을 위해 상응하는 에칭 정지 층(505A) 부분을 이용하여 반도체 바디(506)의 소스 및 드레인 영역을 제거하고, 에피택셜 소스 및 드레인 영역을 형성한다. 후속하여, 도 5i에 묘사된 바와 같이, 에피택셜 소스 및 드레인(560) 아래의 에칭 정지 층(505A) 부분들을 제거하여 콘택-올-어라운드 구조체가 가능하도록 한다. 도 5j를 참조하면, 게이트 스택(540)이 영구적이 아닌 경우에, 게이트 스택은 하이-k 금속 게이트 스택과 같은 영구 게이트 스택(570)으로 교체될 수 있다.
도 5e에 후속하여, 가공을 위해 도 5f-5i에 도시된 작업들의 상이한 조합들을 선택할 수 있음이 이해될 것이다. 예를 들어, 반도체 바디(506)의 소스 및 드레인 영역은 에피택셜 영역들로 교체될 필요가 없다. 또한, 영역들(560) 아래의 에칭 정지 층 부분들은 제거될 필요가 없다. 또한, 예로서 도 5i를 참조하면, 가공으로부터의 가공물들이 잔류할 수 있다. 예로서, 에칭 정지 층들(505A 및 505B)의 영역들(505A' 및 505B')은 각각 게이트 전극 스페이서들(565) 아래에 잔류할 수 있다. 하지만, 전반적으로, 일반적인 실시예에서, 도 5a-5j는 핀 구조체의 하부 및 상부에 희생 SiGe 층을 사용하는 예시적 공정 흐름을 예시한다.
미리-형성된 매립 산화물 접근법을 이용한 예에서, 도 6a-6g는 본 발명의 일 실시예에 따른, 반도체 디바이스의 다른 제조 방법에서의 다양한 작업들의 단면도들을 예시한다. 도 6a를 참조하면, 시작 반도체 구조체(600)는, 실리콘 게르마늄 에칭 정지 층과 같은 언더컷 에칭 정지 층(605)상에 배치된, 실리콘 핀들과 같은 반도체 바디들(606)을 포함한다. 언더컷 에칭 정지 층(605)은 SOI 기판의 매립 SiO2 층과 같은 절연 층(604) 상에 배치된다. 절연 층(604)은 실리콘 기판과 같은 기판(602)상에 배치된다. 실리콘 질화물 하드마스크 층과 같은 하드마스크 층(610)은 반도체 바디들(606) 상에 배치된다. 도 6b에 묘사된 바와 같이, 언더컷 에칭 정지 층(605)은 예를 들어 건식 에칭 공정에 의해 절연 층(604)을 노출시키도록 패터닝된다. 나머지 설명을 오직 하나의 반도체 바디(606)에 대해서만 집중하면, 도 6c에 묘사된 바와 같이, 하드마스크(610)를 제거하고, 반도체 바디(606) 및 언더컷 에칭 정지 층(605)을 둘러싸도록 유전체 패턴(630), 예를 들어 층간 유전체(ILD) 패턴을 형성한다. 비록 도 6c에는 묘사되지 않았지만, 소스 및 드레인 언더컷(예를 들어, 도 2a-2c와 관련하여 설명된 바와 같은) 및 교체 게이트 공정도 또한, 이러한 단계 이전에 또는 이후에 수행될 수 있다. 도 6d를 참조하면, 하부 희생 층(및, 존재할 경우, 도 5a-5j와 관련하여 설명된 바와 같은 상부 희생 층)을 제거한다. 이어서, 도 6e에 묘사된 바와 같이, 게이트 유전체 층(642) 및 금속 게이트 전극(644)을 형성할 수 있다. 도 6f 및 도 6g에 있어서(후자는 도 6e의 반복임), 각각, FIN 컷(680)과 폴리 컷(690) 도면들 간의 비교가 제공된다. 전자의 도면에서, 소스 및 드레인 영역에서 트랜치 콘택 랩-어라운드(wrap-around)를 제조할 가능성이 있다.
위에서 도 4a-4j, 5a-5j 및 6a-6g에 설명 및 예시된 핀 구조체들과 관련하여 추가 와이어 구조체들(예를 들어 도 3a-3c와 관련하여 설명된 것들)이 또한 제조될 수 있음이 이해될 것이다.
본 발명에 설명된 하나 이상의 실시예는, 예를 들어 14 nm 이하의 노드 제품들에 대한 성능을 개선하고 대기 누설을 감소시키기 위해 구현될 수 있다. 대기 누설 감소는 극도로 엄격한 대기 전력 요건을 갖는 SOC(system-on-chip) 제품들에 있어서 특히 중요할 수 있다. 또한, 다른 또는 동일한 실시예들은, 예로서, S/D 스트레서로서 SiGe 또는 Ge를 이용하는 변형된 채널 공학의 더 높은 이동도 특성들을 이용할 수 있다. 또한, 게이트-올-어라운드 및/또는 콘택-올-어라운드 구조체들은 단채널 성능 및 트랜지스터 콘택 저항을 개선할 것으로 예측된다.
본 발명의 하나 이상의 실시예는 NMOS 또는 PMOS 트랜지스터들에 대한 또는 양자에 대한 채널 이동도를 개선하는 것에 관한 것이다. 이동도는 예를 들어 변형을, 예를 들어, 채널 영역에 이용하여 개선될 수 있다. 따라서, 본 발명에 설명된 하나 이상의 접근법은 NMOS 및 PMOS 트랜지스터들 모두를 위한 채널 영역들에 적절한 변형을 제공한다. 일 실시예에서, NMOS 및 PMOS 게이트-올-어라운드 디바이스들이 제공된다.
보다 구체적으로, 본 발명의 하나 이상의 실시예는 PMOS 나노와이어-기반 디바이스들의 정공 이동도 개선을 위한 압축 변형, 및 NMOS 나노와이어-기반 디바이스들의 전자 이동도 개선을 위한 인장 변형을 포함한다. 일 실시예에서, 디바이스 성능을 개선하거나 최대화하기 위해 그러한 층들로부터 변형 실리콘 및 변형 실리콘 게르마늄 디바이스들이 형성된다. 일 실시예에서, NMOS 및 PMOS 단축 변형(uniaxially strained) 나노와이어 또는 나노리본 디바이스들은 전술한 하나 이상의 접근법에 의해 공통 기판상에 또는 공통 기판 위에 제조된다. PMOS 트랜지스터들은 전류 흐름 방향을 따라 단축 압축 변형을 갖는 SiGe를 포함할 수 있는 한편, NMOS 트랜지스터들은 전류 흐름 방향을 따라 단축 인장 변형을 갖는 실리콘을 포함할 수 있다.
도 7은 본 발명의 일 구현에 따른 컴퓨팅 디바이스(700)를 예시한다. 컴퓨팅 디바이스(700)는 보드(702)를 수용한다. 보드(702)는 이에 제한되지는 않지만 프로세서(704) 및 적어도 하나의 통신 칩(706)을 포함하는 다수의 컴포넌트들을 포함할 수 있다. 프로세서(704)는 보드(702)에 물리적 및 전기적으로 결합된다. 일부 구현들에서, 적어도 하나의 통신 칩(706)은 또한 보드(702)에 물리적 및 전기적으로 결합된다. 추가 구현들에서, 통신 칩(706)은 프로세서(704)의 일부이다.
응용에 따라, 컴퓨팅 디바이스(700)는 보드(702)에 물리적 및 전기적으로 결합될 수 있거나 결합되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 구성요소들은, 이에 제한되지는 않지만 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 콘트롤러, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS 디바이스, 콤파스, 가속도계, 자이로스코프, 스피커, 카메라 및 대용량 저장 장치(예를 들어, 하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등)를 포함한다.
통신 칩(706)은 컴퓨팅 디바이스(700)에 및 이로부터의 데이터를 전송하기 위한 무선 통신을 가능하게 한다. 용어 "무선" 및 그의 파생어는 비고형(non-solid) 매체를 통해 변조 전자기 복사를 이용함으로써 데이터를 통신할 수 있는, 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하기 위해 사용될 수 있다. 비록 일부 실시예들에서는 그렇지 않을 수도 있지만, 용어는 관련 디바이스들이 임의의 와이어들을 포함하지 않는 것을 시사하지 않는다. 통신 칩(706)은, 이에 제한되지는 않지만, Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 그의 파생물 뿐만 아니라 3G, 4G, 5G 및 그 이상으로 지정된 임의의 다른 무선 프로토콜들을 포함하는, 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(700)는 복수의 통신 칩(706)을 포함할 수 있다. 예를 들어, 제1 통신 칩(706)은 Wi-Fi 및 블루투스와 같은 근거리 무선 통신 전용일 수 있으며, 제2 통신 칩(706)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 및 기타와 같은 장거리 무선 통신 전용일 수 있다.
컴퓨팅 디바이스(700)의 프로세서(704)는 프로세서(704) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 일부 구현들에서, 프로세서의 집적 회로 다이는 본 발명의 구현들에 따라 구축된 MOS-FET 트랜지스터들과 같은 하나 이상의 디바이스를 포함한다. 용어 "프로세서"는 저항기들 및/또는 메모리로부터 전자 데이터를 처리하여 그 전자 데이터를 저항기들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변형시키는 임의의 디바이스 또는 디바이스 일부를 지칭할 수 있다.
통신 칩(706)은 또한 통신 칩(706) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 다른 구현에 따라, 통신 칩의 집적 회로 다이는 본 발명의 구현에 따라 구축된 MOS-FET 트랜지스터와 같은 하나 이상의 디바이스를 포함한다.
추가 구현들에서, 컴퓨팅 디바이스(700) 내에 수용된 다른 컴포넌트는 본 발명의 구현들에 따라 구축된 MOS-FET 트랜지스터와 같은 하나 이상의 디바이스를 포함하는 집적 회로 다이를 포함할 수 있다.
각종 구현들에서, 컴퓨팅 디바이스(700)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA, 울트라 모바일 PC, 휴대폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어 또는 디지털 비디오 레코더일 수 있다. 추가 구현들에서, 컴퓨팅 디바이스(700)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
따라서, 본 발명의 실시예들은 전체 또는 국소 분리된 기판들 상에 형성된 변형 게이트-올-어라운드 반도체 디바이스들을 포함한다.
일 실시예에서, 반도체 디바이스는 반도체 기판을 포함한다. 절연 구조체는 반도체 기판 위에 배치된다. 3차원 채널 영역은 절연 구조체 위에 배치된다. 소스 및 드레인 영역은 3차원 채널 영역의 어느 한 측 상에 및 에피택셜 시드 층 상에 배치된다. 에피택셜 시드 층은, 3차원 채널 영역과 상이하며 절연 구조체 상에 배치된 반도체 재료로 구성된다. 게이트 전극 스택은 일부가 절연 구조체 상에 배치되고 에피택셜 시드 층에 횡 방향으로 인접하여 3차원 채널 영역을 둘러싼다.
일 실시예에서, 절연 구조체는 전체 절연 층이다.
일 실시예에서, 절연 구조체는 하나 이상의 분리 기둥들을 포함한다.
일 실시예에서, 3차원 채널 영역은 실리콘으로 구성되고, 에피택셜 시드 층은 실리콘 게르마늄으로 구성된다.
일 실시예에서, 소스 및 드레인 영역은 실리콘 게르마늄으로 구성되고 3차원 채널 영역에 단축 스트레스(uniaxial stress)를 제공한다.
일 실시예에서, 반도체 구조체는 절연 스페이서들의 쌍을 더 포함한다. 하나의 스페이서는 게이트 전극과 소스 영역 사이에 배치된다. 다른 스페이서는 게이트 전극과 드레인 영역 사이에 배치된다. 에피택셜 시드 층은 스페이서들의 쌍 각각의 아래에 연장된다.
일 실시예에서, 반도체 구조체는 도전성 콘택들의 쌍을 더 포함한다. 하나의 콘택은 소스 영역 상에 배치되고 소스 영역을 부분적으로 둘러싼다. 다른 콘택은 드레인 영역 상에 배치되고 드레인 영역을 부분적으로 둘러싼다.
일 실시예에서, 반도체 구조체는 3차원 채널 영역 위에 수직 배열로 배치된 하나 이상의 나노와이어를 더 포함한다. 게이트 전극 스택은 하나 이상의 나노와이어 각각의 채널 영역을 둘러싼다. 일 실시예에서, 게이트 전극 스택은 하이-k 게이트 유전체 층 및 금속 게이트 전극으로 구성된다.
일 실시예에서, 반도체 디바이스는 반도체 기판을 포함한다. 절연 구조체가 반도체 기판 위에 배치된다. 3차원 채널 영역은 절연 구조체 상에 배치된 에피택셜 시드 층상에 배치된다. 에피택셜 시드 층은 3차원 채널 영역과 상이한 반도체 재료로 구성된다. 게이트 전극 스택은 3차원 채널 영역을 부분적으로 둘러싼다. 소스 및 드레인 영역은 3차원 채널 영역의 어느 한 측 상에 및 절연 구조체 위에 배치된다. 도전성 콘택들의 쌍이 포함되며, 하나의 콘택은 소스 영역 상에 배치되고 소스 영역을 둘러싸며, 다른 콘택은 드레인 영역 상에 배치되고 드레인 영역을 둘러싼다. 한 쌍의 콘택의 각각의 부분은 절연 구조체 상에 배치되고 에피택셜 시드 층에 횡방향으로 인접한다.
일 실시예에서, 절연 구조체는 전체 절연 층을 포함한다.
일 실시예에서, 절연 구조체는 하나 이상의 분리 기둥을 포함한다.
일 실시예에서, 3차원 채널 영역은 실리콘으로 구성되고, 에피택셜 시드 층은 실리콘 게르마늄으로 구성된다.
일 실시예에서, 소스 및 드레인 영역은 실리콘 게르마늄으로 구성되고 3차원 채널 영역에 단축 스트레스를 제공한다.
일 실시예에서, 반도체 구조체는 절연 스페이서들의 쌍을 더 포함한다. 하나의 스페이서는 게이트 전극과 소스 영역 사이에 배치된다. 다른 스페이서는 게이트 전극과 드레인 영역 사이에 배치된다. 에피택셜 시드 층은 스페이서들의 쌍 각각의 아래에 연장된다.
일 실시예에서, 반도체 구조체는 3차원 채널 영역 위에 수직 배열로 배치된 하나 이상의 나노와이어를 더 포함한다. 게이트 전극 스택은 하나 이상의 나노와이어 각각의 채널 영역을 둘러싼다.
일 실시예에서, 게이트 전극 스택은 하이-k 게이트 유전체 층 및 금속 게이트 전극을 포함한다.
일 실시예에서, 반도체 디바이스는 반도체 기판을 포함한다. 절연 구조체는 반도체 기판 위에 배치된다. 3차원 채널 영역은 절연 구조체 위에 배치된다. 게이트 전극 스택은 일부가 절연 구조체 상에 배치되어 3차원 채널 영역을 둘러싼다. 소스 및 드레인 영역은 3차원 채널 영역의 어느 한 측 상에 및 절연 구조체의 위에 배치된다. 도전성 콘택들의 쌍이 포함되고, 하나의 콘택은 소스 영역 상에 배치되고 소스 영역을 둘러싸며, 다른 콘택은 드레인 영역 상에 배치되고 드레인 영역을 둘러싼다. 콘택들의 쌍의 각각의 부분은 절연 구조체 상에 배치된다. 절연 스페이서들의 쌍이 포함되고, 하나의 스페이서는 게이트 전극과 소스 영역 사이에 배치되고 다른 스페이서는 게이트 전극과 드레인 영역 사이에 배치된다. 나머지 에피택셜 시드 층은 스페이서들의 쌍 각각의 아래에 배치되고 게이트 전극 스택의 일부 및 각각의 도전성 콘택 일부에 횡 방향으로 인접한다. 나머지 에피택셜 시드 층은 3차원 채널 영역과 상이한 반도체 재료로 구성된다.
일 실시예에서, 절연 구조체는 전체 절연 층을 포함한다.
일 실시예에서, 절연 구조체는 하나 이상의 분리 기둥을 포함한다.
일 실시예에서, 3차원 채널 영역은 실리콘으로 구성되고, 나머지 에피택셜 시드 층은 실리콘 게르마늄으로 구성된다.
일 실시예에서, 소스 및 드레인 영역은 실리콘 게르마늄으로 구성되고 3차원 채널 영역에 단축 스트레스를 제공한다.
일 실시예에서, 반도체 구조체는 3차원 채널 영역 위에 수직 배열로 배치된 하나 이상의 나노와이어를 더 포함한다. 게이트 전극 스택은 하나 이상의 나노와이어 각각의 채널 영역을 둘러싼다.
일 실시예에서, 게이트 전극 스택은 하이-k 게이트 유전체 층 및 금속 게이트 전극을 포함한다.
일 실시예에서, 반도체 디바이스의 제조 방법은 반도체 기판 위에 배치된 에피택셜 시드 층상에 3차원 반도체 구조체를 형성하는 단계를 포함한다. 에피택셜 시드 층은 3차원 반도체 구조체와 상이한 반도체 재료로 구성된다. 3차원 반도체 구조체는 3차원 채널 영역을 제공하고 3차원 채널 영역의 어느 한 측 상에 에피택셜 시드 층 일부들을 노출시키도록 에칭된다. 소스 및 드레인 영역은 3차원 채널 영역의 어느 한 측 상에 및 에피택셜 시드 층 상에 형성된다. 3차원 채널 영역과 소스 및 드레인 영역은 반도체 기판으로부터 절연된다. 후속하여, 에피택셜 시드 층의 일부가 제거된다. 게이트 전극 스택은 3차원 채널 영역을 적어도 부분적으로 둘러싸도록 형성된다. 도전성 콘택들의 쌍이 형성되고, 하나의 콘택은 소스 영역을 적어도 부분적으로 둘러싸고, 다른 콘택은 드레인 영역을 적어도 부분적으로 둘러싼다.
일 실시예에서, 3차원 채널 영역과 소스 및 드레인 영역을 절연시키는 단계는 반도체 기판상에 전체 절연 층을 제공하는 단계를 포함한다.
일 실시예에서, 3차원 채널 영역과 소스 및 드레인 영역을 절연시키는 단계는 하나 이상의 분리 기둥을 형성하는 단계를 포함한다.
일 실시예에서, 게이트 전극 스택을 형성하는 단계는 교체 게이트 공정을 이용하는 단계를 포함한다.
일 실시예에서, 에피택셜 시드 층의 일부를 제거하는 단계는 3차원 채널 영역과 반도체 기판 사이의 부분을 제거하는 단계를 포함한다. 게이트 전극 스택은 3차원 채널 영역을 둘러싼다.
일 실시예에서, 에피택셜 시드 층의 일부를 제거하는 단계는 소스 및 드레인 영역과 반도체 기판 사이의 부분을 제거하는 단계를 포함한다. 하나의 콘택은 소스 영역을 둘러싸고 다른 콘택은 드레인 영역을 둘러싼다.

Claims (39)

  1. 반도체 디바이스로서,
    반도체 기판;
    상기 반도체 기판 위에 배치된 분리 기둥(isolation pedestal) - 상기 분리 기둥은 비평면 최상부 표면을 가지는 단일 바디(body)를 가짐 -;
    상기 분리 기둥 위에 배치된 3차원 채널 영역;
    상기 3차원 채널 영역의 어느 한 측면(either side) 상에 배치된 소스 및 드레인 영역; 및
    일부가 상기 분리 기둥의 비평면 최상부 표면 상에 배치되고 상기 3차원 채널 영역을 둘러싸는 게이트 전극 스택을 포함하는 반도체 디바이스.
  2. 제1항에 있어서,
    상기 소스 및 드레인 영역은 에피택셜 시드 층 상에 배치되고,
    상기 에피택셜 시드 층은 상기 3차원 채널 영역과는 상이한 반도체 재료를 포함하고,
    상기 에피택셜 시드 층은 상기 분리 기둥의 비평면 최상부 표면 상에 배치되는 반도체 디바이스.
  3. 제1항에 있어서,
    도전성 콘택들의 쌍 - 하나의 콘택은 상기 소스 영역 상에 배치되고 상기 소스 영역을 둘러싸며 다른 하나의 콘택은 상기 드레인 영역 상에 배치되고 상기 드레인 영역을 둘러쌈 -을 더 포함하고,
    상기 콘택들의 쌍의 각각의 일부는 상기 분리 기둥의 비평면 최상부 표면 상에 배치되는 반도체 디바이스.
  4. 제2항에 있어서,
    상기 3차원 채널 영역은 본질적으로 실리콘으로 구성되고, 상기 에피택셜 시드 층은 실리콘 게르마늄을 포함하는 반도체 디바이스.
  5. 제4항에 있어서,
    상기 소스 및 드레인 영역은 실리콘 게르마늄을 포함하고 상기 3차원 채널 영역에 단축 스트레스(uniaxial stress)를 제공하는 반도체 디바이스.
  6. 제2항에 있어서,
    절연 스페이서들의 쌍 - 하나의 스페이서는 상기 게이트 전극 스택과 상기 소스 영역 사이에 배치되고 다른 하나의 스페이서는 상기 게이트 전극 스택과 상기 드레인 영역 사이에 배치됨 - 을 더 포함하고,
    상기 에피택셜 시드 층은 상기 스페이서들의 쌍의 각각의 아래에 연장되는 반도체 디바이스.
  7. 제2항에 있어서,
    도전성 콘택들의 쌍 - 하나의 콘택은 상기 소스 영역 상에 배치되고 상기 소스 영역을 부분적으로 둘러싸며 다른 하나의 콘택은 상기 드레인 영역 상에 배치되고 상기 드레인 영역을 부분적으로 둘러쌈 -을 더 포함하는 반도체 디바이스.
  8. 제1항에 있어서,
    상기 3차원 채널 영역 위에 수직 배열로 배치된 하나 이상의 나노와이어 - 상기 게이트 전극 스택은 상기 하나 이상의 나노와이어의 각각의 채널 영역을 둘러쌈 - 를 더 포함하는 반도체 디바이스.
  9. 제1항에 있어서,
    상기 게이트 전극 스택은 하이-k 게이트 유전체 층 및 금속 게이트 전극을 포함하는 반도체 디바이스.
  10. 반도체 디바이스로서,
    반도체 기판;
    상기 반도체 기판 위에 배치된 분리 기둥 - 상기 분리 기둥은 비평면 최상부 표면을 가지는 단일 바디를 가짐 -;
    상기 분리 기둥 위에 배치된 3차원 채널 영역;
    상기 3차원 채널 영역을 적어도 부분적으로 둘러싸는 게이트 전극 스택;
    상기 3차원 채널 영역의 어느 한 측 상에 그리고 상기 분리 기둥 위에 배치된 소스 및 드레인 영역; 및
    도전성 콘택들의 쌍 - 하나의 콘택은 상기 소스 영역 상에 배치되고 상기 소스 영역을 둘러싸며 다른 하나의 콘택은 상기 드레인 영역 상에 배치되고 상기 드레인 영역을 둘러쌈 - 을 포함하고,
    상기 콘택들의 쌍의 각각의 일부는 상기 분리 기둥의 비평면 최상부 표면 상에 배치되는 반도체 디바이스.
  11. 제10항에 있어서,
    상기 3차원 채널 영역은 에피택셜 시드 층 상에 배치되고,
    상기 에피택셜 시드 층은 상기 분리 기둥의 비평면 최상부 표면 상에 배치되고,
    상기 에피택셜 시드 층은 상기 3차원 채널 영역과는 상이한 반도체 재료를 포함하고,
    상기 게이트 전극 스택은 상기 3차원 채널 영역을 부분적으로만 둘러싸는 반도체 디바이스.
  12. 제11항에 있어서,
    상기 3차원 채널 영역은 본질적으로 실리콘으로 구성되고, 상기 에피택셜 시드 층은 실리콘 게르마늄을 포함하는 반도체 디바이스.
  13. 제12항에 있어서,
    상기 소스 및 드레인 영역은 실리콘 게르마늄을 포함하고 상기 3차원 채널 영역에 단축 스트레스를 제공하는 반도체 디바이스.
  14. 제11항에 있어서,
    절연 스페이서들의 쌍 - 하나의 스페이서는 상기 게이트 전극 스택과 상기 소스 영역 사이에 배치되고 다른 하나의 스페이서는 상기 게이트 전극 스택과 상기 드레인 영역 사이에 배치됨 - 을 더 포함하고,
    상기 에피택셜 시드 층은 상기 스페이서들의 쌍의 각각의 아래에 연장되는 반도체 디바이스.
  15. 제10항에 있어서,
    상기 3차원 채널 영역 위에 수직 배열로 배치된 하나 이상의 나노와이어 - 상기 게이트 전극 스택은 상기 하나 이상의 나노와이어의 각각의 채널 영역을 둘러쌈 - 를 더 포함하는 반도체 디바이스.
  16. 제10항에 있어서,
    상기 게이트 전극 스택은 하이-k 게이트 유전체 층 및 금속 게이트 전극을 포함하는 반도체 디바이스.
  17. 반도체 디바이스를 제조하는 방법으로서,
    반도체 기판 위에 배치된 에피택셜 시드 층상에 3차원 반도체 구조체를 형성하는 단계 - 상기 에피택셜 시드 층은 상기 3차원 반도체 구조체와는 상이한 반도체 재료를 포함함 -;
    상기 3차원 반도체 구조체를 에칭하여 3차원 채널 영역을 제공하고 상기 3차원 채널 영역의 어느 한 측 상의 상기 에피택셜 시드 층의 부분들을 노출시키는 단계;
    상기 3차원 채널 영역의 어느 한 측 상에 및 에피택셜 시드 층 상에 소스 및 드레인 영역을 형성하는 단계;
    상기 반도체 기판과 연속인 하나 이상의 분리 기둥을 포함하는 절연 구조체를 형성함으로써 상기 3차원 채널 영역과 상기 소스 및 드레인 영역을 상기 반도체 기판으로부터 절연시키는 단계;
    후속하여,
    상기 에피택셜 시드 층의 일부를 제거하는 단계;
    상기 3차원 채널 영역을 적어도 부분적으로 둘러싸는 게이트 전극 스택을 형성하는 단계; 및
    도전성 콘택들의 쌍을 형성하는 단계 - 하나의 콘택은 상기 소스 영역을 적어도 부분적으로 둘러싸며 다른 하나의 콘택은 상기 드레인 영역을 적어도 부분적으로 둘러쌈 -
    를 포함하는 반도체 디바이스를 제조하는 방법.
  18. 제17항에 있어서,
    상기 게이트 전극 스택을 형성하는 단계는 교체 게이트 공정을 이용하는 단계를 포함하는 반도체 디바이스를 제조하는 방법.
  19. 제17항에 있어서,
    상기 에피택셜 시드 층의 일부를 제거하는 단계는 상기 3차원 채널 영역과 상기 반도체 기판 사이의 부분을 제거하는 단계를 포함하고,
    상기 게이트 전극 스택은 상기 3차원 채널 영역을 둘러싸는 반도체 디바이스를 제조하는 방법.
  20. 반도체 구조체로서,
    반도체 기판;
    상기 반도체 기판 위에 배치된 분리 기둥 - 상기 분리 기둥은 비평면 최상부 표면을 가지는 단일 바디를 가짐 -;
    상기 분리 기둥 위의 반도체 바디;
    상기 반도체 바디의 제1 측(first side)에 있는 제1 소스 또는 드레인 영역;
    상기 반도체 바디의 제2 측에 있는 제2 소스 또는 드레인 영역 - 상기 반도체 바디의 제2 측은 상기 반도체 바디의 제1 측의 반대편임 -;
    상기 반도체 바디를 적어도 부분적으로 둘러싸는 게이트 전극 스택;
    상기 제1 소스 또는 드레인 영역 상에 배치되고 상기 제1 소스 또는 드레인 영역을 적어도 부분적으로 둘러싸는 제1 도전성 콘택; 및
    상기 제2 소스 또는 드레인 영역 상에 배치되고 상기 제2 소스 또는 드레인 영역을 적어도 부분적으로 둘러싸는 제2 도전성 콘택을 포함하는 반도체 구조체.
  21. 제20항에 있어서,
    상기 게이트 전극 스택은 상기 반도체 바디를 완전히 둘러싸고,
    상기 게이트 전극 스택의 일부는 상기 분리 기둥의 비평면 최상부 표면 상에 있는 반도체 구조체.
  22. 제21항에 있어서,
    상기 제1 도전성 콘택은 상기 제1 소스 또는 드레인 영역을 완전히 둘러싸고,
    상기 제2 도전성 콘택은 상기 제2 소스 또는 드레인 영역을 완전히 둘러싸고,
    상기 제1 도전성 콘택의 일부 및 상기 제2 도전성 콘택의 일부는 상기 분리 기둥의 비평면 최상부 표면 상에 있는 반도체 구조체.
  23. 제20항에 있어서,
    상기 제1 도전성 콘택은 상기 제1 소스 또는 드레인 영역을 완전히 둘러싸고,
    상기 제2 도전성 콘택은 상기 제2 소스 또는 드레인 영역을 완전히 둘러싸고,
    상기 제1 도전성 콘택의 일부 및 상기 제2 도전성 콘택의 일부는 상기 분리 기둥의 비평면 최상부 표면 상에 있는 반도체 구조체.
  24. 제20항에 있어서,
    상기 게이트 전극 스택은 상기 반도체 바디를 부분적으로만 둘러싸는 반도체 구조체.
  25. 제24항에 있어서,
    상기 제1 도전성 콘택은 상기 제1 소스 또는 드레인 영역을 완전히 둘러싸고,
    상기 제2 도전성 콘택은 상기 제2 소스 또는 드레인 영역을 완전히 둘러싸고,
    상기 제1 도전성 콘택의 일부 및 상기 제2 도전성 콘택의 일부는 상기 분리 기둥의 비평면 최상부 표면 상에 있는 반도체 구조체.
  26. 제24항에 있어서,
    상기 제1 도전성 콘택은 상기 제1 소스 또는 드레인 영역을 부분적으로만 둘러싸고,
    상기 제2 도전성 콘택은 상기 제2 소스 또는 드레인 영역을 부분적으로만 둘러싸는 반도체 구조체.
  27. 제20항에 있어서,
    상기 제1 도전성 콘택은 상기 제1 소스 또는 드레인 영역을 부분적으로만 둘러싸고,
    상기 제2 도전성 콘택은 상기 제2 소스 또는 드레인 영역을 부분적으로만 둘러싸는 반도체 구조체.
  28. 제21항에 있어서,
    상기 제1 도전성 콘택은 상기 제1 소스 또는 드레인 영역을 부분적으로만 둘러싸고,
    상기 제2 도전성 콘택은 상기 제2 소스 또는 드레인 영역을 부분적으로만 둘러싸는 반도체 구조체.
  29. 제20항에 있어서,
    상기 게이트 전극 스택의 제1 측과, 상기 제1 소스 또는 드레인 영역 사이의 제1 절연 스페이서; 및
    상기 게이트 전극 스택의 제2 측과, 상기 제2 소스 또는 드레인 영역 사이의 제2 절연 스페이서
    를 더 포함하고,
    상기 게이트 전극 스택의 제2 측은 상기 게이트 전극 스택의 제1 측의 반대편인 반도체 구조체.
  30. 제20항에 있어서,
    상기 제1 소스 또는 드레인 영역, 및 상기 제2 소스 또는 드레인 영역은 에피택셜 시드 층 상에 있고,
    상기 에피택셜 시드 층은 상기 반도체 바디와는 상이한 반도체 재료를 포함하고,
    상기 에피택셜 시드 층은 상기 분리 기둥의 비평면 최상부 표면 상에 있는 반도체 구조체.
  31. 제30항에 있어서,
    상기 반도체 바디는 본질적으로 실리콘으로 구성되고, 상기 에피택셜 시드 층은 실리콘 게르마늄을 포함하는 반도체 구조체.
  32. 제31항에 있어서,
    상기 제1 소스 또는 드레인 영역, 및 상기 제2 소스 또는 드레인 영역은 실리콘 게르마늄을 포함하고 상기 반도체 바디에 단축 스트레스를 제공하는 반도체 구조체.
  33. 제20항에 있어서,
    상기 반도체 바디 위에 수직 배열로 배치된 하나 이상의 나노와이어 - 상기 게이트 전극 스택은 상기 하나 이상의 나노와이어의 각각의 채널 영역을 둘러쌈 - 를 더 포함하는 반도체 구조체.
  34. 제20항에 있어서,
    상기 게이트 전극 스택은 하이-k 게이트 유전체 층 및 금속 게이트 전극을 포함하는 반도체 구조체.
  35. 반도체 구조체를 제조하는 방법으로서,
    반도체 기판 위에 분리 기둥 - 상기 분리 기둥은 비평면 최상부 표면을 가지는 단일 바디를 가짐 - 을 형성하는 단계;
    상기 분리 기둥 위의 반도체 바디를 형성하는 단계;
    상기 반도체 바디의 제1 측에 있는 제1 소스 또는 드레인 영역을 형성하는 단계;
    상기 반도체 바디의 제2 측에 있는 제2 소스 또는 드레인 영역을 형성하는 단계 - 상기 반도체 바디의 제2 측은 상기 반도체 바디의 제1 측의 반대편임 -;
    상기 반도체 바디를 적어도 부분적으로 둘러싸는 게이트 전극 스택을 형성하는 단계;
    상기 제1 소스 또는 드레인 영역 상에 배치되고 상기 제1 소스 또는 드레인 영역을 적어도 부분적으로 둘러싸는 제1 도전성 콘택을 형성하는 단계; 및
    상기 제2 소스 또는 드레인 영역 상에 배치되고 상기 제2 소스 또는 드레인 영역을 적어도 부분적으로 둘러싸는 제2 도전성 콘택을 형성하는 단계를 포함하는 반도체 구조체를 제조하는 방법.
  36. 제35항에 있어서,
    상기 게이트 전극 스택은 상기 반도체 바디를 완전히 둘러싸고,
    상기 게이트 전극 스택의 일부는 상기 분리 기둥의 비평면 최상부 표면 상에 형성되는 반도체 구조체를 제조하는 방법.
  37. 제35항에 있어서,
    상기 게이트 전극 스택은 상기 반도체 바디를 부분적으로만 둘러싸는 반도체 구조체를 제조하는 방법.
  38. 제35항에 있어서,
    상기 제1 도전성 콘택은 상기 제1 소스 또는 드레인 영역을 완전히 둘러싸고,
    상기 제2 도전성 콘택은 상기 제2 소스 또는 드레인 영역을 완전히 둘러싸고,
    상기 제1 도전성 콘택의 일부 및 상기 제2 도전성 콘택의 일부는 상기 분리 기둥의 비평면 최상부 표면 상에 있는 반도체 구조체를 제조하는 방법.
  39. 제35항에 있어서,
    상기 게이트 전극 스택을 형성하는 단계는, 교체 게이트 공정을 이용하는 단계를 포함하는 반도체 구조체를 제조하는 방법.
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