KR20170001790A - 박막 트랜지스터 기판, 및 표시 장치 - Google Patents

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Abstract

기판, 제1 금속층, 반도체층, 및 제2 금속층을 포함하는 박막 트랜지스터 기판이 제공된다. 상기 제1 금속층은 상기 기판 상에 서로 이격되어 배치되는 게이트 전극 및 아일랜드 전극을 포함한다. 상기 반도체층은 상기 제1 금속층 상에서 상기 게이트 전극과 적어도 부분적으로 중첩한다. 상기 제2 금속층은 상기 반도체층 상에 서로 이격되어 배치되는 소스 전극 및 드레인 전극을 포함한다. 상기 소스 전극은 상기 아일랜드 전극의 상부에서 상기 아일랜드 전극과 적어도 부분적으로 중첩하도록 배치된다.

Description

박막 트랜지스터 기판, 및 표시 장치{Thin film transistor substrate, and display apparatus}
본 발명은 박막 트랜지스터 기판 및 표시 장치에 관한 것이다.
일반적으로 표시 장치는 복수의 화소들 및 화소들에 의해 구동되는 영상 표시층을 포함한다. 영상 표시층으로서 액정층, 전기 습윤층, 및 전기 영동층 등 다양한 영상 표시층들이 사용될 수 있다.
화소들은 각각 박막 트랜지스터에 연결된 화소 전극 및 공통 전압을 인가받는 공통 전극을 포함한다. 박막 트랜지스터는 게이트 신호에 의해 턴 온된다. 턴 온된 박막 트랜지스터는 데이터 전압을 제공받아 화소 전극에 제공한다. 데이터 전압을 인가받은 화소 전극 및 공통 전압을 인가받은 공통 전극에 의해 형성된 전계에 의해 영상 표시층이 구동되어 영상이 표시된다.
게이트 신호에 의해 박막 트랜지스터가 턴 온될 때, 박막 트랜지스터 내에 마이크로 아크(micro-arc)가 발생할 수 있으며, 마이크로 아크로 인하여 박막 트랜지스터의 온도가 상승하여 액티브가 열화될 수 있다.
본 발명의 실시예들이 해결하고자 하는 과제는 안정적으로 동작하는 박막 트랜지스터 기판, 및 이를 포함하는 표시 장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 일 측면에 따른 박막 트랜지스터 기판은 기판, 상기 기판 상에 서로 이격되어 배치되는 게이트 전극 및 아일랜드 전극을 포함하는 제1 금속층, 상기 제1 금속층 상에서 상기 게이트 전극과 적어도 부분적으로 중첩하는 반도체층, 및 상기 반도체층 상에 서로 이격되어 배치되는 소스 전극 및 드레인 전극을 포함하는 제2 금속층을 포함한다. 상기 소스 전극은 상기 아일랜드 전극의 상부에서 상기 아일랜드 전극과 적어도 부분적으로 중첩하도록 배치된다.
상기 소스 전극은 상기 아일랜드 전극과 직접 콘택할 수 있다.
상기 박막 트랜지스터 기판은 상기 게이트 전극과 상기 반도체층 사이에 배치되고, 상기 소스 전극과 상기 아일랜드 전극이 중첩하는 영역에 콘택홀을 갖는 제1 절연막을 더 포함할 수 있다. 상기 소스 전극과 상기 아일랜드 전극은 상기 제1 절연막의 상기 콘택홀을 통해 서로 직접 콘택할 수 있다.
상기 반도체층은 상기 소스 전극과 상기 아일랜드 전극이 중첩하는 영역에 콘택홀을 가질 수 있다. 상기 소스 전극과 상기 아일랜드 전극은 상기 반도체층의 상기 콘택홀 및 상기 제1 절연막의 상기 콘택홀을 통해 서로 직접 콘택할 수 있다.
상기 박막 트랜지스터 기판은 복수의 화소들을 포함할 수 있다. 상기 복수의 화소들 각각은 상기 게이트 전극, 상기 반도체층, 상기 소스 전극 및 상기 드레인 전극을 포함하는 박막 트랜지스터, 및 상기 아일랜드 전극을 포함할 수 있다.
상기 제1 금속층은 상기 게이트 전극을 포함하고 서로 전기적으로 연결되는 복수의 게이트 전극들, 및 상기 아일랜드 전극을 포함하고 서로 전기적으로 절연되는 복수의 아일랜드 전극들을 포함할 수 있다. 상기 복수의 아일랜드 전극들과 상기 복수의 게이트 전극들은 서로 전기적으로 절연되도록 교대로 배열될 수 있다.
상기 제1 금속층은 행 방향을 따라 연장되는 게이트 라인을 포함할 수 있다. 상기 게이트 라인은 상기 복수의 게이트 전극들 중 상기 게이트 라인과 동일 행에 배치되는 게이트 전극들을 서로 전기적으로 연결하고 상기 복수의 아일랜드 전극들로부터 절연될 수 있다.
상기 박막 트랜지스터 기판은 상기 제2 금속층 상에 배치되고, 상기 소스 전극에 전기적으로 연결되는 화소 전극을 포함하는 제3 금속층을 더 포함할 수 있다.
상기 기판은 화소들이 배열되는 표시 영역 및 상기 표시 영역 주변의 비표시 영역을 포함할 수 있다. 상기 제1 금속층은 상기 비표시 영역 상의 패드 전극을 포함할 수 있다. 상기 제2 금속층은 상기 패드 전극과 직접 콘택하는 데이터 라인을 포함할 수 있다.
상기 제2 금속층은 상기 소스 전극을 포함하는 복수의 소스 전극들, 상기 드레인 전극을 포함하는 복수의 드레인 전극들, 및 열 방향을 따라 연장되는 상기 데이터 라인을 포함할 수 있다. 상기 데이터 라인은 상기 복수의 드레인 전극들 중 상기 데이터 라인과 동일 열에 배치되는 드레인 전극들을 서로 전기적으로 연결할 수 있다.
상기 반도체층은 산화물 반도체를 포함할 수 있다.
상기 산화물 반도체는 인듐-갈륨-아연 산화물을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 일 측면에 따른 표시 장치는 복수의 화소들이 배열되는 표시 영역 및 상기 표시 영역 주변의 비표시 영역이 정의되는 제1 기판, 상기 제1 기판과 마주보는 제2 기판, 및 상기 제1 기판 및 상기 제2 기판 사이에 배치된 액정층을 포함한다. 상기 화소들 각각은, 상기 제1 기판 상에 서로 이격되어 배치되는 게이트 전극 및 아일랜드 전극을 포함하는 제1 금속층, 상기 제1 금속층 상에서 상기 게이트 전극과 적어도 부분적으로 중첩하는 반도체층, 상기 반도체층 상에 서로 이격되어 배치되는 소스 전극 및 드레인 전극을 포함하는 제2 금속층을 포함한다. 상기 소스 전극은 상기 아일랜드 전극의 상부에서 상기 아일랜드 전극과 적어도 부분적으로 중첩하도록 배치된다.
상기 소스 전극은 상기 아일랜드 전극과 직접 콘택할 수 있다.
상기 표시 장치는 상기 게이트 전극과 상기 반도체층 사이에 배치되고, 상기 소스 전극과 상기 아일랜드 전극이 중첩하는 영역에 콘택홀을 갖는 제1 절연막을 더 포함할 수 있다. 상기 소스 전극과 상기 아일랜드 전극은 상기 제1 절연막의 상기 콘택홀을 통해 서로 직접 콘택할 수 있다.
상기 반도체층은 상기 소스 전극과 상기 아일랜드 전극이 중첩하는 영역에 콘택홀을 가질 수 있다. 상기 소스 전극과 상기 아일랜드 전극은 상기 반도체층의 상기 콘택홀 및 상기 제1 절연막의 상기 콘택홀을 통해 서로 직접 콘택할 수 있다.
상기 표시 장치는 상기 화소들 각각은 상기 제2 금속층 상에 배치되고, 상기 소스 전극에 전기적으로 연결되는 화소 전극을 포함하는 제3 금속층을 더 포함할 수 있다.
상기 화소들 각각은 상기 게이트 전극, 상기 반도체층, 상기 소스 전극 및 상기 드레인 전극을 포함하는 박막 트랜지스터, 상기 소스 전극과 직접 콘택하는 상기 아일랜드 전극, 및 상기 소스 전극에 전기적으로 연결되는 상기 화소 전극을 포함할 수 있다.
상기 제1 금속층은 상기 비표시 영역 상의 패드 전극을 포함할 수 있다. 상기 제2 금속층은 상기 패드 전극과 직접 콘택하고 상기 표시 영역 상의 드레인 전극을 상기 패드 전극에 전기적으로 연결하는 데이터 라인을 포함할 수 있다.
상기 반도체층은 산화물 반도체를 포함할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
본 발명의 다양한 실시예들에 따른 박막 트랜지스터 기판, 및 이를 포함하는 표시 장치에 의하면, 박막 트랜지스터는 발열로 인한 열화 없이 장시간 동안 더욱 안정적으로 동작할 수 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도를 도시한다.
도 2는 일 실시예에 따른 표시 장치의 화소의 예시적인 평면도를 도시한다.
도 3은 도 2의 I-I'선 및 Ⅱ-Ⅱ'선을 따라 절취한 단면도를 도시한다.
도 4는 도 2의 Ⅲ-Ⅲ'선을 따라 절취한 단면도를 도시한다.
도 5a 내지 도 5e는 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 도면이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하의 실시예에서, 일 요소(elements) 또는 층이 다른 요소 또는 층의 "위(on)" 또는 "상(on)"에 배치되는 것으로 지칭되는 것은 다른 요소 또는 층의 바로 위뿐만 아니라 중간에 다른 요소 또는 층이 개재된 경우를 모두 포함한다. 반면, 요소가 다른 요소의 "직접 위(directly on)" 또는 "바로 위"에 배치되는 것으로 지칭되는 것은 중간에 다른 요소 또는 층이 개재되지 않은 것을 나타낸다. "및/또는"은 언급된 항목들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들 간의 위치 관계를 용이하게 설명하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용 시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다.
비록 제1, 제2 등의 용어가 다양한 요소들을 서술하기 위해서 사용되지만, 이 요소들은 이러한 용어에 의해 제한되지 않는다. 이러한 용어들은 단지 하나의 요소를 다른 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 요소는 본 발명의 기술적 사상 내에서 제2 요소일 수 있음은 물론이다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
본 명세서에서 개시되는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도를 도시한다.
도 1을 참조하면, 표시 장치(500)는 표시 패널(100), 게이트 구동부(200), 데이터 구동부(300), 및 구동 회로 기판(400)을 포함한다.
표시 패널(100)은 복수의 화소들(PX11~PXnm), 복수의 게이트 라인들(GL1~GLn), 및 복수의 데이터 라인들(DL1~DLm)을 포함한다. 표시 패널(100)은 표시 영역(DA) 및 표시 영역(DA)을 둘러싸는 비표시 영역(NDA)을 포함한다.
화소들(PX11~PXnm)은 표시 영역(DA) 상에 매트릭스 형태로 배열된다. 예를 들면, 화소들(PX11~PXnm)은 서로 교차하는 n개의 행들 및 m개의 열들로 배열될 수 있다. m 및 n은 0보다 큰 정수이다.
게이트 라인들(GL1~GLn) 및 데이터 라인들(DL1~DLm)은 서로 절연되어 교차하도록 배열된다. 게이트 라인들(GL1~GLn)은 게이트 구동부(200)에 연결되어 게이트 구동부(200)로부터 게이트 신호들을 수신한다. 데이터 라인들(DL1~DLm)은 데이터 구동부(300)에 연결되어 데이터 구동부(300)로부터 아날로그 형태의 데이터 전압들을 수신한다.
화소들(PX11~PXnm)은 대응하는 게이트 라인들(GL1~GLn) 및 대응하는 데이터 라인들(DL1~DLm)에 연결된다. 화소들(PX11~PXnm)은 대응하는 게이트 라인들(GL1~GLn)을 통해 전달된 게이트 신호에 응답하여 대응하는 데이터 라인들(DL1~DLm)을 통해 데이터 전압을 수신한다. 화소들(PX11~PXnm)은 데이터 전압에 대응하는 계조를 표시한다.
게이트 구동부(200)는 구동 회로 기판(400) 상에 실장된 타이밍 컨트롤러(미 도시)로부터의 게이트 제어 신호에 응답하여 게이트 신호들을 생성하고, 게이트 라인들(GL1~GLn)을 통해 순차적으로 그리고 행 단위로 화소들(PX11~PXnm)에 제공한다.
게이트 구동부(200)는 표시 영역(DA)에 인접한 비표시 영역(NDA)에 배치될 수 있다. 게이트 구동부(200)는 표시 영역(DA)의 좌측에 배치되는 것으로 도시되었지만, 이는 예시적이며, 게이트 구동부(200)는 표시 영역(DA)의 우측 또는 양측에 인접한 비표시 영역(NDA)에 배치될 수도 있다.
게이트 구동부(200)는 복수의 게이트 구동 칩들(미 도시)을 포함할 수 있다. 게이트 구동 칩들은 표시 영역(DA)의 좌측에 인접한 비표시 영역(NDA)에 칩 온 글래스(COG: Chip on Glass) 방식으로 실장될 수 있다. 그러나 이에 한정되지 않고, 게이트 구동 칩들은 표시 영역(DA)에 인접한 비표시 영역(NDA)에 테이프 캐리어 패키지(TCP: Tape Carrier Package) 방식으로 연결될 수 있다.
데이터 구동부(300)는 타이밍 컨트롤러로부터 영상 신호들 및 데이터 제어 신호를 수신한다. 데이터 구동부(300)는 데이터 제어 신호에 응답하여 영상 신호들에 대응하는 아날로그 데이터 전압들을 생성한다. 데이터 구동부(300)는 데이터 전압들을 데이터 라인들(DL1~DLm)을 통해 화소들(PX11~PXnm)에 제공한다.
데이터 구동부(300)는 복수의 소스 구동 칩들(310_1~310_k)을 포함할 수 있다. k는 0보다 크고 m보다 작은 정수이다. 소스 구동 칩들(310_1~310_k)은 대응하는 연성회로기판들(320_1~320_k) 상에 실장되어 구동 회로 기판(400)을 통해 표시 영역(DA)에 인접한 비표시 영역(NDA)에 연결된다. 데이터 구동부(300)가 표시 영역(DA)의 상측에 인접한 비표시 영역(NDA)에 연결되는 것으로 도시되었지만, 이는 예시적이며, 데이터 구동부(300)는 구동 회로 기판(400)을 통해 표시 영역(DA)의 하측 또는 양측에 인접한 비표시 영역(NDA)에 연결될 수도 있다.
데이터 구동부(300)는 테이프 캐리어 패키지 방식으로 표시 패널(100)에 연결될 수 있다. 그러나 이에 한정되지 않고, 소스 구동 칩들(310_1~310_k)은 표시영역(DA)의 상부에 인접한 비표시 영역(NDA)에 칩 온 글래스(COG: Chip on Glass) 방식으로 실장될 수 있다.
도시하지 않았으나, 데이터 라인들(DL1~DLm)은 비표시 영역(NDA)에 배치된 패드 전극들을 통해 소스 구동 칩들(310_1~310_k)에 연결될 수 있다. 또한, 게이트 라인들(GL1~GLn)은 비표시 영역(NDA)에 배치된 패드 전극들을 통해 게이트 구동부(200)에 연결될 수 있다.
도 2는 일 실시예에 따른 표시 장치의 화소의 예시적인 평면도를 도시한다.
도 2에는 하나의 화소(PXij)가 예시적으로 도시되지만, 도 1에 도시된 다른 화소들 역시 동일한 구성을 가질 것이다. 이하, 설명의 편의를 위해 하나의 화소(PXij)의 구성이 설명될 것이다.
도 2를 참조하면, 화소(PXij)의 평면상의 영역은 화소 영역(PA) 및 화소 영역(PA) 주변의 비화소 영역(NPA)을 포함한다. 화소 영역(PA)은 영상이 표시되는 영역으로 정의되고, 비화소 영역(NPA)은 영상이 표시되지 않는 영역으로 정의될 수 있다. 비화소 영역(NPA)은 화소 영역들(PA) 사이의 영역으로 정의될 수 있다.
게이트 라인들(GLi-1, GLi) 및 데이터 라인들(DLj-1, DLj)은 비화소 영역(NPA)에 배치된다. 게이트 라인들(GLi-1, GLi)은 제1 방향(D1)으로 연장된다. 데이터 라인들(DLj-1,DLj)은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되어 게이트 라인들(GLi-1,GLi)과 절연되어 교차한다. i는 0보다 크고 n보다 작거나 같은 정수이다. j는 0보다 크고 m보다 작거나 같은 정수이다.
화소(PXij)는 박막 트랜지스터(TFT) 및 박막 트랜지스터(TFT)에 연결된 화소 전극(PE)을 포함한다. 박막 트랜지스터(TFT)는 비화소 영역(NPA)에 배치된다. 화소 전극(PE)은 화소 영역(PA)에 배치된다. 화소(PXij)의 박막 트랜지스터(TFT)는 대응하는 게이트 라인(GLi) 및 대응하는 데이터 라인(DLj)에 연결된다.
박막 트랜지스터(TFT)는 게이트 라인(GLi)에 연결된 게이트 전극(GE), 데이터 라인(DLj)에 연결된 드레인 전극(DE), 및 화소 전극(PE)에 연결된 소스 전극(SE)을 포함한다. 게이트 전극(GE)은 게이트 라인(GLi)으로부터 분기된다. 드레인 전극(DE)은 게이트 전극(GE)과 적어도 부분적으로 중첩되는 데이터 라인(DLj)의 일 부분으로 정의된다. 소스 전극(SE)은 게이트 전극(GE) 상에서 드레인 전극(DE)과 이격되어 배치된다.
화소(PXij)는 아일랜드 전극(IE)을 포함한다. 도 2에 도시된 화소(PXij)뿐만 아니라 도 1에 도시된 다른 화소들 각각이 적어도 하나의 아일랜드 전극(IE)을 포함한다.
아일랜드 전극(IE)은 게이트 전극(GE)과 동일 물질로 동일 층에 배치된다. 아일랜드 전극(IE)은 박막 트랜지스터(TFT)의 소스 전극(SE)과 적어도 부분적으로 중첩하도록 배치된다. 일 실시예에 따르면, 소스 전극(SE)은 아일랜드 전극(IE)과 직접 콘택할 수 있다. 다른 실시예에 따르면, 도 2에 도시된 바와 같이, 소스 전극(SE)은 제1 콘택홀(CH1)을 통해 아일랜드 전극(IE)에 직접 콘택할 수 있다.
아일랜드 전극(IE)은 비화소 영역(NPA) 내에 배치될 수 있다. 아일랜드 전극(IE)은 게이트 전극(GE) 및 게이트 라인(GLi)로부터 절연된다. 인접한 화소들(PXij, PXij+1)의 아일랜드 전극들(IE)은 서로 전기적으로 절연된다. 아일랜드 전극들(IE)과 게이트 전극들(GE)은 제1 방향(D1)을 따라 서로 전기적으로 절연되도록 교대로 배열된다.
아일랜드 전극(IE)은 제1 방향(D1)을 따라 연장되도록 배치될 수 있다. 도 2에서 아일랜드 전극(IE)은 제2 컨택홀(CH2) 아래까지 연장되는 것으로 도시되어 있지만, 이는 예시적이며, 아일랜드 전극(IE)의 크기는 한정되지 않는다.
박막 트랜지스터(TFT)가 턴 온될 때, 박막 트랜지스터(TFT) 내에 마이크로 아크(micro-arc)가 발생할 수 있다. 마이크로 아크로 인하여 박막 트랜지스터(TFT)의 채널 영역의 온도가 상승할 수 있다. 박막 트랜지스터(TFT)가 열에 약한 반도체 물질을 채널 영역에 사용하고 있는 경우, 마이크로 아크 및 고온으로 인하여 반도체 물질이 열화될 수 있다. 일 실시예에 따르면, 아일랜드 전극(IE)을 통해 열을 방출함으로써, 박막 트랜지스터(TFT)의 채널 영역의 온도가 상승하는 것을 방지하거나 최소화할 수 있다. 소스 전극(SE)은 열 도전성이 높은 물질로 이루어지며 박막 트랜지스터(TFT)의 채널 영역과 아일랜드 전극(IE)을 직접 연결하고 있기 때문에, 박막 트랜지스터(TFT)의 채널 영역에서 발생하는 열은 아일랜드 전극(IE)을 통해 쉽게 방출될 수 있다.
소스 전극(SE)은 제2 콘택홀(CH2)을 통해 화소 전극(PE)에 전기적으로 연결된다. 화소 전극(PE)은 비화소 영역(NPA)으로 연장되어 제2 콘택홀(CH2)을 통해 박막 트랜지스터(TFT)의 소스 전극(SE)에 연결된다. 화소 전극(PE)으로부터 분기된 분기 전극(BE)이 제2 콘택홀(CH2)을 통해 박막 트랜지스터(TFT)의 소스 전극(SE)에 연결된다. 분기 전극(BE)은 비화소 영역(NPA)에 배치된다.
화소 전극(PE)은 복수의 가지부들(PE1), 제1 연결부(PE2), 및 제2 연결부(PE3)를 포함한다. 가지부들(PE1)은 서로 동일한 이격 거리를 가지며 제2 방향(D2)으로 연장된다. 제1 및 제2 연결부들(PE2, PE3)은 제1 방향(D1)으로 연장된다. 제1 연결부(PE2)은 가지부들(PE1)의 일측을 서로 연결하고, 제2 연결부(PE3)는 가지부들(PE1)의 타측을 서로 연결한다.
데이터 라인(DLj)은 연장되어 제3 콘택홀(CH3)을 통해 패드 전극(PAD)에 연결된다. 도시하지 않았으나, 패드 전극(PAD)은 연결 전극에 전기적으로 연결되고, 연결 전극은 소스 구동 칩에 전기적으로 연결된다. 따라서, 소스 구동 칩에서 출력되는 데이터 전압이 패드 전극(PAD)을 통해 데이터 라인(DLj)에 인가될 수 있다. 패드 전극(PAD)은 게이트 전극(GE)과 동일층에 배치된다. 이러한 구성은 아래에서 상세히 설명될 것이다.
도시하지 않았으나, 게이트 라인(GLi)도 연장되어 게이트 전극(GE)과 동일층에 배치된 패드 전극에 연결될 수 있다. 게이트 구동부(200)에서 출력되는 게이트 신호는 패드 전극을 통해 게이트 라인(GLi)에 인가될 수 있다.
도 2에 도시되지 않았으나, 공통 전극이 화소(PXij)에 배치될 수 있다. 공통 전극은 제1 개구부(OP1)를 포함한다. 제1 개구부(OP1)의 평면 상의 크기는 제2 콘택홀(CH2)보다 크게 형성된다. 이러한 구성은 이하 상세히 설명될 것이다.
도 3은 도 2의 I-I'선 및 Ⅱ-Ⅱ'선을 따라 절취한 단면도를 도시한다. 도 4는 도 2의 Ⅲ-Ⅲ'선을 따라 절취한 단면도를 도시한다.
도 3 및 도 4를 참조하면, 표시 패널(100)은 제1 기판(110), 제1 기판(110)과 마주보도록 배치된 제2 기판(120), 및 제1 기판(110)과 제2 기판(120) 사이에 배치된 액정층(LC)을 포함한다. 제1 기판(110)은 박막 트랜지스터 기판으로 지칭될 수 있다. 제1 기판(110) 상에 복수의 화소들(PX11~PXnm)이 배열될 수 있다.
제1 기판(110)은 베이스 기판(111), 박막 트랜지스터(TFT), 컬러 필터(CF), 제1 내지 제4 절연막(112, 113, 114, 115), 공통 전극(CE), 화소 전극(PE), 및 블랙 매트릭스(BM)를 포함한다.
베이스 기판(111)은 화소들(PX11~PXnm)이 배치되는 표시 영역(DA), 및 표시 영역(DA) 주변에 배치되는 비표시 영역(NDA)을 포함할 수 있다. 또한, 베이스 기판(111)의 표시 영역(DA)은 화소 영역들(PA) 및 화소 영역들(PA) 사이의 비화소 영역(NPA)을 포함한다.
비화소 영역(NPA)의 베이스 기판(111) 상에 아일랜드 전극(IE), 박막 트랜지스터(TFT)의 게이트 전극(GE), 및 게이트 라인(GLi-1)이 배치된다. 도 2에 도시된 바와 같이, 게이트 전극(GE)은 게이트 라인(GLi)으로부터 분기된다. 비표시 영역(NDA)의 베이스 기판(111) 상에 패드 전극(PAD)이 배치된다. 아일랜드 전극(IE), 게이트 전극(GE), 게이트 라인들(GLi-1, GLi), 및 패드 전극(PAD)은 동일한 물질로 동일층에 동시에 형성될 수 있다. 아일랜드 전극(IE), 게이트 전극(GE), 게이트 라인들(GLi-1, GLi), 및 패드 전극(PAD)이 동일한 물질로 동시에 형성된 층은 제1 금속층으로 지칭될 수 있다.
비화소 영역(NPA)의 베이스 기판(111) 상에 아일랜드 전극(IE), 게이트 전극(GE), 및 게이트 라인(GLi-1)을 덮도록 제1 절연막(112)이 배치된다. 아일랜드 전극(IE)의 소정의 영역이 노출되도록 제1 절연막(112)을 관통하는 제1 콘택홀(CH1)이 형성된다. 비표시 영역(NDA)의 베이스 기판(111) 상에 패드 전극(PAD)을 덮도록 제1 절연막(112)이 배치된다. 패드 전극(PAD)의 소정의 영역이 노출되도록 제1 절연막(112)을 관통하는 제3 콘택홀(CH3)이 형성된다. 제1 절연막(112)은 무기 물질을 포함하는 무기 절연막일 수 있다. 제1 절연막(112)은 게이트 절연막으로 지칭될 수 있다.
비화소 영역(NPA)에서 제1 절연막(112) 상에 박막 트랜지스터(TFT)의 반도체층(SM)이 배치된다. 아일랜드 전극(IE)의 소정의 영역이 노출되도록 반도체층(SM)을 관통하는 제1 콘택홀(CH1)이 형성된다. 패드 전극(PAD)의 소정의 영역이 노출되도록 반도체층(SM)을 관통하는 제3 콘택홀(CH3)이 형성된다. 반도체층(SM)은 적어도 부분적으로 게이트 전극(GE)과 중첩하도록 배치된다. 도시하지 않았으나, 반도체층(SM)은 각각 액티브 층 및 오믹 콘택층을 포함할 수 있다. 또한, 반도체층(SM)은 산화물 반도체를 포함할 수 있다. 산화물 반도체는 인듐-갈륨-아연 산화물(IGZO: Indium gallium zinc oxide)을 포함할 수 있다.
반도체층(SM) 상에 소스 전극(SE) 및 드레인 전극(DE)이 서로 이격되어 배치된다. 드레인 전극(DE)은 게이트 전극(GE)과 중첩하는 데이터 라인(DLj)의 일 부분으로 정의될 수 있다. 소스 전극(SE)은 반도체층(SM)과 제1 절연막(112)을 관통하는 제1 콘택홀(CH1)을 통해 아일랜드 전극(IE)에 직접 콘택한다.
반도체층(SM)은 소스 전극(SE) 및 드레인 전극(DE) 사이에서 전도 채널(conductive channel)을 형성한다.
데이터 라인들(DLj-1, DLj)은 비화소 영역(NPA)에서 제1 절연막(112) 상에 배치된다. 데이터 라인들(DLj-1, DLj)과 제1 절연막(112) 사이에 반도체층(SM)이 개재된다.
데이터 라인(DLj)은 연장되어 반도체층(SM)과 제1 절연막(112)을 관통하는 제3 콘택홀(CH3)을 통해 패드 전극(PAD)에 전기적으로 연결된다. 데이터 라인들(DLj-1, DLj), 소스 전극(SE), 및 드레인 전극(DE)은 동일한 물질로 동일층에 동시에 형성될 수 있다. 데이터 라인들(DLj-1, DLj), 소스 전극(SE), 및 드레인 전극(DE)이 동일한 물질로 동시에 형성된 층은 제2 금속층으로 지칭될 수 있다.
베이스 기판(111) 상에 소스 전극(SE), 드레인 전극(DE), 및 데이터 라인들(DLj-1, DLj)을 덮도록 제2 절연막(113)이 배치된다. 제2 절연막(113)은 무기 물질을 포함하는 무기 절연막일 수 있다. 또한, 제2 절연막(113)은 패시베이션막으로 정의될 수 있다. 제2 절연막(113)은 박막 트랜지스터(TFT)의 반도체층(SM)의 노출된 상부를 덮는다.
화소 영역(PA)에서 제2 절연막(113) 상에 컬러 필터(CF)가 배치될 수 있다. 컬러 필터(CF)는 화소(PXij)를 투과하는 광에 색상을 제공한다. 컬러 필터(CF)는 적색 컬러 필터, 녹색 컬러 필터, 및 청색 컬러 필터 중 어느 하나일 수 있다.
표시 영역(DA)에서 컬러 필터(CF)를 덮도록 제2 절연막(113) 상에 제3 절연막(114)이 배치된다. 제3 절연막(114)은 유기 물질을 포함하는 유기 절연막일 수 있다. 컬러 필터(CF)는 화소 영역(PA)에서 제2 절연막(113) 및 제3 절연막(114) 사이에 배치될 수 있다.
표시 영역(DA)에서 제3 절연막(114) 상에 공통 전극(CE)이 배치될 수 있다. 공통 전극(CE)은 제1 개구부(OP1)를 포함한다. 제1 개구부(OP1)는 비화소 영역(NPA)에 배치된다. 제1 개구부(OP1)는 공통 전극(CE)이 형성되지 않는 영역이다. 공통 전극(CE)의 제1 개구부(OP1)는 제2 콘택홀(CH2)과 오버랩되도록 배치된다. 제1 개구부(OP1)는 제2 콘택홀(CH2)보다 크게 형성된다.
공통 전극(CE)은 투명 도전성 물질로 형성될 수 있다. 예를 들어, 공통 전극(CE)은 ITO(indium tin oxide), IZO(indium zinc oxide), ITZO(indium tin zinc oxide) 등의 투명 도전성 금속 산화물로 형성될 수 있다.
공통 전극(CE)을 덮도록 제3 절연막(114) 상에 제4 절연막(115)이 배치된다. 즉, 제3 절연막(114) 및 제4 절연막(115) 사이에 공통 전극(CE)이 배치된다. 제4 절연막(115)은 무기 물질을 포함하는 무기 절연막일 수 있다.
제2 절연막(113), 제3 절연막(114), 및 제4 절연막(115)을 관통하여 박막 트랜지스터(TFT)의 소스 전극(SE)의 소정의 영역을 노출시키는 제2 콘택홀(CH2)이 형성된다. 제2 콘택홀(CH2)은 공통 전극(CE)의 제1 개구부(OP1)과 중첩되도록 배치된다.
화소 영역(PA)에서 제4 절연막(115) 상에 화소 전극(PE)이 배치된다. 제4 절연막(115)은 화소 전극(PE) 및 공통 전극(CE)을 전기적으로 절연시킨다. 화소 전극(PE)은 공통 전극(CE)과 전계를 형성한다. 화소 전극(PE)은 제2 콘택홀(CH2)을 통해 박막 트랜지스터(TFT)의 소스 전극(SE)에 전기적으로 연결된다. 도 2에 도시된 바와 같이, 화소 전극(PE)으로부터 분기된 분기 전극(BE)은 비화소 영역(NPA)에서 제2 콘택홀(CH2)을 통해 박막 트랜지스터(TFT)의 소스 전극(SE)에 전기적으로 연결된다. 따라서, 박막 트랜지스터(TFT)의 소스 전극(SE)은 화소 전극(PE)에 전기적으로 연결될 수 있다.
화소 전극(PE) 및 분기 전극(BE)은 투명 도전성 물질로 형성될 수 있다. 예를 들어, 화소 전극(PE) 및 분기 전극(BE)은 ITO(indium tin oxide), IZO(indium zinc oxide), ITZO(indium tin zinc oxide) 등의 투명 도전성 금속 산화물로 형성될 수 있다.
비표시 영역(NDA)에서 데이터 라인(DLj)을 덮도록 제1 절연막(112) 상에 제2 절연막(113)이 배치된다. 또한, 비표시 영역(NDA)에서 제2 절연막(113) 상에 제4 절연막(115)이 배치된다. 비표시 영역(NDA)에서 데이터 라인(DLj)의 소정의 영역이 노출되도록 제2 절연막(113) 및 제4 절연막(115)을 관통하는 제4 콘택홀(CH4)이 형성된다.
제4 콘택홀(CH4)은 제3 콘택홀(CH3)과 중첩하도록 배치된다. 제4 콘택홀(CH4)은 제3 콘택홀(CH3)보다 크게 형성될 수 있다. 제3 콘택홀(CH3)을 통해 노출된 데이터 라인(DLj) 상에 연결 전극(CNE)이 배치된다. 연결 전극(CNE)은 데이터 라인(DLj)에 전기적으로 연결된다. 도시하지 않았으나, 연결 전극(CNE)에 소스 구동 칩이 전기적으로 연결될 수 있다. 따라서, 데이터 라인(DLj)이 패드 전극(PAD) 및 연결 전극(CNE)을 통해 소스 구동 칩에 전기적으로 연결될 수 있다. 분기 전극(BE), 연결 전극(CNE), 및 화소 전극(PE)은 동일한 물질로 동시에 형성될 수 있다. 분기 전극(BE), 연결 전극(CNE), 및 화소 전극(PE)이 동일한 물질로 동시에 형성된 층은 제3 금속층으로 지칭될 수 있다.
비화소 영역(NPA)에서 제4 절연막(115) 상에 블랙 매트릭스(BM)가 배치된다. 따라서, 블랙 매트릭스(BM)는 비화소 영역(NPA)에 배치된 분기 전극(BE) 상에 배치될 수 있다. 블랙 매트릭스(BM)는 영상을 구현함에 있어 불필요한 광을 차단한다. 블랙 매트릭스(BM)는 화소 영역(PA)의 가장 자리에서 발생할 수 있는 액정 분자들의 이상 거동에 의한 빛 샘이나, 컬러 필터(CF)의 가장자리에서 나타날 수 있는 혼색을 차단할 수 있다.
도 2 및 도 3에 도시된 바와 같이 화소 전극(PE)과 공통 전극(CE)이 배치된 액정 표시 장치는 PLS(Plane to Line Switching) 모드 액정 표시 장치로 정의될 수 있다. PLS 모드에서 데이터 전압이 인가된 화소 전극(PE)과 공통 전압이 인가된 공통 전극(CE)에 의해 프린지(fringe) 전계가 형성된다. PLS 모드에서 액정층(LC)의 액정 분자들은 프린지 전계에 의해 구동된다. 프린지 전계에 의해 구동된 액정 분자들에 의해 광 투과율이 조절되어 영상이 표시된다.
도시하지 않았으나, 표시 패널(100)의 하부에 표시 패널(100)에 광을 제공하는 백라이트 유닛이 배치될 수 있다.
예시적인 실시예로서 PLS 모드 표시 장치의 구성이 설명되었으나, 본 발명은 IPS 모드 및 VA 모드 표시 장치에도 적용될 수 있다.
도 5a 내지 도 5e는 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 도면이다.
도 5a를 참조하면, 베이스 기판(111)이 준비된다. 비화소 영역(NPA)의 베이스 기판(111) 상에 서로 전기적으로 절연되는 아일랜드 전극(IE) 및 게이트 전극(GE)이 형성된다. 또한, 비표시 영역(NDA)의 베이스 기판(111) 상에 패드 전극(PAD)이 형성된다. 도시하지 않았으나, 게이트 라인들(GLi-1, GLi)은 베이스 기판(111) 상에 제1 방향(D1)으로 연장되어 형성된다.
아일랜드 전극(IE), 게이트 전극(GE), 게이트 라인들(GLi, GLi-1), 및 패드 전극(PAD)은 동일한 물질로 동일층에 동시에 패터닝되어 제1 금속층으로서 형성될 수 있다.
도 5b를 참조하면, 아일랜드 전극(IE), 게이트 전극(GE) 및 패드 전극(PAD)을 덮도록 베이스 기판(111) 상에 제1 절연막(112)이 형성된다. 도시하지 않았으나, 제1 절연막(112)은 게이트 라인들(GLi-1,GLi)을 덮도록 베이스 기판(111) 상에 형성된다.
제1 절연막(112) 상에 반도체층(SM)이 형성된다. 반도체층(SM)은 적어도 부분적으로 게이트 전극(GE)과 중첩하도록 형성된다. 또한, 반도체층(SM)은 적어도 부분적으로 아일랜드 전극(IE)과 중첩하도록 형성된다.
아일랜드 전극(IE)의 소정의 영역이 노출되도록 제1 절연막(112) 및 반도체층(SM)을 관통하는 제1 콘택홀(CH1)이 형성된다. 또한, 패드 전극(PAD)의 소정의 영역이 노출되도록 제1 절연막(112) 및 반도체층(SM)을 관통하는 제3 콘택홀(CH3)이 형성된다.
도 5c를 참조하면, 반도체층(SM) 상에 소스 전극(SE) 및 드레인 전극(DE)이 서로 이격되어 형성된다. 소스 전극(SE)은 제1 콘택홀(CH1)을 통해 아일랜드 전극(IE)에 직접 콘택하도록 형성된다.
데이터 라인(DLj)은 연장되어 제3 콘택홀(CH3)을 통해 패드 전극(PAD)에 전기적으로 연결되도록 형성된다. 비화소 영역(NPA)에서 데이터 라인(DLj-1)이 제1 절연막(112) 상에 배치된다. 도시하지 않았으나, 데이터 라인(DLj)도 비화소 영역(NPA)에서 제1 절연막(112) 상에 배치된다. 데이터 라인들(DLj-1, DLj)과 제1 절연막(112) 사이에 반도체층(SM)이 개재된다.
데이터 라인들(DLj-1, DLj), 소스 전극(SE), 및 드레인 전극(DE)은 동일한 물질로 동일층에 동시에 패터닝되어 제2 금속층으로서 형성될 수 있다.
도 5d를 참조하면, 베이스 기판(111) 상에 데이터 라인(DLj-1), 소스 전극(SE), 및 드레인 전극(DE)을 덮도록 제2 절연막(113)이 형성된다. 도시하지 않았으나, 제2 절연막(113)은 데이터 라인(DLj)을 덮도록 베이스 기판(111) 상에 형성된다. 화소 영역(PA)에서 제2 절연막(113) 상에 컬러 필터(CF)가 형성된다.
표시 영역(DA)에서 컬러 필터(CF)를 덮도록 제2 절연막(113) 상에 제3 절연막(114)이 형성된다.
표시 영역(DA)에서 제3 절연막(114) 상에 공통 전극(CE)이 배치된다. 공통 전극(CE)은 제2 콘택홀(CH2)에 대응하는 영역에 제1 개구부(OP1)를 포함한다. 공통 전극(CE)의 제1 개구부(OP1)는 제2 콘택홀(CH2)보다 크게 형성된다.
공통 전극(CE)을 덮도록 제3 절연막(114) 상에 제4 절연막(115)이 형성된다. 비표시 영역(NDA)에서 제2 절연막(113) 상에 제4 절연막(115)이 형성된다.
박막 트랜지스터(TFT)의 소스 전극(SE)의 소정의 영역이 노출되도록 제4 절연막(115), 제3 절연막(114), 및 제2 절연막(113)을 관통하는 제2 콘택홀(CH2)이 형성된다.
비표시 영역(NDA)에서 데이터 라인(DLj)의 소정의 영역이 노출되도록 제4 절연막(115) 및 제2 절연막(113)을 관통하는 제3 콘택홀(CH3)이 형성된다.
도 5e를 참조하면, 화소 영역(PA)에서 제4 절연막(115) 상에 화소 전극(PE)이 형성된다. 제4 절연막(115)은 화소 전극(PE) 및 공통 전극(CE)을 전기적으로 절연시킨다. 화소 전극(PE)으로부터 분기된 분기 전극(BE)은 비화소 영역(NPA)에서 제2 콘택홀(CH2)을 통해 박막 트랜지스터(TFT)의 소스 전극(SE)에 전기적으로 연결된다.
제4 콘택홀(CH4)을 통해 노출된 데이터 라인(DLj) 상에 연결 전극(CNE)이 형성된다. 연결 전극(CNE)은 데이터 라인(DLj)에 전기적으로 연결된다.
분기 전극(BE), 연결 전극(CNE), 및 화소 전극(PE)은 동일한 물질로 동시에 패터닝되어 제3 금속층으로서 형성될 수 있다.
도 3을 참조하면, 비화소 영역(NPA)에서 제4 절연막(115) 상에 블랙 매트릭스(BM)가 형성된다. 제2 기판(120)이 제1 기판(110)과 마주보도록 배치되며, 제1 기판(110)과 제2 기판(120) 사이에 액정층(LC)이 주입되어 표시 장치(500)가 제조될 수 있다.
본 명세서에서는 본 발명을 한정된 실시예를 중심으로 설명하였으나, 본 발명의 범위 내에서 다양한 실시예가 가능하다. 또한 설명되지는 않았으나, 균등한 수단도 또한 본 발명에 그대로 결합되는 것이라 할 것이다. 따라서 본 발명의 진정한 보호범위는 아래의 특허청구범위에 의하여 정해져야 할 것이다.

Claims (20)

  1. 기판;
    상기 기판 상에 서로 이격되어 배치되는 게이트 전극 및 아일랜드 전극을 포함하는 제1 금속층;
    상기 제1 금속층 상에서 상기 게이트 전극과 적어도 부분적으로 중첩하는 반도체층; 및
    상기 반도체층 상에 서로 이격되어 배치되는 소스 전극 및 드레인 전극을 포함하는 제2 금속층을 포함하고,
    상기 소스 전극은 상기 아일랜드 전극의 상부에서 상기 아일랜드 전극과 적어도 부분적으로 중첩하도록 배치되는 박막 트랜지스터 기판.
  2. 제1 항에 있어서,
    상기 소스 전극은 상기 아일랜드 전극과 직접 콘택하는 박막 트랜지스터 기판.
  3. 제1 항에 있어서,
    상기 게이트 전극과 상기 반도체층 사이에 배치되고, 상기 소스 전극과 상기 아일랜드 전극이 중첩하는 영역에 콘택홀을 갖는 제1 절연막을 더 포함하고,
    상기 소스 전극과 상기 아일랜드 전극은 상기 제1 절연막의 상기 콘택홀을 통해 서로 직접 콘택하는 박막 트랜지스터 기판.
  4. 제3 항에 있어서,
    상기 반도체층은 상기 소스 전극과 상기 아일랜드 전극이 중첩하는 영역에 콘택홀을 가지며,
    상기 소스 전극과 상기 아일랜드 전극은 상기 반도체층의 상기 콘택홀 및 상기 제1 절연막의 상기 콘택홀을 통해 서로 직접 콘택하는 박막 트랜지스터 기판.
  5. 제1 항에 있어서,
    복수의 화소들을 포함하고,
    상기 복수의 화소들 각각은 상기 게이트 전극, 상기 반도체층, 상기 소스 전극 및 상기 드레인 전극을 포함하는 박막 트랜지스터, 및 상기 아일랜드 전극을 포함하는 박막 트랜지스터 기판.
  6. 제1 항에 있어서,
    상기 제1 금속층은 상기 게이트 전극을 포함하고 서로 전기적으로 연결되는 복수의 게이트 전극들, 및 상기 아일랜드 전극을 포함하고 서로 전기적으로 절연되는 복수의 아일랜드 전극들을 포함하고,
    상기 복수의 아일랜드 전극들과 상기 복수의 게이트 전극들은 서로 전기적으로 절연되도록 교대로 배열되는 박막 트랜지스터 기판.
  7. 제6 항에 있어서,
    상기 제1 금속층은 행 방향을 따라 연장되는 게이트 라인을 포함하며,
    상기 게이트 라인은 상기 복수의 게이트 전극들 중 상기 게이트 라인과 동일 행에 배치되는 게이트 전극들을 서로 전기적으로 연결하고 상기 복수의 아일랜드 전극들로부터 절연되는 박막 트랜지스터 기판.
  8. 제1 항에 있어서,
    상기 제2 금속층 상에 배치되고, 상기 소스 전극에 전기적으로 연결되는 화소 전극을 포함하는 제3 금속층을 더 포함하는 박막 트랜지스터 기판.
  9. 제1 항에 있어서,
    상기 기판은 화소들이 배열되는 표시 영역 및 상기 표시 영역 주변의 비표시 영역을 포함하고,
    상기 제1 금속층은 상기 비표시 영역 상의 패드 전극을 포함하고,
    상기 제2 금속층은 상기 패드 전극과 직접 콘택하는 데이터 라인을 포함하는 박막 트랜지스터 기판.
  10. 제9 항에 있어서,
    상기 제2 금속층은 상기 소스 전극을 포함하는 복수의 소스 전극들, 상기 드레인 전극을 포함하는 복수의 드레인 전극들, 및 열 방향을 따라 연장되는 상기 데이터 라인을 포함하고,
    상기 데이터 라인은 상기 복수의 드레인 전극들 중 상기 데이터 라인과 동일 열에 배치되는 드레인 전극들을 서로 전기적으로 연결하는 박막 트랜지스터 기판.
  11. 제1 항에 있어서,
    상기 반도체층은 산화물 반도체를 포함하는 박막 트랜지스터 기판.
  12. 제10 항에 있어서,
    상기 산화물 반도체는 인듐-갈륨-아연 산화물을 포함하는 박막 트랜지스터 기판.
  13. 복수의 화소들이 배열되는 표시 영역 및 상기 표시 영역 주변의 비표시 영역이 정의되는 제1 기판;
    상기 제1 기판과 마주보는 제2 기판; 및
    상기 제1 기판 및 상기 제2 기판 사이에 배치된 액정층을 포함하고,
    상기 화소들 각각은,
    상기 제1 기판 상에 서로 이격되어 배치되는 게이트 전극 및 아일랜드 전극을 포함하는 제1 금속층;
    상기 제1 금속층 상에서 상기 게이트 전극과 적어도 부분적으로 중첩하는 반도체층; 및
    상기 반도체층 상에 서로 이격되어 배치되는 소스 전극 및 드레인 전극을 포함하는 제2 금속층을 포함하고,
    상기 소스 전극은 상기 아일랜드 전극의 상부에서 상기 아일랜드 전극과 적어도 부분적으로 중첩하도록 배치되는 표시 장치.
  14. 제13 항에 있어서,
    상기 소스 전극은 상기 아일랜드 전극과 직접 콘택하는 표시 장치.
  15. 제13 항에 있어서,
    상기 게이트 전극과 상기 반도체층 사이에 배치되고, 상기 소스 전극과 상기 아일랜드 전극이 중첩하는 영역에 콘택홀을 갖는 제1 절연막을 더 포함하고,
    상기 소스 전극과 상기 아일랜드 전극은 상기 제1 절연막의 상기 콘택홀을 통해 서로 직접 콘택하는 표시 장치.
  16. 제15 항에 있어서,
    상기 반도체층은 상기 소스 전극과 상기 아일랜드 전극이 중첩하는 영역에 콘택홀을 가지며,
    상기 소스 전극과 상기 아일랜드 전극은 상기 반도체층의 상기 콘택홀 및 상기 제1 절연막의 상기 콘택홀을 통해 서로 직접 콘택하는 표시 장치.
  17. 제13 항에 있어서,
    상기 화소들 각각은 상기 제2 금속층 상에 배치되고, 상기 소스 전극에 전기적으로 연결되는 화소 전극을 포함하는 제3 금속층을 더 포함하는 표시 장치.
  18. 제17 항에 있어서,
    상기 화소들 각각은,
    상기 게이트 전극, 상기 반도체층, 상기 소스 전극 및 상기 드레인 전극을 포함하는 박막 트랜지스터;
    상기 소스 전극과 직접 콘택하는 상기 아일랜드 전극; 및
    상기 소스 전극에 전기적으로 연결되는 상기 화소 전극을 포함하는 표시 장치.
  19. 제13 항에 있어서,
    상기 제1 금속층은 상기 비표시 영역 상의 패드 전극을 포함하고,
    상기 제2 금속층은 상기 패드 전극과 직접 콘택하고 상기 표시 영역 상의 드레인 전극을 상기 패드 전극에 전기적으로 연결하는 데이터 라인을 포함하는 표시 장치.
  20. 제13 항에 있어서,
    상기 반도체층은 산화물 반도체를 포함하는 박막 트랜지스터 기판.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105093736A (zh) * 2015-07-14 2015-11-25 京东方科技集团股份有限公司 Ips阵列基板及其制作方法、显示器件
KR102563157B1 (ko) * 2015-08-26 2023-08-04 엘지디스플레이 주식회사 박막 트랜지스터 및 표시 장치
KR102485387B1 (ko) * 2016-01-20 2023-01-06 삼성디스플레이 주식회사 표시 장치
WO2018051878A1 (ja) * 2016-09-14 2018-03-22 シャープ株式会社 実装基板及び表示パネル
CN106783889B (zh) * 2017-01-13 2020-01-07 京东方科技集团股份有限公司 显示基板及其制备方法、显示装置
KR102543486B1 (ko) * 2018-02-20 2023-06-14 삼성디스플레이 주식회사 표시 장치
US11852938B2 (en) 2018-08-21 2023-12-26 Apple Inc. Displays with data lines that accommodate openings
US10852607B2 (en) 2018-08-21 2020-12-01 Apple Inc. Displays with data lines that accommodate openings

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990035834A (ko) * 1995-07-28 1999-05-25 똥송-엘쎄데 평면 스크린의 활성 매트릭스 제조 방법, 그 결과의 활성 매트릭스를 포함하는 액정 스크린 및 그 액정 스크린을 위한 어드레스 지정 방법
KR20000055883A (ko) * 1999-02-10 2000-09-15 구본준 박막 트랜지스터형 광 감지소자 제조방법
KR20110133923A (ko) * 2010-06-07 2011-12-14 삼성모바일디스플레이주식회사 평판 표시 장치 및 그 제조 방법
KR20120093844A (ko) * 2009-09-24 2012-08-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US20120217493A1 (en) * 2011-02-25 2012-08-30 Samsung Electronics Co., Ltd. Thin film transistor array panel and manufacturing method thereof

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100303443B1 (ko) 1998-10-29 2002-09-27 삼성전자 주식회사 액정표시장치용박막트랜지스터기판및그제조방법
KR100348994B1 (ko) 1999-07-21 2002-08-17 엘지.필립스 엘시디 주식회사 인 플레인 스위칭 모드의 액정 표시장치 제조방법 및 그 제조방법에 따른 액정표시장치
KR20040098869A (ko) 2003-05-16 2004-11-26 비오이 하이디스 테크놀로지 주식회사 액정표시장치의 패드구조
WO2013031461A1 (ja) * 2011-08-29 2013-03-07 シャープ株式会社 液晶表示装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990035834A (ko) * 1995-07-28 1999-05-25 똥송-엘쎄데 평면 스크린의 활성 매트릭스 제조 방법, 그 결과의 활성 매트릭스를 포함하는 액정 스크린 및 그 액정 스크린을 위한 어드레스 지정 방법
KR20000055883A (ko) * 1999-02-10 2000-09-15 구본준 박막 트랜지스터형 광 감지소자 제조방법
KR20120093844A (ko) * 2009-09-24 2012-08-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20110133923A (ko) * 2010-06-07 2011-12-14 삼성모바일디스플레이주식회사 평판 표시 장치 및 그 제조 방법
US20120217493A1 (en) * 2011-02-25 2012-08-30 Samsung Electronics Co., Ltd. Thin film transistor array panel and manufacturing method thereof

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